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KR20240132174A - 화소 및 표시 장치 - Google Patents

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KR20240132174A
KR20240132174A KR1020230025234A KR20230025234A KR20240132174A KR 20240132174 A KR20240132174 A KR 20240132174A KR 1020230025234 A KR1020230025234 A KR 1020230025234A KR 20230025234 A KR20230025234 A KR 20230025234A KR 20240132174 A KR20240132174 A KR 20240132174A
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KR
South Korea
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node
electrically connected
transistor
voltage
pixel
Prior art date
Application number
KR1020230025234A
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Inventor
정경훈
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US18/516,356 priority patent/US20240290265A1/en
Priority to JP2024023013A priority patent/JP2024120871A/ja
Priority to EP24158857.3A priority patent/EP4421794A1/en
Priority to CN202410197100.1A priority patent/CN118553194A/zh
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Abstract

본 발명의 일 실시예에 따른 화소는 제1 전원이 제공되는 제1 전원 라인 및 제1 노드 사이에 연결된 발광 소자, 제1 노드와 전기적으로 연결된 제1 전극, 제2 노드와 전기적으로 연결된 제2 전극, 및 제3 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터, 데이터 신호가 제공되는 데이터 라인과 전기적으로 연결된 제1 전극, 상기 제3 노드와 전기적으로 연결된 제2 전극, 및 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 및 상기 제2 노드 및 상기 제3 노드 사이에 연결된 제1 커패시터를 포함할 수 있다.

Description

화소 및 표시 장치{PIXEL AND DISPLAY DEVICE}
본 발명은 표시 품질이 향상된 화소 및 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하는 표시 패널, 외부 입력을 감지하는 입력 센서 및 전자 모듈과 같은 다양한 전자 부품들로 구성된 장치일 수 있다. 전자 부품들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다. 표시 패널은 복수 개의 화소들을 포함한다. 복수 개의 화소들 각각은 광을 생성하는 발광 소자 및 발광 소자로 흐르는 전류량을 제어하는 화소 구동 회로를 포함한다. 화소 내 화소 구동 회로에서 누설 전류가 생기는 경우, 발광 소자를 통해 흐르는 전류량에 변화가 생겨서 표시 품질이 저하될 수 있다.
본 발명은 표시 품질이 향상된 화소 및 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 화소는 제1 전원이 제공되는 제1 전원 라인 및 제1 노드 사이에 연결된 발광 소자, 제1 노드와 전기적으로 연결된 제1 전극, 제2 노드와 전기적으로 연결된 제2 전극, 및 제3 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터, 데이터 신호가 제공되는 데이터 라인과 전기적으로 연결된 제1 전극, 상기 제3 노드와 전기적으로 연결된 제2 전극, 및 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 제1 전극, 상기 제1 노드와 전기적으로 연결된 제2 전극, 및 보상 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터, 기준 전압이 제공되는 기준 전압 라인과 전기적으로 연결된 제1 전극, 상기 제3 노드와 전기적으로 연결된 제2 전극, 및 초기화 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터, 및 상기 제2 노드 및 상기 제3 노드 사이에 연결된 제1 커패시터를 포함할 수 있다.
상기 제3 트랜지스터의 상기 제1 전극은 상기 제1 전원 라인과 전기적으로 연결될 수 있다.
상기 제1 노드와 전기적으로 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결된 제2 전극, 및 제1 발광 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터를 더 포함할 수 있다.
상기 제2 노드와 전기적으로 연결된 제1 전극, 상기 제1 전원보다 낮은 전압 레벨을 갖는 제2 전원이 제공되는 제2 전원 라인과 전기적으로 연결된 제2 전극, 및 제2 발광 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
제1 구간 동안 상기 초기화 스캔 신호 및 상기 제2 발광 신호가 액티브 레벨일 수 있다.
상기 제1 구간 동안 상기 제3 노드에는 상기 기준 전압이 제공되고, 상기 제2 노드에는 상기 제2 전원이 제공될 수 있다.
상기 제1 구간과 연속하는 제2 구간 동안 상기 초기화 스캔 신호, 상기 보상 스캔 신호, 및 상기 제1 발광 신호가 액티브 레벨일 수 있다.
상기 제2 구간 동안 상기 제2 노드에는 상기 기준 전압에서 상기 제1 트랜지스터의 문턱 전압을 뺀 전압값이 제공될 수 있다.
상기 제2 구간과 연속하는 제3 구간 동안 상기 스캔 신호가 액티브 레벨일 수 있다.
상기 제3 구간 동안 상기 제3 노드에는 상기 데이터 신호가 제공될 수 있다.
상기 제3 구간과 연속하는 제4 구간 동안 상기 제1 발광 신호 및 상기 제2 발광 신호가 액티브 레벨일 수 있다.
상기 제2 노드 및 상기 제1 전원 라인 사이에 연결된 제2 커패시터를 더 포함할 수 있다.
상기 제3 트랜지스터의 상기 제1 전극은 제1 초기화 전압이 제공되는 제1 초기화 전압 라인과 전기적으로 연결될 수 있다.
상기 제2 노드 및 상기 제1 초기화 전압 라인 사이에 연결된 제2-1 커패시터를 더 포함할 수 있다.
상기 제2 노드 및 상기 제1 초기화 전압과 상이한 전압 레벨을 갖는 제2 초기화 전압이 제공되는 제2 초기화 전압 라인 사이에 연결된 제2-2 커패시터를 더 포함할 수 있다.
상기 제1 초기화 전압은 상기 기준 전압에서 상기 제1 트랜지스터의 문턱 전압을 뺀 전압값보다 클 수 있다.
상기 제2 노드에 전기적으로 연결된 제1 전극, 제3 초기화 전압이 제공되는 제3 초기화 전압 라인에 전기적으로 연결된 제2 전극, 및 입력 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널을 포함하고, 상기 복수의 화소들 각각은 제1 전원이 제공되는 제1 전원 라인 및 제1 노드 사이에 연결된 발광 소자, 제1 노드와 전기적으로 연결된 제1 전극, 제2 노드와 전기적으로 연결된 제2 전극, 및 제3 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터, 데이터 신호가 제공되는 데이터 라인과 전기적으로 연결된 제1 전극, 상기 제3 노드와 전기적으로 연결된 제2 전극, 및 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 전원 라인과 전기적으로 연결된 제1 전극, 상기 제1 노드와 전기적으로 연결된 제2 전극, 및 보상 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터, 기준 전압이 제공되는 기준 전압 라인과 전기적으로 연결된 제1 전극, 상기 제3 노드와 전기적으로 연결된 제2 전극, 및 초기화 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트,지스터; 및 상기 제2 노드 및 상기 제3 노드 사이에 연결된 제1 커패시터를 포함할 수 있다.
상기 제1 노드와 전기적으로 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결된 제2 전극, 및 제1 발광 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터 및 상기 제2 노드와 전기적으로 연결된 제1 전극, 상기 제1 전원보다 낮은 전압 레벨을 갖는 제2 전원이 제공되는 제2 전원 라인과 전기적으로 연결된 제2 전극, 및 제2 발광 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
상기 제2 노드 및 상기 제1 전원 라인 사이에 연결된 제2 커패시터를 더 포함할 수 있다.
상술된 바에 따르면, 제1 트랜지스터의 문턱 전압 및 제2 전원은 발광 소자를 통해 흐르는 구동 전류에 영향을 주지 않을 수 있다. 발광 소자는 제1 트랜지스터의 특성에 관계없이 데이터 신호 및 기준 전압의 차의 제곱에 비례할 수 있다. 또한, 발광 소자는 제2 전원의 전압값에 관계없이 데이터 신호 및 기준 전압의 차의 제곱에 비례할 수 있다. 이에 따라 표시 패널에서 출력되는 영상의 휘도는 균일하게 유지될 수 있다. 따라서, 표시 품질이 향상된 화소 및 표시 장치를 제공할 수 있다.
또한, 상술된 바에 따르면, 제1 트랜지스터는 N-타입 트랜지스터이고, 발광 소자의 캐소드는 제1 트랜지스터의 드레인과 전기적으로 연결될 수 있다. 이 경우, 발광 소자가 열화되더라도, 구동 전류에 영향을 주는 제1 트랜지스터의 소스 단의 전압이 시프트되지 않을 수 있다. 즉, 발광 소자가 열화되더라도 제1 트랜지스터의 게이트-소스 전압은 변화되지 않을 수 있다. 이에 따라 사용 시간이 증가되더라도 제1 트랜지스터에 흐르는 전류량의 변화 폭이 감소되어, 표시 패널의 잔상 불량(또는 장기 잔상 불량)이 감소되고, 표시 패널의 수명이 향상될 수 있다. 따라서, 표시 품질이 향상된 화소 및 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 화소의 동작을 설명하기 위한 도면들이다.
도 6a는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 6b는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 6c는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 6d는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 7은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 화소의 동작을 설명하기 위한 도면이다.
도 10a는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 10b는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 10c는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 10d는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 제1 방향(DR1)으로 단변을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 장변을 갖는 형상을 가질 수 있다. 하지만, 표시 장치(DD)의 형상은 이에 한정되지 않고, 다양한 형상의 표시 장치(DD)가 제공될 수 있다.
본 발명에 따른 표시 장치(DD)는 텔레비전, 모니터 등과 같은 대형 표시 장치를 비롯하여, 휴대 전화, 태블릿, 자동차 네비게이션, 게임기 등과 같은 중소형 표시 장치일 수도 있다. 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않는 이상 다른 표시 장치에도 채용될 수 있음은 물론이다.
도 1에 도시된 것과 같이 표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)에 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(FS)은 표시 장치(DD)의 전면(front surface)과 대응될 수 있다.
표시 장치(DD)의 표시면(FS)은 복수의 영역들로 구분될 수 있다. 표시 장치(DD)의 표시면(FS)에는 표시 영역(DA) 및 비표시 영역(NDA)이 정의될 수 있다.
표시 영역(DA)은 영상(IM)이 표시되는 영역일 수 있으며, 사용자는 표시 영역(DA)을 통해 영상(IM)을 시인할 수 있다. 표시 영역(DA)의 형상은 실질적으로 비표시 영역(NDA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것으로, 비표시 영역(NDA)은 표시 영역(DA)의 일측에만 인접하여 배치될 수 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 표시 장치(DD)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)에 인접한 영역으로, 영상(IM)이 표시되지 않는 영역일 수 있다. 비표시 영역(NDA)에 의해 표시 장치(DD)의 베젤 영역이 정의될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 비표시 영역(NDA)은 표시 영역(DA)의 가장자리 중 일부에만 인접할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 구동 컨트롤러(100), 데이터 구동 회로(200), 및 전압 발생기(300)를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시 패널(DP)은 유기 발광 표시 패널, 퀀텀닷 발광 표시 패널, 마이크로 엘이디 표시 패널, 또는 나노 엘이디 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀 로드 등을 포함할 수 있다. 마이크로 엘이디 표시 패널의 발광층은 마이크로 엘이디를 포함할 수 있다. 나노 엘이디 표시 패널의 발광층은 나노 엘이디를 포함할 수 있다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신할 수 있다. 구동 컨트롤러(100)는 데이터 구동 회로(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성할 수 있다. 구동 컨트롤러(100)는 스캔 제어 신호(SCS), 데이터 제어 신호(DCS), 및 발광 구동 제어 신호(ECS)를 출력할 수 있다.
데이터 구동 회로(200)는 구동 컨트롤러(100)로부터 데이터 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신할 수 있다. 데이터 구동 회로(200)는 영상 데이터 신호(DATA)를 데이터 신호들(Vdata, 도 3 참조)로 변환하고, 데이터 신호들(Vdata, 도 3 참조)을 복수의 데이터 라인들(DL1~DLm)에 각각 출력할 수 있다. 데이터 신호들(Vdata, 도 3 참조)은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들일 수 있다.
본 발명의 일 실시예에서 데이터 구동 회로(200)는 한 프레임의 구동 구간 동안 영상 데이터 신호(DATA)에 대응하는 데이터 신호들(Vdata, 도 3 참조)을 데이터 라인들(DL1~DLm)에 각각 출력할 수 있다.
전압 발생기(300)는 표시 패널(DP)의 동작에 필요한 전압들을 발생할 수 있다. 본 발명의 일 실시예에서, 전압 발생기(300)는 제1 전원(ELVDD), 제2 전원(ELVSS), 및 기준 전압(Vref)을 발생할 수 있다.
표시 패널(DP)은 스캔 라인들(GCL1~GCLn, GWL1~GWLn, GRL1~GRLn), 발광 제어 라인들(EML11~EML1n, EML21~EML2n), 데이터 라인들(DL1~DLm), 및 화소들(PX)을 포함할 수 있다. 표시 패널(DP)은 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)를 더 포함할 수 있다.
스캔 구동 회로(SD)는 표시 패널(DP)의 제1 측에 배열될 수 있다. 스캔 라인들(GCL1~GCLn, GWL1~GWLn, GRL1~GRLn)은 스캔 구동 회로(SD)로부터 제1 방향(DR1)으로 연장될 수 있다.
발광 구동 회로(EDC)는 표시 패널(DP)의 제2 측에 배열될 수 있다. 발광 제어 라인들(EML11~EML1n, EML21~EML2n)은 발광 구동 회로(EDC)로부터 제1 방향(DR1)의 반대 방향으로 연장될 수 있다.
스캔 라인들(GCL1~GCLn, GWL1~GWLn, GRL1~GRLn) 및 발광 제어 라인들(EML11~EML1n, EML21~EML2n) 각각은 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다.
스캔 라인들(GCL1~GCLn, GWL1~GWLn, GRL1~GRLn)은 보상 스캔 라인들(GCL1~GCLn), 기입 스캔 라인들(GWL1~GWLn), 및 초기화 스캔 라인들(GRL1~GRLn)을 포함할 수 있다.
발광 제어 라인들(EML11~EML1n, EML21~EML2n)은 제1 발광 제어 라인들(EML11~EML1n) 및 제2 발광 제어 라인들(EML21~EML2n)을 포함할 수 있다.
데이터 라인들(DL1~DLm)은 데이터 구동 회로(200)로부터 제2 방향(DR2)의 반대 방향으로 연장될 수 있다. 데이터 라인들(DL1~DLm) 각각은 제1 방향(DR1)으로 서로 이격되어 배열될 수 있다.
도 2에 도시된 예에서 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 화소들(PX)을 사이에 두고 마주보고 배열되나, 본 발명은 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 표시 패널(DP)의 제1 측 및 제2 측 중 어느 하나에 서로 인접하게 배치될 수도 있다. 일 실시예에서, 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 하나의 회로로 구성될 수도 있다.
복수의 화소들(PX)은 스캔 라인들(GCL1~GCLn, GWL1~GWLn, GRL1~GRLn), 발광 제어 라인들(EML11~EML1n, EML21~EML2n), 및 데이터 라인들(DL1~DLm)에 각각 전기적으로 연결될 수 있다. 복수의 화소들(PX) 각각은 4개의 스캔 라인들 및 2개의 발광 제어 라인들에 전기적으로 연결될 수 있다.
복수의 화소들(PX) 각각은 발광 소자(LD, 도 3 참조) 및 발광 소자(LD, 도 3 참조)의 발광을 제어하는 화소 회로부를 포함할 수 있다.
복수의 화소들(PX) 각각의 발광 소자(LD, 도 3 참조)는 서로 다른 컬러광을 생성할 수 있다. 예를 들어, 레드 컬러광을 생성하는 레드 화소들, 그린 컬러광을 생성하는 그린 화소들, 및 블루 컬러광을 생성하는 블루 화소들을 포함할 수 있다. 레드 화소의 발광 소자, 그린 화소의 발광 소자, 및 블루 화소의 발광 소자는 서로 다른 물질의 발광층을 포함할 수 있다.
화소 회로부는 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 이에 대해서는 후술된다. 스캔 구동 회로(SD) 및 발광 구동 회로(EDC)는 화소 회로부의 트랜지스터들과 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
복수의 화소들(PX) 각각은 전압 발생기(300)로부터 제1 전원(ELVDD), 제2 전원(ELVSS), 및 기준 전압(Vref)을 수신할 수 있다.
스캔 구동 회로(SD)는 구동 컨트롤러(100)로부터 스캔 제어 신호(SCS)를 수신할 수 있다. 스캔 구동 회로(SD)는 스캔 제어 신호(SCS)에 응답하여 스캔 라인들(GCL1~GCLn, GWL1~GWLn, GRL1~GRLn)로 스캔 신호들을 출력할 수 있다.
발광 구동 회로(EDC)는 구동 컨트롤러(100)로부터의 발광 구동 제어 신호(ECS)에 응답하여 발광 제어 라인들(EML11~EML1n, EML21~EML2n)로 발광 신호들을 출력할 수 있다.
본 발명의 일 실시예에 따른 구동 컨트롤러(100)는 구동 주파수를 결정하고, 결정된 구동 주파수에 따라 데이터 구동 회로(200), 스캔 구동 회로(SD), 및 발광 구동 회로(EDC)를 제어할 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 2에 도시된 복수의 화소들(PX) 각각은 도 3에 도시된 화소(PXij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다.
도 3을 참조하면, 화소(PXij)는 데이터 라인들(DL1~DLm) 중 j번째 데이터 라인(DLj), 보상 스캔 라인들(GCL1~GCLn) 중 i번째 보상 스캔 라인(GCLi), 기입 스캔 라인들(GWL1~GWLn) 중 i번째 기입 스캔 라인(GWLi), 초기화 스캔 라인들(GRL1~GRLn) 중 i번째 초기화 스캔 라인(SRLi), 제1 발광 제어 라인들(EML11~EML1n) 중 i번째 제1 발광 제어 라인(EML1i), 제2 발광 제어 라인들(EML21~EML2n) 중 i번째 제2 발광 제어 라인(EML2i)에 접속될 수 있다. 여기서 i 및 j는 자연수이다.
화소(PXij)는 발광 소자(LD) 및 화소 구동 회로(PCij)를 포함할 수 있다. 발광 소자(LD)는 발광 다이오드 일 수 있고, 일 예로, 발광 소자(LD)는 유기 발광층을 포함하는 유기 발광 다이오드 일 수 있다. 화소 구동 회로(PCij)는 발광 소자(LD)에 연결되어 발광 소자(LD)에 흐르는 전류량을 제어할 수 있고, 발광 소자(LD)는 제공받은 전류량에 따라 소정의 휘도를 갖는 광을 생성할 수 있다.
화소 구동 회로(PCij)는 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 및 커패시터들(Cst, Chold)을 포함할 수 있다.
본 발명의 일 실시예에 따른 화소(PX)는 6T2C 구조를 가지는 것으로 지칭될 수 있다.
제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 각각은 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터일 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 반도체층은 제한되지 않고, 비결정성 실리콘, LTPS(low-temperature polycrystalline silicon), 결정성 실리콘 등을 포함할 수도 있다. N-타입으로 구현된 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 각각은 소자 특성의 변화나 순간 잔상 발생률이 상대적으로 적은 장점이 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 전체가 P-타입 트랜지스터일 수도 있고, 다른 실시예에서, 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 중 적어도 하나가 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수도 있다.
스캔 라인들(GCLi, GWLi, GRLi)은 스캔 신호들(GC, GW, GR)을 각각 전달하고, 발광 제어 라인들(EML1i, EML2i)은 발광 신호들(EM1, EM2)을 전달할 수 있다. 데이터 라인(DLj)은 데이터 신호(Vdata)를 전달할 수 있다. 데이터 신호(Vdata)는 표시 장치(DD, 도 2 참조)에 입력되는 영상 신호(RGB, 도 2 참조)에 대응하는 전압 레벨을 가질 수 있다.
제1 전원 라인(PL1)은 제1 전원(ELVDD)을 제공할 수 있다. 제2 전원 라인(PL2)은 제2 전원(ELVSS)을 제공할 수 있다. 제2 전원(ELVSS)은 제1 전원(ELVDD)보다 낮은 전압 레벨을 가질 수 있다. 기준 전압 라인(VL)은 기준 전압(Vref)을 제공할 수 있다.
발광 소자(LD)는 제1 전원(ELVDD)이 제공되는 제1 전원 라인(PL1) 및 제1 노드(N1) 사이에 연결될 수 있다. 발광 소자(LD)는 애노드(AND) 및 캐소드(CTD)를 포함할 수 있다. 애노드(AND)는 제1 전원 라인(PL1)과 직접 연결될 수 있다. 캐소드(CTD)는 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6)를 경유하여 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다.
발광 소자(LD)가 유기 발광 소자인 경우, 발광 소자(LD)는 애노드(AE)와 캐소드(CE) 사이에 배치된 유기층을 더 포함할 수 있다. 발광 소자(LD)의 캐소드(CE)는 제1 노드(N1)를 통해 화소 구동 회로(PCij)에 접속될 수 있다. 발광 소자(LD)는 화소 구동 회로(PCij)의 제1 트랜지스터(T1)에 흐르는 구동 전류(Id)의 전류량에 대응하여 발광할 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 노드(N1)와 전기적으로 연결된 제1 전극, 제2 노드(N2)와 전기적으로 연결된 제2 전극, 및 제3 노드(N3)와 전기적으로 연결된 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로 지칭될 수 있다.
본 발명에 따르면, 제1 트랜지스터(T1)는 N-타입 트랜지스터일 수 있다. 발광 소자(LD)의 캐소드(CTD)는 제1 트랜지스터(T1)의 드레인(또는 제1 전극)에 연결될 수 있다. 이 경우, 발광 소자(LD)가 열화되더라도, 제1 트랜지스터(T1)의 소스(또는 제2 전극) 단의 전압이 시프트되지 않을 수 있다. 즉, 발광 소자(LD)가 열화되더라도 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs로 지칭됨)은 변화되지 않을 수 있다. 따라서, 화소(PX)의 사용 시간이 증가되더라도 제1 트랜지스터(T1)에 흐르는 전류량의 변화 폭이 감소되어, 표시 패널(DP, 도 2 참조)의 잔상 불량(또는, 장기 잔상 불량)이 감소되고, 표시 패널(DP, 도 2 참조)의 수명이 향상될 수 있다. 따라서, 표시 품질이 향상된 화소(PXij) 및 이를 포함하는 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
제2 트랜지스터(T2)는 데이터 신호(Vdata)가 제공되는 데이터 라인(DLj)과 전기적으로 연결된 제1 전극, 제3 노드(N3)와 전기적으로 연결된 제2 전극 및 스캔 신호(GW)를 수신하는 게이트 전극을 포함할 수 있다. 게이트 전극은 기입 스캔 라인(GWLi)과 연결될 수 있다.
제3 트랜지스터(T3)는 제1 전원 라인(PL1)과 전기적으로 연결된 제1 전극, 제1 노드(N1)와 전기적으로 연결된 제2 전극, 및 보상 스캔 신호(GC)를 수신하는 게이트 전극을 포함할 수 있다. 게이트 전극은 보상 스캔 라인(GCLi)과 연결될 수 있다.
제4 트랜지스터(T4)는 기준 전압(Vref)이 제공되는 기준 전압 라인(VL)과 전기적으로 연결된 제1 전극, 제3 노드(N3)와 전기적으로 연결된 제2 전극, 및 초기화 스캔 신호(GR)를 수신하는 게이트 전극을 포함할 수 있다. 게이트 전극은 초기화 스캔 라인(GRLi)과 연결될 수 있다.
제5 트랜지스터(T5)는 제1 노드(N1)와 전기적으로 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 전기적으로 연결된 제2 전극, 및 제1 발광 신호(EM1)를 수신하는 게이트 전극을 포함할 수 있다. 게이트 전극은 제1 발광 제어 라인(EML1i)과 연결될 수 있다.
제6 트랜지스터(T6)는 제2 노드(N2)와 전기적으로 연결된 제1 전극, 제2 전원(ELVSS)이 제공되는 제2 전원 라인(PL2)과 전기적으로 연결된 제2 전극, 및 제2 발광 신호(EM2)를 수신하는 게이트 전극을 포함할 수 있다. 게이트 전극은 제2 발광 제어 라인(EML2i)과 연결될 수 있다.
제1 커패시터(Cst)는 제2 노드(N2) 및 제3 노드(N3) 사이에 연결될 수 있다.
제2 커패시터(Chold)는 제2 노드(N2) 및 제1 전원 라인(PL1) 사이에 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 동작을 설명하기 위한 타이밍도이고, 도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 화소의 동작을 설명하기 위한 도면들이다. 도 5a 내지 도 5d를 설명함에 있어서 도 3을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 4를 참조하면, 표시 패널(DP, 도 2 참조)은 프레임 구간(FP) 단위로 동작하여 영상(IM, 도 1 참조)을 표시할 수 있다. 어느 하나의 프레임 구간(FP)은 제1 내지 제4 구간(t1, t2, t3, t4)을 포함할 수 있다. 제1 내지 제3 구간(t1, t2, t3)은 비발광 구간으로 지칭될 수 있고, 제4 구간(t4)은 발광 구간으로 지칭될 수 있다.
도 5a는 프레임 구간(FP)의 제1 구간(t1)에서의 화소(PXij)의 동작을 설명하기 위한 도면이다.
도 4 및 도 5a를 참조하면, 제1 구간(t1)에서 초기화 스캔 신호(GR) 및 제2 발광 신호(EM2)는 액티브 레벨일 수 있다. 초기화 스캔 신호(GR) 및 제2 발광 신호(EM2) 각각의 액티브 레벨은 하이 레벨일 수 있다.
보상 스캔 신호(GC), 제1 발광 신호(EM1), 및 스캔 신호(GW)는 비액티브 레벨일 수 있다. 보상 스캔 신호(GC), 제1 발광 신호(EM1), 및 스캔 신호(GW) 각각의 비액티브 레벨은 로우 레벨일 수 있다.
제4 트랜지스터(T4)는 초기화 스캔 신호(GR)에 응답하여 턴 온될 수 있다. 제4 트랜지스터(T4)를 통해 제3 노드(N3)에는 기준 전압(Vref)이 제공될 수 있다.
제1 구간(t1)동안 제1 트랜지스터(T1)의 게이트 전극은 기준 전압(Vref)으로 초기화될 수 있다. 즉, 제3 노드(N3)의 전압은 이전 프레임 구간의 데이터 신호(Vdata)에서 기준 전압(Vref)으로 변화할 수 있다.
제6 트랜지스터(T6)는 제2 발광 신호(EM2)에 응답하여 턴 온될 수 있다. 제6 트랜지스터(T6)를 통해 제2 노드(N2)에는 제2 전원(ELVSS)이 제공될 수 있다.
제1 구간(t1)동안 제1 트랜지스터(T1)의 소스는 제2 전원(ELVSS)으로 초기화될 수 있다. 화소(PXij)는 별도의 초기화 전압을 이용하지 않고, 제2 전원(ELVSS)을 통해 제1 트랜지스터(T1)의 소스를 초기화할 수 있다.
본 발명에 따르면, 전압 발생기(300, 도 2 참조)는 제2 노드(N2)에 초기화 전압을 공급하기 위한 별도의 전원 라인이 생략될 수 있다. 비표시 영역(NDA, 도 1 참조)의 면적이 감소될 수 있다. 또한, 화소(PXij)가 포함하는 전원 라인의 개수가 감소될 수 있다. 화소(PXij)가 포함하는 배선들 사이의 간격이 증가될 수 있다. 배선들 사이의 신호 간섭이 감소될 수 있다. 따라서, 표시 품질이 향상된 화소(PXij) 및 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
제1 구간(t1)은 초기화 구간으로 지칭될 수 있다.
도 5b는 프레임 구간(FP)의 제2 구간(t2)에서의 화소(PXij)의 동작을 설명하기 위한 도면이다.
도 4 및 도 5b를 참조하면, 제2 구간(t2)에서 보상 스캔 신호(GC), 초기화 스캔 신호(GR), 및 제1 발광 신호(EM1)는 액티브 레벨일 수 있다. 보상 스캔 신호(GC), 초기화 스캔 신호(GR), 및 제1 발광 신호(EM1) 각각의 액티브 레벨은 하이 레벨일 수 있다.
제2 발광 신호(EM2) 및 스캔 신호(GW)는 비액티브 레벨일 수 있다. 제2 발광 신호(EM2) 및 스캔 신호(GW) 각각의 비액티브 레벨은 로우 레벨일 수 있다.
제4 트랜지스터(T4)는 초기화 스캔 신호(GR)에 응답하여 턴 온될 수 있다. 제4 트랜지스터(T4)를 통해 제3 노드(N3)에는 기준 전압(Vref)이 제공될 수 있다.
제3 트랜지스터(T3)는 보상 스캔 신호(GC)에 응답하여 턴 온될 수 있다. 제5 트랜지스터(T5)는 제1 발광 신호(EM1)에 응답하여 턴 온될 수 있다. 제1 트랜지스터(T1)는 게이트 전극에 제공된 기준 전압(Vref)에 응답하여 턴 온될 수 있다.
제3 트랜지스터(T3) 및 제5 트랜지스터(T5)가 턴 온됨에 따라 제1 트랜지스터(T1)가 소스 팔로워(source follower)로 동작될 수 있다. 제2 노드(N2)에는 제3 노드(N3)에 제공된 기준 전압(Vref)보다 제1 트랜지스터(T1)의 문턱 전압(Vth로 지칭됨)만큼 낮은 전압(Vref-Vth)이 제공될 수 있다. 즉, 제1 트랜지스터(T1)의 소스에는 Vref-Vth의 전압이 제공될 수 있다.
제2 커패시터(Chold)는 제2 노드(N2)와 연결될 수 있다. 제2 커패시터(Chold)의 일 전극은 제1 전원(ELVDD)을 공급 받는 제1 전원 라인(PL1)에 연결되고, 제2 커패시터(Chold)의 타 전극은 제2 노드(N2)에 연결될 수 있다. 제2 커패시터(Chold)는 제1 전원(ELVDD)과 제2 노드(N2) 사이의 전압차(ELVDD-(Vref-Vth))에 대응하는 전하를 저장할 수 있다. 제2 커패시터(Chold)는 홀드 커패시터로 지칭될 수 있다. 제2 커패시터(Chold)는 제1 커패시터(Cst)와 비교하여 높은 저장 용량을 가질 수 있다. 제2 커패시터(Chold)는 제3 노드(N3)의 전압 변화에 대응하여 제2 노드(N2)의 전압 변화를 최소화할 수 있다.
제2 구간(t2)은 보상 구간으로 지칭될 수 있다.
도 5c는 프레임 구간(FP)의 제3 구간(t3)에서의 화소(PXij)의 동작을 설명하기 위한 도면이다.
도 4 및 도 5c를 참조하면, 제3 구간(t3)에서 스캔 신호(GW)는 액티브 레벨일 수 있다. 스캔 신호(GW)의 액티브 레벨은 하이 레벨일 수 있다.
보상 스캔 신호(GC), 초기화 스캔 신호(GR), 제1 발광 신호(EM1), 및 제2 발광 신호(EM2)는 비액티브 레벨일 수 있다. 보상 스캔 신호(GC), 초기화 스캔 신호(GR), 제1 발광 신호(EM1), 및 제2 발광 신호(EM2) 각각의 비액티브 레벨은 로우 레벨일 수 있다.
제2 트랜지스터(T2)는 스캔 신호(GW)에 응답하여 턴 온될 수 있다. 데이터 라인(DLj)를 통해 제공되는 데이터 신호(Vdata)는 제3 노드(N3)로 제공될 수 있다.
제1 커패시터(Cst)는 제2 노드(N2) 및 제3 노드(N3) 사이에 배치될 수 있다. 제1 커패시터(Cst)는 제2 노드(N2) 및 제3 노드(N3)의 차전압을 저장할 수 있다. 제1 커패시터(Cst)의 일단 즉, 제3 노드(N3)의 전압 레벨이 데이터 신호(Vdata)의 전압 레벨로 변화할 수 있다. 이 때, 제1 커패시터(Cst)의 타단, 즉, 제2 노드(N2)의 전압 레벨은 Vref-Vth의 전압 레벨일 수 있다. 제1 커패시터(Cst)는 제3 노드(N3)와 제2 노드(N2) 사이의 전압차(Vdata-(Vref-Vth))에 대응하는 전하를 저장할 수 있다. 제1 커패시터(Cst)는 스토리지 커패시터로 지칭될 수 있다.
제3 구간(t3)은 쓰기(write) 구간으로 지칭될 수 있다.
도 5d는 프레임 구간(FP)의 제4 구간(t4)에서의 화소(PXij)의 동작을 설명하기 위한 도면이다.
도 4 및 도 5d를 참조하면, 제4 구간(t4)에서 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)는 액티브 레벨일 수 있다. 제1 발광 신호(EM1) 및 제2 발광 신호(EM2) 각각의 액티브 레벨은 하이 레벨일 수 있다.
보상 스캔 신호(GC), 초기화 스캔 신호(GR), 및 스캔 신호(GW)는 비액티브 레벨일 수 있다. 보상 스캔 신호(GC), 초기화 스캔 신호(GR), 및 스캔 신호(GW) 각각의 비액티브 레벨은 로우 레벨일 수 있다.
제5 트랜지스터(T5)는 제1 발광 신호(EM1)에 응답하여 턴 온될 수 있다. 제6 트랜지스터(T6)는 제2 발광 신호(EM2)에 응답하여 턴 온될 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)이 턴 온됨에 따라 제1 전원 라인(PL1)부터 발광 소자(LD), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 및 제6 트랜지스터(T6), 및 제2 전원 라인(PL2)까지 전류 경로가 형성될 수 있다. 즉, 제1 전원 라인(PL1), 발광 소자(LD), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 및 제6 트랜지스터(T6), 및 제2 전원 라인(PL2)을 경유하여 제2 전원(ELVSS)으로 구동 전류(Id)가 흐를 수 있다.
제2 전원(ELVSS)의 전압값은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 작을 수 있다.
본 발명과 달리, 제2 전원(ELVSS)이 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 큰 경우, 상기 전류 경로가 형성되지 않을 수 있다. 하지만, 본 발명에 따르면, 제2 전원(ELVSS)은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 작을 수 있다. 상기 전류 경로가 용이하게 형성될 수 있다. 발광 소자(LD)는 용이하게 발광될 수 있다. 따라서, 표시 품질이 향상된 화소(PXij) 및 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
표시 패널(DP, 도 2 참조)의 데이터 구동 회로(200, 도 2 참조)로부터 출력된 데이터 신호들이 기입되어, 이에 따라 발광 소자(LD)가 발광할 수 있다. 구동 전류(Id)는 이하 수학식들에 의해 표현될 수 있다.
[수학식 1]
[수학식 2]
[수학식 3]
[수학식 4]
상기 수학식들에서 μ는 전계이동도, Cox는 게이트 절연막의 정전용량, W/L은 제1 트랜지스터(T1)의 너비와 길이, Vgs는 제1 트랜지스터(T1)의 게이트-소스 전압일 수 있다. μ 및 Cox는 상수일 수 있다. 수학식 4는 수학식 1에 수학식 2를 반영한 수학식 3을 정리한 것일 수 있다.
화소들(PX, 도 2 참조) 각각이 포함하는 제1 트랜지스터(T1)의 문턱 전압(Vth)은 제1 트랜지스터(T1)의 특성에 따라 상이할 수 있다. 하지만, 본 발명에 따르면, 제1 내지 제4 단계들(t1, t2, t3, t4)에 의해 제1 트랜지스터(T1)의 문턱 전압(Vth)은 발광 소자(LD)를 통해 흐르는 구동 전류(Id)에 영향을 주지 않을 수 있다. 수학식 4를 참조하면, 제4 구간(t4)에서 발광 소자(LD)에 흐르는 구동 전류(Id)는 제1 트랜지스터(T1)의 문턱 전압(Vth)에 의해 영향을 받지 않을 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)의 특성에 관계없이 데이터 신호(Vdata) 및 기준 전압(Vref)의 차의 제곱에 비례할 수 있다. 이에 따라 표시 패널(DP, 도 2 참조)에서 출력되는 영상(IM, 도 1 참조)의 휘도는 균일하게 유지될 수 있다. 따라서, 표시 품질이 향상된 화소(PXij) 및 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
또한, 제2 전원 라인(PL2)에서 제2 전원(ELVSS)은 전압 강하(IR Drop으로 지칭됨) 현상에 의해 전압 레벨이 변화될 수 있다. 하지만, 본 발명에 따르면, 제1 내지 제4 단계들(t1, t2, t3, t4)에 의해 제2 전원(ELVSS)은 발광 소자(LD)를 통해 흐르는 구동 전류(Id)에 영향을 주지 않을 수 있다. 수학식 4를 참조하면, 제4 구간(t4)에서 발광 소자(LD)에 흐르는 구동 전류(Id)는 제2 전원(ELVSS)에 의해 영향을 받지 않을 수 있다. 발광 소자(LD)는 제2 전원(ELVSS)의 전압값에 관계없이 데이터 신호(Vdata) 및 기준 전압(Vref)의 차의 제곱에 비례할 수 있다. 이에 따라 표시 패널(DP, 도 2 참조)에서 출력되는 영상(IM, 도 1 참조)의 휘도는 균일하게 유지될 수 있다. 따라서, 표시 품질이 향상된 화소(PXij) 및 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
또한, 본 발명에 따르면, 제1 트랜지스터(T1)는 N-타입 트랜지스터이고, 발광 소자(LD)의 캐소드(CTD)는 제1 트랜지스터(T1)의 드레인과 전기적으로 연결될 수 있다. 이 경우, 발광 소자(LD)가 열화되더라도, 구동 전류(Id)에 영향을 주는 제1 트랜지스터(T1)의 소스 단의 전압이 시프트되지 않을 수 있다. 즉, 발광 소자(LD)가 열화되더라도 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)은 변화되지 않을 수 있다. 이에 따라 사용 시간이 증가되더라도 제1 트랜지스터(T1)에 흐르는 전류량의 변화 폭이 감소되어, 표시 패널(DP, 도 2 참조)의 잔상 불량(또는 장기 잔상 불량)이 감소되고, 표시 패널(DP, 도 2 참조)의 수명이 향상될 수 있다. 따라서, 표시 품질이 향상된 화소(PXij) 및 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
제4 구간(t4)는 발광 구간으로 지칭될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 6a를 설명함에 있어서 도 3을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 6a를 참조하면, 화소(PXaij)는 발광 소자(LD) 및 화소 구동 회로(PCaij)를 포함할 수 있다.
화소 구동 회로(PCaij)는 제1 내지 제6 트랜지스터들(T1, T2, T3-1, T4, T5, T6) 및 커패시터들(Cst, Chold)을 포함할 수 있다.
제3 트랜지스터(T3-1)의 제1 전극은 제1 초기화 전압 라인(VL1)과 전기적으로 연결될 수 있다. 제1 초기화 전압 라인(VL1)에는 제1 초기화 전압(Vcint)이 제공될 수 있다.
제1 초기화 전압(Vcint)은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
본 발명과 달리, 제1 초기화 전압(Vcint)이 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 작은 경우, 제2 구간(t2, 도 4 참조) 동안 제2 노드(N2)에 Vref-Vth의 전압이 제공되지 않을 수 있다. 제1 트랜지스터(T1)의 소스가 보상되지 않을 수 있다. 하지만, 본 발명에 따르면, 제1 초기화 전압(Vcint)은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다. 제2 구간(t2, 도 4 참조) 동안 제1 트랜지스터(T1)의 소스는 용이하게 보상될 수 있다. 이에 따라 신뢰성이 향상된 화소(PXaij) 및 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
제1 초기화 전압(Vcint)은 제1 전원(ELVDD)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
본 발명과 달리, 제1 초기화 전압(Vcint)이 제1 전원(ELVDD)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 작은 경우, 제2 구간(t2, 도 4 참조) 동안 제1 전원 라인(PL1), 발광 소자(LD), 제3 트랜지스터(T3), 및 제1 초기화 전압 라인(VL1)에 전류 경로가 형성되어 발광 소자(LD)가 발광할 수 있다. 하지만, 본 발명에 따르면, 제1 초기화 전압(Vcint)은 제1 전원(ELVDD)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다. 제2 구간(t2, 도 4 참조) 동안 발광 소자(LD)가 불필요하게 발광하는 것을 방지할 수 있다. 이에 따라 신뢰성이 향상된 화소(PXaij) 및 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
도 6b는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 6b를 설명함에 있어서 도 3을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 6b를 참조하면, 화소(PXbij)는 발광 소자(LD) 및 화소 구동 회로(PCbij)를 포함할 수 있다.
화소 구동 회로(PCbij)는 제1 내지 제6 트랜지스터들(T1, T2, T3-1, T4, T5, T6) 및 커패시터들(Cst, Chold-1)을 포함할 수 있다.
제3 트랜지스터(T3-1)의 제1 전극은 제1 초기화 전압 라인(VL1)과 전기적으로 연결될 수 있다. 제1 초기화 전압 라인(VL1)에는 제1 초기화 전압(Vcint)이 제공될 수 있다.
제1 초기화 전압(Vcint)은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
제1 초기화 전압(Vcint)은 제1 전원(ELVDD)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
제2-1 커패시터(Chold-1)는 제1 초기화 전압 라인(VL1) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2-1 커패시터(Chold-1)의 일 전극은 제1 초기화 전압(Vcint)를 공급 받는 제1 초기화 전압 라인(VL1)에 연결되고, 제2-1 커패시터(Chold-1)의 타 전극은 제2 노드(N2)에 연결될 수 있다. 제2-1 커패시터(Chold-1)는 제1 초기화 전압(Vcint)과 제2 노드(N2) 사이의 전압차에 대응하는 전하를 저장할 수 있다. 제2-1 커패시터(Chold-1)는 제3 노드(N3)의 전압 변화에 대응하여 제2 노드(N2)의 전압 변화를 최소화할 수 있다.
도 6c는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 6c를 설명함에 있어서 도 3을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 6c를 참조하면, 화소(PXcij)는 발광 소자(LD) 및 화소 구동 회로(PCcij)를 포함할 수 있다.
화소 구동 회로(PCcij)는 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6) 및 커패시터들(Cst, Chold-2)을 포함할 수 있다.
제2-2 커패시터(Chold-2)는 제2 초기화 전압 라인(VL2) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2-2 커패시터(Chold-2)의 일 전극은 제2 초기화 전압(Vhold)를 공급 받는 제2 초기화 전압 라인(VL2)에 연결되고, 제2-2 커패시터(Chold-2)의 타 전극은 제2 노드(N2)에 연결될 수 있다. 제2-2 커패시터(Chold-2)는 제2 초기화 전압(Vhold)과 제2 노드(N2) 사이의 전압차에 대응하는 전하를 저장할 수 있다. 제2-2 커패시터(Chold-2)는 제3 노드(N3)의 전압 변화에 대응하여 제2 노드(N2)의 전압 변화를 최소화할 수 있다.
제2 초기화 전압(Vhold)에는 기준 전압(Vref), 제2 전원(ELVSS), 및 그라운드 전압 등이 제공될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제2 초기화 전압(Vhold)은 이에 제한되지 않고, 다양하게 제공될 수 있다. 예를 들어, 제2 초기화 전압(Vhold)은 전압 발생기(300, 도 2 참조)에서 생성된 기준 전압(Vref), 제2 전원(ELVSS), 및 그라운드 전압과 상이한 전압 레벨을 가질 수도 있다.
도 6d는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 6d를 설명함에 있어서 도 3을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 6d를 참조하면, 화소(PXdij)는 발광 소자(LD) 및 화소 구동 회로(PCdij)를 포함할 수 있다.
화소 구동 회로(PCdij)는 제1 내지 제6 트랜지스터들(T1, T2, T3-1, T4, T5, T6) 및 커패시터들(Cst, Chold-2)을 포함할 수 있다.
제3 트랜지스터(T3-1)의 제1 전극은 제1 초기화 전압 라인(VL1)과 전기적으로 연결될 수 있다. 제1 초기화 전압 라인(VL1)에는 제1 초기화 전압(Vcint)이 제공될 수 있다.
제1 초기화 전압(Vcint)은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
제1 초기화 전압(Vcint)은 제1 전원(ELVDD)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
제2-2 커패시터(Chold-2)는 제2 초기화 전압 라인(VL2) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2-2 커패시터(Chold-2)의 일 전극은 제2 초기화 전압(Vhold)를 공급 받는 제2 초기화 전압 라인(VL2)에 연결되고, 제2-2 커패시터(Chold-2)의 타 전극은 제2 노드(N2)에 연결될 수 있다. 제2-2 커패시터(Chold-2)는 제2 초기화 전압(Vhold)과 제2 노드(N2) 사이의 전압차에 대응하는 전하를 저장할 수 있다. 제2-2 커패시터(Chold-2)는 제3 노드(N3)의 전압 변화에 대응하여 제2 노드(N2)의 전압 변화를 최소화할 수 있다.
제2 초기화 전압(Vhold)는 제1 초기화 전압(Vcint)과 상이한 전압 레벨을 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 7을 설명함에 있어서 도 3을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 7을 참조하면, 화소(PX-1ij)는 발광 소자(LD) 및 화소 구동 회로(PC-1ij)를 포함할 수 있다.
화소 구동 회로(PCdij)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터들(Cst, Chold)을 포함할 수 있다.
제7 트랜지스터(T7)는 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터일 수 있다. 제7 트랜지스터(T7)는 제2 노드(N2)에 전기적으로 연결된 제1 전극, 제3 초기화 전압(Vint)이 제공되는 제3 초기화 전압 라인(VL3)에 전기적으로 연결된 제2 전극, 및 입력 스캔 신호(GI)를 수신하는 게이트 전극을 포함할 수 있다. 게이트 전극은 입력 스캔 라인(GILi)과 연결될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 동작을 설명하기 위한 타이밍도이고, 도 9는 본 발명의 일 실시예에 따른 화소의 동작을 설명하기 위한 도면이다. 도 8을 설명함에 있어서 도 4와 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략되며, 도 9를 설명함에 있어서 도 7을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 8을 참조하면, 어느 하나의 프레임 구간(FP)은 제1 내지 제4 구간(t1-1, t2, t3, t4)을 포함할 수 있다. 제1 내지 제3 구간(t1-1, t2, t3)은 비발광 구간으로 지칭될 수 있고, 제4 구간(t4)은 발광 구간으로 지칭될 수 있다.
도 9는 화소의 제1 구간(t1-1)에서의 동작을 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 제1 구간(t1-1)에서 초기화 스캔 신호(GR) 및 입력 스캔 신호(GI)는 액티브 레벨일 수 있다. 초기화 스캔 신호(GR) 및 입력 스캔 신호(GI) 각각의 액티브 레벨은 하이 레벨일 수 있다.
보상 스캔 신호(GC), 제1 발광 신호(EM1), 제2 발광 신호(EM2), 및 스캔 신호(GW)는 비액티브 레벨일 수 있다. 보상 스캔 신호(GC), 제1 발광 신호(EM1), 제2 발광 신호(EM2), 및 스캔 신호(GW) 각각의 비액티브 레벨은 로우 레벨일 수 있다.
제4 트랜지스터(T4)는 초기화 스캔 신호(GR)에 응답하여 턴 온될 수 있다. 제4 트랜지스터(T4)를 통해 제3 노드(N3)에는 기준 전압(Vref)이 제공될 수 있다.
제1 구간(t1-1) 동안 제1 트랜지스터(T1)의 게이트 전극은 기준 전압(Vref)으로 초기화될 수 있다. 즉, 제3 노드(N3)의 전압은 이전 프레임의 데이터 신호(Vdata)에서 기준 전압(Vref)으로 변화할 수 있다.
제7 트랜지스터(T7)는 입력 스캔 신호(GI)에 응답하여 턴 온될 수 있다. 제7 트랜지스터(T7)를 통해 제2 노드(N2)에는 제3 초기화 전압(Vint)이 제공될 수 있다.
본 발명에 따르면, 전원 생성부(300, 도 2 참조)에서 제공되는 제3 초기화 전압(Vint)은 전압 강하(IR drop)가 발생되지 않을 수 있다. 제3 초기화 전압(Vint)는 제2 전원(ELVSS)에 비해 안정된 전압 값을 가질 수 있다. 따라서, 신뢰성이 향상된 화소(PXij) 및 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
제3 초기화 전압(Vint)의 전압값은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 작을 수 있다. 예를 들어, 제3 초기화 전압(Vint)의 전압값은 제2 전원(ELVSS)의 전압값과 동일할 수 있다.
도 10a는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 10a를 설명함에 있어서 도 7을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 10a를 참조하면, 화소(PX-1aij)는 발광 소자(LD) 및 화소 구동 회로(PC-1aij)를 포함할 수 있다.
화소 구동 회로(PC-1aij)는 제1 내지 제7 트랜지스터들(T1, T2, T3-1, T4, T5, T6, T7) 및 커패시터들(Cst, Chold)을 포함할 수 있다.
제3 트랜지스터(T3-1)의 제1 전극은 제1 초기화 전압 라인(VL1)과 전기적으로 연결될 수 있다. 제1 초기화 전압 라인(VL1)에는 제1 초기화 전압(Vcint)이 제공될 수 있다.
제1 초기화 전압(Vcint)은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
본 발명과 달리, 제1 초기화 전압(Vcint)은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 작은 경우, 제2 구간(t2, 도 4 참조) 동안 제2 노드(N2)에 Vref-Vth의 전압이 제공되지 않을 수 있다. 제1 트랜지스터(T1)의 소스가 보상되지 않을 수 있다. 하지만, 본 발명에 따르면, 제1 초기화 전압(Vcint)은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다. 제2 구간(t2, 도 8 참조) 동안 제1 트랜지스터(T1)의 소스는 용이하게 보상될 수 있다. 이에 따라 신뢰성이 향상된 화소(PX-1aij) 및 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
제1 초기화 전압(Vcint)은 제1 전원(ELVDD)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
본 발명과 달리, 제1 초기화 전압(Vcint)은 제1 전원(ELVDD)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 작은 경우, 제2 구간(t2, 도 8 참조) 동안 제1 전원 라인(PL1), 발광 소자(LD), 제3 트랜지스터(T3), 및 제1 초기화 전압 라인(VL1)에 전류 경로가 형성되어 발광 소자(LD)가 발광할 수 있다. 하지만, 본 발명에 따르면, 제1 초기화 전압(Vcint)은 제1 전원(ELVDD)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다. 제2 구간(t2, 도 4 참조) 동안 발광 소자(LD)가 불필요하게 발광하는 것을 방지할 수 있다. 이에 따라 신뢰성이 향상된 화소(PX-1aij) 및 표시 장치(DD, 도 1 참조)를 제공할 수 있다.
도 10b는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 10b를 설명함에 있어서 도 7을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 10b를 참조하면, 화소(PX-1bij)는 발광 소자(LD) 및 화소 구동 회로(PC-1bij)를 포함할 수 있다.
화소 구동 회로(PC-1bij)는 제1 내지 제7 트랜지스터들(T1, T2, T3-1, T4, T5, T6, T7) 및 커패시터들(Cst, Chold-1)을 포함할 수 있다.
제3 트랜지스터(T3-1)의 제1 전극은 제1 초기화 전압 라인(VL1)과 전기적으로 연결될 수 있다. 제1 초기화 전압 라인(VL1)에는 제1 초기화 전압(Vcint)이 제공될 수 있다.
제1 초기화 전압(Vcint)은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
제1 초기화 전압(Vcint)은 제1 전원(ELVDD)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
제2-1 커패시터(Chold-1)는 제1 초기화 전압 라인(VL1) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2-1 커패시터(Chold-1)의 일 전극은 제1 초기화 전압(Vcint)를 공급 받는 제1 초기화 전압 라인(VL1)에 연결되고, 제2-1 커패시터(Chold-1)의 타 전극은 제2 노드(N2)에 연결될 수 있다. 제2-1 커패시터(Chold-1)는 제1 초기화 전압(Vcint)과 제2 노드(N2) 사이의 전압차에 대응하는 전하를 저장할 수 있다. 제2-1 커패시터(Chold-1)는 제3 노드(N3)의 전압 변화에 대응하여 제2 노드(N2)의 전압 변화를 최소화할 수 있다.
도 10c는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 10c를 설명함에 있어서 도 7을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 10c를 참조하면, 화소(PX-1cij)는 발광 소자(LD) 및 화소 구동 회로(PC-1cij)를 포함할 수 있다.
화소 구동 회로(PC-1cij)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터들(Cst, Chold-2)을 포함할 수 있다.
제2-2 커패시터(Chold-2)는 제2 초기화 전압 라인(VL2) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2-2 커패시터(Chold-2)의 일 전극은 제2 초기화 전압(Vhold)를 공급 받는 제2 초기화 전압 라인(VL2)에 연결되고, 제2-2 커패시터(Chold-2)의 타 전극은 제2 노드(N2)에 연결될 수 있다. 제2-2 커패시터(Chold-2)는 제2 초기화 전압(Vhold)과 제2 노드(N2) 사이의 전압차에 대응하는 전하를 저장할 수 있다. 제2-2 커패시터(Chold-2)는 제3 노드(N3)의 전압 변화에 대응하여 제2 노드(N2)의 전압 변화를 최소화할 수 있다.
제2 초기화 전압(Vhold)은 제1 초기화 전압(Vcint), 기준 전압(Vref), 제2 전원(ELVSS), 및 그라운드 전압 등을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제2 초기화 전압(Vhold)은 이에 제한되지 않고, 다양하게 제공될 수 있다. 예를 들어, 제2 초기화 전압(Vhold)은 전압 발생기(300, 도 2 참조)에서 생성된 제1 초기화 전압(Vcint), 기준 전압(Vref), 제2 전원(ELVSS), 및 그라운드 전압과 상이한 전압 레벨을 가질 수도 있다.
도 10d는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 10d를 설명함에 있어서 도 7을 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 10d를 참조하면, 화소(PX-1dij)는 발광 소자(LD) 및 화소 구동 회로(PC-1dij)를 포함할 수 있다.
화소 구동 회로(PC-1dij)는 제1 내지 제7 트랜지스터들(T1, T2, T3-1, T4, T5, T6, T7) 및 커패시터들(Cst, Chold-2)을 포함할 수 있다.
제3 트랜지스터(T3-1)의 제1 전극은 제1 초기화 전압 라인(VL1)과 전기적으로 연결될 수 있다. 제1 초기화 전압 라인(VL1)에는 제1 초기화 전압(Vcint)이 제공될 수 있다.
제1 초기화 전압(Vcint)은 기준 전압(Vref)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
제1 초기화 전압(Vcint)은 제1 전원(ELVDD)에서 제1 트랜지스터(T1)의 문턱 전압(Vth)을 뺀 값보다 클 수 있다.
제2-2 커패시터(Chold-2)는 제2 초기화 전압 라인(VL2) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2-2 커패시터(Chold-2)의 일 전극은 제2 초기화 전압(Vhold)를 공급 받는 제2 초기화 전압 라인(VL2)에 연결되고, 제2-2 커패시터(Chold-2)의 타 전극은 제2 노드(N2)에 연결될 수 있다. 제2-2 커패시터(Chold-2)는 제2 초기화 전압(Vhold)과 제2 노드(N2) 사이의 전압차에 대응하는 전하를 저장할 수 있다. 제2-2 커패시터(Chold-2)는 제3 노드(N3)의 전압 변화에 대응하여 제2 노드(N2)의 전압 변화를 최소화할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
PX: 화소 T1: 제1 트랜지스터
T2: 제2 트랜지스터 T3: 제3 트랜지스터
T4: 제4 트랜지스터 T5: 제5 트랜지스터
T6: 제6 트랜지스터 Cst: 제1 커패시터
Chold: 제2 커패시터

Claims (20)

  1. 제1 전원이 제공되는 제1 전원 라인 및 제1 노드 사이에 연결된 발광 소자;
    제1 노드와 전기적으로 연결된 제1 전극, 제2 노드와 전기적으로 연결된 제2 전극, 및 제3 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터;
    데이터 신호가 제공되는 데이터 라인과 전기적으로 연결된 제1 전극, 상기 제3 노드와 전기적으로 연결된 제2 전극, 및 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    제1 전극, 상기 제1 노드와 전기적으로 연결된 제2 전극, 및 보상 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터;
    기준 전압이 제공되는 기준 전압 라인과 전기적으로 연결된 제1 전극, 상기 제3 노드와 전기적으로 연결된 제2 전극, 및 초기화 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 제2 노드 및 상기 제3 노드 사이에 연결된 제1 커패시터를 포함하는 화소.
  2. 제1 항에 있어서,
    상기 제3 트랜지스터의 상기 제1 전극은 상기 제1 전원 라인과 전기적으로 연결되는 화소.
  3. 제1 항에 있어서,
    상기 제1 노드와 전기적으로 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결된 제2 전극, 및 제1 발광 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터를 더 포함하는 화소.
  4. 제3 항에 있어서,
    상기 제2 노드와 전기적으로 연결된 제1 전극, 상기 제1 전원보다 낮은 전압 레벨을 갖는 제2 전원이 제공되는 제2 전원 라인과 전기적으로 연결된 제2 전극, 및 제2 발광 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하는 화소.
  5. 제4 항에 있어서,
    제1 구간 동안 상기 초기화 스캔 신호 및 상기 제2 발광 신호가 액티브 레벨인 화소.
  6. 제5 항에 있어서,
    상기 제1 구간 동안 상기 제3 노드에는 상기 기준 전압이 제공되고, 상기 제2 노드에는 상기 제2 전원이 제공되는 화소.
  7. 제5 항에 있어서,
    상기 제1 구간과 연속하는 제2 구간 동안 상기 초기화 스캔 신호, 상기 보상 스캔 신호, 및 상기 제1 발광 신호가 액티브 레벨인 화소
  8. 제7 항에 있어서,
    상기 제2 구간 동안 상기 제2 노드에는 상기 기준 전압에서 상기 제1 트랜지스터의 문턱 전압을 뺀 전압값이 제공되는 화소.
  9. 제7 항에 있어서,
    상기 제2 구간과 연속하는 제3 구간 동안 상기 스캔 신호가 액티브 레벨인 화소.
  10. 제9 항에 있어서,
    상기 제3 구간 동안 상기 제3 노드에는 상기 데이터 신호가 제공되는 화소.
  11. 제9 항에 있어서,
    상기 제3 구간과 연속하는 제4 구간 동안 상기 제1 발광 신호 및 상기 제2 발광 신호가 액티브 레벨인 화소.
  12. 제1 항에 있어서,
    상기 제2 노드 및 상기 제1 전원 라인 사이에 연결된 제2 커패시터를 더 포함하는 화소.
  13. 제1 항에 있어서,
    상기 제3 트랜지스터의 상기 제1 전극은 제1 초기화 전압이 제공되는 제1 초기화 전압 라인과 전기적으로 연결되는 화소.
  14. 제13 항에 있어서,
    상기 제2 노드 및 상기 제1 초기화 전압 라인 사이에 연결된 제2-1 커패시터를 더 포함하는 화소.
  15. 제13 항에 있어서,
    상기 제2 노드 및 상기 제1 초기화 전압과 상이한 전압 레벨을 갖는 제2 초기화 전압이 제공되는 제2 초기화 전압 라인 사이에 연결된 제2-2 커패시터를 더 포함하는 화소.
  16. 제13 항에 있어서,
    상기 제1 초기화 전압은 상기 기준 전압에서 상기 제1 트랜지스터의 문턱 전압을 뺀 전압값보다 큰 화소.
  17. 제1 항에 있어서,
    상기 제2 노드에 전기적으로 연결된 제1 전극, 제3 초기화 전압이 제공되는 제3 초기화 전압 라인에 전기적으로 연결된 제2 전극, 및 입력 스캔 신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 화소.
  18. 복수의 화소들을 포함하는 표시 패널을 포함하고,
    상기 복수의 화소들 각각은,
    제1 전원이 제공되는 제1 전원 라인 및 제1 노드 사이에 연결된 발광 소자;
    제1 노드와 전기적으로 연결된 제1 전극, 제2 노드와 전기적으로 연결된 제2 전극, 및 제3 노드와 전기적으로 연결된 게이트 전극을 포함하는 제1 트랜지스터;
    데이터 신호가 제공되는 데이터 라인과 전기적으로 연결된 제1 전극, 상기 제3 노드와 전기적으로 연결된 제2 전극, 및 스캔 신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 전원 라인과 전기적으로 연결된 제1 전극, 상기 제1 노드와 전기적으로 연결된 제2 전극, 및 보상 스캔 신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터;
    기준 전압이 제공되는 기준 전압 라인과 전기적으로 연결된 제1 전극, 상기 제3 노드와 전기적으로 연결된 제2 전극, 및 초기화 스캔 신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 제2 노드 및 상기 제3 노드 사이에 연결된 제1 커패시터를 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 노드와 전기적으로 연결된 제1 전극, 상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결된 제2 전극, 및 제1 발광 신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터; 및
    상기 제2 노드와 전기적으로 연결된 제1 전극, 상기 제1 전원보다 낮은 전압 레벨을 갖는 제2 전원이 제공되는 제2 전원 라인과 전기적으로 연결된 제2 전극, 및 제2 발광 신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하는 표시 장치.
  20. 제18 항에 있어서,
    상기 제2 노드 및 상기 제1 전원 라인 사이에 연결된 제2 커패시터를 더 포함하는 표시 장치.

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