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KR20210124564A - 표시 장치 - Google Patents

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KR20210124564A
KR20210124564A KR1020200040855A KR20200040855A KR20210124564A KR 20210124564 A KR20210124564 A KR 20210124564A KR 1020200040855 A KR1020200040855 A KR 1020200040855A KR 20200040855 A KR20200040855 A KR 20200040855A KR 20210124564 A KR20210124564 A KR 20210124564A
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KR
South Korea
Prior art keywords
disposed
pad
electrode
layer
insulating layer
Prior art date
Application number
KR1020200040855A
Other languages
English (en)
Inventor
김진택
이승민
이정환
이희근
임백현
채경태
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
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Priority to US17/079,181 priority patent/US11362250B2/en
Priority to CN202110249799.8A priority patent/CN113497080A/zh
Priority to EP21164775.5A priority patent/EP3890013B1/en
Priority to EP23165380.9A priority patent/EP4220716A1/en
Publication of KR20210124564A publication Critical patent/KR20210124564A/ko
Priority to US17/839,200 priority patent/US11870025B2/en

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Abstract

표시 장치가 제공된다. 표시 영역 및 패드 영역을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 패드 영역에 배치된 배선 패드, 상기 제1 기판 상에서 상기 표시 영역에 배치되어 서로 이격된 복수의 제1 뱅크들, 상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 전극들, 상기 배선 패드 상에 직접 배치되고 상기 배선 패드보다 큰 폭을 갖고 상기 배선 패드의 측면을 덮는 패드 전극 기저층, 상기 전극들 및 상기 패드 전극 기저층을 부분적으로 덮는 제1 절연층, 상기 표시 영역에서 상기 제1 절연층 상에 배치되고, 양 단부가 각각 서로 다른 상기 전극 상에 배치된 복수의 발광 소자들, 상기 전극들 상에 각각 배치되어 상기 발광 소자의 일 단부와 접촉하는 복수의 접촉 전극들 및 상기 패드 영역에 배치된 상기 제1 절연층 상에 배치되어 상기 패드 전극 기저층과 직접 접촉하는 패드 전극 상부층을 포함하고, 상기 패드 전극 기저층은 상기 전극과 동일한 재료로 이루어지고, 상기 패드 전극 상부층은 상기 접촉 전극과 동일한 재료로 이루어진다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 신규 패드 전극 구조를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 무기 발광 다이오드를 이용하여 상기 신규 패드 전극 구조를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 패드 영역을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 패드 영역에 배치된 배선 패드, 상기 제1 기판 상에서 상기 표시 영역에 배치되어 서로 이격된 복수의 제1 뱅크들, 상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 전극들, 상기 배선 패드 상에 직접 배치되고 상기 배선 패드보다 큰 폭을 갖고 상기 배선 패드의 측면을 덮는 패드 전극 기저층, 상기 전극들 및 상기 패드 전극 기저층을 부분적으로 덮는 제1 절연층, 상기 표시 영역에서 상기 제1 절연층 상에 배치되고, 양 단부가 각각 서로 다른 상기 전극 상에 배치된 복수의 발광 소자들, 상기 전극들 상에 각각 배치되어 상기 발광 소자의 일 단부와 접촉하는 복수의 접촉 전극들 및 상기 패드 영역에 배치된 상기 제1 절연층 상에 배치되어 상기 패드 전극 기저층과 직접 접촉하는 패드 전극 상부층을 포함하고, 상기 패드 전극 기저층은 상기 전극과 동일한 재료로 이루어지고, 상기 패드 전극 상부층은 상기 접촉 전극과 동일한 재료로 이루어진다.
상기 제1 절연층은 상기 패드 전극 기저층의 상면 일부를 노출하는 패드 개구부를 포함하고, 상기 패드 전극 상부층은 상기 패드 개구부를 통해 노출된 상기 패드 전극 기저층과 접촉할 수 있다.
상기 패드 전극 기저층은 알루미늄을 포함하는 합금으로 이루어지고, 상기 패드 전극 상부층은 ITO, IZO 또는 ITZO로 이루어질 수 있다.
상기 패드 전극 기저층은 일부분이 상기 배선 패드와 동일한 층에 배치될 수 있다.
상기 패드 영역에 배치된 상기 제1 절연층은 상기 패드 전극 기저층보다 큰 폭을 갖고 일부분이 상기 패드 전극 기저층 및 상기 배선 패드와 동일한 층에 배치될 수 있다.
상기 발광 소자 상에 부분적으로 배치된 제2 절연층을 더 포함하고, 상기 접촉 전극들은 상기 제2 절연층 상에서 서로 이격 배치될 수 있다.
상기 접촉 전극들은 상기 제1 절연층을 관통하여 상기 전극의 상면 일부를 노출하는 개구부를 통해 각각 서로 다른 상기 전극과 직접 접촉할 수 있다.
상기 제2 절연층은 상기 패드 영역에는 배치되지 않을 수 있다.
상기 제1 기판 상에 배치된 제1 층간 절연층, 상기 제1 층간 절연층 상에 배치되고 소스 전극 및 드레인 전극을 포함하는 제1 데이터 도전층, 상기 제1 데이터 도전층 상에 배치된 제2 층간 절연층, 및 상기 제1 층간 절연층 상에 배치되고 복수의 전압 배선들을 포함하는 제2 데이터 도전층을 더 포함하고, 상기 배선 패드는 상기 제2 층간 절연층 상에 직접 배치될 수 있다.
상기 제2 데이터 도전층 상에 배치되되 상기 패드 영역에는 배치되지 않는 제3 층간 절연층을 더 포함하고, 상기 표시 영역에서 상기 제1 뱅크들은 상기 제3 층간 절연층 상에 배치될 수 있다.
상기 제1 뱅크들은 상기 제3 층간 절연층 상에 직접 배치되고, 상기 제3 층간 절연층은 상기 제2 층간 절연층이 노출되도록 상기 제1 뱅크들이 서로 이격된 부분에는 배치되지 않고, 상기 제3 층간 절연층의 측면은 상기 제1 뱅크들의 측면과 상호 정렬될 수 있다.
상기 전극들은 일부분이 상기 제2 층간 절연층 상에 직접 배치될 수 있다.
상기 제1 뱅크들은 서로 대향하는 측면들이 경사진 형상을 갖고, 상기 발광 소자들은 상기 제1 뱅크들 사이에 배치될 수 있다.
상기 표시 영역의 상기 제1 절연층 상에서 상기 제1 뱅크와 두께 방향으로 중첩하도록 배치되고 상기 발광 소자들이 배치된 영역을 둘러싸는 제2 뱅크를 더 포함할 수 있다.
상기 표시 영역은 상기 제2 뱅크에 의해 둘러싸이되 상기 발광 소자들이 배치되지 않은 절단부 영역을 더 포함하고, 상기 전극들 및 상기 제1 절연층은 상기 절단부 영역에 배치되되 절단부에 의해 분리된 부분을 포함하며, 상기 전극의 분리된 분리면은 상기 제1 절연층의 분리된 분리면과 상호 정렬될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역 및 패드 영역을 포함하는 제1 기판, 상기 제1 기판 상에 배치된 데이터 도전층으로써, 상기 표시 영역에 배치된 복수의 전원 배선들 및 상기 패드 영역에 배치된 배선 패드를 포함하는 데이터 도전층, 상기 표시 영역에서 상기 데이터 도전층 상에 서로 이격되어 배치된 제1 뱅크들, 상기 표시 영역에서 상기 제1 뱅크들 상에 배치된 제1 전극 및 제2 전극과, 상기 패드 영역에서 상기 배선 패드를 덮도록 배치된 패드 전극 기저층, 상기 제1 전극, 상기 제2 전극 및 상기 패드 전극 기저층 상에 배치되고, 복수의 개구부를 포함하는 제1 절연층, 상기 제1 뱅크들 사이에서 상기 제1 절연층 상에 배치되며 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들, 상기 표시 영역에서 상기 제1 전극 또는 상기 제2 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 제2 접촉 전극과, 상기 패드 영역에서 상기 제1 절연층 상에 배치되어 상기 패드 전극 기저층과 접촉하는 패드 전극 상부층을 포함한다.
상기 제1 전극, 상기 제2 전극 및 상기 패드 전극 기저층은 서로 동일한 재료로 이루어지고, 상기 제1 접촉 전극, 상기 제2 접촉 전극 및 상기 패드 전극 상부층은 서로 동일한 재료로 이루어질 수 있다.
상기 패드 전극 기저층은 상기 배선 패드보다 큰 폭을 갖고 형성되어 상기 패드 영역의 상기 제1 절연층과 상기 패드 전극 기저층은 일부분이 상기 배선 패드와 동일한 층에 배치될 수 있다.
상기 제1 기판 상에 배치되며 상기 데이터 도전층이 직접 배치된 제1 층간 절연층, 및 상기 데이터 도전층 상에 배치된 제2 층간 절연층을 더 포함하고, 상기 배선 패드는 상기 제2 층간 절연층 상에 직접 배치될 수 있다.
상기 제2 층간 절연층은 상기 제1 층간 절연층 일부가 노출되도록 배치되고, 상기 제1 뱅크들은 상기 제2 층간 절연층 상에 직접 배치되어 상기 제2 층간 절연층과 상기 제1 뱅크들의 내측벽은 상호 정렬되며, 상기 제1 전극 및 상기 제2 전극은 일부분이 상기 제1 층간 절연층 상에 직접 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 표시 영역과 패드 영역에 배치되는 일부 층들이 동일한 공정으로 병합되어 형성될 수 있다. 표시 장치는 표시 영역에 배치되는 층들로 이루어진 패드 전극들을 포함하여 배선 패드를 후속 공정에서 보호할 수 있는 신규 패드 구조를 가질 수 있다.
또한, 일 실시예에 따른 표시 장치는 제조 공정 중 배선 패드 상에 배치되는 패드 전극을 형성하기 위한 별도의 마스크 공정이 불필요하다. 따라서, 패드 영역에 수행되는 마스크 공정을 줄일 수 있어 공정 효율이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 5는 일 실시예에 따른 표시 장치의 표시 영역과 패드 영역의 개략적인 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 일 서브 화소의 부분 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8 내지 도 19는 일 실시예에 따른 표시 장치의 제조 공정 단계별 단면도들이다.
도 20은 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역의 개략적인 단면도이다.
도 21은 또 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역의 개략적인 단면도이다.
도 22는 도 21의 표시 장치의 일 서브 화소의 부분 단면도이다.
도 23은 또 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역의 개략적인 단면도이다.
도 24는 일 실시예에 따른 표시 장치의 제조 공정 중 복수의 표시 장치들이 형성된 기판을 나타내는 개략적인 평면도이다.
도 25는 도 24의 QX-QX'선을 따라 자른 단면도이다.
도 26은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 개략적인 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(10)의 제1 장변(도 1에서 하변)에 인접 배치된 비표시 영역(NDA)과 제2 장변(도 1에서 상변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(10)의 제1 단변(도 1에서 좌변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 영역(DPA)의 제1 방향(DR1) 일 측에 배치될 수 있지만, 이에 제한되지 않는다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)과 초기화 전압 배선(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 배선(VIL)은 제2 방향(DR2)으로 연장된 부분에 더하여 이로부터 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)도 제2 방향(DR2)으로 연장되는 부분과, 이와 연결되어 제1 방향(DR1)으로 연장되는 부분을 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 메쉬(Mesh) 구조를 가질 수 있으나 이에 제한되는 것은 아니다. 도면에 도시되지 않았으나, 표시 장치(10)의 각 화소(PX)들은 적어도 하나의 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 접속될 수 있다.
데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 표시 영역(DPA)의 제2 방향(DR2) 일 측에 패드 영역(PDA)에 배치되고, 초기화 전압 배선(VIL)의 배선 패드(WPD_Vint, 이하, '초기화 전압 패드'), 제1 전압 배선(VDL)의 배선 패드(WPD_VDD, 이하 제1 전원 패드') 및 제2 전압 배선(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전원 패드')는 표시 영역(DPA)의 제2 방향(DR2) 타 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_Vint), 제1 전원 패드(WPD_VDD) 및 제2 전원 패드(WPD_VSS)가 모두 동일한 영역, 예컨대 표시 영역(DPA)의 상측에 위치한 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치(EXD)가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(PXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(PXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(PXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)의 정수)에 연결될 수 있다.
제3 트랜지스터(T3)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 4를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 절단부 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 절단부 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 절단부 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다.
도 5는 일 실시예에 따른 표시 장치의 표시 영역과 패드 영역의 개략적인 단면도이다. 도 6은 일 실시예에 따른 표시 장치의 일 서브 화소의 부분 단면도이다.
도 5는 표시 영역(DPA)의 일 서브 화소(PXn)에서 발광 영역(EMA)에 배치된 전극(21, 22)들과 발광 소자(30) 및 접촉 전극(CNE1, CNE2)들의 배치와 함께 패드 영역(PDA)의 패드 전극(PAD_R, PAD_C)의 개략적인 단면을 도시하고 있으며, 도 6은 표시 영역(DPA)의 발광 영역(EMA)과 절단부 영역(CBA)의 단면을 개략적으로 도시하고 있다. 또한, 도 5에서는 하나의 제1 트랜지스터(T1)만 도시하고 있으나, 이에 제한되지 않고 각 서브 화소(PXn)에는 상술한 바와 같이 3개의 트랜지스터(T1, T2, T3)들과 하나의 스토리지 커패시터(Cst)가 배치될 수 있다. 도 5 및 도 6은 표시 영역(DPA) 및 패드 영역(PDA)에 배치된 부재들의 상대적인 배치 관계를 예시하기 위한 도면으로써, 표시 장치(10)의 구조가 이에 제한되는 것은 아니다.
도 4에 결부하여 도 5 및 도 6을 참조하면, 표시 장치(10)는 제1 기판(11), 및 제1 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
구체적으로, 제1 기판(11)은 절연 기판일 수 있다. 제1 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다. 제1 기판(11)은 표시 영역(DPA)과 비표시 영역(NDA), 그리고 패드 영역(PDA)을 포함할 수 있다.
차광층(BML)은 제1 기판(11) 상에 배치될 수 있다. 차광층(BML)은 표시 영역(DPA)에서 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 차광층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 또한, 차광층(BML)은 컨택홀을 통해 제1 트랜지스터(T1)의 소스 전극(S1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전압이 변하는 것을 억제할 수 있다. 예를 들어, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로, 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있다. 다만, 이에 제한되지 않으며 차광층(BML)은 생략될 수 있다.
버퍼층(12)은 차광층(BML)을 포함하여 제1 기판(11) 상에 전면적으로 배치될 수 있다. 즉, 버퍼층(12)은 제1 기판(11)의 표시 영역(DPA)과 패드 영역(PDA)에 걸쳐 배치될 수 있다. 버퍼층(12)은 투습에 취약한 제1 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 제1 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 표시 영역(DPA)에 배치된 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 표시 영역(DPA)과 패드 영역(PDA)에 걸쳐 반도체층 및 버퍼층(12) 상에 배치된다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 표시 영역(DPA)에 배치된 제1 트랜지스터(T1)의 게이트 전극(G1)과 패드 영역(PDA)에 배치된 게이트 패드부(WPD_G)를 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향으로 중첩하도록 배치될 수 있다.
한편, 도면에 도시하지 않았으나, 제1 게이트 도전층은 표시 영역(DPA)에 배치된 스토리지 커패시터(Cst)의 제1 용량 전극과, 상술한 스캔 라인(SCL)과 센싱 라인(SSL) 등을 더 포함할 수 있다.
일 실시예에서, 제1 게이트 도전층은 패드 영역(PDA)에 배치된 게이트 패드부(WPD_G)를 포함할 수 있다. 표시 장치(10)의 비표시 영역(NDA) 일 측에 위치한 패드 영역(PDA)에는 복수의 배선 패드(WPD)들이 배치될 수 있다. 배선 패드(WPD)는 패드 전극(PAD_R, PAD_C)을 통해 그 상에 실장되는 외부 장치(EXD)와 연결될 수 있다. 게이트 패드부(WPD_G)는 배선 패드(WPD)와 전기적으로 연결될 수 있다. 예를 들어, 도면에 도시되지 않았으나 배선 패드(WPD)는 컨택홀을 통해 게이트 패드부(WPD_G)와 연결될 수 있다. 외부 장치(EXD)로부터 배선 패드(WPD)로 인가되는 전기 신호는 게이트 패드부(WPD_G)를 통해 제1 게이트 도전층으로 전달될 수 있다. 배선 패드(WPD)를 통해 표시 영역(DPA)에 인가되는 전기 신호들은 배선 패드(WPD)와 다른 층에 배치된 도전층을 통해 전달될 수 있어 표시 영역(DPA)이 외기로부터 완전하게 밀봉될 수 있다. 다만, 이에 제한되지 않으며, 제1 게이트 도전층의 게이트 패드부(WPD_G)는 생략될 수도 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(15)은 제1 게이트 도전층 상에 배치된다. 제1 층간 절연층(15)은 제1 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(15) 상에 배치된다. 제1 데이터 도전층은 표시 영역(DPA)에 배치된 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1) 및 패드 영역(PDA)에 배치된 데이터 패드부(WPD_D)를 포함할 수 있다.
제1 트랜지스터(T1)의 소스/드레인 전극(S1, D1)은 제1 층간 절연층(15)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 차광층(BML)과 전기적으로 연결될 수 있다.
한편, 도면에 도시하지 않았으나, 제1 데이터 도전층은 표시 영역(DPA)에 배치된 스토리지 커패시터(Cst)의 제2 용량 전극과, 상술한 데이터 라인(DTL) 등을 더 포함할 수 있다.
일 실시예에서, 제1 데이터 도전층은 패드 영역(PDA)에 배치된 데이터 패드부(WPD_D)를 포함할 수 있다. 게이트 패드부(WPD_G)와 유사하게, 데이터 패드부(WPD_D)도 배선 패드(WPD)와 전기적으로 연결될 수 있다. 예를 들어, 도면에 도시되지 않았으나 배선 패드(WPD)는 컨택홀을 통해 데이터 패드부(WPD_D)와 연결될 수 있고 외부 장치(EXD)로부터 배선 패드(WPD)로 인가되는 전기 신호는 데이터 패드부(WPD_D)를 통해 제1 데이터 도전층으로 전달될 수 있다. 다만, 이에 제한되지 않으며, 제1 데이터 도전층의 데이터 패드부(WPD_D)는 생략될 수도 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(17)은 제1 데이터 도전층 상에 배치된다. 제2 층간 절연층(17)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(17)은 제1 데이터 도전층을 덮으며 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(17) 상에 배치된다. 제2 데이터 도전층은 표시 영역(DPA)에 배치된 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)과, 패드 영역(PDA)에 배치된 배선 패드(WPD)를 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(17)에 형성된 컨택홀을 통해 제1 트랜지스터(T1)의 소스 전극(S1)과 연결될 수 있다. 제1 도전 패턴(CDP)은 제1 드레인 전극(D1)과 전기적으로 연결될 수 있고, 후술하는 제1 전극(21)과도 접촉할 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
배선 패드(WPD)는 패드 영역(PDA)에 배치되어 그 상부에 실장되는 외부 장치(EXD)와 연결될 수 있다. 일 실시예에서, 배선 패드(WPD)는 그 상부에 배치되는 패드 전극(PAD_R, PAD_C)을 통해 외부 장치(EXD)와 연결될 수 있다. 제2 데이터 도전층 상에는 제1 평탄화층(19)이 더 배치될 수 있으나, 배선 패드(WPD) 상에는 제1 평탄화층(19)이 배치되지 않고 노출될 수 있다. 일 실시예에 따른 표시 장치(10)는 배선 패드(WPD) 상에서 이를 캡핑(Capping)하고 외부 장치(EXD)와 연결시키는 패드 전극(PAD_R, PAD_C) 및 절연층(예를 들어 제1 절연층(PAS1))이 표시 영역(DPA)에 배치되는 층과 동일한 층으로 이루어질 수 있다. 표시 장치(10)는 복수의 도전층들이 구성하는 회로층과 그 상에 배치되는 표시 소자층을 포함하여 복수의 층들이 적층될 수 있다. 일 실시예에 따른 표시 장치(10)는 패드 영역(PDA)에 배치되는 패드 전극(PAD_R, PAD_C)이 표시 영역(DPA)에 배치되는 층과 동일한 공정에서 형성될 수 있고, 표시 장치(10)의 제조 공정 중 일부 공정을 다른 단계에서 함께 수행하여 불필요한 공정 수를 감축할 수 있다. 보다 자세한 설명은 후술하기로 한다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 표시 영역(DPA)에 전면적으로 배치되어 표면 평탄화 기능을 수행할 수 있다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 제1 평탄화층(19)은 패드 영역(PDA)에는 배선 패드(WPD)들이 노출되도록 배치되지 않거나, 일부 영역에만 배치될 수 있다. 다만, 몇몇 실시예에서 제1 평탄화층(19)은 생략될 수 있다.
표시 영역(DPA)의 제1 평탄화층(19) 상에는 복수의 제1 뱅크(BNL1)들, 복수의 전극(21, 22)들, 발광 소자(30), 복수의 접촉 전극(CNE1, CNE2)들 및 제2 뱅크(BNL2)가 배치된다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다. 패드 영역(PDA)에는 배선 패드(WPD) 상에 패드 전극(PAD_R, PAD_C)들과 절연층(PAS1)이 배치될 수 있다. 이하에서는 먼저 표시 영역(DPA)에 배치되는 표시 소자층에 대하여 설명한 뒤 패드 영역(PDA)에 배치되는 배선 패드(WPD) 및 패드 전극(PAD_R, PAD_C)에 대하여 설명하기로 한다.
제1 기판(11)의 표시 영역(DPA)에는 제1 뱅크(BNL1)들이 배치된다. 예를 들어, 복수의 제1 뱅크(BNL1)는 제1 평탄화층(19) 상에 배치될 수 있다. 제1 뱅크(BNL1)들은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않도록 배치될 수 있다. 예를 들어 제1 뱅크(BNL1)는 제2 방향(DR2)으로 연장된 길이가 절단부 영역(CBA)과 다른 서브 화소(PXn)에는 넘지 않도록 각 서브 화소(PXn)의 발광 영역(EMA)의 길이보다 크게 형성될 수 있다. 이에 따라, 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분 중 발광 영역(EMA)과 절단부 영역(CBA) 사이에 배치된 부분과, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들을 구분하는 부분은 제1 뱅크(BNL1) 상에 배치될 수 있다.
또한, 복수의 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 서로 이격되어 배치된다. 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 일정 폭을 갖고 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 경계에 걸쳐 배치될 수 있다. 제1 뱅크(BNL1)는 각 서브 화소(PXn)의 발광 영역(EMA)을 포함하여 이들 사이의 경계를 넘어 배치될 수 있다. 이에 따라, 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 뱅크(BNL1) 상에 배치될 수 있다. 하나의 서브 화소(PXn)에는 2개의 제1 뱅크(BNL1)들이 부분적으로 배치될 수 있고, 이들은 서로 이격되어 배치됨으로써 그 사이에 발광 소자(30)들이 배치될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 2개의 제1 뱅크(BNL1)들이 걸쳐 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 후술하는 전극(21, 22)의 수에 따라 더 많은 수의 제1 뱅크(BNL1)들이 더 배치될 수도 있다. 또한, 제1 뱅크(BNl1)의 형상은 이에 제한되지 않고, 각 서브 화소(PXn)에서 더 작은 면적을 차지하도록 배치될 수도 있다.
제1 뱅크(BNL1)는 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)들은 제1 뱅크(BNL1)와 제1 평탄화층(19) 상에 배치된다. 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 제1 전극(21) 및 제2 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 전극(21, 22)들과 분리될 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 발광 영역(EMA)들 사이에는 절단부 영역(CBA)이 배치되고, 제1 전극(21) 및 제2 전극(22)은 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다(도 6의 'CP'). 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 전극(21)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되고, 제2 전극(22)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(21)은 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분에서 제1 뱅크(BNL1)와 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(22)도 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분에서 제1 뱅크(BNL1)와 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 제2 뱅크(BNL2)와 중첩하지 않도록 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA) 내에 배치될 수도 있다.
도면에서는 각 서브 화소(PXn)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(PXn)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21) 및 제2 전극(22)은 각각 제1 뱅크(BNL1)들 상에 배치될 수 있다. 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(BNL1)보다 작은 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 각각 제1 뱅크(BNL1)의 일 측면 만을 덮도록 배치될 수 있다. 제1 뱅크(BNL1)의 측면 상에는 제1 전극(21)과 제2 전극(22)이 각각 배치되고, 제1 전극(21)과 제2 전극(22) 사이의 간격은 제1 뱅크(BNL1) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라 각 전극(21, 22)들은 그 폭이 제1 뱅크(BNL1)보다 클 수도 있다.
각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(21, 22)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 복수의 전극(21, 22)들은 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호는 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)에 전달될 수 있다.
제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전계에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22) 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(30)는 전극(21, 22) 상에 생성된 전계에 의해 유전영동힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
제1 절연층(PAS1)은 제1 평탄화층(19) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들, 및 제1 전극(21)과 제2 전극(22)들을 덮도록 배치될 수 있다. 또한, 제1 절연층(PAS1)은 패드 영역(PDA)에서 배선 패드(WPD)를 부분적으로 덮도록 배치될 수도 있다. 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 부분적으로 노출하는 개구부(OP)들을 포함할 수 있다. 각 개구부(OP)는 각 전극(21, 22)들 중 제1 뱅크(BNL1)의 상면에 배치된 부분을 일부 노출시킬 수 있다. 접촉 전극(CNE1, CNE2) 중 일부는 개구부(OP)를 통해 노출된 각 전극(21, 22)과 접촉할 수 있다.
제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 예를 들어, 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 덮도록 배치됨에 따라 그 하부에 배치된 전극(21, 22)의 형상에 따라 그 상면이 단차질 수 있다. 다만, 이에 제한되지 않는다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 표시 영역(DPA)의 외곽부를 둘러싸도록 배치되며, 패드 영역(PDA)에는 배치되지 않고 배선 패드(WPD)가 노출될 수 있다.
또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 절단부 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 제2 뱅크(BNL2)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA) 사이에 배치된 부분은 절단부 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 절단부 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
일 실시예에서, 제2 뱅크(BNL2) 중 일부는 제1 뱅크(BNL1) 상에 배치될 수 있고, 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
각 서브 화소(PXn)에 배치된 발광 소자(30)들은 서로 다른 물질을 포함하는 발광층(도 7의 '36')을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 이에 따라 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)들은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(30)는 제1 뱅크(BNL1)들 사이에서 양 단부가 각 전극(21, 22) 상에 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다.
발광 소자(30)는 제1 기판(11) 또는 제1 평탄화층(19)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)의 상면과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)가 다른 구조를 갖는 경우 복수의 반도체층들은 제1 평탄화층(19)의 상면에 수직한 방향으로 배치될 수도 있다.
발광 소자(30)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 예를 들어, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 7의 '38')이 형성되지 않고 반도체층 일부가 노출될 수 있고, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않고 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(30) 상에 부분적으로 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(30)를 감싸면서 발광 소자(30)의 양 단부가 노출되도록 발광 소자(30)의 길이보다 작은 폭을 갖고 발광 소자(30) 상에 배치될 수 있다. 제2 절연층(PAS2)은 표시 장치(10)의 제조 공정 중 발광 소자(30), 전극(21, 22)들 및 제1 절연층(PAS1)을 덮도록 배치된 뒤 발광 소자(30)의 양 단부를 노출하도록 제거될 수 있다. 제2 절연층(PAS2)은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들이 배치될 수 있다. 복수의 접촉 전극(CNE1, CNE2)들은 일 방향으로 연장된 형상을 갖고 각 전극(21, 22) 상에 배치될 수 있다. 접촉 전극(CNE1, CNE2)은 제1 전극(21) 상에 배치된 제1 접촉 전극(CNE1)과 제2 전극(22) 상에 배치된 제2 접촉 전극(CNE2)을 포함할 수 있다. 각 접촉 전극(CNE1, CNE2)들은 서로 이격되거나 대향하며 배치될 수 있다. 예를 들어, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(21)과 제2 전극(22) 상에 배치되어 서로 제1 방향(DR1)으로 이격될 수 있다. 각 접촉 전극(CNE1, CNE2)들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30)와 접촉할 수 있다. 제1 접촉 전극(CNE1)은 발광 소자(30)들의 일 단부와 접촉하고, 제2 접촉 전극(CNE2)은 발광 소자(30)의 타 단부와 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에서 반도체층이 노출되고, 각 접촉 전극(CNE1, CNE2)들은 발광 소자(30)의 반도체층과 접촉하여 이와 전기적으로 연결될 수 있다. 접촉 전극(CNE1, CNE2)들은 발광 소자(30)의 양 단부와 접촉하는 일 측이 제2 절연층(PAS2) 상에 배치될 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 전극(21)의 상면 일부를 노출하는 개구부(OP)를 통해 제1 전극(21)과 접촉하고, 제2 접촉 전극(CNE2)은 제2 전극(22)의 상면 일부를 노출하는 개구부(OP)를 통해 제2 전극(22)과 접촉할 수 있다.
각 접촉 전극(CNE1, CNE2)들은 일 방향으로 측정된 폭이 각각 전극(21, 22)들의 상기 일 방향으로 측정된 폭보다 작을 수 있다. 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(21)과 제2 전극(22)의 상면 일부를 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고 접촉 전극(CNE1, CNE2)들은 그 폭이 전극(21, 22)보다 크게 형성되어 전극(21, 22)의 양 측변들을 덮을 수도 있다.
접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 발광 소자(30)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에서는 하나의 서브 화소(PXn)에 2개의 접촉 전극(CNE1, CNE2)들이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 접촉 전극(CNE1, CNE2)들의 개수는 각 서브 화소(PXn)마다 배치되는 전극(21, 22)의 개수에 따라 달라질 수 있다.
제3 절연층(PAS3)은 제1 기판(11)의 표시 영역(DPA)에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다. 다만, 제3 절연층(PAS3)은 생략될 수도 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
표시 영역(DPA)에 배치된 표시 소자층은 제1 전극(21), 제2 전극(22), 발광 소자(30) 및 접촉 전극(CNE1, CNE2)들을 포함하여 특정 파장대의 광을 방출할 수 있다. 패드 영역(PDA)에는 각 서브 화소(PXn)를 구동하기 위한 구동 신호를 전달하는 외부 장치(EXD)들이 실장될 수 있다. 외부 장치(EXD)는 패드 영역(PDA)의 배선 패드(WPD)와 연결될 수 있는데, 배선 패드(WPD)는 그 상부에 배치되는 패드 전극(PAD_R, PAD_C)을 통해 외부 장치(EXD)와 전기적으로 연결될 수 있다. 이하, 패드 영역(PDA)에 배치된 배선 패드(WPD)와 패드 전극(PAD_R, PAD_C)에 대하여 설명한다.
배선 패드(WPD)는 패드 영역(PDA)의 제2 층간 절연층(17) 상에 배치된다. 배선 패드(WPD)는 제2 데이터 도전층과 동일한 층에 배치될 수 있다. 배선 패드(WPD) 상에는 패드 전극(PAD_R, PAD_C)이 배치된다. 일 실시예에 따른 패드 전극(PAD_R, PAD_C)은 배선 패드(WPD) 상에 배치된 패드 전극 기저층(PAD_R)과 그 상에 배치된 패드 전극 상부층(PAD_C)을 포함할 수 있다.
패드 전극 기저층(PAD_R)은 배선 패드(WPD) 상에 직접 배치될 수 있다. 일 실시예에서, 패드 전극 기저층(PAD_R)은 배선 패드(WPD)를 덮도록 배치되어 이를 캡핑(Capping)할 수 있다. 예를 들어, 패드 전극 기저층(PAD_R)은 배선 패드(WPD)보다 큰 폭을 갖고 형성되어 배선 패드(WPD)의 상면과 측면에 직접 접촉할 수 있다. 또한, 패드 전극 기저층(PAD_R)의 하면 일부는 배선 패드(WPD)와 동일한 층으로써 제2 층간 절연층(17) 상에 직접 배치될 수 있다.
일 실시예에 따르면 패드 전극 기저층(PAD_R)은 표시 영역(DPA)의 전극(21, 22)들과 동일한 공정에서 형성되어 이들과 동일한 재료를 포함할 수 있다. 전극(21, 22)들은 제1 뱅크(BNL1)가 형성된 뒤의 공정에서 표시 영역(DPA)에 형성될 수 있다. 제1 평탄화층(19)과 제1 뱅크(BNL1)는 패드 영역(PDA)에 배치되지 않을 수 있고, 표시 장치(10)의 제조 공정 중 배선 패드(WPD)가 노출된 상태로 후속 공정이 수행될 수도 있다. 패드 전극 기저층(PAD_R)은 전극(21, 22)들과 동일한 공정에서 형성되어 배선 패드(WPD)를 덮도록 배치될 수 있다.
배선 패드(WPD)는 제2 데이터 도전층과 동일한 층에 배치되어 이들과 동일한 재료, 예를 들어 구리(Cu)와 같은 금속 재료를 포함할 수 있다. 전극(21, 22)들과 패드 전극 기저층(PAD_R)은 반사율이 높은 금속 재료, 예를 들어 알루미늄(Al)과 같은 금속을 포함할 수 있고, 패드 전극 기저층(PAD_R)은 패드 전극 상부층(PAD_C)과 함께 외부 장치(EXD)와 배선 패드(WPD)를 전기적으로 연결할 수 있고, 배선 패드(WPD)를 캡핑하여 배선 패드(WPD)가 후속 공정에서 손상되는 것을 방지할 수 있다.
제1 절연층(PAS1)은 패드 영역(PDA)에도 배치될 수 있다. 제1 절연층(PAS1)은 패드 전극 기저층(PAD_R) 상에서 이를 덮도록 배치되며, 패드 전극 기저층(PAD_R)의 상면 일부를 노출하는 패드 개구부(OP_P)를 포함할 수 있다. 또한, 일 실시예에서 제1 절연층(PAS1)은 패드 전극 기저층(PAD_R)보다 더 큰 폭을 갖도록 배치되어 패드 전극 기저층(PAD_R)의 측면과 접촉할 수 있고, 하면 중 일부가 배선 패드(WPD)와 동일한 층, 예를 들어 제2 층간 절연층(17) 상에 직접 배치될 수 있다.
패드 전극 상부층(PAD_C)은 제1 절연층(PAS1) 상에 배치된다. 패드 전극 상부층(PAD_C)은 제1 절연층(PAS1)의 패드 개구부(OP_P)를 덮도록 배치되며, 패드 개구부(OP_P)에 의해 노출된 패드 전극 기저층(PAD_R)의 상면 일부와 직접 접촉할 수 있다. 패드 전극 상부층(PAD_C)은 패드 전극 기저층(PAD_R)보다 작은 폭을 갖되, 패드 개구부(OP_P)는 덮도록 배치될 수 있다. 패드 전극 상부층(PAD_C)은 패드 전극 기저층(PAD_R)과 함께 배선 패드(WPD)의 패드 전극을 구성하고, 외부 장치(EXD)와 배선 패드(WPD)를 전기적으로 연결할 수 있다. 외부 장치(EXD)는 도전볼과 같은 도전성 재료를 통해 패드 전극 상부층(PAD_C)과 연결될 수 있다.
일 실시예에 따르면 패드 전극 상부층(PAD_C)은 표시 영역(DPA)의 접촉 전극(CNE1, CNE2)들과 동일한 공정에서 형성되어 이들과 동일한 재료를 포함할 수 있다. 접촉 전극(CNE1, CNE2)들은 제1 절연층(PAS1)이 형성된 뒤의 공정에서 표시 영역(DPA)에 형성될 수 있다. 제1 절연층(PAS1)은 표시 영역(DPA)과 패드 영역(PDA) 전면에 걸쳐 배치될 수 있고, 이들은 전극(21, 22)과 패드 전극 기저층(PAD_R)을 덮도록 배치될 수 있다. 패드 전극 상부층(PAD_C)은 접촉 전극(CNE1, CNE2)과 함께 동일한 공정에서 패드 전극 기저층(PAD_R) 상에 형성될 수 있고, 패드 전극을 구성하기 위한 제조 공정 수가 생략될 수 있다. 일 실시예에서, 패드 전극 상부층(PAD_C)은 접촉 전극(CNE1, CNE2)들과 동일하게 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 표시 장치(10)는 제조 공정 중 일부 공정들을 병합하여, 표시 영역(DPA)과 패드 영역(PDA)에 일부 층들을 동시에 형성할 수 있다. 특히, 표시 영역(DPA)의 표시 소자층에 배치되는 층들을 이용하여 패드 영역(PDA)의 패드 전극을 형성함에 따라 회로층 이후의 복잡한 제조 공정이 단순화될 수 있다.
또한, 일 실시예에 따르면 패드 영역(PDA)에는 패드 전극 기저층(PAD_R)과 패드 전극 상부층(PAD_C) 사이에 제1 절연층(PAS1)만이 배치되어 패드 전극의 절연층에 의한 단차를 최소화할 수 있다. 표시 영역(DPA)에는 제1 절연층(PAS1) 상에 발광 소자(30)와 제2 절연층(PAS2)이 배치되고, 발광 소자(30)의 양 단부를 기준으로 접촉 전극(CNE1, CNE2)들과 전극(21, 22)들 간의 단차가 비교적 클 수 있다. 반면, 패드 영역(PDA)에는 제2 절연층(PAS2)과 다른 재료를 포함하는 제1 절연층(PAS1) 및 패드 전극 기저층(PAD_R)이 배치되고 발광 소자(30)는 배치되지 않으므로, 별도의 마스크 없이도 패드 영역(PDA)에 선택적으로 다른 절연층들을 제거할 수 있다. 일 실시예에서, 표시 영역(DPA)과 달리 패드 영역(PDA)에는 제2 절연층(PAS2)과 제2 뱅크(BNL2)들이 배치되지 않고, 패드 전극 기저층(PAD_R)과 패드 전극 상부층(PAD_C) 사이에는 제1 절연층(PAS1) 만이 배치될 수 있다.
패드 영역(PDA)은 복수의 절연층들이 배치되지 않고, 배선 패드(WPD)와 패드 전극(PAD_R, PAD_C)들 및 제1 절연층(PAS1)만이 배치되며, 패드 전극 기저층(PAD_R)과 패드 전극 상부층(PAD_C) 사이의 단차는 최소화될 수 있다. 일 실시예에서, 제1 절연층(PAS1)의 두께는 0.2 ㎛ 내지 0.6 ㎛, 바람직하게는 0.3 ㎛ 내외의 범위를 가질 수 있고, 패드 전극 기저층(PAD_R)과 패드 전극 상부층(PAD_C) 사이의 단차도 상술한 범위를 가질 수 있다. 이에 따라 패드 전극 상부층(PAD_C) 상에 배치되는 외부 장치(EXD)와의 합착 불량을 방지할 수 있다.
한편, 절단부 영역(CBA)의 경우 각 전극(21, 22)들이 제2 방향(DR2)으로 이웃하는 다른 전극과 분리된 절단부(CP)가 형성될 수 있다. 절단부 영역(CBA)에는 제1 평탄화층(19) 상에 배치된 전극(도 6에서는 제2 전극(22)이 도시)과 이를 덮는 제1 절연층(PAS1)이 배치된다. 표시 장치(10)의 제조 공정 중 각 전극(21, 22)들은 제2 방향(DR2)으로 연장되어 복수의 서브 화소(PXn)들에 걸쳐 배치되었다가, 발광 소자(30)들을 배치한 뒤에 각 서브 화소(PXn)마다 분리될 수 있다. 발광 소자(30)들을 배치하고 이들의 위치를 고정시키는 제2 절연층(PAS2)을 형성하면, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 전극(21, 22)들을 분리하여 각 서브 화소(PXn)들은 별개로 구동할 수 있다. 절단부 영역(CBA)에는 제2 뱅크(BNL2) 및 제2 절연층(PAS2)이 배치되지 않고, 전극(21, 22)들과 이들을 덮는 제1 절연층(PAS1)이 배치된다. 제2 절연층(PAS2)이 배치된 후에는 제2 방향(DR2)으로 연장된 전극(21, 22)들을 분리하는 공정이 수행되고, 제2 방향(DR2)으로 이웃한 서브 화소(PXn)의 각 전극(21, 22)들은 절단부(CP)를 기준으로 서로 분리될 수 있다. 도 6에서는 제2 전극(22)이 분리된 것만 예시하고 있으나, 제1 전극(21)도 동일하게 분리될 수 있다. 전극(21, 22) 상에 배치된 제1 절연층(PAS1)은 전극(21, 22)과 동시에 패터닝되고, 절단부(CP)에 의해 분리된 분리면이 각 전극(21, 22)의 분리면과 상호 정렬될 수 있다.
또한, 절단부 영역(CBA)의 제1 평탄화층(19) 하부에는 제1 게이트 도전층에 배치된 게이트 배선부(WL_G), 제1 데이터 도전층에 배치된 제1 데이터 배선부(WL_SD1) 및 제2 데이터 도전층에 배치된 제2 데이터 배선부(WL_SD2)가 더 배치될 수 있다. 게이트 배선부(WL_G), 제1 데이터 배선부(WL_SD1) 및 제2 데이터 배선부(WL_SD2)는 각 서브 화소(PXn)에 연결되는 배선들, 예를 들어 스캔 라인(SCL), 센싱 라인(SSL)이나, 데이터 라인(DTL) 또는 전압 배선(VL1, VL2)들의 일부분일 수 있다. 다만, 이에 제한되지 않고 절단부 영역(CBA)에 상기 배선들이 배치되지 않을 수도 있다.
표시 장치(10)는 제1 기판(11) 상에 회로층과 표시 소자층들이 배치되어 복수의 층들이 순차적으로 배치된다. 일 실시예에 따르면, 표시 장치(10)는 표시 영역(DPA)과 패드 영역(PDA)에 배치되는 일부 층들이 동일한 공정으로 병합되어 형성될 수 있고, 복잡한 제조 공정이 단순화될 수 있다. 특히, 패드 영역(PDA)에는 표시 영역(DPA)의 전극(21, 22)들 및 접촉 전극(CNE1, CNE2)들과 동일한 재료를 포함하여 이들과 동시에 형성되는 패드 전극(PAD_R, PAD_C)들이 배치되어, 배선 패드(WPD)를 후속 공정에서 보호함과 동시에 외부 장치(EXD)와의 연결을 위한 별도의 패드 전극 형성 공정이 생략될 수 있다. 표시 장치(10)는 발광 소자(30)를 포함하여 신규 패드 전극 구조를 가질 수 있으며, 제조 공정이 비교적 단순화될 수 있다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 7을 참조하면, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 7에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(30)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(30)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 8 내지 도 19는 일 실시예에 따른 표시 장치의 제조 공정 단계별 단면도들이다. 이하의 도면들에서는 표시 영역(DPA)과 패드 영역(PDA)의 각 층들의 형성 공정 단계를 예시하여 설명하기로 한다.
도 8을 참조하면, 먼저 제1 기판(11) 상에 차광층(BML)을 형성하고, 그 상에 배치되는 버퍼층(12)과 반도체층을 형성한다. 차광층(BML)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 기판(11) 상에 차광층 용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 8에 도시된 바와 같은 차광층(BML)을 형성할 수 있다.
버퍼층(12)은 버퍼층용 물질층을 제1 기판(11) 상에 전면 증착하여 형성될 수 있고, 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있고, 이는 마스크 공정에 의해 형성될 수 있다. 예를 들어, 버퍼층(12) 상에 산화물 반도체를 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 8에 도시된 바와 같은 액티브층(ACT1)을 형성할 수 있다. 이하, 각 층들은 상술한 바와 유사한 공정으로 형성될 수 있으므로, 중복된 설명이나 이에 대한 자세한 설명은 생략하고 공정 순서에 대하여 상세히 설명하기로 한다.
이어, 도 9를 참조하면, 반도체층이 형성된 버퍼층(12) 상에 제1 게이트 절연층(13)과 그 상에 배치되는 게이트 도전층을 형성한다. 게이트 도전층은 표시 영역(DPA)에 배치된 게이트 전극(G1)과 패드 영역(PDA)에 배치된 게이트 패드부(WPD_G)를 포함할 수 있다. 제1 게이트 절연층(13)은 게이트 절연층용 물질층을 제1 기판(11) 상에 전면 증착하여 형성할 수 있고, 게이트 도전층은 마스크 공정에 의해 형성될 수 있다.
이어, 도 10을 참조하면, 게이트 도전층이 형성된 제1 게이트 절연층(13) 상에 제1 층간 절연층(15)을 형성하고, 차광층(BML) 및 반도체층 일부를 노출하는 컨택홀들을 형성한다. 제1 층간 절연층(15)은 층간 절연층용 물질층을 전면 증착하여 형성되고, 컨택홀 형성 공정은 마스크 공정으로 형성될 수 있다.
이어, 컨택홀이 형성된 제1 층간 절연층(15) 상에 제1 데이터 도전층을 형성한다. 제1 데이터 도전층은 마스크 공정으로 형성될 수 있다. 제1 데이터 도전층은 표시 영역(DPA)에 배치된 소스 전극(S1) 및 드레인 전극(D1)과 패드 영역(PDA)에 배치된 데이터 패드부(WPD_D)를 포함할 수 있다. 표시 영역(DPA)에 배치되는 제1 데이터 도전층은 제1 층간 절연층(15)에 형성된 컨택홀 내부까지 그 물질들이 증착되어 차광층(BML) 또는 액티브층(ACT1)에 연결될 수 있다.
이어, 도 11을 참조하면, 제1 데이터 도전층이 형성된 제1 층간 절연층(15) 상에 제2 층간 절연층(17)을 형성하고, 제1 데이터 도전층 일부를 노출하는 컨택홀들을 형성한다. 제2 층간 절연층(17)과 그 컨택홀들을 제1 층간 절연층(15)과 동일하게 형성될 수 있다.
이어, 컨택홀이 형성된 제2 층간 절연층(17) 상에 제2 데이터 도전층을 형성한다. 제2 데이터 도전층은 마스크 공정으로 형성될 수 있다. 제2 데이터 도전층은 표시 영역(DPA)에 배치된 전압 배선(VL1, VL2)들, 제1 도전 패턴(CDP)과, 패드 영역(PDA)에 배치된 배선 패드(WPD)를 포함할 수 있다. 표시 영역(DPA)에 배치되는 제2 데이터 도전층은 제2 층간 절연층(17)에 형성된 컨택홀 내부까지 그 물질들이 증착되어 제1 데이터 도전층에 연결될 수 있다.
이어, 도 12 및 도 13을 참조하면, 제2 데이터 도전층이 형성된 제2 층간 절연층(17) 상에 제1 평탄화층(19)을 형성하고, 제1 평탄화층(19) 상에 제1 뱅크(BNL1)들을 형성한다. 제1 평탄화층(19)과 제1 뱅크(BNL1)는 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있고, 이들은 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다. 도면에서는 제1 평탄화층(19)과 제1 뱅크(BNL1)가 분리되어 각각 다른 공정에서 형성된 것이 예시되어 있으나, 이에 제한되지 않고 이들은 동일한 재료를 포함하여 하나의 공정에서 일체화되어 형성될 수 있다. 이 경우, 서로 다른 높이를 갖는 제1 평탄화층(19)과 제1 뱅크(BNL1)는 하프톤 마스크나 슬릿 마스크 등을 이용하여 형성될 수 있다.
한편, 제1 평탄화층(19)과 제1 뱅크(BNL1)는 패드 영역(PDA)의 배선 패드(WPD)는 노출되도록 배치될 수 있다. 패드 영역(PDA)에는 실질적으로 제1 평탄화층(19)과 제1 뱅크(BNL1)가 배치되지 않을 수 있다. 이는 제1 평탄화층(19)과 제1 뱅크(BNL1)를 이루는 유기 물질층이 패드 영역(PDA)에도 형성되었다가 상기 유기 물질층을 일부 제거하는 공정에서 패드 영역(PDA)에 배치된 부분은 완전히 제거되어 형성된 것일 수 있다. 다만, 이에 제한되지 않으며, 제2 데이터 도전층 상에 별도의 절연층이 형성된 후, 유기 물질층과 상기 절연층이 동시에 제거되면서 패드 영역(PDA)의 배선 패드(WPD)가 노출된 것일 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
이어, 도 14 및 도 15를 참조하면, 제1 평탄화층(19)과 제1 뱅크(BNL1)를 관통하여 제2 데이터 도전층 일부를 노출하는 컨택홀(CT1, CT2)들을 형성하고, 그 상에 배치되는 전극(21, 22)과 패드 전극 기저층(PAD_R)을 형성한다. 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 마스크 공정을 통해 형성될 수 있다.
전극(21, 22)과 패드 전극 기저층(PAD_R)도 마스크 공정에 의해 형성될 수 있다. 전극(21, 22)과 패드 전극 기저층(PAD_R)은 전극용 물질층을 제1 평탄화층(19), 제1 뱅크(BNL1), 및 제2 데이터 도전층이 형성된 패드 영역(PDA) 상에 전면적으로 증착한 뒤 이를 패터닝하여 형성될 수 있다. 상기 전극용 물질층은 제1 컨택홀(CT1)과 제2 컨택홀(CT2) 내부까지 증착될 수 있고, 제1 전극(21)과 제2 전극(22)은 각각 제2 데이터 도전층과 연결될 수 있다.
전극용 물질층의 패터닝 공정에서 제1 전극(21)과 제2 전극(22)은 일 방향으로 연장되고 서로 이격된 형상을 갖도록 형성된다. 또한, 패드 전극 기저층(PAD_R)은 배선 패드(WPD)보다 큰 폭을 갖도록 형성되어 이를 덮도록 배치된다. 표시 영역(DPA)의 전극(21, 22)과 패드 영역(PDA)의 패드 전극 기저층(PAD_R)은 동일한 공정에서 형성될 수 있고 각각 동일한 재료를 포함할 수 있다. 표시 장치(10)는 표시 영역(DPA)의 표시 소자층 형성 공정에서 패드 영역(PDA)의 패드 전극 기저층(PAD_R)을 동시에 형성함으로써, 패드 영역(PDA) 형성을 위한 마스크 공정이 생략될 수 있다.
이어, 도 16을 참조하면, 전극(21, 22) 및 패드 전극 기저층(PAD_R) 상에 제1 절연층(PAS1)을 형성하고, 표시 영역(DPA)의 제1 절연층(PAS1) 상에 제2 뱅크(BNL2)를 형성한다. 제1 절연층(PAS1)은 절연 물질층을 표시 영역(DPA)과 패드 영역(PDA) 상에 전면 증착하여 형성될 수 있다. 도 16에서는 제1 절연층(PAS1)에 개구부(OP, OP_P)가 형성되지 않은 것으로 도시되어 있다. 개구부(OP, OP_P)는 후속 공정에서 제2 절연층(PAS2)을 형성한 뒤에 형성될 수 있다. 제1 절연층(PAS1)은 패드 영역(PDA)의 패드 전극 기저층(PAD_R)을 덮도록 배치되며, 그 이후 제2 뱅크(BNL2)나 제2 절연층(PAS2) 형성 공정에서 적어도 배선 패드(WPD)가 마스크 공정 용 물질들에 의해 손상되는 것을 방지할 수 있다. 제조 공정 중, 배선 패드(WPD)는 제1 절연층(PAS1)과 패드 전극 기저층(PAD_R)에 의해 보호될 수 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치되며 제1 뱅크(BNL1)와 동일한 공정으로 형성될 수 있다. 제2 뱅크(BNL2) 중 일부는 제1 뱅크(BNL1) 상에 배치되며 제1 뱅크(BNL1)보다 더 높게 형성될 수 있다.
이어, 도 17을 참조하면, 표시 영역(DPA)의 제1 절연층(PAS1) 상에 발광 소자(30)를 배치한다. 일 실시예에 따르면, 발광 소자(30)는 잉크 내에 분산된 상태로 전극(21, 22)들 상에 상기 잉크를 분사하는 잉크젯 프린팅 공정을 통해 배치될 수 있다. 잉크젯 프린팅 장치를 통해 분사된 잉크는 제2 뱅크(BNL2)가 둘러싸는 영역 내에 안착될 수 있다. 제2 뱅크(BNL2)는 잉크가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다.
발광 소자(30)를 포함하는 잉크가 분사되면, 각 전극(21, 22)에 전기 신호를 인가하여 복수의 발광 소자(30)들을 제1 절연층(PAS1) 상에 배치한다. 복수의 전극(21, 22)들에 전기 신호를 인가하면, 전극(21, 22) 상에는 전계가 생성될 수 있다. 잉크 내에 분산된 발광 소자(30)는 상기 전계에 의해 유전영동힘을 받을 수 있고, 유전영동힘을 받은 발광 소자(30)는 배향 방향 및 위치가 바뀌면서 제1 절연층(PAS1) 상에 안착될 수 있다. 여기서, 발광 소자(30)의 길이(h)는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길 수 있고, 발광 소자(30)의 양 단부는 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다.
이어, 도 18을 참조하면, 발광 소자(30)의 위치를 고정하는 제2 절연층(PAS2)을 형성하고, 제1 절연층(PAS1)을 일부 패터닝하여 전극(21, 22)과 패드 전극 기저층(PAD_R) 상면 일부를 노출하는 개구부(OP, OP_P)들을 형성한다. 제2 절연층(PAS2)은 절연 물질층을 제1 절연층(PAS1) 상에 전면 증착한 후, 발광 소자(30)의 양 단부가 노출되도록 패터닝되어 형성될 수 있다. 여기서, 패드 영역(PDA) 상에는 제2 절연층(PAS2)이 형성되지 않도록 상기 절연 물질층이 증착되지 않거나 패드 영역(PDA)에 증착된 물질층은 완전히 제거될 수 있다. 제1 절연층(PAS1)과 제2 절연층(PAS2)은 서로 다른 절연 물질을 포함할 수 있고, 패터닝 공정에서 제1 절연층(PAS1)은 제거되지 않을 수 있다.
제2 절연층(PAS2)이 형성되면 제1 절연층(PAS1)을 일부 제거하여 개구부(OP, OP_P)들을 형성하고, 절단부 영역(CBA)에서 전극(21, 22)들을 분리한다.
이어, 도 19를 참조하면, 제1 절연층(PAS1) 및 제2 절연층(PAS2) 상에 접촉 전극(CNE1, CNE2)들을 형성하고, 패드 전극 기저층(PAD_R) 상에 패드 전극 상부층(PAD_C)을 형성한다. 접촉 전극(CNE1, CNE2) 및 패드 전극 기저층(PAD_R)은 접촉 전극용 물질층을 제1 절연층(PAS1) 및 제2 절연층(PAS2) 상에 전면적으로 증착한 뒤 이를 패터닝하여 형성될 수 있다. 상기 접촉 전극용 물질층은 제1 절연층(PAS1)의 개구부(OP, OP_P) 내부까지 증착될 수 있고, 접촉 전극(CNE1, CNE2)은 각 전극(21, 22)들과, 패드 전극 상부층(PAD_C)은 패드 전극 기저층(PAD_R)과 연결될 수 있다.
표시 영역(DPA)의 접촉 전극(CNE1, CNE2)과 패드 영역(PDA)의 패드 전극 상부층(PAD_C)은 동일한 공정에서 형성될 수 있고 각각 동일한 재료를 포함할 수 있다. 표시 장치(10)는 표시 영역(DPA)의 표시 소자층 형성 공정에서 패드 영역(PDA)의 패드 전극 상부층(PAD_C)을 동시에 형성함으로써, 패드 영역(PDA) 형성을 위한 마스크 공정이 생략될 수 있다.
이어, 도면으로 도시하지 않았으나 제1 기판(11) 상에 전면적으로 배치되는 제3 절연층(PAS3)을 형성하여 표시 장치(10)를 제조한다. 다만, 제3 절연층(PAS3)은 생략될 수 있다.
이상에서 설명한 바와 같이, 일 실시예에 따른 표시 장치(10)는 제조 공정 중 배선 패드(WPD) 상에 배치되는 패드 전극(PAD_R, PAD_C)을 형성하기 위한 별도의 마스크 공정이 불필요하다. 따라서, 표시 장치(10)의 패드 영역(PDA)을 형성하기 위한 마스크 공정을 줄일 수 있어 공정 효율이 개선될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 20은 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역의 개략적인 단면도이다.
도 20을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 평탄화층(19_1)과 제1 뱅크(BNL1_1)가 일체화되어 하나의 공정에서 동시에 형성될 수 있다. 제1 평탄화층(19_1)과 제1 뱅크(BNL1_1)는 하프톤 마스크 또는 슬릿 마스크를 이용한 패터닝 공정을 통해 서로 다른 높이를 갖는 하나의 층으로 형성될 수 있다. 일 실시예에서, 제2 데이터 도전층 상에는 상면 일부가 함몰된 홈부(GP)가 형성된 제1 평탄화층(19_1)이 배치되고, 제1 평탄화층(19_1)의 홈부(GP)가 형성되지 않고 상면이 높은 부분이 제1 뱅크(BNL1_1)일 수 있다. 본 실시예는 제1 평탄화층(19_1)과 제1 뱅크(BNL1_1)가 일체화된 점에서 차이가 있다.
제1 뱅크(BNL1_1)는 홈부(GP)가 형성된 부분보다 더 큰 두께로 형성되고, 그 하부에 배치된 회로층, 또는 제1 트랜지스터(T1)에 의한 단차를 평탄화할 수 있다. 일 실시예에서, 제1 뱅크(BNL1_1)는 상면이 평탄하게 형성되면서 제1 트랜지스터(T1)와 두께 방향으로 중첩하도록 배치되고, 홈부(GP)가 형성되는 측면은 경사지게 형성될 수 있다. 발광 소자(30)와 전극(21, 22)들 일부, 및 제2 절연층(PAS2) 등은 제1 뱅크(BNL1_1)들 사이의 홈부(GP) 내에 배치될 수 있다. 본 실시예에 따른 표시 장치(10)는 제1 평탄화층(19_1)과 제1 뱅크(BNL1_1)가 실질적으로 동일한 재료를 포함하여 하나의 공정에서 형성됨에 따라 제조 공정 수가 더욱 감소할 수 있다.
도 21은 또 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역의 개략적인 단면도이다. 도 22는 도 21의 표시 장치의 일 서브 화소의 부분 단면도이다.
도 21 및 도 22를 참조하면, 일 실시예에 따른 표시 장치(10)는 제2 데이터 도전층과 제1 뱅크(BNL1_2) 또는 제1 평탄화층(19_2) 사이에 배치된 제3 층간 절연층(18_2)을 더 포함할 수 있다. 제3 층간 절연층(18_2)은 제2 데이터 도전층이 배치된 제2 층간 절연층(17) 상에 전면적으로 배치되며, 패드 영역(PDA)을 제외한 표시 영역(DPA)의 제2 데이터 도전층을 덮도록 배치될 수 있다. 제3 층간 절연층(18_2)은 제1 평탄화층(19_2)과 제1 뱅크(BNL1_2)를 형성하기 위해 유기 물질을 도포하고 노광 및 현상하는 공정에서 제2 데이터 도전층이 손상되는 것을 방지할 수 있다. 본 실시예는 제2 데이터 도전층을 덮는 제3 층간 절연층(18_2)을 더 포함하는 점에서 차이가 있다.
한편, 제3 층간 절연층(18_2)이 더 배치됨에 따라 제2 데이터 도전층이 보호될 수 있고, 제1 뱅크(BNL1_2)가 일정 높이를 갖고 상면이 평탄하게 형성될 수 있으므로, 제1 평탄화층(19_2)은 생략될 수 있다.
도 23은 또 다른 실시예에 따른 표시 장치의 표시 영역과 패드 영역의 개략적인 단면도이다.
도 23을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 평탄화층(19)이 생략되고 제1 뱅크(BNL1_3)들이 제3 층간 절연층(18_3) 상에 직접 배치될 수 있다. 제3 층간 절연층(18_3)은 제1 뱅크(BNL1_3)가 형성되는 마스크 공정에서 제1 뱅크(BNL1_3)들이 서로 이격된 부분이 제거되어 제2 층간 절연층(17)이 노출될 수 있고, 발광 소자(30)는 제2 층간 절연층(17)이 노출된 홈부(GP) 내에 배치될 수 있다.
제1 뱅크(BNL1_3)는 제3 층간 절연층(18_3) 상에 직접 배치될 수 있다. 제1 뱅크(BNL1_3)는 제3 층간 절연층(18_3) 중 그 하부의 회로층, 예를 들어 제1 트랜지스터(T1), 제1 도전 패턴(CDP) 및 전압 배선(VL1, VL2)들과 두께 방향으로 중첩하도록 배치된다. 제1 뱅크(BNL1_3)는 유기 물질을 포함하여 일정 높이를 가짐에 따라 상면이 평탄하게 형성될 수 있다. 제3 층간 절연층(18_3) 하부의 회로층에 의한 단차는 제1 뱅크(BNL1_3)에 의해 평탄화될 수 있다.
제1 뱅크(BNL1_3)는 회로층의 배선들이 배치되지 않은 부분에서 서로 이격되어 홈부(GP)를 형성할 수 있다. 이러한 홈부(GP)는 제1 뱅크(BNL1_3)를 형성하는 공정에서 제3 층간 절연층(18_3) 상에 유기 물질층을 증착한 뒤 이를 일부 제거하여 형성된 것일 수 있다. 일 실시예에 따르면, 제1 뱅크(BNL1_3)를 형성하는 공정에서 홈부(GP)가 형성된 부분에서 제3 층간 절연층(18_3)이 일부 제거될 수 있고, 제2 층간 절연층(17)이 노출될 수 있다. 제1 뱅크(BNL1_3)는 상면은 평탄하되 측면은 경사지게 형성될 수 있고, 제3 층간 절연층(18_3)의 제거된 부분의 내측벽은 제1 뱅크(BNL1_3)의 측면과 상호 정렬될 수 있다. 제3 층간 절연층(18_3)은 제1 뱅크(BNL1_3)의 형성 공정에서 제1 뱅크(BNL1_3)가 마스크가 되어 일부 제거될 수 있다. 제1 뱅크(BNL1_3) 상에 배치되는 제1 전극(21)과 제2 전극(22)을 일부분이 홈부(GP) 내에서 제2 층간 절연층(17) 상에 직접 배치될 수 있다. 제1 절연층(PAS1)과 발광 소자(30), 및 제2 절연층(PAS2)도 홈부(GP) 내에 배치될 수 있다.
한편, 패드 영역(PDA)에는 제3 층간 절연층(18_3)이 배치되지 않고, 다른 실시예와 동일한 구조를 가질 수 있다. 일 실시예에서, 표시 영역(DPA)의 전극(21, 22)들은 제1 뱅크(BNL1_3)들 사이의 홈부(GP)에서 일부분이 제2 층간 절연층(17) 상에 직접 배치되고, 패드 영역(PDA)의 패드 전극 기저층(PAD_R)과 각 전극(21, 22)들은 부분적으로 동일한 층에 배치될 수 있다. 표시 장치(10)는 제3 층간 절연층(18_3)을 포함하여 제1 평탄화층(19)이 생략되고, 실질적으로 회로층의 제1 트랜지스터(T1) 등에 의한 단차는 제1 뱅크(BNL1_3)에 의해 평탄화될 수 있다. 본 실시예는 제3 층간 절연층(18_3)을 포함하여 다른 일부 공정이 생략될 수 있고, 동일한 재료를 포함하는 층들이 부분적으로 동일한 층에 배치될 수 있다.
표시 장치(10)는 제조 공정 중 발광 소자(30)들을 정렬하기 위한 전기 신호를 생성하는 공정을 포함한다. 각 서브 화소(PXn)의 전극(21, 22)들은 발광 소자(30)의 정렬 공정에서는 서로 연결된 상태로 신호가 인가될 수 있다. 복수의 표시 장치(10)들은 제조 공정이 수행되는 하나의 베이스 기판 상에 형성되어 동일한 패드로부터 발광 소자(30)의 정렬을 위한 신호가 인가될 수 있다. 상기 베이스 기판에 형성되는 패드도 각 표시 장치(10)의 회로층과 동일한 층에 배치될 수 있고, 최종적으로 상기 베이스 기판을 부분적으로 절단하여 각 표시 장치(10)들을 제조할 수 있다. 일 실시예에 따르면, 각 표시 장치(10) 패드 영역(PDA)의 배선 패드(WPD)의 구조는 표시 장치(10)의 제조 공정이 수행되는 베이스 기판에 형성된 패드들과 유사한 구조를 가질 수 있다.
도 24는 일 실시예에 따른 표시 장치의 제조 공정 중 복수의 표시 장치들이 형성된 기판을 나타내는 개략적인 평면도이다. 도 25는 도 24의 QX-QX'선을 따라 자른 단면도이다. 도 24는 복수의 표시 장치(10)들이 형성되는 베이스 기판(1)의 개략적인 평면 배치를 도시하고 있고, 도 25는 베이스 기판(1)의 정렬 패드 영역(PDA_A)과 베이스 기판(1)에서 표시 장치(10)의 가장자리 일부 단면을 도시하고 있다.
도 24 및 도 25를 참조하면, 복수의 표시 장치(10)들은 정렬 패드 영역(PDA_A)을 포함하는 베이스 기판(1) 상에 형성될 수 있다. 베이스 기판(1)은 복수의 영역들을 포함하고, 각 영역들에는 표시 장치(10)의 회로층과 표시 소자층과 같은 층들이 형성되어 각각 하나의 표시 장치(10)를 형성할 수 있다. 즉, 표시 장치(10)의 제조 공정은 도 24의 베이스 기판(1) 상에서 수행되고, 베이스 기판(1)의 각 영역들은 제조 공정이 종료된 뒤 베이스 기판(1)에서 절단 또는 분리되어 하나의 표시 장치(10)를 형성할 수 있다.
베이스 기판(1)은 표시 장치(10)들이 형성되는 영역과 그 주변에 위치한 복수의 정렬 패드 영역(PDA_A)을 포함할 수 있다. 정렬 패드 영역(PDA_A)에는 표시 장치(10)의 제조 공정 중 각 전극(21, 22)들에 전기 신호를 인가하기 위한 정렬 패드(WPD_A)들이 배치될 수 있다. 각 정렬 패드(WPD_A)들 상에는 발광 소자(30)들을 전극(21, 22) 상에 정렬하기 위한 전기 신호를 인가하는 장치들이 연결될 수 있다. 표시 장치(10)의 제조 공정 중 정렬 패드(WPD_A)와 연결된 배선들을 통해 표시 장치(10)가 형성되는 각 영역으로 상기 전기 신호가 인가될 수 있다.
일 실시예에서, 표시 장치(10)가 형성되는 베이스 기판(1)의 정렬 패드(WPD_A)도 각 표시 장치(10)의 배선 패드(WPD)와 유사한 구조를 가질 수 있다. 즉, 베이스 기판(1)의 정렬 패드 영역(PDA_A)도 단면 상 버퍼층(12), 게이트 절연층(13), 게이트 패드부(WPD_G), 제1 층간 절연층(15), 데이터 패드부(WPD_D) 및 제2 층간 절연층(17)을 포함하고, 제2 층간 절연층(17) 상에 정렬 패드(WPD_A)가 배치될 수 있다. 정렬 패드(WPD_A) 상에는 표시 장치(10)의 전극(21, 22)과 동일한 공정에서 형성되는 정렬 패드 전극(PA_R)이 배치되고, 그 상에는 제1 절연층(PAS1)이 배치될 수 있다.
다만, 정렬 패드(WPD_A)는 발광 소자(30)를 전극(21, 22) 상에 정렬하기 위한 공정 이후에는 전기 신호가 인가되지 않으므로 그 후속 공정에서 형성되는 층들은 배치되지 않을 수 있다. 예를 들어, 표시 장치(10)의 접촉 전극(CNE1, CNE2) 또는 패드 전극 상부층(PAD_C)과 동일한 재료를 포함하는 전극은 정렬 패드 전극(PA_R) 상에 배치되지 않을 수 있다. 발광 소자(30)의 정렬을 위한 전기 신호를 인가하는 장치들은 정렬 패드 전극(PA_R)과 도전볼을 통해 전기적으로 연결될 수 있다. 정렬 패드(WPD_A)는 정렬 패드 전극(PA_R)을 통해 인가되는 전기 신호를 표시 장치(10)가 형성되는 영역에 전달할 수 있다. 정렬 패드 영역(PDA_A)에 배치되는 패드부들, 예를 들어 게이트 패드부(WPD_G) 또는 데이터 패드부(WPD_D)는 정렬 패드(WPD_A) 및 표시 장치(10)의 게이트 패드부(WPD_G) 또는 데이터 패드부(WPD_D)와 전기적으로 연결될 수 있다. 발광 소자(30)의 정렬을 위한 전기 신호는 베이스 기판(1)의 정렬 패드(WPD_A)로 인가되어 각 표시 장치(10)로 전달될 수 있다.
또한, 정렬 패드 전극(PA_R)은 표시 장치(10)의 각 전극(21, 22)들과 동일한 공정에서 형성되고, 표시 장치(10)의 제조 공정 중 각 전극(21, 22)들은 서로 다른 서브 화소(PXn) 또는 서로 다른 표시 장치(10)에 무관하게 연결된 상태로 형성될 수 있다. 정렬 패드 전극(PA_R)도 표시 장치(10)의 전극(21, 22)들과 직접 연결될 수 있고, 정렬을 위한 전기 신호는 정렬 패드 전극(PA_R)을 통해 각 전극(21, 22)들로 직접 전달될 수도 있다.
표시 장치(10)가 제조된 후에는 베이스 기판(1)에서 표시 장치(10)를 절단 또는 분리하는 공정이 수행된다. 표시 장치(10)가 형성된 각 영역들은 베이스 기판(1)의 절단 라인(CL)에서 절단될 수 있다. 베이스 기판(1)의 절단 라인(CL) 근처에는 정렬 패드(WPD_A) 및 정렬 패드 전극(PA_R)과 연결되었다가 분리된 배선부들(R_MTL, WL_SD2)이 남을 수 있다. 예를 들어, 정렬 패드(WPD_A)와 직접 연결되었다가 절단 라인(CL) 근처에서 분리된 패드 배선부(WL_SD2)와 정렬 패드 전극(PA_R)과 분리된 전극 배선부(R_MTL)가 남을 수 있다. 베이스 기판(1)의 각 영역 상에 표시 장치(10)의 제조 공정이 수행된 후에는 절단 라인(CL) 부근에서 정렬 패드(WPD_A)와 정렬 패드 전극(PA_R)을 단선시키는 분리 공정이 수행되어 표시 장치(10)가 형성된 영역에는 패드 배선부(WL_SD2)와 전극 배선부(R_MTL)가 남을 수 있다. 이어 절단 라인(CL)을 따라 베이스 기판(1)을 절단하여 표시 장치(10)를 제조할 수 있다. 표시 장치(10)는 비표시 영역(NDA)의 가장자리에 남는 패드 배선부(WL_SD2)와 전극 배선부(R_MTL)를 포함할 수 있고, 이들은 표시 영역(DPA)의 주변에 위치만 일부 배선들과 연결될 수 있다. 이들은 표시 장치(10)의 제조 공정 중 베이스 기판(1)의 정렬 패드(WPD_A)를 통해 전기 신호가 인가되는 공정이 수행된 흔적일 수 있다.
한편, 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있다. 몇몇 실시예에서, 표시 장치(10)의 전극(21, 22)들은 서로 다른 폭을 갖고 연장된 부분과 다른 방향으로 연장된 부분을 포함한 형상을 가질 수도 있다.
도 26은 또 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 개략적인 평면도이다.
도 26을 참조하면, 일 실시예에 따른 표시 장치(10)의 전극(21_4, 22_4)은 제2 방향(DR2)으로 연장되되, 다른 부분보다 큰 폭을 갖는 확장부(RE-E), 제1 방향(DR1) 및 제2 방향(DR2)으로부터 기울어진 방향으로 연장된 절곡부(RE-B)들, 및 절곡부(RE-B)들과 확장부(RE-E)를 연결하는 연결부(RE-C)들을 포함할 수 있다. 각 전극(21_4, 22_4)들은 전반적으로 제2 방향(DR2)으로 연장된 형상을 갖되, 부분적으로 더 큰 폭을 갖거나 제2 방향(DR2)으로부터 기울어진 방향으로 절곡된 형상을 가질 수 있다. 제1 전극(21_4)과 제2 전극(22_4)은 이들 사이 영역을 기준으로 대칭적 구조로 배치될 수 있다. 이하, 중복된 설명은 생략하고 제1 전극(21_4)의 형상을 중심으로 설명하기로 한다.
제1 전극(21_4)은 다른 부분들보다 큰 폭을 갖는 확장부(RE-E)를 포함할 수 있다. 확장부(RE-E)는 서브 화소(PXn)의 발광 영역(EMA) 내에서 제1 뱅크(BNL1_4)들 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(21_4)과 제2 전극(22_4)의 확장부(RE-E)들 상에는 발광 소자(30)들이 배치될 수 있다. 또한, 접촉 전극(CNE1, CNE2)들은 각 전극(21_4, 22_4)의 확장부(RE-E) 상에 배치되되, 그 폭은 확장부(RE-E)의 폭보다 작을 수 있다. 접촉 전극(CNE1, CNE2)들은 각 전극(21_4, 22_4)의 확장부(RE-E) 상면 일부를 노출하는 개구부(OP)를 덮도록 배치되어 이들과 접촉할 수 있다.
확장부(RE-E)들의 제2 방향(DR2) 양 측에는 각각 연결부(RE-C)들이 연결될 수 있다. 연결부(RE-C1, RE-C2)들은 확장부(RE-E)와 연결되어 각 서브 화소(PXn)의 발광 영역(EMA)과 제2 뱅크(BNL2)에 걸쳐 배치될 수 있다.
연결부(RE-C)는 그 폭이 확장부(RE-E)의 폭보다 작을 수 있다. 연결부(RE-C)들은 제2 방향(DR2)으로 연장된 일 변이 확장부(RE-E)의 제2 방향(DR2)으로 연장된 일 변과 동일 선 상에서 연결될 수 있다. 예를 들어, 확장부(RE-E)와 연결부(RE-C)의 양 변들 중, 발광 영역(EMA)의 중심을 기준으로 외측에 위치한 일 변들이 서로 연장되어 연결될 수 있다. 이에 따라, 제1 전극(21_4)과 제2 전극(22_4)의 확장부(RE-E)들 사이의 간격(DE1)은 연결부(RE-C)들 사이의 간격(DE2)보다 작을 수 있다.
절곡부(RE-B)들은 연결부(RE-C)들과 연결된다. 절곡부(RE-B)들은 연결부(RE-C)들과 연결되어 제2 방향(DR2)으로부터 기울어진 방향, 예를 들어 서브 화소(PXn)의 중심을 향해 절곡될 수 있다. 제1 전극(21_4)과 제2 전극(22_4)의 절곡부(RE-B)들 사이의 최단 간격(DE3)은 연결부(RE-C)들 사이의 간격(DE2)보다 작을 수 있다. 다만, 절곡부(RE-B)들 사이의 최단 간격(DE3)은 확장부(RE-E)들 사이의 간격(DE1)보다 클 수 있다.
한편, 제1 전극(21_4)의 확장부(RE-E) 상측에 연결된 연결부(RE-C)의 길이는 제2 전극(22_4)의 확장부(RE-E) 상측에 연결된 연결부(RE-C)의 길이보다 짧을 수 있다. 이에 따라, 제1 전극(21_4)의 상측 절곡부(RE-B)와 제2 전극(22_4)의 상측 절곡부(RE-B)는 서로 엇갈려 배치될 수 있다. 반면, 각 전극(21_4, 22_4)의 확장부(RE-E) 하측에 연결된 연결부(RE-C)들은 길이가 서로 동일하고, 하측 절곡부(RE-B)들은 서로 대칭적으로 배치될 수 있다.
또한, 상측 절곡부(RE-B)의 일 단부에는 전극(21_4)들이 절단부 영역(CBA)에서 분리되어 남은 단편부(RE-D)가 형성될 수 있다. 단편부(RE-D)는 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 전극(21_4, 22_4)들이 절단부 영역(CBA)에서 단선되고 남는 부분일 수 있다.
제1 전극(21_4)은 상측 절곡부(RE-B)와 단편부(RE-D) 사이에 배치되고 그 폭이 비교적 넓은 컨택부(RE-P)가 형성될 수 있다. 제2 전극(22_4)은 상측 연결부(RE-C)에 컨택부(RE-P)가 형성될 수 있다. 컨택부(RE-P)는 제1 전극(21_4)과 제2 전극(22_4)의 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)이 형성될 수 있다.
도 26의 실시예는 제1 전극(21_4)과 제2 전극(22_4)이 확장부(RE-E), 연결부(RE-C1, RE-C2) 및 절곡부(RE-B1, RE-B2)들을 포함하는 점에서 도 4의 실시예와 차이가 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제1 전극(21_4)과 제2 전극(22_4)은 서로 다른 형상을 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
21: 제1 전극 22: 제2 전극
30: 발광 소자
CNE: 접촉 전극
BNL1: 제1 뱅크 BNL2: 제2 뱅크
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
WPD: 배선 패드
PAD_R: 패드 전극 기저층
PAD_C: 패드 전극 상부층
WPD_G: 게이트 패드부 WPD_D: 데이터 패드부

Claims (20)

  1. 표시 영역 및 패드 영역을 포함하는 제1 기판;
    상기 제1 기판 상에서 상기 패드 영역에 배치된 배선 패드;
    상기 제1 기판 상에서 상기 표시 영역에 배치되어 서로 이격된 복수의 제1 뱅크들;
    상기 제1 뱅크들 상에 배치되어 서로 이격된 복수의 전극들;
    상기 배선 패드 상에 직접 배치되고 상기 배선 패드보다 큰 폭을 갖고 상기 배선 패드의 측면을 덮는 패드 전극 기저층;
    상기 전극들 및 상기 패드 전극 기저층을 부분적으로 덮는 제1 절연층;
    상기 표시 영역에서 상기 제1 절연층 상에 배치되고, 양 단부가 각각 서로 다른 상기 전극 상에 배치된 복수의 발광 소자들;
    상기 전극들 상에 각각 배치되어 상기 발광 소자의 일 단부와 접촉하는 복수의 접촉 전극들; 및
    상기 패드 영역에 배치된 상기 제1 절연층 상에 배치되어 상기 패드 전극 기저층과 직접 접촉하는 패드 전극 상부층을 포함하고,
    상기 패드 전극 기저층은 상기 전극과 동일한 재료로 이루어지고, 상기 패드 전극 상부층은 상기 접촉 전극과 동일한 재료로 이루어진 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 절연층은 상기 패드 전극 기저층의 상면 일부를 노출하는 패드 개구부를 포함하고,
    상기 패드 전극 상부층은 상기 패드 개구부를 통해 노출된 상기 패드 전극 기저층과 접촉하는 표시 장치.
  3. 제2 항에 있어서,
    상기 패드 전극 기저층은 알루미늄을 포함하는 합금으로 이루어지고, 상기 패드 전극 상부층은 ITO, IZO 또는 ITZO로 이루어진 표시 장치.
  4. 제2 항에 있어서,
    상기 패드 전극 기저층은 일부분이 상기 배선 패드와 동일한 층에 배치된 표시 장치.
  5. 제4 항에 있어서,
    상기 패드 영역에 배치된 상기 제1 절연층은 상기 패드 전극 기저층보다 큰 폭을 갖고 일부분이 상기 패드 전극 기저층 및 상기 배선 패드와 동일한 층에 배치된 표시 장치.
  6. 제2 항에 있어서,
    상기 발광 소자 상에 부분적으로 배치된 제2 절연층을 더 포함하고, 상기 접촉 전극들은 상기 제2 절연층 상에서 서로 이격 배치된 표시 장치.
  7. 제6 항에 있어서,
    상기 접촉 전극들은 상기 제1 절연층을 관통하여 상기 전극의 상면 일부를 노출하는 개구부를 통해 각각 서로 다른 상기 전극과 직접 접촉하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제2 절연층은 상기 패드 영역에는 배치되지 않은 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 기판 상에 배치된 제1 층간 절연층;
    상기 제1 층간 절연층 상에 배치되고 소스 전극 및 드레인 전극을 포함하는 제1 데이터 도전층;
    상기 제1 데이터 도전층 상에 배치된 제2 층간 절연층 및
    상기 제1 층간 절연층 상에 배치되고 복수의 전압 배선들을 포함하는 제2 데이터 도전층을 더 포함하고,
    상기 배선 패드는 상기 제2 층간 절연층 상에 직접 배치된 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 데이터 도전층 상에 배치되되 상기 패드 영역에는 배치되지 않는 제3 층간 절연층을 더 포함하고,
    상기 표시 영역에서 상기 제1 뱅크들은 상기 제3 층간 절연층 상에 배치된 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 뱅크들은 상기 제3 층간 절연층 상에 직접 배치되고,
    상기 제3 층간 절연층은 상기 제2 층간 절연층이 노출되도록 상기 제1 뱅크들이 서로 이격된 부분에는 배치되지 않고,
    상기 제3 층간 절연층의 측면은 상기 제1 뱅크들의 측면과 상호 정렬되는 표시 장치.
  12. 제11 항에 있어서,
    상기 전극들은 일부분이 상기 제2 층간 절연층 상에 직접 배치된 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 뱅크들은 서로 대향하는 측면들이 경사진 형상을 갖고, 상기 발광 소자들은 상기 제1 뱅크들 사이에 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 표시 영역의 상기 제1 절연층 상에서 상기 제1 뱅크와 두께 방향으로 중첩하도록 배치되고 상기 발광 소자들이 배치된 영역을 둘러싸는 제2 뱅크를 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 표시 영역은 상기 제2 뱅크에 의해 둘러싸이되 상기 발광 소자들이 배치되지 않은 절단부 영역을 더 포함하고,
    상기 전극들 및 상기 제1 절연층은 상기 절단부 영역에 배치되되 절단부에 의해 분리된 부분을 포함하며,
    상기 전극의 분리된 분리면은 상기 제1 절연층의 분리된 분리면과 상호 정렬된 표시 장치.
  16. 표시 영역 및 패드 영역을 포함하는 제1 기판;
    상기 제1 기판 상에 배치된 데이터 도전층으로써, 상기 표시 영역에 배치된 복수의 전원 배선들 및 상기 패드 영역에 배치된 배선 패드를 포함하는 데이터 도전층;
    상기 표시 영역에서 상기 데이터 도전층 상에 서로 이격되어 배치된 제1 뱅크들;
    상기 표시 영역에서 상기 제1 뱅크들 상에 배치된 제1 전극 및 제2 전극과, 상기 패드 영역에서 상기 배선 패드를 덮도록 배치된 패드 전극 기저층;
    상기 제1 전극, 상기 제2 전극 및 상기 패드 전극 기저층 상에 배치되고, 복수의 개구부를 포함하는 제1 절연층;
    상기 제1 뱅크들 사이에서 상기 제1 절연층 상에 배치되며 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들;
    상기 표시 영역에서 상기 제1 전극 또는 상기 제2 전극 상에 배치되어 상기 발광 소자의 일 단부와 접촉하는 제1 접촉 전극 및 제2 접촉 전극과, 상기 패드 영역에서 상기 제1 절연층 상에 배치되어 상기 패드 전극 기저층과 접촉하는 패드 전극 상부층을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 패드 전극 기저층은 서로 동일한 재료로 이루어지고,
    상기 제1 접촉 전극, 상기 제2 접촉 전극 및 상기 패드 전극 상부층은 서로 동일한 재료로 이루어진 표시 장치.
  18. 제17 항에 있어서,
    상기 패드 전극 기저층은 상기 배선 패드보다 큰 폭을 갖고 형성되어 상기 패드 영역의 상기 제1 절연층과 상기 패드 전극 기저층은 일부분이 상기 배선 패드와 동일한 층에 배치된 표시 장치.
  19. 제16 항에 있어서,
    상기 제1 기판 상에 배치되며 상기 데이터 도전층이 직접 배치된 제1 층간 절연층, 및 상기 데이터 도전층 상에 배치된 제2 층간 절연층을 더 포함하고,
    상기 배선 패드는 상기 제2 층간 절연층 상에 직접 배치된 표시 장치.
  20. 제19 항에 있어서,
    상기 제2 층간 절연층은 상기 제1 층간 절연층 일부가 노출되도록 배치되고,
    상기 제1 뱅크들은 상기 제2 층간 절연층 상에 직접 배치되어 상기 제2 층간 절연층과 상기 제1 뱅크들의 내측벽은 상호 정렬되며,
    상기 제1 전극 및 상기 제2 전극은 일부분이 상기 제1 층간 절연층 상에 직접 배치된 표시 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4216276A1 (en) * 2022-01-21 2023-07-26 Samsung Display Co., Ltd. Display device and tiled display device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102685415B1 (ko) * 2019-11-04 2024-07-18 삼성디스플레이 주식회사 표시패널 및 이를 포함하는 표시장치
KR20210124564A (ko) * 2020-04-03 2021-10-15 삼성디스플레이 주식회사 표시 장치
KR20220033537A (ko) * 2020-09-07 2022-03-17 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
JP7498797B2 (ja) * 2020-11-30 2024-06-12 シャープ株式会社 表示装置
KR20220100746A (ko) * 2021-01-08 2022-07-18 삼성디스플레이 주식회사 표시 장치
US11600592B2 (en) * 2021-01-21 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package
KR20230069283A (ko) * 2021-11-11 2023-05-19 삼성디스플레이 주식회사 표시 장치
KR20230087673A (ko) * 2021-12-09 2023-06-19 삼성디스플레이 주식회사 표시 장치

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102608419B1 (ko) * 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102574603B1 (ko) * 2016-07-15 2023-09-07 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102592276B1 (ko) * 2016-07-15 2023-10-24 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102651097B1 (ko) 2016-10-28 2024-03-22 엘지디스플레이 주식회사 발광 다이오드 디스플레이 장치
KR20180066945A (ko) 2016-12-09 2018-06-20 삼성디스플레이 주식회사 표시 장치
KR102707509B1 (ko) 2016-12-19 2024-09-23 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102649409B1 (ko) 2016-12-29 2024-03-19 엘지디스플레이 주식회사 전계 발광 표시 장치 및 그 제조 방법
KR102513267B1 (ko) * 2017-10-13 2023-03-23 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102493479B1 (ko) * 2018-02-06 2023-02-01 삼성디스플레이 주식회사 표시 장치의 제조 방법
KR102503168B1 (ko) * 2018-02-08 2023-02-27 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102503172B1 (ko) * 2018-02-13 2023-02-27 삼성디스플레이 주식회사 표시 장치
KR102559514B1 (ko) * 2018-04-13 2023-07-27 삼성디스플레이 주식회사 표시 장치
KR102299992B1 (ko) * 2018-04-25 2021-09-10 삼성디스플레이 주식회사 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
KR102588659B1 (ko) * 2018-06-26 2023-10-12 삼성디스플레이 주식회사 표시 장치
KR102568308B1 (ko) * 2018-06-26 2023-08-18 삼성디스플레이 주식회사 표시 장치
KR102605335B1 (ko) * 2018-06-27 2023-11-27 삼성디스플레이 주식회사 발광 표시 장치 및 그의 제조 방법
KR102585158B1 (ko) 2018-07-04 2023-10-05 삼성디스플레이 주식회사 표시 장치
KR102600928B1 (ko) * 2018-07-05 2023-11-14 삼성디스플레이 주식회사 발광 표시 장치 및 그의 제조 방법
KR102606922B1 (ko) * 2018-07-06 2023-11-27 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102593430B1 (ko) * 2018-07-09 2023-10-26 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102600602B1 (ko) * 2018-07-09 2023-11-10 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR102552602B1 (ko) * 2018-07-10 2023-07-10 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR102582613B1 (ko) * 2018-07-10 2023-09-26 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102587133B1 (ko) * 2018-07-19 2023-10-10 삼성디스플레이 주식회사 표시 장치
KR102591056B1 (ko) * 2018-07-20 2023-10-20 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR102657126B1 (ko) * 2018-07-20 2024-04-16 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102559097B1 (ko) * 2018-07-27 2023-07-26 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR102607727B1 (ko) * 2018-08-01 2023-11-29 삼성디스플레이 주식회사 표시 장치
KR102557754B1 (ko) * 2018-08-03 2023-07-20 삼성디스플레이 주식회사 발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치
KR102574913B1 (ko) * 2018-08-07 2023-09-07 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102568353B1 (ko) * 2018-08-16 2023-08-18 삼성디스플레이 주식회사 발광 소자, 이의 제조방법 및 발광 소자를 포함하는 표시 장치
KR102557981B1 (ko) * 2018-08-20 2023-07-24 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR102581666B1 (ko) * 2018-08-24 2023-09-22 삼성디스플레이 주식회사 발광 소자, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법
KR102581137B1 (ko) * 2018-08-29 2023-09-22 삼성디스플레이 주식회사 표시 장치
KR102652645B1 (ko) * 2018-09-03 2024-04-02 삼성디스플레이 주식회사 발광 장치 및 이를 구비하는 표시 장치
KR102509929B1 (ko) 2018-09-05 2023-03-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102608987B1 (ko) * 2018-09-07 2023-12-05 삼성디스플레이 주식회사 발광 소자, 그의 제조 방법, 및 발광 소자를 구비한 표시 장치
KR102536489B1 (ko) * 2018-09-18 2023-05-25 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102663635B1 (ko) * 2018-09-19 2024-05-14 삼성디스플레이 주식회사 발광 장치 및 이를 구비하는 표시 장치
KR102516131B1 (ko) * 2018-09-21 2023-04-03 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102559818B1 (ko) * 2018-09-21 2023-07-26 삼성디스플레이 주식회사 발광 소자의 정렬 방법과 이를 이용한 표시 장치의 제조 방법
KR102616602B1 (ko) * 2018-10-01 2023-12-21 삼성디스플레이 주식회사 발광 장치 및 이의 제조 방법
KR102652769B1 (ko) * 2018-10-01 2024-04-02 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102531406B1 (ko) * 2018-10-02 2023-05-15 삼성디스플레이 주식회사 표시 장치
KR102654268B1 (ko) * 2018-10-10 2024-04-03 삼성디스플레이 주식회사 표시 장치
KR102657129B1 (ko) * 2018-10-11 2024-04-16 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR102685403B1 (ko) * 2018-10-11 2024-07-18 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR102568713B1 (ko) * 2018-10-12 2023-08-22 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
KR102602621B1 (ko) * 2018-10-16 2023-11-17 삼성디스플레이 주식회사 표시 장치
KR102666905B1 (ko) * 2018-10-30 2024-05-17 삼성디스플레이 주식회사 발광 소자 분산제, 이를 포함하는 발광 소자 잉크 및 표시 장치의 제조 방법
KR102590984B1 (ko) * 2018-10-30 2023-10-18 삼성디스플레이 주식회사 발광 소자 구조물 및 발광 소자의 제조방법
KR102530811B1 (ko) * 2018-10-31 2023-05-09 엘지디스플레이 주식회사 표시 장치
KR102645630B1 (ko) * 2018-11-06 2024-03-08 삼성디스플레이 주식회사 표시 장치 및 그것의 제조 방법
KR102621668B1 (ko) * 2018-11-08 2024-01-09 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법
KR102666845B1 (ko) * 2018-11-20 2024-05-21 삼성디스플레이 주식회사 화소, 이를 구비하는 표시 장치, 및 그의 제조 방법
KR102579915B1 (ko) * 2018-11-22 2023-09-18 삼성디스플레이 주식회사 표시 장치 및 그것의 제조 방법
KR102668637B1 (ko) * 2018-11-26 2024-05-27 삼성디스플레이 주식회사 표시 장치
US10991865B2 (en) * 2018-12-20 2021-04-27 Samsung Display Co., Ltd. Display device
KR20200087912A (ko) * 2019-01-11 2020-07-22 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR20200088946A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR102704782B1 (ko) * 2019-02-08 2024-09-10 삼성디스플레이 주식회사 표시 장치
KR102690987B1 (ko) * 2019-02-25 2024-08-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200145900A (ko) * 2019-06-19 2020-12-31 삼성디스플레이 주식회사 표시 장치
KR20210065238A (ko) 2019-11-26 2021-06-04 삼성디스플레이 주식회사 표시 장치
KR20210124564A (ko) * 2020-04-03 2021-10-15 삼성디스플레이 주식회사 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4216276A1 (en) * 2022-01-21 2023-07-26 Samsung Display Co., Ltd. Display device and tiled display device

Also Published As

Publication number Publication date
EP3890013A1 (en) 2021-10-06
EP3890013B1 (en) 2023-06-07
CN113497080A (zh) 2021-10-12
US20210313498A1 (en) 2021-10-07
US11362250B2 (en) 2022-06-14
US11870025B2 (en) 2024-01-09
EP4220716A1 (en) 2023-08-02
US20220310895A1 (en) 2022-09-29

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