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KR20230066978A - 인터포저 구조물 및 이를 포함하는 반도체 패키지 - Google Patents

인터포저 구조물 및 이를 포함하는 반도체 패키지 Download PDF

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KR20230066978A
KR20230066978A KR1020210152568A KR20210152568A KR20230066978A KR 20230066978 A KR20230066978 A KR 20230066978A KR 1020210152568 A KR1020210152568 A KR 1020210152568A KR 20210152568 A KR20210152568 A KR 20210152568A KR 20230066978 A KR20230066978 A KR 20230066978A
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KR
South Korea
Prior art keywords
interposer
substrate
disposed
insulating layer
semiconductor
Prior art date
Application number
KR1020210152568A
Other languages
English (en)
Inventor
노보인
안정훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US18/050,724 priority patent/US20230148222A1/en
Priority to CN202211389731.0A priority patent/CN116093053A/zh
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Abstract

본 개시의 인터포저 구조물은, 인터포저 기판; 상기 인터포저 기판을 수직 방향으로 통과하는 인터포저 관통 전극; 상기 인터포저 기판 상에 배치된 재배선 구조물로서, 상기 인터포저 관통 전극과 연결된 재배선 패턴; 및 상기 인터포저 기판 상에서 상기 재배선 패턴을 감싸는 재배선 절연 층;을 포함하는 상기 재배선 구조물; 상기 재배선 구조물 상에 배치되어 상기 재배선 패턴과 연결된 도전성 포스트; 및 상기 재배선 구조물 상에서 상기 도전성 포스트를 감싸는 인터포저 절연 층;을 포함한다.

Description

인터포저 구조물 및 이를 포함하는 반도체 패키지{INTERPOSER STRUCTURE AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
본 개시의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 자세하게는 인터포저 구조물을 포함하는 반도체 패키지에 관한 것이다.
반도체 장치의 저장 용량이 고용량화됨과 동시에, 반도체 장치를 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 최근에는, 복수의 반도체 칩들의 동작 속도를 개선시키는 연구, 및 반도체 패키지의 구조적 신뢰성을 개선시키는 연구가 활발한 실정이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 구조적 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
또한, 본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 제조 방법의 시간이 단축된 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적 실시예로, 인터포저 기판; 상기 인터포저 기판을 수직 방향으로 통과하는 인터포저 관통 전극; 상기 인터포저 기판 상에 배치된 재배선 구조물로서, 상기 인터포저 관통 전극과 연결된 재배선 패턴; 및 상기 인터포저 기판 상에서 상기 재배선 패턴을 감싸는 재배선 절연 층;을 포함하는 상기 재배선 구조물; 상기 재배선 구조물 상에 배치되어 상기 재배선 패턴과 연결된 도전성 포스트; 및 상기 재배선 구조물 상에서 상기 도전성 포스트를 감싸는 인터포저 절연 층;을 포함하는 인터포저 구조물을 제공한다.
본 개시의 예시적인 실시예로, 인터포저 기판; 상기 인터포저 기판을 수직 방향으로 통과하는 인터포저 관통 전극; 상기 인터포저 기판 상에 배치된 재배선 구조물로서, 상기 인터포저 관통 전극과 연결된 재배선 패턴; 및 상기 인터포저 기판 상에서 상기 재배선 패턴을 감싸는 재배선 절연 층;을 포함하는 상기 재배선 구조물; 상기 재배선 구조물 상에 배치되어 상기 재배선 패턴과 연결된 도전성 포스트; 상기 도전성 포스트 상에 배치된 칩 연결 단자; 및 상기 재배선 구조물 상에서 상기 도전성 포스트 및 상기 칩 연결 단자를 감싸는 인터포저 절연 층;을 포함하는 인터포저 구조물; 상기 인터포저 구조물 상에 배치되는 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 및 상기 반도체 기판의 하부에 배치되어 상기 활성 층과 연결되고 상기 칩 연결 단자와 맞닿는 칩 패드;를 포함하는 상기 반도체 칩; 및 상기 인터포저 구조물 상에 배치되어 상기 반도체 칩을 감싸는 몰딩 층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시에로, 패키지 기판; 상기 패키지 기판 상에 탑재된 인터포저 구조물로서, 인터포저 기판; 상기 인터포저 기판을 수직 방향으로 통과하는 인터포저 관통 전극; 상기 인터포저 기판 상에 배치된 재배선 구조물로서, 상기 인터포저 관통 전극과 연결된 재배선 패턴; 및 상기 인터포저 기판 상에서 상기 재배선 패턴을 감싸는 재배선 절연 층;을 포함하는 상기 재배선 구조물; 상기 재배선 구조물 상에 배치되어 상기 재배선 패턴과 연결된 도전성 포스트; 상기 도전성 포스트 상에 배치된 칩 연결 단자; 상기 재배선 구조물 상에서 상기 도전성 포스트 및 상기 칩 연결 단자를 감싸는 인터포저 절연 층; 및 상기 인터포저 기판의 하부에 배치되어 상기 패키지 기판과 연결된 인터포저 연결 단자;를 포함하는 상기 인터포저 구조물; 상기 인터포저 구조물 상에 배치되는 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 및 상기 반도체 기판의 하부에 배치되어 상기 활성 층과 연결되고 상기 칩 연결 단자와 맞닿는 칩 패드;를 포함하는 상기 반도체 칩; 상기 인터포저 구조물 상에 배치되어 상기 반도체 칩을 감싸는 몰딩 층; 및 상기 인터포저 기판 및 상기 패키지 기판 사이에 배치되어 상기 인터포저 연결 단자를 감싸는 언더필 층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적 실시예에 따른 반도체 패키지가 반도체 기판 및 인터포저 기판 사이에 배치된 인터포저 절연 층 포함할 수 있어서, 반도체 칩을 인터포저 구조물 상에 탑재시키는 열 압착(Thermal Compression) 본딩 공정에서 상기 반도체 기판 및 상기 인터포저 기판 사이의 열 팽창 계수의 차이에 의한 반도체 패키지의 휨 현상이 개선될 수 있다. 이에 따라, 반도체 패키지의 접합 불량이 개선되고, 상기 반도체 패키지의 구조적 신뢰성이 개선될 수 있다.
또한, 본 개시의 반도체 패키지의 제조 방법은 복수의 반도체 칩들 및 인터포저 구조물 사이의 공간에 언더필 층을 형성하는 공정을 생략할 수 있다. 이에 따라, 본 개시의 반도체 패키지의 제조 방법의 시간이 단축될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 인터포저 구조물의 단면도이다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 도 2의 'A'로 표시된 영역의 확대도이다.
도 4a 내지 도 4c는 도 2의 IV-IV'로 표시된 영역의 절단 단면도들이다.
도 5는 비교 예에 따른 반도체 패키지의 단면도이다.
도 6은 본 개시의 예시적 실시예에 따른 인터포저 구조물의 단면도이다.
도 7은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 8은 도 7의 'B'로 표시된 영역의 확대도이다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 11은 본 개시의 예시적 실시예에 따른 인터포저 구조물의 단면도이다.
도 12a 내지 도 12g는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
도 13a 내지 도 13e는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시 예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 인터포저 구조물(100)의 단면도이다.
본 개시의 예시적 실시예에 따른 인터포저 구조물(100)은 인터포저 기판(110), 인터포저 관통 전극(120), 재배선 구조물(130), 도전성 포스트(140), 칩 연결 단자(150), 인터포저 절연 층(160), 인터포저 연결 패드(170), 패시베이션 층(180), 및 인터포저 연결 단자(190) 등을 포함할 수 있다.
인터포저 구조물(100)은 복수의 반도체 칩들(도 9, 200) 및 패키지 기판(도 9, 400) 사이에 배치되어, 복수의 반도체 칩들을 상호 전기적으로 연결시키거나 복수의 반도체 칩들 및 패키지 기판을 전기적으로 연결시키도록 구성된 구조물일 수 있다.
인터포저 기판(110)은 재배선 구조물(130)을 향하는 상면(110a), 및 인터포저 연결 패드(170)를 향하는 하면(110b)을 가질 수 있다. 이하에서, 인터포저 기판(110)의 상면(110a) 및 하면(110b)이 연장된 방향과 평행한 방향은 수평 방향(horizontal direction)으로 정의될 수 있고, 인터포저 기판(110)의 상면(110a) 및 하면(110b)이 연장된 방향과 수직인 방향은 수직 방향(vertical direction)으로 정의될 수 있다.
예시적인 실시예에서, 인터포저 기판(110)의 물질은 실리콘(Silicon, Si)을 포함할 수 있다. 다만 이에 한정되지 않고, 인터포저 기판(110)은 게르마늄(Germanium)과 같은 반도체 원소를 포함할 수도 있고, SiC(Silicon Carbide), GaAs(Gallium Arsenide), InAs(Indium Arsenide), 및 InP(Indium Phosphide)와 같은 반도체 화합물을 포함할 수도 있다.
인터포저 관통 전극(120)은 인터포저 기판(110)을 수직 방향으로 통과할 수 있다. 예시적인 실시예에서, 인터포저 관통 전극(120)의 일 면은 재배선 구조물(130)의 재배선 패턴(133)과 전기적으로 연결될 수 있고, 인터포저 관통 전극(120)의 타 면은 인터포저 연결 패드(170)와 전기적으로 연결될 수 있다.
예시적인 실시예에서, 인터포저 관통 전극(120)은 도전성 플러그(미도시) 및 도전성 배리어 막(미도시)을 포함할 수 있다. 상기 도전성 플러그는 인터포저 기판(110)의 적어도 일 부분을 수직 방향으로 통과할 수 있고, 상기 도전성 배리어 막은 상기 도전성 플러그의 측벽을 포위할 수 있다. 예를 들어, 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어 막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다.
재배선 구조물(130)은 인터포저 기판(110) 상에 배치될 수 있다. 또한, 재배선 구조물(130)은 인터포저 기판(110) 상에 배치된 재배선 절연 층(138), 및 상기 재배선 절연 층(138)의 내부에서 연장되어 상기 인터포저 관통 전극(120)과 연결된 재배선 패턴(133)을 포함할 수 있다.
예시적인 실시예에서, 재배선 패턴(133)은 재배선 라인 패턴(133a) 및 재배선 비아 패턴(133b)을 포함할 수 있다. 재배선 라인 패턴(133a)은 재배선 절연 층(138)의 내부에서 수평 방향으로 연장되는 도전성 물질의 패턴일 수 있고, 재배선 비아 패턴(133b)은 재배선 절연 층(138)의 내부에서 수직 방향으로 연장되는 도전성 물질의 패턴일 수 있다.
재배선 절연 층(138)의 물질은 산화물 또는 질화물을 포함할 수 있다. 예를 들어, 재배선 절연 층(138)의 물질은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 또한, 재배선 절연 층(138)의 물질은 PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다. 다만, 재배선 절연 층(138)의 물질은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 재배선 패턴(133)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 재배선 패턴(133)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
도전성 포스트(140)는 재배선 구조물(130) 상에 배치되고, 수직 방향으로 연장된 도전성 물질의 포스트일 수 있다. 예시적인 실시예에서, 도전성 포스트(140)는 재배선 구조물(130) 상에 배치되고, 재배선 패턴(133)과 전기적으로 연결될 수 있다. 예를 들어, 도전성 포스트(140)의 일 면은 재배선 라인 패턴(133a)과 맞닿을 수 있다.
예시적인 실시예에서, 도전성 포스트(140)의 물질은 구리(Cu) 및 니켈(Ni) 중 적어도 어느 하나를 포함할 수 있다. 다만 이에 한정되지 않고, 도전성 포스트(140)의 물질은 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 및 루테늄(Ru) 중 적어도 어느 하나를 포함할 수 있다.
칩 연결 단자(150)는 도전성 포스트(140) 상에 배치되고, 후술할 반도체 칩(도 2, 200)의 칩 패드(220)를 상기 도전성 포스트(140)와 연결시키도록 구성된 단자일 수 있다.
예시적인 실시에에서, 칩 연결 단자(150)의 물질은 주석(Sn)을 포함할 수 있다. 다만 이에 한정되지 않고, 칩 연결 단자(150)의 물질은 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 도전성 포스트(140)의 수직 방향의 길이 및 칩 연결 단자(150)의 수직 방향의 길이의 합은 약 10 마이크로미터 내지 약 50 마이크로미터일 수 있다. 다만, 도전성 포스트(140)의 수직 방향의 길이 및 칩 연결 단자(150)의 수직 방향의 길이의 합은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 칩 연결 단자(150)의 상면은 후술할 인터포저 절연 층(160)의 상면으로부터 노출될 수 있다. 예를 들어, 칩 연결 단자(150)의 상면은 인터포저 절연 층(160)의 상면과 동일 평면 상에 배치될 수 있다.
인터포저 절연 층(160)은 재배선 구조물(130) 상에 배치되어 도전성 포스트(140) 및 칩 연결 단자(150)를 감쌀 수 있다. 구체적으로, 인터포저 절연 층(160)은 도전성 포스트(140)의 측면 및 칩 연결 단자(150)의 측면을 감쌀 수 있고, 칩 연결 단자(150)의 상면은 감싸지 않을 수 있다.
예시적인 실시예에서, 인터포저 절연 층(160)의 물질은 폴리이미드(polyimide, PI)를 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 인터포저 절연 층(160)은 다양한 종류의 절연성 물질을 포함할 수 있다.
인터포저 연결 패드(170)는 인터포저 기판(110)의 하면(110b) 상에 배치되고, 인터포저 관통 전극(120)과 연결된 도전성 물질의 패드일 수 있다. 예시적인 실시예에서, 인터포저 연결 패드(170)의 물질은 니켈(Ni), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 및 루테늄(Ru) 중 적어도 어느 하나의 물질을 포함할 수 있다.
패시베이션 층(180)은 인터포저 기판(110)의 하면(110b) 상에 배치되어 인터포저 연결 패드(170)의 측면의 적어도 일 부분을 감쌀 수 있다. 또한, 패시베이션 층(180)은 인터포저 연결 패드(170)의 하면을 감싸지 않을 수 있다.
예시적인 실시예에서, 패시베이션 층(180)의 물질은 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수도 있다.
인터포저 연결 단자(190)는 인터포저 연결 패드(170) 상에 배치되는 도전성 물질의 단자일 수 있다. 구체적으로, 인터포저 연결 단자(190)는 본 개시의 인터포저 구조물(100)을 패키지 기판(도 9, 400)과 전기적으로 연결시키는 도전성 물질의 단자일 수 잇다.
예시적인 실시예에서, 인터포저 연결 단자(190)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
본 개시의 예시적 실시예에 따른 인터포저 구조물(100)이 재배선 구조물(130) 상에 배치되어 재배선 패턴(133)과 연결된 도전성 포스트(140), 상기 도전성 포스트(140) 상에 배치된 칩 연결 단자(150), 및 상기 재배선 구조물(130) 상에 배치되어 도전성 포스트(140) 및 칩 연결 단자(150)를 감싸는 인터포저 절연 층(160)을 포함할 수 있어서, 상기 인터포저 구조물(100) 상에 복수의 반도체 칩들(도 2, 200)을 탑재시키는 열 압착 본딩 공정에서 상기 복수의 반도체 칩들(200) 및 인터포저 구조물(100) 사이의 전기적 연결이 용이해질 수 있다. 예를 들어, 상이한 크기로 형성된 복수의 반도체 칩들(200) 및 인터포저 구조물(100) 사이의 전기적 연결이 용이해질 수 있다.
또한, 인터포저 구조물(100) 상에 복수의 반도체 칩들(도 2, 200)을 탑재시키는 열 압착 본딩 공정에서, 인터포저 절연 층(160)이 복수의 반도체 칩들(200)의 적어도 일 부분을 지지할 수 있어서 상기 복수의 반도체 칩들(200)의 기울어짐(tilting)이 방지될 수 있다. 이에 따라, 상기 인터포저 구조물(100)을 포함하는 반도체 패키지의 구조적 신뢰성이 개선될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 단면도이다. 또한, 도 3은 도 2의 'A'로 표시된 영역의 확대도이다.
도 2 및 도 3을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 인터포저 구조물(100), 반도체 칩(200), 및 몰딩 층(300) 등을 포함할 수 있다.
인터포저 구조물(100)의 내용은 도 1을 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
반도체 칩(200)은 인터포저 구조물(100) 상에 탑재될 수 있다. 또한, 반도체 칩(200)은 인터포저 구조물(100) 상에서 복수 개로 제공될 수 있다. 예시적인 실시예에서, 반도체 칩(200)은 활성 층(200_AL)을 갖는 반도체 기판(210), 및 상기 반도체 기판(210)의 하면 상에 배치된 칩 패드(220)를 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(200)은 메모리 반도체 칩을 포함할 수 있다. 예를 들어, 메모리 반도체 칩은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수 있다.
다만 이에 한정되지 않고, 반도체 칩(200)은 로직 반도체 칩을 포함할 수도 있다. 예를 들어, 로직 반도체 칩은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 칩을 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(200)이 복수 개로 제공되는 경우, 상기 복수의 반도체 칩들(200)은 서로 다른 종류의 반도체 칩일 수 있다. 이 경우, 반도체 패키지(10)는 복수의 반도체 칩들(200)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템인 패키지(System In Package, SIP)일 수 있다. 다만 전술한 바에 한정되지 않고, 복수의 반도체 칩들(200)은 동종의 반도체 칩일 수도 있다.
반도체 칩(200)의 반도체 기판(210)의 물질은 실리콘(Si)을 포함할 수 있다. 또한, 반도체 기판(210)의 물질은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수도 있다. 다만, 반도체 기판(210)의 물질은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 반도체 기판(210)은 하부에서 활성 층(200_AL)을 포함할 수 있다. 활성 층(200_AL)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자(micro electronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
반도체 칩(200)의 칩 패드(220)는 반도체 기판(210)의 하면 상에 배치되고 활성 층(200_AL) 내의 복수의 개별 소자들과 전기적으로 연결되는 도전성 물질의 패드일 수 있다.
예시적인 실시예에서, 칩 패드(220)의 물질은 구리(Cu), 니켈(Ni), 및 금(Au) 중 적어도 어느 하나를 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 칩 패드(220)의 물질은 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 및 루테늄(Ru) 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 칩 패드(220)의 수직 방향의 길이는 약 1 마이크로미터 내지 약 5 마이크로미터일 수 있다. 다만, 칩 패드(220)의 수직 방향의 길이는 전술한 바에 제한되지 않는다.
예시적인 실시예에서, 반도체 패키지(10)가 복수의 반도체 칩들(200)을 포함하는 경우, 상기 복수의 반도체 칩들(200)이 포함하는 칩 패드(220)의 수직 방향의 길이는 상이할 수 있다. 다만 이에 한정되지 않고, 복수의 반도체 칩들(200)이 포함하는 칩 패드(220)의 수직 방향의 길이는 실질적으로 동일할 수 있다.
예시적인 실시예에서, 반도체 칩(200)의 칩 패드(220)는 인터포저 구조물(100)의 칩 연결 단자(150)와 맞닿을 수 있다. 이에 따라, 반도체 칩(200)은 칩 패드(220)를 통해 인터포저 구조물(100)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 인터포저 구조물(100)의 인터포저 절연 층(160)의 상면 및 칩 연결 단자(150)의 상면과 동일 평면 상에 배치될 수 있다. 이에 따라, 반도체 칩(200)이 인터포저 구조물(100) 상에 탑재되는 경우, 반도체 기판(210)의 하면은 인터포저 절연 층(160)의 상면보다 높은 레벨에 배치될 수 있다.
즉, 반도체 칩(200)의 칩 패드(220)에 의해 상기 반도체 기판(210)의 하면 및 인터포저 절연 층(160)의 상면 사이에 이격 공간이 형성될 수 있고, 후술할 몰딩 층(300)은 상기 이격 공간을 채울 수 있다.
몰딩 층(300)은 인터포저 구조물(100) 상에 배치되어, 반도체 칩(200)을 감쌀 수 있다. 예시적인 실시예에서, 몰딩 층(300)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 다만, 몰딩 층(300)의 물질은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 몰딩 층(300)의 측면, 인터포저 구조물(100)의 측면은 동일 평면 상에 배치될 수 있다. 예를 들어, 몰딩 층(300)의 측면, 인터포저 절연 층(160)의 측면, 재배선 구조물(130)의 측면, 인터포저 기판(110)의 측면은 동일 평면 상에 배치될 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)가 전술한 인터포저 구조물(100)을 포함할 수 있어서, 상기 인터포저 구조물(100) 상에 복수의 반도체 칩들(200)을 탑재시키는 공정에서 상기 복수의 반도체 칩들(200) 및 인터포저 구조물(100) 사이의 전기적 연결이 용이해질 수 있다.
또한, 반도체 패키지(10)의 인터포저 구조물(100) 상에 복수의 반도체 칩들(200)을 탑재시키는 공정에서, 상기 인터포저 구조물(100)의 인터포저 절연 층(160)이 복수의 반도체 칩들(200)을 지지할 수 있어서, 상기 복수의 반도체 칩들(200)의 기울어짐이 방지될 수 있다. 이에 따라, 인터포저 구조물(100)을 포함하는 반도체 패키지(10)의 구조적 신뢰성이 개선될 수 있다.
도 4a 내지 도 4c는 도 2의 IV-IV'로 표시된 영역의 절단 단면도들이다.
도 4a 내지 도 4c를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제1 내지 제3 도전성 포스트(140a, 140b, 140c) 각각은 2 이상의 정수인 M의 행 및 2 이상의 정수인 N의 열을 포함하는 M * N 행렬 형상으로 배치될 수 있다.
다만 이에 한정되지 않고, 제1 내지 제3 도전성 포스트(140a, 140b, 140c) 각각은 지그재그 구조 또는 허니콤 구조로 배치될 수도 있다.
도 4a를 참조하면, 제1 도전성 포스트(140a)의 수평 방향의 단면은 원 형상일 수 있다. 즉, 제1 도전성 포스트(140a)는 원기둥 형상일 수 있다.
도 4b를 참조하면, 제2 도전성 포스트(140b)의 수평 방향의 단면은 사각형 형상일 수 있다. 즉, 제2 도전성 포스트(140b)는 사각 기둥의 형상일 수 있다.
또한, 도 4c를 참조하면, 제3 도전성 포스트(140c)의 수평 방향의 단면은 팔각형일 수 있다. 즉, 제3 도전성 포스트(140c)는 팔각 기둥의 형상일 수 있다.
다만 전술한 바에 한정되지 않고, 제1 내지 제3 도전성 포스트(140a, 140b, 140c) 각각의 수평 방향의 단면은 삼각형, 오각형, 육각형 등의 다각형 형상일 수 있다. 즉, 제1 내지 제3 도전성 포스트(140a, 140b, 140c) 각각은 다각 기둥의 형상일 수 있다.
도 5는 비교 예에 따른 반도체 패키지(10')의 단면도이다.
비교 예에 따른 반도체 패키지(10')는 인터포저 구조물(100'), 반도체 칩(200'), 언더필 층(250') 및 몰딩 층(300')을 포함할 수 있다. 또한, 인터포저 구조물(100')은 인터포저 기판(110'), 인터포저 관통 전극(120'), 재배선 구조물(130'), 칩 연결 패드(150'), 인터포저 연결 패드(170'), 패시베이션 층(180'), 및 인터포저 연결 단자(190')를 포함할 수 있다.
반도체 칩(200')은 칩 패드(220')의 하면 및 인터포저 구조물(100')의 칩 연결 패드(150') 사이에 배치된 칩 연결 단자(270')에 의해, 상기 인터포저 구조물(100')과 전기적으로 연결될 수 있다.
반도체 칩(200')을 인터포저 구조물(100') 상에 탑재시키는 열 압착 본딩 공정에서, 반도체 칩(200')의 반도체 기판(210') 및 인터포저 구조물(100')의 인터포저 기판(110') 사이의 열 팽창 계수(coefficient of thermal expansion, CTE)의 차이에 의해 상기 반도체 패키지(10')의 휨 현상이 발생할 수 있다. 반도체 패키지(10')의 휨 현상이 발생한 경우, 반도체 칩(200') 및 인터포저 구조물(100') 사이의 접합 불량이 발생할 수 있다.
인터포저 구조물(100') 상에 복수의 반도체 칩들(200')을 탑재시키는 경우, 상기 복수의 반도체 칩들(200') 및 인터포저 구조물(100') 사이의 공간에 언더필 층(250')을 형성하는 공정이 복수 번 수행되어야 한다.
본 개시의 예시적 실시예에 따른 반도체 패키지(도 2, 10)가 반도체 기판(210) 및 인터포저 기판(110) 사이에 배치된 인터포저 절연 층(160)을 포함할 수 있어서, 상기 반도체 기판(210) 및 상기 인터포저 기판(110) 사이의 열 팽창 계수의 차이에 의한 반도체 패키지(10)의 휨 현상이 개선될 수 있다. 이에 따라, 반도체 패키지(10)의 접합 불량이 개선되고, 구조적 신뢰성이 개선될 수 있다.
또한, 본 개시의 반도체 패키지(10)의 인터포저 구조물(100) 상에 복수의 반도체 칩들(200)을 탑재시키는 공정에서, 상기 복수의 반도체 칩들(200) 및 인터포저 구조물(100) 사이의 공간들 각각에 언더필 층을 형성하는 공정이 생략될 수 있다. 이에 따라, 본 개시의 반도체 패키지(10)의 제조 공정의 시간이 단축될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 인터포저 구조물(100a)의 단면도이다.
도 6을 참조하면, 본 개시의 예시적 실시예에 따른 인터포저 구조물(100a)은 인터포저 기판(110), 인터포저 관통 전극(120), 재배선 구조물(130), 도전성 포스트(140), 칩 연결 단자(150), 인터포저 절연 층(160a), 인터포저 연결 패드(170), 패시베이션 층(180), 및 인터포저 연결 단자(190) 등을 포함할 수 있다.
이하에서는 도 1의 인터포저 구조물(100) 및 도 6의 인터포저 구조물(100a)의 중복된 내용은 생략하고 차이점을 위주로 설명하도록 한다.
인터포저 절연 층(160a)은 칩 연결 단자(150)의 적어도 일 부분을 노출시키는 절연 홀(160a_H)을 가질 수 있다. 예시적인 실시예에서, 절연 홀(160a_H)은 칩 연결 단자(150) 및 도전성 포스트(140)와 수직 방향으로 중첩될 수 있다. 또한, 절연 홀(160a_H)은 후술할 반도체 칩(200a)의 칩 패드(220a)가 배치되는 공간을 제공할 수 있다.
또한, 절연 홀(160a_H)의 깊이(즉, 절연 홀(160a_H)의 수직 방향의 길이)는 도 7의 반도체 칩(200a)의 칩 패드(220a)의 수직 방향의 길이와 실질적으로 동일할 수 있다.
예시적인 실시예에서, 인터포저 절연 층(160a)의 수직 방향의 길이는 도전성 포스트(140)의 수직 방향의 길이 및 칩 연결 단자(150)의 수직 방향의 길이의 합보다 클 수 있다. 이에 따라, 인터포저 절연 층(160a)은 도전성 포스트(140)의 측면 및 칩 연결 단자(150)의 측면을 감쌀 수 있다.
예시적인 실시에에서, 인터포저 절연 층(160a)의 상면의 레벨은 칩 연결 단자(150)의 상면의 레벨보다 높을 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 단면도이다. 또한, 도 8은 도 7의 'B'로 표시된 영역의 확대도이다.
도 7 및 도 8을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(20)는 인터포저 구조물(100a), 반도체 칩(200a), 및 몰딩 층(300) 등을 포함할 수 있다.
이하에서는, 도 2 및 도 3의 반도체 패키지(10) 및 도 7 및 도 8의 반도체 패키지(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
예시적인 실시예에서, 반도체 칩(200a)의 칩 패드(220a)는 도 6을 참조하여 설명한 인터포저 절연 층(160a)의 절연 홀(160a_H)에 배치되고, 칩 연결 단자(150)와 맞닿을 수 있다.
또한, 인터포저 구조물(100a)은 반도체 칩(200a)의 하부를 지지할 수 있다. 구체적으로, 인터포저 구조물(100a)의 인터포저 절연 층(160a)의 상면은 반도체 칩(200a)의 반도체 기판(210a)의 하면을 지지할 수 있다. 인터포저 절연 층(160a)이 반도체 칩(200a)을 지지할 수 있어서, 반도체 패키지(20)의 구조적 신뢰성이 개선될 수 있다.
예시적인 실시예에서, 인터포저 절연 층(160a)의 상면의 레벨은 칩 연결 단자(150)의 상면의 레벨보다 높을 수 있다. 또한, 인터포저 절연 층(160a)의 상면 및 반도체 기판(210a)의 하면은 동일 평면 상에 배치될 수 있다.
본 개시의 예시적 실시예에 따른 반도체 칩(200a)의 칩 패드(220a)가 인터포저 절연 층(160a)의 절연 홀(160a_H)에 배치되고, 인터포저 절연 층(160a)의 상면 및 반도체 기판(210a)의 하면이 맞닿을 수 있어서, 본 개시의 반도체 패키지(20)의 크기가 작아질 수 있다. 예를 들어, 반도체 패키지(20)의 수직 방향의 길이가 작아질 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 단면도이다.
도 9를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(1)는 인터포저 구조물(100), 반도체 칩(200), 몰딩 층(300), 패키지 기판(400), 언더필 층(500), 및 외부 연결 단자(550) 등을 포함할 수 있다. 도 9의 인터포저 구조물(100), 반도체 칩(200), 및 몰딩 층(300)에 관련된 내용은 도 2 및 3을 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
패키지 기판(400)은 인터포저 구조물(100)을 지지하는 기판일 수 있다. 또한, 패키지 기판(400)은 베이스 보드 층(420), 상부 솔더 레지스트 층(430), 하부 솔더 레지스트 층(440), 패키지 기판 패드(450), 기판 라인 패턴(470), 및 외부 연결 패드(490) 등을 포함할 수 있다.
예시적인 실시예에서, 패키지 기판(400)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 다만, 패키지 기판(400)은 인쇄 회로 기판의 구조 및 물질에 한정되지 않고, 세라믹 기판과 같은 다양한 종류의 기판을 포함할 수 있다.
베이스 보드 층(420)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 베이스 보드 층(420)은 FR4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
예시적인 실시예에서, 베이스 보드 층(420)은 폴리에스테르(polyester), 폴리에스테르 테레프탈레이트(polyester terephthalate), 플루오리네이티드 에틸렌 프로필렌(fluorinated ethylene propylene, FEP), 레진 코팅된 종이(resin-coated paper), 리퀴드 폴리이미드 수지(liquid polyimide resin), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN) 필름 등으로 이루어질 수 있다.
예시적인 실시예에서, 상부 솔더 레지스트 층(430)은 베이스 보드 층(420)의 상부에 배치되어 기판 라인 패턴(470) 및 패키지 기판 패드(450)의 측부를 감쌀 수 있다. 또한, 상부 솔더 레지스트 층(430)은 패키지 기판 패드(450)의 적어도 일 부분을 노출시킬 수 있다.
예시적인 실시예에서, 하부 솔더 레지스트 층(440)은 베이스 보드 층(420)의 하부에 배치되어 기판 라인 패턴(470) 및 외부 연결 패드(490)의 측부를 감쌀 수 잇다. 또한, 하부 솔더 레지스트 층(440)은 외부 연결 패드(490)의 적어도 일 부분을 노출시킬 수 있다.
예시적인 실시예에서, 상부 솔더 레지스트 층(430) 및 하부 솔더 레지스트 층(440)은 폴리이미드 필름, 폴리에스테르 필름, 플렉시블 솔더 마스크(flexible solder mask), PIC(Photoimageable coverlay), 감광성 솔더 레지스트(Photo-Imageable Solder Resist) 등을 포함할 수 있다.
예를 들어, 상부 솔더 레지스트 층(430) 및 하부 솔더 레지스트 층(440)은 실크 스크린 인쇄 방식 또는 잉크젯 방식에 의하여 도포된 열경화성 잉크를 열경화하여 형성될 수 있다. 또한, 상부 솔더 레지스트 층(430) 및 하부 솔더 레지스트 층(440)은 스크린 법 또는 스프레이 코팅 법으로 도포된 감광성 솔더 레지스트를 노광 및 현상으로 일부분을 제거한 후 열 경화를 통해 형성될 수 있다.
기판 라인 패턴(470)은 베이스 보드 층(420)의 상부 및 하부에서 수평 방향으로 연장되고, 패키지 기판 패드(450) 및 외부 연결 패드(490)와 전기적으로 연결될 수 있다. 또한, 기판 라인 패턴(470)은 상부 솔더 레지스트 층(430) 및 하부 솔더 레지스트 층(440)에 의해 덮일 수 있다.
예시적인 실시예에서, 기판 라인 패턴(470)의 물질은 구리(Cu)를 포함할 수 있다. 예를 들어, 기판 라인 패턴(470)의 물질은 ED(electrolytically deposited) 구리, RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys), 니켈, 스테인레스 스틸, 및 베릴륨구리(beryllium copper) 중 적어도 어느 하나를 포함할 수 있다.
패키지 기판 패드(450)는 베이스 보드 층(420)의 상부에 배치되어, 기판 라인 패턴(470)과 전기적으로 연결될 수 있다. 또한, 패키지 기판 패드(450)의 적어도 일 부분은 상부 솔더 레지스트 층(430)에 의해 노출될 수 있고, 상기 노출된 패키지 기판 패드(450)는 인터포저 연결 단자(190)와 맞닿을 수 있다.
외부 연결 패드(490)는 베이스 보드 층(233)의 하부에 배치되어, 기판 라인 패턴(470)과 전기적으로 연결될 수 있다. 또한, 외부 연결 패드(490)의 적어도 일 부분은 하부 솔더 레지스트 층(440)에 의해 노출될 수 있고, 상기 노출된 외부 연결 패드(490)는 외부 연결 단자(550)와 맞닿을 수 있다.
언더필 층(500)은 패키지 기판(400) 및 인터포저 구조물(100) 사이에 배치되어, 인터포저 연결 단자(190)를 감쌀 수 있다. 즉, 언더필 층(500)은 인터포저 구조물(100)을 패키지 기판(400)의 상면 상에 고정시킬 수 있다.
예시적인 실시예에서, 언더필 층(500)의 물질은 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 언더필 층(500)의 물질은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
외부 연결 단자(550)는 외부 연결 패드(490)에 부착될 수 있다. 또한, 외부 연결 단자(550)는 인터포저 구조물(100) 및 반도체 칩(200)을 외부 장치와 전기적으로 연결시키도록 구성된 단자일 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 패키지(2)의 단면도이다.
도 10을 참조하면, 반도체 패키지(2)는 접착 층(610) 및 히트 싱크(650)를 더 포함할 수 있다.
히트 싱크(650)는 반도체 칩(200)에서 발생한 열을 외부로 방출시키도록 구성된 방열 부재일 수 있다. 예시적인 실시예에서, 히트 싱크(650)는 패키지 기판(400) 상에 탑재되어 몰딩 층(300), 인터포저 구조물(100), 및 언더필 층(500)의 측부를 감쌀 수 있다.
예시적인 실시예에서, 히트 싱크(650)는 패키지 기판(400)의 상면으로부터 수직 방향으로 연장된 제1 방열 부분(653), 및 접착 층(610)의 상면 상에서 수평 방향으로 연장되어 상기 제1 방열 부분(653)과 연결된 제2 방열 부분(655)을 포함할 수 있다.
예시적인 실시예에서, 히트 싱크(650)는 금속계 물질, 세라믹계 물질, 탄소계 물질, 및 고분자계 물질 중 적어도 어느 하나의 물질을 포함할 수 있다. 예를 들어, 히트 싱크(650)는 알루미늄(Al), 마그네슘(Mg), 구리(Cu), 니켈(Ni), 은(Ag) 등의 금속계 물질을 포함할 수 있다.
접착 층(610)은 몰딩 층(300) 상에 배치되어 히트 싱크(650)를 상기 몰딩 층(300)의 상부에 고정시키도록 구성될 수 있다. 예를 들어, 접착 층(610)은 자체적으로 접착 특성이 있는 접착 필름을 포함할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 인터포저 구조물(100b)의 단면도이다.
본 개시의 예시적 실시예에 따른 인터포저 구조물(100b)은 인터포저 기판(110), 인터포저 관통 전극(120), 재배선 구조물(130), 제1 도전성 포스트(140b), 제2 도전성 포스트(140c), 제1 칩 연결 단자(150b), 제2 칩 연결 단자(150c), 인터포저 절연 층(160c), 인터포저 연결 패드(170), 패시베이션 층(180), 및 인터포저 연결 단자(190) 등을 포함할 수 있다.
이하에서는, 도 1의 인터포저 구조물(100) 및 도 11의 인터포저 구조물(100b)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
제1 도전성 포스트(140b)는 인터포저 절연 층(160c) 상에 배치되고, 수직 방향으로 제1 길이를 가질 수 있다. 또한, 제2 도전성 포스트(140c)는 인터포저 절연 층(160c) 상에 배치되고, 수직 방향으로 상기 제1 길이보다 작은 제2 길이를 가질 수 있다.
또한, 제1 칩 연결 단자(150b)는 제1 도전성 포스트(140b) 상에 배치될 수 있고, 제2 칩 연결 단자(150c)는 제2 도전성 포스트(140c) 상에 배치될 수 있다.
예시적인 실시예에서, 제1 칩 연결 단자(150b)의 상면의 레벨은 인터포저 절연 층(160c)의 상면의 레벨과 실질적으로 동일할 수 있다. 또한, 제2 칩 연결 단자(150c)의 상면은 인터포저 절연 층(160c)의 상면보다 낮은 레벨에 배치될 수 있다. 즉, 인터포저 절연 층(160c)은 제2 칩 연결 단자(150c)의 일부를 노출시키는 절연 홀(160c_H)을 가질 수 있다.
본 개시의 인터포저 구조물(100b)의 제1 칩 연결 단자(150b)의 상면의 레벨 및 제2 칩 연결 단자(150c)의 상면의 레벨이 상호 다를 수 있어서, 상기 인터포저 구조물(100b)은 상이한 크기로 형성된 복수의 반도체 칩들을 탑재시킬 수 있다.
도 12a 내지 도 12g는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하에서는, 도 12a 내지 도 12g를 참조하여 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법에 대하여 구체적으로 설명한다. 본 개시의 반도체 패키지의 제조 방법은 도 10을 참조하여 설명한 반도체 패키지(2)의 제조 방법일 수 있다.
도 12a를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 재배선 구조물(130) 상에 도전성 포스트(140) 및 칩 연결 단자(150)를 형성하는 단계(S1100)를 포함할 수 있다.
S1100 단계의 수행 전에, 인터포저 기판(110)의 하부에 캐리어 기판(CS)이 부착될 수 있다. 예를 들어, 캐리어 기판(CS)은 베이킹 공정, 식각 공정 등과 같은 반도체 공정에서 안정성을 갖는 임의의 물질을 포함하는 기판일 수 있다.
예시적인 실시예에서, 캐리어 기판(CS)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 상기 캐리어 기판(CS)은 투광성 기판일 수 있다. 선택적으로, 캐리어 기판(CS)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 캐리어 기판(CS)은 내열성 기판일 수 있다.
예시적인 실시예에서, 캐리어 기판(CS)은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예에서, 캐리어 기판(CS)은 폴리이미드(polyimide, PI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리에테르술폰(polyethersulfone, PES), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS) 등과 같은 내열성 유기 고분자 물질을 포함할 수 있지만 여기에 한정되는 것은 아니다.
예시적인 실시예에서, 캐리어 기판(CS)의 일 면에는 이형 필름(미도시)이 부착될 수 있다. 예를 들어, 상기 이형 필름은 추후 레이저의 조사에 반응하여 기화됨으로써 캐리어 기판(CS)이 분리 가능하도록 할 수 있는 레이저 반응 층일 수 있다. 이형 필름은 탄소계 물질층을 포함할 수 있다. 예를 들면, 이형 필름은 비결정질 탄소막(amorphous carbon layer, ACL)을 포함할 수 있다.
또한, 예시적인 실시예에서, 인터포저 기판(110)은 웨이퍼 레벨로 제공될 수 있다. 이에 따라, 후술할 S1100 내지 S1400의 단계들은 웨이퍼 레벨에서 수행될 수 있다.
S1100 단계에서, 도전성 포스트(140)는 재배선 구조물(130) 상에 탑재될 수 있다. 예를 들어, 도전성 포스트(140)가 재배선 구조물(130)의 재배선 라인 패턴(133a)과 연결되도록, 상기 도전성 포스트(140)는 상기 재배선 구조물(130) 상에 탑재될 수 있다.
예시적인 실시예에서, 도전성 포스트(140)의 물질은 구리(Cu) 및 니켈(Ni) 중 적어도 어느 하나를 포함할 수 있다. 다만, 도전성 포스트(140)의 물질은 전술한 바에 한정되지 않는다.
또한, S1100 단계에서, 칩 연결 단자(150)는 도전성 포스트(140)의 상부에 탑재될 수 있다. 예시적인 실시예에서, 칩 연결 단자(150)의 물질은 주석(Sn)을 포함할 수 있다. 다만 이에 한정되지 않고, 칩 연결 단자(150)의 물질은 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 도전성 포스트(140)의 수직 방향의 길이 및 칩 연결 단자(150)의 수직 방향의 길이의 합은 약 10 마이크로미터 내지 약 50 마이크로미터일 수 있다.
도 12b를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 재배선 구조물(130) 상에 인터포저 절연 층(160)을 형성하는 단계(S1200)를 포함할 수 있다.
예시적인 실시예에서, S1200 단계는, 도전성 포스트(140)의 측면, 칩 연결 단자(150)의 측면 및 상면을 덮도록 재배선 구조물(130) 상에 인터포저 절연 층(160)을 형성하는 단계, 및 상기 칩 연결 단자(150)의 상면이 노출되도록 인터포저 절연 층(160)의 일 부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예에서, 인터포저 절연 층(160)의 물질은 폴리이미드(PI)를 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 인터포저 절연 층(160)은 다양한 종류의 절연성 물질을 포함할 수 있다.
예시적인 실시예에서, 인터포저 절연 층(160)이 재배선 구조물(130) 상에서 도전성 포스트(140)의 측면, 칩 연결 단자(150)의 측면 및 상면을 덮은 이후, 상기 칩 연결 단자(150)의 상면이 노출되도록 상기 인터포저 절연 층(160)의 상부가 그라인딩될 수 있다.
S1200 단계의 수행으로, 도 1을 참조하여 설명한 인터포저 구조물(100)의 제조가 완료될 수 있다.
도 12c를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 인터포저 구조물(100) 상에 반도체 칩(200)을 탑재시키는 단계(S1300)를 포함할 수 있다.
S1300 단계에서, 반도체 칩(200)은 인터포저 구조물(100)의 인터포저 절연 층(160) 상에 탑재될 수 있다. 예시적인 실시예에서, 반도체 칩(200)의 칩 패드(220)가 인터포저 절연 층(160)에 의해 노출된 칩 연결 단자(150)와 맞닿도록, 상기 반도체 칩(200)은 상기 인터포저 절연 층(160) 상에 탑재될 수 있다.
예시적인 실시예에서, S1300 단계에서, 반도체 칩(200)의 칩 패드(220)는 열 압착 본딩 공정의 수행을 통해 인터포저 구조물(100)의 칩 연결 단자(150)와 일체화될 수 있다.
본 개시의 인터포저 구조물(100)이 반도체 칩(200)의 반도체 기판(210) 및 인터포저 구조물(100)의 인터포저 기판(110) 사이에 배치된 인터포저 절연 층(160)을 포함할 수 있어서, 상기 반도체 칩(200)을 인터포저 구조물(100) 상에 탑재시키는 열 압착 본딩 공정에서 상기 반도체 기판(210) 및 상기 인터포저 기판(110) 사이의 열 팽창 계수의 차이에 의한 S1300 단계의 구조물의 휨 현상이 개선될 수 있다.
또한, 본 개시의 반도체 패키지의 제조 방법은 복수의 반도체 칩들(200) 및 인터포저 구조물(100) 사이의 공간들 각각에 언더필 층을 형성하는 공정을 생략할 수 있다. 이에 따라, 본 개시의 반도체 패키지의 제조 공정의 시간이 단축될 수 있다.
도 12d를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 인터포저 절연 층(160) 상에 몰딩 층(300)을 형성하는 단계(S1400)를 포함할 수 있다.
예시적인 실시예에서, S1400 단계에서, 몰딩 층(300)은 인터포저 절연 층(160)의 상부에 배치되어 반도체 칩(200)의 측면 및 상면을 덮을 수 있다. 다만 전술한 바에 한정되지 않고, 몰딩 층(300)은 인터포저 절연 층(160)의 상부에 배치되어 반도체 칩(200)의 측면을 덮고, 상기 반도체 칩(200)의 상면을 노출시킬 수 있다.
도 12e를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 S1400 단계의 구조물을 개별화하는 단계(S1500)를 포함할 수 있다.
S1500 단계의 수행 전에, 캐리어 기판(CS)이 제거될 수 있다. 예를 들어, 캐리어 기판(CS)은 레이저 어블레이션 또는 가열에 의해 제거될 수 있다.
S1500 단계에서, 웨이퍼 레벨로 제조된 S1400 단계의 구조물이 개별화될 수 있다. 구체적으로, S1500 단계에서, S1400 단계의 구조물에 형성된 스크라이브 레인이 절단될 수 있다. 예를 들어, S1400 단계의 구조물의 스크라이브 레인은 다이싱 블레이드(미도시)에 의해 물리적으로 제거될 수 있다. 이에 따라, 도 2를 참조하여 설명한 반도체 패키지(10)가 제조될 수 있다.
도 12f를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 패키지 기판(400) 상에 개별화된 S1500 단계의 구조물을 탑재시키는 단계(S1600)를 포함할 수 있다.
예시적인 실시예에서, S1600 단계에서, 개별화된 S1500 단계의 구조물이 패키지 기판(400) 상에 탑재될 수 있다. 예를 들어, 인터포저 구조물(100)의 인터포저 연결 단자(190)가 패키지 기판(400)의 패키지 기판 패드(450)와 맞닿도록 상기 개별화된 S1500 단계의 구조물이 패키지 기판(400) 상에 탑재될 수 있다.
또한, S1600 단계에서, 언더필 층(500)이 패키지 기판(400) 및 인터포저 구조물(100) 사이에 형성될 수 있다. 예를 들어, 언더필 물질이 패키지 기판(400) 및 인터포저 구조물(100) 사이의 이격 공간에 주입될 수 있다.
예시적인 실시예에서, 언더필 층(500)은 패키지 기판(400) 및 인터포저 구조물(100) 사이에 배치되어 인터포저 연결 단자(190)의 측부를 감쌀 수 있다.
도 12g를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 히트 싱크(650) 및 외부 연결 단자(550)를 형성하는 단계(S1700)를 포함할 수 있다.
예시적인 실시예에서, S1700 단계에서, 히트 싱크(650)는 몰딩 층(300), 인터포저 구조물(100)을 감싸도록 패키지 기판(400) 상에 배치될 수 있다. 또한, 히트 싱크(650)는 접착 층(610)에 의해 몰딩 층(300)의 상부에 고정될 수 있다.
예시적인 실시예에서, S1700 단계에서, 외부 연결 단자(550)가 패키지 기판(400)의 외부 연결 패드(490)에 부착될 수 있다.
전술한 S1100 단계 내지 S1700 단계의 수행을 통해, 본 개시의 예시적 실시예에 따른 반도체 패키지(2)의 제조가 완료될 수 있다.
도 13a 내지 도 13e는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다. 구체적으로, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 도 7을 참조하여 설명한 반도체 패키지(20)의 제조 방법일 수 있다.
도 13a를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 재배선 구조물(130) 상에 도전성 포스트(140) 및 칩 연결 단자(150)를 형성하는 단계(S2100)를 포함할 수 있다.
S2100 단계의 수행 전에, 인터포저 기판(110)의 하부에 캐리어 기판(CS)이 부착될 수 있다. 예를 들어, 캐리어 기판(CS)은 베이킹 공정, 식각 공정 등과 같은 반도체 공정에서 안정성을 갖는 임의의 물질을 포함하는 기판일 수 있다.
또한, 예시적인 실시예에서, 인터포저 기판(110)은 웨이퍼 레벨로 제공될 수 있다. 이에 따라, 후술할 S2100 내지 S2400의 단계들은 웨이퍼 레벨에서 수행될 수 있다.
S2100 단계에서, 도전성 포스트(140)는 재배선 구조물(130) 상에 탑재될 수 있다. 예를 들어, 도전성 포스트(140)가 재배선 구조물(130)의 재배선 라인 패턴(133a)과 연결되도록, 상기 도전성 포스트(140)는 상기 재배선 구조물(130) 상에 탑재될 수 있다.
또한, S2100 단계에서, 칩 연결 단자(150)는 도전성 포스트(140)의 상부에 탑재될 수 있다. 예시적인 실시예에서, 칩 연결 단자(150)의 물질은 주석(Sn)을 포함할 수 있다. 다만 이에 한정되지 않고, 칩 연결 단자(150)의 물질은 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함할 수 있다.
도 13b를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 재배선 구조물(130) 상에 인터포저 절연 층(160a)을 형성하는 단계(S2200)를 포함할 수 있다.
예시적인 실시예에서, S2200 단계는, 도전성 포스트(140)의 측면, 칩 연결 단자(150)의 측면 및 상면을 덮도록 재배선 구조물(130) 상에 인터포저 절연 층(160a)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 인터포저 절연 층(160a)의 물질은 폴리이미드(PI)를 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 인터포저 절연 층(160a)은 다양한 종류의 절연성 물질을 포함할 수 있다.
도 13c를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 칩 연결 단자(150)가 노출되도록 인터포저 절연 층(160a)의 적어도 일 부분을 제거하는 단계(S2300)를 포함할 수 있다.
S2300 단계에서, 칩 연결 단자(150)와 수직 방향으로 중첩된 인터포저 절연 층(160a)의 일 부분이 제거될 수 있다. 즉, 인터포저 절연 층(160a)은 칩 연결 단자(150)의 상면을 노출시키는 절연 홀(160a_H)을 가질 수 있다.
예를 들어, 인터포저 절연 층(160a)의 절연 홀(160a_H)은 포토 리소그래피 공정 및 식각 공정 등을 통해 형성될 수 있다. 다만, 인터포저 절연 층(160a)의 절연 홀(160a_H)의 형성 방법은 전술한 바에 한정되지 않는다.
도 13d를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 인터포저 구조물(100a) 상에 반도체 칩(200a)을 탑재시키는 단계(S2400)를 포함할 수 있다.
S2400 단계에서, 반도체 칩(200a)은 인터포저 구조물(100a)의 인터포저 절연 층(160a) 상에 탑재될 수 있다. 예시적인 실시예에서, S2400 단계에서, 반도체 칩(200a)의 칩 패드(220a)는 인터포저 절연 층(160a)의 절연 홀(160a_H)에 수용될 수 있다. 또한, 반도체 칩(200a)의 칩 패드(220a)는 상기 절연 홀(160a_H)에 의해 노출된 칩 연결 단자(150)와 맞닿을 수 있다.
예시적인 실시예에서, S2400 단계에서, 반도체 칩(200a)의 칩 패드(220a)는 열 압착 본딩 공정의 수행을 통해 인터포저 구조물(100a)의 칩 연결 단자(150)와 일체화될 수 있다.
예시적인 실시예에서, 인터포저 구조물(100a)은 반도체 칩(200a)의 하부를 지지할 수 있다. 구체적으로, 인터포저 구조물(100a)의 인터포저 절연 층(160a)의 상면은 반도체 칩(200a)의 반도체 기판(210a)의 하면을 지지할 수 있다. 인터포저 절연 층(160a)이 반도체 칩(200a)을 지지할 수 있어서, 본 개시의 제조 방법으로 제조된 반도체 패키지의 구조적 신뢰성이 개선될 수 있다.
또한, 반도체 칩(200a)의 칩 패드(220a)가 인터포저 절연 층(160a)의 절연 홀(160a_H)에 배치되고, 상기 인터포저 절연 층(160a)의 상면 및 반도체 기판(210a)의 하면이 맞닿을 수 있어서, 본 개시의 제조 방법으로 제조된 반도체 패키지의 크기가 작아질 수 있다.
도 13e를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 인터포저 절연 층(160a) 상에 몰딩 층(300)을 형성하는 단계(S2500)를 포함할 수 있다.
예시적인 실시예에서, S2500 단계에서, 몰딩 층(300)은 인터포저 절연 층(160)의 상부에 배치되어 반도체 칩(200a)의 측면 및 상면을 덮을 수 있다. 다만 전술한 바에 한정되지 않고, 몰딩 층(300)은 인터포저 절연 층(160a)의 상부에 배치되어 반도체 칩(200a)의 측면을 덮고, 상기 반도체 칩(200a)의 상면을 노출시킬 수 있다.
전술한 S2100 단계 내지 S2500 단계의 수행을 통해, 본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 제조가 완료될 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

Claims (10)

  1. 인터포저 기판;
    상기 인터포저 기판을 수직 방향으로 통과하는 인터포저 관통 전극;
    상기 인터포저 기판 상에 배치된 재배선 구조물로서, 상기 인터포저 관통 전극과 연결된 재배선 패턴; 및 상기 인터포저 기판 상에서 상기 재배선 패턴을 감싸는 재배선 절연 층;을 포함하는 상기 재배선 구조물;
    상기 재배선 구조물 상에 배치되어 상기 재배선 패턴과 연결된 도전성 포스트; 및
    상기 재배선 구조물 상에서 상기 도전성 포스트를 감싸는 인터포저 절연 층;
    을 포함하는 인터포저 구조물.
  2. 제1 항에 있어서,
    상기 도전성 포스트 상에 배치된 칩 연결 단자;
    를 더 포함하는 것을 특징으로 하는 인터포저 구조물.
  3. 제2 항에 있어서,
    상기 인터포저 절연 층의 상면 및 상기 칩 연결 단자의 상면은 동일 평면 상에 배치된 것을 특징으로 하는 인터포저 구조물.
  4. 제2 항에 있어서,
    상기 인터포저 절연 층은,
    상기 칩 연결 단자의 적어도 일 부분을 노출시키는 절연 홀을 갖는 것을 특징으로 하는 인터포저 구조물.
  5. 제1 항에 있어서,
    상기 도전성 포스트는,
    상기 인터포저 절연 층 상에 배치되고 수직 방향으로 제1 길이를 갖는 제1 도전성 포스트; 및
    상기 인터포저 절연 층 상에 배치되고 수직 방향으로 상기 제1 길이보다 작은 제2 길이를 갖는 제2 도전성 포스트;
    를 더 포함하는 것을 특징으로 하는 인터포저 구조물.
  6. 제5 항에 있어서,
    상기 제1 도전성 포스트 상에 배치되는 제1 칩 연결 단자; 및
    상기 제2 도전성 포스트 상에 배치되는 제2 칩 연결 단자;
    를 더 포함하고,
    상기 인터포저 절연 층의 상면은,
    상기 제1 칩 연결 단자의 상면과 동일 평면 상에 배치되고,
    상기 인터포저 절연 층은,
    상기 제2 칩 연결 단자의 적어도 일 부분을 노출시키는 절연 홀을 갖는 것을 특징으로 하는 인터포저 구조물.
  7. 인터포저 기판; 상기 인터포저 기판을 수직 방향으로 통과하는 인터포저 관통 전극; 상기 인터포저 기판 상에 배치된 재배선 구조물로서, 상기 인터포저 관통 전극과 연결된 재배선 패턴; 및 상기 인터포저 기판 상에서 상기 재배선 패턴을 감싸는 재배선 절연 층;을 포함하는 상기 재배선 구조물; 상기 재배선 구조물 상에 배치되어 상기 재배선 패턴과 연결된 도전성 포스트; 상기 도전성 포스트 상에 배치된 칩 연결 단자; 및 상기 재배선 구조물 상에서 상기 도전성 포스트 및 상기 칩 연결 단자를 감싸는 인터포저 절연 층;을 포함하는 인터포저 구조물;
    상기 인터포저 구조물 상에 배치되는 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 및 상기 반도체 기판의 하부에 배치되어 상기 활성 층과 연결되고 상기 칩 연결 단자와 맞닿는 칩 패드;를 포함하는 상기 반도체 칩; 및
    상기 인터포저 구조물 상에 배치되어 상기 반도체 칩을 감싸는 몰딩 층;
    을 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 인터포저 절연 층의 상면 및 상기 칩 연결 단자의 상면은 동일 평면 상에 배치되고,
    상기 반도체 기판의 하면 및 상기 인터포저 절연 층의 상면은 수직 방향으로 이격되고,
    상기 몰딩 층은,
    상기 반도체 기판의 하면 및 상기 인터포저 절연 층의 상면 사이의 이격 공간을 채우는 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 인터포저 절연 층의 상면은,
    상기 칩 연결 단자의 상면보다 높은 레벨에 배치되고,
    상기 인터포저 절연 층의 상면 및 상기 반도체 기판의 하면은 동일 평면 상에 배치된 것을 특징으로 하는 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 탑재된 인터포저 구조물로서, 인터포저 기판; 상기 인터포저 기판을 수직 방향으로 통과하는 인터포저 관통 전극; 상기 인터포저 기판 상에 배치된 재배선 구조물로서, 상기 인터포저 관통 전극과 연결된 재배선 패턴; 및 상기 인터포저 기판 상에서 상기 재배선 패턴을 감싸는 재배선 절연 층;을 포함하는 상기 재배선 구조물; 상기 재배선 구조물 상에 배치되어 상기 재배선 패턴과 연결된 도전성 포스트; 상기 도전성 포스트 상에 배치된 칩 연결 단자; 상기 재배선 구조물 상에서 상기 도전성 포스트 및 상기 칩 연결 단자를 감싸는 인터포저 절연 층; 및 상기 인터포저 기판의 하부에 배치되어 상기 패키지 기판과 연결된 인터포저 연결 단자;를 포함하는 상기 인터포저 구조물;
    상기 인터포저 구조물 상에 배치되는 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 및 상기 반도체 기판의 하부에 배치되어 상기 활성 층과 연결되고 상기 칩 연결 단자와 맞닿는 칩 패드;를 포함하는 상기 반도체 칩;
    상기 인터포저 구조물 상에 배치되어 상기 반도체 칩을 감싸는 몰딩 층; 및
    상기 인터포저 기판 및 상기 패키지 기판 사이에 배치되어 상기 인터포저 연결 단자를 감싸는 언더필 층;
    을 포함하는 반도체 패키지.
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