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KR20220102900A - 반도체 칩 및 이를 포함하는 반도체 패키지 - Google Patents

반도체 칩 및 이를 포함하는 반도체 패키지 Download PDF

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KR20220102900A
KR20220102900A KR1020210005390A KR20210005390A KR20220102900A KR 20220102900 A KR20220102900 A KR 20220102900A KR 1020210005390 A KR1020210005390 A KR 1020210005390A KR 20210005390 A KR20210005390 A KR 20210005390A KR 20220102900 A KR20220102900 A KR 20220102900A
Authority
KR
South Korea
Prior art keywords
pad
semiconductor chip
semiconductor substrate
bonding pad
semiconductor
Prior art date
Application number
KR1020210005390A
Other languages
English (en)
Inventor
권원균
장철용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/465,964 priority patent/US11824023B2/en
Publication of KR20220102900A publication Critical patent/KR20220102900A/ko
Priority to US18/380,404 priority patent/US20240038699A1/en

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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05649—Manganese [Mn] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
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    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05676—Ruthenium [Ru] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0568—Molybdenum [Mo] as principal constituent
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    • H01L2224/05681—Tantalum [Ta] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/83486—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/83487—Ceramics, e.g. crystalline carbides, nitrides or oxides
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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Abstract

본 개시의 예시적 실시예에 따른 반도체 칩은 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 활성 층을 갖는 반도체 기판; 상기 반도체 기판 내에서 수직 방향으로 연장되고, 상기 활성 층과 연결된 하면 및 상기 하면과 반대되고 상기 반도체 기판의 상기 제2 면보다 낮은 레벨에 있는 상면을 갖는 관통 전극; 상기 반도체 기판의 상기 제2 면 상의 패시베이션 층; 상기 패시베이션 층의 일 부분 및 상기 관통 전극의 상기 상면 상에 배치되고, 상기 관통 전극과 연결되도록 "T"형상의 수직 방향의 단면을 갖는 본딩 패드;를 포함한다.

Description

반도체 칩 및 이를 포함하는 반도체 패키지{SEMICONDUCTOR CHIP AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
본 개시의 기술적 사상은 반도체 칩 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지의 저장 용량이 커짐에 따라, 반도체 패키지는 적층된 복수의 반도체 칩들을 포함할 수 있다. 구체적으로, 하부 반도체 칩은 본딩 패드를 가질 수 있고, 상기 하부 반도체 칩 상에 탑재되는 상부 반도체 칩은 상기 하부 반도체 칩의 본딩 패드와 연결되는 칩 연결 단자를 가질 수 있다. 최근에는 복수의 반도체 칩들의 연결 구조의 신뢰성을 향상시키기 위한 연구들이 활발한 실정이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 구조적 신뢰성이 향상된 반도체 칩 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적 실시예로 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 활성 층을 갖는 반도체 기판; 상기 반도체 기판 내에서 수직 방향으로 연장되고, 상기 활성 층과 연결된 하면 및 상기 하면과 반대되고 상기 반도체 기판의 상기 제2 면보다 낮은 레벨에 있는 상면을 갖는 관통 전극; 상기 반도체 기판의 상기 제2 면 상의 패시베이션 층; 상기 패시베이션 층의 일 부분 및 상기 관통 전극의 상기 상면 상에 배치되고, 상기 관통 전극과 연결되도록 "T"형상의 수직 방향의 단면을 갖는 본딩 패드;를 포함하는 반도체 칩을 제공한다.
본 개시의 예시적 실시예로 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 활성 층을 갖는 반도체 기판; 상기 반도체 기판 내에서 수직 방향으로 연장되고, 상기 활성 층과 연결된 하면 및 상기 하면과 반대되고 상기 반도체 기판의 상기 제2 면보다 낮은 레벨에 있는 상면을 갖는 관통 전극; 상기 반도체 기판의 상기 제1 면 상에 있고, 상기 활성 층과 연결된 칩 패드; 상기 반도체 기판의 상기 제2 면 상의 패시베이션 층; 상기 패시베이션 층의 일 부분 및 상기 관통 전극의 상기 상면 상에 배치되고, 상기 관통 전극과 연결되도록 "T"형상의 수직 방향의 단면을 갖는 본딩 패드; 및 상기 본딩 패드의 하부에 배치되고, 상기 본딩 패드의 하면을 따라 컨포멀하게 형성된 패드 씨드 층;을 포함하는 반도체 칩을 제공한다.
본 개시의 예시적 실시예로 패키지 기판; 상기 패키지 기판 상에 탑재되는 하부 반도체 칩으로서, 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 하부 활성 층을 갖는 하부 반도체 기판; 상기 하부 반도체 기판 내에서 수직 방향으로 연장되고 상기 활성 층과 연결된 하면 및 상기 하면과 반대되고 상기 하부 반도체 기판의 상기 제2 면보다 낮은 레벨에 있는 상면을 갖는 하부 관통 전극; 상기 하부 반도체 기판의 상기 제2 면 상의 하부 패시베이션 층; 상기 하부 패시베이션 층의 일 부분 및 상기 하부 관통 전극의 상기 상면 상에 배치되고, 상기 하부 관통 전극과 연결되도록 "T"형상의 수직 방향의 단면을 갖는 하부 본딩 패드; 및 상기 하부 본딩 패드의 하부에 배치되고, 상기 하부 본딩 패드의 하면을 따라 컨포멀하게 형성된 하부 패드 씨드 층;을 포함하는 상기 하부 반도체 칩; 상기 하부 반도체 칩 상에 탑재된 상부 반도체 칩으로서, 상기 하부 반도체 칩을 향하는 제3 면 및 상기 제3 면에 반대되는 제4 면을 갖고 상기 제3 면과 인접한 부분에서 상부 활성 층을 갖는 상부 반도체 기판; 상기 상부 반도체 기판의 상기 제3 면에 배치되고 상기 상부 활성 층과 연결된 상부 칩 패드; 및 상기 상부 칩 패드 및 상기 하부 본딩 패드 사이에 개재된 상부 칩 연결 단자;를 포함하는 상기 상부 반도체 칩; 및 상기 패키지 기판 상에서 상기 하부 반도체 칩 및 상기 상부 반도체 칩을 둘러싸는 몰딩 층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 기술적 사상에 따른 반도체 칩은 수직 방향의 단면이 영문자 "T"형상인 본딩 패드 및 상기 본딩 패드의 하면을 따라 컨포멀하게 형성된 패드 씨드 층을 포함할 수 있다.
반도체 칩의 본딩 패드의 전술한 구조에 의해, 상기 본딩 패드 및 패드 씨드 층의 접촉 영역의 면적이 증가될 수 있다. 이에 따라, 상기 반도체 칩 상에 별도의 반도체 칩을 탑재시키는 단계에서, 본딩 패드 및 패드 씨드 층 사이의 박리 현상이 감소될 수 있다. 다시 말해, 반도체 칩 및 이를 포함하는 반도체 패키지의 구조적 신뢰성이 개선될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 칩의 단면도이다.
도 2 및 도 3은 도 1의 "A"로 표시된 영역을 확대한 도면들이다.
도 4는 본 개시의 예시적 실시예에 따른 반도체 칩의 단면도이다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 도 5의 "B"로 표시된 영역을 확대한 도면이다.
도 7은 비교 예에 따른 반도체 패키지의 일 부분을 확대한 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 칩의 제조 방법의 일부 단계들을 보여주는 플로우 차트이다.
또한, 도 10 내지 도 19는 본 개시의 예시적 실시예에 따른 반도체 칩의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시 예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 칩(10)의 단면도이다. 도 2 및 도 3은 도 1의 "A"로 표시된 영역을 확대한 도면들이다.
도 1 내지 도 3을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 칩(10)은 반도체 기판(110), 칩 패드(120), 관통 전극(130), 본딩 패드(140), 패드 씨드 층(150), 제1 패시베이션 층(160), 제2 패시베이션 층(170), 및 칩 연결 단자(180) 등을 포함할 수 있다.
본 개시의 예시적 실시예에 따른 반도체 칩(10)은 하부 반도체 칩(도 5, 30) 및 상기 하부 반도체 칩(30) 상에 탑재된 상부 반도체 칩(도 5, 40)을 포함하는 반도체 패키지에 있어서, 하부 반도체 칩(30)으로서 기능할 수 있다.
예시적인 실시예에서, 반도체 칩(10)은 로직 반도체 칩을 포함할 수 있다. 로직 반도체 칩은 예를 들어, CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 칩을 포함할 수 있다.
또한, 반도체 칩(10)은 메모리 반도체 칩을 포함할 수도 있다. 메모리 반도체 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수도 있다.
반도체 칩(10)의 반도체 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가질 수 있다. 예시적인 실시예에서, 반도체 기판(110)의 제1 면(110a)은 칩 패드(120)가 탑재되는 반도체 기판(110)의 하면일 수 있고, 반도체 기판(110)의 제2 면(110b)은 본딩 패드(140)가 탑재되는 반도체 기판(110)의 상면일 수 있다.
반도체 기판(110)은 제1 면(110a)과 인접한 부분에서 활성 층(AL)을 가질 수 있다. 예시적인 실시예에서, 활성 층(AL)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자 (microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
예시적인 실시예에서, 반도체 기판(110)은 실리콘(Si, silicon)을 포함할 수 있다. 또한, 반도체 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수도 있다. 다만, 반도체 기판(110)의 물질은 전술한 바에 한정되지 않는다.
반도체 칩(10)의 칩 패드(120)는 반도체 기판(110)의 제1 면(110a) 상에 배치되고, 활성 층(AL) 내의 복수의 개별 소자들과 전기적으로 연결되는 패드일 수 있다. 예를 들어, 칩 패드(120)는 복수 개로 제공될 수 있다.
예시적인 실시예에서, 칩 패드(120)의 물질은 알루미늄(Al)을 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 칩 패드(120)의 물질은 니켈(Ni), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 조합을 포함할 수 있다.
반도체 칩(10)의 관통 전극(130)은 반도체 기판(110)의 내부에서 수직 방향으로 연장되도록 배치될 수 있다. 수직 방향은 반도체 기판(110)의 제1 면(110a) 및 제2 면(110b)이 연장된 방향과 수직한 방향으로 정의될 수 있고, 수평 방향은 반도체 기판(110)의 제1 면(110a) 및 제2 면(110b)이 연장된 방향과 평행한 방향으로 정의될 수 있다.
예시적인 실시예에서, 관통 전극(130)은 기둥 형상일 수 있다. 예를 들어, 관통 전극(130)은 원기둥의 형상일 수 있고, 삼각 기둥, 사각 기둥 등의 다각 기둥 형상일 수도 있다. 또한, 관통 전극(130)은 반도체 기판(110)의 활성 층(AL)과 연결되는 하면(130a), 및 상기 하면(130a)에 반대되고 본딩 패드(140)와 연결되는 상면(130b)을 가질 수 있다.
도 1에서 관통 전극(130)이 반도체 기판(110)의 일 부분만을 통과하여 활성 층(AL)과 연결된 것으로 표현되었지만, 이에 한정되지 않고, 관통 전극(130)은 반도체 기판(110)을 완전히 통과하여 칩 패드(120)와 맞닿을 수도 있다.
예시적인 실시예에서, 관통 전극(130)의 상면(130b)의 레벨은 반도체 기판(110)의 제2 면(110b)의 레벨보다 낮을 수 있다. 이하에서, 제1 구성의 레벨은 상기 제1 구성이 반도체 기판(110)의 제1 면(110a)으로부터 수직 방향으로 형성하는 높이로 정의될 수 있다. 예를 들어, 관통 전극(130)의 상면(130b)의 레벨은 관통 전극(130)의 상면(130b)이 반도체 기판(110)의 제1 면(110a)으로부터 수직 방향으로 형성하는 높이로 정의될 수 있다. 또한, 반도체 기판(110)의 제2 면(110b)의 레벨은 반도체 기판(110)의 제2 면(110b)이 제1 면(110a)으로부터 수직 방향으로 형성하는 높이로 정의될 수 있다.
예시적인 실시예에서, 관통 전극(130)의 상면(130b)의 레벨이 반도체 기판(110)의 제2 면(110b)의 레벨보다 낮을 수 있어서, 상기 관통 전극(130)의 상부에는 반도체 기판(110)의 내면 및 관통 전극(130)의 상면(130b)에 의해 규정되는 기판 홈(도 15, 110H)이 제공될 수 있다. 상기 기판 홈(110H)은 후술할 본딩 패드(140) 및 패드 씨드 층(150)에 의해 채워질 수 있다.
예시적인 실시예에서, 관통 전극(130)은 상기 관통 전극(130)의 표면에 형성되는 배리어 막(미도시) 및 상기 배리어 막 내부를 채우는 매립 도전성 물질 층(미도시)을 포함할 수 있다.
반도체 칩(10)의 제1 패시베이션 층(160)은 반도체 기판(110)의 제2 면(110b) 상에 배치되는 절연성 물질의 층일 수 있다. 예를 들어, 제1 패시베이션 층(160)은 반도체 기판(110)의 제1 면(110b) 상에 배치되고, 패드 씨드 층(150)의 일 부분을 둘러쌀 수 있다. 또한, 제1 패시베이션 층(160)은 관통 전극(130)의 상면(130b)을 덮지 않을 수 있다.
예시적인 실시예에서, 제1 패시베이션 층(160)의 물질은 실리콘 질화물(SiN)을 포함할 수 있다. 다만 이에 한정되지 않고, 제1 패시베이션 층(160)의 물질은 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수도 있다.
반도체 칩(10)의 본딩 패드(140)는 제1 패시베이션 층(160)의 일 부분 및 관통 전극(130) 상에 배치되고, 상기 관통 전극(130)과 전기적으로 연결되는 패드일 수 있다. 또한, 본딩 패드(140)는 반도체 칩(10) 상에 탑재되는 별개의 반도체 칩(도 5, 40)이 포함하는 칩 연결 단자(도 5, 440)와 맞닿는 패드일 수 있다.
예시적인 실시예에서, 도 1을 참조하면, 본딩 패드(140)의 수직 방향의 단면은 영문자 "T"형상일 수 있다. 또한, 본딩 패드(140)의 수평 방향의 단면은 원 형상일 수 있다.
예시적인 실시예에서, 본딩 패드(140)는 제1 패드 부분(143) 및 제2 패드 부분(145)을 포함할 수 있다. 제1 패드 부분(143)은 반도체 기판(110) 및 제1 패시베이션 층(160)에 의해 포위되는 본딩 패드(140)의 일 부분일 수 있다. 또한, 제1 패드 부분(143)은 후술할 패드 씨드 층(150)의 제1 씨드 부분(153) 및 제2 씨드 부분(155)과 맞닿는 본딩 패드(140)의 일 부분일 수 있다.
예시적인 실시예에서, 제2 패드 부분(145)은 제1 패시베이션 층(160)의 일 부분 및 제1 패드 부분(143) 상에 배치되고, 상기 제1 패드 부분(143)의 수평 방향의 길이(143d)보다 큰 수평 방향의 길이(145d)를 갖는 본딩 패드(140)의 일 부분일 수 있다. 또한, 제2 패드 부분(145)은 후술할 패드 씨드 층(150)의 제3 씨드 부분(157)에 의해 지지되는 본딩 패드(140)의 일 부분일 수 있다.
예시적인 실시예에서, 본딩 패드(140)의 제1 패드 부분(143) 및 제2 패드 부분(145)은 일체화될 수 있다. 또한, 본딩 패드(140)의 제1 패드 부분(143) 및 제2 패드 부분(145)은 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예에서, 본딩 패드(140)의 제1 패드 부분(143)의 수직 방향의단면은 직사각형일 수 있다. 또한, 본딩 패드(140)의 제2 패드 부분(145)의 수직 방향의 단면은 제1 패드 부분(143)의 수평 방향의 길이(143d)보다 큰 수평 방향의 길이(145d)를 갖는 직사각형일 수 있다.
예시적인 실시예에서, 본딩 패드(140)의 제1 패드 부분(143)의 수평 방향의 길이(143d)는 약 2 마이크로미터 내지 약 6 마이크로미터일 수 있다. 예를 들어, 제1 패드 부분(143)의 수평 방향의 길이(143d)는 약 4 마이크로미터일 수 있다.
도 2를 참조하면, 본딩 패드(140)의 제1 패드 부분(143)의 수평 방향의 길이(143d) 및 패드 씨드 층(150)의 두께의 합은 관통 전극(130)의 수평 방향의 길이(130d)와 실질적으로 동일할 수 있다.
다만 이에 한정되지 않고, 도 3을 참조하면, 본딩 패드(140)의 제1 패드 부분(143)의 수평 방향의 길이(143d)는 관통 전극(130)의 수평 방향의 길이(130d)보다 클 수도 있다.
본딩 패드(140)의 제1 패드 부분(143)의 수평 방향의 길이(143d)가 관통 전극(130)의 수평 방향의 길이(130d)보다 클 수 있어서, 본딩 패드(140)의 구조적 신뢰성이 향상될 수 있다. 예를 들어, 본 개시의 예시적 실시예에 따른 반도체 칩(10) 상에 별도의 반도체 칩(도 5, 40)을 탑재시키는 단계에서, 본딩 패드(140) 및 패드 씨드 층(150) 사이의 박리 현상이 감소될 수 있다.
예시적인 실시예에서, 본딩 패드(140)의 제2 패드 부분(145)의 수평 방향의 길이(145d)는 약 15 마이크로미터 내지 약 20 마이크로미터일 수 있다. 예를 들어, 제2 패드 부분(145)의 수평 방향의 길이는 약 17 마이크로미터일 수 있다.
또한, 본딩 패드(140)의 제2 패드 부분(145)의 수직 방향의 길이(145h)는 약 2 마이크로미터 내지 약 3 마이크로미터일 수 있다. 예를 들어, 제2 패드 부분(145)의 수직 방향의 길이(145h)는 2.5 마이크로미터일 수 있다.
또한, 패드 씨드 층(150)의 두께가 제2 패드 부분(145)의 수직 방향의 길이(145h)보다 매우 작을 수 있어서, 상기 제2 패드 부분(145)의 수직 방향의 길이는 패드 씨드 층(150)의 두께를 포함하는 길이로 정의될 수도 있다.
예시적인 실시예에서, 본딩 패드(140)의 물질은 니켈(Ni), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 조합을 포함할 수 있다. 예를 들어, 본딩 패드(140)의 물질은 니켈(Ni) 상에 금(Au)이 적층된 구조일 수 있다.
반도체 칩(10)의 패드 씨드 층(150)은 본딩 패드(140)의 하부에 배치되고, 제1 패시베이션 층(160)의 일 부분, 반도체 기판(110)의 내면, 및 관통 전극(130)의 상면(130b)을 따라 컨포멀(conformal)하게 형성된 층일 수 있다. 다시 말해, 패드 씨드 층(150)은 본딩 패드(140)의 하면을 따라 컨포멀하게 형성된 층일 수 있다.
예시적인 실시예에서, 패드 씨드 층(150)의 두께는 약 200 나노미터 내지 약 300 나노미터일 수 있다. 예를 들어, 패드 씨드 층(150)의 두께는 약 250 나노미터일 수 있다.
예시적인 실시예에서, 패드 씨드 층(150)은 물리 기상 증착을 수행하여 형성될 수 있고, 본딩 패드(140)는 상기 패드 씨드 층(150)을 활용한 도금 공정을 수행하여 형성될 수 있다. 예를 들어, 본딩 패드(140)의 물질로서 구리(Cu)가 이용되는 경우, 패드 씨드 층(150)의 적어도 일 부분들은 확산 배리어 층으로서 작용할 수 있다.
예시적인 실시예에서, 패드 씨드 층(150)의 물질은 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 패드 씨드 층(150)의 구조는 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다. 다만, 패드 씨드 층(150)의 물질은 전술한 물질에 한정되지 않는다.
예시적인 실시예에서, 패드 씨드 층(150)은 제1 씨드 부분(153), 제2 씨드 부분(155), 및 제3 씨드 부분(157)을 포함할 수 있다. 제1 씨드 부분(153)은 관통 전극(130)의 상면(130b) 및 본딩 패드(140)의 제1 패드 부분(143)의 하면 사이에 개재된 패드 씨드 층(150)의 일 부분일 수 있다. 또한, 제1 씨드 부분(153)은 본딩 패드(140)의 제1 패드 부분(143)과 수직 방향으로 중첩되는 패드 씨드 층(150)의 일 부분일 수 있다.
예시적인 실시예에서, 제2 씨드 부분(155)은 제1 씨드 부분(153)으로부터 수직 방향으로 연장되고, 반도체 기판(110) 및 제1 패시베이션 층(160)의 내면 및 본딩 패드(140)의 제1 패드 부분(143)의 측면 사이에 개재되는 패드 씨드 층(150)의 일 부분일 수 있다. 또한, 제2 씨드 부분(155)은 제1 패드 부분(143)의 측면을 포위할 수 있다. 또한, 제2 씨드 부분(155)은 본딩 패드(140)의 제1 패드 부분(143)과 수평 방향으로 중첩되는 패드 씨드 층(150)의 일 부분일 수 있다.
예시적인 실시예에서, 제3 씨드 부분(157)은 제2 씨드 부분(155)으로부터 수평 방향으로 연장되어, 제1 패시베이션 층(160) 및 본딩 패드(140)의 제2 패드 부분(145) 사이에 개재될 수 있다. 또한, 제3 씨드 부분(157)은 상기 제2 패드 부분(145)의 가장자리를 지지하는 패드 씨드 층(150)의 일 부분일 수 있다. 또한, 제3 씨드 부분(157)은 본딩 패드(140)의 제1 패드 부분(143)과 수직 방향으로 중첩되지 않지만, 제2 패드 부분(145)과 수직 방향으로 중첩되는 패드 씨드 층(150)의 일 부분일 수 있다.
예시적인 실시예에서, 제2 패시베이션 층(170)은 반도체 기판(110)의 제1 면(110a) 상에 배치되고, 칩 패드(120)의 측면을 둘러싸는 절연성 물질의 층일 수 있다. 또한, 제2 패시베이션 층(170)은 칩 패드(120)의 본딩 면을 덮지 않을 수 있다.
예시적인 실시예에서, 제2 패시베이션 층(170)의 물질은 실리콘 질화물(SiN)을 포함할 수 있다. 다만 이에 한정되지 않고, 제1 패시베이션 층(170)의 물질은 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수도 있다.
반도체 칩(10)의 칩 연결 단자(180)는 상기 반도체 칩(10)을 패키지 기판(도 5, 710)과 전기적으로 연결시키기 위한 연결 단자일 수 있다. 다만 전술한 바에 한정되지 않고, 칩 연결 단자(180)는 반도체 칩들 사이의 전기적 연결을 위한 연결 단자일 수도 있다.
예시적인 실시예에서, 칩 연결 단자(180)는 칩 패드(120)의 본딩 면에 부착될 수 있다. 칩 연결 단자(180)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
비교 예에 따른 반도체 칩의 경우, 상기 반도체 칩이 포함하는 본딩 패드 및 패드 씨드 층은 상면 및 하면이 평행하고, 상면 및 하면의 형상 및 면적이 동일한 판(plate) 형상일 수 있다.
본 개시의 예시적 실시예에 따른 반도체 칩(10)은 수직 방향의 단면이"T"형상인 본딩 패드(140), 및 상기 본딩 패드(140)의 하면을 따라 컨포멀하게 형성된 패드 씨드 층(150)을 포함할 수 있다.
본 개시의 예시적 실시예에 따른 반도체 칩(10)의 본딩 패드(140) 및 패드 씨드 층(150)의 접촉 영역의 면적은 비교 예에 따른 반도체 칩의 본딩 패드 및 패드 씨드 층의 접촉 영역의 면적보다 클 수 있다.
이에 따라, 본 개시의 예시적 실시예에 따른 반도체 칩(10)의 본딩 패드(140)의 구조적 신뢰성이 향상될 수 있다. 예를 들어, 반도체 칩(10) 상에 별도의 반도체 칩(도 5, 40)을 탑재시키는 단계에서, 본딩 패드(140) 및 패드 씨드 층(150) 사이의 박리 현상이 감소될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 반도체 칩(20)의 단면도이다.
도 4를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 칩(20)은 반도체 기판(110), 칩 패드(120), 관통 전극(130), 본딩 패드(140), 패드 씨드 층(150), 제1 패시베이션 층(160), 제2 패시베이션 층(170), 재배선 구조물(210), 언더 범프 메탈(Under Bump Metal, UBM, 220), 및 칩 연결 단자(230) 등을 포함할 수 있다.
이하에서는 도 1의 반도체 칩(10) 및 도 4의 반도체 칩(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
반도체 칩(20)의 재배선 구조물(210)은 반도체 기판(110)의 제1 면(110a) 상에 배치되는 구조물일 수 있다. 예시적인 실시예에서, 재배선 구조물(210)은 재배선 절연 층(213), 상기 재배선 절연 층(213) 내에서 수평 방향으로 연장된 재배선 라인 패턴(215), 및 상기 재배선 절연 층(213) 내에서 수직 방향으로 연장된 재배선 비아 패턴(217)을 포함할 수 있다.
재배선 절연 층(213)은 재배선 라인 패턴(215) 및 재배선 비아 패턴(217)을감싸는 절연성 물질 층일 수 있다. 예시적인 실시예에서, 재배선 절연 층(213)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 재배선 절연 층(213)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
예시적인 실시예에서, 재배선 절연 층(213)은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectric) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 재배선 절연 층(213)은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다.
도 4에 도시된 바와 달리, 재배선 라인 패턴(215)은 재배선 절연 층(213) 내에서 복수 개의 층들을 가질 수 있고, 상기 재배선 라인 패턴(215)은 재배선 비아 패턴(217)을 통해 전기적으로 연결될 수 있다.
예시적인 실시예에서, 재배선 비아 패턴(217)의 일부는 칩 패드(120) 및 재배선 라인 패턴(215)을 전기적으로 연결시킬 수 있다. 또한, 재배선 비아 패턴(217)의 일부는 재배선 라인 패턴(215) 및 언더 범프 메탈(220)을 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 재배선 라인 패턴(215) 및 재배선 비아 패턴(217)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 재배선 라인 패턴(215) 및 재배선 비아 패턴(217)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
반도체 칩(20)의 언더 범프 메탈(220)은 재배선 구조물(210)의 일 면에 부착되고, 재배선 비아 패턴(233)과 연결되는 패드일 수 있다. 언더 범프 메탈(220)의 일 면은 재배선 비아 패턴(217)과 맞닿을 수 있고, 상기 일 면과 반대되는 타 면은 칩 연결 단자(230)와 맞닿을 수 있다.
언더 범프 메탈(220)의 물질은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있지만 이들에 한정되는 것은 아니다.
반도체 칩(20)의 칩 연결 단자(230)는 언더 범프 메탈(220)에 부착되고, 재배선 라인 패턴(215) 및 재배선 비아 패턴(217)을 통해 반도체 기판(110)의 활성 층(AL)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 칩 연결 단자(230)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 단면도이다. 도 6은 도 5의 "B"로 표시된 영역을 확대한 도면이다.
도 5 및 도 6을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(1)는 복수의 반도체 칩들(30, 40)을 포함하는 반도체 패키지일 수 있다. 구체적으로, 반도체 패키지(1)는 하부 반도체 칩(30) 및 상기 하부 반도체 칩(30) 상에 탑재된 상부 반도체 칩(40)을 포함하는 반도체 패키지일 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(1)는 하부 반도체 칩(30), 상부 반도체 칩(40), 패키지 기판(710), 패키지 연결 단자(720), 접착 층(730), 언더필 부재(760), 몰딩 층(770) 등을 포함할 수 있다.
반도체 패키지(1)가 포함하는 하부 반도체 칩(30) 및 상부 반도체 칩(40)은 이종의 반도체 칩일 수 있다. 예를 들어, 반도체 패키지(1)는 서로 다른 종류의 반도체 칩들(30, 40)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(SIP)일 수 있다.
예를 들어, 하부 반도체 칩(30)이 메모리 반도체 칩인 경우, 상부 반도체 칩(40)은 로직 반도체 칩일 수 있다. 또한, 하부 반도체 칩(30)이 로직 반도체 칩인 경우, 상부 반도체 칩(40)은 메모리 반도체 칩일 수 있다.
하부 반도체 칩(30)은 패키지 기판(710) 상에 탑재되는 반도체 칩일 수 있다. 하부 반도체 칩(30)은 하부 활성 층(AL_1)을 갖는 하부 반도체 기판(310), 하부 칩 패드(320), 하부 관통 전극(330), 하부 본딩 패드(340), 하부 패드 씨드 층(350), 제1 하부 패시베이션 층(360), 제2 하부 패시베이션 층(370), 및 하부 칩 연결 단자(380) 등을 포함할 수 있다.
하부 반도체 칩(30)에 대한 기술적 사상은 도 1 및 도 2를 참조하여 설명한 반도체 칩(10)의 내용과 중복되므로 자세한 내용은 생략한다. 하부 반도체 칩(30)은 하부 칩 연결 단자(380)를 통해 패키지 기판(710)과 연결될 수 있다.
하부 반도체 칩(30)의 하부 본딩 패드(340)는 제1 하부 패드 부분(343) 및 제2 하부 패드 부분(345)을 포함할 수 있다. 제1 하부 패드 부분(343)은 하부 반도체 기판(310) 및 제1 하부 패시베이션 층(360)에 의해 포위되는 하부 본딩 패드(140)의 일 부분일 수 있다.
예시적인 실시예에서, 제2 하부 패드 부분(345)은 제1 하부 패시베이션 층(360)의 일 부분 및 제1 하부 패드 부분(343) 상에 배치되고, 제1 하부 패드 부분(343)의 수평 방향의 길이(343d)보다 큰 수평 방향의 길이(345d)를 갖는 하부 본딩 패드(340)의 일 부분일 수 있다.
예시적인 실시예에서, 하부 본딩 패드(340)의 제1 하부 패드 부분(343)의 수평 방향의 길이(343d)는 약 2 마이크로미터 내지 약 6 마이크로미터일 수 있다. 예를 들어, 제1 하부 패드 부분(343)의 수평 방향의 길이(343d)는 약 4 마이크로미터일 수 있다.
예시적인 실시예에서, 하부 본딩 패드(340)의 제2 하부 패드 부분(345)의 수평 방향의 길이(345d)는 약 15 마이크로미터 내지 약 20 마이크로미터일 수 있다. 예를 들어, 제2 하부 패드 부분(345)의 수평 방향의 길이는 약 17 마이크로미터일 수 있다.
예시적인 실시예에서, 하부 본딩 패드(340)의 제1 하부 패드 부분(343)의 수평 방향의 길이(343d) 및 하부 패드 씨드 층(350)의 두께의 합은 하부 관통 전극(330)의 수평 방향의 길이(330d)와 실질적으로 동일할 수 있다.
다만 이에 한정되지 않고, 하부 본딩 패드(340)의 제1 하부 패드 부분(343)의 수평 방향의 길이(343d)는 하부 관통 전극(330)의 수평 방향의 길이(330d)보다 클 수도 있다. 하부 본딩 패드(340)의 제1 하부 패드 부분(343)의 수평 방향의 길이(343d)가 하부 관통 전극(330)의 수평 방향의 길이(330d)보다 클 수 있어서, 하부 본딩 패드(340)의 구조적 신뢰성이 향상될 수 있다.
또한, 하부 본딩 패드(340)의 제2 하부 패드 부분(345)의 수직 방향의 길이(345h)는 약 2 마이크로미터 내지 약 3 마이크로미터일 수 있다. 예를 들어, 제2 하부 패드 부분(345)의 수직 방향의 길이(345h)는 2.5 마이크로미터일 수 있다.
예시적인 실시예에서, 하부 반도체 칩(30)의 하부 패드 씨드 층(350)은 제1 하부 씨드 부분(353), 제2 하부 씨드 부분(355), 및 제3 하부 씨드 부분(357)을 포함할 수 있다. 제1 하부 씨드 부분(353)은 관통 전극(330)의 상면 및 하부 본딩 패드(340)의 제1 하부 패드 부분(343)의 하면 사이에 개재된 하부 패드 씨드 층(350)의 일 부분일 수 있다. 또한, 제1 하부 씨드 부분(353)은 하부 본딩 패드(340)의 제1 하부 패드 부분(343)과 수직 방향으로 중첩되는 하부 패드 씨드 층(350)의 일 부분일 수 있다.
예시적인 실시예에서, 제2 하부 씨드 부분(355)은 하부 반도체 기판(310) 및 제1 하부 패시베이션 층(360)의 내면 및 하부 본딩 패드(340)의 제1 하부 패드 부분(343)의 측면 사이에 개재되어, 상기 제1 하부 패드 부분(343)의 측면을 포위하는 하부 패드 씨드 층(350)의 일 부분일 수 있다. 또한, 제2 하부 씨드 부분(355)은 하부 본딩 패드(340)의 제1 하부 패드 부분(343)과 수평 방향으로 중첩되는 하부 패드 씨드 층(350)의 일 부분일 수 있다.
예시적인 실시예에서, 제3 하부 씨드 부분(357)은 제1 하부 패시베이션 층(360) 및 하부 본딩 패드(340)의 제2 하부 패드 부분(345) 사이에 개재되어, 상기 제2 하부 패드 부분(345)의 가장자리를 지지하는 하부 패드 씨드 층(350)의 일 부분일 수 있다. 또한, 제3 하부 씨드 부분(357)은 하부 본딩 패드(340)의 제1 하부 패드 부분(343)과 수직 방향으로 중첩되지 않지만, 제2 하부 패드 부분(345)과 수직 방향으로 중첩되는 하부 패드 씨드 층(350)의 일 부분일 수 있다.
상부 반도체 칩(40)은 하부 반도체 칩(30)에 탑재되고, 상기 하부 반도체 칩(30)과 전기적으로 연결되는 반도체 칩일 수 있다.
상부 반도체 칩(40)은 상부 활성 층(AL_2)을 갖는 상부 반도체 기판(410), 상부 칩 패드(420), 상부 패시베이션 층(430), 상부 칩 연결 단자(440) 등을 포함할 수 있다. 이하에서는, 하부 반도체 칩(40) 및 상부 반도체 칩(40)의 중복된 내용은 생략하고 차이점을 위주로 설명한다.
상부 반도체 칩(40)의 상부 반도체 기판(410)은 하부 반도체 칩(30)을 향하는 제3 면(410a) 및 상기 제3 면(410a)에 반대되는 제4 면(410b)을 가질 수 있다. 또한, 상부 반도체 칩(40)은 제3 면(410a)과 인접한 부분에서 상부 활성 층(AL_2)을 가질 수 있다.
상부 반도체 칩(40)의 상부 칩 패드(420)는 상부 반도체 기판(410)의 제3 면(410a) 상에 배치되고, 상부 활성 층(AL_2)과 연결되는 패드일 수 있다.
상부 반도체 칩(40)의 상부 패시베이션 층(430)은 상부 반도체 기판(410)의 제3 면(410a) 상에 배치되고, 상부 칩 패드(420)의 측부를 둘러싸는 절연성 물질의 층일 수 있다.
상부 반도체 칩(40)의 상부 칩 연결 단자(440)는 하부 반도체 칩(30) 및 상부 반도체 칩(40)을 연결시키기 위한 연결 단자일 수 있다. 구체적으로, 상부 칩 연결 단자(440)는 하부 반도체 칩(30)의 하부 본딩 패드(340) 및 상부 반도체 칩(40)의 상부 칩 패드(420) 사이에 개재되어, 하부 반도체 칩(30) 및 상부 반도체 칩(40)을 전기적으로 연결시킬 수 있다.
패키지 기판(710)은 복수의 반도체 칩들(30, 40)이 탑재되고, 상기 복수의반도체 칩들(30, 40)을 외부 장치와 연결시키기 위한 기판일 수 있다. 예시적인 실시예에서, 패키지 기판(710)은 제1 패키지 기판 패드(713) 및 제2 패키지 기판 패드(715)를 포함하는 양면 인쇄 회로 기판(double-sided PCB)일 수 있다. 다만 전술한 바에 한정되지 않고, 패키지 기판(710)은 일 면에서만 제1 패키지 기판 패드(313)를 포함하는 단면 인쇄 회로 기판일 수도 있다.
예시적인 실시예에서, 패키지 기판(710)은 인쇄 회로 기판의 구조 및 물질에 한정되지 않고, 세라믹 기판과 같은 다양한 종류의 기판들을 포함할 수도 있다.
패키지 연결 단자(720)는 패키지 기판(710)의 제2 패키지 기판 패드(715)에 부착되고, 반도체 패키지(1)를 외부 장치와 연결시키기 위한 연결 단자일 수 있다. 예를 들어, 패키지 연결 단자(720)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
접착 층(730)은 하부 반도체 칩(30) 및 상부 반도체 칩(40) 사이에 배치되고, 하부 반도체 칩(30)의 하부 본딩 패드(340) 및 상부 반도체 칩(40)의 상부 칩 연결 단자(440)를 감싸는 층일 수 있다.
또한, 접착 층(730)은 하부 반도체 칩(30) 상에 상부 반도체 칩(40)을 고정시키기 위한 접착 물질을 포함할 수 있다. 예를 들어, 접착 층(730)은 DAF(Die Attach Film)일 수 있다. 다만, 접착 층(730)의 종류는 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 접착 층(730)의 측면은 하부 반도체 칩(30)의 측면, 및 상부 반도체 칩(40)의 측면 중 적어도 어느 하나의 면과 동일 평면 상에 있을 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 접착 층(730)의 측면은 하부 반도체 칩(30)의 측면 및 상부 반도체 칩(40)의 측면과 동일 평면 상에 있을 수 있다.
언더필 부재(760)는 하부 반도체 칩(30) 및 패키지 기판(710) 사이의 공간을 채우고, 하부 반도체 칩(30)의 하부 칩 연결 단자(380)를 감싸는 층일 수 있다. 언더필 부재(760)는 패키지 기판(710) 상에 하부 반도체 칩(30)을 고정시키도록 구성된 층일 수 있다.
예시적인 실시예에서, 언더필 부재(760)는 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 언더필 부재(760)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
몰딩 층(770)은 패키지 기판(710) 상에서 복수의 반도체 칩들(30, 40)을 둘러싸는 층일 수 있다. 또한, 몰딩 층(770)은 복수의 반도체 칩들(30, 40)을 패키지 기판(710) 상에 고정시키는 층일 수 있다.
예시적인 실시예에서, 몰딩 층(770)은 패키지 기판(710)과 함께 반도체 패키지(1)의 외관을 형성할 수 있다. 예를 들어, 몰딩 층(770)의 측면 및 패키지 기판(710)의 측면은 반도체 패키지(1)의 측면을 형성할 수 있다. 또한, 몰딩 층(770)의 상면은 반도체 패키지(1)의 상면을 형성할 수 있고, 패키지 기판(710)의 하면은 반도체 패키지(1)의 하면을 형성할 수 있다. 또한, 몰딩 층(770)의 측면은 패키지 기판(710)의 측면과 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 몰딩 층(770)은 상부 반도체 칩(40)의 상부 반도체 기판(410)의 제4 면(410_b)을 감쌀 수 있다. 다만 이에 한정되지 않고, 몰딩 층(770)의 일 면은 상부 반도체 기판(410)의 제4 면(410_b)과 동일 평면 상에 있을 수도 있다. 상부 반도체 기판(410)의 제4 면(410_b)이 몰딩 층(770)에 의해 외부에 노출되는 경우, 반도체 패키지(1)가 얇고 가벼워질 수 있고, 상기 반도체 패키지(1)의 방열 성능이 개선될 수 있다.
예시적인 실시예에서, 몰딩 층(770)은 에폭시 몰딩 컴파운드의 물질을 포함할 수 있다. 다만, 몰딩 층(770)의 물질은 전술한 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수도 있다
도 7은 비교 예에 따른 반도체 패키지의 일 부분을 확대한 도면이다.
이하에서는, 도 6 및 도 7을 함께 참조하여, 본 개시의 예시적 실시예에 따른 반도체 패키지(1) 및 비교 예에 따른 반도체 패키지(1')를 비교하여 설명하도록 한다.
도 7을 참조하면, 비교 예에 따른 반도체 패키지(1')는 하부 반도체 칩(30'), 하부 반도체 칩(30') 상에 탑재되는 상부 반도체 칩(40'), 및 하부 반도체 칩(30') 및 상부 반도체 칩(40') 사이에 개재된 접착 층(730')을 포함할 수 있다.
하부 반도체 칩(30')은 하부 반도체 기판(310'), 하부 패시베이션 층(360'), 하부 관통 전극(330'), 하부 본딩 패드(340'), 및 하부 패드 씨드 층(350')을 포함할 수 있다.
또한, 상부 반도체 칩(40')은 상부 반도체 기판(410'), 상부 칩 패드(420'), 상부 패시베이션 층(430'), 및 상부 칩 연결 단자(440')를 포함할 수 있다.
하부 반도체 칩(30')의 하부 관통 전극(330')의 상면(330b')의 레벨은 하부 반도체 기판(310')의 제2 면(310b')의 레벨보다 높을 수 있다. 예를 들어, 하부 관통 전극(330')의 상면(330b')은 하부 반도체 기판(310') 상에 배치된 하부 패시베이션 층(360')의 일 면과 동일 평면 상에 있을 수 있다.
또한, 하부 반도체 칩(30')의 하부 패드 씨드 층(350') 및 하부 본딩 패드(340')의 수직 방향에 따른 수평 방향의 단면적은 균일할 수 있다. 이에 따라, 하부 패드 씨드 층(350')의 하부 패드 씨드 층(350') 및 하부 본딩 패드(340')의 수직 방향의 단면적은 직사각형일 수 있다.
다시 도 6을 참조하면, 본 개시의 예시적 실시예에 따른 하부 반도체 칩(30)의 하부 관통 전극(330)의 상면(330b)의 레벨은 하부 반도체 기판(310)의 제2 면(310b)의 레벨보다 낮을 수 있다.
이에 따라, 하부 관통 전극(330)의 상부에는 하부 반도체 기판(310)의 내면 및 하부 관통 전극(330)의 상면(330b)에 의해 규정되는 기판 홈(도 15, 110H)이 제공될 수 있다. 하부 반도체 칩(30)의 하부 본딩 패드(340) 및 하부 패드 씨드 층(350)은 하부 반도체 기판(310)의 기판 홈(110H)을 채울 수 있다.
본 개시의 예시적 실시예에 따른 하부 본딩 패드(340)의 수직 방향의 단면은 영문자 "T" 형상일 수 있다. 예를 들어, 하부 본딩 패드(340)의 제1 하부 패드 부분(343)의 수직 방향의 단면은 직사각형일 수 있다. 또한, 하부 본딩 패드(340)의 제2 하부 패드 부분(345)의 수직 방향의 단면은 제1 하부 패드 부분(343)의 수평 방향의 길이(343d)보다 큰 수평 방향의 길이(345d)를 갖는 직사각형일 수 있다.
또한, 하부 패드 씨드 층(350)은 하부 본딩 패드(340)의 하면을 따라 컨포멀하게 형성될 수 있다. 예를 들어, 하부 패드 씨드 층(350)의 제1 하부 씨드 부분(353)은 제1 하부 패드 부분(343)과 수직 방향으로 중첩되는 하부 패드 씨드 층(350)의 일 부분일 수 있고, 제2 하부 씨드 부분(355)은 제1 하부 패드 부분(343)의 측면을 포위하는 하부 패드 씨드 층(350)의 일 부분일 수 있고, 제3 하부 씨드 부분(357)은 하부 본딩 패드(340)의 제1 하부 패드 부분(343)과 수직 방향으로 중첩되지 않지만, 제2 하부 패드 부분(345)과 수직 방향으로 중첩되는 하부 패드 씨드 층(350)의 일 부분일 수 있다.
본 개시의 예시적인 실시예에 따른 반도체 패키지(1)의 하부 반도체 칩(30)의 하부 본딩 패드(340) 및 하부 패드 씨드 층(350)의 접촉 영역의 면적은 비교 예에 따른 반도체 패키지(1')의 하부 반도체 칩(30')의 하부 본딩 패드(340') 및 하부 패드 씨드 층(350')의 접촉 영역의 면적보다 클 수 있다.
구체적으로, 본 개시의 예시적인 실시예에 따른 반도체 패키지(1)의 하부 반도체 칩(30)의 하부 본딩 패드(340) 및 하부 패드 씨드 층(350)의 접촉 영역의 면적은 비교 예에 따른 반도체 패키지(1')의 하부 반도체 칩(30')의 하부 본딩 패드(340') 및 하부 패드 씨드 층(350')의 접촉 영역의 면적보다 하부 본딩 패드(340)의 제1 하부 패드 부분(343)의 측면의 면적만큼 더 클 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 하부 반도체 칩(30)의 하부 관통 전극(330)이 상면(330b)의 레벨은 하부 반도체 기판(310)의 제2 면(310b)의 레벨보다 낮고, 상기 하부 관통 전극(330)과 연결되는 하부 본딩 패드(340)의 수직 방향의 단면이 영문자 "T" 형상일 수 있어서, 하부 반도체 칩(30)의 하부 본딩 패드(340) 및 하부 패드 씨드 층(350)의 접촉 영역의 면적이 증대될 수 있다.
이에 따라, 하부 반도체 칩(30) 상에 상부 반도체 칩(40)을 탑재시키는 단계에서(즉, 하부 반도체 칩(30)의 하부 본딩 패드(340) 및 상부 반도체 칩(40)의 상부 칩 연결 단자(440)를 컨택시키는 단계에서), 상기 하부 본딩 패드(340) 및 상기 하부 패드 씨드 층(350) 사이의 박리 현상이 감소될 수 있다.
즉, 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 구조적 신뢰성이 향상될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지(2)의 단면도이다.
도 8을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(2)는 패키지 기판(710), 패키지 연결 단자(720), 하부 반도체 칩(50), 중간 반도체 칩(80), 및 상부 반도체 칩(90), 제1 접착 층(730a), 제2 접착 층(730b), 언더필 부재(760), 몰딩 층(770), 및 히트 싱크(790) 등을 포함할 수 있다.
이하에서는, 도 7의 반도체 패키지(1) 및 도 8의 반도체 패키지(2)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
예시적인 실시예에서, 도 7의 반도체 패키지(2)가 3개의 반도체 칩들(50, 80, 90)을 포함하는 것으로 도시되었으나, 상기 반도체 패키지(2)가 포함하는 반도체 칩들의 개수는 전술한 바에 제한되지 않는다.
본 개시의 예시적 실시예에 따른 반도체 패키지(2)는 하부 반도체 칩(50) 및 상부 반도체 칩(90) 사이에 개재된 중간 반도체 칩(80)을 더 포함할 수 있다.
하부 반도체 칩(50)은 하부 활성 층(AL_1)을 갖는 하부 반도체 기판(510), 하부 칩 패드(520), 하부 관통 전극(530), 하부 본딩 패드(540), 하부 패드 씨드 층(550), 제1 하부 패시베이션 층(560), 제2 하부 패시베이션 층(570), 및 하부 칩 연결 단자(580) 등을 포함할 수 있다.
또한, 상부 반도체 칩(90)은 상부 활성 층(AL_2)을 갖는 상부 반도체 기판(910), 상부 칩 패드(920), 상부 패시베이션 층(930), 상부 칩 연결 단자(940) 등을 포함할 수 있다.
반도체 패키지(2)의 하부 반도체 칩(50) 및 상부 반도체 칩(90)에 관한 기술적 사상은 도 7을 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
중간 반도체 칩(80)은 중간 활성 층(AL_3)을 갖는 중간 반도체 기판(810), 중간 칩 패드(820), 중간 관통 전극(830), 중간 본딩 패드(840), 중간 패드 씨드 층(850), 제1 중간 패시베이션 층(860), 제2 중간 패시베이션 층(870), 및 중간 칩 연결 단자(880) 등을 포함할 수 있다.
중간 반도체 칩(80)의 중간 본딩 패드(840) 및 중간 패드 씨드 층(850)의 구조는 하부 반도체 칩(50)의 하부 본딩 패드(540) 및 하부 패드 씨드 층(550)의 구조와 실질적으로 동일할 수 있으므로, 중간 반도체 칩(80)의 중간 본딩 패드(840) 및 중간 패드 씨드 층(850)에 대한 자세한 설명은 생략한다.
예시적인 실시예에서, 중간 반도체 칩(80)의 중간 칩 연결 단자(880)는 하부 반도체 칩(50)의 하부 본딩 패드(540) 및 상기 중간 반도체 칩(80)의 중간 칩 패드(820) 사이에 개재되어, 상기 하부 반도체 칩(50) 및 상기 중간 반도체 칩(80)을 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 중간 반도체 칩(80)의 중간 본딩 패드(840)는 상부 반도체 칩(90)의 상부 칩 연결 단자(940)와 맞닿을 수 있다. 다시 말해, 상부 반도체 칩(90)의 상부 칩 연결 단자(940)는 중간 반도체 칩(80)의 중간 본딩 패드(840) 및 상부 반도체 칩(90)의 상부 칩 패드(920) 사이에 개재되어, 상기 중간 반도체 칩(80) 및 상기 상부 반도체 칩(90)을 전기적으로 연결시킬 수 있다.
반도체 패키지(2)의 제1 접착 층(730a)은 중간 반도체 칩(80) 및 상부 반도체 칩(90) 사이에 배치되고, 중간 반도체 칩(80)의 중간 본딩 패드(840) 및 상부 반도체 칩(90)의 상부 칩 연결 단자(940)를 감싸는 층일 수 있다.
반도체 패키지(2)의 제2 접착 층(730b)은 하부 반도체 칩(50) 및 중간 반도체 칩(80) 사이에 배치되고, 하부 반도체 칩(50)의 하부 본딩 패드(540) 및 중간 반도체 칩(80)의 중간 칩 연결 단자(880)를 감싸는 층일 수 있다.
반도체 패키지(2)의 언더필 부재(760)는 하부 반도체 칩(50) 및 패키지 기판(710) 사이의 공간을 채우고, 하부 반도체 칩(50)의 하부 칩 연결 단자(580)를 감싸는 층일 수 있다.
몰딩 층(770)은 패키지 기판(710) 상에서 복수의 반도체 칩들(50, 80, 90)을 둘러싸는 층일 수 있다. 또한, 몰딩 층(770)은 복수의 반도체 칩들(50, 80, 90)을 패키지 기판(710) 상에 고정시키는 층일 수 있다.
예시적인 실시예에서, 몰딩 층(770)의 상면은 상부 반도체 칩(90)의 상면과 동일 평면 상에 있을 수 있다. 다만 전술한 바에 한정되지 않고, 몰딩 층(770)은 상부 반도체 칩(90)의 상면을 덮을 수도 있다.
또한, 히트 싱크(790)는 몰딩 층(770) 상에 부착되어, 반도체 칩들(50, 80, 90)에서 발생하는 열을 외부로 방출하도록 구성될 수 있다.
예시적인 실시예에서, 히트 싱크(790)는 열 전도성이 우수한 금속계 물질을 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 히트 싱크(790)는 세라믹계 물질, 탄소계 물질, 고분자계 물질 등을 포함할 수 있다.
또한, 반도체 패키지(2)의 방열 성능을 개선시키기 위해, 히트 싱크(790)의 구조는 오목함과 볼록함이 반복되는 요철 구조로 제공될 수도 있다.
예시적인 실시예에서, 히트 싱크(790)는 접착 필름(795)에 의해 몰딩 층(770) 상에 고정될 수 있다. 예를 들어, 접착 필름(795)은 자체적으로 접착 특성이 있을 수 있고, 또한 별도의 열전도성 접착 테이프와 접착되어 제공될 수 있다. 예를 들어, 접착 테이프는 양면의 접착 테이프일 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 칩(10)의 제조 방법(S100)의 일부 단계들을 보여주는 플로우 차트이다. 또한, 도 10 내지 도 19는 본 개시의 예시적 실시예에 따른 반도체 칩(10)의 제조 방법(S100)의 각 단계들을 보여주는 도면들이다.
도 9를 참조하면, 본 개시의 예시적 실시에에 따른 반도체 칩(10)의 제조 방법(S100)은 반도체 기판(110)의 일 부분을 제거하여 관통 전극(130)을 노출시키는 단계(S1100), 반도체 기판(110) 상에 패시베이션 층(160)을 형성하는 단계(S1200), 관통 전극(130)의 일 부분을 식각하는 단계(S1300), 반도체 기판(110) 상에 패드 씨드 층(150)을 형성하는 단계(S1400), 및 반도체 기판(110) 상에 본딩 패드(140)를 형성하는 단계(S1500)를 포함할 수 있다.
도 9 내지 도 12를 함께 참조하면, S1100 단계는, 반도체 기판(110)의 일 부분을 그라인딩 하는 단계(S1150), 반도체 기판(110)의 일 부분을 선택적으로 제거하는 단계(S1170)를 포함할 수 있다.
도 10을 참조하면, 제1 면(110a) 및 제2 면(110b)을 갖고, 제1 면(110a)에 인접한 활성 층(AL)을 갖는 반도체 기판(110) 및 상기 반도체 기판(110)의 내부에 매립되어 상기 활성 층(AL)과 연결된 관통 전극(130)이 제공될 수 있다.
예시적인 실시예에서, 반도체 기판(110)의 수직 방향의 길이는 700 마이크로미터 이상으로 제공될 수 있다. 예를 들어, 반도체 기판(110)의 수직 방향의 길이는 약 770 마이크로미터일 수 있다. 또한, 반도체 기판(110)의 내부에 매립된 관통 전극(130)의 수직 방향의 길이는 약 50 마이크로미터일 수 있다.
도 11을 참조하면, S1150 단계는 반도체 기판(110)의 제2 면(110b)을 그라인딩하여 상기 반도체 기판(110)의 일부를 제거하는 단계일 수 있다. 예시적인 실시예에서, S1100 단계에서, 반도체 기판(110)의 제2 면(110b)의 레벨이 관통 전극(130)의 상면의 레벨보다 상대적으로 다소 높을 때까지, 상기 반도체 기판(110)의 일부가 물리적으로 제거될 수 있다.
도 12를 참조하면, S1170 단계는 반도체 기판(110)의 일 부분을 선택적으로 제거하여 관통 전극(130)을 상기 반도체 기판(110)으로부터 노출시키는 단계일 수 있다. 예시적인 실시예에서, S1170 단계에서, 반도체 기판(110)의 제2 면(110b)의 레벨이 관통 전극(130)의 상면의 레벨보다 낮을 때까지 상기 반도체 기판(110)의 일 부분이 제거될 수 있다.
예시적인 실시예에서, 반도체 기판(110)이 실리콘 물질을 포함하는 경우, 반도체 기판(110)의 일 부분은 화학 용액을 통해 제거될 수 있다. 상기 화학 용액은 화학 반응을 통해 반도체 기판(110)만을 선택적으로 제거하는 용액일 수 있다. S1170 단계에서, 관통 전극(130)은 상기 화학 용액과 화학 반응을 일으키지 않아 제거되지 않을 수 있다.
도 9, 도 13, 및 도 14를 함께 참조하면, S1200 단계는 반도체 기판(110)의 제2 면(110b) 상에 패시베이션 층(160)을 도포하는 단계(S1230) 및 패시베이션 층(160)의 일부 및 관통 전극(130)의 일부를 식각하는 단계(S1250)를 포함할 수 있다.
예시적인 실시예에서, 도 13을 참조하면, S1230 단계에서, 제1 패시베이션 층(160)은 반도체 기판(110)의 제2 면(110b) 상에 도포되어 반도체 기판(110)으로부터 노출된 관통 전극을 덮을 수 있다.
예시적인 실시예에서, 도 14를 참조하면, S1250 단계에서, 관통 전극(130)의 일 면이 노출될 때까지, 패시베이션 층(160) 및 관통 전극(130)의 일 부분이 그라인딩될 수 있다.
예시적인 실시예에서, S1250 단계가 수행되면, 상기 패시베이션 층(160)의 일 면과 관통 전극(130)의 일 면은 동일 평면 상에 있을 수 있다. 다시 말해, 패시베이션 층(160)은 반도체 기판(110)의 제2 면(110b) 상에서 관통 전극(130)의 측부를 둘러쌀 수 있고, 관통 전극(130)의 상면을 외부에 노출시킬 수 있다.
도 9 및 도 15를 함께 참조하면, S1300 단계는 반도체 기판(110)을 식각하지 않고, 관통 전극(130)의 일 부분만을 선택적으로 식각하는 단계일 수 있다.
예시적인 실시예에서, S1300 단계는, 관통 전극(130)만을 선택적으로 용해시키는 화학 약품을 사용하여 상기 관통 전극(130)의 일부를 식각하는 습식 식각 공정일 수 있다.
다만 전술한 바에 한정되지 않고, S1300 단계는, 기체 플라즈마 또는 활성화된 기체에 의한 화학 반응을 통해 관통 전극(130)의 일부를 식각하는 건식 식각 공정일 수도 있다.
또한, S1300 단계의 수행을 통해, 관통 전극(130)의 상면(130b)의 레벨이 반도체 기판(110)의 제2 면(110b)의 레벨보다 낮을 수 있다. 이에 따라, 관통 전극(130)의 상부에는 반도체 기판(110)의 내면 및 관통 전극(130)의 상면(130b)에 의해 규정되는 기판 홈(110H)이 제공될 수 있다.
예시적인 실시예에서, 반도체 기판(110)의 기판 홈(110H)의 수직 방향의 길이는 약 2 마이크로미터 내지 약 6 마이크로미터일 수 있다. 예를 들어, 관통 전극(130)이 수직 방향으로 제거되는 길이는 약 4 마이크로미터일 수 있다.
예시적인 실시예에서, 반도체 기판(110)의 기판 홈(110H)의 수직 방향의 길이는 식각 공정의 수행 시간의 제어를 통해 조절될 수 있다.
예시적인 실시예에서, 반도체 기판(110)의 기판 홈(110H)의 수평 방향의 길이(110H_d)는 관통 전극(130)의 수평 방향의 길이(130d)보다 클 수 있다. 다만 이에 한정되지 않고, 반도체 기판(110)의 가판 홈(110H)의 수평 방향의 길이(110H_d)는 관통 전극(130)의 수평 방향의 길이(130d)와 실질적으로 동일할 수도 있다.
도 9 및 도 16을 함께 참조하면, S1400 단계는, 반도체 기판(110) 상에 패드 씨드 층(150)을 컨포멀하게 형성하는 단계일 수 있다.
예시적인 실시예에서, 패드 씨드 층(150)은 물리 기상 증착 공정을 통해 반도체 기판(110)의 제2 면(110b) 상에 형성될 수 있다. 예를 들어, 패드 씨드 층(150)은 약 200 나노미터 내지 약 300 나노미터의 두께를 가지면서 반도체 기판(110)의 제2 면(110b) 상에 형성될 수 있다.
도 9, 도 17 내지 도 19를 함께 참조하면, S1500 단계는, 포토 레지스트 물질 층(PR)을 형성하는 단계(S1530), 본딩 패드(140)를 형성하는 단계(S1550), 및 포토 레지스트 물질 층(PR) 및 패드 씨드 층(150)의 일부를 제거하는 단계(S1570)를 포함할 수 있다.
도 17을 참조하면, S1530 단계에서, 포토 레지스트 물질 층(PR)이 패드 씨드 층(150) 상에 형성될 수 있다. 포토 레지스트 물질 층(PR)은 노광 공정 및 현상 공정 등을 통해 관통 전극(130)을 노출시키는 패턴 홀들(PR_H)을 가질 수 있다.
도 18을 참조하면, S1550 단계는 포토 레지스트 물질 층(PR)에 의해 노출된 패드 씨드 층(150)을 이용한 도금 공정을 통해 본딩 패드(140)를 형성하는 단계일 수 있다. 예시적인 실시예에서, 본딩 패드(140)는 포토 레지스트 물질 층(PR)의 패턴 홀들(PR_H)을 채울 수 있다.
도 19를 참조하면, S1570 단계는, 포토 레지스트 물질 층(PR), 본딩 패드(140)와 수직 방향으로 중첩되지 않은 패드 씨드 층(150)을 제거하는 단계일 수 있다.
예시적인 실시예에서, S1570 단계에서, 패시베이션 층(160)이 스토퍼(stopper) 층으로 작용할 수 있다. 다시 말해, 본딩 패드(140)와 수직 방향으로 중첩되지 않은 패드 씨드 층(150)은 제거되어, 패시베이션 층(160)을 외부에 노출시킬 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

Claims (10)

  1. 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 활성 층을 갖는 반도체 기판;
    상기 반도체 기판 내에서 수직 방향으로 연장되고, 상기 활성 층과 연결된 하면 및 상기 하면과 반대되고 상기 반도체 기판의 상기 제2 면보다 낮은 레벨에 있는 상면을 갖는 관통 전극;
    상기 반도체 기판의 상기 제2 면 상의 패시베이션 층;
    상기 패시베이션 층의 일 부분 및 상기 관통 전극의 상기 상면 상에 배치되고, 상기 관통 전극과 연결되도록 "T"형상의 수직 방향의 단면을 갖는 본딩 패드;
    를 포함하는 반도체 칩.
  2. 제1 항에 있어서,
    상기 본딩 패드는,
    상기 반도체 기판 및 상기 패시베이션 층에 의해 포위되는 제1 패드 부분; 및
    상기 제1 패드 부분 상에 있고, 상기 제1 패드 부분의 수평 방향의 길이보다 큰 수평 방향의 길이를 갖는 제2 패드 부분;
    을 포함하는 것을 특징으로 하는 반도체 칩.
  3. 제2 항에 있어서,
    상기 본딩 패드의 상기 제1 패드 부분의 수평 방향의 길이는,
    상기 관통 전극의 수평 방향의 길이보다 큰 것을 특징으로 하는 반도체 칩.
  4. 제2 항에 있어서,
    상기 반도체 칩은,
    상기 본딩 패드의 하부에 배치되고, 상기 패시베이션 층의 상면 및 상기 관통 전극의 상기 상면을 따라 컨포멀하게 형성된 패드 씨드 층;
    을 더 포함하는 것을 특징으로 하는 반도체 칩.
  5. 제4 항에 있어서,
    상기 패드 씨드 층은,
    상기 관통 전극 및 상기 제1 패드 부분 사이에 개재된 제1 씨드 부분;
    상기 제1 씨드 부분으로부터 수직 방향으로 연장되고, 상기 제1 패드 부분의 측면을 포위하는 제2 씨드 부분; 및
    상기 제2 씨드 부분으로부터 수평 방향으로 연장되고, 상기 패시베이션 층 및 상기 제2 패드 부분의 가장자리 사이에 개재된 제3 씨드 부분;
    을 포함하는 것을 특징으로 하는 반도체 칩.
  6. 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 활성 층을 갖는 반도체 기판;
    상기 반도체 기판 내에서 수직 방향으로 연장되고, 상기 활성 층과 연결된 하면 및 상기 하면과 반대되고 상기 반도체 기판의 상기 제2 면보다 낮은 레벨에 있는 상면을 갖는 관통 전극;
    상기 반도체 기판의 상기 제1 면 상에 있고, 상기 활성 층과 연결된 칩 패드;
    상기 반도체 기판의 상기 제2 면 상의 패시베이션 층;
    상기 패시베이션 층의 일 부분 및 상기 관통 전극의 상기 상면 상에 배치되고, 상기 관통 전극과 연결되도록 "T"형상의 수직 방향의 단면을 갖는 본딩 패드; 및
    상기 본딩 패드의 하부에 배치되고, 상기 본딩 패드의 하면을 따라 컨포멀하게 형성된 패드 씨드 층;
    을 포함하는 반도체 칩.
  7. 제6 항에 있어서,
    상기 본딩 패드는,
    상기 반도체 기판 및 상기 패시베이션 층에 의해 포위되는 제1 패드 부분; 및
    상기 패시베이션 층 및 상기 제1 패드 부분 상에 있고, 상기 제1 패드 부분의 수평 방향의 길이보다 큰 수평 방향의 길이를 갖는 제2 패드 부분;
    을 포함하고,
    상기 제1 패드 부분의 수평 방향의 길이는,
    상기 관통 전극의 수평 방향의 길이보다 큰 것을 특징으로 하는 반도체 칩.
  8. 제7 항에 있어서,
    상기 패드 씨드 층의 두께는 200 나노미터 내지 300 나노미터이고,
    상기 패드 씨드 층은,
    상기 본딩 패드의 상기 제1 패드 부분과 수직 방향으로 중첩되는 제1 씨드 부분;
    상기 본딩 패드의 상기 제1 패드 부분과 수평 방향으로 중첩되는 제2 씨드 부분; 및
    상기 본딩 패드의 상기 제1 패드 부분과 수직 방향으로 중첩되지 않지만, 상기 제2 패드 부분과 수직 방향으로 중첩되는 제3 씨드 부분;
    을 포함하는 것을 특징으로 하는 반도체 칩.
  9. 제7 항에 있어서,
    상기 본딩 패드의 상기 제1 패드 부분의 수평 방향의 길이는 2 마이크로미터 내지 6 마이크로미터이고,
    상기 본딩 패드의 상기 제2 패드 부분의 수평 방향의 길이는 15 마이크로미터 내지 20 마이크로미터이고,
    상기 본딩 패드의 상기 제2 패드 부분의 수직 방향의 길이는 2 마이크로미터 내지 3 마이크로미터인 것을 특징으로 하는 반도체 칩.
  10. 패키지 기판;
    상기 패키지 기판 상에 탑재되는 하부 반도체 칩으로서, 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 하부 활성 층을 갖는 하부 반도체 기판; 상기 하부 반도체 기판 내에서 수직 방향으로 연장되고 상기 활성 층과 연결된 하면 및 상기 하면과 반대되고 상기 하부 반도체 기판의 상기 제2 면보다 낮은 레벨에 있는 상면을 갖는 하부 관통 전극; 상기 하부 반도체 기판의 상기 제2 면 상의 하부 패시베이션 층; 상기 하부 패시베이션 층의 일 부분 및 상기 하부 관통 전극의 상기 상면 상에 배치되고, 상기 하부 관통 전극과 연결되도록 "T"형상의 수직 방향의 단면을 갖는 하부 본딩 패드; 및 상기 하부 본딩 패드의 하부에 배치되고, 상기 하부 본딩 패드의 하면을 따라 컨포멀하게 형성된 하부 패드 씨드 층;을 포함하는 상기 하부 반도체 칩;
    상기 하부 반도체 칩 상에 탑재된 상부 반도체 칩으로서, 상기 하부 반도체 칩을 향하는 제3 면 및 상기 제3 면에 반대되는 제4 면을 갖고 상기 제3 면과 인접한 부분에서 상부 활성 층을 갖는 상부 반도체 기판; 상기 상부 반도체 기판의 상기 제3 면에 배치되고 상기 상부 활성 층과 연결된 상부 칩 패드; 및 상기 상부 칩 패드 및 상기 하부 본딩 패드 사이에 개재된 상부 칩 연결 단자;를 포함하는 상기 상부 반도체 칩; 및
    상기 패키지 기판 상에서 상기 하부 반도체 칩 및 상기 상부 반도체 칩을 둘러싸는 몰딩 층;
    을 포함하는 반도체 패키지.
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