[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20240020092A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20240020092A
KR20240020092A KR1020220098124A KR20220098124A KR20240020092A KR 20240020092 A KR20240020092 A KR 20240020092A KR 1020220098124 A KR1020220098124 A KR 1020220098124A KR 20220098124 A KR20220098124 A KR 20220098124A KR 20240020092 A KR20240020092 A KR 20240020092A
Authority
KR
South Korea
Prior art keywords
semiconductor package
sub
redistribution
semiconductor
layer
Prior art date
Application number
KR1020220098124A
Other languages
English (en)
Inventor
임충빈
박기태
박진우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220098124A priority Critical patent/KR20240020092A/ko
Priority to US18/199,553 priority patent/US20240047418A1/en
Publication of KR20240020092A publication Critical patent/KR20240020092A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명의 기술적 사상은 복수의 재배선 패턴을 포함하는 재배선 층; 상기 재배선 층 상에 배치되고, 복수의 제1 하면 패드를 포함하는 서브 반도체 패키지 기판과 상기 서브 반도체 패키지 기판 상에 배치되는 제1 반도체 칩을 포함하는 서브 반도체 패키지; 및 상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 수평 방향으로 이격되어 배치되며, 칩 패드를 포함하는 제2 반도체 칩;을 포함하고, 상기 재배선 층의 상기 복수의 재배선 패턴 중 적어도 일부는 상기 서브 반도체 패키지의 상기 복수의 제1 하면 패드와 직접 접촉하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 재배선 층을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고 있다. 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 예를 들어, 하나의 패키지 기판 상에 여러 종류의 반도체 칩을 나란하게(side by side)로 실장하거나, 하나의 패키지 기판 상에 반도체 칩들 또는 패키지들을 적층하는 방법이 이용될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 복수의 반도체 칩을 포함하고, 과제는 열 방출 효율이 높으며, 구조적 안정성이 증가된 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위해, 본 발명의 기술적 사상은 복수의 재배선 패턴을 포함하는 재배선 층; 상기 재배선 층 상에 배치되고, 복수의 제1 하면 패드를 포함하는 서브 반도체 패키지 기판과 상기 서브 반도체 패키지 기판 상에 배치되는 제1 반도체 칩을 포함하는 서브 반도체 패키지; 및 상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 수평 방향으로 이격되어 배치되며, 칩 패드를 포함하는 제2 반도체 칩;을 포함하고, 상기 재배선 층의 상기 복수의 재배선 패턴 중 적어도 일부는 상기 서브 반도체 패키지의 상기 복수의 제1 하면 패드와 직접 접촉하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위해, 본 발명의 기술적 사상은 복수의 재배선 패턴을 포함하는 재배선 층; 상기 재배선 층 상에 배치되고, 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 포함하는 서브 반도체 패키지 기판과 상기 서브 반도체 패키지 기판 상에 배치되며, 복수의 제2 하면 패드를 포함하는 제1 반도체 칩을 포함하는 서브 반도체 패키지; 상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 수평 방향으로 이격되어 배치되며, 복수의 제3 하면 패드를 포함하는 제2 반도체 칩; 상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 상기 제2 반도체 칩 각각의 측면을 감싸는 몰딩 층; 상기 재배선 층의 상기 복수의 재배선 패턴 중 적어도 일부는 상기 서브 반도체 패키지의 상기 복수의 제1 하면 패드와 직접 접촉하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위해, 본 발명의 기술적 사상은 복수의 재배선 하부 패드, 복수의 재배선 라인 패턴 및 복수의 도전성 비아를 포함하는 재배선 층; 상기 재배선 층 상에 배치되고, 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 포함하는 서브 반도체 패키지 기판과 상기 서브 반도체 패키지 기판 상에 배치되며, 복수의 제2 하면 패드를 포함하는 제1 반도체 칩을 포함하는 서브 반도체 패키지; 상기 복수의 제1 상면 패드와 상기 복수의 제2 하면 패드 사이에 개재되는 복수의 제1 연결 단자; 상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 수평 방향으로 이격되어 배치되며, 복수의 제3 하면 패드를 포함하는 제2 반도체 칩; 상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 상기 제2 반도체 칩 각각의 측면을 감싸는 몰딩 층; 상기 재배선 층의 상기 복수의 도전성 비아 중 적어도 일부는 상기 서브 반도체 패키지의 상기 복수의 제1 하면 패드와 직접 접촉하여 전기적으로 연결되고, 상기 서브 반도체 패키지 기판은 LGA 기판인 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 재배선 층 상에 나란히 실장되어, 두꺼운 서브 반도체 패키지 및 두꺼운 반도체 칩을 포함할 수 있어서, 열 방출 능력이 향상된 반도체 패키지를 제공할 수 있다.
본 발명의 예시적인 실시예들에 의하면, 재배선 층 상에 나란히 실장되어,수평 방향으로 대칭 구조를 가져, 구조적 안정성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 개시의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 7a 내지 도 7f는 본 개시의 일 실시예에 따른, 반도체 패키지를 형성하는 방법을 나타내는 단면도들이다.
도 8a 내지 도 8c는 본 개시의 일 실시예에 따른, 반도체 패키지를 형성하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 재배선 층(100), 재배선 층(100) 상에 제1 반도체 칩(220)을 포함하는 서브 반도체 패키지(200), 서브 반도체 패키지(200)와 수평 방향(X 방향 및/또는 Y 방향)으로 이격되어 배치되는 제2 반도체 칩(300) 및 재배선 층(100) 상에서 서브 반도체 패키지(200)의 측면 및 제2 반도체 칩(300)의 측면을 덮는 몰딩 층(400)을 포함할 수 있다. 도 1에는 반도체 패키지(10)가 한 개의 서브 반도체 패키지(200) 및 한 개의 제2 반도체 칩(300)을 포함하는 것으로 도시되었으나, 이는 예시적인 것으로 이에 한정되지 않는다. 일부 실시예에서, 반도체 패키지(10)는 복수 개의 서브 반도체 패키지(200) 및/또는 복수 개의 제2 반도체 칩(300)을 포함할 수 있다.
본 명세서에서, 재배선 층(100)의 주면에 평행한 방향을 수평 방향(X 방향 및/또는 Y 방향)이라 할 수 있고, 주면에 수직한 방향을 수직 방향(Z 방향)이라 할 수 있다.
재배선 층(100)은 서브 반도체 패키지(200) 및 제2 반도체 칩(300)의 하부에 배치되고, 서브 반도체 패키지(200)의 복수의 제1 하면 패드(212)를 외부 영역으로 재배선 할 수 있다. 좀 더 구체적으로, 재배선 층(100)은 재배선 절연층(110) 및 복수의 재배선 패턴(120)을 포함할 수 있다.
재배선 절연층(110)은 절연성 물질, 예컨대, PID(Photo-Imageable Dielectric) 수지로 형성될 수 있고, 감광성 폴리 이미드(photosensitive polyimide) 및/또는 무기 필러를 더 포함할 수도 있다. 재배선 절연층(110)은 재배선 패턴(120)의 다중 층 구조에 따라 다중 층 구조를 가질 수 있다. 다만, 도 1에서 편의상 재배선 절연층(110)은 단일 층 구조로 도시되고 있다. 재배선 절연층(110)이 다중 층 구조를 갖는 경우, 재배선 절연층(110)은 동일한 하나의 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
복수의 재배선 패턴(120)은 반도체 패키지(10)의 내부에서 전기적인 신호 및/또는 열을 전달할 수 있다. 복수의 재배선 패턴(120)은 재배선 하부 패드(122), 재배선 라인 패턴(126) 및 도전성 비아(128)를 포함할 수 있다. 예를 들면, 복수의 재배선 패턴(120)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다.
감광성 절연재료가 노광 공정 및 현상 공정을 거쳐, 복수의 재배선 라인 패턴(126) 및 복수의 도전성 비아(128)가 제작될 수 있다. 일부 실시 예에서, 복수의 재배선 패턴(120)은 티타늄, 티타늄 질화물 및/또는 티타늄 텅스텐을 포함하는 씨드(seed) 층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 재배선 라인 패턴(126)은 재배선 절연층(110)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 도전성 비아(128)는 적어도 하나의 재배선 절연층(110)을 관통하여 복수의 재배선 라인 패턴(126) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시예에서, 복수의 재배선 라인 패턴(126) 중 적어도 일부 개는 복수의 도전성 비아(128) 중 일부 개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 재배선 라인 패턴(126)과 재배선 라인 패턴(126)의 상면과 접하는 도전성 비아(128)는 일체를 이룰 수 있다.
복수의 재배선 라인 패턴(126) 및 복수의 도전성 비아(128)로 이루어지는 복수의 재배선 패턴(120)은 도금 방법으로 형성될 수 있다. 예를 들면, 복수의 재배선 패턴(120)은 이머젼 도금, 무전해 도금, 또는 전기 도금과 같은 도금 방법으로 형성될 수 있다.
도전성 비아(128)는 반도체 패키지(10) 내부에서 전기적인 신호 및/또는 열을 전달하도록 구성될 수 있다. 도전성 비아(128)는 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 감광성 절연재료가 노광 공정 및 현상 공정을 거쳐, 상기 도전성 비아(128)가 제작될 수 있다.
일부 실시예에서, 복수의 도전성 비아(128)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼된(tapered) 형상을 가질 수 있다. 즉, 복수의 도전성 비아(128)는 서브 반도체 패키지(200) 및/또는 제2 반도체 칩(300)으로부터 수직 방향(Z 방향)으로 멀어지면서 수평 폭이 넓어질 수 있다.
재배선 하부 패드(122)의 하면 상에는 외부 접속 패드(도시 생략)가 형성되고, 상기 외부 접속 패드 상에 외부 접속 단자(150)가 배치될 수 있다. 외부 접속 단자(150)는 재배선 층(100)의 복수의 재배선 패턴(120)을 통해 서브 반도체 패키지(200) 및/또는 제2 반도체 칩(300)에 전기적으로 연결될 수 있다. 외부 접속 단자(150)는 반도체 패키지(10)를 반도체 패키지(10)가 실장 되는 전자기기의 메인보드 등에 연결하도록 구성될 수 있다. 상기 외부 접속 패드 는 도전성 물질, 예를 들어 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
도 1에 도시된 바와 같이, 상기 외부 접속 패드 및 외부 접속 단자(150)는 반도체 칩의 하면에 대응하는 부분과 하면에서 제1 방향(x 방향) 및 제2 방향(y 방향)으로 외부로 확장된 부분 상에 배치될 수 있다. 결국, 재배선 층(100)은 서브 반도체 패키지(200)의 제1 연결 단자(250)를 서브 반도체 패키지(200)의 하면보다 더 넓은 부분에 상기 외부 접속 패드로서 재배치하는 기능을 할 수 있다.
서브 반도체 패키지(200)는 서브 반도체 패키지 기판(210)과 서브 반도체 패키지 기판(210) 상에 적층되는 제1 반도체 칩(220)을 포함한다. 도 1에서는 예시적으로 하나의 서브 반도체 패키지(200)가 하나의 제1 반도체 칩(220)을 포함하는 것을 도시하였으나, 하나의 서브 반도체 패키지(200)는 복수의 제1 반도체 칩(220)을 포함할 수 있다. 일부 실시예에서, 하나의 서브 반도체 패키지(200)는 4의 배수 개의 제1 반도체 칩(220)을 포함할 수 있다.
서브 반도체 패키지 기판(210)은 복수의 제1 하면 패드(212) 및 복수의 제1 상면 패드(214)를 포함한다. 서브 반도체 패키지 기판(210)은 베이스 보드 층을 통해 복수의 제1 하면 패드(212)와 복수의 제1 상면 패드(214)를 전기적으로 연결하는 배선 경로(도시 생략)를 포함할 수 있다. 일부 실시 예에서, 서브 반도체 패키지 기판(210)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 서브 반도체 패키지 기판(210)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다.
예를 들어, 서브 반도체 패키지 기판(210)은 랜드 그리드 어레이(land grid array; LGA) 방식의 기판일 수 있다. 따라서, 서브 반도체 패키지 기판(210)의 복수의 제1 하면 패드(212)는 재배선 층(100)과 직접 접촉하여 전기적 및/또는 물리적으로 연결될 수 있다. 예를 들어, 서브 반도체 패키지 기판(210)의 복수의 제1 하면 패드(212)는 재배선 층(100)의 복수의 도전성 비아(128)와 직접 접촉하여 전기적 및/또는 물리적으로 연결될 수 있다. 경우에 따라, 복수의 제1 하면 패드(212)는 리드 핀으로 지칭될 수 있다. 즉, 서브 반도체 패키지(200)는 LGA 기판을 포함하는 LGA 패키지일 수 있다.
복수의 제1 하면 패드(212)와 복수의 제1 상면 패드(214)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 예를 들면, 복수의 제1 하면 패드(212)와 복수의 제1 상면 패드(214)는 도금된 구리로 이루어질 수 있다. 일부 실시 예에서 복수의 제1 하면 패드(212)와 복수의 제1 상면 패드(214)의 반대측 표면 부분에는 Ni/Au 등이 포함될 수 있다.
상기 복수의 배선 경로는 매립 도전층(도시 생략) 및 도전 비아(도시 생략)로 이루어질 수 있다. 상기 복수의 배선 경로는 예를 들면, ED(electrolytically deposited) 구리, RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys), 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper) 등으로 이루어질 수 있다.
베이스 보드층은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 베이스 보드층은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시 예에서, 베이스 보드층은 예를 들면, 폴리에스테르(polyester PET), 폴리에스테르 테레프탈레이트(polyester telephthalate), 플루오리네이티드 에틸렌 프로필렌(fluorinated ethylene propylene, FEP), 레진 코팅된 종이(resin-coated paper), 리퀴드 폴리이미드 수지(liquid polyimide resin), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN) 필름 등으로 이루어질 수 있다. 베이스 보드층(16)은 복수의 베이스층이 적층되어 이루어질 수 있다.
베이스 보드층은, 상면과 하면 각각에서 복수의 제1 하면 패드(212)와 복수의 제1 상면 패드(214)를 노출시키는 솔더 레지스트층(도시 생략)을 더 포함할 수 있다. 상기 솔더 레지스트층은 폴리이미드 필름, 폴리에스테르 필름, 플렉시블 솔더 마스크(flexible solder mask), PIC(Photoimageable coverlay), 감광성 솔더 레지스트(Photo-Imageable Solder Resist) 등으로 이루어질 수 있다. 상기 솔더 레지스트층은 예를 들면, 실크 스크린 인쇄 방식 또는 잉크젯 방식에 의하여 도포된 열경화성 잉크를 열경화하여 형성할 수 있다. 상기 솔더 레지스트층은 예를 들면, 스크린법 또는 스프레이 코팅법으로 도포된 감광성 솔더 레지스트를 노광 및 현상으로 일부분을 제거한 후 열경화하여 형성할 수 있다. 상기 솔더 레지스트층은 예를 들면, 폴리이미드 필름 또는 폴리에스테르 필름을 라미네이팅(laminating)하여 형성할 수 있다.
복수의 제1 하면 패드(212)에는 재배선 층(100)의 재배선 패턴(120)이 직접 접촉되어 연결될 수 있고, 복수의 제1 상면 패드(214)에는 복수의 제1 연결 단자(250)가 전기적으로 연결될 수 있다. 예를 들어, 상술한 바와 같이, 복수의 제1 하면 패드(212)에는 재배선 층(100)의 도전성 비아(128)가 직접 접촉되어 연결될 수 있다. 복수의 제1 연결 단자(250)는 서브 반도체 패키지 기판(210)의 제1 상면 패드(214)와 제1 반도체 칩(220)의 제2 하면 패드(224)를 전기적으로 연결할 수 있다.
제1 반도체 칩(220)은 예를 들면, 디램(dynamic random access memory, DRAM), 에스 램(static random access memory, SRAM), 플래시(flash) 메모리, 이이피롬(electrically erasable and programmable read-only memory, EEPROM), 피램(phase-change random access memory, PRAM), 엠램(magnetic random access memory, MRAM), 또는 알램(resistive random access memory, RRAM) 중 하나를 포함할 수 있다. 또 다른 실시예에서, 제1 반도체 칩(220)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 어플리케이션 프로세서(application processor, AP) 칩, 주문형 반도체(ASIC: Application Specific Integrated Circuit) 또는 기타 프로세싱 칩들 중 하나를 포함할 수 있다.
제1 반도체 칩(220)은 제1 기판(222) 및 복수의 제2 하면 패드(224)를 포함할 수 있다. 또 다른 실시예에서, 제1 반도체 칩(220)은 비활성면에 배치되는 복수의 제2 상면 패드(도시 생략)와 복수의 관통 전극(도시 생략)을 더 포함할 수 있다. 상기 관통 전극은 복수의 제2 하면 패드(224) 각각과 상기 복수의 제2 상면 패드 각각을 전기적으로 연결할 수 있다.
제1 기판(222)은 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 기판(222)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 기판(222)은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 제1 기판(222)은 상기 활성면에 다양한 종류의 복수의 개별 소자(individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자(microelectronics devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 제1 반도체 칩(220)은 상기 복수의 개별 소자가 구성하는 제1 반도체 소자를 포함할 수 있다.
제1 기판(222)의 활성면에는 상기 제1 반도체 소자가 형성되고, 복수의 제2 하면 패드(224)와 상기 복수의 제2 상면 패드 각각은 제1 기판(222)의 활성면과 비활성면에 각각 배치되고, 상기 복수의 관통 전극은 제1 기판(222)의 적어도 일부분을 수직으로 관통하여 복수의 제2 하면 패드(224)와 상기 복수의 제2 상면 패드를 전기적으로 연결할 수 있다.
서브 반도체 패키지 기판(210)의 복수의 제1 상면 패드(214) 상에는 복수의 제1 연결 단자(250)가 부착될 수 있다. 복수의 제1 연결 단자(250)는, 제1 반도체 칩(220)의 복수의 제2 하면 패드(224)와 서브 반도체 패키지 기판(210)의 복수의 제1 상면 패드(214)를 전기적으로 연결할 수 있다. 복수의 제1 연결 단자(250)의 측면은 몰딩 층(400)과 직접 접할 수 있다. 반도체 패키지(10)가 패키지 퍼스트(package first) 방식으로 형성된 경우, 복수의 제1 연결 단자(250)는 언더필을 필요로 하지 않을 수 있다. 도시되지는 않았지만, 제1 반도체 칩(220)이 복수 개 적층된 경우, 제1 반도체 칩(220)의 복수의 제2 상면 패드(도시 생략) 상에는 복수의 제1 연결 단자(250)가 부착될 수 있다.
제2 반도체 칩(300)은 활성면에 제2 반도체 소자가 형성된 제2 기판(302), 및 제2 기판(302)의 활성면에 배치되는 복수의 제3 하면 패드(304)를 포함할 수 있다. 제2 기판(302)은 제1 기판(222)과 대체로 유사한 바, 자세한 설명은 생략하도록 한다. 복수의 제3 하면 패드(304)는 칩 패드라 호칭될 수 있다. 복수의 제3 하면 패드(304)에는 재배선 층(100)의 재배선 패턴(120)이 직접 접촉되어 연결될 수 있다. 예를 들어, 복수의 제3 하면 패드(304)에는 재배선 층(100)의 도전성 비아(128)가 직접 접촉되어 연결될 수 있다. 예를 들어, 제2 반도체 칩(300)은 범프리스(bumpless) 반도체 칩일 수 있다. 예를 들어, 제2 반도체 칩(300)은 Cu-to-Cu 본딩 및/또는 하이브리드 본딩(hybrid bonding) 방식으로 재배선 층(100)의 재배선 패턴(120)과 연결될 수 있다.
도시하지는 않았지만, 복수의 제3 하면 패드(304)를 포위하여 보호하는 UBM(도시 생략, Under Bump Metallurgy)이 제2 반도체 칩(300)의 하면에 배치될 수 있다.
제2 반도체 칩(300)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 어플리케이션 프로세서(application processor, AP) 칩, 주문형 반도체(ASIC: Application Specific Integrated Circuit) 또는 기타 프로세싱 칩들 중 하나를 포함할 수 있다. 또 다른 실시예에서, 제2 반도체 칩(300)은 예를 들면, 디램(dynamic random access memory, DRAM), 에스 램(static random access memory, SRAM), 플래시(flash) 메모리, 이이피롬(electrically erasable and programmable read-only memory, EEPROM), 피램(phase-change random access memory, PRAM), 엠램(magnetic random access memory, MRAM), 또는 알램(resistive random access memory, RRAM) 중 하나를 포함할 수 있다.
서브 반도체 패키지(200)의 수직 방향(Z 방향) 두께인 제1 두께(T1)와 제2 반도체 칩(300)의 수직 방향(Z 방향) 두께인 제2 두께(T2)는 대략 유사할 수 있다. 예를 들어, 제1 두께(T1) 및/또는 제2 두께(T2)는 약 200 마이크로미터 이상일 수 있다. 예를 들어, 제1 두께(T1) 및/또는 제2 두께(T2)는 약 400 마이크로미터 내지 약 800 마이크로미터일 수 있다.
반도체 패키지(10)는 재배선 층(100) 상에서 서브 반도체 패키지(200) 및 제2 반도체 칩(300) 각각의 측면 및/또는 상면을 감싸는 몰딩 층(400)을 더 포함할 수 있다. 몰딩 층(400)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
몰딩 층(400)의 상면은 서브 반도체 패키지(200)의 상면 및 제2 반도체 칩(300)의 상면 각각의 수직 레벨보다 높을 수 있다. 몰딩 층(400)은 서브 반도체 패키지(200)의 상면 및 제2 반도체 칩(300)의 상면을 덮을 수 있다.
본 개시의 일 실시예에 따르면, 반도체 패키지(10)는 서브 반도체 패키지(200) 및 제2 반도체 칩(300)을 먼저 형성한 후, 재배선 층(100)을 형성하는 칩 퍼스트(chip first) 방식으로 제작될 수 있다. 따라서, 서브 반도체 패키지(200)의 제1 연결 단자(250)는 언더필에 의해 둘러싸이지 않고, 몰딩 층(400)과 접촉할 수 있다. 또한, 제2 반도체 칩(300)은 범프리스 방식으로 재배선 층(100)과 접촉할 수 있다.
일반적인 반도체 패키지는, 메모리 패키지와 로직 반도체 칩을 패키지 온 패키지(package on package) 방식으로 제작되었다. 패키지 온 패키지 방식은, 수직 방향(Z 방향) 두께가 상대적으로 두꺼워, 상기 반도체 패키지를 실장하는데 상대적으로 많은 공간이 요구됐다.
반면, 본 개시의 반도체 패키지(1)는 서브 반도체 패키지(200)와 제2 반도체 칩(300)을 나란하게(side by side) 배치하여, 상대적으로, 수직 방향(Z 방향) 두께를 감소시킬 수 있다. 따라서, 고성능의 반도체 패키지(1)를 상대적으로 좁은 공간에 배치할 수 있다.
도 2는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2를 참조하면, 반도체 패키지(10a)는 재배선 층(100a), 서브 반도체 패키지(200), 제2 반도체 칩(300a) 및 몰딩 층(400)을 포함할 수 있다. 도 2의 반도체 패키지(10a)의 서브 반도체 패키지(200) 및 몰딩 층(400)은, 도 1의 반도체 패키지(10)의 서브 반도체 패키지(200) 및 몰딩 층(400)과 실질적으로 동일한 바, 여기서는 재배선 층(100a) 및 제2 반도체 칩(300a)에 대해서만 서술한다.
재배선 층(100a)은 재배선 절연층(110)의 상면에 재배선 패턴(120)과 전기적으로 연결되는 복수의 재배선 상면 패드(124)를 더 포함할 수 있다. 좀 더 자세하게, 복수의 재배선 상면 패드(124)는 복수의 도전성 비아(128)와 전기적으로 연결될 수 있다. 복수의 재배선 상면 패드(124)와 복수의 제2 연결 부재(350)는 전기적으로 연결될 수 있다.
제2 반도체 칩(300a)은 제3 전면 패드(304)를 포함할 수 있다. 제2 반도체 칩(300a)의 복수의 제3 전면 패드(304) 상에는 복수의 제2 연결 부재(350)가 부착될 수 있다. 복수의 제3 전면 연결 패드(304)는 제2 연결 부재(350)를 통하여, 재배선 층(100a)의 재배선 상면 패드(124)와 전기적으로 연결될 수 있다. 제2 연결 부재(350)는 재배선 층(100a)의 재배선 상면 패드(124)와 제2 반도체 칩(300)의 복수의 제3 전면 패드(304)를 전기적으로 연결시킬 수 있다. 제2 연결 부재(350)는 예를 들어, 도전성 물질, 예를 들어 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 3을 참조하면, 반도체 패키지(10b)는 재배선 층(100), 서브 반도체 패키지(200), 제2 반도체 칩(300) 및 몰딩 층(400a)을 포함할 수 있다. 도 3의 반도체 패키지(10b)의 재배선 층(100), 서브 반도체 패키지(200) 및 제2 반도체 칩(300)은, 도 1의 반도체 패키지(10)의 재배선 층(100), 서브 반도체 패키지(200) 및 제2 반도체 칩(300)과 실질적으로 동일한 바, 여기서는 몰딩 층(400a)에 대해서만 서술한다.
몰딩 층(400a)은 재배선 층(100)의 상면에서, 서브 반도체 패키지(200)의 측면 및 제2 반도체 칩(300)의 측면을 덮을 수 있다. 몰딩 층(400a)의 상면은 서브 반도체 패키지(200)의 상면 및 제2 반도체 칩(300)의 상면과 동일 수직 레벨에 위치할 수 있다.
몰딩 층(400a)의 상면이 서브 반도체 패키지(200)의 상면 및 제2 반도체 칩(300)의 상면과 동일 수직 레벨에 위치하는 경우, 반도체 패키지(10b)의 수직 방향(Z 방향) 두께가 감소할 수 있다. 또한, 몰딩 층(400a)의 상면이 서브 반도체 패키지(200)의 상면 및 제2 반도체 칩(300)의 상면과 동일 수직 레벨에 위치하는 경우, 서브 반도체 패키지(200) 및 제2 반도체 칩(300) 각각에서 발생하는 열이 반도체 패키지(10b)의 외부로 용이하게 방출될 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 4를 참조하면, 반도체 패키지(20)는 재배선 층(100), 서브 반도체 패키지(200), 제2 반도체 칩(300), 몰딩 층(400) 및 리드(500)를 포함할 수 있다. 도 4의 반도체 패키지(20)의 재배선 층(100), 서브 반도체 패키지(200), 제2 반도체 칩(300) 및 몰딩 층(400)은 도 1의 반도체 패키지(10)의 재배선 층(100), 서브 반도체 패키지(200), 제2 반도체 칩(300) 및 몰딩 층(400)과 실질적으로 동일한 바, 여기서는 리드(500)에 대해서만 서술한다.
리드(500)는 도 1의 반도체 패키지(10) 상에 부착될 수 있다. 리드(500)는 서브 반도체 패키지(200) 및 제2 반도체 칩(300) 상에 부착될 수 있다. 리드(500)는 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 및/또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다. 예를 들어, 리드(500)는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
예를 들어, 리드(500)의 수직 방향(Z 방향) 두께인 제3 두께(T3)는 약 100 마이크로미터 이상일 수 있다. 예를 들어, 리드(500)의 수직 방향(Z 방향) 두께인 제3 두께(T3)는 약 100 마이크로미터 이상 약 300 마이크로미터 이하일 수 있다.
리드(500)와 서브 반도체 패키지(200) 및 제2 반도체 칩(300) 사이에는 몰딩 층(400)이 배치될 수 있다. 도시하지는 않았지만, 리드(500)와 몰딩 층(400) 사이에는, 리드(500)와 몰딩 층(400)이 서로 접착하도록 하는 접착층(도시 생략)이 개재될 수 있다. 예를 들어, 상기 접착층은 열전달 물질(Thermal Interface Material, TIM)을 포함할 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 5의 반도체 패키지(20a)는 재배선 층(100), 서브 반도체 패키지(200), 제2 반도체 칩(300), 몰딩 층(400a) 및 리드(500)를 포함할 수 있다. 도 5의 반도체 패키지(20a)의 재배선 층(100), 서브 반도체 패키지(200), 제2 반도체 칩(300) 및 리드(500)는 도 4의 반도체 패키지(20)의 재배선 층(100), 서브 반도체 패키지(200), 제2 반도체 칩(300) 및 리드(500)와 실질적으로 동일하고, 도 5의 반도체 패키지(20a)의 몰딩 층(400a)은 도 2의 몰딩 층(400a)과 실질적으로 동일할 수 있다.
도 5를 참조하면, 몰딩 층(400a)은 재배선 층(100)의 상면에서, 서브 반도체 패키지(200)의 측면 및 제2 반도체 칩(300)의 측면을 덮을 수 있다. 몰딩 층(400a)의 상면은 서브 반도체 패키지(200)의 상면 및 제2 반도체 칩(300)의 상면과 동일 수직 레벨에 위치할 수 있다.
리드(500)는 서브 반도체 패키지(200) 및 제2 반도체 칩(300) 상에 부착될 수 있다. 리드(500)의 하면은 몰딩 층(400a)의 상면, 서브 반도체 패키지(200)의 상면과 제2 반도체 칩(300) 상면 각각과 동일한 수직 레벨에 위치할 수 있다.
리드(500)의 하면이 몰딩 층(400a)의 상면, 서브 반도체 패키지(200)의 상면과 제2 반도체 칩(300) 상면 각각과 동일한 수직 레벨에 위치하는 경우, 서브 반도체 패키지(200)의 상면과 제2 반도체 칩(300)에서 발생한 열을 용이하게 반도체 패키지(20a)의 외부로 방출할 수 있다. 즉, 반도체 패키지(20a)의 방열 특성이 증가할 수 있다.
도시하지는 않았지만, 상술한 바와 같이, 몰딩 층(400a) 상에 상기 접착층이 개시되는 경우, 리드(500)의 하면은 몰딩 층(400a)의 상면, 서브 반도체 패키지(200)의 상면과 제2 반도체 칩(300) 상면 각각보다 높은 수직 레벨에 위치할 수 있다.
도 6은 본 개시의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 6을 참조하면, 서브 반도체 패키지(200) 및 제2 반도체 칩(300) 각각의 수직 방향(Z 방향) 두께인 제4 두께(T4)가 줄어들고, 리드(500)의 수직 방향(Z 방향) 두께가 두꺼워질 수 있다. 리드(500)의 수직 방향(Z 방향) 두께가 두꺼워지는 경우, 서브 반도체 패키지(200)의 상면과 제2 반도체 칩(300)에서 발생한 열을 용이하게 반도체 패키지(20b)의 외부로 방출할 수 있다. 즉, 반도체 패키지(20b)의 방열 특성이 증가할 수 있다.
몰딩 층(400a)의 수직 방향(Z 방향) 두께는 서브 반도체 패키지(200) 및 제2 반도체 칩(300) 각각의 수직 방향(Z 방향) 두께인 제4 두께(T4)와 대략 유사할 수 있다. 따라서, 몰딩 층(400a)의 수직 방향(Z 방향) 두께 또한 줄어들 수 있다.
도 7a 내지 도 7f는 본 개시의 일 실시예에 따른, 반도체 패키지를 형성하는 방법을 나타내는 단면도들이다. 구체적으로, 도 7a 내지 도 7f는 도 1의 반도체 패키지(10)를 형성하는 방법을 나타내는 단면도들이다.
도 7a를 참조하면, 제1 지지 캐리어(600) 상에 서브 반도체 패키지(200) 및 제2 반도체 칩(300)을 준비한다. 서브 반도체 패키지(200)는 서브 반도체 패키지 기판(210)과 서브 반도체 패키지 기판(210) 상에 적층되는 제1 반도체 칩(220)을 포함할 수 있다. 서브 반도체 패키지 기판(210)은 예를 들어, LGA 기판일 수 있다. 제2 반도체 칩(300)은 제2 기판(302)과 복수의 제3 하면 패드(304)를 포함할 수 있다.
도 7b를 참조하면, 제1 지지 캐리어(600) 상에 몰딩 층(400)을 형성할 수 있다. 몰딩 층(400)은 서브 반도체 패키지(200) 및 제2 반도체 칩(300) 각각의 측면 및 상면을 덮을 수 있다. 그 후, 몰딩 층(400)의 상부는 일부 그라인딩될 수 있다.
도 7c를 참조하면, 제1 지지 캐리어(600)가 제거될 수 있다.
도 7d를 참조하면, 서브 반도체 패키지(200) 및 제2 반도체 칩(300)을 회전시킨 후, 몰딩 층(400)의 상면 상에 제2 지지 캐리어(700)를 부착할 수 있다.
도 7e를 참조하면, 도 7d의 결과물 상에 재배선 층(100)이 형성될 수 있다. 재배선 층(100)은 재배선 절연층(110) 및 복수의 재배선 패턴(120)을 포함할 수 있다. 복수의 재배선 패턴(120)은 재배선 하부 패드(122), 재배선 라인 패턴(126) 및 도전성 비아(128)를 포함할 수 있다. 재배선 패턴(120)은 서브 반도체 패키지(200)의 제1 하면 패드(212) 및 제2 반도체 칩(300)의 제3 하면 패드(304)와 직접적으로 접촉할 수 있다. 예를 들어, 도전성 비아(128)는 서브 반도체 패키지(200)의 제1 하면 패드(212) 및 제2 반도체 칩(300)의 제3 하면 패드(304)와 직접적으로 접촉할 수 있다.
도 7f를 참조하면, 제2 지지 캐리어(700)가 제거될 수 있다. 또한, 외부 접속 단자(150)는 재배선 층(100)의 재배선 하부 패드(122) 상에 배치될 수 있다.
도 8a 내지 도 8c는 본 개시의 일 실시예에 따른, 반도체 패키지를 형성하는 방법을 나타내는 단면도들이다. 구체적으로, 도 8a 내지 도 8c는 도 4의 반도체 패키지(20)를 형성하는 방법을 나타내는 단면도들이다.
도 8a를 참조하면, 도 7c의 결과물에서, 제1 지지 캐리어(600)가 제거되고, 서브 반도체 패키지(200) 및 제2 반도체 칩(300)을 회전시킨 후, 몰딩 층(400)의 상면 상에 리드(500)가 부착될 수 있다. 예를 들어, 리드(500)는 구리(Cu), 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
도 8b를 참조하면, 도 8a의 결과물 상에 재배선 층(100)이 형성될 수 있다. 재배선 층(100)은 재배선 절연층(110) 및 복수의 재배선 패턴(120)을 포함할 수 있다. 복수의 재배선 패턴(120)은 재배선 하부 패드(122), 재배선 라인 패턴(126) 및 도전성 비아(128)를 포함할 수 있다. 재배선 패턴(120)은 서브 반도체 패키지(200)의 제1 하면 패드(212) 및 제2 반도체 칩(300)의 제3 하면 패드(304)와 직접적으로 접촉할 수 있다. 예를 들어, 도전성 비아(128)는 서브 반도체 패키지(200)의 제1 하면 패드(212) 및 제2 반도체 칩(300)의 제3 하면 패드(304)와 직접적으로 접촉할 수 있다.
도 8c를 참조하면, 외부 접속 단자(150)는 재배선 층(100)의 재배선 하부 패드(122) 상에 배치될 수 있다. 외부 접속 단자(150)가 배치되어, 반도체 패키지(20)가 형성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10, 10a, 10b, 20, 20a, 20b: 반도체 패키지, 100, 100a: 재배선 층, 120, 120a: 재배선 패턴, 200: 서브 반도체 패키지, 210: 서브 반도체 패키지 기판, 220: 제1 반도체 칩, 300: 제2 반도체 칩, 400, 400a: 몰딩 층, 500: 리드

Claims (10)

  1. 복수의 재배선 패턴을 포함하는 재배선 층;
    상기 재배선 층 상에 배치되고, 복수의 제1 하면 패드를 포함하는 서브 반도체 패키지 기판과 상기 서브 반도체 패키지 기판 상에 배치되는 제1 반도체 칩을 포함하는 서브 반도체 패키지; 및
    상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 수평 방향으로 이격되어 배치되며, 칩 패드를 포함하는 제2 반도체 칩;을 포함하고,
    상기 재배선 층의 상기 복수의 재배선 패턴 중 적어도 일부는 상기 서브 반도체 패키지의 상기 복수의 제1 하면 패드와 직접 접촉하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 서브 반도체 패키지 기판은 LGA(land grid array) 기판인 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 반도체 칩의 상기 칩 패드는 상기 재배선 층의 상기 복수의 재배선 패턴 중 적어도 일부와 직접 접촉하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 재배선 층은 상부에 배치되는 재배선 상면 패드를 더 포함하며,
    상기 제2 반도체 칩의 상기 칩 패드와 상기 재배선 상면 패드 사이에 개재되는 연결 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 복수의 재배선 패턴을 포함하는 재배선 층;
    상기 재배선 층 상에 배치되고, 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 포함하는 서브 반도체 패키지 기판과 상기 서브 반도체 패키지 기판 상에 배치되며, 복수의 제2 하면 패드를 포함하는 제1 반도체 칩을 포함하는 서브 반도체 패키지;
    상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 수평 방향으로 이격되어 배치되며, 복수의 제3 하면 패드를 포함하는 제2 반도체 칩;
    상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 상기 제2 반도체 칩 각각의 측면을 감싸는 몰딩 층;
    상기 재배선 층의 상기 복수의 재배선 패턴 중 적어도 일부는 상기 서브 반도체 패키지의 상기 복수의 제1 하면 패드와 직접 접촉하여 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 몰딩 층의 상면은,
    상기 서브 반도체 패키지의 상면 및 상기 제2 반도체 칩의 상면과 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 서브 반도체 패키지 및 상기 제2 반도체 칩 상에 배치되는 리드;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 복수의 재배선 하부 패드, 복수의 재배선 라인 패턴 및 복수의 도전성 비아를 포함하는 재배선 층;
    상기 재배선 층 상에 배치되고, 복수의 제1 하면 패드 및 복수의 제1 상면 패드를 포함하는 서브 반도체 패키지 기판과 상기 서브 반도체 패키지 기판 상에 배치되며, 복수의 제2 하면 패드를 포함하는 제1 반도체 칩을 포함하는 서브 반도체 패키지;
    상기 복수의 제1 상면 패드와 상기 복수의 제2 하면 패드 사이에 개재되는 복수의 제1 연결 단자;
    상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 수평 방향으로 이격되어 배치되며, 복수의 제3 하면 패드를 포함하는 제2 반도체 칩;
    상기 재배선 층 상에 배치되고, 상기 서브 반도체 패키지와 상기 제2 반도체 칩 각각의 측면을 감싸는 몰딩 층;
    상기 재배선 층의 상기 복수의 도전성 비아 중 적어도 일부는 상기 서브 반도체 패키지의 상기 복수의 제1 하면 패드와 직접 접촉하여 전기적으로 연결되고,
    상기 서브 반도체 패키지 기판은 LGA 기판인 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 복수의 제1 연결 단자의 측면은 상기 몰딩 층에 직접 접하는 것을 특징으로 하는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 재배선 층은 상부에 배치되는 복수의 재배선 상면 패드를 더 포함하며,
    상기 제2 반도체 칩의 복수의 제3 하면 패드와 상기 복수의 재배선 상면 패드 사이에 개재되는 복수의 제2 연결 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020220098124A 2022-08-05 2022-08-05 반도체 패키지 KR20240020092A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220098124A KR20240020092A (ko) 2022-08-05 2022-08-05 반도체 패키지
US18/199,553 US20240047418A1 (en) 2022-08-05 2023-05-19 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220098124A KR20240020092A (ko) 2022-08-05 2022-08-05 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20240020092A true KR20240020092A (ko) 2024-02-14

Family

ID=89769577

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220098124A KR20240020092A (ko) 2022-08-05 2022-08-05 반도체 패키지

Country Status (2)

Country Link
US (1) US20240047418A1 (ko)
KR (1) KR20240020092A (ko)

Also Published As

Publication number Publication date
US20240047418A1 (en) 2024-02-08

Similar Documents

Publication Publication Date Title
JP7552971B2 (ja) インターポーザを有する半導体パッケージ
US20210407962A1 (en) Semiconductor package
US11581263B2 (en) Semiconductor package, and package on package having the same
US11393767B2 (en) Semiconductor package and package-on-package devices including same
US20230005814A1 (en) Semiconductor package including heat sinks
US11916002B2 (en) Semiconductor package
KR20230037987A (ko) 반도체 패키지
US20240063131A1 (en) Semiconductor package
US20230154841A1 (en) Semiconductor package having redistribution structure
US20230063886A1 (en) Semiconductor package comprising heat spreader
KR20240020092A (ko) 반도체 패키지
US20230139657A1 (en) Semiconductor package
US20230038413A1 (en) Semiconductor package including heat dissipation structure
US20230060946A1 (en) Semiconductor package
US20240071894A1 (en) Packaged integrated circuit having enhanced electrical interconnects therein
US20220199520A1 (en) Semiconductor package and method of manufacturing the semiconductor package
KR102578889B1 (ko) 안테나를 포함하는 반도체 패키지
US20230106578A1 (en) Semiconductor package
KR20240048624A (ko) 반도체 패키지
KR20240030587A (ko) 인쇄회로기판
KR20240047214A (ko) 반도체 패키지
KR20240016798A (ko) 반도체 패키지