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KR102679480B1 - 워드라인 컷을 포함하는 반도체 장치 - Google Patents

워드라인 컷을 포함하는 반도체 장치 Download PDF

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KR102679480B1
KR102679480B1 KR1020180168796A KR20180168796A KR102679480B1 KR 102679480 B1 KR102679480 B1 KR 102679480B1 KR 1020180168796 A KR1020180168796 A KR 1020180168796A KR 20180168796 A KR20180168796 A KR 20180168796A KR 102679480 B1 KR102679480 B1 KR 102679480B1
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South Korea
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semiconductor device
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권준영
이정환
성정태
신지민
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삼성전자주식회사
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Abstract

반도체 장치는 셀 영역과 연장 영역을 포함하는 기판; 상기 셀 영역에 배치되며, 상기 기판의 상면에 대해 수직한 제1 방향으로 연장되는 채널 구조체들; 상기 채널 구조체들을 감싸며, 상기 제1 방향을 따라 서로 이격되도록 적층되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극층들; 및 상기 게이트 전극층들을 상기 제1 방향으로 절단하며, 상기 제2 방향으로 연속적으로 연장되는 워드라인 컷들을 포함하되, 상기 워드라인 컷들 중 적어도 하나는 상기 제2 방향으로 연장되는 소정의 영역에서 동일한 레벨에 위치하는 나머지 워드라인 컷들과 다른 면적을 가지는 확장부를 포함하는 확장 워드라인 컷일 수 있다.

Description

워드라인 컷을 포함하는 반도체 장치{A semiconductor device including a word line cut}
수직 방향으로 게이트 전극층들이 적층되며, 워드라인 컷을 포함하는 수직형 반도체 장치에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널이 구비되며 상기 채널에 접하는 복수의 게이트 라인들 및 절연막들이 적층될 수 있다. 수직형 메모리 장치의 용량을 보다 높이기 위해, 수직 방향으로 더 많은 상기 게이트 라인들 및 절연막들을 적층시킬 수 있으나, 이에 따라 수직형 메모리 장치의 동작 신뢰성의 확보가 필요하다.
본 개시의 실시예들에 따른 과제는 워드라인 컷에서 발생할 수 있는 낫-오픈(NOT-OPEN) 불량 현상을 예방할 수 있는 수직형 반도체 장치를 제공하는 데 있다.
본 개시의 일 실시예에 따른 반도체 장치는, 셀 영역과 연장 영역을 포함하는 기판; 상기 셀 영역에 배치되며, 상기 기판의 상면에 대해 수직한 제1 방향으로 연장되는 채널 구조체들; 상기 채널 구조체들을 감싸며, 상기 제1 방향을 따라 서로 이격되도록 적층되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극층들; 및 상기 게이트 전극층들을 상기 제1 방향으로 절단하며, 상기 제2 방향으로 연속적으로 연장되는 워드라인 컷들을 포함하되, 상기 워드라인 컷들 중 적어도 하나는 상기 제2 방향으로 연장되는 소정의 영역에서 동일한 레벨에 위치하는 나머지 워드라인 컷들과 다른 면적을 가지는 확장부를 포함하는 확장 워드라인 컷일 수 있다.
본 개시의 일 실시예에 따른 반도체 장치는, 기판; 상기 기판의 상면에 대해 수직한 제1 방향으로 연장되는 채널 구조체들; 상기 채널 구조체들을 감싸며, 상기 제1 방향을 따라 서로 이격되도록 계단형의 복수의 층으로 적층되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극층들; 상기 게이트 전극층들을 상기 제1 방향으로 절단하며, 상기 제2 방향으로 연장되는 워드 라인 컷들; 및 상기 게이트 전극층들 중 적어도 한 층에 배치된 게이트 전극층들을 동일한 층에서 연결시키며, 상기 게이트 전극층으로부터 돌출되어 연장되는 연결부를 포함하고, 상기 워드라인 컷들은, 상기 연결부에 의해 분리되는 분리 워드라인 컷들과 확장부를 포함하는 확장 워드라인 컷들을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 장치는 기판; 상기 기판의 상면에 대해 수직한 제1 방향으로 연장되는 채널 구조체들; 상기 채널 구조체들을 감싸며, 상기 제1 방향을 따라 서로 이격되도록 복수의 층으로 적층되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극층들; 및 상기 게이트 전극층들을 상기 제1 방향으로 절단하며 상기 제2 방향으로 연장되는 공통 소스 라인들; 및 상기 복수의 층 중 적어도 한 층에 배치된 게이트 전극층들을 동일한 층에서 연결시키며, 상기 게이트 전극층으로부터 돌출되어 연장되는 연결부를 포함하고, 상기 공통 소스 라인들 중 적어도 하나는 상기 연결부에 의해 분리되며, 상기 적어도 하나의 공통 소스 라인의 폭은 상기 제2 방향으로 점차적으로 넓어질 수 있다.
본 개시의 실시예에 따르면, 반도체 장치는 동일한 층에 형성되는 복수의 워드라인들이 연결부에 의해 서로 연결될 수 있다. 반도체 장치는 워드라인 컷 형성 공정 시에 연결부로 인해 로딩(Loaing) 영향을 받는 위치에 확장부를 포함하여 낫-오픈 현상을 예방할 수 있다. 이에 따라, 연결부를 통해 반도체 장치의 컨택 및/또는 배선 구조물들을 감소시켜 반도체 장치의 용량 및 집적도를 증가시키면서도, 반도체 장치 신뢰도를 함께 향상시킬 수 있다. 또한, 워드라인 컷의 전체 면적을 증가시키지 않고 확장부만 면적을 증가시킴으로써, 워드라인 컷과 채널들 간의 전체적인 이격 거리를 확보하여 반도체 장치의 신뢰도를 확보할 수 있다.
도 1a은 본 개시의 일 실시예에 따른 반도체 장치를 개략적으로 도시한 레이아웃이다.
도 1b는 본 개시의 일 실시예에 따른 반도체 장치를 개략적으로 도시한 레이아웃이다.
도 2는 도 1의 Ⅰ-Ⅰ'에 대한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'에 대한 단면도이다.
도 4는 도 1의 Ⅲ-Ⅲ'에 대한 단면도이다.
도 5는 도 3의 E 영역에 대한 확대도이다.
도 6 내지 도 8b는 도 1에 도시된 게이트 전극층들의 일부를 도시하는 평면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 장치를 개략적으로 도시한 레이아웃이다.
도 10은 도 9의 Ⅳ-Ⅳ'에 대한 단면도이다.
도 11는 도 9의 Ⅴ-Ⅴ'에 대한 단면도이다.
도 12은 본 개시의 일 실시예에 따른 반도체 장치를 개략적으로 도시한 레이아웃이다.
이하에서 본 발명의 기술적 사상을 명확화하기 위하여 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a는 본 개시의 일 실시예에 따른 반도체 장치를 개략적으로 도시한 레이아웃이다. 도 1b는 본 개시의 일 실시예에 따른 반도체 장치를 개략적으로 도시한 레이아웃이다. 도 2는 도 1의 Ⅰ-Ⅰ'에 대한 단면도이다. 도 3은 도 1의 Ⅱ-Ⅱ'에 대한 단면도이다. 도 4는 도 1의 Ⅲ-Ⅲ'에 대한 단면도이다. 도 5는 도 3의 E 영역에 대한 확대도이다.
도 1을 참조하면, 반도체 장치(100)는 메모리 셀들이 형성되는 셀 영역(CEL)과 메모리 셀들을 배선과 연결하기 위한 연장 영역(EXT)을 포함할 수 있다. 도 1은 셀 영역(CEL)의 일부가 도시된 것이며, 연장 영역(EXT)은 셀 영역(CEL)의 일측에 배치된 것으로 도시되었으나, 셀 영역(CEL)의 양측에 배치될 수 있다. 한편, 주변 회로 영역이 연장 영역(EXT)의 외측에 배치될 수 있으며, 주변 회로 영역에는 구동 회로, 읽기/쓰기 회로 및 제어 회로를 구성하는 복수의 트랜지스터들이 배치될 수 있다. 또는, 주변 회로 영역은 셀 영역(CEL)과 연장 영역(EXT)의 하부에도 배치될 수 있다.
도 1 내지 도 4를 참조하면, 반도체 장치(100)는 기판(101), 게이트 구조체(GS), 셀 채널 구조체들(CH), 더미 채널 구조체들(DCH), 컨택들(CNT), 공통 소스 라인들(50), 분리 절연 패턴들(SSC), 몰드 절연층(40), 상부 절연층들(41, 42, 43, 44), 비트라인(BL) 및 연결라인(CL)을 포함할 수 있다.
기판(101)은 반도체 기판일 수 있다. 예를 들어, 기판(101)은 실리콘 웨이퍼, 에피텍셜 성장한 SiGe 웨이퍼, 또는 SOI 웨이퍼를 포함할 수 있다.
게이트 구조체(GS)가 기판(101) 상에 배치될 수 있다. 게이트 구조체(GS)는 게이트 전극층들(10)과 층간 절연층들(20)이 기판(101)에 수직한 방향으로 교대로 반복 적층되어 형성될 수 있다. 게이트 전극층들(10)은 층간 절연층들(20)에 의해 서로 전기적으로 분리될 수 있다.
게이트 전극층(10)은 층간 절연층(20)과 함께 페어(pair)를 이루며, 제1 방향을 따라 서로 다른 길이로 연장되어 단차를 갖는 패드 영역(PAD)을 제공할 수 있다. 일 실시예에 있어서, 패드 영역(PAD)은 제1 방향을 따라 계단 구조를 형성할 수 있다. 패드 영역(PAD)에는 컨택(CNT)이 연결될 수 있다.
게이트 전극층들(10)은 기판(101)과 가장 가까운 최하위의 접지 선택 라인(GSL), 접지 선택 라인(GSL) 위에 배치되는 워드 라인들(WL), 워드 라인들(WL) 위에 배치되는 스트링 선택 라인(SSL)을 제공할 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인(SSL)은 각각 다층일 수 있다. 게이트 전극층들(10)은 기판(101)과 가장 먼 최상위 워드 라인(10j)과 스트링 선택 라인(SSL, 10k) 사이, 및/또는 기판(101)과 가장 가까운 최하위 워드 라인(10b)과 접지 선택 라인(GSL, 10a) 사이에 더미 워드 라인을 더 포함할 수 있다.
게이트 전극층들(10)은 텅스텐, 구리 또는 금속 실리사이드 등과 같은 금속 물질을 포함할 수 있다. 층간 절연층(20)은 실리콘 산화물, 실리콘 산탄화물 혹은 실리콘 산물화물과 같은 산화물 계열을 물질을 포함할 수 있다.
셀 채널 구조체(CH)는 셀 영역(CEL)에서 기판(101) 상의 상면에 대해 수직하게 연장되어 게이트 전극층들(10)과 층간 절연층들(20)을 관통할 수 있다. 셀 채널 구조체들(CH) 제1 방향을 따라 배열되어 패드 행이 정의될 수 있으며, 복수의 패드 행들이 제2 방향을 따라 배열될 수 있다. 셀 채널 구조체들(CH)은 평면상에서 지그재그 모양으로 배치될 수 있다. 일 실시예에 있어서, 셀 채널 구조체(CH)와 기판(101)의 상면 사이에는 반도체 패턴이 더 구비될 수 있다. 반도체 패턴은 예를 들어, 단결정 실리콘 또는 폴리 실리콘을 포함할 수 있다.
도 5를 참조하면, 셀 채널 구조체(CH)는 채널(31), 유전막 구조물(32) 및 매립 절연 패턴(33)을 포함할 수 있다. 채널(31)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(31)은 폴리 실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 p형 불순물을 포함할 수도 있다. 매립 절연 패턴(33)이 채널의 내부 공간에 필라(pillar) 형상 혹은 속이 찬 원기둥 형상으로 배치될 수 있다. 매립 절연 패턴(33)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 일 실시예에 있어서, 채널(31)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며, 이 경우, 매립 절연 패턴(33)은 생략될 수 있다. 유전막 구조물(32)은 채널의 외측벽을 감싸며, 실질적으로 스트로우(straw) 형상 또는 실린더 쉘(shell) 형상을 가질 수 있다.
유전막 구조물(32)은 채널(CH)의 외측벽으로부터 순차적으로 적층된 터널 절연막(32T), 전하 저장막(32E) 및 블로킹막(32B)을 포함할 수 있다. 블로킹막(32B)은 실리콘 산화물, 하프늄 산화물 또는 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 전하 저장막(32E)은 실리콘 산화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 터널 절연막(32T)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 일 실시예에 있어서, 유전막 구조물(32)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
일 실시예에 있어서, 게이트 구조체(GS)는 게이트 전극층(10)의 외벽을 감싸는 인터페이스 패턴(32B2)을 더 포함할 수 있다. 예를 들면, 인터페이스 패턴(32B2)은 알루미늄 산화물과 같은 금속 산화물, 및/또는 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다.
다시, 도 1 내지 도 4를 참조하면, 셀 채널 구조체(CH) 상에는 패드(34)가 형성될 수 있다. 패드(34)는 예를 들면, 비트라인과 전기적으로 연결되며, 채널(CH) 내로 전하를 이동시키는 소스/드레인으로 기능할 수 있다. 패드(34)는 폴리 실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
더미 채널 구조체(DCH)는 연장 영역(EXT)에서 기판(101)의 상면에 수직하는 방향을 따라 연장되어 게이트 전극층들(10) 및 몰드 절연층(40)을 관통할 수 있다. 더미 채널 구조체(DCH)는 셀 채널 구조체(CH)와 유사한 구조를 가질 수 있다. 더미 채널 구조체(DCH) 셀 채널 구조체(CH)와 달리 비트라인과 전기적으로 연결되지 않을 수 있다. 더미 채널 구조체(DCH)는 제조 공정에서 구조적 안정성을 확보하기 위해 제공될 수 있다.
워드라인 컷들(WLC)은 제2 방향으로 서로 평행하게 배치될 수 있다. 워드라인 컷들(WLC)중 적어도 일부는 서로 동일한 형상을 가지며, 제3 방향으로 서로 대응되는 부분끼리 동일한 제3 방향의 폭을 가질 수 있다.
워드라인 컷들(WLC)이 제2 방향으로 연장되며 게이트 구조체(GS)와 몰드 절연층(40)을 제2 방향으로 절단할 수 있다. 워드라인 컷(WLC)에 의해 게이트 전극층들(10)과 층간 절연층들(20)들이 복수의 블록들(BK1, BK2)로 구분될 수 있다. 각 블록(BK1, BK2) 내에서 워드라인들을 제공하는 게이트 전극층들(10)은 워드라인 컷(WLC)에 의해 2개의 단위 전극들(UA1, UA2, UA3, UA4)로 분리될 수 있다. 예를 들어, 하나의 단위 전극에는 9개의 채널 행들이 배치될 수 있다.
워드라인 컷(WLC) 내에 공통 소스 라인(50)이 배치될 수 있다. 공통 소스 라인(50)의 측벽들 상에는 절연 스페이서(53)가 형성되어, 공통 소스 라인(50)과 함께 제2 방향으로 연장될 수 있다. 공통 소스 라인(50)은 기판(101)의 소스 영역과 연결될 수 있다. 소스 영역은 특정 도전형의 불순물을 기판(101)에 주입함으로써 형성될 수 있으며, 예를 들어, n형 불순물로 도핑된 영역일 수 있다.
상부의 게이트 전극층(10) 일부를 분리할 수 있다. 분리 절연 패턴(SSC)은 하나의 단위 전극(UA1, UA2, UA3, UA4)을 두 개의 하부 단위 전극으로 분리하여, 각 블록에는 4개의 스트링 선택 라인들이 배치될 수 있다.
컨택들(CNT)이 연장 영역(EXT)에 배치될 수 있다. 컨택들(CNT)이 몰드 절연층(40)과 층간 절연층(20)을 관통하여 게이트 전극층들(10)의 패드 영역(PAD)에 각각 연결될 수 있다. 도 1에는 각각의 패드마다 컨택들(CNT)이 배치되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 일부 컨택들(CNT)은 생략될 수 있다.
워드라인 컷은(WLC) 적어도 하나의 제1 워드라인 컷(WLC1)을 포함하고, 복수의 제2 워드라인 컷(WLC2)을 포함할 수 있다. 제1 워드라인 컷은 일부 영역에서 너비가 확장된 확장부(60)를 포함할 수 있다. 이하에서는 제1 워드라인 컷(WLC1)을 확장 워드라인 컷(WLC1)이라 지칭할 수 있다.
일 실시예에 있어서 확장부(CEL)를 포함하는 제1 워드라인 컷(WLC1)은 도 1에 도시된 것과 같이 게이트 구조체(GS)의 양 측벽에 인접하게 배치될 수 있다. 게이트 구조체(GS)의 양 측벽에 인접하게 배치되는 워드라인 컷들(WLC)은 낫-오픈(NOT-OPEN)이 발생하기 쉽다. 도 1에는, 게이트 양 측벽에 각각 하나의 확장 워드라인 컷(WLC1)이 배치되었으나, 본 발명이 이에 한정되는 것은 아니다. 확장 워드라인 컷(WLC1)은 제3 방향을 따라 일정한 규칙을 가지고 배열될 수도 있고, 불규칙한 패턴으로 배치될 수도 있다. 예를 들어, 도 1b를 참조하면 반도체 장치는 확장부(60)를 포함하는 확장 워드라인 컷(WLC1)이 확장부(60)를 포함하지 않는 제2 워드라인 컷(WLC2)과 제3 방향으로 교번하여 평행하게 배치될 수 있다.
일 실시예에 있어서, 공통 소스 라인들(50)은 적어도 하나의 제1 공통 소스 라인(51)과 복수의 제2 공통 소스 라인들(52)을 포함할 수 있다. 제1 공통 소스 라인(51)은 제1 워드라인 컷(WLC1) 내에 배치되고, 제2 공통 소스 라인(52)은 제2 워드라인 컷(WLC2) 내에 배치될 수 있다. 제1 공통 소스 라인(51)은 소정의 위치에서 다른 공통 소스 라인(50)들과 다른 면적(또는, 제2 방향의 폭)을 가지는 확장 패턴을 포함할 수 있다.
일 실시예에 있어서, 워드라인 컷(WLC)의 확장부(60)와 확장부(60) 내에 배치되는 확장 패턴은 셀 영역(CEL)과 연장 영역(EXT)이 만나는 부근에 배치될 수 있다. 워드라인 컷(WLC)의 확장부(60)가 형성되는 위치는 워드라인 컷(WLC)을 형성하는 식각 공정 과정에서 낫-오픈(NOT OPEN)이 발생하기 쉬운 위치일 수 있다.
도 6 내지 도 8b는 도 1에 도시된 게이트 전극층들의 일부를 도시하는 평면도이다. 도 1 내지 도 8b에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 이하에서는 설명의 간략화를 위하여 이들에 대한 중복 설명을 생략한다.
도 6을 참조하면, 워드라인 컷들(WLC1l, WLC2l), 워드라인 컷들(WLC1l, WLC2l) 내에 배치되는 공통 소스 라인들(50)및 분리 절연 패턴(SSC)이 스트링 선택 라인(SSL)으로 제공되는 최상위 게이트 전극층(10l)을 복수의 하부 단위 전극들(11l, 12l, 13l)로 구분할 수 있다. 일 실시예에 있어서, 확장 워드라인 컷(WLC1)은 서로 제3 방향의 폭이 다른 제1 부분과 제2 부분을 포함할 수 있다. 예를 들어, 제1 부분은 상대적으로 좁은 제1 폭(W1)을 갖고, 제2 부분은 상대적으로 넓은 제2 폭(W2)을 가질 수 있다. 제2 부분은 전술한 확장부(60)에 대응한다.
게이트 구조체(GS)에서 제1 부분이 배치되는 영역을 제1 영역, 제2 부분이 배치되는 부분을 제2 영역으로 구분할 수 있다. 제1 부분의 제1 폭(W1)(또는, 제1 부분의 면적)은 확장부(60)를 포함하지 않는 다른 워드라인 컷(WLC2) 중 제1 영역에 배치된 부분의 폭(Wk)(또는, 그 면적)과 실질적으로 동일할 수 있다. 제2 부분의 제2 폭(W2)(또는, 제2 부분의 면적)은 공통 소스 라인(CLS2) 중 제2 영역에 배치된 부분의 폭(Wk)(또는, 그 면적)이 다를 수 있다. 예를 들어, 확장 워드라인 컷(WLC1) 의 제2 부분의 면적이 제2 부분과 제3 방향으로 대응되는 워드라인 컷(WLC2)의 면적보다 상대적으로 넓을 수 있다.
도 7을 참조하면, 워드라인 컷들(WLC1k, WLC2k), 공통 소스 라인들(50)과 분리 절연 패턴(SSC)이 스트링 선택 라인(SSL)으로 제공되는 상부 게이트 전극층(10k)을 복수의 하부 단위 전극들(11k, 12k, 13k)로 구분할 수 있다. 도 6에서와 같이, 확장 워드라인 컷(WLC1K)은 서로 제3 방향의 폭이 다른 제3 부분과 제4 부분을 포함할 수 있다. 제3 부분은 상대적으로 좁은 제3 폭(W3)을 갖고, 제2 부분은 상대적으로 넓은 제4 폭(W4)을 가질 수 있다. 도 6 및 도 7을 참조하면, W4/W3의 값은 W2/W1의 값과 실질적으로 동일하거나 그보다 작을 수 있다.
도 8a를 참조하면, 워드라인 컷들(WLC1a, WLC2a), 공통 소스 라인들(50)이 접지 선택 라인(GSL)으로 제공되는 최하위 게이트 전극층(10)을 복수의 단위 전극(11a)으로 구분할 수 있다. 일 실시예에 있어서, 확장 워드라인 컷(WLC1a)은 서로 제3 방향의 폭이 다른 제5 부분과 제6 부분을 포함할 수 있다. 예를 들어, 제5 부분은 상대적으로 좁은 제5 폭(W5)을 갖고, 제6 부분은 상대적으로 넓은 제6 폭(W6)을 가질 수 있다. 제5 폭(W5)은 제1 폭(W1) 및/또는 제3 폭(W3)과 실질적으로 동일하거나 그보다 좁을 수 있다. 제6 폭(W6)은 제2 폭(W2) 및/또는 제4 폭(W4)보다 좁을 수 있다. 도 6 및 도 8a를 참조하면, W6/W5의 값은 W2/W1 보다 작을 수 있다.
도 8b를 참조하면, 일 실시예에 있어서, 최하위 게이트 전극층(11a)과 동일한 레벨에 위치하는 확장 워드라인 컷(WLC1a)은 제1 영역에 배치되는 부분의 폭과 제2 영역에 배치되는 부분의 폭이 실질적으로 동일할 수 있다.
도 9는 본 개시의 일 실시예에 따른 반도체 장치를 개략적으로 도시한 레이아웃이다. 도 10은 도 9의 Ⅳ-Ⅳ'에 대한 단면도이다. 도 11는 도 10의 Ⅴ-Ⅴ'에 대한 단면도이다. 도 1 내지 도 11에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 이하에서는 설명의 간략화를 위하여 이들에 대한 중복 설명을 생략한다.
도 9 내지 도 11을 참조하면, 반도체 장치는 게이트 구조체(GS), 연결부들(70), 셀 채널 구조체들(CH), 더미 채널 구조체들(DCH), 확장 워드라인 컷들(WLC1), 분리 워드라인 컷들(WLC3), 공통 소스 라인들(50) 및 컨택들(CNT)을 포함할 수 있다.
일 실시예에 있어서, 게이트 구조체(GS)는 게이트 전극층들(10)과 층간 절연층들(20)이 교번하여 기판(101)에 수직한 제1 방향으로 적층되어 형성될 수 있다. 게이트 구조체(GS)는 제1 방향을 따라 연장되는 워드라인 컷들(WLC1, WLC3)에 의해 복수의 블록으로 구분될 수 있다. 워드라인 컷들(WLC1, WLC3) 내에는 공통 소스 라인(50)과 절연 스페이서(53)가 배치될 수 있다.
게이트 전극층들(10)은 층간 절연층들(20)과 함께 페어(pair)를 이루며 제2 방향을 따라 서로 다른 길이로 연장되어 단차를 가지는 패드 영역들(PAD)을 제공할 수 있다. 게이트 전극층들(10) 중 일부는 제1 방향 및 제2 방향 모두에서 단차를 가질 수 있다. 패드 영역들(PAD)은 제2 방향을 따라 제1 계단 구조를 형성할 수 있다.
도 11에 도시된 바와 같이, 제3 패드 영역(PAD3)은 인접한 다른 제3 패드 영역(PAD3)과 단차를 가지며, 제3 방향을 따라 제2 계단 구조를 형성할 수 있다. 제4 패드 영역(PAD4)도 인접`한 다른 제4 패드 영역(PAD4)과 단차를 가지며 제3 방향을 따라 제2 계단 구조를 형성할 수 있다.
게이트 구조체(GS)는 제1 블록(B1)과 제2 블록(B2)을 포함할 수 있다. 제1 블록(B1)과 제2 블록(B2)은 복수의 패드 영역(PAD)의 구조가 서로 거울 대칭일 수 있다. 제1 블록(B1)과 제2 블록(B2)은 패드 영역(PAD)의 구조가 동일할 수 있다. 일 실시예에 있어서, 제1 블록(B1)과 제2 블록(B2)은 패드 영역들(PAD)의 구조가 동일할 수 있다.
분리 워드라인 컷(WLC3)은 제1 분리 워드라인 컷(WLC3a)과 제2 분리 워드라인 컷(WLC3b)을 포함할 수 있다. 제1 분리 워드라인 컷(WLC3a)과 제2 분리 워드라인 컷(WLC3b) 사이에 연결부(70)가 배치될 수 있다. 제1 분리 워드라인 컷은 연결부(70)로부터 제2 방향을 따라 셀 영역(CEL)으로 길게 연장되고, 제2 분리 워드라인 컷은 연결부(70)로부터 제2 방향을 따라 연장 영역(EXT)으로 길게 연장될 수 있다.
연결부(70)가 워드라인 컷을 제1 분리 워드라인 컷(WLC3a)과 제2 분리 워드라인 컷(WLC3b)으로 구분할 수 있다. 연결부(70)는 제2 방향으로 연장되는 게이트 전극층(10)에서 제3 방향으로 돌출되어 형성될 수 있다. 연결부(70)은 게이트 전극층들(10) 중 동일한 레벨에 위치하는 2개의 단위 전극들을 서로 연결시킬 수 있다.
연결부(70)는 일 실시예에 있어서, 평면적 관점에서 제3 패드 영역(PAD)에 대응되는 영역에 배치될 수 있다. 연결부(70)는 게이트 구조체(GS)에서 스트링 선택 라인(SSL)으로 제공되는 게이트 전극층들(10l, 10k)에는 연결되지 않을 수 있다.
확장 워드라인 컷(WLC1)은 확장부(60)를 포함할 수 있다. 확장부(60)는 분리 워드라인 컷(WLC3)에서 제3 방향으로 대응되는 부분보다 넓은 제3 방향의 폭 및 면적을 가질 수 있다. 반도체 장치가 확장 워드라인 컷(WLC1)을 포함하지 않는 경우, 즉, 확장부(60)가 없는 경우, 워드라인 컷을 형성하는 공정에서 연결부(70)상에 배치되는 마스크 패턴에 의해 로딩 효과(Loading Effect)가 발생할 수 있다. 로딩 효과에 의해 최하위 게이트 전극층(접지 선택 라인)의 낫-오픈 현상이 발생할 수 있다. 이에, 본 개시의 반도체 장치는 연결부(70)로 인해 로딩 효과가 발생하는 위치에 넓은 면적을 가지는 확장부(60)를 형성하여 낫-오픈 효과를 방지할 수 있다.
도 12는 본 개시의 일 실시예에 따른 반도체 장치를 개략적으로 도시한 레이아웃이다. 도 1 내지 도 12에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 이하에서는 설명의 간략화를 위하여 이들에 대한 중복 설명을 생략한다.
도 12를 참조하면, 반도체 장치는 제3 방향의 폭이 점차로 넓어지는 확장 분리 워드라인 컷들(WLC4), 확장 분리 워드라인 컷들(WLC4) 내에 배치되는 공통 소스 라인(50) 및 절연 스페이서(53)를 포함할 수 있다. 확장 분리 워드라인 컷(WLC4)은 제1 확장 분리 워드라인 컷(WLC4a)과 제2 확장 분리 워드라인 컷(WLC4b)을 포함할 수 있다. 제1 확장 분리 워드라인 컷(WLC4a)과 제2 확장 분리 워드라인 컷(WLC4b) 사이에 연결부(70)가 배치될 수 있다. 제1 확장 분리 워드라인 컷(WLC4a)은 연결부로부터 제2 방향을 따라 셀 영역(CEL)으로 길게 연장되고, 제2 확장 분리 워드라인 컷(WLC4b)은 연결부(70)로부터 제2 방향을 따라 연장 영역(EXT)으로 길게 연장될 수 있다.
일 실시예에 있어서, 제1 확장 분리 워드라인 컷(WLC4a)과 제2 확장 분리 워드라인 컷(WLC4b) 중 적어도 하나는 제2 방향으로 연결부(70)와 가까워질수록 제3 방향의 폭이 점차적으로 넓어질 수 있다. 도 12에서는 제1 확장 분리 워드라인 컷(WLC4a)만 제3 방향의 폭이 점자척으로 넓어지도록 도시되었으나, 본 발명이 이에 한정되는 것이 아니며, 제2 확장 분리 워드라인 컷(WLC4b)의 제3 방향의 폭도 점차적으로 넓어질 수 있다. 확장 분리 워드라인 컷(WLC4)에는 단차가 형성될 수 있으며, 단차를 중심으로 연결부(70)에 가까운 부분의 제3 방향의 폭이 연결부(70)에 먼 부분의 제3 방향의 폭보다 넓을 수 있다.
제3 방향의 폭이 점차적으로 넓어지는 확장 분리 워드라인 컷(WLC4) 내에 배치된 공통 소스 라인(50)도 제2 방향으로 연결부(70)에 가까워질수록 제3 방향의 폭이 점차적으로 넓어질 수 있다. 공통 소스 라인(50)의 측벽에도 단차가 형성될 수 있으며, 단차를 중심으로 연결부(70)에 가까운 부분의 제3 방향의 폭이 연결부(70)에 먼 부분의 제3 방향의 폭보다 넓을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
101: 기판 10 : 게이트 전극층
20: 층간 절연층 40: 몰드 절연층
50: 공통 소스 라인
53: 절연 스페이서
60: 확장부
70: 연결부
B1, B2: 블록
CNT: 컨택
GS: 게이트 구조체
UA1, UA2, UA3, UA4: 단위 전극
WLC: 워드라인 컷
WLC1: 제1 워드라인 컷, 확장 워드라인 컷
WLC2: 제2 워드라인 컷

Claims (20)

  1. 셀 영역과 연장 영역을 포함하는 기판;
    상기 셀 영역에 배치되며, 상기 기판의 상면에 대해 수직한 제1 방향으로 연장되는 채널 구조체들;
    상기 채널 구조체들을 감싸며, 상기 제1 방향을 따라 서로 이격되도록 적층되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극층들; 및
    상기 게이트 전극층들을 상기 제1 방향으로 절단하며, 상기 제2 방향으로 연속적으로 연장되는 워드라인 컷들을 포함하되,
    상기 워드라인 컷들은 확장부를 포함하는 제1 워드라인 컷 및 상기 제1 워드라인 컷과 상기 제1 방향 및 상기 제2 방향과 수직하는 제3 방향으로 이격하는 제2 워드라인 컷을 포함하고,
    상기 확장부의 상기 제3 방향으로의 제1 폭은 상기 확장부와 상기 제3 방향으로 동일한 레벨에 위치하는 상기 제2 워드라인 컷의 상기 제3 방향으로의 제2 폭과 서로 다른 크기를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 큰 반도체 장치.
  3. 제1항에 있어서,
    상기 확장부는,
    상기 셀 영역 내에서, 상기 연장 영역에 가깝게 배치되는 반도체 장치.
  4. 제1항에 있어서,
    상기 확장부는,
    상기 셀 영역에 배치되며, 상기 제2 방향으로 연장되어 일부가 상기 연장 영역에 배치되는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 워드라인 컷은,
    평면적 관점에서, 상기 제3 방향으로 이격된 상기 게이트 전극층들의 양 측벽에 인접하여 배치되는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 워드라인 컷이 상기 제2 워드라인 컷과 상기 제3 방향으로 교번하여 배치되고, 상기 제2 방향으로 평행하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 워드라인 컷은 상기 확장부를 포함하는 제1 부분 및 상기 제1 부분으로부터 상기 제2 방향으로 연장되는 제2 부분을 포함하고,
    상기 제2 방향으로 연장되는 상기 제2 워드라인 컷은 상기 제2 폭을 갖고,
    상기 제2 부분의 상기 제3 방향으로의 폭은 상기 제2 폭과 실질적으로 동일한 반도체 장치.
  8. 제1항에 있어서,
    상기 확장부는,
    상기 게이트 전극층들 중 최상위 레벨에 위치하는 최상위 게이트 전극층과 동일한 레벨에 위치하는 최상위 확장부와,
    상기 게이트 전극층들 중 최하위 레벨에 위치하는 최하위 게이트 전극층과 동일한 레벨에 위치하며, 상기 최상위 확장부보다 상대적으로 좁은 면적을 가지는 최하위 확장부를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 최하위 확장부는,
    상기 제3 방향으로 동일한 레벨에 위치하는 상기 제2 워드라인 컷의 상기 제2 폭과 동일하거나 그보다 넓은 폭을 갖는 반도체 장치.
  10. 기판;
    상기 기판의 상면에 대해 수직한 제1 방향으로 연장되는 채널 구조체들;
    상기 채널 구조체들을 감싸며, 상기 제1 방향을 따라 서로 이격되도록 계단형의 복수의 층으로 적층되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극층들;
    상기 게이트 전극층들을 상기 제1 방향으로 절단하며, 상기 제2 방향으로 연장되는 워드라인 컷들; 및
    상기 게이트 전극층들 중 적어도 한 층에 배치된 게이트 전극층들을 동일한 층에서 연결시키며, 상기 게이트 전극층으로부터 돌출되어 연장되는 연결부를 포함하고,
    상기 워드라인 컷들은 확장부를 포함하는 제1 워드라인 컷 및 상기 제1 워드라인 컷과 상기 제1 방향 및 상기 제2 방향과 수직하는 제3 방향으로 이격하는 제2 워드라인 컷을 포함하고,
    상기 확장부의 상기 제3 방향으로의 제1 폭은 상기 확장부와 상기 제3 방향으로 동일한 레벨에 위치하는 상기 제2 워드라인 컷의 상기 제3 방향으로의 제2 폭과 서로 다른 크기를 갖고,
    상기 제2 워드라인 컷은 상기 연결부에 의해 분리되는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 큰 반도체 장치.
  12. 제10항에 있어서,
    상기 제1 워드라인 컷은 상기 제3 방향으로 이격하는 상기 제2 워드라인 컷들 사이에 배치되는 반도체 장치.
  13. 제10항에 있어서,
    상기 기판은 셀 채널 구조체들이 배치되는 셀 영역과, 상기 계단형의 패드 영역들이 배치되는 연장 영역을 포함하고,
    상기 확장부는 상기 셀 영역에 배치되며, 상기 연결부는 상기 연장 영역에 배치되는 반도체 장치.
  14. 제13항에 있어서,
    상기 확장부는 상기 셀 영역으로부터 상기 제2 방향으로 상기 연장 영역까지 연장되는 반도체 장치.
  15. 제14항에 있어서,
    상기 게이트 전극층들은 기판의 상면에서부터 상기 제1 방향으로 순차적으로 적층되는 접지 선택 라인, 워드라인, 및 스트링 선택 라인을 포함하며,
    동일한 층에 배치된 상기 스트링 선택 라인은 서로 분리되어 연장되며,
    동일한 층에 배치된 상기 워드라인은 상기 연결부에 의해 서로 연결되어 연장되는 반도체 장치.
  16. 제15항에 있어서,
    상기 확장부는,
    평면적 관점에서, 상기 스트링 선택 라인의 상기 패드 영역들까지 연장되는 반도체 장치.
  17. 제15항에 있어서,
    상기 스트링 선택 라인과 동일한 레벨에 위치하는 확장부는 상기 접지 선택 라인과 동일한 레벨에 위치하는 확장부보다 상대적으로 넓은 면적을 갖는 반도체 장치.
  18. 제17항에 있어서,
    상기 접지 선택 라인과 동일한 레벨에 위치하는 확장부의 상기 제3 방향으로의 폭은 상기 스트링 선택 라인과 동일한 레벨에 위치하며 제2 워드라인 컷에서 상기 제3 방향으로 상기 확장부와 대응되는 부분의 상기 제3 방향으로의 폭과 동일하거나 그보다 큰 반도체 장치.
  19. 제10항에 있어서,
    상기 기판은 셀 채널 구조체들이 배치되는 셀 영역과, 상기 게이트 전극층에 연결되는 컨택들이 배치되는 연장 영역을 포함하고,
    상기 제2 워드라인 컷은,
    상기 연결부를 중심으로 상기 셀 영역을 향하여 상기 제2 방향으로 연장되는 제2-1 분리 워드라인 컷과, 상기 연결부를 중심으로 상기 연장 영역을 향하여 상기 제2 방향으로 연장되는 제2-2 분리 워드라인 컷을 포함하고,
    상기 확장부는,
    상기 제2 방향으로 상기 제2-1 분리 워드라인 컷과 대응되는 위치에 배치되는 반도체 장치.
  20. 기판;
    상기 기판의 상면에 대해 수직한 제1 방향으로 연장되는 채널 구조체들;
    상기 채널 구조체들을 감싸며, 상기 제1 방향을 따라 서로 이격되도록 복수의 층으로 적층되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 전극층들; 및
    상기 게이트 전극층들을 상기 제1 방향으로 절단하며 상기 제2 방향으로 연장되는 공통 소스 라인들; 및
    상기 복수의 층 중 적어도 한 층에 배치된 게이트 전극층들을 동일한 층에서 연결시키며, 상기 게이트 전극층으로부터 돌출되어 연장되는 연결부를 포함하고,
    상기 공통 소스 라인들 중 적어도 하나는 상기 연결부에 의해 분리되며,
    상기 적어도 하나의 공통 소스 라인의 상기 제1 방향 및 상기 제2 방향과 수직하는 제3 방향으로의 폭은 상기 연결부로 향하는 상기 제2 방향을 따라 점차적으로 넓어지는 반도체 장치.
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