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KR102410019B1 - 이미지 센서 - Google Patents

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KR102410019B1
KR102410019B1 KR1020150002855A KR20150002855A KR102410019B1 KR 102410019 B1 KR102410019 B1 KR 102410019B1 KR 1020150002855 A KR1020150002855 A KR 1020150002855A KR 20150002855 A KR20150002855 A KR 20150002855A KR 102410019 B1 KR102410019 B1 KR 102410019B1
Authority
KR
South Korea
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layer
semiconductor layer
charge storage
leakage
isolation
Prior art date
Application number
KR1020150002855A
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KR20160085623A (ko
Inventor
오민석
김영찬
임무섭
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US14/990,112 priority patent/US9640577B2/en
Publication of KR20160085623A publication Critical patent/KR20160085623A/ko
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Abstract

이미지 왜곡을 최소화할 수 있는 글로벌 셔터를 지원하는 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 가지는 반도체층, 제1 면에 인접하면서 반도체층 내에 형성되어 제2 면으로부터 입사되는 빛에 따라 전하를 축적하는 광 감지 소자, 제1 면에 인접하면서 반도체층 내에 형성되고 광 감지 소자가 축적한 전하를 임시로 저장하는 전하 저장 소자, 광 감지 소자가 축적한 전하를 전하 저장 소자로 전달하고 반도체층의 제1 면 상에 형성된 제1 게이트를 포함하는 제1 전달 트랜지스터 및 제2 면에 인접하면서 반도체층 내에 형성되고 전하 저장 소자와 이격되며 전하 저장 소자 상에 배치되는 누설 광 전하 드레인 영역을 포함한다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 글로벌 셔터를 지원하는 이미지 센서에 관한 것이다.
화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더와 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇에 장착되는 카메라에도 사용된다.
일반적으로 이미지 센서는 반도체 제조 공정을 통해서 생산될 수 있다. 이미지 센서는 광 감지 소자뿐만 아니라 광 감지 소자를 제어하기 위한 트랜지스터 및 픽셀 어레이를 구동하기 위한 회로들을 포함할 수 있고, 이들 각각은 반도체 제조 공정을 통해서 형성될 수 있다. 광 감지 소자가 형성된 반도체 층의 일면에 트랜지스터 및 배선층을 형성하고, 상기 반도체 층의 다른 면으로 빛을 입사시키는 후면 조사형(backside illuminated) 이미지 센서가 알려져 있다.
본 발명의 기술적 과제는 이미지 센서에 관한 것으로, 이미지 왜곡을 최소화할 수 있는 글로벌 셔터를 지원하는 이미지 센서를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 가지는 반도체층; 상기 제1 면에 인접하면서 상기 반도체층 내에 형성되어 상기 제2 면으로부터 입사되는 빛에 따라 전하를 축적하는 광 감지 소자; 상기 제1 면에 인접하면서 상기 반도체층 내에 형성되고, 상기 광 감지 소자가 축적한 전하를 임시로 저장하는 전하 저장 소자; 상기 광 감지 소자가 축적한 전하를 상기 전하 저장 소자로 전달하고, 상기 반도체층의 제1 면 상에 형성된 제1 게이트를 포함하는 제1 전달 트랜지스터; 및 상기 제2 면에 인접하면서 상기 반도체층 내에 형성되고, 상기 전하 저장 소자와 이격되며 상기 전하 저장 소자 상에 배치되는 누설 광 전하 드레인 영역;을 포함한다.
상기 반도체층의 상기 제2 면 상에 형성되고, 상기 전하 저장 소자로 향하는 빛을 차단하는 차단막;을 더 포함할 수 있다.
상기 차단막과 상기 누설 광 전하 드레인 영역을 전기적으로 연결하는 드레인 콘택 플러그;를 더 포함할 수 있다.
상기 차단막과 상기 드레인 콘택 플러그는 일체로 형성될 수 있다.
상기 차단막과 상기 드레인 콘택 플러그는 금속으로 이루어질 수 있다.
상기 차단막에는 양의 바이어스가 연결될 수 있다.
상기 전하 저장 소자가 저장하고 있는 전하가 전달되는 플로팅 디퓨전 영역; 및 상기 전하 저장 소자에 저장된 전하를 상기 플로팅 디퓨전 영역으로 전달하고, 제2 게이트를 포함하는 제2 전달 트랜지스터;를 더 포함하고, 상기 누설 광 전하 드레인 영역은 상기 전하 저장 소자 및 상기 플로팅 디퓨전 영역 상을 걸쳐서 배치될 수 있다.
상기 전하 저장 소자와 상기 누설 광 전하 드레인 영역은 제1 도전형을 가지며, 상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 전하 저장 소자와 상기 누설 광 전하 드레인 영역 사이에 배치되는 웰 영역을 더 포함할 수 있다.
상기 광 감지 소자 및 상기 전하 저장 소자가 구성하는 단위 화소를 둘러싸도록 상기 제1 면과 상기 제2 면 사이의 상기 반도체층 내에 형성된 제1 분리 트렌치에 매립된 제1 분리층; 및 상기 광 감지 소자 및 상기 전하 저장 소자 사이에 배치되며, 상기 제1 면과 상기 제2 면 사이의 상기 반도체층 내에 형성된 제2 분리 트렌치에 매립된 제2 분리층;을 더 포함할 수 있다.
상기 웰 영역은, 상기 반도체층 내에서 상기 제2 분리층을 감쌀 수 있다.
상기 누설 광 전하 드레인 영역은 상기 웰 영역의 일부분을 사이에 두고 상기 제2 분리층과 이격될 수 있다.
상기 누설 광 전하 드레인 영역은 상기 제2 분리층과 접할 수 있다.
상기 반도체층 내에서 상기 제2 분리층의 표면을 덮는 계면 절연층을 더 포함할 수 있다.
상기 웰 영역은 제2 분리층을 중심으로 상기 전하 저장 소자 측에 형성될 수 있다.
또한 본 발명에 따른 이미지 센서는 서로 반대되는 제1 면 및 제2 면을 가지는 반도체층; 및 복수의 단위 화소;를 포함하며, 상기 복수의 단위 화소 각각은, 상기 제1 면에 인접하면서 상기 반도체층 내에 형성되고, 상기 제2 면으로부터 입사되는 빛에 따라 전하를 축적하는 광 감지 소자 및 상기 광 감지 소자가 축적한 전하를 임시로 저장하는 전하 저장 소자; 상기 광 감지 소자가 축적한 전하를 상기 전하 저장 소자로 전달하고, 상기 반도체층의 제1 면 상에 형성된 제1 게이트를 포함하는 제1 전달 트랜지스터; 상기 제2 면에 인접하면서 상기 반도체층 내에 형성되고, 상기 전하 저장 소자와 이격되며 상기 전하 저장 소자 상에 배치되는 누설 광 전하 드레인 영역; 및 상기 반도체층의 상기 제2 면 상에 형성되고, 상기 전하 저장 소자로 흡수되는 빛을 차단하되, 상기 누설 광 전하 드레인 영역과 전기적으로 연결되는 차단막;을 포함한다.
상기 복수의 단위 화소 각각이 포함하는 차단막은, 양의 바이어스와 공통으로 연결될 수 있다.
상기 전하 저장 소자는, 상기 반도체층의 상기 제2 면에 대한 수직 방향으로 상기 차단막과 모두 오버랩될 수 있다.
상기 반도체층의 상기 제2 면과 상기 차단막 사이에 형성되는 층간 절연층; 및 상기 층간 절연층을 관통하여 상기 차단막과 상기 누설 광 전하 드레인 영역을 전기적으로 연결하는 드레인 콘택 플러그;를 더 포함할 수 있다.
상기 광 감지 소자, 상기 전하 저장 소자 및 상기 누설 광 전하 드레인 영역은 제1 도전형을 가지며, 상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 전하 저장 소자와 상기 누설 광 전하 드레인 영역 사이에 배치되는 웰 영역을 더 포함할 수 있다.
상기 복수의 단위 화소 사이에 배치되며, 상기 제1 면과 상기 제2 면 사이의 상기 반도체층 내에 형성된 제1 분리 트렌치에 매립된 제1 분리층; 및 상기 광 감지 소자 및 상기 전하 저장 소자 사이에 배치되며, 상기 제2 면으로부터 상기 제1 면을 향하도록 상기 반도체층 내에 형성된 제2 분리 트렌치에 매립된 제2 분리층;을 더 포함할 수 있다.
상기 제1 분리 트렌치는, 상기 제1 면으로부터 상기 제2 면을 향하도록 상기 반도체층 내에 형성될 수 있다.
상기 제1 분리 트렌치는, 상기 제2 면으로부터 상기 제1 면을 향하도록 상기 반도체층 내에 형성될 수 있다.
상기 반도체층 내에서 상기 제1 분리층을 감싸도록 형성되며, 상기 제2 도전형을 가지는 계면 커버 영역을 더 포함할 수 있다.
상기 광 감지 소자는 상기 제1 분리층 및 상기 제2 분리층 각각과 이격될 수 있다.
상기 차단막은, 상기 반도체층의 상기 제2 면에 대한 수직 방향으로 상기 제1 분리층의 일부분과 오버랩될 수 있다.
상기 차단막은, 상기 반도체층의 상기 제2 면에 대한 수직 방향으로 상기 제2 분리층의 일부분과 오버랩될 수 있다.
상기 복수의 단위 화소 각각은, 상기 전하 저장 소자가 저장하고 있는 전하가 전달되는 플로팅 디퓨전 영역; 및 상기 전하 저장 소자에 저장된 전하를 상기 플로팅 디퓨전 영역으로 전달하고, 상기 반도체층의 제1 면 상에 형성된 제2 게이트를 포함하는 제2 전달 트랜지스터;를 더 포함할 수 있다.
상기 복수의 단위 화소 각각의 상기 누설 광 전하 드레인 영역은, 상기 복수의 단위 화소 각각의 상기 전하 저장 소자 및 상기 플로팅 디퓨전 영역 상에 배치될 수 있다.
상기 제2 분리층은 상기 전하 저장 소자와 상기 플로팅 디퓨전 영역 사이에 함께 배치될 수 있다.
상기 제2 분리층은 상기 광 감지 소자와 상기 플로팅 디퓨전 영역 사이에 함께 배치될 수 있다.
본 발명에 따른 이미지 센서는, 반도체 패키지는, 글로벌 셔터를 지원하기 위하여 전하 저장 소자를 가지며, 누설 광에 의한 누설 광 전하가 발생하는 것을 방지하기 위하여 누설 광을 반사시키는 분리층 및 누설 광을 차단하는 차단막을 가지며, 완전히 반사되거나 차단되지 못한 누설 광에 의한 누설 광 전하를 외부로 방출할 수 있어, 이미지의 왜곡을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 이미지 센서가 포함하는 단위 화소를 나타내는 회로도이다.
도 2는 본 발명의 실시 예에 따른 단위 화소를 포함하는 이미지 센서를 개략적으로 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 5는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 6은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 8은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 9는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 10은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 11은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 12는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 13은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 14는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 15는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 16은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 17은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 18은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 19는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 20은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 21은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 22는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 23은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 24는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 25는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 26은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다.
도 27은 본 발명의 실시 예에 따른 이미지 센서가 가지는 단위 화소의 요부의 평면 배치를 나타내는 도면이다.
도 28은 본 발명의 실시 예에 따른 이미지 센서가 가지는 단위 화소의 요부의 평면 배치를 나타내는 도면이다.
도 29는 본 발명의 실시 예에 따른 이미지 센서가 가지는 단위 화소의 요부의 평면 배치를 나타내는 도면이다.
도 30 내지 도 34는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 과정을 나타내는 단면도이다.
도 35 및 도 36는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 과정을 나타내는 단면도이다.
도 37은 본 발명의 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도 이다.
도 38은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 시스템을 나타내는 블록도이다.
도 39는 본 발명의 실시 예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 40은 본 발명의 실시 예에 따른 이미지 센서가 응용된 전자 시스템을 개략적으로 보여주는 사시도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 이미지 센서가 포함하는 단위 화소를 나타내는 회로도이다.
도 1을 참조하면, 단위 화소(10)는 외부로부터 로우 신호(R_SIG)를 입력 받을 수 있고, 출력 전압(VOUT)을 외부로 출력할 수 있다. 로우 신호(R_SIG)는 단위 화소(10)가 포함하는 복수개의 트랜지스터들을 제어하기 위하여 트랜지스터의 게이트로 인가될 수 있고, 리셋 신호(Rx), 제1 및 제2 전달 신호(Tx_1 및 Tx_2) 및 선택 신호(Sx)를 포함할 수 있다. 출력 전압(VOUT)은 단위 화소(10)가 감지한 빛의 세기에 따라 결정될 수 있다.
단위 화소(10)는 광 감지 소자(PD), 전하 저장 소자(SD), 제1 전달 트랜지스터(11), 제2 전달 트랜지스터(12), 소스-팔로워 트랜지스터(13), 선택 트랜지스터(14) 및 리셋 트랜지스터(15)를 포함할 수 있다. 또한, 단위 화소(10)는 제2 전달 트랜지스터(12), 소스-팔로워 전달 트랜지스터(13) 및 리셋 트랜지스터(15)가 서로 전기적으로 연결된 노드인 플로팅 디퓨전 영역(FD)을 포함할 수 있다.
광 감지 소자(PD)는 빛을 흡수하여 전기적 신호로 변환하는 것으로서, 예컨대 포토다이오드(photodiode), 포토게이트(photogate) 또는 포토트랜지스터(phototransistor) 등이 될 수 있다. 전하 저장 소자(SD)는 광 감지 소자(PD)가 축적한 전하를 임시로 저장할 수 있으며, 예컨대 캐패시터, 다이오드 등이 될 수 있다. 도 1에는 광 감지 소자(PD)가 포토 다이오드이고, 전하 저장 소자(SD)가 다이오드인 예를 도시하였으나 본 발명은 이에 제한되지 않는다.
제1 전달 트랜지스터(11)는 제1 전달 신호(Tx_1)에 따라, 광 감지 소자(PD)가 축적한 전하를 전하 저장 소자(SD)로 전달하거나 막을 수 있다. 예컨대, 광 감지 소자(PD)가 빛을 흡수하여 전하를 축적하는 동안, 제1 전달 트랜지스터(11)의 게이트에는 제1 전달 트랜지스터(11)를 턴-오프시킬 수 있는 전압의 제1 전달 신호(Tx_1)가 인가될 수 있다. 제2 전달 트랜지스터(12)는 제2 전달 신호(Tx_2)에 따라, 전하 저장 소자(SD)가 저장하고 있는 전하를 플로팅 디퓨전 영역(FD)로 통과시키거나 막을 수 있다. 예컨대, 전하 저장 소자(SD)가 저장하고 있는 전하를 플로팅 디퓨전 영역(FD)을 통하여 단위 화소(10)의 외부로 출력하기 위하여, 제2 전달 트랜지스터(12)의 게이트에는 제2 전달 트랜지스터(12)를 턴-온시킬 수 있는 전압의 제2 전달 신호(Tx_2)가 인가될 수 있다.
소스-팔로워 트랜지스터(13)는 플로팅 디퓨전 영역(FD)의 전압을 증폭시킬 수 있고, 선택 트랜지스터(14)는 선택 신호(Sx)에 따라, 증폭된 전압을 선택적으로 출력할 수 있다. 리셋 트랜지스터(15)는 리셋 신호(Rx)에 따라 플로팅 디퓨전 영역(FD)및 전원전압(VDD)을 서로 연결하거나 차단시킴으로써, 플로팅 디퓨전 영역(FD)의 전압을 전원전압과 가까운 리셋전압으로 할 수 있다. 이와 같이, 광 감지 소자(PD)가 빛을 흡수하여 변환시킨 전기적 신호를 증폭하는 구성요소를 구비하는 단위 화소(10)를 APS(active pixel sensor)라고 한다. 본 발명의 실시 예는 도 1에 도시된 단위 화소(10) 뿐만 아니라, 광 감지 소자(PD) 및 전하 저장 소자(SD)를 포함하는 다른 APS에도 적용이 가능함은 자명하다.
도 2는 본 발명의 실시 예에 따른 도 1의 단위 화소를 포함하는 이미지 센서를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 이미지 센서(1000)는 화소 어레이(1100), 로우 드라이버(1200) 및 화소 신호 처리부(1300)를 포함할 수 있다. 화소 어레이(1100)는 좌우방향으로 균일하게 배치된 복수개의 단위 화소(10)를 포함할 수 있다. 로우 드라이버(1200)는 로우 신호(R_SIG)를 출력할 수 있고, 로우 신호(R_SIG)는 화소 어레이(1100)에 입력될 수 있다. 도 1에서 설명한 바와 같이, 로우 신호(R_SIG)는 복수개의 신호들을 포함할 수 있고, 복수개의 신호들은 화소 어레이(1100)가 포함하는 각각의 단위 화소(10)를 제어할 수 있다.
화소 신호 처리부(1300)는 화소 어레이(1100)가 포함하는 적어도 하나의 단위 화소(100)가 출력하는 출력 전압(VOUT)을 입력 받고, 출력 전압(VOUT)의 크기를 측정할 수 있다. 행을 구성하는 복수개의 단위 화소(10)들은 동일한 로우 신호(R_SIG)를 공유할 수 있고, 열을 구성하는 복수개의 단위 화소(10)들은 각각의 출력 전압(VOUT)이 출력되는 신호 라인을 공유할 수 있다. 화소 어레이(1100)가 포함하는 단위 화소(10)의 수는 수 만개 이상이기 때문에, 화소 신호 처리부(1300)는 화소 어레이(1100)에 포함된 모든 단위 화소(10)가 출력하는 출력 전압(VOUT)을 동시에 측정할 수 없을 수 있다. 따라서, 화소 신호 처리부(1300)는 화소 어레이(1100)가 포함하는 단위 화소(10)들 중 일부가 출력하는 출력 전압(VOUT)을 측정하고 난 후, 다른 단위 화소(10)들이 출력하는 출력 전압(VOUT)을 측정할 수 있다. 예컨대, 화소 신호 처리부(1300)는 화소 어레이(1100)가 포함하는 하나의 행을 구성하는 단위 화소(10)들이 출력하는 출력 전압(VOUT)을 동시에 측정할 수 있다.
화소 신호 처리부(1300)의 이러한 특성을 고려하여, 로우 드라이버(1200)의 제어를 통해서 구현될 수 있는 롤링 셔터(rolling shutter) 방식은 서로 다른 행을 구성하는 단위 화소(10)들에 대하여, 빛에 노출되는 구간이 서로 다른 시점에서 시작하고 종료하도록 하는 방법이다. 즉, 화소 어레이(1100)에 포함된 단위 화소(10)들이 빛에 노출되는 구간의 길이는 동일해야 하므로, 서로 다른 행을 구성하는 단위 화소(10)들이 빛에 노출되는 구간이 종료되는 시간차를 이용하여, 각 행을 구성하는 단위 화소(10)들이 빛에 노출되는 구간이 종료하는 대로 상기 행을 구성하는 단위 화소(10)들이 출력하는 출력 전압(VOUT)을 측정하는 방법이다. 다만, 롤링 셔터 방식은 화소 어레이(1100)에 포함되는 복수개의 단위 화소(10)들이 빛에 노출 되는 시점이 서로 다르기 때문에, 움직이는 화상을 감지하는 경우 롤링 셔터는 이미지의 왜곡을 일으킬 수 있다.
한편, 로우 드라이버(1200)의 제어를 통해서 구현될 수 있는 글로벌 셔텨(global shutter) 방식은 화소 어레이(1100)에 포함된 단위 화소(10)들이 빛에 노출되는 구간의 시작 및 종료를 일치시키고, 화소 신호 처리부(1300)가 서로 다른 시간에 각 단위 화소(10)들이 출력하는 출력 전압(VOUT)을 측정하는 방법이다. 글로벌 셔터는 화소 어레이(1100)에 포함된 모든 단위 화소(10)이 빛에 노출되는 구간이 일치하므로, 롤링 셔터와 달리 움직이는 화상에도 이미지 왜곡을 제거할 수 있다. 따라서, 각각의 단위 화소(10)들은 빛에 노출되는 구간이 종료된 이후, 화소 신호 처리부(1300)에 의해 자신이 출력하는 출력 전압(VOUT)이 측정될 때까지 단위 화소(10)이 포함하는 광 감지 소자가 축적한 전하를 저장할 수 있다. 도 1에 도시된 본 발명의 실시 예에서, 전하 저장 소자(SD)는 광 감지 소자(PD)가 축적한 전하에 따른 출력 전압(VOUT)이 화소 신호 처리부(1300)에 의해 측정될 때까지, 광 감지 소자(PD)가 축적한 전하를 임시로 저장할 수 있다.
도 3은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 도 3은 도 27에 도시된 I-I'에 대응하는 위치를 따라서 2개의 단위 화소를 자른 단면을 나타내는 도면이다.
도 3을 참조하면, 이미지 센서(100)는 반도체층(110), 트랜지스터 층(120), 컬러필터 층(140) 및 렌즈 층(150)을 포함할 수 있다. 반도체층(110)은 서로 반대되는 제1 면(112) 및 제2 면(114)을 포함할 수 있고, 트랜지스터 층(120)은 반도체층(110)의 제1 면(112) 상에 형성될 수 있다. 반도체층(110)은, 예컨대 각각 벌크(bulk) 기판, 에피텍셜(epitaxial) 기판 또는 SOI(silicon on insulator) 기판 중 어느 하나일 수 있다. 반도체층(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체층(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체층(110)은 제1 도전형을 가지는 반도체 기판을 기반으로 이루어질 수 있다. 반도체층(110)은 예를 들면, P형 반도체 기판일 수 있다.
컬러필터 층(140) 및 렌즈 층(150)은 반도체층(110)의 제2 면(114) 상에 순서대로 적층되어 형성될 수 있다. 렌즈 층(150)은 입사되는 빛을 광 감지 소자(PD)에 포커싱할 수 있다. 컬러필터 층(140)은 렌즈 층(150)을 통해서 입사된 빛을 통과시켜 제2 면(114)으로부터 필요한 파장의 빛만을 광 감지 소자(PD)로 입사시킬 수 있다. 이미지 센서(100)는 반도체층(110) 및 컬러필터 층(140) 사이에 위치하는 절연층(130)을 포함할 수 있다.
이미지 센서(100)는 복수개의 단위 화소(10)를 포함하는 화소 어레이를 포함할 수 있다. 이미지 센서(100)가 가지는 각 단위 화소(10)는 반도체층(110)에 형성되는 광 감지 소자(PD) 및 전하 저장 소자(SD)를 포함할 수 있다. 광 감지 소자(PD) 및 전하 저장 소자(SD)는 반도체층(110)의 제1 면(112)과 인접하면서 반도체층(110) 내에 형성될 수 있다. 광 감지 소자(PD)는 포토다이오드일 수 있다. 광 감지 소자(PD)는 렌즈 층(150), 컬러필터 층(140) 및 절연층(130)을 통해서 반도체층(110)으로 입사된 빛을 흡수하여 전류를 발생시킬 수 있다. 광 감지 소자(PD)가 빛을 흡수하는 동안, 광 감지 소자(PD)와 그 외부 사이의 전하 이동 경로가 차단된 경우, 광 감지 소자(PD)에 의해 발생된 전류에 따른 전하는 광 감지 소자(PD)에 축적될 수 있다. 광 감지 소자(PD)가 흡수하는 빛의 세기에 따라, 광 감지 소자(PD)가 축적하는 전하의 양은 증가하기 때문에, 광 감지 소자(PD)가 축적한 전하량을 통해서 흡수한 빛의 세기를 감지할 수 있다. 광 감지 소자(PD)는 제2 도전형 불순물 영역일 수 있다. 광 감지 소자(PD)는 예를 들면, N형 불순물 영역일 수 있다.
전하 저장 소자(SD)는 광 감지 소자(PD)가 빛을 흡수함에 따라 발생시킨 전하를 임시로 저장하는 역할을 한다. 이미지 센서(100)는 글로벌 셔터 (global shutter) 방식으로 화소 어레이를 제어할 수 있다. 글로벌 셔터를 지원하기 위하여, 단위 화소(10)는 광 감지 소자(PD)가 축적한 전하를 임시로 저장하는 전하 저장 소자(SD)를 포함할 수 있다. 전하 저항 소자(SD)는 제2 도전형 불순물 영역일 수 있다. 전하 저항 소자(SD)는 예를 들면, N형 불순물 영역일 수 있다.
이미지 센서(100)는 반도체층(110) 내에 형성된 분리 트렌치(116h, 118h) 및 분리 트렌치(116h, 118h)에 매립된 분리층(116, 118)을 포함할 수 있다. 분리 트렌치(116h, 118h)에 매립된 분리층(116, 118)은 트렌치 소자 분리 방법에 의해 형성될 수 있다. 트렌치 소자 분리 방법은 트렌치의 깊이에 따라 얕은 트렌치 소자 분리(shallow trench isolation; STI) 및 깊은 트렌치 소자 분리(deep trench isolation; DTI)로 구분될 수 있다. SDI 및 DTI 구조의 분리막은 LOCOS(local oxidation of silicon)에 비해 버즈 비크(bird's beak)를 생성시키지 않아 기판의 활성 영역이 침식되지 않고 그대로 보존될 수 있다. 분리 트렌치(116h, 118h)에 매립된 분리층(116, 118)는 반도체층(110)의 제1 면(112) 또는 제2 면(114)으로부터 반도체층(110) 내로 연장되도록 형성된 DTI일 수 있다.
반도체층(110)을 구성하는 물질이 실리콘(Si)인 경우, 분리층(116, 118)은 예를 들면, 실리콘의 굴절율 보다 낮은 굴절율을 가지는 물질들, 예컨대 산화물(oxide), 질화물, 산화질화물 또는 공기(air) 등을 내부에 포함할 수 있다. 분리층(116, 118)은 1종류의 막으로 이루어지는 단일층, 또는 2종류의 막으로 이루어지는 이중층, 또는 적어도 3종류의 막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 예를 들면, 분리층(116, 118)은 2종류의 서로 다른 절연막으로 이루어질 수 있다. 예를 들면, 분리층(116, 118)은 실리콘 산화막과 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 분리층(116, 118)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 삼중층으로 이루어질 수 있다. 예를 들면, 분리층(116, 118)은 적어도 2종류의 절연막 사이에 공기(air)가 포함된 구조로 이루어질 수 있다.
제1 분리 트렌치(116h) 및 제1 분리 트렌치(116h)에 매립된 제1 분리층(116)은 복수의 단위 화소(10) 각각의 사이에 형성될 수 있다. 제1 분리 트렌치(116h) 및 제1 분리층(116)은 반도체층(110)의 제1 면(112)으로부터 제2 면(114)을 향하여 연장될 수 있다.
제2 분리 트렌치(118h) 및 제2 분리 트렌치(118h)에 매립된 제2 분리층(118)은 단위 화소(10) 내의 구성 요소 사이에 형성될 수 있다. 예를 들면, 제2 분리 트렌치(118h) 및 제2 분리층(118)은 단위 소자(10) 내의 광 감지 소자(PD)와 전하 저장 소자(SD) 사이에 배치될 수 있다. 또는 예를 들면, 제2 분리 트렌치(118h) 및 제2 분리층(118)은 전하 저장 소자(SD)와 플로팅 디퓨전 영역(도 1의 FD) 사이에 배치될 수 있다. 또는 예를 들면, 제2 분리 트렌치(118h) 및 제2 분리층(118)은 광 감지 소자(PD)와 플로팅 디퓨전 영역(FD) 사이에 배치될 수 있다. 제2 분리 트렌치(118h) 및 제2 분리층(118)은 반도체층(110)의 제2 면(114)으로부터 제1 면(112)을 향하여 연장될 수 있다. 제2 분리 트렌치(118h) 및 제2 분리층(118)은 반도체층(110)의 제2 면(114)으로부터 반도체층(110) 내로 연장되되, 제1 면(112)과 접하지 않도록 형성할 수 있다. 제2 분리층(118)과 제1 면(112) 사이를 통하여 광 감지 소자(PD)가 빛을 흡수함에 따라 발생시킨 전하를 전하 저장 소자(SD)로 전달할 수 있다.
제1 분리층(116) 및 제2 분리층(118)은 각각 광 감지 소자(PD)와 이격될 수 있다.
전하 저장 소자(SD)로 입사되는 빛은 전하 저장 소자(SD)가 저장하는 전하량에 영향을 줄 수 있다. 예컨대, 전하 저장 소자(SD)가 다이오드인 경우, 전하 저장 소자(SD)는 포토다이오드처럼 흡수하는 광에 따라 전하를 축적할 수 있으며, 이 경우, 따라서 전하 저장 소자(SD)가 임시로 저장하였다가 단위 소자(10) 외부로 내보내는 전하량은 오차를 포함할 수 있다. 제2 분리층(118)은 반도체층(110)을 통하여 전하 저장 소자(SD)로 향하는 빛을 차단할 수 있다. 렌즈 층(150) 및 컬러 필터 층(140)을 통과한 빛은 반도체층(110)으로 입사될 수 있다. 반도체층(110)으로 입사된 빛은 반도체층(110)과 제2 분리층(118)이 접하는 면에서 반사되어 전하 저장 소자(SD)로 입사되지 않을 수 있다. 예컨대, 제2 분리층(118)의 내부에 포함된 물질의 굴절율이 반도체층(110)을 구성하는 물질의 굴절율 보다 낮고, 반도체층(110)을 통하여 제2 분리층(118)을 향하여 입사된 빛의 입사각(incidence angle)이 임계각(critical angle)보다 큰 경우, 전반사(total reflection)로 인하여 반도체층(110)과 제2 분리층(118)이 접하는 면에서 반사될 수 있다.
트랜지스터 층(120)은 반도체층(110)과 함께, 광 감지 소자(PD) 및 전하 저장 소자(SD) 등을 제어할 수 있는 트랜지스터를 구성할 수 있다. 예컨대, 도 1에 도시된 바와 같이, 단위 화소(10)는 광 감지 소자(PD) 및 전하 저장 소자(SD) 사이에 전하의 이동 경로를 형성하는 제1 전달 트랜지스터(11)를 포함할 수 있고, 제1 전달 트랜지스터(11)의 제1 게이트(TG-1)는 트랜지스터 층(120) 내에 형성될 수 있다. 마찬가지로, 도 1에 보인 제2 전달 트랜지스터(12)의 게이트(도시 생략)도 트랜지스터 층(120) 내에 형성될 수 있다. 트랜지스터 층(120) 내에는 전도성 물질로 구성된 복수의 배선을 포함하는 배선 층(도시 생략)을 더 포함할 수 있다. 트랜지스터 층(120)은 제1 및 제2 전달 트랜지스터(11, 12)를 구성하는 게이트, 및 상기 배선 층을 감싸는 절연물질을 포함할 수 있다.
절연층(130)은 반도체층(110)을 보호하기 위한 보호 층(passivation layer)일 수 있다. 절연층(130)은 복수의 절연물질이 적층 구조를 이룰 수 있다. 절연층(130)은 예를 들면, 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
절연층(130)은 빛의 산란 또는 반사를 방지하는 기능을 할 수도 있다. 이 경우 절연층(130)은 굴절율이 서로 다른 물질이 적층된 다층막으로 형성될 수 있다. 예컨대, 절연층(130)은 산화막과 질화막이 적층된 적층막(산화막/질화막 또는 질화막/산화막) 또는 산화막과 탄소가 함유된 막(SiC)이 적층된 (산화막/SiC 또는 SiC/산화막)을 포함할 수 있다. 예를 들면, 상기 산화막은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성할 수 있다. 예를 들면 상기 질화막은 실리콘 질화막(SixNy, 여기서 x, y는 자연수) 또는 실리콘 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수)으로 형성될 수 있다.
절연층(130) 내에는 제1 차단막(132)이 배치될 수 있다. 절연층(130)의 일부분은 반도체층(110)의 제2 면(114)이 제1 차단막(132) 사이에 형성되는 층간 절연층(도 17의 130a)일 수 있다. 제1 차단막(132)은 렌즈 층(150) 및 컬러필터 층(140)을 통과하여 절연층(130)으로 입사되는 빛이 전하 저장 소자(SD)에 흡수되는 것을 차단하기 위하여, 절연층(130) 내에 형성될 수 있다. 예컨대, 제1 차단막(132)은 전하 저장 소자(SD)와 대응하는 절연층(130) 내의 위치에 배치될 수 있다. 또한, 제1 차단막(132)은 제2 분리막(118)과 대응하는 절연층(130) 내의 위치까지 연장되도록 배치될 수 있다. 전하 저장 소자(SD)는 반도체층(110)의 제2 면(114)에 대한 수직 방향으로 제1 차단막(132)과 모두 오버랩될 수 있다. 제1 차단막(132)은 제1 분리층(116)의 일부분과 수직 방향으로 오버랩될 수 있다. 제1 차단막(132)은 제2 분리층(118)의 일부분과 수직 방향으로 오버랩될 수 있다.
렌즈 층(150) 및 컬러필터 층(140)을 통과하여 전하 저장 소자(SD)를 향하여 입사되는 빛은 절연층(130) 내에 배치된 제1 차단막(132)에 의해 차단되어 반도체층(110)으로 입사되지 않을 수 있다. 이에 따라, 전하 저장 소자(SD)는, 전하 저장 소자(SD)을 향하여 입사되는 빛의 영향을 받지 않고, 광 감지 소자(PD)가 축적한 전하를 저장할 수 있다. 제1 차단막(132)은 빛을 투과시키지 않는 물질을 포함할 수 있다. 제1 차단막(132)은 예를 들면, 금속을 포함할 수 있다. 제1 차단막(132)은 예를 들면, 알루미늄(Al), 은(Ag), 이들의 합금, 은(Ag)계 산화물(Ag-O) 또는 APC 합금(Ag, Pd, Cu를 포함하는 합금)을 포함할 수 있고, 로듐(Rh), 구리(Cu), 팔라듐(Pd), 니켈(Ni), 루테늄(Ru), 이리듐(Ir) 및 백금(Pt) 중 적어도 어느 하나를 더 포함할 수 있다.
트랜지스터 층(120) 내에는 제2 차단막(136)이 형성될 수 있다. 제2 차단막(136)은 트랜지스터 층(120)을 통하여 전하 저장 소자(SD)로 빛이 입사되는 것을 차단할 수 있다. 제2 차단막(136)은 빛을 투과시키지 않는 물질을 포함할 수 있다. 제2 차단막(136)은 예를 들면, 알루미늄(Al), 은(Ag), 이들의 합금, 은(Ag)계 산화물(Ag-O) 또는 APC 합금(Ag, Pd, Cu를 포함하는 합금)을 포함할 수 있고, 로듐(Rh), 구리(Cu), 팔라듐(Pd), 니켈(Ni), 루테늄(Ru), 이리듐(Ir) 및 백금(Pt) 중 적어도 어느 하나를 더 포함할 수 있다.
반도체층(110) 내에는 계면 커버 영역(162), 웰 영역(164) 및 누설 광 전하 드레인 영역(170)이 형성될 수 있다. 계면 커버 영역(162)은 제1 분리층(116)을 감쌀 수 있다. 계면 커버 영역(162)은 반도체층(110) 내에서 제1 분리층(116)을 감싸도록 형성될 수 있다. 계면 커버 영역(162)은 제1 분리층(116)과 반도체층(110) 사이의 계면에 존재할 수 있는 결함으로 인하여 발생하는 전하를 제거할 수 있다. 계면 커버 영역(162)에 의하여 제1 분리층(116)과 반도체층(110) 사이의 계면에 존재할 수 있는 결함으로 인하여 발생하는 전하가 광 감지 소자(PD)에 축적되는 것을 방지할 수 있다. 계면 커버 영역(162)은 반도체층(110)보다 높은 불순물 농도를 가지는 제1 도전형의 불순물 영역일 수 있다. 계면 커버 영역(162)은 예를 들면, P형 불순물 영역일 수 있다.
웰 영역(164)은 전하 저장 소자(SD) 상의 반도체층(110) 내에 배치될 수 있다. 웰 영역(164)은 반도체층(110) 내에서 제2 면(114)으로부터 전하 저항 소자(SD)에 인접하는 위치까지 연장되도록 형성될 수 있다. 웰 영역(164)은 반도체층(110) 내에서 제2 분리층(118)을 감쌀 수 있다. 웰 영역(164)은 제2 분리층(118)과 반도체층(110) 사이의 계면에 존재할 수 있는 결함으로 인하여 발생하는 전하를 제거할 수 있다. 웰 영역(164)은 반도체층(110)보다 높은 불순물 농도를 가지는 제1 도전형의 불순물 영역일 수 있다. 웰 영역(164)은 예를 들면, P형 불순물 영역일 수 있다.
제2 면(114)에 인접하는 반도체층(110) 내에는 전하 저장 소자(SD)와 이격되며 전하 저장 소자(SD) 상에 배치되는 누설 광 전하 드레인 영역(170)이 형성될 수 있다. 누설 광 전하 드레인 영역(170)과 전하 저장 소자(SD) 사이에는 웰 영역(164)이 배치될 수 있다. 웰 영역(164)은 반도체층(110) 내에서 누설 광 전하 드레인 영역(170)을 감쌀 수 있다. 누설 광 전하 드레인 영역(170)은 분리층(116, 118)과 이격되도록 형성될 수 있다. 누설 광 전하 드레인 영역(170)은 웰 영역(164)의 일부분을 사이에 두고 제2 분리층(118)과 이격될 수 있다. 누설 광 전하 드레인 영역(170)은 계면 커버 영역(162)을 사이에 두고 제1 분리층(116)과 이격될 수 있다. 도 3에는 누설 광 전하 드레인 영역(170)과 제1 분리층(116)과 사이에 계면 커버 영역(162) 및 웰 영역(164)을 걸쳐서 배치된 것으로 도시되었으나, 이에 한정되지 않으며, 누설 광 전하 드레인 영역(170)은 계면 커버 영역(162)과 접하도록 형성될 수 있다. 누설 광 전하 드레인 영역(170)은 제2 도전형을 가지는 불순물 영역일 수 있다. 누설 광 전하 드레인 영역(170)은 예를 들면, N형 불순물 영역일 수 있다.
누설 광 전하 드레인 영역(170)은 드레인 콘택 플러그(134)를 통하여 제1 차단막(132)과 전기적으로 연결될 수 있다. 드레인 콘택 플러그(134)는 제1 차단막(132)과 함께 형성되어 동일 물질로 이루어질 수 있다. 드레인 콘택 플러그(134)는 절연층(130)의 일부분인 층간 절연층(도 33의 130a)을 관통할 수 있다. 드레인 콘택 플러그(134)와 제1 차단막(132)은 일체로 형성될 수 있다. 드레인 콘택 플러그(134)와 제1 차단막(132)은 예를 들면, 금속으로 이루어질 수 있다. 제1 차단막(132)에는 양의 바이어스(VP)가 연결될 수 있다. 즉, 이미지 센서(100)가 동작하는 동안에는 제1 차단막(132)에는 양의 바이어스(VP)가 연결된 상태가 유지될 수 있다. 단위 화소(10)들 각각의 제1 차단막(132)들에는 양의 바이어스(VP)가 공통(common)으로 연결될 수 있다.
제1 및 제2 차단막(132, 136)과 제1 및 제2 분리층(116, 118)을 이용하여 전하 저장 소자(SD)로 입사되는 빛을 차단하는 경우에도, 구조적인 한계 또는 빛의 반사/산란 등에 기인하여 소량의 빛이 전하 저장 소자(SD)를 향하여 입사될 수 있다. 예를 들면, 제1 및 제2 차단막(132, 136)이 형성되지 않은 틈을 통하여 빛이 웰 영역(164)으로 입사되거나, 제1 및 제2 분리층(116, 118)에서 완전히 반사시키지 못한 빛이 웰 영역(164)으로 입사되는 누설 광이 존재하는 경우, 전하 저장 소자(SD)에 인접한 웰 영역(164)에는 누설 광에 의한 누설 광 전하가 발생할 수 있으며, 발생한 누설 광 전하가 전하 저장 소자(SD)가 축적되는 경우, 이미지의 왜곡이 발생할 수 있다. 그러나 누설 광 전하 드레인 영역(170)에 드레인 콘택 플러그(134) 및 제1 차단막(132)을 통하여 양의 바이어스(VP)가 연결되는 경우, 이와 같은 누설 광 전하는 누설 광 전하 드레인 영역(170)을 통하여 외부로 방출되는 바, 이미지의 왜곡을 방지할 수 있다.
컬러필터 층(140)은 예를 들면, R(red) 필터, B(blue) 필터 및 G(green) 필터를 포함할 수 있다. 또는 컬러필터 층(140)은 C(cyan) 필터, Y(yellow) 필터 및 M(Magenta) 필터를 포함할 수 있다. 각 단위 화소(10) 상에는 R 필터, B 필터 및 G 필터 중 하나의 컬러필터 층(140), 또는 C 필터, Y 필터 및 M 필터 중 하나의 컬러필터 층(140)가 형성되어, 각 단위 화소(10)는 분리된 입사광의 성분을 감지하여 하나의 색을 인식할 수 있다.
렌즈 층(150)은 이미지 센서(100)로 입사되는 빛을 단위 화소(10)에 집광시킬 수 있다. 단위 화소(10)가 포토 다이오드를 포함하는 경우, 렌즈 층(150)은 이미지 센서(100)로 입사되는 빛을 단위 화소(10)의 포토 다이오드에 집광시킬 수 있다. 렌즈 층(150)은 예를 들면, TMR 계열의 수지 (Tokyo Ohka Kogyo, Co. 제품) 또는 MFR 계열의 수지 (Japan Synthetic Rubber Corporation 제품)으로 이루어질 수 있다.
도 4는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 도 4는 도 28 또는 도 29에 도시된 II-II'에 대응하는 위치를 따라서 2개의 단위 화소를 자른 단면을 나타내는 도면이다. 도 4에 대한 설명 중 도 3에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 4를 참조하면, 이미지 센서(100a)는 반도체층(110), 트랜지스터 층(120), 컬러필터 층(140) 및 렌즈 층(150)을 포함할 수 있다. 반도체층(110)은 서로 반대되는 제1 면(112) 및 제2 면(114)을 포함할 수 있고, 트랜지스터 층(120)은 반도체층(110)의 제1 면(112) 상에 형성될 수 있다.
컬러필터 층(140) 및 렌즈 층(150)은 반도체층(110)의 제2 면(114) 상에 순서대로 적층되어 형성될 수 있다. 이미지 센서(100a)는 복수개의 단위 화소(10)를 포함하는 화소 어레이를 포함할 수 있다. 이미지 센서(100a)가 가지는 각 단위 화소(10)는 반도체층(110)에 형성되는 광 감지 소자(PD) 및 전하 저장 소자(SD)를 포함할 수 있다.
이미지 센서(100a)는 반도체층(110) 내에 형성된 제1 및 제2 분리 트렌치(116h, 118h)와 제1 및 제2 분리 트렌치(116h, 118h) 각각에 매립된 제1 및 제2 분리층(116, 118)을 포함할 수 있다. 제1 분리층(116) 및 제2 분리층(118)은 각각 광 감지 소자(PD)와 이격될 수 있다.
트랜지스터 층(120)은 반도체층(110)과 함께, 광 감지 소자(PD) 및 전하 저장 소자(SD) 등을 제어할 수 있는 트랜지스터를 구성할 수 있다.
절연층(130) 내에는 제1 차단막(132)이 배치될 수 있다. 절연층(130)의 일부분은 반도체층(110)의 제2 면(114)과 제1 차단막(132) 사이에 형성되는 층간 절연층(도 36의 130a)일 수 있다. 트랜지스터 층(120) 내에는 제2 차단막(136)이 형성될 수 있다.
반도체층(110) 내에는 계면 커버 영역(162), 웰 영역(164) 및 누설 광 전하 드레인 영역(170a)이 형성될 수 있다. 계면 커버 영역(162)은 제1 분리층(116)을 감쌀 수 있다. 계면 커버 영역(162)은 반도체층(110) 내에서 제1 분리층(116)을 감싸도록 형성될 수 있다. 웰 영역(164)은 전하 저장 소자(SD) 상의 반도체층(110) 내에 배치될 수 있다. 웰 영역(164)은 반도체층(110) 내에서 제2 분리층(118)을 감쌀 수 있다.
제2 면(114)에 인접하는 반도체층(110) 내에는 전하 저장 소자(SD)와 이격되며 전하 저장 소자(SD) 상에 배치되는 누설 광 전하 드레인 영역(170a)이 형성될 수 있다. 누설 광 전하 드레인 영역(170a)과 전하 저장 소자(SD) 사이에는 웰 영역(164)이 배치될 수 있다. 웰 영역(164)은 반도체층(110) 내에서 누설 광 전하 드레인 영역(170a)과 접할 수 있다. 누설 광 전하 드레인 영역(170a)은 제2 분리층(118)과 접할 수 있으나, 이에 한정되지는 않는다. 누설 광 전하 드레인 영역(170a)과 제2 분리층(118) 사이에는 웰 영역(164)의 일부분이 배치될 수 있다. 누설 광 전하 드레인 영역(170a)은 계면 커버 영역(162)을 사이에 두고 제1 분리층(116)과 이격될 수 있다. 누설 광 전하 드레인 영역(170a)은 계면 커버 영역(162)과 접할 수 있다.
누설 광 전하 드레인 영역(170a)은 드레인 콘택 플러그(134)를 통하여 제1 차단막(132)과 전기적으로 연결될 수 있다. 누설 광 전하 드레인 영역(170a)에 드레인 콘택 플러그(134) 및 제1 차단막(132)을 통하여 양의 바이어스(VP)가 연결되는 경우, 완전히 반사되거나 차단되지 못한 누설 광에 의한 누설 광 전하는 누설 광 전하 드레인 영역(170a)을 통하여 외부로 방출되는 바, 이미지의 왜곡을 방지할 수 있다.
도 5는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 도 5는 도 27에 도시된 I-I'에 대응하는 위치를 따라서 2개의 단위 화소를 자른 단면을 나타내는 도면이다. 도 5에 대한 설명 중 도 3에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 5를 참조하면, 이미지 센서(100b)는 반도체층(110), 트랜지스터 층(120), 컬러필터 층(140) 및 렌즈 층(150)을 포함할 수 있다. 반도체층(110)은 서로 반대되는 제1 면(112) 및 제2 면(114)을 포함할 수 있고, 트랜지스터 층(120)은 반도체층(110)의 제1 면(112) 상에 형성될 수 있다.
컬러필터 층(140) 및 렌즈 층(150)은 반도체층(110)의 제2 면(114) 상에 순서대로 적층되어 형성될 수 있다. 이미지 센서(100b)는 복수개의 단위 화소(10)를 포함하는 화소 어레이를 포함할 수 있다. 이미지 센서(100b)가 가지는 각 단위 화소(10)는 반도체층(110)에 형성되는 광 감지 소자(PD) 및 전하 저장 소자(SD)를 포함할 수 있다.
이미지 센서(100b)는 반도체층(110) 내에 형성된 제1 및 제2 분리 트렌치(116h, 118h)와 제1 및 제2 분리 트렌치(116h, 118h) 각각에 매립된 제1 및 제2 분리층(116, 118)을 포함할 수 있다. 제1 분리층(116) 및 제2 분리층(118)은 각각 광 감지 소자(PD)와 이격될 수 있다.
반도체층(110) 내에서 제2 분리층(118)의 표면에는 계면 절연층(118a)이 형성될 수 있다. 계면 절연층(118a)은 제2 분리 트렌치(118h)의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 제2 분리층(118)은 계면 절연층(118a)의 형성된 제2 분리 트렌치(118h)를 채우도록 형성될 수 있다. 즉, 계면 절연층(118a)은 제2 분리층(118)과 반도체층(110) 사이의 계면을 덮을 수 있다. 계면 절연층(118a)은 실리콘 산화물보다 큰 유전율을 가지는 물질로 이루어질 수 있다. 계면 절연층(118a)은 예를 들면, 바륨 티타늄 산화물(BaTiO), 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 계면 절연층(118a)은 제2 분리층(118)과 반도체층(110) 사이의 계면에 존재할 수 있는 결함으로 인하여 발생하는 전하를 최소화할 수 있다.
트랜지스터 층(120)은 반도체층(110)과 함께, 광 감지 소자(PD) 및 전하 저장 소자(SD) 등을 제어할 수 있는 트랜지스터를 구성할 수 있다.
절연층(130) 내에는 제1 차단막(132)이 배치될 수 있다. 절연층(130)의 일부분은 반도체층(110)의 제2 면(114)과 제1 차단막(132) 사이에 형성되는 층간 절연층(도 33의 130a)일 수 있다. 트랜지스터 층(120) 내에는 제2 차단막(136)이 형성될 수 있다.
반도체층(110) 내에는 계면 커버 영역(162), 웰 영역(164a) 및 누설 광 전하 드레인 영역(170)이 형성될 수 있다. 계면 커버 영역(162)은 제1 분리층(116)을 감쌀 수 있다. 계면 커버 영역(162)은 반도체층(110) 내에서 제1 분리층(116)을 감싸도록 형성될 수 있다. 웰 영역(164a)은 전하 저장 소자(SD) 상의 반도체층(110) 내에 배치될 수 있다. 웰 영역(164a)은 제2 분리층(118)을 중심으로 전하 저장 소자(SD) 측에 형성될 수 있다.
제2 면(114)에 인접하는 반도체층(110) 내에는 전하 저장 소자(SD)와 이격되며 전하 저장 소자(SD) 상에 배치되는 누설 광 전하 드레인 영역(170)이 형성될 수 있다. 누설 광 전하 드레인 영역(170)과 전하 저장 소자(SD) 사이에는 웰 영역(164a)이 배치될 수 있다. 웰 영역(164a)은 반도체층(110) 내에서 누설 광 전하 드레인 영역(170)을 감쌀 수 있다. 누설 광 전하 드레인 영역(170)은 분리층(116, 118)과 이격되도록 형성될 수 있다. 누설 광 전하 드레인 영역(170)은 웰 영역(164a)의 일부분을 사이에 두고 제2 분리층(118)과 이격될 수 있다. 누설 광 전하 드레인 영역(170)은 계면 커버 영역(162)을 사이에 두고 제1 분리층(116)과 이격될 수 있다.
누설 광 전하 드레인 영역(170)은 드레인 콘택 플러그(134)를 통하여 제1 차단막(132)과 전기적으로 연결될 수 있다. 누설 광 전하 드레인 영역(170)에 드레인 콘택 플러그(134) 및 제1 차단막(132)을 통하여 양의 바이어스(VP)가 연결되는 경우, 누설 광 전하는 누설 광 전하 드레인 영역(170)을 통하여 외부로 방출되는 바, 이미지의 왜곡을 방지할 수 있다.
도 6은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 도 6은 도 28 또는 도 29에 도시된 II-II'에 대응하는 위치를 따라서 2개의 단위 화소를 자른 단면을 나타내는 도면이다. 도 6에 대한 설명 중 도 3 내지 도 5에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 이미지 센서(100c)는 반도체층(110), 트랜지스터 층(120), 컬러필터 층(140) 및 렌즈 층(150)을 포함할 수 있다. 반도체층(110)은 서로 반대되는 제1 면(112) 및 제2 면(114)을 포함할 수 있고, 트랜지스터 층(120)은 반도체층(110)의 제1 면(112) 상에 형성될 수 있다.
컬러필터 층(140) 및 렌즈 층(150)은 반도체층(110)의 제2 면(114) 상에 순서대로 적층되어 형성될 수 있다. 이미지 센서(100c)는 복수개의 단위 화소(10)를 포함하는 화소 어레이를 포함할 수 있다. 이미지 센서(100c)가 가지는 각 단위 화소(10)는 반도체층(110)에 형성되는 광 감지 소자(PD) 및 전하 저장 소자(SD)를 포함할 수 있다.
이미지 센서(100c)는 반도체층(110) 내에 형성된 제1 및 제2 분리 트렌치(116h, 118h)와 제1 및 제2 분리 트렌치(116h, 118h) 각각에 매립된 제1 및 제2 분리층(116, 118)을 포함할 수 있다. 제1 분리층(116) 및 제2 분리층(118)은 각각 광 감지 소자(PD)와 이격될 수 있다.
트랜지스터 층(120)은 반도체층(110)과 함께, 광 감지 소자(PD) 및 전하 저장 소자(SD) 등을 제어할 수 있는 트랜지스터를 구성할 수 있다. 반도체층(110) 내에서 제2 분리층(118)의 표면에는 계면 절연층(118a)이 형성될 수 있다. 계면 절연층(118a)은 제2 분리 트렌치(118h)의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 제2 분리층(118)은 계면 절연층(118a)의 형성된 제2 분리 트렌치(118h)를 채우도록 형성될 수 있다. 즉, 계면 절연층(118a)은 제2 분리층(118)과 반도체층(110) 사이의 계면을 덮을 수 있다.
절연층(130) 내에는 제1 차단막(132)이 배치될 수 있다. 절연층(130)의 일부분은 반도체층(110)의 제2 면(114)이 제1 차단막(132) 사이에 형성되는 층간 절연층(도 36의 130a)일 수 있다. 트랜지스터 층(120) 내에는 제2 차단막(136)이 형성될 수 있다.
반도체층(110) 내에는 계면 커버 영역(162), 웰 영역(164) 및 누설 광 전하 드레인 영역(170a)이 형성될 수 있다. 계면 커버 영역(162)은 제1 분리층(116)을 감쌀 수 있다. 계면 커버 영역(162)은 반도체층(110) 내에서 제1 분리층(116)을 감싸도록 형성될 수 있다. 웰 영역(164a)은 전하 저장 소자(SD) 상의 반도체층(110) 내에 배치될 수 있다. 웰 영역(164a)은 제2 분리층(118)을 중심으로 전하 저장 소자(SD) 측에 형성될 수 있다.
제2 면(114)에 인접하는 반도체층(110) 내에는 전하 저장 소자(SD)와 이격되며 전하 저장 소자(SD) 상에 배치되는 누설 광 전하 드레인 영역(170a)이 형성될 수 있다. 누설 광 전하 드레인 영역(170a)과 전하 저장 소자(SD) 사이에는 웰 영역(164a)이 배치될 수 있다. 웰 영역(164a)은 반도체층(110) 내에서 누설 광 전하 드레인 영역(170a)과 접할 수 있다. 누설 광 전하 드레인 영역(170a)은 제2 분리층(118)의 표면을 덮는 계면 절연층(118a)과 접할 수 있으나, 이에 한정되지는 않는다. 누설 광 전하 드레인 영역(170a)과 계면 절연층(118a) 사이에는 웰 영역(164a)의 일부분이 배치될 수 있다. 누설 광 전하 드레인 영역(170a)은 계면 커버 영역(162)을 사이에 두고 제1 분리층(116)과 이격될 수 있다. 누설 광 전하 드레인 영역(170a)은 계면 커버 영역(162)과 접할 수 있다.
누설 광 전하 드레인 영역(170a)은 드레인 콘택 플러그(134)를 통하여 제1 차단막(132)과 전기적으로 연결될 수 있다. 누설 광 전하 드레인 영역(170a)에 드레인 콘택 플러그(134) 및 제1 차단막(132)을 통하여 양의 바이어스(VP)가 연결되는 경우, 누설 광 전하는 누설 광 전하 드레인 영역(170a)을 통하여 외부로 방출되는 바, 이미지의 왜곡을 방지할 수 있다.
도 7은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 도 7은 도 27에 도시된 I-I'에 대응하는 위치를 따라서 2개의 단위 화소를 자른 단면을 나타내는 도면이다. 도 7에 대한 설명 중 도 3에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 7을 참조하면, 이미지 센서(100d)는 반도체층(110), 트랜지스터 층(120), 컬러필터 층(140) 및 렌즈 층(150)을 포함할 수 있다. 반도체층(110)은 서로 반대되는 제1 면(112) 및 제2 면(114)을 포함할 수 있고, 트랜지스터 층(120)은 반도체층(110)의 제1 면(112) 상에 형성될 수 있다.
컬러필터 층(140) 및 렌즈 층(150)은 반도체층(110)의 제2 면(114) 상에 순서대로 적층되어 형성될 수 있다. 이미지 센서(100d)는 복수개의 단위 화소(10)를 포함하는 화소 어레이를 포함할 수 있다. 이미지 센서(100d)가 가지는 각 단위 화소(10)는 반도체층(110)에 형성되는 광 감지 소자(PD) 및 전하 저장 소자(SD)를 포함할 수 있다.
이미지 센서(100d)는 반도체층(110) 내에 형성된 제1 및 제2 분리 트렌치(116ha, 118h)와 제1 및 제2 분리 트렌치(116ha, 118h) 각각에 매립된 제1 및 제2 분리층(116a, 118)을 포함할 수 있다. 제1 분리층(116a) 및 제2 분리층(118)은 각각 광 감지 소자(PD)와 이격될 수 있다.
제1 분리 트렌치(116ha) 및 제1 분리층(116a)은 반도체층(110)의 제2 면(114)으로부터 제1 면(112)을 향하여 연장될 수 있다. 제2 분리 트렌치(118h) 및 제2 분리층(118)은 반도체층(110)의 제2 면(114)으로부터 제1 면(112)을 향하여 연장될 수 있다. 제1 분리 트렌치(116ha) 및 제2 분리 트렌치(118h)은 동시에 함께 형성될 수 있다. 제1 분리층(116a) 및 제2 분리층(118)은 동시에 함께 형성될 수 있다.
트랜지스터 층(120)은 반도체층(110)과 함께, 광 감지 소자(PD) 및 전하 저장 소자(SD) 등을 제어할 수 있는 트랜지스터를 구성할 수 있다.
절연층(130) 내에는 제1 차단막(132)이 배치될 수 있다. 절연층(130)의 일부분은 반도체층(110)의 제2 면(114)과 제1 차단막(132) 사이에 형성되는 층간 절연층(도 33의 130a)일 수 있다. 트랜지스터 층(120) 내에는 제2 차단막(136)이 형성될 수 있다.
반도체층(110) 내에는 계면 커버 영역(162), 웰 영역(164) 및 누설 광 전하 드레인 영역(170)이 형성될 수 있다. 계면 커버 영역(162)은 제1 분리층(116)을 감쌀 수 있다. 계면 커버 영역(162)은 반도체층(110) 내에서 제1 분리층(116)을 감싸도록 형성될 수 있다. 웰 영역(164)은 전하 저장 소자(SD) 상의 반도체층(110) 내에 배치될 수 있다. 웰 영역(164)은 반도체층(110) 내에서 제2 분리층(118)을 감쌀 수 있다.
제2 면(114)에 인접하는 반도체층(110) 내에는 전하 저장 소자(SD)와 이격되며 전하 저장 소자(SD) 상에 배치되는 누설 광 전하 드레인 영역(170)이 형성될 수 있다. 누설 광 전하 드레인 영역(170)과 전하 저장 소자(SD) 사이에는 웰 영역(164)이 배치될 수 있다. 웰 영역(164)은 반도체층(110) 내에서 누설 광 전하 드레인 영역(170)을 감쌀 수 있다. 누설 광 전하 드레인 영역(170)은 분리층(116a, 118)과 이격되도록 형성될 수 있다. 누설 광 전하 드레인 영역(170)은 웰 영역(164)의 일부분을 사이에 두고 제2 분리층(118)과 이격될 수 있다. 누설 광 전하 드레인 영역(170)은 계면 커버 영역(162)을 사이에 두고 제1 분리층(116a)과 이격될 수 있다.
누설 광 전하 드레인 영역(170)은 드레인 콘택 플러그(134)를 통하여 제1 차단막(132)과 전기적으로 연결될 수 있다. 누설 광 전하 드레인 영역(170)에 드레인 콘택 플러그(134) 및 제1 차단막(132)을 통하여 양의 바이어스(VP)가 연결되는 경우, 누설 광 전하는 누설 광 전하 드레인 영역(170)을 통하여 외부로 방출되는 바, 이미지의 왜곡을 방지할 수 있다.
도 8은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 도 8은 도 28 또는 도 29에 도시된 II-II'에 대응하는 위치를 따라서 2개의 단위 화소를 자른 단면을 나타내는 도면이다. 도 8에 대한 설명 중 도 4에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 8을 참조하면, 이미지 센서(100e)는 반도체층(110), 트랜지스터 층(120), 컬러필터 층(140) 및 렌즈 층(150)을 포함할 수 있다. 반도체층(110)은 서로 반대되는 제1 면(112) 및 제2 면(114)을 포함할 수 있고, 트랜지스터 층(120)은 반도체층(110)의 제1 면(112) 상에 형성될 수 있다.
컬러필터 층(140) 및 렌즈 층(150)은 반도체층(110)의 제2 면(114) 상에 순서대로 적층되어 형성될 수 있다. 이미지 센서(100e)는 복수개의 단위 화소(10)를 포함하는 화소 어레이를 포함할 수 있다. 이미지 센서(100e)가 가지는 각 단위 화소(10)는 반도체층(110)에 형성되는 광 감지 소자(PD) 및 전하 저장 소자(SD)를 포함할 수 있다.
이미지 센서(100e)는 반도체층(110) 내에 형성된 제1 및 제2 분리 트렌치(116ha, 118h)와 제1 및 제2 분리 트렌치(116ha, 118h) 각각에 매립된 제1 및 제2 분리층(116a, 118)을 포함할 수 있다. 제1 분리층(116a) 및 제2 분리층(118)은 각각 광 감지 소자(PD)와 이격될 수 있다.
제1 분리 트렌치(116ha) 및 제1 분리층(116a)은 반도체층(110)의 제2 면(114)으로부터 제1 면(112)을 향하여 연장될 수 있다. 제2 분리 트렌치(118h) 및 제2 분리층(118)은 반도체층(110)의 제2 면(114)으로부터 제1 면(112)을 향하여 연장될 수 있다. 제1 분리 트렌치(116ha) 및 제2 분리 트렌치(118h)은 동시에 함께 형성될 수 있다. 제1 분리층(116a) 및 제2 분리층(118)은 동시에 함께 형성될 수 있다.
트랜지스터 층(120)은 반도체층(110)과 함께, 광 감지 소자(PD) 및 전하 저장 소자(SD) 등을 제어할 수 있는 트랜지스터를 구성할 수 있다.
절연층(130) 내에는 제1 차단막(132)이 배치될 수 있다. 절연층(130)의 일부분은 반도체층(110)의 제2 면(114)과 제1 차단막(132) 사이에 형성되는 층간 절연층(도 36의 130a)일 수 있다. 트랜지스터 층(120) 내에는 제2 차단막(136)이 형성될 수 있다.
반도체층(110) 내에는 계면 커버 영역(162), 웰 영역(164) 및 누설 광 전하 드레인 영역(170a)이 형성될 수 있다. 계면 커버 영역(162)은 제1 분리층(116)을 감쌀 수 있다. 계면 커버 영역(162)은 반도체층(110) 내에서 제1 분리층(116)을 감싸도록 형성될 수 있다. 웰 영역(164)은 전하 저장 소자(SD) 상의 반도체층(110) 내에 배치될 수 있다. 웰 영역(164)은 반도체층(110) 내에서 제2 분리층(118)을 감쌀 수 있다.
제2 면(114)에 인접하는 반도체층(110) 내에는 전하 저장 소자(SD)와 이격되며 전하 저장 소자(SD) 상에 배치되는 누설 광 전하 드레인 영역(170a)이 형성될 수 있다. 누설 광 전하 드레인 영역(170a)과 전하 저장 소자(SD) 사이에는 웰 영역(164)이 배치될 수 있다. 웰 영역(164)은 반도체층(110) 내에서 누설 광 전하 드레인 영역(170a)과 접할 수 있다. 누설 광 전하 드레인 영역(170a)은 제2 분리층(118)과 접할 수 있으나, 이에 한정되지는 않는다. 누설 광 전하 드레인 영역(170a)과 제2 분리층(118) 사이에는 웰 영역(164)의 일부분이 배치될 수 있다. 누설 광 전하 드레인 영역(170a)은 계면 커버 영역(162)을 사이에 두고 제1 분리층(116)과 이격될 수 있다. 누설 광 전하 드레인 영역(170a)은 계면 커버 영역(162)과 접할 수 있다.
누설 광 전하 드레인 영역(170a)은 드레인 콘택 플러그(134)를 통하여 제1 차단막(132)과 전기적으로 연결될 수 있다. 누설 광 전하 드레인 영역(170a)에 드레인 콘택 플러그(134) 및 제1 차단막(132)을 통하여 양의 바이어스(VP)가 연결되는 경우, 누설 광 전하는 누설 광 전하 드레인 영역(170a)을 통하여 외부로 방출되는 바, 이미지의 왜곡을 방지할 수 있다.
도 9는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 도 9는 도 27에 도시된 I-I'에 대응하는 위치를 따라서 2개의 단위 화소를 자른 단면을 나타내는 도면이다. 도 9에 대한 설명 중 도 5에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 9를 참조하면, 이미지 센서(100f)는 반도체층(110), 트랜지스터 층(120), 컬러필터 층(140) 및 렌즈 층(150)을 포함할 수 있다. 반도체층(110)은 서로 반대되는 제1 면(112) 및 제2 면(114)을 포함할 수 있고, 트랜지스터 층(120)은 반도체층(110)의 제1 면(112) 상에 형성될 수 있다.
컬러필터 층(140) 및 렌즈 층(150)은 반도체층(110)의 제2 면(114) 상에 순서대로 적층되어 형성될 수 있다. 이미지 센서(100f)는 복수개의 단위 화소(10)를 포함하는 화소 어레이를 포함할 수 있다. 이미지 센서(100f)가 가지는 각 단위 화소(10)는 반도체층(110)에 형성되는 광 감지 소자(PD) 및 전하 저장 소자(SD)를 포함할 수 있다.
이미지 센서(100f)는 반도체층(110) 내에 형성된 제1 및 제2 분리 트렌치(116ha, 118h)와 제1 및 제2 분리 트렌치(116ha, 118h) 각각에 매립된 제1 및 제2 분리층(116a, 118)을 포함할 수 있다. 제1 분리층(116a) 및 제2 분리층(118)은 각각 광 감지 소자(PD)와 이격될 수 있다.
제1 분리 트렌치(116ha) 및 제1 분리층(116a)은 반도체층(110)의 제2 면(114)으로부터 제1 면(112)을 향하여 연장될 수 있다. 제2 분리 트렌치(118h) 및 제2 분리층(118)은 반도체층(110)의 제2 면(114)으로부터 제1 면(112)을 향하여 연장될 수 있다. 제1 분리 트렌치(116ha) 및 제2 분리 트렌치(118h)은 동시에 함께 형성될 수 있다. 제1 분리층(116a) 및 제2 분리층(118)은 동시에 함께 형성될 수 있다.
반도체층(110) 내에서 제2 분리층(118)의 표면에는 계면 절연층(118a)이 형성될 수 있다. 계면 절연층(118a)은 제2 분리 트렌치(118h)의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 제2 분리층(118)은 계면 절연층(118a)의 형성된 제2 분리 트렌치(118h)를 채우도록 형성될 수 있다. 즉, 계면 절연층(118a)은 제2 분리층(118)과 반도체층(110) 사이의 계면을 덮을 수 있다. 계면 절연층(118a)은 제2 분리층(118)과 반도체층(110) 사이의 계면에 존재할 수 있는 결함으로 인하여 발생하는 전하를 최소화할 수 있다.
트랜지스터 층(120)은 반도체층(110)과 함께, 광 감지 소자(PD) 및 전하 저장 소자(SD) 등을 제어할 수 있는 트랜지스터를 구성할 수 있다.
절연층(130) 내에는 제1 차단막(132)이 배치될 수 있다. 절연층(130)의 일부분은 반도체층(110)의 제2 면(114)과 제1 차단막(132) 사이에 형성되는 층간 절연층(도 33의 130a)일 수 있다. 트랜지스터 층(120) 내에는 제2 차단막(136)이 형성될 수 있다.
반도체층(110) 내에는 계면 커버 영역(162), 웰 영역(164a) 및 누설 광 전하 드레인 영역(170)이 형성될 수 있다. 계면 커버 영역(162)은 제1 분리층(116a)을 감쌀 수 있다. 계면 커버 영역(162)은 반도체층(110) 내에서 제1 분리층(116a)을 감싸도록 형성될 수 있다. 웰 영역(164a)은 전하 저장 소자(SD) 상의 반도체층(110) 내에 배치될 수 있다. 웰 영역(164a)은 제2 분리층(118)을 중심으로 전하 저장 소자(SD) 측에 형성될 수 있다.
제2 면(114)에 인접하는 반도체층(110) 내에는 전하 저장 소자(SD)와 이격되며 전하 저장 소자(SD) 상에 배치되는 누설 광 전하 드레인 영역(170)이 형성될 수 있다. 누설 광 전하 드레인 영역(170)과 전하 저장 소자(SD) 사이에는 웰 영역(164a)이 배치될 수 있다. 웰 영역(164a)은 반도체층(110) 내에서 누설 광 전하 드레인 영역(170)을 감쌀 수 있다. 누설 광 전하 드레인 영역(170)은 분리층(116a, 118)과 이격되도록 형성될 수 있다. 누설 광 전하 드레인 영역(170)은 웰 영역(164a)의 일부분을 사이에 두고 제2 분리층(118)과 이격될 수 있다. 누설 광 전하 드레인 영역(170)은 계면 커버 영역(162)을 사이에 두고 제1 분리층(116a)과 이격될 수 있다.
누설 광 전하 드레인 영역(170)은 드레인 콘택 플러그(134)를 통하여 제1 차단막(132)과 전기적으로 연결될 수 있다. 누설 광 전하 드레인 영역(170)에 드레인 콘택 플러그(134) 및 제1 차단막(132)을 통하여 양의 바이어스(VP)가 연결되는 경우, 누설 광 전하는 누설 광 전하 드레인 영역(170)을 통하여 외부로 방출되는 바, 이미지의 왜곡을 방지할 수 있다.
도 10은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 도 10은 도 28 또는 도 29에 도시된 II-II'에 대응하는 위치를 따라서 2개의 단위 화소를 자른 단면을 나타내는 도면이다. 도 10에 대한 설명 중 도 6에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 10을 참조하면, 이미지 센서(100g)는 반도체층(110), 트랜지스터 층(120), 컬러필터 층(140) 및 렌즈 층(150)을 포함할 수 있다. 반도체층(110)은 서로 반대되는 제1 면(112) 및 제2 면(114)을 포함할 수 있고, 트랜지스터 층(120)은 반도체층(110)의 제1 면(112) 상에 형성될 수 있다.
컬러필터 층(140) 및 렌즈 층(150)은 반도체층(110)의 제2 면(114) 상에 순서대로 적층되어 형성될 수 있다. 이미지 센서(100g)는 복수개의 단위 화소(10)를 포함하는 화소 어레이를 포함할 수 있다. 이미지 센서(100g)가 가지는 각 단위 화소(10)는 반도체층(110)에 형성되는 광 감지 소자(PD) 및 전하 저장 소자(SD)를 포함할 수 있다.
이미지 센서(100g)는 반도체층(110) 내에 형성된 제1 및 제2 분리 트렌치(116ha, 118h)와 제1 및 제2 분리 트렌치(116ha, 118h) 각각에 매립된 제1 및 제2 분리층(116a, 118)을 포함할 수 있다. 제1 분리층(116a) 및 제2 분리층(118)은 각각 광 감지 소자(PD)와 이격될 수 있다.
제1 분리 트렌치(116ha) 및 제1 분리층(116a)은 반도체층(110)의 제2 면(114)으로부터 제1 면(112)을 향하여 연장될 수 있다. 제2 분리 트렌치(118h) 및 제2 분리층(118)은 반도체층(110)의 제2 면(114)으로부터 제1 면(112)을 향하여 연장될 수 있다. 제1 분리 트렌치(116ha) 및 제2 분리 트렌치(118h)은 동시에 함께 형성될 수 있다. 제1 분리층(116a) 및 제2 분리층(118)은 동시에 함께 형성될 수 있다.
트랜지스터 층(120)은 반도체층(110)과 함께, 광 감지 소자(PD) 및 전하 저장 소자(SD) 등을 제어할 수 있는 트랜지스터를 구성할 수 있다. 반도체층(110) 내에서 제2 분리층(118)의 표면에는 계면 절연층(118a)이 형성될 수 있다. 계면 절연층(118a)은 제2 분리 트렌치(118h)의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 제2 분리층(118)은 계면 절연층(118a)의 형성된 제2 분리 트렌치(118h)를 채우도록 형성될 수 있다. 즉, 계면 절연층(118a)은 제2 분리층(118)과 반도체층(110) 사이의 계면을 덮을 수 있다.
절연층(130) 내에는 제1 차단막(132)이 배치될 수 있다. 절연층(130)의 일부분은 반도체층(110)의 제2 면(114)rhk 제1 차단막(132) 사이에 형성되는 층간 절연층(도 36의 130a)일 수 있다. 트랜지스터 층(120) 내에는 제2 차단막(136)이 형성될 수 있다.
반도체층(110) 내에는 계면 커버 영역(162), 웰 영역(164) 및 누설 광 전하 드레인 영역(170a)이 형성될 수 있다. 계면 커버 영역(162)은 제1 분리층(116a)을 감쌀 수 있다. 계면 커버 영역(162)은 반도체층(110) 내에서 제1 분리층(116a)을 감싸도록 형성될 수 있다. 웰 영역(164a)은 전하 저장 소자(SD) 상의 반도체층(110) 내에 배치될 수 있다. 웰 영역(164a)은 제2 분리층(118)을 중심으로 전하 저장 소자(SD) 측에 형성될 수 있다.
제2 면(114)에 인접하는 반도체층(110) 내에는 전하 저장 소자(SD)와 이격되며 전하 저장 소자(SD) 상에 배치되는 누설 광 전하 드레인 영역(170a)이 형성될 수 있다. 누설 광 전하 드레인 영역(170a)과 전하 저장 소자(SD) 사이에는 웰 영역(164a)이 배치될 수 있다. 웰 영역(164a)은 반도체층(110) 내에서 누설 광 전하 드레인 영역(170a)과 접할 수 있다. 누설 광 전하 드레인 영역(170a)은 제2 분리층(118)의 표면을 덮는 계면 절연층(118a)과 접할 수 있으나, 이에 한정되지는 않는다. 누설 광 전하 드레인 영역(170a)과 계면 절연층(118a) 사이에는 웰 영역(164a)의 일부분이 배치될 수 있다. 누설 광 전하 드레인 영역(170a)은 계면 커버 영역(162)을 사이에 두고 제1 분리층(116a)과 이격될 수 있다. 누설 광 전하 드레인 영역(170a)은 계면 커버 영역(162)과 접할 수 있다.
누설 광 전하 드레인 영역(170a)은 드레인 콘택 플러그(134)를 통하여 제1 차단막(132)과 전기적으로 연결될 수 있다. 누설 광 전하 드레인 영역(170a)에 드레인 콘택 플러그(134) 및 제1 차단막(132)을 통하여 양의 바이어스(VP)가 연결되는 경우, 누설 광 전하는 누설 광 전하 드레인 영역(170a)을 통하여 외부로 방출되는 바, 이미지의 왜곡을 방지할 수 있다.
도 11 내지 도 14는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 구체적으로 도 11 내지 도 14에 대한 설명 중 각각 도 3 내지 도 6에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 11 내지 도 14를 함께 참조하면, 이미지 센서(100h, 100i, 100j, 100k)는 반도체층(110) 내에 형성된 분리 트렌치(116hb) 및 분리 트렌치(116hb)에 매립된 분리층(116b)을 포함할 수 있다. 분리 트렌치(116hb)는 반도체층(110)의 제1 면(112)으로부터 제2 면(114)까지 연장될 수 있다. 분리 트렌치(116hb)에 매립된 분리층(116b)은 반도체층(110)의 제1 면(112)으로부터 제2 면(114)까지 연장되도록 형성된 DTI일 수 있다.
도 15 내지 도 18은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 구체적으로 도 15 내지 도 18에 대한 설명 중 각각 도 3 내지 도 6에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 15 내지 도 18을 함께 참조하면, 이미지 센서(100l, 100m, 100n, 100o)는 절연층(130), 절연층(130) 내에 배치된 제1 차단막(132), 드레인 콘택 플러그(134) 및 제1 연장 차단막(134a)을 포함할 수 있다. 제1 연장 차단막(134a)은 제1 차단막(132)으로부터 연장되어, 절연층(130)의 일부분을 관통하여 제2 분리층(118)과 접할 수 있다. 제1 연장 차단막(134a)은 제1 차단막(132)과 함께 형성되어 동일 물질로 이루어질 수 있다. 제1 연장 차단막(134a)의 일부분은 제2 분리층(118) 내로 연장될 수 있다. 제1 연장 차단막(134a)은 드레인 콘택 플러그(134)를 형성할 때 함께 형성할 수 있다. 제1 연장 차단막(134a)은 제1 차단막(132)과 제2 분리층(118) 사이를 통하여 반도체층(110) 내로 입사되는 빛을 차단할 수 있다.
도 19 내지 도 22는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 구체적으로 도 19 내지 도 22에 대한 설명 중 각각 도 7 내지 도 10에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 19 내지 도 22를 함께 참조하면, 이미지 센서(100p, 100q, 100r, 100s)는 절연층(130), 절연층(130) 내에 배치된 제1 차단막(132), 드레인 콘택 플러그(134), 제1 연장 차단막(134a) 및 제2 연장 차단막(134b)을 포함할 수 있다. 제1 연장 차단막(134a)은 제1 차단막(132)으로부터 연장되어, 절연층(130)의 일부분을 관통하여 제2 분리층(118)과 접할 수 있다. 제2 연장 차단막(134b)은 제1 차단막(132)으로부터 연장되어, 절연층(130)의 일부분을 관통하여 제1 분리층(116a)과 접할 수 있다. 제1 연장 차단막(134a) 및 제2 연장 차단막(134b)은 제1 차단막(132)과 함께 형성되어 동일 물질로 이루어질 수 있다. 제1 연장 차단막(134a)의 일부분은 제2 분리층(118) 내로 연장될 수 있다. 제2 연장 차단막(134b)의 일부분은 제1 분리층(116a) 내로 연장될 수 있다. 제1 연장 차단막(134a) 및 제2 연장 차단막(134b)은 드레인 콘택 플러그(134)를 형성할 때 함께 형성할 수 있다. 제1 연장 차단막(134a)은 제1 차단막(132)과 제2 분리층(118) 사이를 통하여 반도체층(110) 내로 입사되는 빛을 차단할 수 있다. 제2 연장 차단막(134b)은 제1 차단막(132)과 제1 분리층(116a) 사이를 통하여 반도체층(110) 내로 입사되는 빛을 차단할 수 있다.
도 23 내지 도 26은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 단면도이다. 구체적으로 도 23 내지 도 26에 대한 설명 중 각각 도 11 내지 도 14에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 23 내지 도 26을 함께 참조하면, 이미지 센서(100t, 100u, 100v, 100w)는 절연층(130), 절연층(130) 내에 배치된 제1 차단막(132), 드레인 콘택 플러그(134), 제1 연장 차단막(134a) 및 제2 연장 차단막(134b)을 포함할 수 있다. 제1 연장 차단막(134a)은 제1 차단막(132)으로부터 연장되어, 절연층(130)의 일부분을 관통하여 제2 분리층(118)과 접할 수 있다. 제2 연장 차단막(134b)은 제1 차단막(132)으로부터 연장되어, 절연층(130)의 일부분을 관통하여 제1 분리층(116b)과 접할 수 있다. 제1 연장 차단막(134a) 및 제2 연장 차단막(134b)은 제1 차단막(132)과 함께 형성되어 동일 물질로 이루어질 수 있다. 제1 연장 차단막(134a)의 일부분은 제2 분리층(118) 내로 연장될 수 있다. 제2 연장 차단막(134b)의 일부분은 제1 분리층(116b) 내로 연장될 수 있다. 제1 연장 차단막(134a) 및 제2 연장 차단막(134b)은 드레인 콘택 플러그(134)를 형성할 때 함께 형성할 수 있다. 제1 연장 차단막(134a)은 제1 차단막(132)과 제2 분리층(118) 사이를 통하여 반도체층(110) 내로 입사되는 빛을 차단할 수 있다. 제2 연장 차단막(134b)은 제1 차단막(132)과 제1 분리층(116b) 사이를 통하여 반도체층(110) 내로 입사되는 빛을 차단할 수 있다.
도 27은 본 발명의 실시 예에 따른 이미지 센서가 가지는 단위 화소의 요부의 평면 배치를 나타내는 도면이다. 구체적으로 도 27은 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23 및 도 25에 보인 이미지 센서(100, 100b, 100d, 100f, 100h, 100j, 100l, 100n, 100p, 100r, 100t, 100v)의 단위 화소(10)의 요부의 평면 배치를 나타내는 도면으로, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23 및 도 25와 중복되는 설명은 생략될 수 있다.
도 27을 참조하면, 광 감지 소자(PD) 및 전하 저장 소자(SD) 사이에 전하의 이동은 제1 전달 트랜지스터(도 1의 11)의 제1 게이트(TG-1)에 의해서 제어될 수 있다. 전하 저장 소자(SD)에 저장된 전하가 전달되어 수용되는 플로팅 디퓨전 영역(FD)은 전하 저장 소자(SD)에 인접한 반도체층(도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23 및 도 25의 110) 내에 전하 저장 소자(SD)와 유사한 형태로 형성될 수 있다. 즉, 도 27에서, 플로팅 디퓨전 영역(FD)에 대응되는 위치를 따라서 자른 단면은 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23 및 도 25에 도시한 전하 저장 소자(SD)의 형상과 유사한 바, 구체적인 도시는 생략하도록 한다.
플로팅 디퓨전 영역(FD)이 수용한 전하에 따른 전압은 트랜지스터 층(도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23 및 도 25의 120)에 형성된 트랜지스터들(도 1의 13, 14)에 의해서 증폭되어 단위 화소(10) 외부로 출력될 수 있다.
제2 전달 트랜지스터(도 1의 12)는 전하 저장 소자(SD) 및 플로팅 디퓨전 영역(FD) 사이에 전하의 이동 경로를 형성할 수 있으며, 제2 전달 트랜지스터(12)의 제2 게이트(TG-2)는 제1 전달 트랜지스터(11)의 제1 게이트(TG-1)와 마찬가지로 반도체층(110)의 제1 면(112) 상에 형성될 수 있다. 즉, 도 11에서 제2 게이트(TG-2)에 대응되는 위치를 따라서 자른 단면은 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23 및 도 25에 도시한 제1 게이트(TG-1)의 형상과 유사한 바, 구체적인 도시는 생략하도록 한다.
제1 분리층(116/116a/116b)은 단위 화소(10)를 둘러싸도록 형성될 수 있다. 도 3, 도 5, 도 15 및 도 17에 보인 제1 분리층(116), 도 7, 도 9, 도 19 및 도 21에 보인 제1 분리층(116a)과 도 11, 도 13, 도 23 및 도 25에 보인 제1 분리층(116b)의 단면의 형상에서는 차이가 있으나, 평면 배치는 동일한 바, 도 27에서는 구분하지 않고 도시한다. 제1 분리층(116/116a/116b)은 인접한 단위 화소(10) 사이의 화소 분리의 기능을 수행할 수 있다.
제2 분리층(118)은 단위 화소(10) 내의 구성 요소 사이에 형성될 수 있다. 도 11에는 제2 분리층(118)이 광 감지 소자(PD)와 전하 저장 소자 사이(SD), 전하 저장 소자(SD)와 플로팅 디퓨전 영역(FD) 사이, 및 광 감지 소자(PD)와 플로팅 디퓨전 영역(FD) 사이에 모두 형성된 것으로 도시되었으나, 이에 한정되지는 않는다. 예를 들면, 제2 분리층(118)은 단위 소자(10) 내의 광 감지 소자(PD)와 전하 저장 소자(SD) 사이에만 배치될 수 있다. 또는 예를 들면, 제2 분리층(118)은 광 감지 소자(PD)와 전하 저장 소자(SD) 사이 및 전하 저장 소자(SD)와 플로팅 디퓨전 영역(FD) 사이에 함께 배치될 수 있다. 또는 제2 분리층(118)은 광 감지 소자(PD)와 전하 저장 소자(SD) 사이 및 광 감지 소자(PD)와 플로팅 디퓨전 영역(FD) 사이에 함께 배치될 수 있다.
제1 분리층(116/116a/116b) 및 제2 분리층(118)은 각각 광 감지 소자(PD)와 이격될 수 있다.
누설 광 전하 드레인 영역(170)은 전하 저장 소자(SD) 상에 배치될 수 있다. 누설 광 전하 드레인 영역(170)은 제1 및 제2 분리층(116/116a/116b, 118)과 이격되도록 형성될 수 있다.
도 28은 본 발명의 실시 예에 따른 이미지 센서가 가지는 단위 화소의 요부의 평면 배치를 나타내는 도면이다. 구체적으로 도 28은 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24에 보인 이미지 센서(100a, 100c, 100e, 100g, 100i, 100k, 100m, 100o, 100q, 100s, 100u, 100w)의 단위 화소(10)의 요부의 평면 배치를 나타내는 도면으로, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24과 중복되는 설명은 생략될 수 있다.
도 28을 참조하면, 광 감지 소자(PD) 및 전하 저장 소자(SD) 사이에 전하의 이동은 제1 전달 트랜지스터(도 1의 11)의 제1 게이트(TG-1)에 의해서 제어될 수 있다. 전하 저장 소자(SD)에 저장된 전하가 전달되어 수용되는 플로팅 디퓨전 영역(FD)은 전하 저장 소자(SD)에 인접한 반도체층(도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 110) 내에 전하 저장 소자(SD)와 유사한 형태로 형성될 수 있다. 즉, 도 28에서, 플로팅 디퓨전 영역(FD)에 대응되는 위치를 따라서 자른 단면은 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24에 도시한 전하 저장 소자(SD)의 형상과 유사한 바, 구체적인 도시는 생략하도록 한다.
플로팅 디퓨전 영역(FD)이 수용한 전하에 따른 전압은 트랜지스터 층(도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 120)에 형성된 트랜지스터들(도 1의 13, 14)에 의해서 증폭되어 단위 화소(10) 외부로 출력될 수 있다.
제2 전달 트랜지스터(도 1의 12)는 전하 저장 소자(SD) 및 플로팅 디퓨전 영역(FD) 사이에 전하의 이동 경로를 형성할 수 있으며, 제2 전달 트랜지스터(12)의 제2 게이트(TG-2)는 제1 전달 트랜지스터(11)의 제1 게이트(TG-1)와 마찬가지로 반도체층(110)의 제1 면(112) 상에 형성될 수 있다. 즉, 도 28에서 제2 게이트(TG-2)에 대응되는 위치를 따라서 자른 단면은 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24에 도시한 제1 게이트(TG-1)의 형상과 유사한 바, 구체적인 도시는 생략하도록 한다.
제1 분리층(116/116a/116b)은 단위 화소(10)를 둘러싸도록 형성될 수 있다. 도 4, 도 6, 도 16 및 도 18에 보인 제1 분리층(116), 도 8, 도 10, 도 20 및 도 22에 보인 제1 분리층(116a)과 도 12, 도 14, 도 24 및 도 26에 보인 제1 분리층(116b)의 단면의 형상에서는 차이가 있으나, 평면 배치는 동일한 바, 도 28에서는 구분하지 않고 도시한다. 제1 분리층(116/116a/116b)은 인접한 단위 화소(10) 사이의 화소 분리의 기능을 수행할 수 있다.
제2 분리층(118)은 단위 화소(10) 내의 구성 요소 사이에 형성될 수 있다. 도 28에는 제2 분리층(118)이 광 감지 소자(PD)와 전하 저장 소자 사이(SD), 전하 저장 소자(SD)와 플로팅 디퓨전 영역(FD) 사이, 및 광 감지 소자(PD)와 플로팅 디퓨전 영역(FD) 사이에 모두 형성된 것으로 도시되었으나, 이에 한정되지는 않는다. 예를 들면, 제2 분리층(118)은 단위 소자(10) 내의 광 감지 소자(PD)와 전하 저장 소자(SD) 사이에만 배치될 수 있다. 또는 예를 들면, 제2 분리층(118)은 광 감지 소자(PD)와 전하 저장 소자(SD) 사이 및 전하 저장 소자(SD)와 플로팅 디퓨전 영역(FD) 사이에 배치될 수 있다. 또는 제2 분리층(118)은 광 감지 소자(PD)와 전하 저장 소자(SD) 사이 및 광 감지 소자(PD)와 플로팅 디퓨전 영역(FD) 사이에 배치될 수 있다.
제1 분리층(116/116a/116b) 및 제2 분리층(118)은 각각 광 감지 소자(PD)와 이격될 수 있다.
누설 광 전하 드레인 영역(도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 170a)은, 전하 저장 소자(SD) 상의 반도체층(도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 110)의 제2 면(도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 114)의 일부분(170a-M1)을 노출시키는 드레인 마스크 패턴을 형성한 후 불순물을 주입하여 형성할 수 있다. 따라서 누설 광 전하 드레인 영역(170a)은 제2 분리층(118)과 접할 수 있다. 누설 광 전하 드레인 영역(170a)은 제1 분리층(116)과 이격될 수 있다. 반도체층(110)의 일부분(170a-M1)에 주입된 불순물 중 제2 분리층(118)에 대응하는 위치에 주입된 불순물은 제2 분리층(118)을 형성하는 과정에서 반도체층(110)과 함께 제거되는 바, 누설 광 전하 드레인 영역(170a)에는 포함되지 않을 수 있다. 또는 제2 분리층(118)을 형성한 후에 반도체층(110)의 일부분(170a-M1)에 불순물을 주입하는 경우, 제2 분리층(118)이 절연성을 가지는 경우 제2 분리층(118)에 주입된 불순물은 전기적은 기능을 하지 못하는 바, 불순물이 주입된 제2 분리층(118)의 부분은 누설 광 전하 드레인 영역(170a)에는 포함되지 않을 수 있다.
도 29는 본 발명의 실시 예에 따른 이미지 센서가 가지는 단위 화소의 요부의 평면 배치를 나타내는 도면이다. 구체적으로 도 29는 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24에 보인 이미지 센서(100a, 100c, 100e, 100g, 100i, 100k, 100m, 100o, 100q, 100s, 100u, 100w)의 단위 화소(10)의 요부의 평면 배치를 나타내는 도면으로, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24과 중복되는 설명은 생략될 수 있다. 또한 도 29에 대한 설명 중 도 28에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 29를 참조하면, 누설 광 전하 드레인 영역(도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 170a)은, 전하 저장 소자(SD) 및 플로팅 디퓨전 영역(FD) 상의 반도체층(도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 110)의 제2 면(도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 114)의 일부분(170a-M2)을 노출시키는 드레인 마스크 패턴을 형성한 후 불순물을 주입하여 형성할 수 있다. 따라서 누설 광 전하 드레인 영역(170a)은 전하 저장 소자(SD) 및 플로팅 디퓨전 영역(FD)상에 모두 배치될 수 있다.
도 30 내지 도 34는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 과정을 나타내는 단면도이다. 구체적으로, 도 30 내지 도 34는 도 3에 보인 이미지 센서(100)를 제조하는 과정을 나타내는 단면도이다. 도 4 내지 도 26에서 보인 이미지 센서(100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j, 100k, 100l, 100m, 100n, 100o, 100p, 100q, 100r, 100s, 100t, 100u, 100v, 100w)를 제조하는 과정에 대해서는 도 30 내지 도 34에 대한 설명 과정에서 차이점을 위주로 설명될 수 있다.
도 30을 참조하면, 지지 기판(110a) 상에 반도체층(110)을 준비한다. 지지 기판(110a)과 반도체층(110)이 접하는 면을 반도체층(110)의 제1 면(112)이라고 하고, 제1 면(112)과 반대되는 반도체층(110)의 면을 제2 면(114)이라고 한다. 지지 기판(110a) 및 반도체층(110)은 일체로 이루어진 벌크 기판, 에피텍셜 기판 또는 SOI 기판 중 어느 하나일 수 있다. 이 경우, 지지 기판(110a)은 일체로 이루어진 기판 중 후술할 공정에서 제거되는 부분일 수 있다. 또는 지지 기판(110a)은 벌크 기판이고, 반도체층(110)은 지지 기판(110a) 상에 형성된 에피텍셜층일 수 있다. 반도체층(110)은 예를 들면, P형 반도체로 이루어질 수 있다.
반도체층(110) 내에 제1 분리 트렌치(116h), 제1 분리층(116), 계면 커버 영역(162) 및 웰 영역(164)을 형성한다. 제1 분리 트렌치(116h)는 반도체층(112)의 제1 면(112)으로부터 제2 면(114) 향하여, 반도체층(110) 내로 연장되도록 형성할 수 있다. 제1 분리 트렌치(116h)는 제1 면(112)으로부터 연장되어 제2 면(114)에 접하지 않을 수 있다.
계면 커버 영역(162)은 제1 분리 트렌치(116h)를 형성한 후, PLAD(PLAsma Doping) 방법에 의하여 불순물을 주입하여 형성할 수 있다. 계면 커버 영역(162)은 반도체층(110)보다 높은 불순물 농도를 가지는 불순물 영역일 수 있다. 계면 커버 영역(162)은 예를 들면, P형 불순물 영역일 수 있다. 제1 분리층(116)은 제1 분리 트렌치(116h)를 매립하여 형성할 수 있다.
웰 영역(164)은 제1 분리층(116)을 형성한 후에 형성하거나, 제1 분리 트렌치(116h)를 형성하기 전에 형성할 수 있다. 웰 영역(164)은 이온 주입 공정에 의하여 형성할 수 있다. 웰 영역(164)은 반도체층(110)보다 높은 불순물 농도를 가지는 불순물 영역일 수 있다. 웰 영역(164)은 예를 들면, P형 불순물 영역일 수 있다.
도 7 내지 도 10과 도 19 내지 도 22에 보인 이미지 센서(100d, 100e, 100f, 100g, 100p, 100q, 100r, 100s)를 제조하고자 하는 경우에는 제1 분리 트랜치(116h) 및 제1 분리층(116) 및 계면 커버 영역(162)을 형성하지 않을 수 있다.
도 11 내지 도 14와 도 23 내지 도 26에 보인 이미지 센서(100h, 100i, 100j, 100k, 100t, 100u, 100v, 100w)를 제조하고자 하는 경우에는 제1 분리 트랜치(116h) 및 제1 분리층(116) 대신에 제1 면(112)으로부터 제2 면(114)까지 연장되는 제1 분리 트랜치(도 11 내지 도 14와 도 23 내지 도 26의 116hb) 및 제1 분리층(도 11 내지 도 14와 도 23 내지 도 26의 116b)을 형성할 수 있다.
도 5, 도 6, 도 9 , 도 10, 도 13, 도 14, 도 17, 도 18, 도 21, 도 22, 도 25 및 도 26에 보인 이미지 센서(100b, 100c, 100f, 100g, 100i, 100j, 100n, 100o, 100r, 100s, 100v, 100w)를 제조하고자 하는 경우에는, 도 30에 보인 웰 영역(164)을 형성하는 대신에 웰 영역(164)보다 상대적으로 작은 폭을 가지는 웰 영역(도 5, 도 6, 도 9 , 도 10, 도 13, 도 14, 도 17, 도 18, 도 21, 도 22, 도 25 및 도 26의 164a)을 형성할 수 있다.
도 31을 참조하면, 반도체층(110) 내에 광 감지 소자(PD) 및 전하 저장 소자(SD)를 형성한다. 광 감지 소자(PD) 및 전하 저장 소자(SD)는 반도체층(110)의 제1 면(112)과 인접하면서 반도체층(110) 내에 형성될 수 있다. 광 감지 소자(PD) 및 전하 저장 소자(SD)는 이온 주입 공정에 의하여 형성할 수 있다. 광 감지 소자(PD) 및 전하 저장 소자(SD)는 예를 들면, N형 불순물 영역일 수 있다.
반도체층(110)의 제1 면(112) 상에 트랜지스터 층(120)을 형성한다. 트랜지스터 층(120)은 반도체층(110)과 함께 트랜지스터를 구성할 수 있다. 트랜지스터 층(120)에는 도 1에 보인 제1 전달 트랜지스터(11)를 구성하기 위한 제1 게이트(TG-1)가 형성될 수 있다. 마찬가지로 도 1에 보인 제2 전달 트랜지스터(12)의 제2 게이트(도시 생략)도 트랜지스터 층(120) 내에 형성될 수 있다. 반도체층(110)의 제1 면(112)과, 제1 게이트(TG-1) 및 상기 제2 게이트 각각의 사이에는 게이트 절연막(도시 생략)이 배치될 수 있다. 제1 및 제2 전달 트랜지스터(11, 12)를 구성하기 위한 소스/드레인 영역(도시 생략)은 반도체층(110)의 제1 면(112)에 형성될 수 있다. 트랜지스터 층(120) 내에는 전도성 물질로 구성된 복수의 배선을 포함하는 배선 층(도시 생략)을 더 포함할 수 있다. 트랜지스터 층(120)은 상기 트랜지스터를 구성하는 상기 게이트, 및 상기 배선 층을 감싸는 절연물질을 포함할 수 있다.
트랜지스터 층(120) 내에는 제2 차단막(136)이 형성될 수 있다. 제2 차단막(136)은 전하 저장 소자(SD) 상의 트랜지스터 층(120) 내에 형성될 수 있다. 제2 차단막(136)은 제1 분리층(116) 상으로부터 전하 저장 소자(SD)의 상을 통하여 연장되도록 형성할 수 있다. 제2 차단막(136)은 전하 저장 소자(SD)와 반도체층(110)의 제1 면(112)에 대한 수직 방향으로 오버랩되되, 광 감지 소자(PD)와는 수직 방향으로 오버랩되지 않도록 형성될 수 있다. 전하 저장 소자(SD)는 제2 차단막(136)과 수직 방향으로 모두 오버랩될 수 있다. 제2 차단막(136)은 제1 분리층(116)의 일부분과 수직 방향으로 오버랩되도록 형성할 수 있다. 또한 제2 차단막(136)은 도 32에서 설명할 제2 분리층(118)의 일부분과도 수직 방향으로 오버랩되도록 형성할 수 있다.
도 31 및 도 32를을 함께 참조하면, 지지 기판(110a) 및 반도체층(110) 상에 트랜지스터 층(120)이 형성된 도 31의 결과물을 상하 반전시켜 보조 지지 기판(도시 생략) 상에 트랜지스터 층(120)의 일면을 지지시킨 후, 지지 기판(110a)을 제거한다. 지지 기판(110a)은 예를 들면, CMP 공정에 의하여 제거되거나, 그라인더에 의하여 일부분을 제거한 후, 식각 공정에 의하여 남은 부분을 제거할 수 있다. 지지 기판(110a)이 제거되어, 노출된 반도체층(110)의 제2 면(114)이 노출된 상태에서, 광 감지 소자(PD) 및 전하 저장 소자(SD)의 사이들의 반도체층(110) 내에 제2 분리 트렌치(118h)를 형성한다. 제2 분리 트렌치(118h)는 반도체층(110)의 제2 면(114)으로부터 반도체층(110) 내로 연장되되, 제1 면(112)과 접하지 않도록 형성할 수 있다. 제2 분리층(118)은 제2 분리 트렌치(118h)를 매립하여 형성할 수 있다.
이후, 반도체층(110)의 제2 면(114)의 일부분을 덮는 마스크층(182)을 형성한 후 이온 주입 공정을 통하여 누설 광 전하 드레인 영역(170)을 형성할 수 있다. 누설 광 전하 드레인 영역(170)은 제2 면(114)에 인접하는 반도체층(110) 내에서 전하 저장 소자(SD)와 이격되며 전하 저장 소자(SD) 상에 배치될 수 있다. 누설 광 전하 드레인 영역(170)과 전하 저장 소자(SD) 사이에는 웰 영역(164)이 배치될 수 있다. 웰 영역(164)은 반도체층(110) 내에서 누설 광 전하 드레인 영역(170)을 감쌀 수 있다. 누설 광 전하 드레인 영역(170)은 예를 들면, N형 불순물 영역일 수 있다.
도 7 내지 도 10과 도 19 내지 도 22에 보인 이미지 센서(100d, 100e, 100f, 100g, 100p, 100q, 100r, 100s)를 제조하고자 하는 경우에는 제2 분리 트렌치(118h)와 함께 제1 분리 트렌치(116ha)를 형성하고, 제2 분리층(118)와 함께 제1 분리층(116a)을 형성할 수 있다. 또한 계면 커버 영역(162)은 제1 분리 트렌치(116ha)를 형성한 후, PLAD(PLAsma Doping) 방법에 의하여 불순물을 주입하여 형성하고, 그 후 제1 분리 트렌치(116ha)를 매립하여 제1 분리층(116a)을 형성할 수 있다.
도 5, 도 6, 도 9 , 도 10, 도 13, 도 14, 도 17, 도 18, 도 21, 도 22, 도 25 및 도 26에 보인 이미지 센서(100b, 100c, 100f, 100g, 100i, 100j, 100n, 100o, 100r, 100s, 100v, 100w)를 제조하고자 하는 경우에는, 제2 분리 트렌치(118h)의 내벽을 계면 절연층(118a)fh 컨포멀(conformal)하게 덮은 후, 계면 절연층(118a)이 형성된 제2 분리 트렌치(118h)를 매립하여 제2 분리층(118)을 형성할 수 있다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22, 도 24 및 도 26에 보인 이미지 센서(100a, 100c, 100e, 100g, 100i, 100k, 100m, 100o, 100r, 100t, 100v, 100w)를 제조하고자 하는 경우에는, 도 28 또는 도 29에 보인 것과 같이 반도체층(110)의 제2 면(114)의 일부분(170a-M1, 170a-M2)을 노출시키는 마스크층을 형성한 후, 이온 주입 공정을 통하여 누설 광 전하 드레인 영역(170a)을 형성할 수 있다.
도 33을 참조하면, 반도체층(110)의 제2 면(114) 상에 콘택 홀(130h)을 가지는 층간 절연층(130a)을 형성한다. 콘택 홀(130h)은 누설 광 전하 드레인 영역(170)을 노출시킬 수 있다. 콘택 홀(130h)은 층간 절연층(130a)을 관통하여 누설 광 전하 드레인 영역(170) 내로 연장할 수 있다. 이후, 반도체층(110)의 제2 면(114)을 덮는 차단 물질층(132a)을 형성한다. 차단 물질층(132a)은 콘택 홀(130h)을 채우도록 형성될 수 있다. 차단 물질층(132)은 빛을 투과시키지 않는 물질을 포함할 수 있다. 차단 물질층(132)은 예를 들면, 금속을 포함할 수 있다.
도 15 내지 도 18에 보인 이미지 센서(100l, 100m, 100n, 100o)를 제조하고자 하는 경우에는, 제1 연장 차단막(도 15 내지 도 18의 134a)이 형성될 공간에 콘택 홀(130h)과 함께 리세스 공간(도시 생략)을 형성할 수 있고, 차단 물질층(132a)은 상기 리세스 공간을 함께 채우도록 형성될 수 있다. 차단 물질층(132a) 중 상기 리세스 공간을 채우는 부분은 제1 연장 차단막(134a)이 될 수 있다.
도 19 내지 도 26에 보인 이미지 센서(100p, 100q, 100r, 100s, 100t, 100u, 100v, 100w)를 제조하고자 하는 경우에는, 제1 연장 차단막(도 19 내지 도 26의 134a) 및 제2 연장 차단막(도 19 내지 도 26의 134b)이 형성될 공간에 콘택 홀(130h)과 함께 리세스 공간(도시 생략)을 형성할 수 있고, 차단 물질층(132a)은 상기 리세스 공간을 함께 채우도록 형성될 수 있다. 차단 물질층(132a) 중 상기 리세스 공간을 채우는 부분은 제1 및 제2 연장 차단막(134a, 134b)이 될 수 있다.
도 33 및 도 34를 함께 참조하면, 차단 물질층(132a)을 패터닝하여, 제1 차단막(132)을 형성한다. 차단 물질층(132a) 중 콘택 홀(130h)을 채우는 부분은 드레인 콘택 플러그(134)가 될 수 있다. 따라서 제1 차단막(132)과 드레인 콘택 플러그(134)는 일체로 형성될 수 있다. 차단 물질층(132a)이 금속으로 이루어지는 경우, 제1 차단막(132)과 드레인 콘택 플러그(134)는 금속으로 이루어질 수 있다.
차단 물질층(132a) 중 일부분은 제1 차단막(132)으로부터 연장되어, 도 3에 보인 양의 바이어스(VP)와 연결될 수 있는 외부 패드(도시 생략)과 전기적으로 연결될 수 있다. 또는 제1 차단막(132)과 상기 외부 패드를 전기적으로 연결하기 위한 별도의 도전 라인이 형성될 수 있다.
이후, 제1 차단막(132)을 덮는 커버 절연층(130b)을 형성한다. 층간 절연층(130a)과 커버 절연층(130b)을 함께 절연층(130)이라 호칭할 수 있다.
이후 도 3에 보인 것과 같이 컬러필터 층(140) 및 렌즈 층(150)을 형성하여 이미지 센서(100)를 형성할 수 있다. 상기 외부 패드는, 이미지 센서(100)가 동작하는 동안에 양의 바이어스(VP)가 연결된 상태가 유지될 수 있다.
도 35 및 도 36은 본 발명의 실시 예에 따른 이미지 센서를 제조하는 과정을 나타내는 단면도이다. 구체적으로, 도 35 및 도 36은 도 4에 보인 이미지 센서(100a)를 제조하는 과정을 나타내는 단면도이다. 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22, 도 24 및 도 26에서 보인 이미지 센서(100c, 100e, 100g, 100i, 100k, 100m, 100o, 100q, 100s, 100u, 100w)를 제조하는 과정에 대해서는 도 35 및 도 36에 대한 설명 과정에서 차이점을 위주로 설명될 수 있다. 도 35 및 도 36에 대한 설명 중, 도 30 내지 도 34에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 35를 참조하면, 지지 기판(110a) 상에 반도체층(110)을 준비한다. 반도체층(110)은 예를 들면, P형 반도체로 이루어질 수 있다.
반도체층(110) 내에 제1 분리 트렌치(116h), 제1 분리층(116), 계면 커버 영역(162), 웰 영역(164) 및 누설 광 전하 드레인 영역(170a)을 형성한다. 웰 영역(164) 및 누설 광 전하 드레인 영역(170a)은 제1 분리층(116)을 형성한 후에 형성하거나, 제1 분리 트렌치(116h)를 형성하기 전에 형성할 수 있다. 웰 영역(164) 및 누설 광 전하 드레인 영역(170a)은 이온 주입 공정에 의하여 형성할 수 있다. 웰 영역(164) 및 누설 광 전하 드레인 영역(170a) 중 하나의 영역을 이온 주입 공정에 의하여 먼저 형성한 후, 반대 도전형을 가지는 불순물을 주입하는 이온 주입 공정을 추가로 진행하여 나머지 영역을 형성할 수 있다. 웰 영역(164)은 예를 들면, P형 불순물 영역일 수 있다. 누설 광 전하 드레인 영역(170a)은 예를 들면, N형 불순물 영역일 수 있다.
도 8, 도 10, 도 20 및 도 22에 보인 이미지 센서(100e, 100g, 100q, 100s)를 제조하고자 하는 경우에는 제1 분리 트랜치(116h), 제1 분리층(116) 및 계면 커버 영역(162)을 형성하지 않을 수 있다.
도 6, 도 10, 도 14, 도 18, 도 22 및 도 26에 보인 이미지 센서(100c, 100g, 100j, 100o, 100s, 100w)를 제조하고자 하는 경우에는, 도 35에 보인 웰 영역(164)을 형성하는 대신에 웰 영역(164)보다 상대적으로 작은 폭을 가지는 웰 영역(도 6, 도 10, 도 14, 도 18, 도 22 및 도 26의 164a)을 형성할 수 있다.
이후 도 31에서 설명한 것과 같이 광 감지 소자(PD), 전하 저장 소자(SD), 트랜지스터 층(120), 제1 게이트(TG-1), 제2 차단막(136) 등을 형성한다. 또한 도 16에서 설명한 것과 같이 제2 분리 트렌치(118h) 및 제2 분리층(118)을 형성한다.
도 8, 도 10, 도 20 및 도 22에 보인 이미지 센서(100e, 100g, 100q, 100s)를 제조하고자 하는 경우에는 제2 분리 트렌치(118h)와 함께 제1 분리 트렌치(116ha)를 형성하고, 제2 분리층(118)와 함께 제1 분리층(116a)을 형성할 수 있다. 또한 계면 커버 영역(162)은 제1 분리 트렌치(116ha)를 형성한 후, PLAD(PLAsma Doping) 방법에 의하여 불순물을 주입하여 형성하고, 그 후 제1 분리 트렌치(116ha)를 매립하여 제1 분리층(116a)을 형성할 수 있다.
도 6, 도 10, 도 14, 도 18, 도 22 및 도 26에 보인 이미지 센서(100c, 100g, 100j, 100o, 100s, 100w)를 제조하고자 하는 경우에는, 제2 분리 트렌치(118h)의 내벽을 계면 절연층(118a)로 컨포멀(conformal)하게 덮은 후, 계면 절연층(118a)이 형성된 제2 분리 트렌치(118h)를 매립하여 제2 분리층(118)을 형성할 수 있다.
도 36을 참조하면, 반도체층(110)의 제2 면(114) 상에 콘택 홀(130h)을 가지는 층간 절연층(130a)을 형성한다. 콘택 홀(130h)은 누설 광 전하 드레인 영역(170)을 노출시킬 수 있다. 콘택 홀(130h)은 층간 절연층(130a)을 관통하여 누설 광 전하 드레인 영역(170a) 내로 연장할 수 있다. 이후, 반도체층(110)의 제2 면(114)을 덮는 차단 물질층(132a)을 형성한다. 차단 물질층(132a)은 콘택 홀(130h)을 채우도록 형성될 수 있다.
도 16 및 도 18에 보인 이미지 센서(100m, 100o)를 제조하고자 하는 경우에는, 제1 연장 차단막(도 16 및 도 18의 134a)이 형성될 공간에 콘택 홀(130h)과 함께 리세스 공간(도시 생략)을 형성할 수 있고, 차단 물질층(132a)은 상기 리세스 공간을 함께 채우도록 형성될 수 있다. 차단 물질층(132a) 중 상기 리세스 공간을 채우는 부분은 제1 연장 차단막(134a)이 될 수 있다.
도 20, 도 22, 도 24 및 도 26에 보인 이미지 센서(100q, 100s, 100u, 100w)를 제조하고자 하는 경우에는, 제1 연장 차단막(도 20, 도 22, 도 24 및 도 26의 134a) 및 제2 연장 차단막(도 20, 도 22, 도 24 및 도 26의 134b)이 형성될 공간에 콘택 홀(130h)과 함께 리세스 공간(도시 생략)을 형성할 수 있고, 차단 물질층(132a)은 상기 리세스 공간을 함께 채우도록 형성될 수 있다. 차단 물질층(132a) 중 상기 리세스 공간을 채우는 부분은 제1 및 제2 연장 차단막(134a, 134b)이 될 수 있다.
이후 도 34에 보인 것과 같이 차단 물질층(132a)을 패터닝하여, 제1 차단막(132)과 드레인 콘택 플러그(134)를 형성하고, 도 4에 보인 것과 같이 컬러필터 층(140) 및 렌즈 층(150)을 형성하여 이미지 센서(100a)를 형성할 수 있다.
도 37은 본 발명의 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도 이다.
도 37을 참조하면, 이미지 센서(2100)는 화소 어레이(2110), 컨트롤러(2130), 로우 드라이버(2120) 및 픽셀 신호 처리부(2140)를 포함할 수 있다. 이미지 센서(2100)는 도 3 내지 도 26에서 설명한 이미지 센서(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j, 100k, 100l, 100m, 100n, 100o, 100p, 100q, 100r, 100s, 100t, 100u, 100v, 100w) 중 적어도 하나를 포함한다. 화소 어레이(2110)는 도 3 내지 도 26에서 설명한 본 발명의 실시 예들에 따른 단위 화소(10)를 포함할 수 있다. 즉, 단위 화소(10)가 포함하는 전하 저장 소자(SD)는 외부로부터 흡수되는 빛의 영향을 받지 않고, 광 감지 소자(PD)가 축적한 전하를 임시로 저장할 수 있고, 플로팅 디퓨전 영역(FD)으로 전달할 수 있다.
화소 어레이(2110)는 2차원적으로 배열된 복수의 단위 화소(10)들을 포함할 수 있고, 각 단위 화소(10)는 광 감지 소자(PD)를 포함할 수 있다. 광 감지 소자(PD)는 빛을 흡수하여 전하를 생성하고, 생성된 전하에 따른 전기적 신호(출력 전압)는 수직 신호 라인을 통해서 픽셀 신호 처리부(2140)로 제공될 수 있다. 화소 어레이(2110) 가 포함하는 단위 화소들은 로우(row) 단위로 한번에 하나씩 출력 전압을 제공할 수 있고, 이에 따라 화소 어레이(2110)의 하나의 로우에 속하는 단위 화소들은 로우 드라이버(2120)가 출력하는 선택 신호에 의해 동시에 활성화될 수 있다. 선택된 로우에 속하는 단위 화소는 흡수한 빛에 따른 출력 전압을 대응하는 컬럼의 출력 라인에 제공할 수 있다.
컨트롤러(2130)는 화소 어레이(2110)가 빛을 흡수하여 전하를 축적하게 하거나, 축적된 전하를 임시로 저장하게 하고, 저장된 전하에 따른 전기적 신호를 화소 어레이(2110)의 외부로 출력하게 하도록, 로우 드라이버(2120)를 제어할 수 있다. 또한, 컨트롤러(2130)는 화소 어레이(2110)가 제공하는 출력 전압을 측정하도록, 픽셀 신호 처리부(2140)를 제어할 수 있다.
픽셀 신호 처리부(2140)는 상관 이중 샘플러(CDS, 2142), 아날로그-디지털 컨버터(ADC, 2144) 및 버퍼(2146)를 포함할 수 있다. 상관 이중 샘플러(2142)는 화소 어레이(2110)에서 제공한 출력 전압을 샘플링 및 홀드할 수 있다. 상관 이중 샘플러(2142)는 특정한 잡음 레벨과 생성된 출력 전압에 따른 레벨을 이중으로 샘플링하여, 그 차이에 해당하는 레벨을 출력할 수 있다. 또한, 상관 이중 샘플러(2142)는 램프 신호 생성기(2148)가 생성한 램프 신호를 입력받아 서로 비교하여 비교 결과를 출력할 수 있다.
아날로그-디지털 컨버터(2144)는 상관 이중 샘플러(2142)로부터 수신하는 레벨에 대응하는 아날로그 신호를 디지털 신호로 변환할 수 있다. 버퍼(2146)는 디지털 신호를 래치(latch)할 수 있고, 래치된 신호는 순차적으로 이미지 센서(2100)의 외부로 출력되어 이미지 프로세서(도시 생략)로 전달될 수 있다.
도 38은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 시스템을 나타내는 블록도이다.
도 38을 참조하면, 시스템(2200)은 이미지 데이터를 필요로 하는 컴퓨팅 시스템, 카메라 시스템, 스캐너, 차량 네비게이션, 비디오 폰, 경비 시스템 또는 움직임 검출 시스템 중 어느 하나 일 수 있다.
시스템(2200)은 중앙처리장치(또는 프로세서)(2210), 비휘발성 메모리(2220), 이미지 센서(2230), 입출력 장치(2240) 및 RAM(2250)을 포함할 수 있다. 중앙처리장치(2210)는 버스(2260)를 통해서 비휘발성 메모리(2220), 이미지 센서(2230), 입출력 장치(2240) 및 RAM(2250)과 통신할 수 있다. 이미지 센서(2240)는 독립된 반도체 칩으로 구현될 수도 있고, 중앙처리장치(2210)와 결합하여 하나의 반도체 칩으로 구현될 수도 있다. 이미지 센서(2230)는 도 3 내지 도 26에서 설명한 이미지 센서(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j, 100k, 100l, 100m, 100n, 100o, 100p, 100q, 100r, 100s, 100t, 100u, 100v, 100w) 중 적어도 하나를 포함할 수 있고, 도 3 내지 도 26에서 설명한 본 발명의 실시 예들에 따른 단위 화소(10)를 포함할 수 있다. 즉, 단위 화소(10)가 포함하는 전하 저장 소자(SD)는 외부로부터 흡수되는 빛의 영향을 받지 않고, 광 감지 소자(PD)가 축적한 전하를 임시로 저장할 수 있고, 플로팅 디퓨전 영역(FD)으로 전달할 수 있다.
도 39는 본 발명의 실시 예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 39를 참조하면, 상기 전자시스템(3000)은 MIPI(Mobile Industry Processor Interface) 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP 또는 스마트 폰으로 구현될 수 있다. 상기 전자 시스템(3000)은 어플리케이션 프로세서(3010), 이미지 센서(3040) 및 디스플레이(3050)를 포함할 수 있다. 이미지 센서(3040)는 도 3 내지 도 26에서 설명한 이미지 센서(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j, 100k, 100l, 100m, 100n, 100o, 100p, 100q, 100r, 100s, 100t, 100u, 100v, 100w) 중 적어도 하나를 포함한다.
어플리케이션 프로세서(3010)에 구현된 CSI 호스트(3012)는 카메라 시리얼 인터페이스(camera serial interface; CSI)를 통하여 이미지 센서(3040)의 CSI 장치(3041)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(3012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(3041)에는 광 시리얼라이저가 구현될 수 있다.
어플리케이션 프로세서(3010)에 구현된 DSI 호스트(3011)는 디스플레이 시리얼 인터페이스(display serial interface; DSI)를 통하여 디스플레이(3050)의 DSI 장치(3051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(3011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(3051)에는 광 디시리얼라이저가 구현될 수 있다.
전자 시스템(3000)은 어플리케이션 프로세서(3010)와 통신할 수 있는 RF 칩(3060)을 더 포함할 수 있다. 전자 시스템(3000)의 PHY(3013)와 RF 칩(3060)의 PHY(3061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(3000)은 GPS(3020), 스토리지(3070), 마이크(3080), DRAM(3085) 및 스피커(3090)를 더 포함할 수 있으며, 상기 전자 시스템(3000)은 Wimax(3030), WLAN(3100) 및 UWB(3110) 등을 이용하여 통신할 수 있다.
도 40은 본 발명의 실시 예에 따른 이미지 센서가 응용된 전자 시스템을 개략적으로 보여주는 사시도이다.
도 40은 도 39의 전자 시스템(3000)이 모바일 폰(4000)에 적용되는 예를 보여주고 있다. 모바일 폰(4000)은 이미지 센서(4010)를 포함할 수 있다. 이미지 센서(4010)는 도 3 내지 도 26에서 설명한 이미지 센서(100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j, 100k, 100l, 100m, 100n, 100o, 100p, 100q, 100r, 100s, 100t, 100u, 100v, 100w) 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
10 : 단위 화소, 100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j, 100k, 100l, 100m, 100n, 100o, 100p, 100q, 100r, 100s, 100t, 100u, 100v, 100w : 이미지 센서, 110 : 반도체층, 116, 116a : 제1 분리층, 118 : 제2 분리층, 120 : 트랜지스터 층, 130 : 절연층, 132 : 제1 차단막, 134 : 드레인 콘택 플러그, 136 : 제2 차단막, 140 : 컬러필터 층, 150 : 렌즈층, 162 : 계면 커버 영역, 164, 164a : 웰 영역, 170, 170a : 누설 광 전하 드레인 영역

Claims (20)

  1. 서로 반대되는 제1 면 및 제2 면을 가지는 반도체층;
    상기 제1 면에 인접하면서 상기 반도체층 내에 형성되어 상기 제2 면으로부터 입사되는 빛에 따라 전하를 축적하는 광 감지 소자;
    상기 제1 면에 인접하면서 상기 반도체층 내에 형성되고, 상기 광 감지 소자가 축적한 전하를 임시로 저장하는 전하 저장 소자;
    상기 광 감지 소자가 축적한 전하를 상기 전하 저장 소자로 전달하고, 상기 반도체층의 제1 면 상에 형성된 제1 게이트를 포함하는 제1 전달 트랜지스터;
    상기 제2 면에 인접하면서 상기 반도체층 내에 형성되고, 상기 전하 저장 소자와 이격되며 상기 전하 저장 소자 상에 배치되는 누설 광 전하 드레인 영역;
    상기 광 감지 소자 및 상기 전하 저장 소자가 구성하는 단위 화소를 둘러싸도록 상기 제1 면과 상기 제2 면 사이의 상기 반도체층 내에 형성된 제1 분리 트렌치에 매립된 제1 분리층; 및
    상기 광 감지 소자 및 상기 전하 저장 소자 사이에 배치되며, 상기 제1 면과 상기 제2 면 사이의 상기 반도체층 내에 형성된 제2 분리 트렌치에 매립된 제2 분리층;을 포함하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 반도체층의 상기 제2 면 상에 형성되고, 상기 전하 저장 소자로 향하는 빛을 차단하는 차단막;을 더 포함하는 것을 특징으로 하는 이미지 센서.
  3. 제2 항에 있어서,
    상기 차단막과 상기 누설 광 전하 드레인 영역을 전기적으로 연결하는 드레인 콘택 플러그;를 더 포함하는 것을 특징으로 하는 이미지 센서.
  4. 제3 항에 있어서,
    상기 차단막과 상기 드레인 콘택 플러그는 일체로 형성된 것을 특징으로 하는 이미지 센서.
  5. 제3 항에 있어서,
    상기 차단막에는 양의 바이어스가 연결되는 것을 특징으로 하는 이미지 센서.
  6. 제1 항에 있어서,
    상기 전하 저장 소자가 저장하고 있는 전하가 전달되는 플로팅 디퓨전 영역; 및
    상기 전하 저장 소자에 저장된 전하를 상기 플로팅 디퓨전 영역으로 전달하고, 제2 게이트를 포함하는 제2 전달 트랜지스터;를 더 포함하고,
    상기 누설 광 전하 드레인 영역은 상기 전하 저장 소자 및 상기 플로팅 디퓨전 영역 상을 걸쳐서 배치되는 것을 특징으로 하는 이미지 센서.
  7. 제1 항에 있어서,
    상기 전하 저장 소자와 상기 누설 광 전하 드레인 영역은 제1 도전형을 가지며,
    상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 전하 저장 소자와 상기 누설 광 전하 드레인 영역 사이에 배치되는 웰 영역을 더 포함하는 것을 특징으로 하는 이미지 센서.
  8. 삭제
  9. 제7 항에 있어서,
    상기 웰 영역은, 상기 반도체층 내에서 상기 제2 분리층을 감싸는 것을 특징으로 하는 이미지 센서.
  10. 제7 항에 있어서,
    상기 누설 광 전하 드레인 영역은 상기 웰 영역의 일부분을 사이에 두고 상기 제2 분리층과 이격되는 것을 특징으로 하는 이미지 센서.
  11. 제1 항에 있어서,
    상기 반도체층 내에서 상기 제2 분리층의 표면을 덮는 계면 절연층을 더 포함하는 것을 특징으로 하는 이미지 센서.
  12. 서로 반대되는 제1 면 및 제2 면을 가지는 반도체층; 및 복수의 단위 화소; 및
    상기 복수의 단위 화소 사이에 배치되며, 상기 제1 면과 상기 제2 면 사이의 상기 반도체층 내에 형성된 제1 분리 트렌치에 매립된 제1 분리층;을 포함하며,
    상기 복수의 단위 화소 각각은,
    상기 제1 면에 인접하면서 상기 반도체층 내에 형성되고, 상기 제2 면으로부터 입사되는 빛에 따라 전하를 축적하는 광 감지 소자 및 상기 광 감지 소자가 축적한 전하를 임시로 저장하는 전하 저장 소자;
    상기 광 감지 소자 및 상기 전하 저장 소자 사이에 배치되며, 상기 제2 면으로부터 상기 제1 면을 향하도록 상기 반도체층 내에 형성된 제2 분리 트렌치에 매립된 제2 분리층;
    상기 광 감지 소자가 축적한 전하를 상기 전하 저장 소자로 전달하고, 상기 반도체층의 제1 면 상에 형성된 제1 게이트를 포함하는 제1 전달 트랜지스터;
    상기 제2 면에 인접하면서 상기 반도체층 내에 형성되고, 상기 전하 저장 소자와 이격되며 상기 전하 저장 소자 상에 배치되는 누설 광 전하 드레인 영역; 및
    상기 반도체층의 상기 제2 면 상에 형성되고, 상기 전하 저장 소자로 흡수되는 빛을 차단하되, 상기 누설 광 전하 드레인 영역과 전기적으로 연결되는 차단막;을 포함하는 이미지 센서.
  13. 제12 항에 있어서,
    상기 복수의 단위 화소 각각이 포함하는 차단막은, 양의 바이어스와 공통으로 연결되는 것을 특징으로 하는 이미지 센서.
  14. 제12 항에 있어서,
    상기 전하 저장 소자는, 상기 반도체층의 상기 제2 면에 대한 수직 방향으로 상기 차단막과 모두 오버랩되는 것을 특징으로 하는 이미지 센서.
  15. 제12 항에 있어서,
    상기 반도체층의 상기 제2 면과 상기 차단막 사이에 형성되는 층간 절연층; 및
    상기 층간 절연층을 관통하여 상기 차단막과 상기 누설 광 전하 드레인 영역을 전기적으로 연결하는 드레인 콘택 플러그;를 더 포함하는 것을 특징으로 하는 이미지 센서.
  16. 제12 항에 있어서,
    상기 광 감지 소자, 상기 전하 저장 소자 및 상기 누설 광 전하 드레인 영역은 제1 도전형을 가지며,
    상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 전하 저장 소자와 상기 누설 광 전하 드레인 영역 사이에 배치되는 웰 영역을 더 포함하는 것을 특징으로 하는 이미지 센서.
  17. 삭제
  18. 제16 항에 있어서,
    상기 반도체층 내에서 상기 제1 분리층을 감싸도록 형성되며, 상기 제2 도전형을 가지는 계면 커버 영역을 더 포함하는 것을 특징으로 하는 이미지 센서.
  19. 제12 항에 있어서,
    상기 복수의 단위 화소 각각은,
    상기 전하 저장 소자가 저장하고 있는 전하가 전달되는 플로팅 디퓨전 영역; 및
    상기 전하 저장 소자에 저장된 전하를 상기 플로팅 디퓨전 영역으로 전달하고, 상기 반도체층의 제1 면 상에 형성된 제2 게이트를 포함하는 제2 전달 트랜지스터;를 더 포함하는 것을 특징으로 하는 이미지 센서.
  20. 제19 항에 있어서,
    상기 복수의 단위 화소 각각의 상기 누설 광 전하 드레인 영역은, 상기 복수의 단위 화소 각각의 상기 전하 저장 소자 및 상기 플로팅 디퓨전 영역 상에 배치되는 것을 특징으로 하는 이미지 센서.
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