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KR20210014265A - 디스플레이 장치 - Google Patents

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KR20210014265A
KR20210014265A KR1020190092044A KR20190092044A KR20210014265A KR 20210014265 A KR20210014265 A KR 20210014265A KR 1020190092044 A KR1020190092044 A KR 1020190092044A KR 20190092044 A KR20190092044 A KR 20190092044A KR 20210014265 A KR20210014265 A KR 20210014265A
Authority
KR
South Korea
Prior art keywords
thin film
electrode
film transistor
disposed
display area
Prior art date
Application number
KR1020190092044A
Other languages
English (en)
Inventor
곽민채
송화영
조준영
가지현
김병선
윤일구
이지은
조승한
최민희
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US16/940,921 priority patent/US11545534B2/en
Priority to EP20188276.8A priority patent/EP3772053A3/en
Priority to CN202010743355.5A priority patent/CN112310166A/zh
Publication of KR20210014265A publication Critical patent/KR20210014265A/ko
Priority to US18/091,623 priority patent/US12016225B2/en
Priority to US18/736,077 priority patent/US20240324371A1/en

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Abstract

본 발명은 표시영역 외곽의 주변영역 최소화된 디스플레이 장치를 위하여, 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하는, 기판; 상기 표시영역에서 제1 방향을 따라 연장된 복수의 데이터선들; 상기 주변영역 상에 배치되고, 상기 복수의 데이터선들과 연결되는, 팬아웃부; 상기 주변영역 상에서 상기 표시영역의 외곽을 일주(一周)하도록 배치되는, 제1 신호선; 및 상기 주변영역 상에 배치되고, 상기 팬아웃부와 적어도 일부가 중첩하도록 배치되는, 공통전원공급라인;을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 표시영역 외곽의 주변영역 최소화된 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 표시소자가 배치되어 이미지를 외부로 디스플레이하는 표시영역과 표시영역 외곽의 구동 회로를 포함하는 비표시영역을 갖는다. 예컨대, 유기발광 디스플레이 장치의 경우 표시소자로 유기발광다이오드를 포함하고, 구동 회로는 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 디스플레이 장치가 다양한 방면으로 활용됨에 따라, 표시영역 외곽의 비표시영역의 면적을 줄이려는 연구가 활발히 진행되고 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 표시영역 외곽의 주변영역 최소화된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하는, 기판; 상기 표시영역에서 제1 방향을 따라 연장된 복수의 데이터선들; 상기 주변영역 상에 배치되고, 상기 복수의 데이터선들과 연결되는, 팬아웃부; 상기 주변영역 상에서 상기 표시영역의 외곽을 일주(一周)하도록 배치되는, 제1 신호선; 및 상기 주변영역 상에 배치되고, 상기 팬아웃부와 적어도 일부가 중첩하도록 배치되는, 공통전원공급라인;을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 있어서, 상기 제1 신호선은 상기 팬아웃부와 적어도 일부가 중첩될 수 있다.
본 실시예에 있어서, 상기 표시영역 일측의 상기 주변영역 상에 위치하는 테스트회로를 더 포함하고, 상기 제1 신호선은 상기 테스트회로와 연결될 수 있다.
본 실시예에 있어서, 상기 테스트회로는 상기 표시영역을 사이에 두고 상기 팬아웃부의 반대 측에 위치할 수 있다.
본 실시예에 있어서, 상기 표시영역 일측의 상기 주변영역 상에 위치하는 구동회로; 및 상기 구동회로에 연결된 제2 신호선을 더 포함하고, 상기 제1 신호선은 상기 제2 신호선과 상기 공통전원공급라인 사이 영역에 위치할 수 있다.
본 실시예에 있어서, 상기 제1 신호선과 상기 제2 신호선은 서로 상이한 층에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 신호선과 상기 제2 신호선은 서로 상이한 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 신호선과 상기 공통전원공급라인은 서로 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 표시영역은 비사각형일 수 있다.
본 실시예에 있어서, 상기 표시영역과 상기 공통전원공급라인 사이의 상기 주변영역 상에 배치되어 상기 복수의 데이터선들에 전기적으로 연결된 데이터분배회로를 더 포함할 수 있다.
본 실시예에 있어서, 상기 데이터분배회로는 상기 표시영역의 외곽을 반주(半周)하는 형상일 수 있다.
본 실시예에 있어서, 상기 데이터분배회로는 상기 표시영역과 상기 제1 신호선 사이에 위치할 수 있다.
본 실시예에 있어서, 상기 데이터분배회로는 상기 표시영역을 사이에 두고 상기 테스트회로와 대칭적으로 배치될 수 있다.
본 실시예에 있어서, 상기 표시영역 상에 배치되며 박막트랜지스터 및 스토리지 커패시터를 포함하는 화소회로 및 상기 화소회로에 전기적으로 연결된 표시요소를 더 포함하고, 상기 표시요소는 화소전극, 상기 화소전극에 대향하는 대향전극 및 상기화소전극과 상기 대향전극 사이에 개재되는 중간층을 포함하고, 상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부가 중첩하는 게이트전극 및 상기 반도체층에 연결된 전극층을 포함하고, 상기 스토리지 커패시터는 상기 게이트전극과 동일 물질을 포함하는 하부전극 및 상기 하부전극 상에 배치되는 상부전극을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 신호선은 상기 전극층과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 공통전원공급라인은 상기 전극층과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 팬아웃부는 서로 이웃하되 교번하여 배치된 복수의 제1 배선들 및 복수의 제2 배선들을 포함하고, 상기 복수의 제1 배선들은 상기 게이트전극과 동일 물질을 포함하고, 상기 복수의 제2 배선들은 상기 상부전극과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 전극층과 상기 화소전극 사이에 배치되어 상기 전극층과 상기 화소전극을 전기적으로 연결하는 연결전극을 더 포함하고, 상기 제1 신호선은 상기 연결전극과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 표시영역은 원형으로 구비되며, 상기 제1 신호선은 상기 팬아웃부 중첩되도록 상기 표시영역 외곽의 일측을 반주(半周)하는 제1 서브신호선 및 상기 표시영역의 외곽의 타측을 반주(半周)하는 제2 서브신호선을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 서브신호선과 상기 제2 서브신호선은 서로 상이한 층 상에 배치되며, 상기 제1 서브신호선과 상기 제2 서브신호선 사이에 개재되는 절연막에 정의된 콘택홀을 통해 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 제1 서브신호선은 상기 연결전극과 동일 물질을 포함하고, 상기 제2 서브신호선은 상기 전극층과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 공통전원공급라인은 상기 표시영역의 외곽을 일주(一周)하는 폐곡선 형상일 수 있다.
본 발명의 다른 관점에 따르면, 비사각 형상의 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하는, 기판; 상기 주변영역의 일측에 배치되는, 구동회로; 상기 표시영역과 상기 구동회로 사이의 상기 주변영역 상에 배치되는, 팬아웃부; 및 상기 표시영역의 외곽을 따라 상기 주변영역 상에 배치되되, 상기 팬아웃부와 적어도 일부가 중첩하는, 공통전원공급라인;을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 있어서, 상기 주변영역의 일측에 배치되는, 테스트회로; 및 상기 표시영역의 외곽을 따라 상기 주변영역 상에 배치되며, 상기 테스트회로에 연결된, 테스트라인;을 더 포함하고, 상기 테스트라인은 상기 팬아웃부와 적어도 일부가 중첩할 수 있다.
상기 공통전원공급라인은 상기 표시영역의 외곽을 일주(一周)하는 폐곡선으로 구비될 수 있다.
본 실시예에 있어서, 상기 테스트라인은 상기 표시영역의 외곽을 일주(一周)하는 폐곡선으로 구비될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 표시영역 외곽의 주변영역 최소화된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 및 도 2는 본 발명의 실시예들에 따른 디스플레이 장치를 개략적으로 나타낸 평면도들이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치(10)의 개략적인 구성도이다.
도 4는 도 3에 도시된 디스플레이 장치(10)의 표시패널(10P)을 도시한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가회로도이고, 도 6은 도 5에 관한 회로 배치도이다.
도 7은 도 6의 일부의 단면을 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 9는 도 8의 화소 일부의 단면을 도시한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치(10)의 일부를 개략적으로 도시한 평면도이다.
도 11은 도 10의 C-C' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 디스플레이 장치(10')의 개략적인 구성도이다.
도 13은 도 12에 도시된 디스플레이 장치(10')의 표시패널(10P')을 도시한 평면도이다.
도 14는 본 발명의 일 실시예에 따른 데이터분배회로를 개략적으로 도시한 도면이다.
도 15는 본 발명의 일 실시예에 따른 테스트회로을 개략적으로 도시한 도면이다.
도 16은 본 발명의 일 실시예에 따른 디스플레이 장치(10')의 일부를 개략적으로 도시한 평면도이다.
도 17은 도 16의 D-D' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 18은 본 발명의 일 실시예에 따른 디스플레이 장치(10')의 일부를 개략적으로 도시하는 평면도이다.
도 19는 도 18의 E-E' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 디스플레이 장치를 개략적으로 나타낸 평면도들이다.
기판(100)은 화상이 표시되는 표시영역(DA)과 표시영역(DA) 주변에 배치되는 주변영역(PA)으로 구획될 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자익 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
표시영역(DA)을 평면 형상으로 볼 때, 상기 표시영역(DA)는 도 1과 같이 직사각형 형상 또는 도 2와 같이 원형 형상으로 구비될 수 있다. 또 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 타원형 형상, 비정형 형상 등으로 구비될 수 있다.
기판(100)의 주변영역(PA)은 표시영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 구성도이고, 도 4는 도 3에 도시된 디스플레이 장치의 표시패널을 도시한 평면도이다. 도 3 및 도 4는 도 2와 같이 표시영역(DA)이 원형인 디스플레이 장치를 예로 도시하였다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(10)는 표시패널(110)을 포함하고, 표시패널(110)은 기판(100)을 구비할 수 있다. 기판(100)은 표시영역(DA) 및 표시영역(DA) 외측의 비표시영역인 주변영역(PA)을 가질 수 있다.
기판(100)은 비사각 형태일 수 있다. 비사각 형태는, 예를 들어 원형, 타원형, 일부가 원형인 다각형, 사각형을 제외한 다각형일 수 있다.
기판(100)은 표시영역(DA)의 형상에 대응하는 형태를 가질 수 있다. 도 4에서 기판(100)은 원형이고, 표시영역(DA)은 기판(100)의 형태에 대응하는 원형인 예를 도시한다. 표시영역(DA)은 표시영역(DA)의 중심(O)을 기준으로 좌상의 제1 표시영역(DA1) 및 좌하의 제2 표시영역(DA2)과, 우상의 제3 표시영역(DA3) 및 우하의 제4 표시영역(DA4)을 포함할 수 있다. 주변영역(PA)은 제1 표시영역(DA1)의 가장자리의 주변인 제1 주변영역(PA1), 제2 표시영역(DA2)의 가장자리의 주변인 제2 주변영역(PA2), 제3 표시영역(DA3)의 가장자리의 주변인 제3 주변영역(PA3) 및 제4 표시영역(DA4)의 가장자리의 주변인 제4 주변영역(PA4)을 포함할 수 있다.
표시영역(DA)에는 복수의 화소(PX)들 및 복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호선들이 위치할 수 있다. 복수의 화소(PX)들은 제1색의 광을 방출하는 제1 화소(PX1), 제2색의 광을 방출하는 제2 화소(PX2) 및 제3색의 광을 방출하는 제3 화소(PX3)를 포함할 수 있다. 도 4에 도시된 바와 같이, 표시영역(DA)에는 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)로 구성된 단위 화소(UP)들이 제1 방향(D1) 및 제2 방향(D2)으로 반복적으로 배열될 수 있다. 단위 화소(UP)들은 표시영역(DA)의 형태에 대응하여 적절히 배치될 수 있다. 예를 들어, 표시영역(DA)의 가장자리를 따라 배치된 단위 화소(UP)들의 행 및 열 배열이 계단 형상으로 단차가 발생할 수 있다.
화소(PX)들 각각으로 전기적인 신호를 인가할 수 있는 신호선들은 복수의 데이터선(DL)들, 복수의 스캔선(SL)들 및 복수의 발광제어선(EL)들을 포함할 수 있다. 복수의 데이터선(DL)들 각각은 제1 방향(D1)으로 연장될 수 있다. 복수의 스캔선(SL)들 및 복수의 발광제어선(EL)들 각각은 제2 방향(D2)으로 연장될 수 있다.
화소(PX)들 각각은 복수의 스캔선(SL)들 중 대응하는 스캔선(SL), 복수의 발광제어선(EL)들 중 대응하는 발광제어선(EL), 및 복수의 데이터선(DL)들 중 대응하는 데이터선(DL)에 연결될 수 있다.
주변영역(PA)은 화소(PX)들이 배치되지 않은 영역으로, 화소(PX)들을 구동시키기 위한 신호를 공급하는 구동회로들이 위치할 수 있다. 구동회로들은 제1 스캔구동회로(120), 제2 스캔구동회로(130), 발광제어회로(140) 및 데이터구동회로(150)를 포함할 수 있다.
제1 스캔구동회로(120)는 제1 스캔신호를 제1 스캔선(SL)들로 출력할 수 있다. 발광제어회로(140)는 발광제어신호를 발광제어선(EL)들로 출력할 수 있다. 데이터구동회로(150)는 데이터신호를 데이터선(DL)들로 출력할 수 있다.
제1 스캔구동회로(120), 제2 스캔구동회로(130), 발광제어회로(140)는 표시영역(DA)의 가장자리, 즉 표시영역(DA)의 둘레를 따라 주변영역(PA)에 적절하게 배치될 수 있다. 도 3 및 도 4에 도시된 것과 같이, 제1 스캔구동회로(120) 및 제2 스캔구동회로(130)은 각각 표시영역(DA)의 양측에 위치할 수 있고, 발광제어회로(140)는 표시영역(DA)의 일측에만 위치할 수 있다. 예를 들어, 제1 주변영역(PA1) 및 제2 주변영역(PA2)에는 제1 스캔구동회로(120) 및 발광제어회로(140)가 배치될 수 있다. 제3 주변영역(PA3) 및 제4 주변영역(PA4)에는 제2 스캔구동회로(130)가 배치될 수 있다.
데이터구동회로(150)는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판(100)으로부터 연장된 돌출영역(103) 상에 직접 배치될 수 있다. 다른 실시예에서, COF(Chip On Film) 방식으로 기판(100)의 주변영역(PA)에 배치된 패드들과 전기적으로 연결된 필름 상에 배치될 수도 있다.
팬아웃부(160)는 표시영역(DA)과 데이터구동회로(150) 사이의 주변영역(PA) 상에 배치될 수 있다. 팬아웃부(160)는 복수의 데이터선(DL)들과 연결될 수 있다. 다시 말해, 복수의 데이터선(DL)들은 표시영역(DA)의 하부로 연장되어 데이터구동회로(150)와 연결될 수 있으며, 표시영역(DA)에서 데이터구동회로(150)로 연장된 복수의 데이터선(DL)들은 팬아웃부(160)를 형성할 수 있다. 팬아웃부(160)는 복수의 데이터선(DL)들 자체가 그대로 연장되어 구비될 수도 있고, 다른 층에 형성된 도전라인들이 구비되고, 이들이 복수의 데이터선(DL)들과 콘택홀을 통해 전기적으로 연결됨으로써 구비될 수도 있다. 도 4에 도시된 것과 같이, 팬아웃부(160)는 표시영역(DA)의 일측에만 배치될 수 있다.
공통전원공급라인(170)은 제1 스캔구동회로(120), 제2 스캔구동회로(130) 및 발광제어회로(140) 외곽에 위치할 수 있다. 구동전원공급라인(미도시)은 제1 전원(ELVDD)를 각 화소(PX)에 전달하고, 공통전원공급라인(170)은 제2 전원(ELVSS)를 각 화소(PX)의 대향전극에 전달할 수 있다. 일 실시예로, 표시영역(DA)이 원형으로 구비되는 경우, 도 4 및 도 13과 같이 공통전원공급라인(170)은 일측이 오픈된 개방형 루프(loop) 형상으로 구비될 수 있다. 다른 실시예로, 공통전원공급라인(170)은 표시영역(DA)의 외곽을 일주(一周)하는 폐곡선 형상으로 구비될 수도 있다. 공통전원공급라인(170)은 기판(100)의 돌출영역(103)으로 연장된 연결배선(172)을 포함할 수 있다. 연결배선(172)은 기판(100)의 가장자리까지 연장될 수 있으며, 연결배선(172)의 끝단에는 패드가 구비될 수 있다. 연결배선(172)은 데이터구동회로(150)의 외측으로 연장될 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치에서, 팬아웃부(160)와 공통전원공급라인(170)은 적어도 일부가 서로 중첩하여 배치될 수 있다. 팬아웃부(160)와 공통전원공급라인(170)을 중첩하여 배치함으로써, 표시영역(DA)의 외곽의 주변영역(PA)을 더욱 축소시킬 수 있다. 이에 대하여 도 10 및 도 11을 참조하여 상세히 후술한다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가회로도이고, 도 6은 도 5에 관한 회로 배치도이며, 도 7은 도 6의 일부의 단면을 도시한 단면도이다. 도 7은 도 6의 A-A'선 및 B-B'선을 따라 취한 단면에 대응된다.
도 5 내지 도 7을 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터(Cst, storage capacitor)를 포함할 수 있다. 박막트랜지스터들 및 스토리지 커패시터는 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)에 연결될 수 있다.
도 5에서는 각 화소(P)가 신호라인(SL, SL-1, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 신호라인(SL, SL-1, EL, DL) 중 적어도 어느 하나, 초기화전압라인(VL)과 구동전압라인(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호라인은 스캔신호(Sn)를 전달하는 스캔라인(SL), 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어라인(EL), 스캔라인(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함한다. 구동전압라인(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압라인(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압라인(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔라인(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압라인(VL)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어라인(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압라인(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어라인(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이전 스캔라인(SL-1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압라인(VL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 5에서는 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔라인(SL-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호라인(예컨대, 이후 스캔라인)에 연결되어 상기 신호라인에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2 스토리지 축전판(Cst2)은 구동전압라인(PL)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 5에서는 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 6 및 도 7을 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)는 반도체층(1130)을 따라 배치된다. 반도체층(1130)의 아래에는 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON)와 같은 무기물을 포함하는 버퍼층(111a)이 형성된다.
반도체층(1130)의 일부 영역들은 각각, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들에 해당한다. 다시 말해, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것일 수 있다.
도 7에서는 반도체층(1130) 중 일부 영역에 해당하는 구동 박막트랜지스터(T1)의 구동 반도체층(1130a), 보상 박막트랜지스터(T3)의 보상 반도체층(1130c) 및 발광제어 박막트랜지스터(T6) 의 발광제어 반도체층(1130f)을 도시한다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1 초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1 초기화 채널영역에 중첩하는 제1 초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1 초기화 소스전극(S4) 및 제1 초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S5) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6), 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2 초기화 박막트랜지스터(T7)는 제2 초기화 채널영역에 중첩하는 제2 초기화 게이트전극(G7), 및 양측에 위치하는 제2 초기화 소스전극(S7) 및 제2 초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호라인(SWL, SIL, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결될 수 있다.
전술한 반도체층(1130) 상에는 제1 절연층(111b, 도 7)이 배치되고, 제1 절연층(111b) 상에는 스캔라인(SL), 이전 스캔라인(SL-1), 발광제어라인(EL) 및 구동 게이트전극(G1)이 배치될 수 있다. 제1 절연층(111b)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기물을 포함할 수 있다. 스캔라인(SL), 이전 스캔라인(SL-1), 발광제어라인(EL) 및 구동 게이트전극(G1)은, 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 이들의 합금과 같은 금속을 포함할 수 있다.
스캔라인(SL)은 x방향을 따라 연장될 수 있다. 스캔라인(SL)의 일 영역들은 스위칭 및 보상 게이트전극(G2, G3)에 해당할 수 있다. 예컨대, 스캔라인(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역이 각각 스위칭 및 보상 게이트전극(G2, G3)일 수 있다.
이전 스캔라인(SL-1)은 x방향을 따라 연장되되, 일부 영역들은 각각 제1 및 제2 초기화 게이트전극(G4, G7)에 해당할 수 있다. 예컨대, 이전 스캔라인(SL-1) 중 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)의 채널영역들과 중첩하는 영역이 각각 제1 및 제2 초기화 게이트전극(G4, G7)일 수 있다.
발광제어라인(EL)은 x방향을 따라 연장된다. 발광제어라인(EL)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 발광제어라인(EL) 중 동작제어 및 발광제어 구동박막트랜지스터(T6, T7)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
초기화전압라인(VL)은 x방향으로 연장된다. 초기화전압라인(VL)은 후술할 초기화연결선(1173)을 통해 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)에 연결될 수 있다.
도 6에서 초기화전압라인(VL)은 콘택메탈(1176)과 동일 층에 배치되며, 도 7의 제4 절연층(114) 상에 배치될 수도 있다. 이 경우 화소전극(210)은 도 7에 도시된 것과 같이 제4 절연층(114) 상에 배치된다.
전술한 스캔라인(SL), 이전 스캔라인(SL-1), 발광제어라인(EL) 및 구동 게이트전극(G1) 상에는 무기물을 포함하는 제2 절연층(112, 도 7)을 사이에 두고 전극전압라인(HL)이 배치될 수 있다.
전극전압라인(HL)은 도 6에 도시된 바와 같이 데이터라인(DL) 및 구동전압라인(PL)과 교차하도록 x방향을 따라 연장될 수 있다. 전극전압라인(HL)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1)(즉, 하부전극)이 되고 전극전압라인(HL)의 일부는 스토리지 커패시터(Cst)의 제2 스토리지 축전판(Cst2)(즉, 상부전극)이 될 수 있다.
구동전압라인(PL) 및 제2 스토리지 축전판(Cst2)은 구동전압라인(PL)과 전기적으로 연결된다. 이와 관련하여, 도 6은 전극전압라인(HL)이 전극전압라인(HL) 상에 배치된 구동전압라인(PL)과 콘택홀(1158)을 통해 접속된 것을 도시한다. 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(정전압, 예 +5V)을 가질 수 있다. 전극전압라인(HL)은 일종의 횡방향 구동전압라인으로 이해할 수 있다.
구동전압라인(PL)은 y방향을 따라 연장되고, 구동전압라인(PL)과 전기적으로 연결된 전극전압라인(HL)은 y방향에 교차하는 x방향을 따라 연장되므로, 표시영역에서 복수의 구동전압라인(PL)들과 전극전압라인(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
제2 스토리지 축전판(Cst2) 및 전극전압라인(HL) 상에는 무기물을 포함하는 제3 절연층(113, 도 7)을 사이에 두고 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173) 및 노드연결선(1174)이 배치될 수 있다. 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173) 및 노드연결선(1174)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 구동전압라인(PL) 및 데이터라인(DL) 등은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터라인(DL)은 y방향으로 연장되며, 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극(즉, 전극층)으로 이해될 수 있다.
구동전압라인(PL)은 y방향으로 연장되며, 전술한 바와 같이 콘택홀(1158)을 통해 전극전압라인(HL)에 접속된다. 또한, 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압라인(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제1 및 제2 초기화 박막트랜지스터(T4, T7)에 연결되고, 타단은 콘택홀(1151)을 통해 전술한 초기화전압라인(VL)과 연결될 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173) 노드연결선(1174) 및 접속메탈(1175) 상에는 유기절연물을 포함하는 제4 절연층(114) 및 제5 절연층(115)이 위치할 수도 있다. 이 경우 제4 절연층(114) 상에는 콘택메탈(1176)이 위치하며, 제5 절연층(115) 상에는 화소전극(210)이 배치된다. 이 경우 초기화전압라인(VL)은 콘택메탈(1176)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다.
화소전극(210)은 발광제어 박막트랜지스터(T6)에 연결될 수 있다. 화소전극(210)은 콘택홀(CH)을 통해 콘택메탈(1176)에 접속되고, 콘택메탈(1176)은 콘택홀(1163)을 통해 접속메탈(1175)에 접속되며, 접속메탈(1175)은 콘택홀(1153)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다.
도 7를 참조하면, 화소전극(210)의 가장자리는 제5 절연층(115) 상의 제6 절연층(116)으로 커버되며, 화소전극(210)의 중앙영역은 제6 절연층(116)의 개구를 통해 노출될 수 있다. 제6 절연층(116)은 예컨대, 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는 제6 절연층(116)은 무기물을 포함할 수도 있다.
화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(210)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 개구를 통해 노출된 화소전극(210) 상에는 중간층(220)이 배치된다.
중간층(220)은 제6 절연층(116)의 개구를 통해 노출된 화소전극(210) 상의 발광층(EML: Emission Layer)을 포함한다. 발광층은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 도 7의 중간층은 설명의 편의 상 발광층만을 도시하였다. 일 실시예로, 중간층(220)은 발광층의 아래에 배치된 제1 기능층(미도시) 및/또는 발광층의 위에 배치된 제2 기능층(미도시)을 더 포함할 수 있다.
제1 기능층은 단층 또는 다층일 수 있다. 예컨대 제1 기능층이 고분자 물질로 형성되는 경우, 제1 기능층은 단층구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 제1 기능층(221)이 저분자 물질로 형성되는 경우, 제1 기능층은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.
제2 기능층은 반드시 구비되는 것은 아니다. 예컨대, 제1 기능층과 발광층을 고분자 물질로 형성하는 경우, 유기발광다이오드(OLED)의 특성이 우수해지도록 하기 위해, 제2 기능층을 형성하는 것이 바람직하다. 제2 기능층은 단층 또는 다층일 수 있다. 제2 기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
대향전극(230)은 중간층(220)을 사이에 두고 화소전극(210)과 마주보도록 배치된다. 대향전극(230)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
도 7에는 도시되지 않았으나, 기판(100) 상에 배치된 표시요소층(200), 예컨대 버퍼층(111a)으로부터 대향전극(230)까지의 층들은 예컨대, 봉지기판 또는 박막봉지와 같은, 봉지부재로 커버될 수 있음은 물론이다.
도 8은 본 발명의 일 실시예에 따른 화소의 등가회로도이고, 도 9는 도 8의 화소 일부의 단면을 도시한 단면도이다.
한편, 본 발명의 일 실시예에 따른 화소(PX)는 전술한 도 5의 회로 구조 이외에, 도 8의 회로 구조를 가질 수도 있다.
도 8을 참조하면, 화소(PX)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 신호선들에 연결되어 있는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 부스트 커패시터(boost capacitor, Cbt) 초기화전압선(VIL), 구동전압선(PL) 및 표시요소로 유기발광다이오드(OLED)를 포함한다. 일부 실시예에서, 신호선들(SL1, SL2, SLp, SLn, EL, DL) 중 적어도 어느 하나, 예컨대, 초기화전압선(VIL) 또는/및 구동전압선(PL)은 이웃하는 화소(PX)들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
예컨대, 도 8에서와 같이, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 및 제2 초기화 박막트랜지스터(T7)은 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두 NMOS로 구비될 수 있다.
신호선은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1), 제2 스캔신호(Sn')을 전달하는 제2 스캔선(SL2), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1 스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함한다.
구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VIL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극은 제1 스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극은 구동 박막트랜지스터(T1)의 구동 소스전극에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극은 제2 스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인전극은 구동 박막트랜지스터(T1)의 구동 드레인전극에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 소스전극은 노드연결선(166)을 통하여 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 또한, 보상 소스전극(S3)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극에 연결되어 있다.
보상 박막트랜지스터(T3)는 제2 스캔선(SL2)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극과 구동 드레인전극을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극은 이전 스캔선(SLp)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)의 제1초기화 소스전극은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극과 초기화전압선(VIL)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스전극 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극은 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극은 구동 박막트랜지스터(T1)의 구동 소스전극 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극은 구동 박막트랜지스터(T1)의 구동 드레인전극 및 보상 박막트랜지스터(T3)의 보상 드레인전극에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이후 스캔선(SLn)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극 및 초기화전압선(VIL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
제2 초기화 박막트랜지스터(T7)는 도 8에 도시된 바와 같이 이후 스캔선(SLn)에 연결될 수 있다. 다른 실시예로서, 제2 초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 도 9의 소스전극들 및 드레인전극들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(CE1)과 제2 전극(CE2)를 포함한다. 스토리지 커패시터(Cst)의 제1 전극(CE1)은 하부전극으로서, 구동 박막트랜지스터(T1)의 구동 게이트전극과 연결되며, 스토리지 커패시터(Cst)의 제2 전극(CE2)은 상부전극으로서, 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트전극 전압과 구동전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스트 커패시터(Cbt)는 제3 전극(CE3) 및 제4 전극(CE4)를 포함한다. 도 8의 등가 회로도와 같이, 제3 전극(CE3)은 스위칭 박막트랜지스터(T2)의 스위칭 게이트전극 및 제1 스캔선(SL1)에 전기적으로 연결되며, 제4 전극(CE4)은 보상 박막트랜지스터(T3)의 보상 소스전극 및 노드연결선(166)에 연결될 수 있다. 부스트 커패시터(Cbt)는 제1 스캔선(SL1)으로 공급되는 제1 스캔신호(Sn)가 턴-오프될 때, 제1 노드(N1)의 전압을 상승시킬 수 있다. 이와 같이, 제1 노드(N1)의 전압이 상승되면 블랙 계조를 선명하게 표현할 수 있다.
제1 노드(N1)는 구동 박막트랜지스터(T1)의 구동 게이트전극, 보상 박막트랜지스터(T3)의 소스전극, 제1 초기화 박막트랜지스터(T4)의 드레인전극, 및 부스트 커패시터(Cbt)의 제4 전극(CE4)이 연결되는 영역일 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(VIL)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 스캔선(SL1) 및 제2 스캔선(SL2)을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
본 실시예에서는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결되는 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트전극(G1)으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 9를 참조하여 도 8의 화소 구조의 단면을 설명한다.
도 9를 참조하면, 일 실시예에 따른 디스플레이 장치(10)는 기판(100), 실리콘 반도체를 포함하는 제1 박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2 박막트랜지스터(TFT2), 스토리지 커패시터(Cst) 및 부스트 커패시터(Cbt)를 포함할 수 있다. 제1 박막트랜지스터(TFT1)는 도 2의 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 또는 제2 초기화 박막트랜지스터(T7)일 수 있다. 제2 박막트랜지스터(TFT2)는 도 2의 보상 박막트랜지스터(T3) 또는 제1 초기화 박막트랜지스터(T4)일 수 있다.
버퍼층(121a)은 기판(100)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(121a)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)와 같은 질화막, 또는 실리콘산질화물(SiON)로 구비될 수 있다.
기판(100)과 버퍼층(121a) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 실리콘 반도체층으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물 및/또는 유기물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(121a) 상에는 실리콘 반도체를 포함하는 제1 박막트랜지스터(TFT1)의 제1 반도체층(AS)이 배치될 수 있다. 제1 반도체층(AS)은 불순물이 도핑되어 도전성을 띄며 서로 이격되어 있는 소스영역(S1) 및 드레인영역(D1)과 이들 사이에 배치된 채널영역(C1)을 포함할 수 있다. 소스영역(S1) 및 드레인영역(D1)은 각각 제1 박막트랜지스터(TFT1)의 소스전극 및 드레인전극에 대응될 수 있으며, 소스영역(S1) 및 드레인영역(D1)은 그 위치가 서로 바뀔 수 있다.
제1 반도체층(AS) 상에는 제1 박막트랜지스터(TFT1)의 게이트전극(GE1)이 배치되고, 제1 반도체층(AS)과 게이트전극(GE1)의 사이에는 제1 절연층(121b)이 배치될 수 있다.
제1 절연층(121b)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1 절연층(121b)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1 박막트랜지스터(TFT1)의 게이트전극(GE1)은 제1 반도체층(AS)의 채널영역(C1)과 중첩하도록 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1 박막트랜지스터(TFT1)의 게이트전극(GE1)과 동일층에 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 부스트 커패시터(Cbt)의 제3 전극(CE3)이 배치될 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 부스트 커패시터(Cbt)의 제3 전극(CE3)은 제1 박막트랜지스터(TFT1)의 게이트전극(GE1)과 동일 물질을 포함할 수 있다. 예를 들어, 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 부스트 커패시터(Cbt)의 제3 전극(CE3)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1 박막트랜지스터(TFT1)의 게이트전극(GE1), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 부스트 커패시터(Cbt)의 제3 전극(CE3) 상에 제2 절연층(122)이 배치될 수 있다.
제2 절연층(122)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2 절연층(122)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제2 절연층(122) 상에는 스토리지 커패시터(Cst)의 제1 전극(CE1)과 중첩되도록 스토리지 커패시터(Cst)의 제2 전극(CE2)이 배치될 수 있다. 제2 전극(CE2)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
스토리지 커패시터(Cst)의 제2 전극(CE2) 상에는 제3 절연층(123)이 배치될 수 있다. 제3 절연층(123)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3 절연층(123)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 9에서는 스토리지 커패시터(Cst)가 제1 박막트랜지스터(TFT1)와 이격 배치되어 있으나, 다른 실시예에서 스토리지 커패시터(Cst)가 제1 박막트랜지스터(TFT1)와 중첩하게 배치될 수 있다. 예를 들어, 제1 박막트랜지스터(TFT1)의 게이트전극(GE1) 상부에 게이트전극(GE1)에 중첩되도록 제2 전극(CE2)이 배치될 수 있다. 이 경우 제1 박막트랜지스터(TFT1)의 게이트전극(GE1)은 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 제1 전극(CE1)으로서의 기능도 수행할 수 있다.
제3 절연층(123) 상에는 산화물 반도체를 포함하는 제2 박막트랜지스터(TFT2)의 제2 반도체층(AO)이 배치될 수 있다. 제2 반도체층(AO)은 도전성을 가지며 서로 이격되어 있는 소스영역(S2)과 드레인영역(D2), 및 소스영역(S2)과 드레인영역(D2) 사이에 배치된 채널영역(C2)을 포함할 수 있다. 산화물 반도체는 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 예를 들어, 제2반도체층(AO)은 ZnO에 인듐(In),과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다. 제2 반도체층(AO)의 소스영역(S2) 및 드레인영역(D2)은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예를 들어, 소스영역(S2) 및 드레인영역(D2)은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
제2 박막트랜지스터(TFT2)의 제2 반도체층(AO) 하부에는 제1 게이트전극(GEa)이 배치되고, 제2 박막트랜지스터(TFT2)의 제2 반도체층(AO) 상부에는 제2 게이트전극(GEb)이 배치될 수 있다. 즉, 제2 박막트랜지스터(TFT2)의 게이트전극(GE2)은 이중 게이트 전극 구조일 수 있다.이중 게이트 전극 구조로 구비되는 제2 박막트랜지스터(TFT2)의 게이트전극(GE2)은 표시영역(DA)의 외곽에서 서로 연결될 수 있다. 제2 박막트랜지스터(TFT2)의 게이트전극(GE2)은 빛을 차폐하는 기능을 할 수 있다
제2 박막트랜지스터(TFT2)의 제1 게이트전극(GEa)과 제2 반도체층(AO) 사이에 제3 절연층(123)이 배치될 수 있다. 제2 박막트랜지스터(TFT2)의 제1 게이트전극(GEa)은 스토리지 커패시터(Cst)의 제2 전극(CE2)과 동일층에 동일물질로 형성될 수 있다. 제2 반도체층(AO)의 채널영역(C2)이 제2 박막트랜지스터(TFT2)의 제1 게이트전극(GEa)에 중첩할 수 있다.
제2 박막트랜지스터(TFT2)의 제2 반도체층(AO)과 제2 게이트전극(GEb) 사이에는 제4 절연층(124)이 배치될 수 있다. 제2 게이트전극(GEb)은 제2 반도체층(AO)의 채널영역(C2)에 중첩할 수 있다. 제4 절연층(124)은 제2 게이트전극(GEb)과 동일 마스크 공정을 통해 형성될 수 있으며, 이 경우, 제4 절연층(124)은 제2 게이트전극(GEb)과 동일한 형상으로 형성될 수 있다.
제4 절연층(124)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제4 절연층(124)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제2 게이트전극(GEb)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제3 절연층(123) 상에는 부스트 커패시터(Cbt)의 제4 전극(CE4)이 제3 전극(CE3)에 중첩하게 배치될 수 있다. 부스트 커패시터(Cbt)의 제4 전극(CE4)은 산화물 반도체를 포함할 수 있다. 일 실시예에서, 부스트 커패시터(Cbt)의 제4 전극(CE4)은 제2 박막트랜지스터(TFT2)의 제2 반도체층(AO)으로부터 연장되어 제3 전극(CE3)에 중첩하는 부분일 수 있다. 제3 전극(CE3) 및 제4 전극(CE4) 사이에는 제2 절연층(122) 및 제3 절연층(123)이 배치될 수 있다.
제5 절연층(125)은 제2 박막트랜지스터(TFT2)를 덮으며 배치될 수 있다. 제5 절연층(125)은 제2 게이트전극(GEb) 상부에 배치되고, 제5 절연층(125) 상부에 전원전압선(PL) 및 제1 연결전극(167)이 배치될 수 있다.
제5 절연층(125)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들어, 제5 절연층(125)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
전원전압선(PL) 및 제1 연결전극(167)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예를 들어, 전원전압선(PL) 및 제1 연결전극(167)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 전원전압선(PL) 및 제1 연결전극(167)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
제1 연결전극(167)은 콘택홀(H1)을 통해 제1 반도체층(AS)과 연결될 수 있다. 콘택홀(H1)은 제1 절연층(121b), 제2 절연층(122), 제3 절연층(123) 및 제5 절연층(125)을 관통하며, 제1 반도체층(AS)의 일부를 노출시킬 수 있다. 제1 연결전극(167)의 일부가 콘택홀(H1)에 삽입되어, 제1 반도체층(AS)과 전기적으로 연결될 수 있다.
전원전압선(PL) 및 제1 연결전극(167) 상에는 평탄화층인 제6 절연층(126)이 배치될 수 있다. 제6 절연층(126)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는 제6 절연층(126)은 무기물을 포함할 수 있다. 제6 절연층(126)은 제1 박막트랜지스터(TFT1) 및 제2 박막트랜지스터(TFT2)를 덮는 보호막 역할을 하며, 제6 절연층(126)의 상부는 평탄할 수 있다. 제6 절연층(126)은 단층 또는 다층으로 구비될 수 있다.
제6 절연층(126) 상에는 데이터선(DL) 및 제2 연결전극(177)이 배치될 수 있다. 데이터선(DL)은 전원전압선(PL)과 일부 중첩되어 배치될 수 있다. 제2 연결전극(177)은 제6 절연층(126)에 정의된 콘택홀(H2)을 통해 제1 연결전극(167)과 연결될 수 있다. 데이터선(DL) 및 제2 연결전극(177)은 금속, 전도성 산화물 등 도전성 물질로 구비될 수 있다. 예를 들어, 데이터선(DL) 및 제2 연결전극(177)은 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함하며, 단층 또는 다층으로 구비될 수 있다. 데이터선(DL) 및 제2 연결전극(177) 상부에 제7 절연층(127)이 배치될 수 있다.
제7 절연층(127) 상에는 유기발광다이오드(OLED)가 배치될 수 있다. 유기발광다이오드(OLED)는 화소전극(210), 대향전극(230) 및 그 사이에 개재되며 발광층을 포함하는 중간층(220)을 포함할 수 있다. 제8 절연층(128)은 화소전극(210)의 중앙부를 노출시키는 개구(OP)를 가져 발광영역을 정의할 수 있다. 유기발광다이오드(OLED)의 구조는 도 7에서 전술한 것과 동일한 바, 도 7의 설명을 원용한다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치(10)의 일부를 개략적으로 도시한 평면도이고, 도 11은 도 10의 C-C' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 10은 도 4의 A부분에 대응된다.
도 10을 참조하면, 제4 표시영역(DA4) 외곽의 제4 주변영역(PA4)에는 순차적으로 제2 스캔구동회로(130), 팬아웃부(160) 및 공통전원공급라인(170)이 배치될 수 있다. 참고로 도 10은 제4 표시영역(DA) 및 제4 주변영역(PA)을 도시하나, 제3 표시영역(DA3) 및 제3 주변영역(PA3)도 이와 유사한 구성을 갖는다.
일 실시예로, 팬아웃부(160)와 공통전원공급라인(170)은 적어도 일부 영역에서 중첩할 수 있다. 팬아웃부(160)와 공통전원공급라인(170)이 중첩한다고 함은, 팬아웃부(160)와 공통전원공급라인(170)이 서로 다른 층에 배치되어, 평면 상에서 일부 영역이 겹쳐지도록 배치되는 것을 의미할 수 있다.
한편, 이하에서는 도 11에 도시된 각 절연층들은 도 7의 적층 구조를 기준으로 설명한다. 따라서, 도 11에 도시된 각 절연층들을 이루는 물질은 도 7에서 설명한 것과 동일하다. 물론, 도 11에 도시된 각 절연층들은 도 9의 적층 구조에 대응할 수도 있음은 물론이다.
도 11과 같이, 기판(100) 상에는 버퍼층(111a) 및 제1 절연층(111b)이 배치된다.
제2 스캔구동회로(130)는 제1 절연층(111b) 상에 배치될 수 있다. 제2 스캔구동회로(130)는 복수의 회로부(130a)들을 가질 수 있다. 복수의 회로부(130a)들 각각은 스테이지를 포함하는 쉬프트 레지스터로 구현될 수 있다. 도 10 및 도 11에는 제2 스캔구동회로(130)가 도시되어 있으나, 도 4에 도시된 제1 스캔구동회로(120) 및 발광제어회로(140) 역시 이와 유사한 구성을 가질 수 있다.
각 회로부(130a)는 제1 절연층(111b) 상에 배치된 제1 도전층(131) 및 제1 도전층(131) 상에 배치된 제2 도전층(132)을 포함할 수 있다. 제1 도전층(131)과 제2 도전층(132) 사이에는 제2 절연층(112) 및 제3 절연층(113)이 개재될 수 있으며, 제2 절연층(112) 및 제3 절연층(113)에 정의된 개구(130OP)을 통해 제1 도전층(131)과 제2 도전층(132)은 서로 연결될 수 있다.
각 회로부(130a)는 주변영역(DA)에 배치된 신호선(133)(즉, 제2 신호선)에 연결되어, 각 회로부(130a)에 전달된 스캔 신호를 복수의 화소(PX)들에 전달할 수 있다. 도 10에서는 도시의 편의상 하나의 신호선만을 도시하나, 각 회로부(130a) 마다 별도의 신호선이 연결될 수 있다. 또한, 각 회로부(130a)에 연결된 신호선(133)은 복수의 전압선들 및 복수의 클락선들을 포함할 수 있다.
도 7을 함께 참조하면, 각 회로부(130a)를 구성하는 제1 도전층(131)은 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 동일 물질을 포함하고, 제2 도전층(132)은 데이터선(DL)과 동일 물질을 포함할 수 있다. 또한, 복수의 스캔신호선(SL)들은 데이터선(DL)과 동일 물질을 포함할 수 있다. 복수의 스캔신호선(SL)들은 후술할 팬아웃부(160)의 배선들(160a, 160b)과 서로 다른 층에 배치될 수 있다.
제2 스캔구동회로(130)의 외측으로는 팬아웃부(160)가 위치할 수 있다. 도 11과 같이, 팬아웃부(160)는 복수의 배선들(160a, 160b)을 포함할 수 있다. 복수의 배선들(160a, 160b)은 각각 하나의 데이터선(DL) 또는 복수의 데이터선(DL)들에 연결된 것일 수 있다.
팬아웃부(160)는 복수의 제1 배선(160a)들 및 복수의 제2 배선(160b)들을 포함할 수 있다. 복수의 제1 배선(160a)들은 제1 절연층(111b) 상에 배치될 수 있고, 복수의 제2 배선(160b)들은 제2 절연층(112) 상에 배치될 수 있다. 이때, 복수의 제1 배선(160a)들과 복수의 제2 배선(160b)들은 중첩하지 않는다. 즉, 복수의 제2 배선(160b)들은 제2 절연층(112)을 사이에 두고 복수의 제1 배선(160a)들과 교번하여 배치될 수 있다.
도 7을 함께 참조하면, 복수의 제1 배선(160a)들은 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 동일 물질을 포함하고, 복수의 제2 배선(160b)들은 스토리지 커패시터(Cst)의 제2 스토리지축전판(Cst2)와 동일 물질을 포함할 수 있다.
일 실시예로, 제1 배선(160a)과 제2 배선(160b) 사이의 간격(d)은 복수의 배선들(160a, 160b) 각각의 폭(d) 보다 작게 형성될 수 있다. 상술한 것과 같이 복수의 제1 배선(160a)들과 복수의 제2 배선(160b)들을 각각 서로 다른 층에 배치함에 따라, 제1 배선(160a)과 제2 배선(160b) 사이의 간격(d)을 줄여, 팬아웃부(160)가 차지하는 면적을 줄임과 동시에 복수의 배선들(160a, 160b) 사이에 발생할 수 있는 신호 간섭을 최소화할 수 있다.
팬아웃부(160)의 복수의 배선들(160a, 160b)은 제3 절연층(113)으로 커버될 수 있다. 공통전원공급라인(170)은 제3 절연층(113) 상에 배치될 수 있다. 공통전원공급라인(170)은 바로 상에 컨택전극(171)이 배치된 이중층 구조를 가질 수 있다. 이를 통해 공통전원공급라인(170)의 저항을 낮출 수 있다. 도시되어 있지는 않으나, 공통전원공급라인(170)은 대향전극(230, 도 7)과 연결되어 각 화소(PX)에 공통전원을 공급할 수 있다.
일 실시예로, 공통전원공급라인(170)은 팬아웃부(160)와 적어도 일부가 중첩하도록 배치될 수 있다. 도 11에 도시된 것과 같이, 공통전원공급라인(170)은 팬아웃부(160) 상부에 위치하여 복수의 배선들(160a, 160b)의 일부와 중첩하는 제1 중첩영역(ORA1)을 가질 수 있다. 도 4와 같이 팬아웃부(160)는 제2 주변영역(PA2) 및 제4 주변영역(PA4) 상에서 위치하고, 공통전원공급라인(170)은 상기 영역들의 일부에서 팬아웃부(160)와 중첩될 수 있다.
비교예로서, 공통전원공급라인이 팬아웃부 외곽에 배치되어 서로 중첩되지 않게 구비되는 경우, 공통전원공급라인을 위한 주변영역이 더 확보되어야 하므로, 주변영역을 축소시키는데 한계가 존재한다. 이에 본 발명의 일 실시예에 따른 디스플레이 장치에서는, 공통전원공급라인(170)과 팬아웃부(160)를 일부 중첩하여 형성함에 따라, 비표시영역인 주변영역(PA)을 최소화시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 디스플레이 장치(10')의 개략적인 구성도이고, 도 13은 도 12에 도시된 디스플레이 장치(10')의 표시패널(10P')을 도시한 평면도이고, 도 14는 본 발명의 일 실시예에 따른 데이터분배회로(180)를 개략적으로 도시한 도면이고, 도 15는 본 발명의 일 실시예에 따른 테스트회로(180)을 개략적으로 도시한 도면이다. 도 12 및 도 13은 표시영역(DA)이 원형인 디스플레이 장치를 예로 도시하였다.
도 12 및 도 13을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(10')는 표시패널(10P')을 포함하고, 표시패널(10P')은 기판(100)을 구비할 수 있다. 기판(100)은 표시영역(DA) 및 표시영역(DA) 외측의 비표시영역인 주변영역(PA)을 가질 수 있다. 주변영역(PA)은 표시영역(DA)을 둘러싸며, 표시영역(DA)의 가장자리 형상에 대응하는 형상을 가질 수 있다.
도 12에 도시된 디스플레이 장치(10')는 도 3에 도시된 디스플레이 장치(10)에 데이터분배회로(180) 및 테스트회로(190)가 더 포함되어 있다. 이하에서는 도 1에 추가된 구성을 중심으로 설명한다.
제1 스캔구동회로(120)의 복수의 회로부들(스테이지들) 은 제1 주변영역(PA1) 및 제2 주변영역(PA2)에 분산 배치될 수 있다. 제2 스캔구동회로(130)의 복수의 회로부들(스테이지들)은 제3 주변영역(PA3) 및 제4 주변영역(PA4)에 분산 배치될 수 있다. 발광제어회로(140)의 복수의 회로부들(스테이지들)은 제1 주변영역(PA1) 및 제2 주변영역(PA2)에 분산 배치될 수 있다.
데이터분배회로(180)는 데이터구동회로(150)와 표시영역(DA) 사이에 구비되어, 데이터선(DL)들에 연결되어 데이터구동회로(150)로부터의 데이터신호를 데이터선(DL)들로 전달할 수 있다. 데이터분배회로(180)는 데이터구동회로(150)의 하나의 출력선(FL)을 통해 인가되는 데이터신호를 시분할하여 복수의 데이터선(DL)들로 분배할 수 있다.
일 실시예로, 데이터분배회로(180)는 제2 주변영역(PA2) 및 제4 주변영역(PA4)에 배치될 수 있다.
도 14에 도시된 것과 같이, 데이터분배회로(180)는 복수의 디멀티플렉서(DMUX)들을 포함할 수 있다. 디멀티플렉서(DMUX)의 개수는 출력선의 개수와 동일할 수 있다. 각 디멀티플렉서(DMUX)는 복수의 제1 스위치(SW1)들을 포함할 수 있다. 제1 스위치(SW1)는 박막트랜지스터로 구현될 수 있다.
하나의 디멀티플렉서(DMUX)에 연결된 데이터선(DL)의 개수는 변경될 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 각 디멀티플렉서(DMUX)는 데이터구동회로(150)의 출력선(FL)들 중 하나의 출력선(FL)으로부터 인가되는 데이터신호(DATA)를 9개의 데이터선들(DL1 내지 DL9)로 분할하여 공급할 수 있다. 제1 스위치(SW1)들 각각은 대응하는 제어신호(CLA 내지 CLI)에 따라 턴온되어 데이터신호(DATA)를 대응하는 데이터선들(DL1 내지 DL9)로 인가할 수 있다. 디멀티플렉서(DMUX)들 각각은 복수의 서브디멀티플렉서(SDMUX)들로 분할될 수 있다. 도 14에 도시된 바와 같이, 디멀티플렉서(DMUX)들 각각은 세 개의 데이터선들 단위의 서브디멀티플렉서(SDMUX)들로 분할될 수 있다. 디멀티플렉서(DMUX)들의 서브디멀티플렉서(SDMUX)들은 제2 주변영역(PA2) 및 제4 주변영역(PA4)에 분산 배치될 수 있다.
테스트회로(190)는 데이터선(DL)들에 연결되고, 데이터선(DL)들로 테스트신호를 인가할 수 있다. 일 실시예로, 테스트회로(190)는 제1 주변영역(PA1) 및 제3 주변영역(PA3)에 배치될 수 있다.
도 15에 도시된 것과 같이, 테스트회로(190)는 복수의 서브테스트회로(STU)들을 포함할 수 있다. 서브테스트회로(STU)들 각각은 단위 화소(UP)를 구성하는 복수의 화소(PX)들의 개수만큼의 제2 스위치(SW2)들을 포함할 수 있다. 도 15에서는 서브테스트회로(STU)가 3개의 제2 스위치(SW2)들을 포함하는 예를 도시하고 있다.
제2 스위치(SW2)들은 3개의 화소(PX)들에 각각 연결된 3개의 데이터선(DL)들에 연결될 수 있다. 제2 스위치(SW2)는 박막트랜지스터로 구현될 수 있다. 제2 스위치(SW2)들 각각은 제어신호(DC_GATE)에 의해 턴온되어 입력선들(221, 223, 225) 중 대응하는 입력선으로부터 인가되는 테스트신호(DC_R, DC_G, DC_B)를 대응하는 데이터선(DL)으로 출력할 수 있다. 디스플레이 장치(10')는 테스트회로(190)를 이용하여 화소(PX)들 및 신호선들의 결함 유무를 알 수 있다. 테스트회로(190)의 서브테스트회로(STU)들은 제1 주변영역(PA1) 및 제3 주변영역(PA3)에 분산 배치될 수 있다.
일 실시예로, 데이터분배회로(180)는 복수의 데이터선(DL)들의 일 단에 연결되고, 테스트회로(190)는 복수의 데이터선(DL)들의 타 단에 연결될 수 있다.
도 13에 도시된 것과 같이, 테스트회로(190)는 복수의 테스트라인(TL)들(즉, 제1 신호선들)을 포함할 수 있다. 복수의 테스트라인(TL)들은 복수의 서브테스트회로(STU)들과 복수의 데이터선(DL)들을 연결하기 위해 표시영역(DA)의 외곽을 일주(一周)하도록 배치될 수 있다. 테스트회로(190)의 서브테스트회로(STU)들은 제1 주변영역(PA1) 및 제3 주변영역(PA3)에만 배치되나, 복수의 테스트라인(TL)들은 제1 주변영역(PA1) 및 제3 주변영역(PA3)뿐만 아니라, 제2 주변영역(PA2) 및 제4 주변영역(PA4)에도 배치될 수 있다.
일 실시예로, 복수의 테스트라인(TL)들은 팬아웃부(160)와 적어도 일부가 중첩하여 배치될 수 있다. 전술한 것과 같이, 팬아웃부(160)는 제2 주변영역(PA2) 및 제4 주변영역(PA4)에만 배치되므로, 복수의 테스트라인(TL)들은 제2 주변영역(PA2) 및 제4 주변영역(PA4) 상에서 팬아웃부(160)와 중첩할 수 있다.
도 16은 본 발명의 일 실시예에 따른 디스플레이 장치(10')의 일부를 개략적으로 도시한 평면도이고, 도 17은 도 16의 D-D' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 17은 도 13의 B부분에 대응된다.
도 16을 참조하면, 제4 표시영역(DA4) 외곽의 제4 주변영역(PA4)에는 제2 스캔구동회로(130), 데이터분배회로(180), 테스트라인(TL), 팬아웃부(160) 및 공통전원공급라인(170)이 배치될 수 있다. 참고로 도 16은 제4 표시영역(DA) 및 제4 주변영역(PA)을 도시하나, 제3 표시영역(DA3) 및 제3 주변영역(PA3)도 이와 유사한 구성을 갖는다.
제4 주변영역(PA4)에는 제2 스캔구동회로(130) 및 데이터분배회로(180)이 배치될 수 있다. 제2 스캔구동회로(130) 및 데이터분배회로(180)는 각각 복수의 회로부(130a)들과 복수의 디멀티플렉서(DMUX)들을 포함할 수 있다. 일 실시예로, 도 16 과 같이 복수의 회로부(130a)들과 복수의 디멀티플렉서(DMUX)들은 서로 교번하여 배치될 수 있다. 복수의 회로부(130a)들과 복수의 디멀티플렉서(DMUX)들 각각은 신호선들(133, 191)에 연결될 수 있다. 도시의 편의상 도 16에서는 각각 하나의 신호선(133, 191)을 도시하고 있으나, 신호선들(133, 191)은 각각 복수 개 구비될 수 있다. 예컨대, 신호선(133) 각각은 복수의 전압선들 및 복수의 클락선들을 포함할 수 있다. 복수의 회로부(130a)들 각각은 신호선(133)에 연결되고, 복수의 디멀티플렉서(DMUX)들 각각이 신호선(191)에 연결될 수 있다.
일 실시예로, 팬아웃부(160)와 테스트라인(TL)은 적어도 일부 영역에서 중첩할 수 있다. 팬아웃부(160)와 테스트라인(TL)이 중첩한다고 함은, 팬아웃부(160)와 테스트라인(TL)이 서로 다른 층에 배치되어, 평면 상에서 일부 영역이 겹쳐지도록 배치되는 것을 의미할 수 있다. 또한 도 10에서 전술한 것과 같이, 팬아웃부(160)와 공통전원공급라인(170)은 서로 중첩할 수 있다. 도시되지는 않았으나, 각 테스트라인(TL)은 도 15의 서브테스트회로(STU)로 제어신호(DC_GATE) 및 테스트신호(DC_R, DC_G, DC_B)를 인가하는 복수의 신호선들을 포함할 수 있다.
도 17의 적층 구조는 전술한 도 11과 동일한바, 이하에서는 테스트라인(TL)에 관한 차이점을 중심으로 설명한다.
도 17과 같이, 기판(100) 상에는 버퍼층(111a) 및 제1 절연층(111b)이 배치된다. 제1 절연층(111b) 상에는 팬아웃부(160)가 배치될 수 있다. 팬아웃부(160)는 복수의 배선들(160a, 160b)을 포함할 수 있다. 복수의 배선들(160a, 160b)은 각각 하나의 데이터선(DL) 또는 복수의 데이터선(DL)들에 연결된 것일 수 있다. 일 실시예로, 데이터분배회로(180)에 의해 복수의 데이터선(DL)들은 복수의 배선들(160a, 160b) 각각은 복수의 데이터선(DL)들에 연결될 수 있다.
팬아웃부(160)는 복수의 제1 배선(160a)들 및 복수의 제2 배선(160b)들을 포함할 수 있다. 복수의 제1 배선(160a)들은 제1 절연층(111b) 상에 배치될 수 있고, 복수의 제2 배선(160b)들은 제2 절연층(112) 상에 배치될 수 있다. 이때, 복수의 제1 배선(160a)들과 복수의 제2 배선(160b)들은 중첩하지 않는다. 즉, 복수의 제2 배선(160b)들은 제2 절연층(112)을 사이에 두고 복수의 제1 배선(160a)들과 교번하여 배치될 수 있다.
팬아웃부(160)은 제3 절연층(113) 및 제4 절연층(114)으로 덮일 수 있다. 제3 절연층(113) 상에는 공통전원공급라인(170)이 배치되며, 공통전원공급라인(170)의 적어도 일부는 제1 중첩영역(ORA1)에서 팬아웃부(160)와 중첩하여 배치될 수 있다.
제4 절연층(114) 상에는 테스트라인(TL)들이 배치될 수 있다. 테스트라인(TL)들과 팬아웃부(160)는 제2 중첩영역(ORA2)에서 서로 중첩할 수 있다. 도 7을 함께 참조하면, 테스트라인(TL)들은 콘택메탈(1176)과 동일 물질을 포함할 수 있다.
비교예로서, 테스트라인(TL)들은 도 17에 도시된 공통전원공급라인과 동일 층에 배치되고, 동일 물질을 포함하도록 구비될 수도 있다. 다만, 이 경우 테스트라인들과 공통전원공급라인 사이에 간격이 좁아져, 신호 간섭 및 기생 커패시턴스가 발생할 수 있다. 또한, 테스트라인과 팬아웃부가 서로 중첩하여 배치됨에 따라, 테스트라인이 제3 절연층 상에 배치되는 경우, 테스트라인과 팬아웃부 사이에 신호 간섭 및 기생 커패시턴스가 발생할 수 있다.
따라서, 이러한 문제점들을 방지하기 위해 본 발명의 일 실시예와 같이, 테스트라인(TL)들은 제3 절연층(113)과 제4 절연층(114)을 사이에 두고 제4 절연층(114) 상에 배치될 수 있다. 일 실시예로, 도 17과 같이 테스트라인(TL)들은 공통전원공급라인(170) 상에 배치된 컨택전극(171)과 동일 물질을 포함할 수 있다. 한편, 테스트라인(TL)들은 팬아웃부(160)와 신호 간섭 및 기생 커패시턴스가 발생하는 것을 방지하고자 제4 절연층(114) 상에 배치되는 것인바, 테스트라인(TL)들과 팬아웃부(160)가 비중첩하는 부분에 있어서, 테스트라인(TL)들은 제3 절연층(113) 상에 배치될 수도 있다. 상기 구조는 도 18 및 도 19를 참조해 설명한다.
도 18은 본 발명의 일 실시예에 따른 디스플레이 장치(10')의 일부를 개략적으로 도시하는 평면도이고, 도 19는 도 18의 E-E' 선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 18은 도 13의 C부분에 대응된다.
도 18을 참조하면, 제3 표시영역(DA3) 외곽 제3 주변영역(PA3) 상에는 제2 스캔구동회로(130) 및 테스트회로(190)가 배치되고, 제4 표시영역(DA4) 외곽 제4 주변영역(PA4) 상에는 제2 스캔구동회로(130) 및 데이터분배회로(180)가 배치될 수 있다. 제3 주변영역(PA3) 및 제4 표시영역(DA4) 상에는 테스트라인(TL)들 및 공통전원공급라인(170)이 배치될 수 있다. 일 실시예로, 테스트라인(TL)들은 회로들(130, 180, 190)과 공통전원공급라인(170) 사이의 영역에 배치될 수 있다. 도시되어 있지는 않으나, 테스트라인(TL)들은 테스트회로(190)와 연결될 수 있다.
일 실시예로, 테스트라인(TL)들 각각은 제4 주변영역(PA4) 상에 배치된 제1 서브테스트라인(TL1)과 제3 주변영역(PA3) 상에 배치된 제2 서브테스트라인(TL2)를 포함할 수 있다. 제1 서브테스트라인(TL1)과 제2 서브테스트라인(TL2)은 서로 다른 층에 배치되어, 콘택홀(CNT)을 통해 서로 접촉할 수 있다.
전술한 것과 같이, 제4 주변영역(PA4)에서 제1 서브테스트라인(TL1)과 공통전원공급라인(170)이 중첩할 수 있다. 따라서, 제1 서브테스트라인(TL1)은 팬아웃부(160)와 신호 간섭 및 기생 커패시턴스가 발생하는 것을 방지하고자, 도 19에 도시된 것과 같이 제4 주변영역(PA4) 상에서 제4 절연층(114) 상에 배치될 수 있다. 일 실시예로, 제1 서브테스트라인(TL1)은 도 7의 콘택메탈(1176)과 동일 물질을 포함할 수 있다.
제3 주변영역(PA3)에서 공통전원공급라인(170)과 비중첩하는 제2 서브테스트라인(TL2)은 제3 절연층(113) 상에 배치될 수 있다. 일 실시예로, 제2 서브테스트라인(TL2)은 도 7의 데이터선(DL) 및 구동전압선(PL)과 동일 물질을 포함할 수 있다. 도 19와 같이, 제1 서브테스트라인(TL1)과 제2 서브테스트라인(TL2)은 제4 절연층(114)에 정의된 콘택홀(CNT)을 통해 서로 전기적으로 연결될 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
10, 10': 디스플레이 장치
10P, 10P': 디스플레이 패널
120, 130: 제1, 2 스캔구동회로
140: 발광제어회로
150: 데이터구동회로
160: 팬아웃부
170: 공통전원공급라인
180: 데이터분배회로
190: 테스트회로
DA: 표시영역
PA: 주변영역
PX: 화소
DL: 데이터선
SL: 스캔선
EL: 발광제어선
TL: 테스트라인

Claims (26)

  1. 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하는, 기판;
    상기 표시영역에서 제1 방향을 따라 연장된 복수의 데이터선들;
    상기 주변영역 상에 배치되고, 상기 복수의 데이터선들과 연결되는, 팬아웃부;
    상기 주변영역 상에서 상기 표시영역의 외곽을 일주(一周)하도록 배치되는, 제1 신호선; 및
    상기 주변영역 상에 배치되고, 상기 팬아웃부와 적어도 일부가 중첩하도록 배치되는, 공통전원공급라인;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 신호선은 상기 팬아웃부와 적어도 일부가 중첩되는, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 표시영역 일측의 상기 주변영역 상에 위치하는 테스트회로를 더 포함하고,
    상기 제1 신호선은 상기 테스트회로와 연결되는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 테스트회로는 상기 표시영역을 사이에 두고 상기 팬아웃부의 반대 측에 위치하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 표시영역 일측의 상기 주변영역 상에 위치하는 구동회로; 및
    상기 구동회로에 연결된 제2 신호선을 더 포함하고,
    상기 제1 신호선은 상기 제2 신호선과 상기 공통전원공급라인 사이 영역에 위치하는, 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제1 신호선과 상기 제2 신호선은 서로 상이한 층에 배치되는, 디스플레이 장치.
  7. 제5항에 있어서,
    상기 제1 신호선과 상기 제2 신호선은 서로 상이한 물질을 포함하는, 디스플레이 장치.
  8. 제5항에 있어서,
    상기 제2 신호선과 상기 공통전원공급라인은 서로 동일 물질을 포함하는, 디스플레이 장치.
  9. 제3항에 있어서,
    상기 표시영역은 비사각형인, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 표시영역과 상기 공통전원공급라인 사이의 상기 주변영역 상에 배치되어 상기 복수의 데이터선들에 전기적으로 연결된 데이터분배회로를 더 포함하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 데이터분배회로는 상기 표시영역의 외곽을 반주(半周)하는 형상인, 디스플레이 장치.
  12. 제10항에 있어서,
    상기 데이터분배회로는 상기 표시영역과 상기 제1 신호선 사이에 위치하는, 디스플레이 장치.
  13. 제10항에 있어서,
    상기 데이터분배회로는 상기 표시영역을 사이에 두고 상기 테스트회로와 대칭적으로 배치되는, 디스플레이 장치.
  14. 제5항에 있어서,
    상기 표시영역 상에 배치되며 박막트랜지스터 및 스토리지 커패시터를 포함하는 화소회로 및 상기 화소회로에 전기적으로 연결된 표시요소를 더 포함하고,
    상기 표시요소는 화소전극, 상기 화소전극에 대향하는 대향전극 및 상기화소전극과 상기 대향전극 사이에 개재되는 중간층을 포함하고,
    상기 박막트랜지스터는 반도체층, 상기 반도체층과 적어도 일부가 중첩하는 게이트전극 및 상기 반도체층에 연결된 전극층을 포함하고,
    상기 스토리지 커패시터는 상기 게이트전극과 동일 물질을 포함하는 하부전극 및 상기 하부전극 상에 배치되는 상부전극을 포함하는, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 제2 신호선은 상기 전극층과 동일 물질을 포함하는, 디스플레이 장치.
  16. 제14항에 있어서,
    상기 공통전원공급라인은 상기 전극층과 동일 물질을 포함하는, 디스플레이 장치.
  17. 제14항에 있어서,
    상기 팬아웃부는 서로 이웃하되 교번하여 배치된 복수의 제1 배선들 및 복수의 제2 배선들을 포함하고,
    상기 복수의 제1 배선들은 상기 게이트전극과 동일 물질을 포함하고, 상기 복수의 제2 배선들은 상기 상부전극과 동일 물질을 포함하는, 디스플레이 장치.
  18. 제14항에 있어서,
    상기 전극층과 상기 화소전극 사이에 배치되어 상기 전극층과 상기 화소전극을 전기적으로 연결하는 연결전극을 더 포함하고,
    상기 제1 신호선은 상기 연결전극과 동일 물질을 포함하는, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 표시영역은 원형으로 구비되며,
    상기 제1 신호선은 상기 팬아웃부 중첩되도록 상기 표시영역 외곽의 일측을 반주(半周)하는 제1 서브신호선 및 상기 표시영역의 외곽의 타측을 반주(半周)하는 제2 서브신호선을 포함하는, 디스플레이 장치.
  20. 제19항에 있어서,
    상기 제1 서브신호선과 상기 제2 서브신호선은 서로 상이한 층 상에 배치되며, 상기 제1 서브신호선과 상기 제2 서브신호선 사이에 개재되는 절연막에 정의된 콘택홀을 통해 전기적으로 연결되는, 디스플레이 장치.
  21. 제19항에 있어서,
    상기 제1 서브신호선은 상기 연결전극과 동일 물질을 포함하고,
    상기 제2 서브신호선은 상기 전극층과 동일 물질을 포함하는, 디스플레이 장치.
  22. 제1항에 있어서,
    상기 공통전원공급라인은 상기 표시영역의 외곽을 둘러싸며 일측이 개방된 루프(loop) 형상인, 디스플레이 장치.
  23. 비사각 형상의 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하는, 기판;
    상기 주변영역의 일측에 배치되는, 구동회로;
    상기 표시영역과 상기 구동회로 사이의 상기 주변영역 상에 배치되는, 팬아웃부;
    상기 주변영역의 일측에 배치되는, 테스트회로;
    상기 표시영역의 외곽을 따라 상기 주변영역 상에 배치되며, 상기 테스트회로에 연결된, 테스트라인; 및
    상기 표시영역의 외곽을 따라 상기 주변영역 상에 배치되되, 상기 팬아웃부와 적어도 일부가 중첩하는, 공통전원공급라인;
    을 구비하는, 디스플레이 장치.
  24. 제23항에 있어서,
    상기 테스트라인은 상기 팬아웃부와 적어도 일부가 중첩하는, 디스플레이 장치.
  25. 제23항에 있어서,
    상기 공통전원공급라인은 상기 표시영역의 외곽을 일주(一周)하는 폐곡선으로 구비되는, 디스플레이 장치.
  26. 제23항에 있어서,
    상기 테스트라인은 상기 표시영역의 외곽을 일주(一周)하는 폐곡선으로 구비되는, 디스플레이 장치.
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