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KR20220097678A - 디스플레이 장치 - Google Patents

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KR20220097678A
KR20220097678A KR1020200188077A KR20200188077A KR20220097678A KR 20220097678 A KR20220097678 A KR 20220097678A KR 1020200188077 A KR1020200188077 A KR 1020200188077A KR 20200188077 A KR20200188077 A KR 20200188077A KR 20220097678 A KR20220097678 A KR 20220097678A
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KR
South Korea
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layer
electrode
transistor
lower metal
gate
Prior art date
Application number
KR1020200188077A
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English (en)
Inventor
윤수연
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US17/531,821 priority patent/US12133431B2/en
Priority to CN202111431797.7A priority patent/CN114694586A/zh
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Abstract

본 발명은 고품질 이미지 디스플레이가 가능한 고해상도의 디스플레이 장치를 위하여, 유기발광 다이오드와, 제1노드에 인가된 전압에 대응하여 전원전압선에 전기적으로 연결된 제2노드로부터 상기 유기발광 다이오드로 흐르는 전류량을 제어하기 위한 구동 트랜지스터와, 상기 구동 트랜지스터 하부에 위치하며 상기 구동 트랜지스터에 연결된 제1하부금속층을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 고품질 이미지 디스플레이가 가능한 고해상도의 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 복수개의 화소들을 포함하며, 복수개의 화소들 각각은 디스플레이 소자 및 이 디스플레이 소자를 제어하기 위한 화소회로를 포함한다. 화소회로는 트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 배선들을 포함한다.
디스플레이 소자의 발광여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 디스플레이 소자에 전기적으로 연결되는 트랜지스터들의 개수가 증가하였다.
그러나 이러한 종래의 디스플레이 장치에는 고품질의 이미지를 디스플레이하는 것이 용이하지 않거나 층 구조가 복잡하다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고품질 이미지 디스플레이가 가능한 고해상도의 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 유기발광 다이오드와, 제1노드에 인가된 전압에 대응하여 전원전압선에 전기적으로 연결된 제2노드로부터 상기 유기발광 다이오드로 흐르는 전류량을 제어하기 위한 구동 트랜지스터와, 상기 구동 트랜지스터 하부에 위치하며 상기 구동 트랜지스터에 연결된 제1하부금속층을 구비하는, 디스플레이 장치가 제공된다.
상기 제1노드와 제1초기화전압선 사이에 접속되는 제1초기화 트랜지스터를 더 구비하고, 상기 제1하부금속층은 상기 구동 트랜지스터와 상기 제1초기화 트랜지스터를 전기적으로 연결할 수 있다.
상기 구동 트랜지스터가 포함하는 구동 반도체층과 상기 제1초기화 트랜지스터가 포함하는 제1초기화 반도체층은 상이한 층에 위치할 수 있다.
상기 제1초기화 반도체층은 상기 구동 트랜지스터가 포함하는 구동 게이트전극을 덮는 절연층 상부에 위치할 수 있다.
상기 제1초기화 반도체층 상부에 위치하며 컨택홀들을 통해 상기 제1초기화 반도체층과 상기 제1하부금속층을 연결하는 연결전극을 더 구비할 수 있다.
상기 제1하부금속층에 수직인 방향에서 바라볼 시, 상기 제1하부금속층은 상기 제1초기화 반도체층과 중첩할 수 있다.
상기 구동 반도체층은 실리콘 반도체를 포함하고, 상기 제1초기화 반도체층은 산화물 반도체를 포함할 수 있다.
상기 구동 트랜지스터가 포함하는 구동 게이트전극이 상기 제1하부금속층에 연결될 수 있다.
상기 구동 게이트전극은 상기 구동 트랜지스터가 포함하는 구동 반도체층 상부에 위치하며, 상기 구동 게이트전극은 상기 구동 반도체층과 상기 구동 게이트전극 사이의 절연층 및 상기 제1하부금속층과 상기 구동 반도체층 사이의 절연층에 형성된 컨택홀을 통해 상기 제1하부금속층에 연결될 수 있다.
상기 구동 반도체층은 절곡되어 상기 컨택홀의 일부를 둘러쌀 수 있다.
상기 구동 트랜지스터와 상기 유기발광 다이오드 사이에 접속되며 발광제어선으로 발광제어신호가 공급될 때 턴-온되는 발광제어 트랜지스터와, 상기 발광제어 트랜지스터와 제2초기화전압선 사이에 접속되는 제2초기화 트랜지스터와, 상기 발광제어 트랜지스터와 상기 제2초기화 트랜지스터 하부에 위치하며 상기 발광제어 트랜지스터와 상기 제2초기화 트랜지스터를 전기적으로 연결하는 제2하부금속층을 더 구비할 수 있다.
상기 발광제어 트랜지스터가 포함하는 발광제어 반도체층과 상기 제2초기화 트랜지스터가 포함하는 제2초기화 반도체층은 상이한 층에 위치할 수 있다.
상기 제2초기화 반도체층은 상기 발광제어 트랜지스터가 포함하는 발광제어 게이트전극을 덮는 절연층 상부에 위치할 수 있다.
상기 제2초기화 반도체층 상부에 위치하며 컨택홀들을 통해 상기 제2초기화 반도체층과 상기 제2하부금속층을 연결하는 제1연결전극과, 상기 제1연결전극과 동일한 층에 위치하며 컨택홀들을 통해 상기 발광제어 반도체층과 상기 제2하부금속층을 연결하는 제2연결전극을 더 구비할 수 있다.
상기 발광제어 반도체층은 실리콘 반도체를 포함하고, 상기 제2초기화 반도체층은 산화물 반도체를 포함할 수 있다.
상기 제2하부금속층은 상기 제1하부금속층과 동일한 층에 위치할 수 있다.
상기 제1노드와 상기 전원전압선 사이에 접속되며 상기 구동 트랜지스터의 구동 게이트전극과 일체인 제1커패시터전극과 상기 제1커패시터전극 상부에 위치한 제2커패시터전극을 갖는 스토리지 커패시터와, 상기 구동 트랜지스터와 상기 전원전압선 사이에 접속되며 발광제어선으로 발광제어신호가 공급될 때 턴-온되는 동작제어 트랜지스터와, 상기 동작제어 트랜지스터 하부에 위치하며 상기 동작제어 트랜지스터와 상기 제2커패시터전극을 전기적으로 연결하는 제3하부금속층을 더 구비할 수 있다.
상기 제2커패시터전극과 동일한 층에 위치하며 상기 동작제어 트랜지스터의 동작제어 반도체층과 상기 제3하부금속층을 연결하는 연결전극을 더 구비하고, 상기 제2커패시터전극은 상기 제3하부금속층과 연결될 수 있다.
본 발명의 다른 일 관점에 따르면, 기판과, 상기 기판 상에 위치하는 구동 반도체층을 포함하는 제1액티브층과, 상기 구동 반도체층 상부에 위치하는 구동 게이트전극을 포함하는 제1게이트층과, 상기 구동 게이트전극에 인가된 전압에 대응하여 상기 구동 반도체층에 흐르는 전류에 의해 휘도가 제어되는 유기발광 다이오드와, 상기 제1액티브층 하부에 위치하며 상기 구동 게이트전극에 연결된 제1하부금속층을 포함하는 하부금속층을 구비하는, 디스플레이 장치가 제공된다.
상기 제1게이트층은 상기 제1액티브층에 컨택하는 제1소스전극 또는 제1드레인전극을 포함할 수 있다.
상기 제1소스전극 또는 상기 제1드레인전극은 상기 하부금속층이 포함하는 제1배선과 컨택할 수 있다.
상기 제1게이트층 상부에 위치하며 제1초기화 반도체층을 포함하는 제2액티브층과, 상기 제1게이트층과 상기 제2액티브층 사이에 위치하며 상기 제1초기화 반도체층과 중첩하는 부분을 갖는 하부초기화선을 포함하는 제2게이트층과, 상기 제2액티브층 상부에 위치하며 상기 제1초기화 반도체층과 중첩하는 부분을 갖는 상부초기화선을 포함하는 제3게이트층을 더 구비하고, 상기 제1하부금속층은 상기 구동 게이트전극과 상기 제1초기화 반도체층을 전기적으로 연결할 수 있다.
상기 제3게이트층 상부에 위치하며 컨택홀들을 통해 상기 제1초기화 반도체층과 상기 제1하부금속층을 연결하는 연결전극을 포함하는 소스드레인층을 더 구비할 수 있다.
상기 기판에 수직인 방향에서 바라볼 시, 상기 제1하부금속층은 상기 제1초기화 반도체층과 중첩할 수 있다.
상기 제1액티브층은 실리콘 반도체를 포함하고, 상기 제2액티브층은 산화물 반도체를 포함할 수 있다.
상기 제1액티브층은 발광제어 반도체층을 더 포함하고, 상기 제2액티브층은 제2초기화 반도체층을 더 포함하며, 상기 하부금속층은 상기 발광제어 반도체층과 상기 제2초기화 반도체층을 전기적으로 연결하는 제2하부금속층을 더 포함할 수 있다.
상기 제3게이트층은, 컨택홀들을 통해 상기 제2초기화 반도체층과 상기 제2하부금속층을 연결하는 제1연결전극과, 컨택홀들을 통해 상기 발광제어 반도체층과 상기 제2하부금속층을 연결하는 제2연결전극을 더 포함할 수 있다.
상기 제2게이트층은 상기 제2액티브층에 컨택하는 제2소스전극 또는 제2드레인전극을 포함할 수 있다.
상기 제2소스전극 또는 상기 제2드레인전극은 상기 하부금속층이 포함하는 제2배선과 컨택할 수 있다.
상기 제2게이트층은 상기 제1액티브층에 컨택하는 제1소스전극 또는 제1드레인전극과, 상기 제2액티브층에 컨택하는 제2소스전극 또는 제2드레인전극을 포함할 수 있다.
상기 제1소스전극 또는 상기 제1드레인전극은 상기 하부금속층이 포함하는 제1배선과 컨택하고, 상기 제2소스전극 또는 상기 제2드레인전극은 상기 하부금속층이 포함하는 제2배선과 컨택할 수 있다.
상기 구동 게이트전극은 상기 제1액티브층과 상기 제1게이트층 사이의 절연층 및 상기 제1하부금속층과 상기 제1액티브층 사이의 절연층에 형성된 컨택홀을 통해 상기 제1하부금속층에 연결될 수 있다.
상기 구동 반도체층은 절곡되어 상기 컨택홀의 일부를 둘러쌀 수 있다.
상기 제1게이트층 상부에 위치하며 상기 구동 게이트전극과 적어도 일부가 중첩하는 제2커패시터전극을 포함하는 제2게이트층을 더 구비하고, 상기 제1액티브층은 동작제어 반도체층을 더 포함하며, 상기 제1게이트층은 상기 동작제어 반도체층과 중첩하는 하부발광제어선을 더 포함하고, 상기 하부금속층은 상기 동작제어 반도체층과 상기 제2커패시터전극을 전기적으로 연결하는 제3하부금속층을 더 포함할 수 있다.
상기 제2게이트층은 상기 동작제어 반도체층과 상기 제3하부금속층을 연결하는 연결전극을 더 구비하고, 상기 제2커패시터전극은 상기 제3하부금속층과 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고품질 이미지 디스플레이가 가능한 고해상도의 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 유기발광 디스플레이 장치를 개략적으로 도시하는 개념도이다.
도 2는 도 1의 디스플레이 장치가 포함하는 화소의 등가회로도이다.
도 3은 도 2에 도시된 등가회로도의 구동방법을 나타내는 파형도이다.
도 4는 도 2의 화소에 있어서의 트랜지스터들 및 커패시터들 등의 위치를 개략적으로 도시하는 배치도이다.
도 5 내지 도 11은 도 4의 트랜지스터들 및 커패시터들 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 12는 도 4의 A-A' 선, B-B' 선 및 C-C' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 13은 본 발명의 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 15는 도 14의 디스플레이 장치의 일부분을 개략적으로 도시하는 측면 개념도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 18은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
도 19는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.도 20은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소의 등가회로도이다.
도 21는 도 20의 화소에 있어서의 트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 22 내지 도 28은 도 21의 트랜지스터들 및 커패시터 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 29는 도 21의 D-D' 선, E-E' 선 및 F-F' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다.
도 30은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1방향 또는 제2방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, 제1구성요소가 제2구성요소에 "중첩"한다는 것은 제1구성요소가 제2구성요소의 위 또는 아래에 위치함을 의미한다.
도 1은 본 발명의 일 실시예에 따른 유기발광 디스플레이 장치를 개략적으로 도시하는 개념도이다.
본 실시예에 따른 유기발광 디스플레이 장치는 스마트폰, 휴대폰, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수도 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
본 실시예에 따른 유기발광 표시장치는 화소(PX)들을 포함하는 디스플레이영역(DA)과, 스캔드라이버(SD)와, 데이터드라이버(DD)와, 스캔드라이버(SD)와 데이터드라이버(DD)를 제어하기 위한 타이밍컨트롤러(TC)를 구비한다.
스캔드라이버(SD)는 타이밍컨트롤러(TC)의 제어에 따라 스캔신호들(GW[1] 내지 GW[n]), 초기화신호들(GI[1] 내지 GI[n]), 보상제어신호들(GC[1] 내지 GC[n]) 및 발광제어신호들(EM[1] 내지 EM[n])을 제1방향(DR1)으로 연장된 스캔선들에 공급한다. 예컨대, 스캔드라이버(SD)는 스캔선들, 초기화선들, 보상제어선들 및 발광제어선들 각각으로 스캔신호들(GW[1] 내지 GW[n]), 초기화신호들(GI[1] 내지 GI[n]), 보상제어신호들(GC[1] 내지 GC[n]) 및 발광제어신호들(EM[1] 내지 EM[n])을 순차적으로 공급한다.
스캔신호들(GW[1] 내지 GW[n]), 초기화신호들(GI[1] 내지 GI[n]), 보상제어신호들(GC[1] 내지 GC[n]) 및 발광제어신호들(EM[1] 내지 EM[n]) 각각은 하이전압 또는 로우전압일 수 있다. 트랜지스터들 각각은 그 특성에 따라 하이전압이 인가될 시 턴-온되고 로우전압이 인가될 시 턴-오프될 수도 있고, 하이전압이 인가될 시 턴-오프되고 로우전압이 인가될 시 턴-온될 수도 있다.
데이터드라이버(DD)는 타이밍컨트롤러(TC)의 제어에 따라 데이터신호들(D[1] 내지 D[m])을 제2방향(DR2)으로 연장된 데이터선들에 공급한다. 데이터드라이버(DD)는 스캔신호들(GW[1] 내지 GW[n])과 동기되도록 데이터신호들(D[1] 내지 D[m])을 공급하고, 이에 따라 스캔신호들(GW[1] 내지 GW[n])에 의하여 선택된 화소(PX)들로 데이터신호들(D[1] 내지 D[m])가 공급된다.
타이밍컨트롤러(TC)는 외부로부터 공급되는 동기신호들에 대응하여 스캔드라이버(SD) 및 데이터드라이버(DD)를 제어한다.
디스플레이영역(DA) 내의 화소(PX)들에는 전원전압(ELVDD) 및 전극전압(ELVSS)이 공급된다. 전원전압(ELVDD) 및 전극전압(ELVSS)을 공급받은 화소(PX)들은 데이터신호들(D[1] 내지 D[m])에 대응하여 전원전압선으로부터 유기 발광 다이오드를 경유하여 전극전원선으로 흐르는 전류량을 제어하여, 데이터신호들(D[1] 내지 D[m])에 대응하는 휘도의 빛을 생성한다. 전원전압선에는 전원전압(ELVDD)이 인가되고, 전극전원선에는 전극전압(ELVSS)이 인가된다.
도 1에서는 디스플레이영역(DA) 내에 화소(PX)들이 제1방향(DR1)과 제2방향(DR2)을 따라서 순차로 배열된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 화소(PX)들은 스트라이프 배열 외에, 펜타일 배열, 모자익 배열 등 다양한 형태로 배치될 수 있다. 또한 디스플레이영역(DA)은 도 1에 도시된 것과 같이 평면도 상에서 직사각형 형상으로 나타날 수도 있고, 이와 달리 삼각형, 오각형 또는 육각형 등의 다각형 형상이나 원형, 타원형 또는 비정형 형상 등으로 나타날 수도 있다.
도 2는 도 1의 디스플레이 장치가 포함하는 화소의 등가회로도이다.
도 2를 참조하면, 화소(PX)는 제1트랜지스터(T1) 내지 제7트랜지스터(T7), 바이어스 커패시터(Cbia), 스토리지 커패시터(Cst), 유기발광 다이오드(OLED), 제1초기화전압선(VIL1), 제2초기화전압선(VIL2), 전원전압선(PL) 및 신호선들을 포함한다. 신호선들은 데이터선(DL), 스캔선(SL), 초기화선(IL), 보상제어선(CL) 및 발광제어선(EL)을 포함할 수 있다. 신호선들 중 적어도 어느 하나, 제1초기화전압선(VIL1), 제2초기화전압선(VIL2) 및/또는 전원전압선(PL)은 이웃하는 화소들에서 공유될 수 있다.
전원전압선(PL)은 제1트랜지스터(T1)에 전원전압(ELVDD)을 전달할 수 있다. 제1초기화전압선(VIL1)은 제1트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 화소(PX)로 전달할 수 있다. 제2초기화전압선(VIL2)은 유기발광 다이오드(OLED)를 초기화하는 제2초기화전압(Vint2)을 화소(PX)로 전달할 수 있다. 예컨대 제1초기화전압(Vint1)은 -5V일 수 있고 제2초기화전압(Vint2)은 -7V 내지 -6V일 수 있다. 이에 따라 제1초기화전압은 제2초기화전압보다 높을 수 있다.
스캔선(SL), 초기화선(IL), 보상제어선(CL), 발광제어선(EL), 제1초기화전압선(VIL1) 및 제2초기화전압선(VIL2)은 제1방향(DR1)으로 연장되며, 각 행에 상호 이격 배치될 수 있다. 데이터선(DL) 및 전원전압선(PL)은 제2방향(DR2)으로 연장되며 각 열에 상호 이격 배치될 수 있다.
도 2에서 제1트랜지스터(T1) 내지 제7트랜지스터(T7) 중 제3트랜지스터(T3), 제4트랜지스터(T4) 및 제7트랜지스터(T7)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)로 구현되는 것으로 도시하고 있다.
제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)와 전기적으로 연결된다. 제1트랜지스터(T1)는 구동 트랜지스터이며, 제1노드(N1)에 인가된 전압에 따라 데이터신호(D[j])를 전달받아, 전원전압선(PL)과 접속된 제2노드(N2)로부터 유기발광 다이오드(OLED)를 경유하여 전극전원선으로 흐르는 구동전류(IOLED)의 양을 제어한다.
스위칭 트랜지스터인 제2트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 동작제어 트랜지스터인 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결된다. 총 n개의 행들 중 i번째 행의 제2트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(GW[i])에 따라 턴-온되어, 총 m개의 열들 중 j번째 열의 데이터선(DL)으로 전달된 데이터신호(D[j])를 제2노드(N2)로 전달하는 스위칭 동작을 수행한다. 여기서 i는 1 이상 n 이하의 자연수이고, j는 1 이상 m 이하의 자연수이다. 예컨대 제2트랜지스터(T2)는 로우전압의 스캔신호(GW[i])에 따라 턴-온될 수 있다.
보상 트랜지스터인 제3트랜지스터(T3)는 보상제어선(CL)에 연결되며, 발광제어 트랜지스터인 제6트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)와 연결된다. 제3트랜지스터(T3)는 보상제어선(CL)을 통해 전달받은 보상제어신호(GC[i])에 따라 턴-온되어 제1트랜지스터(T1)를 다이오드 연결시킨다. 예컨대 제3트랜지스터(T3)는 하이전압의 보상제어신호(GC[i])에 따라 턴-온될 수 있다.
제1초기화 트랜지스터인 제4트랜지스터(T4)는 초기화선(IL) 및 제1초기화전압선(VIL1)에 연결되며, 초기화선(IL)을 통해 전달받은 초기화신호(GI(i)에 따라 턴-온되어 제1초기화전압선(VIL1)으로부터의 제1초기화전압(Vint1)을 제1트랜지스터(T1)의 제1게이트전극에 전달하여 제1트랜지스터(T1)의 제1게이트전극의 전압을 초기화시킨다. 예컨대 제4트랜지스터(T4)는 하이전압의 초기화신호(GI(i)에 따라 턴-온될 수 있다.
동작제어 트랜지스터인 제5트랜지스터(T5) 및 발광제어 트랜지스터인 제6트랜지스터(T6)는 발광제어선(EL)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(EM[i])에 따라 동시에 턴-온되어 전원전압선(PL)으로부터 유기발광 다이오드(OLED)의 방향으로 구동전류(IOLED)가 흐를 수 있도록 전류 경로를 형성한다. 예컨대 제5트랜지스터(T5) 및 제6트랜지스터(T6)는 로우전압의 발광제어신호(EM[i])에 따라 턴-온될 수 있다.
제2초기화 트랜지스터인 제7트랜지스터(T7)는 발광제어선(EL) 및 제2초기화전압선(VIL2)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(EM[i])에 따라 턴-온되어 제2초기화전압선(VIL2)으로부터의 제2초기화전압(Vint2)을 유기발광 다이오드(OLED)로 전달하여 유기발광 다이오드(OLED)를 초기화시킨다. 예컨대 제7트랜지스터(T7)는 하이전압의 발광제어신호(EM[i])에 따라 턴-온될 수 있다. 제7트랜지스터(T7)는 생략될 수 있다.
스토리지 커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함한다. 제1커패시터전극(CE1)은 제1트랜지스터(T1)의 제1게이트전극에 연결되거나 제1게이트전극과 일체이고, 제2커패시터전극(CE2)은 전원전압선(PL)에 연결된다. 스토리지 커패시터(Cst)는 전원전압선(PL) 및 제1트랜지스터(T1)의 제1게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 제1게이트전극에 인가되는 전압을 유지할 수 있다.
제2노드(N2)와 발광제어선(EL) 사이에 접속되는 바이어스 커패시터(Cbia)는 제3커패시터전극(CE3) 및 제4커패시터전극(CE4)을 포함한다. 제3커패시터전극(CE3)은 제5트랜지스터(T5)를 통해 전원전압선(PL)에 연결되고, 제4커패시터전극(CE4)은 발광제어선(EL)에 연결된다. 발광제어선(EL)에 의해 하이전압의 발광제어신호가 인가되면 발광제어선(EL)에 게이트전극들이 연결된 제5트랜지스터(T5)와 제6트랜지스터(T6)는 턴-오프되고, 초기화선(IL)에 의해 로우전압의 초기화신호가 인가되면 초기화선(IL)에 게이트전극이 연결된 제4트랜지스터(T4)는 턴-오프되어, 제1트랜지스터(T1)는 온 바이어스(on bias) 상태가 되어 초기화된다.
제1초기화전압선(VIL1)의 전압은 -5V일 수 있고 제2초기화전압(Vint2)은 -7V 내지 -6V일 수 있다. 이처럼 제1초기화전압은 제2초기화전압보다 높을 수 있다. 이에 따라 제1트랜지스터(T1)가 온 바이어스 상태가 되면, 이후 입력되는 현재 프레임의 데이터 전압은 온 바이어스 전압보다 항상 낮게 되어 이전 프레임의 전압의 크기와 무관하게 된다. 따라서 히스테리시스 이슈(hysteresis issue) 및 스텝 에피션시 이슈(step efficiency issue)가 발생하지 않거나 그 발생률이 최소화된다. 참고로, 히스테리시스 이슈는 현재 프레임의 데이터 전압이 이전 프레임의 데이터 전압보다 높을 때의 제1트랜지스터(T1)의 게이트-소스 전압 대비(versus) 소스-드레인 전류 곡선이, 현재 프레임의 데이터 전압이 이전 프레임의 데이터 전압보다 낮을 때의 제1트랜지스터(T1)의 게이트-소스 전압 대비 소스-드레인 전류 곡선과 상이하게 되는 이슈를 의미한다. 스텝 에피션시 이슈는 프레임 단위로 계조를 급변시키는 경우, 예컨대 이전 프레임에서의 계조는 블랙인데 현재 프레임에서의 계조는 화이트인 경우, 상술한 전압 대비 전류 곡선의 변화로 인해 목표하는 계조가 아닌 중간 계조에 해당하는 휘도가 화소에서 나타나는 이슈를 의미한다.
유기발광 다이오드(OLED)는 화소전극(310), 대향전극(330), 그리고 이들 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는다. 복수개의 화소들에 있어서 일체로 형성되는 대향전극(330)에는 전극전압(ELVSS)이 인가된다. 유기발광 다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써, 디스플레이 장치가 이미지를 표시할 수 있도록 한다. 참고로 대향전극은 디스플레이영역 외측으로 연장되어 전극전원선에 연결되며, 전극전원선에는 전극전압(ELVSS)이 인가된다.
일 실시예에 따른 각 화소(PX)의 구체적 동작을 도 2에 도시된 등가회로도의 구동방법을 나타내는 파형도인 도 3을 참조하여 설명한다.
먼저 t12 기간 동안, 발광제어선(EL)에 의해 하이전압의 발광제어신호(EM[i])가, 보상제어선(CL)에 의해 로우전압의 보상제어신호(GC[i])가, 스캔선(SL)에 의해 하이전압의 스캔신호(GW[i])가, 그리고 초기화선(IL)에 의해 로우전압의 초기화신호(GI[i])가 i행의 화소들에 인가된다. 이에 따라 제2트랜지스터(T2) 내지 제6트랜지스터(T6)가 턴-오프되어, 제1트랜지스터(T1)는 바이어스 커패시터(Cbia)에 의해 온 바이어스(on bias) 상태가 되어 초기화된다. 이때 제7트랜지스터(T7)는 턴-온되어, 전류가 유기발광 다이오드(OLED)로 흐르지 않고 제2초기화전압선(VIL2)을 따라 흘러나가도록 함으로써, 유기발광 다이오드(OLED)가 초기화된다.
이어 t23 기간 동안에는 보상제어신호(GC[i])와 초기화신호(GI[i])가 하이전압으로 바뀐다. 이에 따라 제3트랜지스터(T3)와 제4트랜지스터(T4)가 턴-온되며, 제1초기화전압선(VIL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 제1트랜지스터(T1)의 제1게이트전극의 전압이 초기화된다.
그리고 t34 기간 동안에는 초기화신호(GI[i])가 로우전압으로 바뀌어 제4트랜지스터(T4)가 턴-오프된다. 이어 t45 기간에는 스캔신호(GW[i])가 로우전압으로 바뀌어 제2트랜지스터(T2)가 턴-온된다. 이에 따라 t45 기간에 데이터선(DL)으로부터 공급된 데이터신호(D[j])에 대응하는 전압이 제2노드(N2)에 인가된다. 이후 t56 기간에는 스캔신호(GW[i])가 하이전압으로 바뀌어 제2트랜지스터(T2)가 턴-오프된다. 제3트랜지스터(T3)는 턴-온 상태로 유지되고 있기에, 제1트랜지스터(T1)는 제3트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그 결과, 데이터선(DL)으로부터 공급된 데이터신호(D[j])에서 제1트랜지스터(T1)의 문턱전압(Threshold voltage, Vth)이 보상된 전압이 제1트랜지스터(T1)의 제1게이트전극에, 즉 제1노드(N1)에 인가된다. 이에 따라 스토리지 커패시터(Cst)의 양단에는 전원전압(ELVDD)과 보상전압이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
이후, t67 구간에서는 보상제어신호(GC[i])가 로우전압으로 바뀌어 제3트랜지스터(T3)가 턴-오프 상태가 되고, t78 구간에서는 발광제어신호(EM[i])가 로우전압으로 바뀌어 제7트랜지스터(T7)가 턴-오프 상태가 되고 제5트랜지스터(T5)와 제6트랜지스터(T6)가 턴-온 상태가 되어, 제1트랜지스터(T1)의 제1게이트전극의 전압과 전원전압(ELVDD) 간의 전압차에 따르는 구동전류(IOLED)가 발생하고, 제6트랜지스터(T6)를 통해 구동전류(IOLED)가 유기발광 다이오드(OLED)에 공급되어 유기발광 다이오드(OLED)가 발광하게 된다.
본 실시예에서는 제1트랜지스터(T1) 내지 제7트랜지스터(T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함한다. 구체적으로, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 제1트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘을 포함하는 반도체층을 구비하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 산화물 반도체를 포함하는 박막트랜지스터의 경우, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않다. 이처럼 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1트랜지스터(T1)의 제1게이트전극에 연결되는 제3트랜지스터(T3) 및 제4트랜지스터(T4) 중 적어도 하나가 산화물 반도체를 포함하도록 하여, 제1트랜지스터(T1)의 제1게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다. 또한, 발광제어신호(EM[i])에 의해 유기발광 다이오드(OLED)에서 발광이 시작되기 전에 유기발광 다이오드(OLED)로 전류가 흐르지 않도록 하는 제7트랜지스터(T7)의 경우에도 산화물 반도체를 포함하도록 하여, 유기발광 다이오드(OLED)로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 4는 도 2의 화소에 있어서의 트랜지스터들 및 커패시터들 등의 위치를 개략적으로 도시하는 배치도이다. 도 4에서는 인접한 열의 동일 행에 배치된 한 쌍의 화소(PX)들을 도시한다. 도 4에 도시된 좌측 화소영역에 배치된 화소의 화소회로와 우측 화소영역에 배치된 화소의 화소회로는 좌우 대칭 구조이다. 참고로 도 4에서는 편의상 유기발광 다이오드(OLED)는 도시하지 않았다. 즉, 도 4는 화소들이 포함하는 화소회로의 위치를 개략적으로 도시하는 배치도이다.
도 5 내지 도 11은 도 4의 트랜지스터들 및 커패시터들 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다. 그리고 도 12는 도 4의 A-A' 선, B-B' 선 및 C-C' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다. 도 5 내지 도 11에 순차로 도시된 것처럼, 기판에 가까운 곳으로부터 기판으로부터 멀어지는 방향으로, 도 5의 하부금속층(BML), 도 6의 제1액티브층(AL1), 도 7의 제1게이트층(GL1), 도 8의 제2게이트층(GL2), 도 9의 제2액티브층(AL2), 도 10의 제3게이트층(GL3) 및 도 11의 소스드레인층(SDL)이 배치된다.
그리고 이 층들 사이에는 절연막들이 개재된다. 구체적으로, 기판과 도 5의 하부금속층(BML) 사이에는 제1버퍼층(111a)이 개재되고, 도 5의 하부금속층(BML)과 도 6의 제1액티브층(AL1) 사이에는 제2버퍼층(111b)이 개재되며, 도 6의 제1액티브층(AL1)과 도 7의 제1게이트층(GL1) 사이에는 제1게이트절연막(112)이 개재되고, 도 7의 제1게이트층(GL1)과 도 8의 제2게이트층(GL2) 사이에는 제2게이트절연막(113)이 개재되며, 도 8의 제2게이트층(GL2)과 도 9의 제2액티브층(AL2) 사이에는 제3게이트절연막(114)이 개재되고, 도 9의 제2액티브층(AL2)과 도 10의 제3게이트층(GL3) 사이에는 제4게이트절연막(115)이 개재되며, 도 10의 제3게이트층(GL3)과 도 11의 소스드레인층(SDL) 사이에는 층간절연막(117)이 개재될 수 있다. 이러한 절연막들은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드 및/또는 징크옥사이드를 포함할 수 있다. 절연막들 각각은 필요에 따라 단층구조 또는 다층구조를 가질 수 있다. 물론 이러한 절연막들에 형성된 컨택홀들을 통해 서로 다른 층의 구성요소들은 상호 전기적으로 연결될 수 있다.
도 5에 도시된 것과 같은 하부금속층(BML)은 은, 구리 또는 알루미늄 등과 같은 금속을 포함할 수 있다. 하부금속층(BML)은 후술하는 제2액티브층(AL2)을 보호하는 역할을 할 수 있다. 또한 하부금속층(BML)은 디스플레이 장치의 다양한 구성요소들을 서로 전기적으로 연결하는 배선 역할을 할 수 있다. 이에 대해서는 후술한다.
이러한 하부금속층(BML)은 기판(101) 상에 위치한다. 기판(101)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 디스플레이 장치의 적어도 일부가 벤딩되거나 디스플레이 장치가 플렉서블한 특성을 가질 경우, 기판(101)은 플렉서블 또는 벤더블 특성을 가질 필요가 있다. 이 경우, 기판(101)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 무기물(예, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등)을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
기판(101)과 하부금속층(BML) 사이에는 제1버퍼층(111a)이 위치하고, 하부금속층(BML) 상에도 제2버퍼층(111b)이 위치할 수 있다. 제1버퍼층(111a) 및/또는 제2버퍼층(111b)은 기판(101)이나 하부금속층(BML) 등으로부터 금속 원자들이나 불순물들이 제1액티브층(AL1) 등으로 확산되는 현상을 방지할 수 있다. 버퍼층은 필요에 따라 단층구조 또는 다층구조를 가질 수 있다. 다층구조의 경우, 일부 층은 배리어층이라고 불릴 수도 있다.
도 6에 도시된 것과 같은 제1액티브층(AL1)은 다결정 실리콘을 포함하는 반도체층일 수 있다. 제1액티브층(AL1)의 소스영역들 및 드레인영역들은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다. 도 2의 등가회로도에서는 제1액티브층(AL1)의 특정 부분들이 P형 불순물로 도핑되어 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 PMOS(p-channel MOSFET)로 구현되는 것으로 도시하고 있다. 물론 제1액티브층(AL1)의 다른 부분들도 불순물로 도핑되어, 트랜지스터들 및/또는 커패시터들 등을 상호 전기적으로 연결하는 배선 역할을 하거나, 커패시터전극 등의 역할을 할 수도 있다.
도 7의 제1게이트층(GL1), 도 8의 제2게이트층(GL2) 및 도 10의 제3게이트층(GL3) 각각은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있다. 물론 이 층들 각각은 단층구조 또는 다층구조를 가질 수 있으며, 다층구조를 가질 경우 여러 물질들을 포함할 수 있다. 예컨대 도 7의 제1게이트층(GL1), 도 8의 제2게이트층(GL2) 및 도 10의 제3게이트층(GL3) 각각은, 몰리브데늄층/알루미늄층의 2층구조를 갖거나, 몰리브데늄층/알루미늄층/몰리브데늄층의 3층구조를 가질 수 있다.
도 9의 제2액티브층(AL2)은 산화물을 포함하는 반도체층일 수 있다. 예컨대 제2액티브층(AL2)은 Zn 산화물계 물질을 포함할 수 있는데, 예컨대 Zn 산화물, In-Zn 산화물 또는 Ga-In-Zn 산화물 등을 포함할 수 있다. 물론 다양한 변형이 가능하기에, 제2액티브층(AL2)은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O) 또는 IGTZO(In-Ga-Sn-Zn-O)과 같은 산화물 반도체를 포함할 수 있다.
참고로 도 7에 도시된 컨택홀(31)은 제2버퍼층(111b) 및 제1게이트절연막(112)에 형성되어, 도 7에 도시된 층을 그 하부에 위치한 도 5의 하부금속층(BML)에 전기적으로 연결한다. 도 8에 도시된 컨택홀들(32, 35)은 제2버퍼층(111b), 제1게이트절연막(112) 및 제2게이트절연막(113)에 형성되어, 도 8에 도시된 층을 그 하부에 위치한 도 5의 하부금속층(BML)에 전기적으로 연결한다. 도 8에 도시된 컨택홀(34)은 제1게이트절연막(112) 및 제2게이트절연막(113)에 형성되어, 도 8에 도시된 층을 그 하부에 위치한 도 6의 제1액티브층(AL1)에 전기적으로 연결한다.
한편, 도 10에 도시된 컨택홀(36)은 제2게이트절연막(113) 내지 제4게이트절연막(115)에 형성되어, 도 10에 도시된 층을 그 하부에 위치한 도 7의 제1게이트층(GL1)에 전기적으로 연결한다. 도 10에 도시된 컨택홀들(33, 39)은 제2버퍼층(111b) 및 제1게이트절연막(112) 내지 제4게이트절연막(115)에 형성되어, 도 10에 도시된 층을 그 하부에 위치한 도 5의 하부금속층(BML)에 전기적으로 연결한다. 도 10에 도시된 컨택홀(37)은 제1게이트절연막(112) 내지 제4게이트절연막(115)에 형성되어, 도 10에 도시된 층을 그 하부에 위치한 도 6의 제1액티브층(AL1)에 전기적으로 연결한다. 도 10에 도시된 컨택홀들(43, 47, 49)은 제4게이트절연막(115)에 형성되어, 도 10에 도시된 층을 그 하부에 위치한 도 9의 제2액티브층(AL2)에 전기적으로 연결한다.
도 11의 소스드레인층(SDL)은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있다. 물론 이 층들 각각은 단층구조 또는 다층구조를 가질 수 있으며, 다층구조를 가질 경우 여러 물질들을 포함할 수 있다. 예컨대 소스드레인층(SDL)은, 티타늄층/알루미늄층의 2층구조를 갖거나, 티타늄층/알루미늄층/티타늄층의 3층구조를 가질 수 있다.
참고로 도 11에 도시된 컨택홀들(61, 65)은 제1게이트절연막(112) 내지 제4게이트절연막(115) 및 층간절연막(117)에 형성되어, 도 11에 도시된 층을 그 하부에 위치한 도 6의 제1액티브층(AL1)에 전기적으로 연결한다. 도 11에 도시된 컨택홀(67)은 제2버퍼층(111b), 제1게이트절연막(112) 내지 제4게이트절연막(115) 및 층간절연막(117)에 형성되어, 도 11에 도시된 층을 그 하부에 위치한 도 5의 하부금속층(BML)에 전기적으로 연결한다. 도 11에 도시된 컨택홀(66)은 제3게이트절연막(114), 제4게이트절연막(115) 및 층간절연막(117)에 형성되어, 도 11에 도시된 층을 그 하부에 위치한 도 8의 제2게이트층(GL2)에 전기적으로 연결한다. 도 11에 도시된 컨택홀들(41, 45)은 제4게이트절연막(115) 및 층간절연막(117)에 형성되어, 도 11에 도시된 층을 그 하부에 위치한 도 9의 제2액티브층(AL2)에 전기적으로 연결한다. 도 11에 도시된 컨택홀(63)은 층간절연막(117)에 형성되어, 도 11에 도시된 층을 그 하부에 위치한 도 10의 연결전극(167)에 전기적으로 연결한다.
컨택홀(64)은 편의상 도 11에 도시한 것이지만 이 컨택홀(64)은 연결전극(189)을 그 하부에 위치한 층에 연결하는 컨택홀이 아니다. 컨택홀(64)은 도 11에 도시된 소스드레인층(SDL)을 덮는 평탄화막(118)에 형성되어, 평탄화막(118) 상에 위치하는 유기발광 다이오드(OLED)의 화소전극(310)을 연결전극(189)에 전기적으로 연결한다. 평탄화막(118)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 물론 본 발명이 이에 한정되는 것은 아니며, 평탄화막(118)은 필요에 따라 무기물을 포함할 수도 있고, 단층구조를 갖거나 다층구조를 가질 수도 있다.
화소회로는 제1방향(DR1)으로 연장된 스캔선(SL), 초기화선(IL), 보상제어선(CL), 발광제어선(EL), 제1초기화전압선(VIL1) 및 제2초기화전압선(VIL2)을 포함하고, 제1방향(DR1)과 교차하는 제2방향(DR2)으로 연장된 데이터선(DL) 및 전원전압선(PL)을 포함한다.
스캔선(SL, 134), 발광제어선(EL)이 포함하는 하부발광제어선(136) 및 제1초기화전압선(VIL1, 137)은 도 7에 도시된 것과 같이 제1게이트전극(G1)과 동일한 물질로 형성되어, 제1게이트전극(G1)과 함께 제1게이트층(GL1)에 위치할 수 있다. 제2초기화전압선(VIL2, 169)은 도 10에 도시된 것과 같이 제3게이트층(GL3)에 위치할 수 있다.
한편, 배선들 중 일부는 서로 다른 층들에 배치된 두 개의 도전층들을 포함할 수 있다. 예컨대 초기화선(IL)은 서로 다른 층들에 배치된 하부초기화선(143)과 상부초기화선(163)을 포함할 수 있다. 하부초기화선(143)은 도 8에 도시된 것과 같이, 스토리지 커패시터(Cst)의 제2커패시터전극(CE2)과 동일한 물질로 형성되어 제2커패시터전극(CE2)과 함께 제2게이트층(GL2)에 위치할 수 있다. 상부초기화선(163)은 도 10에 도시된 것과 같이, 바이어스 커패시터(Cbia)의 제4커패시터전극(CE4)과 동일한 물질로 형성되어 제4커패시터전극(CE4)과 함께 제3게이트층(GL3)에 위치할 수 있다.
제2게이트층(GL2)에 위치한 하부초기화선(143)과 제3게이트층(GL3)에 위치한 상부초기화선(163)은 적어도 일부 상호 중첩된다. 또한 하부초기화선(143)과 상부초기화선(163)은 상호 전기적으로 연결될 수 있다. 예컨대 하부초기화선(143)과 상부초기화선(163)은 디스플레이영역(DA) 외측에서 상호 컨택하거나, 연결전극 등에 의해 상호 전기적으로 연결될 수 있다. 하부초기화선(143)의 일부(G4a)인 제1부분 및 상부초기화선(163)의 일부(G4b)인 제2부분은 제4트랜지스터(T4)의 제4게이트전극(G4)의 구성요소들이기에, 제4트랜지스터(T4)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다. 즉, 하부초기화선(143)의 일부(G4a)인 제1부분은 제4-1게이트전극이고 상부초기화선(163)의 일부(G4b)인 제2부분은 제4-2게이트전극이며, 제4트랜지스터(T4)의 제4게이트전극(G4)은 이러한 제4-1게이트전극과 제4-2게이트전극을 포함하는 이중 게이트 구조를 취할 수 있다.
보상제어선(CL)의 경우에도 서로 다른 층에 배치된 하부보상제어선(145)과 상부보상제어선(165)을 포함할 수 있다. 제2게이트층(GL2)에 위치한 하부보상제어선(145)은 도 8에 도시된 것과 같이, 스토리지 커패시터(Cst)의 제2커패시터전극(CE2)과 동일한 물질로 형성되어 제2커패시터전극(CE2)과 동일한 층에 위치할 수 있다. 제3게이트층(GL3)에 위치한 상부보상제어선(165)은 도 10에 도시된 것과 같이, 바이어스 커패시터(Cbia)의 제4커패시터전극(CE4)과 동일한 물질로 형성되어 제4커패시터전극(CE4)과 동일한 층에 위치할 수 있다.
하부보상제어선(145)과 상부보상제어선(165)은 적어도 일부 상호 중첩된다. 또한 하부보상제어선(145)과 상부보상제어선(165)은 상호 전기적으로 연결될 수 있다. 예컨대 하부보상제어선(145)과 상부보상제어선(165)은 디스플레이영역(DA) 외측에서 상호 컨택하거나, 연결전극 등에 의해 상호 전기적으로 연결될 수 있다. 하부보상제어선(145)의 일부(G3a) 및 상부보상제어선(165)의 일부(G3b)는 제3트랜지스터(T3)의 제3게이트전극(G3)의 구성요소들이기에, 제3트랜지스터(T3)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
발광제어선(EL)의 경우에도 서로 다른 층들에 배치된 하부발광제어선(136)과 상부발광제어선(166)을 포함할 수 있다. 제1게이트층(GL1)에 위치한 하부발광제어선(136)은 도 7에 도시된 것과 같이, 제1게이트전극(G1)과 동일한 물질로 형성되어 제1게이트전극(G1)과 동일한 층에 위치할 수 있다. 제3게이트층(GL3)에 위치한 상부발광제어선(166)은 도 10에 도시된 것과 같이, 바이어스 커패시터(Cbia)의 제4커패시터전극(CE4)과 동일한 물질로 형성되어 제4커패시터전극(CE4)과 동일한 층에 위치할 수 있다. 구체적으로, 상부발광제어선(166)과 제4커패시터전극(CE4)은 일체(一體)일 수 있다.
하부발광제어선(136)과 상부발광제어선(166)은 적어도 일부 상호 중첩된다. 또한 하부발광제어선(136)과 상부발광제어선(166)은 상호 전기적으로 연결될 수 있다. 예컨대 하부발광제어선(136)과 상부발광제어선(166)은 디스플레이영역(DA) 외측에서 상호 컨택하거나, 연결전극 등에 의해 상호 전기적으로 연결될 수 있다. 하부발광제어선(136)의 일부(G7a)인 제3부분 및 상부발광제어선(166)의 일부(G7b)인 제4부분은 제2액티브층(AL2)과 중첩되는 부분들로서 제7트랜지스터(T7)의 제7게이트전극(G7)의 구성요소들이기에, 제7트랜지스터(T7)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다. 즉, 하부발광제어선(136)의 일부(G7a)인 제3부분은 제7-1게이트전극이고 상부발광제어선(166)의 일부(G7b)인 제4부분은 제7-2게이트전극이며, 제7트랜지스터(T7)의 제7게이트전극(G7)은 이러한 제7-1게이트전극과 제7-2게이트전극을 포함하는 이중 게이트 구조를 취할 수 있다.
화소회로는 제1트랜지스터(T1) 내지 제7트랜지스터(T7), 스토리지 커패시터(Cst) 및 바이어스 커패시터(Cbia)를 포함할 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5) 및 제6트랜지스터(T6)는 실리콘 반도체를 포함하는 박막트랜지스터들일 수 있다. 제3트랜지스터(T3), 제4트랜지스터(T4) 및 제7트랜지스터(T7)는 산화물 반도체를 포함하는 박막트랜지스터들일 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5) 및 제6트랜지스터(T6)의 반도체층은 도 6에 도시된 것과 같이 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5) 및 제6트랜지스터(T6)의 반도체층은 다결정 실리콘으로 형성될 수 있다. 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5) 및 제6트랜지스터(T6)의 반도체층은 도 6에 도시된 것과 같이 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5) 및 제6트랜지스터(T6)의 반도체층은 각각 채널영역인 액티브영역, 액티브영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 트랜지스터인 제1트랜지스터(T1)는 제1반도체층 및 제1게이트전극(G1)을 포함한다. 구동 반도체층인 제1반도체층은 제1액티브영역(A1)과, 제1액티브영역(A1) 양측의 제1소스영역(S1) 및 제1드레인영역(D1)을 포함한다. 제1반도체층은 굴곡된 형상을 가져, 제1액티브영역(A1)은 다른 액티브영역(A2 내지 A7)보다 길게 형성될 수 있다. 예컨대, 제1반도체층이 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등과 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 제1액티브영역(A1)이 길게 형성되므로, 구동 게이트전극인 제1게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어진다. 이에 따라 유기발광 다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다. 물론 필요하다면 제1반도체층은 절곡된 형상이 아닌 직선 형상을 가질 수도 있다. 후술하는 것과 같이 제1게이트층(GL1)에 위치한 제1커패시터전극(CE1)은 컨택홀(31)을 통해 하부의 제1하부금속층(BML1)에 전기적으로 연결되는바, 구동 반도체층인 제1반도체층이 포함하는 제1액티브영역(A1)은 컨택홀(31)의 일부를 둘러싸는 형상이 되도록 절곡될 수 있다.
제1게이트전극(G1)은 도 7에 도시된 것과 같이 아일랜드 형상(isolated shape)으로, 제1액티브영역(A1)과 중첩되도록 배치될 수 있다. 물론 전술한 것과 같이 제1액티브영역(A1)과 제1게이트전극(G1) 사이에는 제1게이트절연막이 개재된다.
스토리지 커패시터(Cst)는 제1트랜지스터(T1)와 중첩하도록 배치될 수 있다. 스토리지 커패시터(Cst)는 제1커패시터전극(CE1) 및 제2커패시터전극(CE2)을 포함한다. 제1게이트전극(G1)은 제1트랜지스터(T1)의 제어전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 제1커패시터전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 제1게이트전극(G1)과 제1커패시터전극(CE1)은 일체(一體)로 형성될 수 있다. 스토리지 커패시터(Cst)의 제2커패시터전극(CE2)은 제1커패시터전극(CE1)과 중첩하도록 제1커패시터전극(CE1) 상부에 배치된다. 물론 전술한 것과 같이 제1커패시터전극(CE1)과 제2커패시터전극(CE2) 사이에는 제2게이트절연막이 개재되는바, 이 제2게이트절연막은 스토리지 커패시터(Cst)의 유전체층의 역할을 할 수 있다.
제2커패시터전극(CE2)은 개구(SOP)를 가질 수 있다. 개구(SOP)는 제2커패시터전극(CE2)의 일부가 제거되어 형성된 것으로, 제2커패시터전극(CE2)은 닫힌 형상(closed shape)을 가질 수 있다.
인접한 화소들의 제2커패시터전극(CE2)들은 브릿지(141)에 의해 서로 연결될 수 있다. 브릿지(141)는 제2커패시터전극(CE2)으로부터 제1방향(DR1)으로 돌출된 부분으로서, 제2커패시터전극(CE2)과 일체로 형성될 수 있다.
소스드레인층(SDL)에 위치한 연결전극(187)은 컨택홀(41)을 통해 제2액티브층(AL2)의 제3반도체층 및 제4반도체층과 전기적으로 연결되는 한편, 컨택홀(67)을 통해 하부의 하부금속층(BML)이 포함하는 제1하부금속층(BML1)에 전기적으로 연결된다. 그리고 제1게이트층(GL1)에 위치한 제1커패시터전극(CE1)은 컨택홀(31)을 통해 하부의 제1하부금속층(BML1)에 전기적으로 연결되어, 결과적으로 제2액티브층(AL2)의 제3반도체층 및 제4반도체층과 전기적으로 연결된다. 제2커패시터전극(CE2)은 컨택홀(66)을 통해 상부의 소스드레인층(SDL)에 위치한 전원전압선(183, PL)과 전기적으로 연결될 수 있다. 전원전압선(183)은 제2방향(DR2)으로 연장될 수 있다. 제2커패시터전극(CE2)은 제1방향(DR1)으로 연장되어, 제1방향(DR1)으로 제1전원전압(ELVDD)을 전달하는 역할을 할 수 있다. 이에 따라, 디스플레이영역(DA)에서 복수개의 전원전압선(183)들 및 복수개의 제2커패시터전극(CE2)들은 평면도 상에서 그물(mesh) 구조를 갖는 것으로 나타날 수 있다.
제2트랜지스터(T2)는 제2반도체층 및 제2게이트전극(G2)을 포함한다. 제2반도체층은 제2액티브영역(A2)과, 제2액티브영역(A2) 양측의 제2소스영역(S2) 및 제2드레인영역(D2)을 포함한다. 제2소스영역(S2)은 컨택홀(61)을 통해 상부의 소스드레인층(SDL)에 위치한 데이터선(181)과 전기적으로 연결될 수 있다. 제2드레인영역(D2)은 제1트랜지스터(T1)의 제1소스영역(S1)과 전기적으로 연결된다. 이때 바이어스 커패시터(Cbia)의 제3커패시터전극(CE3)은 도 6에 도시된 것과 같이 제1반도체층이나 제2반도체층과 동일한 층에 위치한 반도체층으로 형성되는바, 제2드레인영역(D2)은 제3커패시터전극(CE3)을 통해 제1트랜지스터(T1)의 제1소스영역(S1)과 전기적으로 연결될 수 있다. 제2게이트전극(G2)은 제2반도체층과 중첩하는 스캔선(134)의 부분이다.
제5트랜지스터(T5)는 제5반도체층 및 제5게이트전극(G5)을 포함한다. 제5반도체층은 제5액티브영역(A5)과, 제5액티브영역(A5) 양측의 제5소스영역(S5) 및 제5드레인영역(D5)을 포함한다. 제5소스영역(S5)은 제2게이트층(GL2)의 연결전극(147), 하부금속층(BML)이 포함하는 제3하부금속층(BML3) 및 제2게이트층(GL2)의 제2커패시터전극(CE2)을 통해 소스드레인층(SDL)의 전원전압선(183)과 전기적으로 연결되며, 제5드레인영역(D5)은 제1소스영역(S1)과 연결될 수 있다. 즉, 제3하부금속층(BML3)은 제5트랜지스터(T5)를 제2커패시터전극(CE2)에 전기적으로 연결시켜, 결과적으로 제5트랜지스터(T5)를 전원전압선(183)과 전기적으로 연결할 수 있다. 제5게이트전극(G5)은 제1액티브층(AL1)과 중첩하는 하부발광제어선(136)의 일부일 수 있다.
제6트랜지스터(T6)는 제6반도체층 및 제6게이트전극(G6)을 포함한다. 제6반도체층은 제6액티브영역(A6)과, 제6액티브영역(A6) 양측의 제6소스영역(S6) 및 제6드레인영역(D6)을 포함한다. 제6소스영역(S6)은 제1드레인영역(D1)과 연결된다. 제6드레인영역(D6)은 제3게이트층(GL3)의 연결전극(167), 하부금속층(BML)의 제2하부금속층(BML2) 및 제3게이트층(GL3)의 연결전극(161)을 통해 제2액티브층(AL2)의 제7반도체층에 전기적으로 연결될 수 있다. 즉, 제2하부금속층(BML2)은 제6트랜지스터(T6)와 제7트랜지스터(T7)를 전기적으로 연결할 수 있다. 또한, 제6드레인영역(D6)은 제3게이트층(GL3)의 연결전극(167) 및 소스드레인층(SDL)의 연결전극(185)을 통해 유기발광 다이오드(OLED)의 화소전극(310)에 전기적으로 연결되어, 결과적으로 제6드레인영역(D6)이 화소전극에 전기적으로 연결될 수 있다. 제6게이트전극(G6)은 제1액티브층(AL1)과 중첩하는 하부발광제어선(136)의 일부일 수 있다. 필요에 따라 연결전극(161)을 제1연결전극이라 하고 연결전극(167)을 제2연결전극이라 할 수 있다.
전술한 것과 같이 제2액티브층(AL2)은 산화물 반도체를 포함할 수 있다. 그리고 제3트랜지스터(T3), 제4트랜지스터(T4) 및 제7트랜지스터(T7)는 도 9에 도시된 것과 같이 제2액티브층(AL2)의 부분들을 구성요소들로 가질 수 있다.
산화물 반도체를 포함하는 제2액티브층(AL2)은 액티브영역과, 액티브영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 예컨대 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은 각각 소스전극 및 드레인전극에 해당할 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
제3트랜지스터(T3)는 산화물 반도체를 포함하는 제3반도체층 및 제3게이트전극(G3)을 포함한다. 제3반도체층은 제3액티브영역(A3)과, 제3액티브영역(A3) 양측의 제3소스영역(S3) 및 제3드레인영역(D3)을 포함한다. 제3소스영역(S3)은 소스드레인층(SDL)의 연결전극(187) 및 하부금속층(BML)의 제1하부금속층(BML1)을 통해 제1게이트층(GL1)의 제1게이트전극(G1)에 연결되기에, 결국 제3소스영역(S3)은 제1게이트전극(G1)에 연결될 수 있다. 또한, 제3소스영역(S3)은 같은 층에 배치된 제4드레인영역(D4)과 연결될 수 있다. 즉, 제4드레인영역(D4)을 포함하는 제4반도체층은 제1하부금속층(BML1)을 통해 제1게이트전극(G1)을 포함하는 제1트랜지스터(T1)에 전기적으로 연결된다.
제3드레인영역(D3)은 소스드레인영역(SDL)의 연결전극(189)을 통해 제1트랜지스터(T1)의 제1반도체층 및 제6트랜지스터(T6)의 제6반도체층과 전기적으로 연결될 수 있다. 제3게이트전극(G3)은 제2액티브층(AL2)과 교차하는 상부보상제어선(165)의 일부(G3b)와, 제2액티브층(AL2)과 교차하는 하부보상제어선(145)의 일부(G3a)를 포함할 수 있다. 즉, 제3게이트전극(G3)은 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
제4트랜지스터(T4)는 산화물 반도체를 포함하는 제4반도체층 및 제4게이트전극(G4)을 포함한다. 제4반도체층은 제4액티브영역(A4)과, 제4액티브영역(A4) 양측의 제4소스영역(S4) 및 제4드레인영역(D4)을 포함한다. 제4소스영역(S4)은 제3게이트층(GL3)의 연결전극(168)을 통해 제1초기화전압선(137)과 전기적으로 연결될 수 있다. 제4드레인영역(D4)은 소스드레인층(SDL)의 연결전극(187) 및 하부금속층(BML)의 제1하부금속층(BML1)을 통해 제1게이트전극(G1)에 전기적으로 연결될 수 있다. 제4게이트전극(G4)은 제2액티브층(AL2)과 교차하는 상부초기화선(163)의 일부(G4b)와, 제2액티브층(AL2)과 교차하는 하부초기화선(143)의 일부(G4a)를 포함할 수 있다. 즉, 제4게이트전극(G4)은 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
제7트랜지스터(T7)는 제7반도체층 및 제7게이트전극(G7)을 포함한다. 제7반도체층은 제7액티브영역(A7)과, 제7액티브영역(A7) 양측의 제7소스영역(S7) 및 제7드레인영역(D7)을 포함한다. 제7소스영역(S7)은 컨택홀(43)을 통해 상부의 제3게이트층(GL3)에 위치한 제2초기화전압선(169)과 전기적으로 연결될 수 있다. 제7드레인영역(D7)은 제3게이트층(GL3)의 연결전극(161), 하부금속층(BML)의 제2하부금속층(BML2) 및 제3게이트층(GL3)의 연결전극(167)을 통해 제6드레인영역(D6)에 전기적으로 연결될 수 있다. 제7게이트전극(G7)은 제2액티브층(AL2)과 중첩하는 상부발광제어선(166)의 일부(G7b)와, 제2액티브층(AL2)과 중첩하는 하부발광제어선(136)의 일부(G7a)를 포함할 수 있다. 즉, 제7게이트전극(G7)은 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
바이어스 커패시터(Cbia)는 제3커패시터전극(CE3) 및 제4커패시터전극(CE4)을 포함한다. 제3커패시터전극(CE3)은 도 6에 도시된 것과 같이 제1액티브층(AL1)에 형성될 수 있다. 구체적으로, 제3커패시터전극(CE3)은 다결정 실리콘층에 전술한 것과 같은 불순물을 도핑하여 형성될 수 있다. 이러한 제3커패시터전극(CE3)은 제1트랜지스터(T1)의 제1소스영역(S1) 및 제5트랜지스터(T5)의 제5드레인영역(D5)과 일체일 수 있다. 제4커패시터전극(CE4)은 제3커패시터전극(CE3)과 중첩하도록 배치된다. 제4커패시터전극(CE4)은 도 10에 도시된 것과 같이, 발광제어선(EL)이 포함하는 상부발광제어선(166)의 일부일 수 있다. 즉, 상부발광제어선(166)과 제4커패시터전극(CE4)은 일체(一體)로 형성될 수 있다. 제3커패시터전극(CE3)과 제4커패시터전극(CE4) 사이에는 제1게이트절연막 내지 제4게이트절연막이 개재되는바, 이 게이트절연막들은 바이어스 커패시터(Cbia)의 유전체층의 역할을 할 수 있다. 도 10에 도시된 것과 같이 i행의 이웃한 두 화소들은 제4커패시터전극(CE4)을 공유할 수 있다.
한편, 평탄화막(118) 상에는 화소정의막(119)이 배치될 수 있다. 이 화소정의막(119)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(119)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(119)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 중간층(320)이 저분자 물질을 포함할 경우, 중간층(320)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 진공증착의 방법으로 형성될 수 있다. 중간층(320)이 고분자 물질을 포함할 경우, 중간층(320)은 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다. 물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 디스플레이영역을 덮도록 배치될 수 있다. 즉, 대향전극(330)은 복수개의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다. 대향전극(330)은 디스플레이영역을 덮되, 디스플레이영역 외측의 주변영역에까지 연장될 수 있다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우, 하부금속층(BML)을 구비하여 산화물 반도체를 포함하는 제2액티브층(AL2)을 외부로부터의 빛 등으로부터 보호함으로써, 고품질의 이미지를 디스플레이하는 디스플레이 장치를 구현할 수 있다. 아울러 하부금속층(BML)이 포함하는 제1하부금속층(BML1) 내지 제3하부금속층(BML3)을 이용하여 디스플레이 장치가 구비하는 다양한 구성요소들을 필요에 따라 서로 전기적으로 연결시킬 수 있다. 이를 통해 다층 구조의 디스플레이 장치에 있어서 층 구조를 단순화할 수 있다.
도 13은 본 발명의 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다. 본 실시예에 따른 디스플레이 장치가 도 12 등을 참조하여 전술한 디스플레이 장치와 상이한 점은, 제2게이트층(GL2)에 위치한 하부초기화선(143)의 일부(G4a)인 제4트랜지스터(T4)의 제4-1게이트전극이, 제2버퍼층(111b), 제1게이트절연막(112) 및 제2게이트절연막(113)에 형성된 컨택홀을 통해 하부금속층(BML)에 위치한 제1하부금속층(BML1)에 연결되어 있다는 점이다. 이때 제1하부금속층(BML1)의 제4-1게이트전극에 연결된 부분은, 제1하부금속층(BML1)의 제1게이트전극(G1)과 연결된 부분으로부터 전기적으로 절연되어 있을 수 있다. 이러한 구성을 통해, 제4-1게이트전극의 전압 안정성을 더욱 높일 수 있다.
도 13에 도시된 것과 같은 디스플레이 장치는 도 5에 도시된 것과 같은 하부금속층(BML)의 패터닝을 위한 제1마스크공정, 도 6에 도시된 것과 같은 제1액티브층(AL1)의 패터닝을 위한 제2마스크공정, 제1게이트절연막(112) 등에 컨택홀을 형성하기 위한 제3마스크공정, 도 7에 도시된 것과 같은 제1게이트층(GL1)의 패터닝을 위한 제4마스크공정, 도 8에 도시된 것과 같은 제2게이트층(GL2)의 패터닝을 위한 제5마스크공정, 도 9에 도시된 것과 같은 제2액티브층(AL2)의 패터닝을 위한 제6마스크공정, 제4게이트절연막(115) 등에 컨택홀을 형성하기 위한 제7마스크공정, 제10에 도시된 것과 같은 제3게이트층(GL3)의 패터닝을 위한 제8마스크공정, 층간절연막(117) 등에 컨택홀을 형성하기 위한 제9마스크공정, 도 11에 도시된 것과 같은 소스드레인층(SDL)의 패터닝을 위한 제10마스크공정, 평탄화막(118)에 컨택홀을 형성하기 위한 제11마스크공정, 화소전극(310)의 패터닝을 위한 제12마스크공정, 그리고 화소정의막(119)의 패터닝을 위한 제13마스크공정을 거쳐 제조할 수 있다.
이처럼, 본 실시예에 따른 디스플레이 장치의 경우, 실리콘 반도체를 포함하는 제1액티브층(AL1)과 산화물 반도체를 포함하는 제2액티브층(AL2)을 이용하고 제2액티브층(AL2)을 보호하기 위한 하부금속층(BML)을 형성하면서도, 하부금속층(BML)을 연결전극 또는 배선 등으로 이용함으로써, 13회의 마스크공정만을 거쳐 디스플레이 장치를 제조할 수 있다.
도 14는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이고, 도 15는 도 14의 디스플레이 장치의 일부분을 개략적으로 도시하는 측면 개념도이다.
도 15에 도시된 것과 같이, 디스플레이 장치가 포함하는 디스플레이 패널(10)은 메인영역(MR), 메인영역(MR) 외측의 벤딩영역(BR), 그리고 벤딩영역(BR)을 중심으로 메인영역(MR)의 반대편에 위치하는 서브영역(SR)을 가질 수 있다. 벤딩영역(BR)에서는 도 15에 도시된 것과 같이 디스플레이 패널(10)의 벤딩이 이루어져, Z축 방향에서 바라볼 시 서브영역(SR)의 적어도 일부가 메인영역(MR)과 중첩되도록 할 수 있다. 디스플레이 패널(10)의 서브영역(BR)에는 구동칩(20)이 배치될 수 있다. 구동칩(20)은 디스플레이 패널(10)을 구동하는 집적회로를 포함할 수 있다. 이러한 집적회로는 데이터신호를 생성하는 데이터 구동 집적회로일 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
구동칩(20)은 디스플레이 패널(10)의 서브 영역(SR)에 실장될 수 있다. 구동칩(20)은 디스플레이영역(DA)의 표시면과 동일한 면 상에 실장되지만, 전술한 것과 같이 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩됨에 따라, 구동칩(20)은 메인영역(MR)의 배면 상에 위치하게 될 수 있다. 디스플레이 패널(10)의 서브영역(SR) 단부에는 인쇄회로기판(30) 등이 부착될 수 있다. 이러한 인쇄회로기판(30) 등은 기판 상의 패드(미도시)를 통해 구동칩(20) 등에 전기적으로 연결될 수 있다.
도 15에 도시된 것과 같이 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩되도록 함으로써, 디스플레이 장치를 전면(前面)에서 (-Z 방향으로) 바라볼 시 비디스플레이영역이 시인되지 않도록 하거나 시인되더라도 그 시인되는 면적이 최소화되도록 할 수 있다. 도 14는 디스플레이 장치의 이러한 벤딩영역(BR)을 포함하는 부분의 단면도이다. 도 14에 도시된 것과 같이, 벤딩영역(BR)에는 제1버퍼층(111a), 제2버퍼층(111b), 제1게이트절연막(112) 내지 제4게이트절연막(115) 및 층간절연막(117)의 적어도 일부가 제거되도록 할 수 있다. 이러한 제1버퍼층(111a), 제2버퍼층(111b), 제1게이트절연막(112) 내지 제4게이트절연막(115) 및 층간절연막(117)은 무기물을 포함하기에, 벤딩영역(BR) 내에 그러한 층들이 존재한다면 기판(101) 등을 벤딩하는 과정에서 그러한 층들 내에서 크랙이 발생할 수 있다. 따라서 도 14에 도시된 것과 같이 벤딩영역(BR)에는 제1버퍼층(111a), 제2버퍼층(111b), 제1게이트절연막(112) 내지 제4게이트절연막(115) 및 층간절연막(117)의 적어도 일부가 제거되도록 할 수 있다.
한편, 메인영역(MR)과 서브영역(SR)을 전기적으로 연결할 필요가 있으므로, 도 14에 도시된 것과 같이 제2배선(W2)이 벤딩영역(BR)을 가로지르도록 할 수 있다. 이러한 제2배선(W2)은 예컨대 소스드레인층(SDL)에 포함된 물질과 동일한 물질로 형성될 수 있다. 그리고 벤딩영역(BR) 외측에서, 제2배선(W2)은 제1배선(W1) 및/또는 제3배선(W3)과 전기적으로 연결될 수 있다. 제1배선(W1) 및/또는 제3배선(W3)은 예컨대 제3게이트층(GL3)에 포함된 물질과 동일한 물질로 형성될 수 있다. 즉, 제1배선(W1) 및/또는 제3배선(W3)은 제3게이트층(GL3)에 위치하는 배선일 수 있다.
벤딩영역(BR)에서 제2배선(W2) 상부는, 평탄화막(118)이 채울 수 있다. 평탄화막(118)은 유기물로 형성되기에, 벤딩에도 불구하고 평탄화막(118) 내에서 발생하는 스트레스의 크기가 크지 않을 수 있다. 화소정의막(119) 역시 유기물로 형성되기에, 벤딩영역(BR) 내에서 평탄화막(118) 상에 위치할 수 있다.
도 16은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다. 본 실시예에 따른 디스플레이 장치가 전술한 실시예에 따른 디스플레이 장치와 상이한 점은, 제1게이트층(GL1)이 제1소스전극(GL1a) 및 제1드레인전극(GL1b)을 구비한다는 점이다.
즉, 본 실시예에 따른 디스플레이 장치는 제2버퍼층(111b)이 제1버퍼층(111a) 상의 하부금속층(BML)을 덮고, 제1액티브층(AL1)이 포함하는 반도체층(AL1a)이 제2버퍼층(111b) 상에 위치한다. 그리고 반도체층(AL1a) 상에는 제1게이트절연막(112)이 위치하고, 제1게이트절연막(112) 상에는 제1게이트층(GL1)이 포함하는 제1소스전극(GL1a), 제1드레인전극(GL1b) 및 게이트전극(GL1c)이 위치한다. 필요에 따라, 제1소스전극(GL1a), 제1드레인전극(GL1b) 및 게이트전극(GL1c)은 제조과정에서 패터닝될 시 그 하부의 제1게이트절연막(112)과 동시에 패터닝될 수 있다. 이에 따라 제1소스전극(GL1a), 제1드레인전극(GL1b) 및 게이트전극(GL1c) 각각의 가장자리는, 그 하부에 위치한 제1게이트절연막(112)의 가장자리와 일치할 수 있다.
제1소스전극(GL1a)과 제1드레인전극(GL1b)은 반도체층(AL1a)에 컨택하여, 게이트전극(GL1c)에 인가된 전기적 신호에 따라 제1소스전극(GL1a)과 제1드레인전극(GL1b) 사이에서 전기적 신호가 전달되도록 할 수 있다. 물론 제1소스전극(GL1a)과 제1드레인전극(GL1b) 중 적어도 어느 하나는, 하부금속층(BML)이 포함하는 제1배선과 컨택할 수 있다. 도 16에서는 제1소스전극(GL1a)과 제1드레인전극(GL1b) 모두, 대응하는 배선에 컨택하는 것으로 도시하고 있다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우, 하부금속층(BML)이 상부의 박막트랜지스터를 보호하는 역할을 하면서도 동시에 배선 역할을 할 수 있다. 본 실시예에 따른 디스플레이 장치는 이와 같은 구조를 통해 제1액티브층(AL1) 상부의 금속층들의 구조를 단순화할 수 있다.
한편, 제1게이트층(GL1)을 덮는 제2게이트절연막(113)과 제3게이트절연막(114) 사이에 제2게이트층(GL2)이 위치할 수 있다. 도 16에서는 제2게이트층(GL2)이 하부의 게이트전극(GL1c)에 대응하는 제1부분(GL2b)와, 후술하는 상부의 게이트전극(GL3c)에 대응하는 제2부분(GL2a)을 포함하는 것으로 도시하고 있다. 그리고 제3게이트절연막(114) 상에는 제2액티브층(AL2)이 포함하는 반도체층(AL2a)이 위치한다. 반도체층(AL2a) 상에는 제4게이트절연막(115)이 위치하고, 제4게이트절연막(115) 상에는 제3게이트층(GL3)이 포함하는 제2소스전극(GL3a), 제2드레인전극(GL3b) 및 게이트전극(GL3c)이 위치한다.
필요에 따라, 제2소스전극(GL3a), 제2드레인전극(GL3b) 및 게이트전극(GL3c)은 제조과정에서 패터닝될 시 그 하부의 제4게이트절연막(115)과 동시에 패터닝될 수 있다. 이에 따라 제2소스전극(GL3a), 제2드레인전극(GL3b) 및 게이트전극(GL3c) 각각의 가장자리는, 그 하부에 위치한 제4게이트절연막(115)의 가장자리와 일치할 수 있다.
제2소스전극(GL3a)과 제2드레인전극(GL3b)은 반도체층(AL2a)에 컨택하여, 게이트전극(GL1c)에 인가된 전기적 신호에 따라 제2소스전극(GL3a)과 제2드레인전극(GL3b) 사이에서 전기적 신호가 전달되도록 할 수 있다. 물론 제2소스전극(GL3a)과 제2드레인전극(GL3b) 중 적어도 어느 하나는, 하부금속층(BML)이 포함하는 제2배선과 컨택할 수 있다. 도 16에서는 제2소스전극(GL3a)과 제2드레인전극(GL3b) 모두, 대응하는 배선에 컨택하는 것으로 도시하고 있다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우, 하부금속층(BML)이 상부의 박막트랜지스터를 보호하는 역할을 하면서도 동시에 배선 역할을 할 수 있다. 본 실시예에 따른 디스플레이 장치는 이와 같은 구조를 통해 제2액티브층(AL2) 상부의 금속층들의 구조를 단순화할 수 있다.
제3게이트층(GL3)을 덮는 층간절연막(117) 상에 위치하는 소스드레인층(SDL)은 하부의 박막트랜지스터와 전기적으로 연결될 수 있다. 도 16에서는 소스드레인층(SDL)이 제1드레인전극(GL1b)에 연결되는 것으로 도시하고 있다. 소스드레인층(SDL)을 덮는 평탄화막(118) 상에 위치하는 화소전극(310)은 소스드레인층(SDL)에 전기적으로 연결됨으로써, 그 하부의 박막트랜지스터로부터 전기적 신호를 전달받을 수 있다.
도 17은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다. 본 실시예에 따른 디스플레이 장치가 도 16을 참조하여 전술한 디스플레이 장치와 상이한 점은, 제2게이트층(GL2)이 포함하는 제2부분(GL2a) 그 하부의 절연층에 형성된 컨택홀을 통해 하부금속층(BML)에 연결되어 있다는 점이다. 제2부분(GL2a)이 연결된 하부금속층(BML)은 게이트전극(GL3c)에 전기적으로 연결되어, 제2게이트층(GL2)이 포함하는 제2부분(GL2a)이 상부의 게이트전극(GL3c)과 함께 듀얼게이트전극으로 작동하도록 할 수 있다.
도 18은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다.
본 실시예에 따른 디스플레이 장치는 제2버퍼층(111b)이 제1버퍼층(111a) 상의 하부금속층(BML)을 덮고, 제1액티브층(AL1)이 포함하는 반도체층(AL1a)이 제2버퍼층(111b) 상에 위치한다. 그리고 반도체층(AL1a) 상에는 제1게이트절연막(112)이 위치하고, 제1게이트절연막(112) 상에는 제1게이트층(GL1)이 포함하는 게이트전극(GL1c)이 위치한다. 필요에 따라, 게이트전극(GL1c)은 제조과정에서 패터닝될 시 그 하부의 제1게이트절연막(112)과 동시에 패터닝될 수 있다. 이에 따라 게이트전극(GL1c)의 가장자리는, 그 하부에 위치한 제1게이트절연막(112)의 가장자리와 일치할 수 있다.
한편, 제1게이트층(GL1)을 덮는 제2게이트절연막(113)과 제3게이트절연막(114) 사이에 제2게이트층(GL2)이 위치할 수 있다. 도 18에서는 제2게이트층(GL2)이 하부의 게이트전극(GL1c)에 대응하는 제1부분(GL2b)와, 후술하는 상부의 게이트전극(GL3c)에 대응하는 제2부분(GL2a)을 포함하는 것으로 도시하고 있다. 그리고 제3게이트절연막(114) 상에는 제2액티브층(AL2)이 포함하는 반도체층(AL2a)이 위치한다. 반도체층(AL2a) 상에는 제4게이트절연막(115)이 위치하고, 제4게이트절연막(115) 상에는 제3게이트층(GL3)이 포함하는 제1소스전극(GL3d), 제1드레인전극(GL3e), 제2소스전극(GL3a), 제2드레인전극(GL3b) 및 게이트전극(GL3c)이 위치한다.
필요에 따라, 제1소스전극(GL3d), 제1드레인전극(GL3e), 제2소스전극(GL3a), 제2드레인전극(GL3b) 및 게이트전극(GL3c)은 제조과정에서 패터닝될 시 그 하부의 제4게이트절연막(115)과 동시에 패터닝될 수 있다. 이에 따라 제1소스전극(GL3d), 제1드레인전극(GL3e), 제2소스전극(GL3a), 제2드레인전극(GL3b) 및 게이트전극(GL3c) 각각의 가장자리는, 그 하부에 위치한 제4게이트절연막(115)의 가장자리와 일치할 수 있다.
제1소스전극(GL3d)과 제1드레인전극(GL3e)은 반도체층(AL1a)에 컨택하여, 게이트전극(GL1c)에 인가된 전기적 신호에 따라 제1소스전극(GL3d)과 제1드레인전극(GL3e) 사이에서 전기적 신호가 전달되도록 할 수 있다. 제2소스전극(GL3a)과 제2드레인전극(GL3b)은 반도체층(AL2a)에 컨택하여, 게이트전극(GL3c)에 인가된 전기적 신호에 따라 제2소스전극(GL3a)과 제2드레인전극(GL3b) 사이에서 전기적 신호가 전달되도록 할 수 있다.
물론 제1소스전극(GL1d)과 제1드레인전극(GL1e) 중 적어도 어느 하나는, 하부금속층(BML)이 포함하는 제1배선과 컨택할 수 있다. 도 18에서는 제1소스전극(GL3d)과 제1드레인전극(GL3e) 모두, 대응하는 배선에 컨택하는 것으로 도시하고 있다. 그리고 제2소스전극(GL3a)과 제2드레인전극(GL3b) 중 적어도 어느 하나는, 하부금속층(BML)이 포함하는 제2배선과 컨택할 수 있다. 도 18에서는 제2소스전극(GL3a)과 제2드레인전극(GL3b) 모두, 대응하는 배선에 컨택하는 것으로 도시하고 있다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우, 하부금속층(BML)이 상부의 박막트랜지스터를 보호하는 역할을 하면서도 동시에 배선 역할을 할 수 있다. 본 실시예에 따른 디스플레이 장치는 이와 같은 구조를 통해 제1액티브층(AL1) 및/또는 제2액티브층(AL2) 상부의 금속층들의 구조를 단순화할 수 있다.
제3게이트층(GL3)을 덮는 평탄화막(118) 상에 위치하는 화소전극(310)은 예컨대 제1드레인전극(GL3e)에 전기적으로 연결됨으로써, 그 하부의 박막트랜지스터로부터 전기적 신호를 전달받을 수 있다.
도 19은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다. 본 실시예에 따른 디스플레이 장치가 도 18을 참조하여 전술한 디스플레이 장치와 상이한 점은, 제2게이트층(GL2)이 포함하는 제2부분(GL2a) 그 하부의 절연층에 형성된 컨택홀을 통해 하부금속층(BML)에 연결되어 있다는 점이다. 제2부분(GL2a)이 연결된 하부금속층(BML)은 게이트전극(GL3c)에 전기적으로 연결되어, 제2게이트층(GL2)이 포함하는 제2부분(GL2a)이 상부의 게이트전극(GL3c)과 함께 듀얼게이트전극으로 작동하도록 할 수 있다.
도 20은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소의 등가회로도이다. 도 20의 등가회로도는 도 2의 등가회로도와 상이하다. 이처럼 본 발명은 다양한 등가회로들에 대응하는 화소들을 갖는 디스플레이 장치들에 적용될 수 있다.
도 20을 참조하면, 화소(PX)는 제1트랜지스터(T1) 내지 제7트랜지스터(T7), 스토리지 커패시터(Cst), 유기발광 다이오드(OLED), 제1초기화전압선(VIL1), 제2초기화전압선(VIL2), 전원전압선(PL) 및 신호선들을 포함한다. 신호선들은 데이터선(DL), 스캔선(SL), 이전 스캔선(SL'), 초기화선(IL), 보상제어선(CL) 및 발광제어선(EL)을 포함할 수 있다. 신호선들 중 적어도 어느 하나, 제1초기화전압선(VIL1), 제2초기화전압선(VIL2) 및/또는 전원전압선(PL)은 이웃하는 화소들에서 공유될 수 있다.
본 실시예에 따른 등가회로가 도 2를 참조하여 전술한 등가회로와 상이한 점은, 본 실시예에 따른 등가회로는 제2노드(N2)와 발광제어선(EL) 사이에 접속되는 바이어스 커패시터(Cbia)를 구비하지 않고, 제2초기화 트랜지스터인 제7트랜지스터(T7)가 NMOS(n-channel MOSFET)이 아닌 PMOS(p-channel MOSFET)로 구현되며, 제7트랜지스터(T7)의 게이트전극이 발광제어선(EL)이 아닌 이전 스캔선(SL')에 연결되어 이전 스캔선(SL')을 통해 전달받은 이전 스캔신호(GW[i-1])에 따라 턴-온되어 제2초기화전압선(VIL2)으로부터의 제2초기화전압(Vint2)을 유기발광 다이오드(OLED)로 전달하여 유기발광 다이오드(OLED)를 초기화시킨다는 점이다. 물론 필요에 따라 제7트랜지스터(T7)는 생략될 수 있다.
그 외의 구성요소들에 대해서는 도 2를 참조하여 전술한 실시예에서 설명한 내용이 적용될 수 있으므로, 그에 대한 설명은 편의상 생략한다.
도 21는 도 20의 등가회로를 갖는 화소에 있어서의 트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다. 도 20에서는 하나의 화소를 도시하고 있다.
도 22 내지 도 28은 도 21의 트랜지스터들 및 커패시터 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다. 그리고 도 29는 도 21의 D-D' 선, E-E' 선 및 F-F' 선을 따라 취한 단면을 개략적으로 도시하는 단면도이다. 도 22 내지 도 28에 순차로 도시된 것처럼, 기판에 가까운 곳으로부터 기판으로부터 멀어지는 방향으로, 도 22의 하부금속층(BML), 도 23의 제1액티브층(AL1), 도 24의 제1게이트층(GL1), 도 25의 제2게이트층(GL2), 도 26의 제2액티브층(AL2), 도 27의 제3게이트층(GL3) 및 도 28의 소스드레인층(SDL)이 배치된다.
그리고 이 층들 사이에는 절연막들이 개재된다. 구체적으로, 기판과 도 22의 하부금속층(BML) 사이에는 제1버퍼층(111a)이 개재되고, 도 22의 하부금속층(BML)과 도 23의 제1액티브층(AL1) 사이에는 제2버퍼층(111b)이 개재되며, 도 23의 제1액티브층(AL1)과 도 24의 제1게이트층(GL1) 사이에는 제1게이트절연막(112)이 개재되고, 도 24의 제1게이트층(GL1)과 도 25의 제2게이트층(GL2) 사이에는 제2게이트절연막(113)이 개재되며, 도 25의 제2게이트층(GL2)과 도 26의 제2액티브층(AL2) 사이에는 제3게이트절연막(114)이 개재되고, 도 26의 제2액티브층(AL2)과 도 27의 제3게이트층(GL3) 사이에는 제4게이트절연막(115)이 개재되며, 도 27의 제3게이트층(GL3)과 도 28의 소스드레인층(SDL) 사이에는 층간절연막(117)이 개재될 수 있다. 이러한 절연막들은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드 및/또는 징크옥사이드를 포함할 수 있다. 절연막들 각각은 필요에 따라 단층구조 또는 다층구조를 가질 수 있다. 물론 이러한 절연막들에 형성된 컨택홀들을 통해 서로 다른 층의 구성요소들은 상호 전기적으로 연결될 수 있다.
도 22 내지 도 28에 도시된 층들 사이에 개재되는 층들에 대해서는 도 5 내지 도 11 등을 참조하여 전술한 실시예에서 설명한 내용이 적용될 수 있으므로, 그에 대한 설명은 편의상 생략한다. 그리고 도 22 내지 도 28에 도시된 층들의 경우에도 형성하는 방법이나 물질 등과 관련하여 도 5 내지 도 11 등을 참조하여 전술한 실시예에서 설명한 내용이 적용될 수 있으므로, 그러한 공통되는 설명에 대해서는 편의상 생략한다.
도 22에 도시된 것과 같은 하부금속층(BML)은 은, 구리 또는 알루미늄 등과 같은 금속을 포함할 수 있다. 하부금속층(BML)은 후술하는 제1액티브층(AL1)의 적어도 일부 및/또는 제2액티브층(AL2)의 적어도 일부를 보호하는 역할을 할 수 있다. 또한 하부금속층(BML)은 디스플레이 장치의 다양한 구성요소들을 서로 전기적으로 연결하는 배선 역할을 할 수 있다. 도 22에서는 하부금속층(BML)이 제1방향(DR1)으로 연장된 제1-1초기화전압선(VIL1-1) 및 제2초기화전압선(VIL2)을 포함하는 것으로 도시하고 있다. 하부금속층(BML)은 이 외에도 상호 이격되도록 패터닝된 형상의 연결전극(BMLC), 제1하부금속층(BML1') 및 제2하부금속층(BML2')을 포함할 수 있다.
도 23에 도시된 것과 같은 제1액티브층(AL1)은 다결정 실리콘을 포함하는 반도체층일 수 있다. 도 20의 등가회로도에서는 제1액티브층(AL1)의 특정 부분들이 P형 불순물로 도핑되어 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)가 PMOS(p-channel MOSFET)로 구현되는 것으로 도시하고 있다. 물론 제1액티브층(AL1)의 다른 부분들도 불순물로 도핑되어, 트랜지스터들 및/또는 커패시터 등을 상호 전기적으로 연결하는 배선 역할을 하거나, 커패시터전극 등의 역할을 할 수도 있다.
도 26의 제2액티브층(AL2)은 산화물을 포함하는 반도체층일 수 있다. 다만 본 실시예에 따른 제2액티브층(AL2)이 도 9를 참조하여 전술한 실시예에서의 제2액티브층(AL2)과 상이한 점은, 제3트랜지스터(T3)와 제4트랜지스터(T4)만이 제2액티브층(AL2)에 의해 형성된다는 점이다.
도 24, 도 25 및 도 27에 도시된 제1게이트층(GL1) 내지 제3게이트층(GL3)이 포함하는 물질 등에 대해서는 도 7, 도 8 및 도 10을 참조하여 전술한 실시예에서 설명한 바와 같다.
도 24에 도시된 것과 같은 제1게이트층(GL1)은 제1방향(DR1)으로 연장된 스캔선(SL), 발광제어선(EL) 및 이전 스캔선(SL')을 포함하며, 상호 이격되도록 형성된 연결전극들(GLC1, GLC2, GLC3) 및 제1게이트전극(G1)도 포함할 수 있다. 제1게이트전극(G1)은 제1커패시터전극(CE1)과 일체일 수 있다.
도 25에 도시된 것과 같은 제2게이트층(GL2)은 제1방향(DR1)으로 연장된 제1초기화선(IL1) 및 제1보상제어선(CL1)을 포함한다. 그리고 제2게이트층(GL2)은 제1커패시터전극(CE1) 상부에 위치하여 제1커패시터전극(CE1)과 함께 스토리지 커패시터(Cst)를 형성하는 제2커패시터전극(CE2)을 포함할 수 있다.
도 27에 도시된 것과 같은 제3게이트층(GL3)은 제1방향(DR1)으로 연장된 제1-2초기화전압선(VIL1-2), 제2초기화선(IL2) 및 제2보상제어선(CL2)을 포함한다. 제1-2초기화전압선(VIL1-2)은 제1-1초기화전압선(VIL1-1)과 함께 제1초기화전압선(VIL1)을 형성한다. 제2초기화선(IL2)은 제1초기화선(IL1)과 함께 초기화선(IL)을 형성한다. 그리고 제2보상제어선(CL2)은 제1보상제어선(CL1)과 함께 보상제어선(CL)을 형성한다. 한편 제3게이트층(GL3)은 연결전극(GLC4)을 포함할 수 있다.
참고로 도 24에 도시된 컨택홀(CLT1)은 제1게이트절연막(112)에 형성되어, 도 24에 도시된 연결전극(GLC1)을 그 하부에 위치한 도 23의 제1액티브층(AL1)의 제2소스영역(S2)에 전기적으로 연결한다. 도 24에 도시된 컨택홀(GLT2)은 제1게이트절연막(112)에 형성되어, 도 24에 도시된 연결전극(GLC2)을 그 하부에 위치한 도 23의 제1액티브층(AL1)의 제5소스영역(S5)에 전기적으로 연결한다. 그리고 도 24에 도시된 컨택홀(GLT3)은 제1게이트절연막(112)에 형성되어, 도 24에 도시된 연결전극(GLC3)을 그 하부에 위치한 도 23의 제1액티브층(AL1)의 제7소스영역(S7)에 전기적으로 연결한다.
도 25에 도시된 컨택홀(GLT4)은 제2게이트절연막(113)에 형성되어, 도 25에 도시된 제2커패시터전극(CE2)을 그 하부에 위치한 도 24의 연결전극(GLC2)에 전기적으로 연결한다. 이에 따라 25에 도시된 제2커패시터전극(CE2)은 도 24의 연결전극(GLC2)을 통해 도 23에 도시된 제5소스영역(S5)에 전기적으로 연결된다.
도 26에 도시된 컨택홀(ALT1)은 제1게이트절연막(112), 제2게이트절연막(113) 및 제3게이트절연막(114)에 형성되어, 도 26에 도시된 제2액티브층(AL2)의 제3드레인영역(D3)을 도 23에 도시된 제1액티브층(AL1)의 제1드레인영역(D1)에 전기적으로 연결한다. 그리고 도 26에 도시된 컨택홀(ALT2)은 제2버퍼층(111b), 제1게이트절연막(112), 제2게이트절연막(113) 및 제3게이트절연막(114)에 형성되어, 도 26에 도시된 제2액티브층(AL2)의 제4소스영역(S4)을 도 22에 도시된 하부금속층(BML)의 제1-1초기화전압선(VIL1-1)에 전기적으로 연결한다.
도 27에 도시된 컨택홀(GLT5)은 제4게이트절연막(115)에 형성되어, 도 27에 도시된 제1-2초기화전압선(VIL1-2)을 그 하부에 위치한 도 26의 제2액티브층(AL2)의 제4소스영역(S4)에 전기적으로 연결한다. 그리고 도 27에 도시된 컨택홀(GLT6)은 제4게이트절연막(115)에 형성되어, 도 27에 도시된 연결전극(GLC4)을 그 하부에 위치한 도 26의 제2액티브층(AL2)의 제4드레인영역(D4) 또는 제3소스영역(S3)에 전기적으로 연결한다.
도 28의 소스드레인층(SDL)은, 대략 제2방향(DR2)으로 연장되는 데이터선(DL)과 전원전압선(PL)을 포함한다. 제2방향(DR2)은 제1방향(DR1)과 교차하는 방향일 수 있다. 소스드레인층(SDL)은 연결전극들(SDC1, SDC2)을 포함할 수 있다.
도 28에 도시된 데이터선(DL)은 제2게이트절연막(113), 제3게이트절연막(114), 제4게이트절연막(115) 및/또는 층간절연막(117)에 형성된 컨택홀(SDLT1)을 통해 제1게이트층(GL1)의 연결전극(GLC1)에 전기적으로 연결되어, 결과적으로 연결전극(GLC1)을 통해 제1액티브층(AL1)의 제2소스영역(S2)에 전기적으로 연결된다. 도 28에 도시된 전원전압선(PL)은 그 일단이 제3게이트절연막(114), 제4게이트절연막(115) 및/또는 층간절연막(117)에 형성된 컨택홀(SDLT2)을 통해 제2게이트층(GL2)의 제2커패시터전극(CE2)에 전기적으로 연결된다. 도 28에 도시된 전원전압선(PL)은 그 타단이 제3게이트절연막(114), 제4게이트절연막(115) 및/또는 층간절연막(117)에 형성된 컨택홀(SDLT3)을 통해 제2게이트층(GL2)의 제2커패시터전극(CE2)에 전기적으로 연결된다. 이에 따라 도 28에서는 전원전압선(PL2)이 중간에 끊기는 것과 같이 도시되어 있지만, 제2커패시터전극(CE2)을 통해 제2방향(DR2)을 따라 배열된 복수개의 화소들에 있어서 전원전압선(PL2)이 전기적으로 연결될 수 있다.
도 28에 도시된 연결전극(SDC1)의 일단은 층간절연막(117)에 형성된 컨택홀(SDLT4)을 통해 제3게이트층(GL3)의 연결전극(GLC4)에 연결되며, 이에 따라 제2액티브층(AL2)의 제3소스영역(S3) 또는 제4드레인영역(D4)에 전기적으로 연결될 수 있다. 연결전극(SDC1)의 타단은 제2게이트절연막(113), 제3게이트절연막(114), 제4게이트절연막(115) 및/또는 층간절연막(117)에 형성된 컨택홀(SDLT5)을 통해 제1게이트층(GL1)의 제1커패시터전극(CE1)에 전기적으로 연결될 수 있다. 즉, 연결전극(SDC1)은 제2액티브층(AL2)의 제3소스영역(S3) 또는 제4드레인영역(D4)을 제1커패시터전극(CE1)에 전기적으로 연결할 수 있다.
도 28에 도시된 연결전극(SDC2)은 제1게이트절연막(112), 제2게이트절연막(113), 제3게이트절연막(114), 제4게이트절연막(115) 및/또는 층간절연막(117)에 형성된 컨택홀(SDLT6)을 통해 제1액티브층(AL1)의 제6드레인영역(D6)과 제7드레인영역(D7)에 전기적으로 연결된다. 컨택홀(SDLT7)은 편의상 도 28에 도시한 것이지만 이 컨택홀(SDLT7)은 연결전극(SDLT7)을 그 하부에 위치한 층에 연결하는 컨택홀이 아니다. 컨택홀(SDLT7)은 도 28에 도시된 소스드레인층(SDL)을 덮는 평탄화막(118)에 형성되어, 평탄화막(118) 상에 위치하는 유기발광 다이오드(OLED)의 화소전극(310)을 연결전극(SDC2)에 전기적으로 연결한다.
한편, 각종 배선과 액티브층이 중첩할 시, 배선의 액티브층과 중첩하는 부분은 게이트전극 역할을 할 수 있다. 예컨대 제1게이트층(GL1)의 스캔라인(SL)의 제1액티브층(AL1)과 중첩하는 부분은 제2액티브영역(A2) 상부에 위치하여 제2게이트전극 역할을 할 수 있다. 마찬가지로 제1게이트층(GL1)의 발광제어선(EL)의 제1액티브층(AL1)과 중첩하는 부분들은 제5액티브영역(A5)과 제6액티브영역(A6) 상부에 위치하여 제5게이트전극과 제6게이트전극 역할을 할 수 있고, 게이트층(GL1)의 이전 스캔선(SL')의 제1액티브층(AL1)과 중첩하는 부분은 제7액티브영역(A7) 상부에 위치하여 제7게이트전극 역할을 할 수 있다.
제2게이트층(GL2)의 제1초기화선(IL1)과 제3게이트층(GL3)의 제2초기화선(IL2)의 제2액티브층(AL2)과 중첩하는 부분들은 제4액티브영역(A4) 상하에 위치하여 제4게이트전극 역할을 할 수 있다. 이때 제4게이트전극은 이중 게이트 구조를 갖는 것으로 이해될 수 있다. 제2게이트층(GL2)의 제1보상제어선(CL1)과 제3게이트층(GL3)의 제2보상제어선(CL2)의 제2액티브층(AL2)과 중첩하는 부분들은 제3액티브영역(A3) 상하에 위치하여 제3게이트전극 역할을 할 수 있다. 이때 제3게이트전극은 이중 게이트 구조를 갖는 것으로 이해될 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)는 실리콘 반도체를 포함하는 박막트랜지스터들일 수 있다. 제3트랜지스터(T3)와 제4트랜지스터(T4)는 산화물 반도체를 포함하는 박막트랜지스터들일 수 있다.
제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 반도체층은 도 23에 도시된 것과 같이 동일 층에 배치되며, 동일 물질을 포함한다. 제1트랜지스터(T1), 제2트랜지스터(T2), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)의 반도체층은 도 23에 도시된 것과 같이 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
전술한 것과 같이 제2액티브층(AL2)은 산화물 반도체를 포함할 수 있다. 그리고 제3트랜지스터(T3)와 제4트랜지스터(T4)는 도 26에 도시된 것과 같이 제2액티브층(AL2)의 부분들을 구성요소들로 가질 수 있다. 제3트랜지스터(T3)와 제4트랜지스터(T4)의 반도체층은 도 26에 도시된 것과 같이 서로 연결될 수 있다.
한편, 평탄화막(118) 상에는 화소정의막(119)이 배치될 수 있다. 그리고 평탄화막(118) 상에는 유기발광다이오드(OLED)가 위치할 수 있다. 이에 대한 자세한 설명은 전술하였기에 생략한다.
이와 같은 본 실시예에 따른 디스플레이 장치의 경우, 하부금속층(BML)을 구비하여 제1액티브층(AL1) 및 산화물 반도체를 포함하는 제2액티브층(AL2)을 외부로부터의 빛 등으로부터 보호함으로써, 고품질의 이미지를 디스플레이하는 디스플레이 장치를 구현할 수 있다. 도 22에서는 하부금속층(BML)이 제1액티브영역(A1) 등에 대응하는 제1하부금속층(BML1') 및 제3액티브영역(A3)과 제4액티브영역(A4)에 대응하는 제2하부금속층(BML2')을 포함하는 것으로 도시하고 있다.
아울러 하부금속층(BML)이 제1-1초기화전압선(VIL1-1) 및 제2초기화전압선(VIL2)을 포함하도록 하고, 연결전극(BMLC)을 통해 디스플레이 장치가 구비하는 다양한 구성요소들을 필요에 따라 서로 전기적으로 연결시킴으로써, 다층 구조의 디스플레이 장치에 있어서 층 구조를 단순화할 수 있다.
도 30은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 단면도이다. 본 실시예에 따른 디스플레이 장치가 도 29를 참조하여 전술한 실시예에 따른 디스플레이 장치와 상이한 점은,
제3게이트층(GL3)에 위치한 제1-2초기화전압선(VIL1-2)이 제2액티브층(AL2)의 제4소스영역(S4)에만 연결되는 것이 아니라, 컨택홀(GLT5)이 제2버퍼층(111b), 제1게이트절연막(112), 제2게이트절연막(113) 및 제3게이트절연막(114)에 형성되어, 제1-2초기화전압선(VIL1-2)이 하부금속층(BML)의 제1-1초기화전압선(VIL1-1)에 직접 연결된다는 점이다. 이처럼 다양한 변형이 가능하다.
지금까지는 유기발광 디스플레이 장치에 대해 설명하였으나 본 발명이 이에 한정되지는 않으며, 상술한 것과 같은 구조의 화소를 갖는 디스플레이 장치라면 본 발명의 범위에 속한다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
BML: 하부금속층 AL1: 제1액티브층
GL1: 제1게이트층 GL2: 제2게이트층
GL3: 제3게이트층 AL2: 제2액티브층
SDL: 소스드레인층 T1-T7: 트랜지스터들
136: 하부발광제어선 137, VIL1: 제1초기화전압선
143: 하부초기화선 145: 하부보상제어선
163: 상부초기화선 165: 상부보상제어선
166: 상부발광제어선 169, VIL2: 제2초기화전압선
181: 데이터선 183, PL: 전원전압선
310: 화소전극 320: 중간층
330: 대향전극

Claims (35)

  1. 유기발광 다이오드;
    제1노드에 인가된 전압에 대응하여 전원전압선에 전기적으로 연결된 제2노드로부터 상기 유기발광 다이오드로 흐르는 전류량을 제어하기 위한 구동 트랜지스터; 및
    상기 구동 트랜지스터 하부에 위치하며 상기 구동 트랜지스터에 연결된 제1하부금속층;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1노드와 제1초기화전압선 사이에 접속되는 제1초기화 트랜지스터를 더 구비하고,
    상기 제1하부금속층은 상기 구동 트랜지스터와 상기 제1초기화 트랜지스터를 전기적으로 연결하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 구동 트랜지스터가 포함하는 구동 반도체층과 상기 제1초기화 트랜지스터가 포함하는 제1초기화 반도체층은 상이한 층에 위치하는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1초기화 반도체층은 상기 구동 트랜지스터가 포함하는 구동 게이트전극을 덮는 절연층 상부에 위치하는, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1초기화 반도체층 상부에 위치하며 컨택홀들을 통해 상기 제1초기화 반도체층과 상기 제1하부금속층을 연결하는 연결전극을 더 구비하는, 디스플레이 장치.
  6. 제3항에 있어서,
    상기 제1하부금속층에 수직인 방향에서 바라볼 시, 상기 제1하부금속층은 상기 제1초기화 반도체층과 중첩하는, 디스플레이 장치.
  7. 제3항에 있어서,
    상기 구동 반도체층은 실리콘 반도체를 포함하고, 상기 제1초기화 반도체층은 산화물 반도체를 포함하는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 구동 트랜지스터가 포함하는 구동 게이트전극이 상기 제1하부금속층에 연결된, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 구동 게이트전극은 상기 구동 트랜지스터가 포함하는 구동 반도체층 상부에 위치하며, 상기 구동 게이트전극은 상기 구동 반도체층과 상기 구동 게이트전극 사이의 절연층 및 상기 제1하부금속층과 상기 구동 반도체층 사이의 절연층에 형성된 컨택홀을 통해 상기 제1하부금속층에 연결된, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 구동 반도체층은 절곡되어 상기 컨택홀의 일부를 둘러싸는, 디스플레이 장치.
  11. 제1항에 있어서,
    상기 구동 트랜지스터와 상기 유기발광 다이오드 사이에 접속되며, 발광제어선으로 발광제어신호가 공급될 때 턴-온되는 발광제어 트랜지스터;
    상기 발광제어 트랜지스터와 제2초기화전압선 사이에 접속되는 제2초기화 트랜지스터; 및
    상기 발광제어 트랜지스터와 상기 제2초기화 트랜지스터 하부에 위치하며, 상기 발광제어 트랜지스터와 상기 제2초기화 트랜지스터를 전기적으로 연결하는 제2하부금속층;
    을 더 구비하는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 발광제어 트랜지스터가 포함하는 발광제어 반도체층과 상기 제2초기화 트랜지스터가 포함하는 제2초기화 반도체층은 상이한 층에 위치하는, 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제2초기화 반도체층은 상기 발광제어 트랜지스터가 포함하는 발광제어 게이트전극을 덮는 절연층 상부에 위치하는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제2초기화 반도체층 상부에 위치하며 컨택홀들을 통해 상기 제2초기화 반도체층과 상기 제2하부금속층을 연결하는 제1연결전극; 및
    상기 제1연결전극과 동일한 층에 위치하며 컨택홀들을 통해 상기 발광제어 반도체층과 상기 제2하부금속층을 연결하는 제2연결전극;
    을 더 구비하는, 디스플레이 장치.
  15. 제12항에 있어서,
    상기 발광제어 반도체층은 실리콘 반도체를 포함하고, 상기 제2초기화 반도체층은 산화물 반도체를 포함하는, 디스플레이 장치.
  16. 제11항에 있어서,
    상기 제2하부금속층은 상기 제1하부금속층과 동일한 층에 위치하는, 디스플레이 장치.
  17. 제1항에 있어서,
    상기 제1노드와 상기 전원전압선 사이에 접속되며, 상기 구동 트랜지스터의 구동 게이트전극과 일체인 제1커패시터전극과, 상기 제1커패시터전극 상부에 위치한 제2커패시터전극을 갖는, 스토리지 커패시터;
    상기 구동 트랜지스터와 상기 전원전압선 사이에 접속되며, 발광제어선으로 발광제어신호가 공급될 때 턴-온되는 동작제어 트랜지스터; 및
    상기 동작제어 트랜지스터 하부에 위치하며 상기 동작제어 트랜지스터와 상기 제2커패시터전극을 전기적으로 연결하는 제3하부금속층;
    을 더 구비하는, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제2커패시터전극과 동일한 층에 위치하며, 상기 동작제어 트랜지스터의 동작제어 반도체층과 상기 제3하부금속층을 연결하는 연결전극을 더 구비하고,
    상기 제2커패시터전극은 상기 제3하부금속층과 연결된, 디스플레이 장치.
  19. 기판;
    상기 기판 상에 위치하는 구동 반도체층을 포함하는, 제1액티브층;
    상기 구동 반도체층 상부에 위치하는 구동 게이트전극을 포함하는, 제1게이트층;
    상기 구동 게이트전극에 인가된 전압에 대응하여 상기 구동 반도체층에 흐르는 전류에 의해 휘도가 제어되는 유기발광 다이오드; 및
    상기 제1액티브층 하부에 위치하며 상기 구동 게이트전극에 연결된 제1하부금속층을 포함하는, 하부금속층;
    을 구비하는, 디스플레이 장치.
  20. 제19항에 있어서,
    상기 제1게이트층은 상기 제1액티브층에 컨택하는 제1소스전극 또는 제1드레인전극을 포함하는, 디스플레이 장치.
  21. 제20항에 있어서,
    상기 제1소스전극 또는 상기 제1드레인전극은 상기 하부금속층이 포함하는 제1배선과 컨택하는, 디스플레이 장치.
  22. 제19항에 있어서,
    상기 제1게이트층 상부에 위치하며, 제1초기화 반도체층을 포함하는, 제2액티브층;
    상기 제1게이트층과 상기 제2액티브층 사이에 위치하며, 상기 제1초기화 반도체층과 중첩하는 부분을 갖는 하부초기화선을 포함하는, 제2게이트층; 및
    상기 제2액티브층 상부에 위치하며, 상기 제1초기화 반도체층과 중첩하는 부분을 갖는 상부초기화선을 포함하는, 제3게이트층;
    을 더 구비하고,
    상기 제1하부금속층은 상기 구동 게이트전극과 상기 제1초기화 반도체층을 전기적으로 연결하는, 디스플레이 장치.
  23. 제22항에 있어서,
    상기 제3게이트층 상부에 위치하며, 컨택홀들을 통해 상기 제1초기화 반도체층과 상기 제1하부금속층을 연결하는 연결전극을 포함하는, 소스드레인층을 더 구비하는, 디스플레이 장치.
  24. 제22항에 있어서,
    상기 기판에 수직인 방향에서 바라볼 시, 상기 제1하부금속층은 상기 제1초기화 반도체층과 중첩하는, 디스플레이 장치.
  25. 제22항에 있어서,
    상기 제1액티브층은 실리콘 반도체를 포함하고, 상기 제2액티브층은 산화물 반도체를 포함하는, 디스플레이 장치.
  26. 제22항에 있어서,
    상기 제1액티브층은 발광제어 반도체층을 더 포함하고,
    상기 제2액티브층은 제2초기화 반도체층을 더 포함하며,
    상기 하부금속층은 상기 발광제어 반도체층과 상기 제2초기화 반도체층을 전기적으로 연결하는 제2하부금속층을 더 포함하는, 디스플레이 장치.
  27. 제26항에 있어서,
    상기 제3게이트층은, 컨택홀들을 통해 상기 제2초기화 반도체층과 상기 제2하부금속층을 연결하는 제1연결전극과, 컨택홀들을 통해 상기 발광제어 반도체층과 상기 제2하부금속층을 연결하는 제2연결전극을 더 포함하는, 디스플레이 장치.
  28. 제22항에 있어서,
    상기 제2게이트층은 상기 제2액티브층에 컨택하는 제2소스전극 또는 제2드레인전극을 포함하는, 디스플레이 장치.
  29. 제28항에 있어서,
    상기 제2소스전극 또는 상기 제2드레인전극은 상기 하부금속층이 포함하는 제2배선과 컨택하는, 디스플레이 장치.
  30. 제22항에 있어서,
    상기 제2게이트층은 상기 제1액티브층에 컨택하는 제1소스전극 또는 제1드레인전극과, 상기 제2액티브층에 컨택하는 제2소스전극 또는 제2드레인전극을 포함하는, 디스플레이 장치.
  31. 제30항에 있어서,
    상기 제1소스전극 또는 상기 제1드레인전극은 상기 하부금속층이 포함하는 제1배선과 컨택하고, 상기 제2소스전극 또는 상기 제2드레인전극은 상기 하부금속층이 포함하는 제2배선과 컨택하는, 디스플레이 장치.
  32. 제19항에 있어서,
    상기 구동 게이트전극은 상기 제1액티브층과 상기 제1게이트층 사이의 절연층 및 상기 제1하부금속층과 상기 제1액티브층 사이의 절연층에 형성된 컨택홀을 통해 상기 제1하부금속층에 연결된, 디스플레이 장치.
  33. 제32항에 있어서,
    상기 구동 반도체층은 절곡되어 상기 컨택홀의 일부를 둘러싸는, 디스플레이 장치.
  34. 제19항에 있어서,
    상기 제1게이트층 상부에 위치하며, 상기 구동 게이트전극과 적어도 일부가 중첩하는 제2커패시터전극을 포함하는, 제2게이트층을 더 구비하고,
    상기 제1액티브층은 동작제어 반도체층을 더 포함하며,
    상기 제1게이트층은 상기 동작제어 반도체층과 중첩하는 하부발광제어선을 더 포함하고,
    상기 하부금속층은 상기 동작제어 반도체층과 상기 제2커패시터전극을 전기적으로 연결하는 제3하부금속층을 더 포함하는, 디스플레이 장치.
  35. 제34항에 있어서,
    상기 제2게이트층은, 상기 동작제어 반도체층과 상기 제3하부금속층을 연결하는 연결전극을 더 구비하고, 상기 제2커패시터전극은 상기 제3하부금속층과 연결된, 디스플레이 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
WO2022157822A1 (ja) * 2021-01-19 2022-07-28 シャープ株式会社 画素回路、表示装置、および、その駆動方法
WO2023004813A1 (zh) 2021-07-30 2023-02-02 京东方科技集团股份有限公司 像素电路、驱动方法和显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629621B (zh) 2012-01-09 2015-08-12 京东方科技集团股份有限公司 一种电路、阵列基板及制作方法、显示器
CN103715196B (zh) 2013-12-27 2015-03-25 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN107146773B (zh) 2017-05-15 2019-11-26 深圳市华星光电半导体显示技术有限公司 Tft基板的制作方法
US10153354B2 (en) 2017-05-15 2018-12-11 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. TFT substrate manufacturing method
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KR102711314B1 (ko) * 2018-06-28 2024-09-27 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20200039867A (ko) 2018-10-05 2020-04-17 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20210158617A (ko) * 2020-06-24 2021-12-31 엘지디스플레이 주식회사 표시 장치
CN114256296A (zh) * 2020-09-24 2022-03-29 京东方科技集团股份有限公司 显示基板和显示装置

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