[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20200057785A - 구동 회로 및 그 구동 방법, 및 디스플레이 장치 - Google Patents

구동 회로 및 그 구동 방법, 및 디스플레이 장치 Download PDF

Info

Publication number
KR20200057785A
KR20200057785A KR1020207013570A KR20207013570A KR20200057785A KR 20200057785 A KR20200057785 A KR 20200057785A KR 1020207013570 A KR1020207013570 A KR 1020207013570A KR 20207013570 A KR20207013570 A KR 20207013570A KR 20200057785 A KR20200057785 A KR 20200057785A
Authority
KR
South Korea
Prior art keywords
circuit
transistor
driving
coupled
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020207013570A
Other languages
English (en)
Inventor
밍화 쉬안
샤오촨 천
한 웨
닝 충
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 보에 테크놀로지 그룹 컴퍼니 리미티드 filed Critical 보에 테크놀로지 그룹 컴퍼니 리미티드
Priority to KR1020217035455A priority Critical patent/KR20210134833A/ko
Publication of KR20200057785A publication Critical patent/KR20200057785A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2074—Display of intermediate tones using sub-pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0814—Several active elements per pixel in active matrix panels used for selection purposes, e.g. logical AND for partial update
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0252—Improving the response speed
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0626—Adjustment of display parameters for control of overall brightness

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Led Devices (AREA)

Abstract

구동 회로(01) 및 그 구동 방법, 및 디스플레이 장치가 제공되며, 디스플레이 기술 분야에 관련된다. 구동 회로(01)는 구동될 요소(L)를 구동하기 위해 사용되고, 구동 회로(01)는 구동 디바이스(100)를 포함한다. 구동 디바이스(100) 및 구동될 요소(L)는 제1 동작 전압 단부(VL1)와 제2 동작 전압 단부(VL2) 사이에 직렬로 접속된다. 구동 디바이스(100)는 구동 서브-회로(10), 기입 서브-회로(20) 및 그레이 스케일 제어 서브-회로(30)를 포함한다. 기입 서브-회로(20)는 제1 데이터 신호 단부(DA)에 의해 제공되는 제1 데이터 전압(Vdata-A)을 구동 서브-회로(10)에 기입한다. 그레이 스케일 제어 서브-회로(30)는 제1 동작 전압 단부(VL1)에 의해 제공되는 제1 동작 전압을 구동 서브-회로(10)에 송신한다. 구동 서브-회로(10)는 구동 전류를 생성한다. 그레이 스케일 제어 서브-회로(30)는 또한 전류 경로의 전도 지속기간을 제어한다.

Description

구동 회로 및 그 구동 방법, 및 디스플레이 장치
관련 출원에 대한 상호 참조
본 개시내용은 2018년 6월 29일자 출원된 중국 특허 출원 번호 제201810696655.5호에 대한 우선권의 이득을 주장하며, 그 내용은 전체가 참조로 본 명세서에 포함된다.
기술분야
본 개시내용은 디스플레이 기술 분야에 속하며, 특히, 구동 회로, 그 구동 방법, 및 디스플레이 장치에 관한 것이다.
유기 발광 다이오드(Organic Light Emitting Diode, OLED) 디스플레이 장치와 비교하여, 작은 LED 디스플레이 장치(예를 들어, 마이크로 LED 디스플레이 장치 또는 μLED 디스플레이 장치)는 낮은 구동 전압, 긴 수명, 넓은 온도 범위들에 대한 내성, 및 그와 유사한 것의 장점들을 가지며, 점차적으로 모바일 단말기 분야에 적용된다.
일 양태에서, 본 개시내용은 구동될 요소를 구동하기 위한 구동 요소를 포함하는 구동 회로를 제공하고;
구동 요소와 구동될 요소는 제1 동작 전압 단자와 제2 동작 전압 단자 사이에 직렬로 결합되고; 구동 요소는 구동될 요소에 구동 신호를 제공하고 제1 동작 전압 단자와 제2 동작 전압 단자 사이의 전류 경로의 온-상태 지속기간(on-state duration)을 제어하도록 구성되고;
구동 요소는 구동 서브-회로, 기입 서브-회로 및 그레이 스케일 제어 서브-회로를 포함하고;
기입 서브-회로는 제1 스캐닝 신호 단자, 제1 데이터 신호 단자 및 구동 서브-회로에 결합되고; 기입 서브-회로는 제1 데이터 신호 단자에 의해 제공되는 제1 데이터 전압을 제1 스캐닝 신호 단자의 제어 하에서 구동 서브-회로에 기입하도록 구성되고;
그레이 스케일 제어 서브-회로는 구동 제어 신호 단자, 제2 스캐닝 신호 단자, 제2 데이터 신호 단자 및 구동 서브-회로에 결합되고;
그레이 스케일 제어 서브-회로는 제1 동작 전압 단자에 의해 제공되는 제1 동작 전압을 구동 제어 신호 단자의 제어 하에서 구동 서브-회로에 송신하도록 구성되고;
구동 서브-회로는 제1 데이터 전압 및 제1 동작 전압에 따라 구동 신호를 생성하도록 구성되고;
그레이 스케일 제어 서브-회로는 구동 제어 신호 단자, 제2 스캐닝 신호 단자, 및 제2 데이터 신호 단자의 제어 하에서 전류 경로의 온-상태 지속기간을 제어하도록 추가로 구성된다.
본 개시내용의 실시예에 따르면, 그레이 스케일 제어 서브-회로는 제1 제어 서브-회로 및 제2 제어 서브-회로를 포함하고;
제1 제어 서브-회로는 구동 제어 신호 단자, 구동 서브-회로 및 제2 제어 서브-회로에 결합되고; 제1 제어 서브-회로는 제1 동작 전압 단자에 의해 제공되는 제1 동작 전압을 구동 제어 신호 단자의 제어 하에서 구동 서브-회로에 송신하도록 구성되고;
제1 제어 서브-회로는, 구동 제어 신호 단자의 제어 하에서, 구동 서브-회로에 의해 생성된 구동 전류를 제2 제어 서브-회로에 송신하고, 전류 경로의 온-상태 지속기간을 제어하도록 추가로 구성되고;
제2 제어 서브-회로는 제2 스캐닝 신호 단자 및 제2 데이터 신호 단자에 추가로 결합되고; 제2 제어 서브-회로는 제2 스캐닝 신호 단자 및 제2 데이터 신호 단자의 제어 하에서 전류 경로의 온-상태 지속기간을 제어하도록 구성된다.
본 개시내용의 실시예에 따르면, 구동 회로는 보상 서브-회로를 추가로 포함하고;
보상 서브-회로는 제1 스캐닝 신호 단자 및 구동 서브-회로에 결합되고; 보상 서브-회로는 제1 스캐닝 신호 단자의 제어 하에서 구동 서브-회로의 임계 전압을 보상하도록 구성된다.
본 개시내용의 실시예에 따르면, 구동 회로는 리셋 서브-회로를 추가로 포함하고;
리셋 서브-회로는 리셋 전압 단자, 리셋 제어 신호 단자 및 구동 서브-회로에 결합되고; 리셋 서브-회로는 리셋 전압 단자에 의해 제공되는 리셋 전압을 리셋 제어 신호 단자의 제어 하에서 구동 서브-회로에 송신하도록 구성된다.
본 개시내용의 실시예에 따르면, 제1 제어 서브-회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하고;
구동될 요소의 애노드가 제2 제어 서브-회로에 결합되고, 구동될 요소의 캐소드가 제2 동작 전압 단자에 결합되고; 제1 트랜지스터의 게이트 전극이 구동 제어 신호 단자에 결합되고, 제1 트랜지스터의 제1 전극이 제1 동작 전압 단자에 결합되고, 제1 트랜지스터의 제2 전극이 구동 서브-회로에 결합되고;
제2 트랜지스터의 게이트 전극이 구동 제어 신호 단자에 결합되고, 제2 트랜지스터의 제1 전극이 구동 서브-회로에 결합되고, 제2 트랜지스터의 제2 전극이 제2 제어 서브-회로에 결합된다.
본 개시내용의 실시예에 따르면, 제1 제어 서브-회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하고;
구동될 요소의 애노드가 제1 동작 전압 단자에 결합되고; 제1 트랜지스터의 게이트 전극이 구동 제어 신호 단자에 결합되고, 제1 트랜지스터의 제1 전극이 구동될 요소의 캐소드에 결합되고, 제1 트랜지스터의 제2 전극이 구동 서브-회로에 결합되고;
제2 트랜지스터의 게이트 전극이 구동 제어 신호 단자에 결합되고, 제2 트랜지스터의 제1 전극이 구동 서브-회로에 결합되고, 제2 트랜지스터의 제2 전극이 제2 제어 서브-회로에 결합된다.
본 개시내용의 실시예에 따르면, 제2 제어 서브-회로는 제1 전압 단자에 추가로 결합되고; 제2 제어 서브-회로는 제3 트랜지스터, 제4 트랜지스터 및 제1 커패시터를 포함하고;
제3 트랜지스터의 게이트 전극이 제2 스캐닝 신호 단자에 결합되고, 제3 트랜지스터의 제1 전극이 제2 데이터 신호 단자에 결합되고, 제3 트랜지스터의 제2 전극이 제4 트랜지스터의 게이트 전극에 결합되고;
제1 커패시터의 하나의 단자는 제3 트랜지스터의 제2 전극에 결합되고, 제1 커패시터의 다른 단자는 제1 전압 단자에 결합되고;
구동될 요소의 캐소드가 제2 동작 전압 단자에 결합되고; 제4 트랜지스터의 제1 전극이 제1 제어 서브-회로에 결합되고, 제4 트랜지스터의 제2 전극이 구동될 요소의 애노드에 결합된다.
본 개시내용의 실시예에 따르면, 제2 제어 서브-회로는 제1 전압 단자에 추가로 결합되고; 제2 제어 서브-회로는 제3 트랜지스터, 제4 트랜지스터 및 제1 커패시터를 포함하고;
제3 트랜지스터의 게이트 전극이 제2 스캐닝 신호 단자에 결합되고, 제3 트랜지스터의 제1 전극이 제2 데이터 신호 단자에 결합되고, 제3 트랜지스터의 제2 전극이 제4 트랜지스터의 게이트 전극에 결합되고;
제1 커패시터의 하나의 단자는 제3 트랜지스터의 제2 전극에 결합되고, 제1 커패시터의 다른 단자는 제1 전압 단자에 결합되고;
구동될 요소의 애노드가 제1 동작 전압 단자에 결합되고, 구동될 요소의 캐소드가 제1 제어 서브-회로에 결합되고; 제4 트랜지스터의 제1 전극이 제1 제어 서브-회로에 결합되고, 제4 트랜지스터의 제2 전극이 제2 동작 전압 단자에 결합된다.
본 개시내용의 실시예에 따르면, 구동 서브-회로는 제2 전압 단자에 추가로 결합되고, 구동 서브-회로는 구동 트랜지스터를 포함하고;
구동 트랜지스터의 게이트 전극이 제2 전압 단자에 결합되고, 구동 트랜지스터의 제1 전극이 기입 서브-회로에 결합되고, 구동 트랜지스터의 제2 전극이 그레이 스케일 제어 서브-회로에 결합된다.
본 개시내용의 실시예에 따르면, 구동 서브-회로는 제2 전압 단자에 추가로 결합되고, 구동 서브-회로는 구동 트랜지스터 및 제2 커패시터를 포함하고;
구동 트랜지스터의 게이트 전극이 제2 커패시터의 하나의 단자에 결합되고, 구동 트랜지스터의 제1 전극이 기입 서브-회로에 결합되고, 구동 트랜지스터의 제2 전극이 그레이 스케일 제어 서브-회로에 결합되고;
제2 커패시터의 다른 단자는 제2 전압 단자에 결합된다.
본 개시내용의 실시예에 따르면, 기입 서브-회로는 제5 트랜지스터를 포함하고;
제5 트랜지스터의 게이트 전극이 제1 스캐닝 신호 단자에 결합되고, 제5 트랜지스터의 제1 전극이 제1 데이터 신호 단자에 결합되고, 제5 트랜지스터의 제2 전극이 구동 서브-회로에 결합된다.
본 개시내용의 실시예에 따르면, 보상 서브-회로는 제6 트랜지스터를 포함하고;
제6 트랜지스터의 게이트 전극이 제1 스캐닝 신호 단자에 결합되고, 제6 트랜지스터의 제1 및 제2 전극들이 구동 서브-회로에 결합된다.
본 개시내용의 실시예에 따르면, 리셋 서브-회로는 제7 트랜지스터를 포함하고;
제7 트랜지스터의 게이트 전극이 리셋 제어 신호 단자에 결합되고, 제7 트랜지스터의 제1 전극이 리셋 전압 단자에 결합되고, 제7 트랜지스터의 제2 전극이 구동 서브-회로에 결합된다.
본 개시내용의 실시예에 따르면, 구동될 요소는 작은 발광 다이오드이다.
다른 양태에서, 본 개시내용은 구동될 요소를 구동하기 위한 구동 회로를 제공하고, 구동 회로는 제1 내지 제7 트랜지스터들, 제1 커패시터, 제2 커패시터, 구동 트랜지스터, 리셋 제어 신호 단자, 구동 제어 신호 단자, 제1 데이터 신호 단자, 제2 데이터 신호 단자, 제1 스캐닝 신호 단자, 제2 스캐닝 신호 단자, 제1 동작 전압 단자, 제1 전압 단자, 및 제2 전압 단자를 포함하고,
구동 제어 신호 단자는 제1 트랜지스터의 게이트 전극 및 제2 트랜지스터의 게이트 전극에 결합되고,
제1 데이터 신호 단자는 제5 트랜지스터의 제1 전극에 결합되고,
제2 데이터 신호 단자는 제3 트랜지스터의 제1 전극에 결합되고,
제1 스캐닝 신호 단자는 제5 트랜지스터의 게이트 전극 및 제6 트랜지스터의 게이트 전극에 결합되고,
제2 스캐닝 신호 단자는 제3 트랜지스터의 게이트 전극에 결합되고,
제1 동작 전압 단자는 제1 트랜지스터의 제1 전극에 결합되고,
제1 전압 단자는 제1 커패시터의 하나의 단자에 결합되고,
제2 전압 단자는 제2 커패시터의 하나의 단자에 결합되고,
리셋 제어 신호 단자는 제7 트랜지스터의 게이트 전극에 결합되고,
리셋 전압 단자는 제7 트랜지스터의 제1 전극에 결합되고,
제1 트랜지스터의 제2 전극 및 제5 트랜지스터의 제2 전극은 구동 트랜지스터의 제1 전극에 결합되고,
제2 커패시터의 다른 단자, 제6 트랜지스터의 제2 전극 및 제7 트랜지스터의 제2 전극은 구동 트랜지스터의 게이트 전극에 결합되고,
제2 트랜지스터의 제1 전극 및 제6 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 결합되고,
제2 트랜지스터의 제2 전극이 제4 트랜지스터의 제1 전극에 결합되고,
제1 커패시터의 다른 단자 및 제3 트랜지스터의 제2 전극은 제4 트랜지스터의 게이트 전극에 결합되고,
제4 트랜지스터의 제2 전극이 구동될 요소에 결합된다.
다른 양태에서, 본 개시내용은 구동될 요소를 구동하기 위한 구동 회로를 제공하고, 구동 회로는 제1 내지 제7 트랜지스터들, 제1 커패시터, 제2 커패시터, 구동 트랜지스터, 리셋 제어 신호 단자, 구동 제어 신호 단자, 제1 데이터 신호 단자, 제2 데이터 신호 단자, 제1 스캐닝 신호 단자, 제2 스캐닝 신호 단자, 전원 전압 단자(power voltage terminal), 제1 전압 단자, 및 제2 전압 단자를 포함하고,
구동 제어 신호 단자는 제1 트랜지스터의 게이트 전극 및 제2 트랜지스터의 게이트 전극에 결합되고,
제1 데이터 신호 단자는 제5 트랜지스터의 제1 전극에 결합되고,
제2 데이터 신호 단자는 제3 트랜지스터의 제1 전극에 결합되고,
제1 스캐닝 신호 단자는 제5 트랜지스터의 게이트 전극 및 제6 트랜지스터의 게이트 전극에 결합되고,
제2 스캐닝 신호 단자는 제3 트랜지스터의 게이트 전극에 결합되고,
전원 전압 단자는 제4 트랜지스터의 제2 전극에 결합되고,
제1 전압 단자는 제1 커패시터의 하나의 단자에 결합되고,
제2 전압 단자는 제2 커패시터의 하나의 단자에 결합되고,
리셋 제어 신호 단자는 제7 트랜지스터의 게이트 전극에 결합되고,
리셋 전압 단자는 제7 트랜지스터의 제1 전극에 결합되고,
제1 트랜지스터의 제2 전극 및 제5 트랜지스터의 제2 전극은 구동 트랜지스터의 제1 전극에 결합되고,
제2 커패시터의 다른 단자, 제6 트랜지스터의 제2 전극 및 제7 트랜지스터의 제2 전극은 구동 트랜지스터의 게이트 전극에 결합되고,
제2 트랜지스터의 제1 전극 및 제6 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 결합되고,
제2 트랜지스터의 제2 전극이 제4 트랜지스터의 제1 전극에 결합되고,
제1 커패시터의 다른 단자 및 제3 트랜지스터의 제2 전극은 제4 트랜지스터의 게이트 전극에 결합되고,
제1 트랜지스터의 제1 전극이 구동될 요소에 결합된다.
다른 양태에서, 본 개시내용은 기판을 포함하는 디스플레이 장치를 제공하고, 디스플레이 기판은 복수의 서브-픽셀들을 포함하는 디스플레이 영역을 가지며, 복수의 서브-픽셀들 중 적어도 하나에는 본 개시내용의 실시예들에 따른 구동 회로 및 구동될 요소가 내부에 제공되고, 구동 회로는 구동될 요소에 구동 신호를 제공하도록 구성된다.
다른 양태에서, 본 개시내용은 본 개시내용의 실시예에 따른 구동 회로를 위한 구동 방법을 제공하고, 구동 회로는 이미지 프레임 내에서 복수의 스캐닝 주기(scanning period)들로 동작하고; 그레이 스케일 제어 서브-회로는 제1 제어 서브-회로 및 제2 제어 서브-회로를 포함하고; 스캐닝 주기 내에서, 구동 방법은 다음의 단계들을 포함한다:
제1 스캐닝 신호 단자에 제1 스캐닝 신호를 제공하고, 제1 데이터 신호 단자에 제1 데이터 전압을 제공하고, 제1 데이터 전압을 기입 서브-회로를 통해 구동 서브-회로에 기입하는 단계;
제2 스캐닝 신호 단자에 제2 스캐닝 신호를 제공하고, 제2 데이터 신호 단자에 제2 데이터 전압을 제공하여, 제2 스캐닝 신호 및 제2 데이터 전압의 제어 하에서 제2 제어 서브-회로를 턴온 또는 턴오프시키는 단계; 및
구동 제어 신호 단자에 구동 제어 신호를 제공하고, 제1 동작 전압 단자에 제1 동작 전압을 제공하고, 제1 동작 전압을 제1 제어 서브-회로를 통해 구동 서브-회로에 송신하여, 구동 제어 신호, 제1 스캐닝 신호, 제2 스캐닝 신호 및 제2 데이터 전압의 제어 하에서 제1 데이터 전압 및 제1 동작 전압에 기초하여 구동될 요소를 동작시키는 단계.
본 개시내용의 실시예에 따르면, 이 방법은 다음을 추가로 포함한다:
스캐닝 주기 내에서, 제2 스캐닝 신호 단자에 의해 액티브 신호를 제공하는 시간은 제1 스캐닝 신호 단자에 의해 액티브 신호를 제공하는 시간보다 더 늦다.
본 개시내용의 실시예에 따르면, 구동 회로는 리셋 서브-회로를 추가로 포함하고, 제1 스캐닝 신호 단자에 제1 스캐닝 신호를 제공하고, 제1 데이터 신호 단자에 제1 데이터 전압을 제공하고, 제1 데이터 전압을 기입 서브-회로를 통해 구동 서브-회로에 기입하기 전에, 이 방법은:
리셋 제어 신호 단자에 리셋 제어 신호를 제공하고, 리셋 전압 단자에 리셋 전압을 제공하는 단계를 추가로 포함하고, 리셋 전압은 리셋 서브-회로를 통해 구동 서브-회로에 송신된다.
본 개시내용의 실시예에 따르면, 구동 서브-회로는 구동 트랜지스터 및 제2 커패시터를 포함하고; 구동 트랜지스터의 게이트 전극이 제2 커패시터의 하나의 단자에 결합되고, 제2 커패시터의 다른 단자는 제2 전압 단자에 결합되고, 제2 전압 단자에 제공되는 전압은 제1 동작 전압 단자에 제공되는 전압과 동일하다.
본 개시내용의 실시예들 또는 종래 기술의 기술적 해결책들을 더 명확하게 예시하기 위해, 실시예들 또는 종래 기술의 설명에서 사용되는 도면들은 아래에 간략하게 설명될 것이며, 아래에 설명되는 도면들은 본 개시내용의 일부 실시예들일 뿐이고, 창의적 노력 없이 본 기술분야의 통상의 기술자에 의해 다른 도면들이 획득될 수 있다는 것이 명백하다.
도 1은 본 개시내용의 일부 실시예들에 따른 구동 회로의 개략적인 구조도이다.
도 2는 본 개시내용의 일부 실시예들에 따른 다른 구동 회로의 개략적인 구조도이다.
도 3은 도 1에 도시된 구동 회로의 특정 구조의 개략도이다.
도 4는 도 2에 도시된 구동 회로의 특정 구조의 개략도이다.
도 5는 도 3에 도시된 구동 회로에서의 서브-회로들의 특정 구조들의 개략도이다.
도 6은 도 4에 도시된 구동 회로에서의 서브-회로들의 특정 구조들의 개략도이다.
도 7은 본 개시내용의 일부 실시예들에 따른 다른 구동 회로의 개략적인 구조도이다.
도 8은 본 개시내용의 일부 실시예들에 따른 다른 구동 회로의 개략적인 구조도이다.
도 9는 본 개시내용의 일부 실시예들에 따른 타이밍 신호 다이어그램이다.
도 10은 본 개시내용의 일부 실시예들에 따른 디스플레이 패널의 개략적인 구조도이다.
도 11은 본 개시내용의 일부 실시예들에 따른 구동 회로의 구동 방법의 흐름도이다.
도 12는 본 개시내용의 일부 실시예들에 따른 다른 타이밍 신호 다이어그램이다.
도 13은 다른 실시예에 따른 구동 회로에서의 서브-회로들의 특정 구조들의 개략도이다.
도 14는 다른 실시예에 따른 구동 회로에서의 서브-회로들의 특정 구조들의 개략도이다.
본 개시내용의 실시예들에서의 기술적 해결책들은 본 개시내용의 실시예들에서의 도면들을 참조하여 이하에서 명확하고 완전하게 설명될 것이며, 설명된 실시예들은 본 개시내용의 실시예들의 일부일 뿐이고, 실시예들 전부가 아니라는 점이 명백하다. 임의의 창의적 노력 없이 본 명세서에 개시된 실시예들로부터 본 기술분야의 통상의 기술자에 의해 도출될 수 있는 모든 다른 실시예들은 본 개시내용의 보호 범위 내에 속할 것이다.
본 개시내용의 일부 실시예들은, 구동 요소(100) 및 구동될 요소(L)를 포함하는, 도 1 또는 도 2에 도시된 바와 같은 구동 회로(01)를 제공한다.
구동 요소(100) 및 구동될 요소(L)는 제1 동작 전압 단자(VL1)와 제2 동작 전압 단자(VL2) 사이에 직렬로 결합된다.
예를 들어, 도 1에 도시된 바와 같이, 구동 요소(100)는 제1 동작 전압 단자(VL1)와 구동될 요소(L)의 애노드 사이에 결합되고, 구동될 요소(L)의 캐소드가 제2 동작 전압 단자(VL2)에 결합된다.
대안적으로, 다른 예로서, 도 2에 도시된 바와 같이, 구동 요소(100)는 제2 동작 전압 단자(VL2)와 구동될 요소(L)의 캐소드 사이에 결합되고, 구동될 요소(L)의 애노드는 제1 동작 전압 단자(VL1)에 결합된다.
구동될 요소(L)는, 작은 발광 다이오드, 예를 들어, μLED 또는 마이크로 LED와 같은, 발광 디바이스일 수 있다. μLED 또는 마이크로 LED는 미크론(㎛) 스케일의 크기를 갖는다. 본 개시내용의 실시예들은, 구동될 요소(L)가 발광 디바이스이고 구동 회로(01)가 구동 회로인 경우를 예로 들어서 설명된다. 구동될 요소(L)는 다른 유체 전자 컴포넌트(fluidic electronic component)들일 수 있다는 점이 이해되어야 한다.
본 개시내용의 실시예에서, 구동 요소(100)는 구동 전류(I)를 제공하고 제1 동작 전압 단자(VL1)와 제2 동작 전압 단자(VL2) 사이의 전류 경로의 온-상태 지속기간을 제어하도록 구성된다.
전류 경로가 온일 때, 제1 동작 전압 단자(VL1)로부터 출력되는 제1 동작 전압(VDD) 및 제2 동작 전압 단자(VL2)로부터 출력되는 제2 동작 전압(VSS)은 전류 경로에 대한 전위차를 제공할 수 있으므로, 구동 전류(I)는 전류 경로를 통해 발광 디바이스(L)에 송신될 수 있다.
제1 동작 전압(VDD)은 일정한 하이 레벨일 수 있고, 제2 동작 전압(VSS)은 일정한 로우 레벨일 수 있다는 점에 유의해야 한다.
발광 디바이스(L)는 전류 경로 내의 구동 전류(I)를 수신하고 광을 방출하도록 구성된다.
도 3 또는 도 4에 도시된 바와 같이, 구동 요소(100)는 구동 서브-회로(10), 기입 서브-회로(20), 및 그레이 스케일 제어 서브-회로(30)를 포함한다.
기입 서브-회로(20)는 제1 스캐닝 신호 단자(G_A), 제1 데이터 신호 단자(D_A) 및 구동 서브-회로(10)에 결합된다. 기입 서브-회로(20)는 제1 데이터 신호 단자(D_A)에 의해 제공되는 제1 데이터 전압(Vdata_A)을 제1 스캐닝 신호 단자(G_A)의 제어 하에서 구동 서브-회로(10)에 기입하도록 구성된다.
그레이 스케일 제어 서브-회로(30)는 방출 제어 신호 단자(EM)(즉, 구동 제어 신호 단자), 제2 스캐닝 신호 단자(G_B), 제2 데이터 신호 단자(D_B), 및 구동 서브-회로(10)에 결합된다.
구동 회로(01)가 도 1에 도시된 바와 같은 구조를 채택할 때, 구동 회로(01) 내의 그레이 스케일 제어 서브-회로(30)는 도 3에 도시된 바와 같이, 제1 동작 전압 단자(VL1)에 직접 결합되고, 발광 디바이스(L)를 통해 제2 동작 전압 단자(VL2)에 결합될 수 있다. 대안적으로, 구동 회로(01)가 도 2에 도시된 바와 같은 구조를 채택할 때, 구동 회로(01) 내의 그레이 스케일 제어 서브-회로(30)는 도 4에 도시된 바와 같이, 발광 디바이스(L)를 통해 제1 동작 전압 단자(VL1)에 결합되고, 제2 동작 전압 단자(VL2)에 직접 결합될 수 있다. 도 3에 도시된 구동 회로(01)의 경우에, 그레이 스케일 제어 서브-회로(30)는 방출 제어 신호 단자(EM)의 제어 하에서 제1 동작 전압 단자(VL1)로부터 공급되는 제1 동작 전압(VDD)을 구동 서브-회로(10)에 송신하도록 구성된다.
구동 서브-회로(10)는 제1 데이터 전압(Vdata_A) 및 제1 동작 전압(VDD)에 따라 구동 전류(I)를 생성하도록 구성된다.
그레이 스케일 제어 서브-회로(30)는 방출 제어 신호 단자(EM), 제2 스캐닝 신호 단자(G_B), 및 제2 데이터 신호 단자(D_B)의 제어 하에서의 전류 경로의 온-상태 지속기간을 제어하도록 추가로 구성된다.
요약하면, 기입 서브-회로(20)는 디스플레이된 그레이 스케일에 관련된 제1 데이터 전압(Vdata_A)을 구동 서브-회로(10)에 출력할 수 있으므로, 구동 서브-회로(10)는 발광 디바이스(L)를 구동하기 위한 구동 전류(I)를 생성하여 발광시킬 수 있다. 또한, 그레이 스케일 제어 서브-회로(30)는 구동 전류(I)가 발광 디바이스(L) 내로 흐르는 프로세스에서 생성된 전류 경로의 온-상태 지속기간을 제어함으로써, 발광 디바이스(L)의 발광 지속기간(light emission duration)을 제어할 수 있다. 구동 전류(I)의 크기 및 발광 지속기간은 발광 디바이스(L)의 유효 발광 휘도(light emission luminance)에 영향을 미치기 때문에, 발광 디바이스(L)의 유효 발광 휘도는, 하나의 스캐닝 주기 내에서 그레이 스케일 제어 서브-회로(30) 및 제1 데이터 전압(Vdata_A)의 크기에 의해 제어되어, 디스플레이된 그레이 스케일을 조정하는 목적을 달성할 수 있다. 본 개시내용의 실시예에 따르면, 그레이 스케일 제어 서브-회로(30)는 각각의 구동 회로(01)에 배치될 수 있고, 동일한 행 내의 서브-픽셀들에 대응하는 각자의 구동 회로들에 포함된 그레이 스케일 제어 서브-회로들(30)은 상이한 데이터 신호 라인들에 결합되기 때문에(즉, 이 그레이 스케일 제어 서브-회로들(30)은 서로 독립적인 제2 데이터 전압들(Vdata_B)에 의해 제어됨), 본 개시내용의 실시예들에 따른 구동 회로(01)는 구동 회로(01) 내의 발광 디바이스(L)(예를 들어, μLED)의 휘도를 직접적으로 그리고 개별적으로 제어할 수 있다. 또한, 본 개시내용의 실시예에 따른 구동 회로(01)는 패터닝 프로세스에 의해 디스플레이 장치의 디스플레이 패널에서 유리 기판 또는 투명 수지 기판 상에 제조될 수 있다. 발광 디바이스가 μLED일 때, 더 낮은 비용, 간단한 제조 프로세스를 가지며 대량 생산될 수 있는 μLED 디스플레이 장치의 실현이 제공될 수 있다.
구동 회로(01) 내의 각각의 서브-회로의 구조가 아래에 상세히 설명될 것이다.
도 3에 도시된 구조를 예로 들면, 그레이 스케일 제어 서브-회로(30)는 도 5에 도시된 바와 같이 제1 제어 서브-회로(301) 및 제2 제어 서브-회로(302)를 포함할 수 있다.
도 5를 참조하면, 제1 제어 서브-회로(301)는 방출 제어 신호 단자(EM), 구동 서브-회로(10) 및 제2 제어 서브-회로(302)에 결합된다. 제1 제어 서브-회로(301)는 제1 동작 전압 단자(VL1)에 의해 제공되는 제1 동작 전압(VDD)을 방출 제어 신호 단자(EM)의 제어 하에서 구동 서브-회로(10)에 송신하도록 구성된다.
제1 제어 서브-회로(301)는, 방출 제어 신호 단자(EM)의 제어 하에서, 구동 서브-회로(10)에 의해 생성된 구동 전류(I)를 제2 제어 서브-회로(302)에 송신하고, 전류 경로의 온-상태 지속기간을 제어하도록 추가로 구성된다.
제2 제어 서브-회로(302)는 제2 스캐닝 신호 단자(G_B) 및 제2 데이터 신호 단자(D_B)에 추가로 결합된다. 제2 제어 서브-회로(302)는 제2 스캐닝 신호 단자(G_B) 및 제2 데이터 신호 단자(D_B)의 제어 하에서 하나의 스캐닝 주기 내에서 전류 경로가 온인지를 제어하고 복수의 스캐닝 주기들 내에서 전류 경로의 전체 온-상태 지속기간(total on-state duration)을 제어하도록 구성된다.
위에서 알 수 있는 바와 같이, 전류 경로는 온일 수 있고 구동 서브-회로(10)에 의해 생성되는 구동 전류(I)는 제1 제어 서브-회로(301)와 제2 제어 서브-회로(302)가 둘 다 온 상태에 있을 때에만 전류 경로를 통해 발광 디바이스(L)에 출력될 수 있다. 따라서, 발광 디바이스(L)의 유효 발광 휘도는 구동 전류(I), 제1 제어 서브-회로(301) 및 제2 제어 서브-회로(302)에 의해 협력적으로 제어될 수 있으며, 이는 발광 디바이스(L)의 유효 발광 휘도에 영향을 미치는 인자들을 증가시키고, 따라서 구동 회로(01)를 갖는 서브-픽셀에 의해 디스플레이되는 그레이 스케일들의 값들은 더 다양화된다.
본 개시내용의 실시예에 따르면, 도 5에 도시된 바와 같이, 제1 제어 서브-회로(301)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다.
도 5는 도 3에 도시된 구조의 예이고, 도 3의 각각의 서브-회로의 구조를 도시한다. 이 경우, 도 5에 도시된 바와 같이, 발광 디바이스(L)의 캐소드는 제2 동작 전압 단자(VL2)에 결합된다.
제1 트랜지스터(T1)의 게이트 전극이 방출 제어 신호 단자(EM)에 결합되고, 제1 트랜지스터(T1)의 제1 전극이 제1 동작 전압 단자(VL1)에 결합되고, 제1 트랜지스터(T1)의 제2 전극이 구동 서브-회로(10)에 결합된다.
제2 트랜지스터(T2)의 게이트 전극이 방출 제어 신호 단자(EM)에 결합되고, 제2 트랜지스터(T2)의 제1 전극이 구동 서브-회로(10)에 결합되고, 제2 트랜지스터(T2)의 제2 전극이 제2 제어 서브-회로(302)에 결합된다.
또한, 제2 제어 서브-회로(302)는 제1 전압 단자(V1)에 추가로 결합된다. 제1 전압 단자(V1)는 접지 단자(GND)일 수 있다.
제2 제어 서브-회로(302)는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제1 커패시터(C1)를 포함한다.
제3 트랜지스터(T3)는 제2 스캐닝 신호 단자(G_B)에 결합되는 게이트 전극, 제2 데이터 신호 단자(D_B)에 결합되는 제1 전극, 및 제4 트랜지스터(T4)의 게이트 전극에 결합되는 제2 전극을 갖는다.
제1 커패시터(C1)의 하나의 단자는 제3 트랜지스터(T3)의 제2 전극에 결합되고, 제1 커패시터(C1)의 다른 단자는 제1 전압 단자(V1)에 결합된다.
도 5에 도시된 바와 같이, 발광 디바이스(L)의 애노드가 제2 제어 서브-회로(302)에 결합되고 발광 디바이스(L)의 캐소드가 제2 동작 전압 단자(VL2)에 결합되는 경우, 제4 트랜지스터(T4)의 제1 전극이 제1 제어 서브-회로(301)에 결합되고 제4 트랜지스터(T4)의 제2 전극이 발광 디바이스(L)의 애노드에 결합된다.
제1 제어 서브-회로(301)가 전술한 바와 같이 구성될 때, 제4 트랜지스터(T4)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극에 결합된다.
본 개시내용의 다른 실시예에 따르면, 도 4의 각각의 서브-회로의 구조는 도 4에 도시된 구조를 예로 들어서 설명될 것이다.
도 6은 발광 디바이스(L), 제1 제어 서브-회로 및 제2 제어 서브-회로 사이의 접속을 제외하고, 도 5의 서브-회로들의 구조들과 유사한, 도 4의 서브-회로들의 구조들의 개략도이다. 도 4 및 도 6을 참조하면, 발광 디바이스(L)의 애노드는 제1 동작 전압 단자(VL1)에 결합되고, 발광 디바이스(L)의 캐소드는 제1 트랜지스터(T1)의 제1 전극에 결합된다. 제4 트랜지스터(T4)의 제1 전극은 제1 제어 서브-회로(301)에 결합되고, 그것의 제2 전극은 제2 동작 전압 단자(VL2)에 결합된다.
본 개시내용의 실시예에 따르면, 도 7에 도시된 바와 같이, 구동 서브-회로(10)는 구동 트랜지스터(Td) 및 제2 커패시터(C2)를 포함하고, 구동 트랜지스터(Td)의 게이트 전극은 제2 커패시터(C2)의 하나의 단자에 결합되고, 제2 커패시터(C2)의 다른 단자는 제2 전압 단자(V2)에 결합된다. 제2 전압 단자(V2)는 제1 전압 단자(V1)와 동일할 수 있고, 접지 단자(GND)일 수 있다. 대안적으로, 제2 전압 단자(V2)가 제1 동작 전압 단자(VL1)에 가까이 있기 때문에, 회로 레이아웃 설계를 더 간단하게 하기 위해, 제2 전압 단자(V2)는 제1 동작 전압 단자(VL1)에 의해 출력되는 제1 동작 전압(VDD)을 수신하기 위해 제1 동작 전압 단자(VL1)에 결합될 수 있다.
구동 트랜지스터(Td)의 게이트 전극이 제2 커패시터(C2)의 하나의 단자에 결합되고, 구동 트랜지스터(Td)의 제1 전극이 기입 서브-회로(20)에 결합되고, 구동 트랜지스터(Td)의 제2 전극이 그레이 스케일 제어 서브-회로(30)에 결합된다. 그레이 스케일 제어 서브-회로(30)가 전술한 바와 같이 구성될 때, 구동 트랜지스터(Td)의 제2 전극은 제2 트랜지스터(T2)의 제1 전극에 결합된다.
본 개시내용의 실시예에 따르면, 기입 서브-회로(20)는 제5 트랜지스터(T5)를 포함한다.
제5 트랜지스터(T5)의 게이트 전극이 제1 스캐닝 신호 단자(G_A)에 결합되고, 제5 트랜지스터(T5)의 제1 전극이 제1 데이터 신호 단자(D_A)에 결합되고, 제5 트랜지스터(T5)의 제2 전극이 구동 서브-회로(10)에 결합된다. 구동 서브-회로(10)가 전술한 바와 같이 구성될 때, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(Td)의 제1 전극에 결합된다.
구동 서브-회로(10) 내의 구동 트랜지스터(Td)가 포화 영역에서 동작할 때, 구동 트랜지스터(Td)는 그의 게이트 전압 및 소스 전압에 따라 구동 전류(I)를 생성할 수 있다. 구동 전류 공식 I=K(Vgs-Vth)2으로부터 도출될 수 있는 바와 같이, 구동 전류(I)는 구동 트랜지스터(Td)의 임계 전압(Vth)에 의해 영향을 받는다. 구동 트랜지스터(Td)의 임계 전압(Vth)이 동작 프로세스 동안 시프트(shift)하고, 상이한 서브-픽셀들에서의 구동 트랜지스터들(Td)의 임계 전압들(Vth)의 시프트 양들이 반드시 동일하지는 않기 때문에, 동일한 그레이 스케일 데이터가 디스플레이될 때 상이한 서브-픽셀들에서의 구동 트랜지스터들(Td)에 의해 생성되는 구동 전류들(I)은 상이하고, 결과로서, 상이한 서브-픽셀들에서의 발광 디바이스들(L)의 휘도가 불균일하고, 디스플레이 효과가 영향을 받을 수 있다.
상기한 문제를 해결하기 위해, 본 개시내용의 실시예에 따른 구동 회로(01)는 도 7에 도시된 바와 같이, 보상 서브-회로(40)를 추가로 포함한다.
보상 서브-회로(40)는 제1 스캐닝 신호 단자(G_A) 및 구동 서브-회로(10)에 결합된다. 보상 서브-회로(40)는 제1 스캐닝 신호 단자(G_A)의 제어 하에서 구동 서브-회로(10)의 임계 전압을 보상하도록 구성된다. 구동 서브-회로(10)가 전술한 바와 같이 구성될 때, 보상 서브-회로(40)는 구동 트랜지스터(Td)의 임계 전압(Vth)을 보상할 수 있다. 임계 전압(Vth)을 보상하는 특정 프로세스는 후술될 것이다.
예시적으로, 보상 서브-회로(40)는 제6 트랜지스터(T6)를 포함할 수 있다.
제6 트랜지스터(T6)의 게이트 전극은 제1 스캐닝 신호 단자(G_A)에 결합되고, 제6 트랜지스터(T6)의 제1 및 제2 전극들은 구동 서브-회로(10)에 결합된다. 구동 서브-회로(10)가 전술한 바와 같이 구성될 때, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(Td)의 제2 전극에 결합되고, 제6 트랜지스터(T6)의 제2 전극은 구동 트랜지스터(Td)의 게이트 전극에 결합된다.
또한, 구동 서브-회로(10)에 남아 있는 이전 이미지 프레임의 신호가 다음 이미지 프레임의 디스플레이에 영향을 미칠 수 있다고 고려하면, 본 개시내용의 실시예에 따른 구동 회로(01)는 도 7에 도시된 바와 같이 리셋 서브-회로(50)를 추가로 포함한다.
리셋 서브-회로(50)는 리셋 전압 단자(VINT), 리셋 제어 신호 단자(RS), 및 구동 서브-회로(10)에 결합된다. 리셋 서브-회로(50)는 리셋 전압 단자(VINT)에 의해 제공되는 리셋 전압을 리셋 제어 신호 단자(RS)의 제어 하에서 구동 서브-회로(10)에 송신하도록 구성된다.
리셋 서브-회로(50)는 제7 트랜지스터(T7)를 포함한다.
제7 트랜지스터(T7)는 리셋 제어 신호 단자(RS)에 결합된 게이트 전극, 리셋 전압 단자(VINT)에 결합된 제1 전극, 및 구동 서브-회로(10)에 결합된 제2 전극을 갖는다. 구동 서브-회로(10)가 전술한 바와 같이 구성될 때, 제7 트랜지스터(T7)의 제1 전극은 구동 트랜지스터(Td)의 게이트 전극에 결합된다.
도 7은 구동 요소(100)와 발광 디바이스(L)가 도 1에 예시된 바와 같이 결합되는 것을 예시한다는 점에 유의해야 한다. 구동 요소(100)와 발광 디바이스(L)가 도 2에 도시된 바와 같이 결합될 때, 보상 서브-회로(40) 및 리셋 서브-회로(50)의 특정 구조들 및 접속은 전술한 것들과 동일하고, 구동 서브-회로(10), 기입 서브-회로(20), 그레이 스케일 제어 서브-회로(30), 보상 서브-회로(40), 및 리셋 서브-회로(50)를 갖는 구동 회로(01)의 구조는 도 8에 도시된다.
또한, 도 5 내지 도 8에서는, 모든 트랜지스터들이 P-타입 트랜지스터들인 예를 들어서 설명이 주어진다. 본 개시내용의 일부 실시예들에서, 각각의 서브-회로 내의 트랜지스터들은 또한 N-타입 트랜지스터들일 수 있다. 트랜지스터의 제1 전극은 소스 전극일 수 있고, 트랜지스터의 제2 전극은 드레인 전극일 수 있다. 대안적으로, 트랜지스터의 제1 전극은 드레인 전극일 수 있고, 트랜지스터의 제2 전극은 소스 전극일 수 있다.
하나의 이미지 프레임에서의 구동 회로(01)의 동작은 도 7에 도시된 구동 회로(01)의 구조를 예로 들어서 이하에서 상세히 설명될 것이다.
본 개시내용의 일부 실시예들에서, 구동 회로(01)를 갖는 서브-픽셀이 더 많은 그레이 스케일을 디스플레이하고 더 나은 디스플레이 효과를 가질 수 있게 하기 위해, 구동 회로(01)는 하나의 이미지 프레임 내에서 복수의 스캐닝 주기(S)에서 동작할 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 하나의 이미지 프레임에서 3개의 스캐닝 주기(S1, S2, 및 S3)가 제공되는 경우를 예로 들어서 설명이 주어질 것이다.
각각의 스캐닝 주기는 3개의 스테이지: 제1 스테이지(t1), 제2 스테이지(t2) 및 제3 스테이지(t3)로 분할될 수 있다.
제1 스캐닝 주기(S1)를 예로 들면, 제1 스테이지(t1)에서, 리셋 제어 신호 단자(RS)에 로우 레벨이 입력되고, 제7 트랜지스터(T7)가 턴온되고, 리셋 전압 단자(VINT)에 의해 제공되는 리셋 전압이 구동 트랜지스터(Td)의 게이트 전극을 리셋하기 위해 제7 트랜지스터(T7)를 통해 구동 트랜지스터(Td)의 게이트 전극에 송신되고, 그에 의해 구동 트랜지스터(Td)에 남아 있는 이전 이미지 프레임의 전압이 현재 이미지 프레임의 디스플레이에 영향을 미치는 것을 방지한다. 이때, 노드(N1)에서의 전압은 리셋 전압 단자(VINT)에 의해 제공되는 리셋 전압이다.
본 개시내용의 실시예에 따르면, 리셋 전압은 로우 레벨일 수 있고, 이는 구동 트랜지스터(Td)가 온 상태에 근접하지만 턴온되지는 않게 하여, 후속 데이터 기입 스테이지 동안 구동 트랜지스터(Td)의 게이트 전극을 충전하기 위해 준비하게 하고, 따라서 제1 데이터 전압(Vdata_A)이 구동 트랜지스터(Td)의 게이트 전극을 더 신속하게 충전할 수 있다. 따라서, 후속 데이터 기입 스테이지에서, 상이한 데이터 전압들이 구동 트랜지스터들에 기입될 때, 데이터 전압의 기입 시간이 감소될 수 있으므로, 모든 구동 트랜지스터들(Td)의 응답 시간뿐만 아니라 데이터 전압의 기입 시간이 전체 디스플레이 패널의 모든 구동 회로들에 대해 거의 동일할 수 있고, 전체 디스플레이 패널에 대해 디스플레이 균일성이 향상될 수 있다.
제1 스테이지(t1)는 리셋 스테이지로 지칭될 수 있다.
제2 스테이지(t2)에서, 제1 및 제2 스캐닝 신호 단자들(G_A 및 G_B)에 로우 레벨이 입력된다. 제5 및 제6 트랜지스터들(T5 및 T6)은 제1 스캐닝 신호 단자(G_A)의 제어 하에서 턴온된다. 제1 데이터 신호 단자(D_A)로부터 공급된 제1 데이터 전압(Vdata_A)은 제5 트랜지스터(T5)를 통해 구동 트랜지스터(Td)의 제1 전극에 송신된다.
제6 트랜지스터(T6)가 턴온될 때, 구동 트랜지스터(Td)의 게이트 전극과 제2 전극은 전기적으로 결합되어, 구동 트랜지스터(Td)가 다이오드로서 역할을 한다. 이때, 제1 데이터 전압(Vdata_A)은 구동 트랜지스터(Td)가 턴오프될 때까지 구동 트랜지스터(Td)의 게이트 전극을 충전한다. 구동 트랜지스터(Td)가 턴오프될 때, 구동 트랜지스터(Td)의 게이트-소스 전압(Vgs)은 Vth, 즉, Vg-Vs=Vth와 같다. 이때, 구동 트랜지스터(Td)의 게이트 전극에서의 전압(즉, 노드(N1)에서의 전압)은 Vg = Vs+Vth = Vdata_A+Vth일 수 있다. 이 경우, 제1 데이터 전압(Vdata_A)은 구동 트랜지스터(Td)의 게이트 전극에 기입된다.
또한, 제3 트랜지스터(T3)는 제2 스캐닝 신호 단자(G_B)의 제어 하에서 턴온되고, 제2 데이터 신호 단자(D_B)로부터 제공되는 제2 데이터 전압(Vdata_B)은 제3 트랜지스터(T3)를 통해 제4 트랜지스터(T4)의 게이트 전극에 송신된다. 노드(N2)에서의 전압은 Vdata_B이다.
제1 스캐닝 신호 단자(G_A) 및 제2 스캐닝 신호 단자(G_B)에 다시 로우 레벨이 입력될 때까지, 노드(N1) 및 노드(N2)에서의 전위들은 제1 커패시터(C1) 및 제2 커패시터(C2)의 작용 하에서 일정하게 유지된다.
제2 스테이지(t2)는 데이터 기입 스테이지일 수 있다.
제3 스테이지(t3)에서, 도 9에 도시된 바와 같이, 방출 제어 신호 단자(EM)는 로우 레벨을 제공하고, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴온된다.
또한, 제2 데이터 신호 단자(D_B)에 의해 제공되는 제2 데이터 전압(Vdata_B)은 하이 레벨(VGH) 및 로우 레벨(VGL)의 2개의 상태를 갖는다. 제4 트랜지스터(T4)의 게이트 전극이 하이 레벨을 수신할 때 제4 트랜지스터(T4)가 턴오프되고, 제4 트랜지스터(T4)의 게이트 전극이 로우 레벨을 수신할 때 제4 트랜지스터(T4)가 턴온되는 것이 구성될 수 있다.
도 9에서는, 제3 스테이지(T3)에서, 제2 데이터 전압(Vdata_B)은 로우 레벨에 있고, 이 때, 제2 스캐닝 신호 단자(G_B)에서의 전압은 로우 레벨로부터 하이 레벨로 변경하고, 제3 트랜지스터(T3)는 턴오프된다. 그러나, 제1 커패시터(C1)로 인해, 노드(N2)에서의 전위는 제2 스테이지(t2)에서와 같이 여전히 하이 레벨로 유지되고, 따라서 제4 트랜지스터(T4)는 턴오프되고, 발광 디바이스(L)는 이때 발광하지 않는다. 따라서, 하나의 이미지 프레임 내의 발광 디바이스의 발광 지속기간은, 발광 디바이스(L)가 스캐닝 주기 내에서 발광하지 않도록 제어함으로써, 전체적으로 감소될 수 있다.
대안적으로, 도 9에 도시된 타이밍도와 달리, Vdata_B는 제2 주기(t2)에서 로우 레벨로 설정되어, 제4 트랜지스터(T4)가 제3 스테이지(t3)에서 턴온되게 하고, 이 경우, 제1 동작 전압 단자(VL1)와 제2 동작 전압 단자(VL2) 사이의 전류 경로가 온이 된다. 이때, 포화 영역에서 동작하는 구동 트랜지스터(Td)에 의해 생성되는 구동 전류(I)는 전류 경로를 통해 발광 디바이스(L)에 송신되므로, 발광 디바이스(L)는 발광한다.
구동 전류(I)는 다음 식을 충족한다:
I=K(Vgs-Vth)2=K(Vg-Vs-Vth)2=K(Vdata_A+Vth-VDD-Vth)2=K(Vdata_A-VDD)2.
여기서 K=1/2Cox(μW/L), Cox, μ, W, 및 L은 각각 구동 트랜지스터(Td)의 단위 면적당 채널 용량(channel capacitance per unit area), 채널 이동도, 채널 폭, 및 채널 길이이다. 따라서, K는 상수이다.
구동 전류(I)의 공식으로부터 알 수 있는 바와 같이, 구동 전류(I)는 구동 트랜지스터(Td)의 임계 전압(Vth)과 독립적이다. 따라서, 구동 전류(I)의 크기는 구동 트랜지스터(Td)의 임계 전압(Vth)의 시프트로 인해 변경되지 않는다.
제3 스테이지(t3)는 발광 스테이지일 수 있다.
제1 스캐닝 주기(S1)에서의 구동 회로(01)의 동작은 위에서 설명되었다. 나머지 스캐닝 주기들에서의 구동 회로(01)의 동작은 전술한 것과 동일하고, 여기서 설명되지 않을 것이다.
차이점은, 일 양태에서, 제1 데이터 신호 단자(D_A)로부터 공급되는 제1 데이터 전압(Vdata_A)의 크기가 발광 디바이스(L)를 통해 흐르는 구동 전류(I)의 크기를 변경하도록 변경될 수 있고, 다른 양태에서, 제2 데이터 신호 단자(D_B)로부터 공급되는 제2 데이터 전압(Vdata_B)의 크기도 변경될 수 있다는 것이다. 예를 들어, 도 9를 참조하면, Vdata_B는 제2 스캐닝 주기(S2)의 제2 스테이지(t2)에서 로우 레벨로 설정될 수 있고, 그에 의해 제2 스캐닝 주기(S2)에서 제4 트랜지스터(T4)가 턴온되게 하고, 따라서 발광 디바이스(L)는 제2 스캐닝 주기(S2)에서 발광하여 하나의 이미지 프레임 내의 발광 디바이스(L)의 유효 발광 휘도를 변경한다. 따라서, Vdata_B는 구동 전류(I)를 발광 디바이스(L)에 송신할 때를 결정할 수 있다. 또 다른 양태에서, 방출 제어 신호 단자(EM)가 로우 레벨을 공급하는 지속기간이 제어될 수 있다. 예를 들어, 방출 제어 신호 단자(EM)로부터 공급되는 신호의 듀티 비(duty ratio)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 온-상태 지속기간들을 제어하도록 제어될 수 있어, 구동 전류(I)가 흐르는 전류 경로의 온-상태 지속기간을 제어할 수 있다.
요약하면, 이미지 프레임 내의 구동 회로(01) 내의 발광 디바이스(L)의 유효 발광 휘도는, 이미지 프레임 내의 스캐닝 주기들의 수, 각각의 스캐닝 주기의 지속기간, 제1 데이터 전압(Vdata_A), 제2 데이터 전압(Vdata_B), 및 방출 제어 신호 단자(EM)에 의해 제공되는 방출 제어 신호와 같은 복수의 인자에 의해 결정될 수 있으므로, 구동 회로(01)를 갖는 서브-픽셀에 의해 디스플레이되는 그레이 스케일들의 수가 증가될 수 있고, 디스플레이 패널은 더 풍부하고 더 미세한 이미지를 디스플레이할 수 있다.
또한, 도 7에 도시된 바와 같이, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 게이트 전극들은 제1 스캐닝 신호 단자(G_A)에 결합되고, 제3 트랜지스터(T3)의 게이트 전극은 제2 스캐닝 신호 단자(G_B)에 결합된다. 도 9는 제1 스캐닝 신호 단자(G_A) 및 제2 스캐닝 신호 단자(G_B)에 입력된 신호들이 동일한 예를 도시한다.
본 개시내용의 일부 실시예들에서, 도 12에 도시된 바와 같이, 하나의 스캐닝 주기 S 동안, 제2 스캐닝 신호 단자(G_B)로부터 입력되는 액티브 신호가 지연될 수 있다. 예를 들어, 제2 스테이지(t2) 동안, 제2 스캐닝 신호 단자(G_B)로부터 입력되는 액티브 신호는 제1 스캐닝 신호 단자(G_A)로부터 입력되는 액티브 신호에 대해 지연된다.
액티브 신호는, 이 액티브 신호를 수신하는 서브-회로를 온 상태로 만들 수 있는 레벨 신호, 예를 들어, 로우 레벨이다. 이 경우, 제2 스캐닝 신호 단자(G_B)로부터 액티브 신호를 수신하는 그레이 스케일 제어 서브-회로(30)가 턴온되는 시간은 제1 스캐닝 신호 단자(G_A)로부터 액티브 신호를 수신하는 기입 서브-회로(20)가 턴온되는 시간보다 더 늦다.
또한, 서브-회로가 트랜지스터를 포함할 때, 액티브 신호는 액티브 신호에 의해 제어되는 트랜지스터가 턴온되게 할 수 있는 레벨 신호를 지칭한다. 예를 들어, 그레이 스케일 제어 서브-회로(30)가 제3 트랜지스터(T3)를 포함하고, 기입 서브-회로(20)가 제5 트랜지스터(T5)를 포함하고, 보상 서브-회로(40)가 제6 트랜지스터(T6)를 포함할 때, 제1 스캐닝 신호 단자(G_A)에 의해 제어되는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온되는 시간은 제2 스캐닝 신호 단자(G_B)에 의해 제어되는 제3 트랜지스터(T3)가 턴온되는 시간보다 더 이르다. 트랜지스터가 P-타입 트랜지스터일 때, 액티브 신호는 로우 레벨이다.
이러한 방식으로, 제4 트랜지스터(T4)가 턴온되는 시간이 지연될 수 있고, 그에 의해 제2 트랜지스터(T2)에 의해 생성되는 누설 전류가 제4 트랜지스터(T4)를 통해 발광 디바이스(L) 내로 흘러서 잘못된 발광(false light emission)의 현상을 야기하는 것을 방지할 수 있다. 즉, 본 개시내용의 실시예에 따르면, 제1 데이터 신호 단자(D_A)에 의해 제공되는 제1 데이터 전압(Vdata_A)이 구동 트랜지스터(Td)에 기입되는 상태가 안정화되고, 구동 트랜지스터(Td)에 의해 생성되는 구동 전류(I)가 안정화된 후에, 제3 트랜지스터(T3)는 턴온되고, 제4 트랜지스터(T4)는, 안정화된 구동 전류(I)를 발광 디바이스(L)에 송신하여 발광 디바이스(L)의 휘도가 안정적으로 되게 하기 위해, 턴온되도록 제어된다.
상기한 것은 도 7에 도시된 구조를 예로 든 설명이고, 도 8에 도시된 구동 회로(01)의 동작 프로세스는 상기한 것과 동일하고, 여기서는 설명되지 않을 것이다.
본 개시내용의 일부 실시예들은 디스플레이 패널을 포함하는 디스플레이 장치를 제공하고, 디스플레이 패널의 디스플레이 영역은 도 10에 도시된 바와 같이 복수의 서브-픽셀들(02)을 가지며, 서브-픽셀들(02) 중 적어도 하나에는 위에서 설명된 바와 같은 구동 회로들(01) 중 어느 하나가 내부에 제공된다.
서브-픽셀들(02)은 서로 교차하도록 수평 방향 및 수직 방향으로 배열되는 제1 스캐닝 신호 라인들(G_A) 및 제1 데이터 신호 라인들(D_A)에 의해 정의될 수 있다. 또한, 제2 스캐닝 신호 라인(G_B)은 제1 스캐닝 신호 라인(G_A)에 평행하게 배치될 수 있고, 제2 데이터 신호 라인(D_B)은 제1 데이터 신호 라인(D_A)에 평행하게 배치될 수 있다.
도 10으로부터 알 수 있는 바와 같이, 동일한 행에 위치된 서브-픽셀들의 구동 회로들(01) 내의 제1 트랜지스터들(T1)은 동일한 방출 제어 신호 단자(EM)에 결합된다. 이 경우, 방출 제어 신호 단자(EM)가 액티브 신호, 예를 들어, 도 9에 도시된 바와 같은 로우 레벨을 공급할 때, 동일한 행 내의 제1 트랜지스터들(T1) 및 제2 트랜지스터들(T2) 각각은 턴온된다.
이에 기초하여, 동일한 행 내의 상이한 서브-픽셀들의 휘도가 개별적으로 제어될 수 있게 하기 위해, 제3 트랜지스터(T3)는 제2 스캐닝 신호 단자(G_B)를 통해 액티브 신호를 입력함으로써 턴온되도록 제어될 수 있고, 그 다음에, 제3 트랜지스터(T3)가 턴온된 후, 제2 데이터 신호 단자(D_B)를 통해 제공되는 제2 데이터 전압(Vdata_B)이 액티브 신호일 때, 제4 트랜지스터(T4)는 턴온되도록 제어되므로, 제1 동작 전압 단자(VL1)와 제2 동작 전압 단자(VL2) 사이의 전류 경로가 온이 된다.
구동 트랜지스터(Td)에 의해 생성되는 구동 전류(I)는 전류 경로를 통해 발광 디바이스(L)에 송신될 수 있다. 이 전류 경로가 온인 지속기간이 길수록, 스캐닝 주기(S) 내의 발광 디바이스(L)의 유효 발광 휘도가 더 높아진다. 또한, 구동 전류(I)의 크기는 제1 데이터 신호 단자(D_A)에 의해 제공되는 제1 데이터 전압(Vdata_A)의 크기를 조정함으로써 조정될 수 있다. 구동 전류(I)가 클수록, 스캐닝 주기(S) 내의 발광 디바이스(L)의 유효 발광 휘도가 더 높아진다.
본 개시내용의 실시예에 따르면, 도 9에 도시된 바와 같이, 하나의 이미지 프레임 내에 3개의 스캐닝 주기(S1, S2, 및 S3)가 있다. 3개의 스캐닝 주기에서의 제3 스테이지(t3)는 서로 상이하다. 따라서, 하나 이상의 스캐닝 주기는 발광 디바이스의 원하는 발광 지속기간에 따라 선택될 수 있으므로, 발광 디바이스는 하나 이상의 스캐닝 주기 내의 제3 스테이지(t3)에서 발광하여 8개의 상이한 그레이 스케일을 가능하게 한다. 본 개시내용의 다른 실시예에 따르면, 하나의 이미지 프레임의 복수의 스캐닝 주기들 내의 제3 스테이지들은 서로 동일할 수 있다. 따라서, 하나 이상의 스캐닝 주기는 발광 디바이스의 원하는 발광 지속기간에 따라 선택될 수 있으므로, 발광 디바이스는 발광 디바이스의 발광 지속기간을 변경하기 위해 하나 이상의 스캐닝 주기 내의 제3 스테이지(t3)에서 발광하여, 4개의 상이한 그레이 스케일을 가능하게 한다.
하나의 이미지 프레임 내에 복수의 스캐닝 주기가 있고 스캐닝 주기들의 길이들이 서로 상이하다는 조건 하에서, 발광 디바이스의 발광 지속기간 및 유효 발광 휘도의 조정가능한 범위들이 확대될 수 있고, 디스플레이 패널에 의해 디스플레이될 수 있는 그레이 스케일들의 수가 풍부하게 된다는 것을 알 수 있다.
요약하면, 통상적으로, 방출 제어 신호 단자(EM)에 의해 제공되는 방출 제어 신호의 제어 하에서, 동일한 행 내의 구동 회로들(01) 내의 모든 서브-픽셀들은 동시에 발광할 수 있지만, 각각의 서브-픽셀의 발광 휘도 및 발광 지속기간은 개별적으로 제어될 수 없다. 그러나, 본 개시내용에 의해 제공되는 구동 회로에 따르면, 단일 서브-픽셀의 발광 휘도의 개별적인 조정은 방출 제어 신호 단자(EM), 제1 스캐닝 신호 단자(G_A), 제2 스캐닝 신호 단자(G_B), 제1 데이터 신호 단자(D_A), 및 제2 데이터 신호 단자(D_B)의 협력 하에서 실현될 수 있다.
디스플레이 장치는 디스플레이, 텔레비전, 디지털 포토 프레임, 모바일 폰, 또는 태블릿 컴퓨터와 같은 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다는 점에 유의해야 한다. 디스플레이 장치는 전술한 실시예들에서 제공된 구동 회로(01)와 동일한 기술적 효과들을 달성할 수 있고, 세부사항들은 여기서 설명되지 않을 것이다.
본 개시내용의 일부 실시예들은 전술한 바와 같은 구동 회로(01)를 구동하기 위한 방법을 제공하고, 구동 회로는 이미지 프레임 내의 복수의 스캐닝 주기들에서 동작한다.
구동 회로(01) 내의 그레이 스케일 제어 서브-회로(30)는 제1 제어 서브-회로(301) 및 제2 제어 서브-회로(302)를 포함한다.
하나의 스캐닝 주기 S(예를 들어, 제1 스캐닝 주기 S1)에서, 구동 회로를 구동하기 위한 방법은 도 11에 도시된 바와 같은 단계들 S100 내지 S103을 포함한다.
단계 S101은 제1 스캐닝 신호 단자(G_A)에 제1 스캐닝 신호를 제공하고, 제1 데이터 신호 단자(D_A)에 제1 데이터 전압(Vdata_A)을 제공하고, 제1 데이터 전압(Vdata_A)을 기입 서브-회로(20)를 통해 구동 서브-회로(10)에 기입하는 단계를 포함한다.
도 9에 도시된 바와 같이, 하나의 스캐닝 주기 S에서, 제1 스캐닝 신호 단자(G_A)에 의해 제공되는 신호는 하이 레벨 상태와 로우 레벨 상태의 2개의 상태를 갖는다. 본 개시내용의 실시예에서, 제1 스캐닝 신호 단자(G_A)에 입력되는 로우 레벨은 기입 서브-회로(20)를 턴온하기 위한 액티브 신호로서 역할을 할 수 있다. 하이 레벨이 제1 스캐닝 신호 단자(G_A)에 입력될 때, 기입 서브-회로(20)는 턴오프된다.
단계 S102는 제2 스캐닝 신호 단자(G_B)에 제2 스캐닝 신호를 제공하고, 제2 데이터 신호 단자(D_B)에 제2 데이터 전압(Vdata_B)을 제공하여, 제2 스캐닝 신호 및 제2 데이터 전압(Vdata_B)의 제어 하에서 제2 제어 서브-회로(302)를 턴온 또는 턴오프시키는 단계를 포함한다.
제1 제어 서브-회로(301) 및 제2 제어 서브-회로(302)의 온-상태 지속기간들을 제어함으로써, 전류 경로의 온-상태 지속기간을 제어하는 목적이 달성될 수 있다.
도 9에 도시된 바와 같이, 제2 스캐닝 신호 단자(G_B) 및 제2 데이터 전압 단자(D_B)는 하이 레벨과 로우 레벨의 2개의 상태를 갖는다. 본 개시내용의 실시예에서, 제2 스캐닝 신호 단자(G_B) 및 제2 데이터 전압 단자(D_B)에 입력되는 로우 레벨은 제2 제어 서브-회로(302)를 턴온하기 위한 액티브 신호로서 역할을 할 수 있다. 다른 상태들에서, 제2 제어 서브-회로(302)는 턴오프된다.
단계들 S101 및 S102는 도 9에 도시된 스캐닝 주기 내의 제2 스테이지(t2)에서 수행될 수 있다는 점에 유의해야 한다.
또한, 구동 회로(01)가 보상 서브-회로(40)를 추가로 포함하는 경우에, 제1 스캐닝 신호가 제2 스테이지(t2)에서 제1 스캐닝 신호 단자(G_A)에 입력될 때, 보상 서브-회로(40)는 턴온되어, 구동 서브-회로(10) 내의 구동 트랜지스터(Td)의 임계 전압(Vth)을 보상한다.
단계 S103은 방출 제어 신호 단자(EM)에 방출 제어 신호를 제공하고, 제1 동작 전압 단자(VL1)로부터 공급되는 제1 동작 전압(VDD)을 제1 제어 서브-회로(301)를 통해 구동 서브-회로(10)에 송신하여, 방출 제어 신호, 제1 스캐닝 신호, 제2 스캐닝 신호, 및 제2 데이터 전압(Vdata_B)의 제어 하에서 제1 동작 전압(VDD) 및 제1 데이터 전압(Vdata_A)에 기초하여 발광 디바이스(L)를 발광시키는 단계를 포함한다. 도 9에 도시된 바와 같이, 방출 제어 신호 단자(EM)는 하이 레벨과 로우 레벨의 2개의 상태를 갖는다. 본 개시내용의 실시예들에서, 방출 제어 신호 단자(EM)에 의해 제공되는 로우 레벨은 제1 제어 서브-회로(301)를 턴온하기 위한 액티브 신호로서 역할을 할 수 있다. 방출 제어 신호 단자(EM)가 하이 레벨을 제공할 때, 제1 제어 서브-회로(301)는 턴오프된다.
실시예에서, 구동 서브-회로(10)는 제1 데이터 전압(Vdata_A) 및 제1 동작 전압(VDD)에 따라 구동 전류(I)를 생성한다. 구동 전류(I)는 제1 제어 서브-회로(301)를 통해 제2 제어 서브-회로(302)에 송신된다. 제1 제어 서브-회로(301)와 제2 제어 서브-회로(302)는 둘 다 턴온되기 때문에, 제1 동작 전압 단자(VL1)와 제2 동작 전압 단자(VL2) 사이의 전류 경로는 온이 되고, 구동 전류(I)는 전류 경로를 통해 발광 디바이스(L)에 송신된다. 발광 디바이스(L)는 전류 경로에서 구동 전류(I)를 수신하고 발광한다.
단계 S103은 도 9에 도시된 스캐닝 주기 내의 제3 스테이지(t3)에서 수행될 수 있다는 점에 유의해야 한다.
또한, 구동 회로(10)가 리셋 서브-회로(50)를 추가로 포함하는 경우에, 구동 회로를 구동하기 위한 방법은 단계 S101 전에 도 11에 도시된 바와 같은 단계 S100을 추가로 포함한다.
단계 S100에서, 리셋 제어 신호 단자(RS)에 리셋 제어 신호가 제공되고, 리셋 전압 단자(VINT)에 리셋 전압이 제공되고, 리셋 전압은 리셋 서브-회로(50)를 통해 구동 서브-회로(10)에 송신된다.
도 9에 도시된 바와 같이, 리셋 제어 신호 단자(RS)는 하이 레벨과 로우 레벨의 2개의 상태를 갖는다. 본 개시내용의 실시예에서, 리셋 제어 신호 단자(RS)에 입력되는 로우 레벨은 리셋 서브-회로(50)를 턴온하기 위한 액티브 신호로서 역할을 할 수 있다. 리셋 제어 신호 단자(RS)가 하이 레벨을 제공할 때, 리셋 서브-회로(50)는 턴오프된다.
구동 서브-회로(10) 내의 구동 트랜지스터(Td)의 게이트 전극은 단계(S100)에 의해 리셋될 수 있다.
단계 S100은 도 9에 도시된 바와 같은 스캐닝 주기 내의 제1 스테이지(t1)에서 수행될 수 있다.
구동 회로(10) 내의 각각의 서브-회로의 구조가 도 7 또는 도 8에 도시된 바와 같을 때, 구동 회로(10)를 구동하기 위한 방법은 전술한 실시예에서의 구동 회로(10)의 동작 프로세스에 관한 설명에서 상세히 설명되었고, 여기서는 설명되지 않을 것이라는 점에 유의해야 한다. 또한, 구동 회로를 구동하기 위한 방법은 전술한 실시예에서 제공된 구동 회로와 동일한 기술적 효과들을 가지며, 여기서는 설명되지 않을 것이다.
또한, 실시예에서, 제1 데이터 전압(Vdata_A)이 기입 서브-회로(20)를 통해 구동 서브-회로(10)에 안정적으로 기입된 후에 제2 제어 서브-회로(302)가 턴온될 수 있게 하기 위해, 도 12에 도시된 바와 같이, 스캐닝 주기(S)의 제2 스테이지(t2)에서, 제2 스캐닝 신호 단자(G_B)가 액티브 신호를 제공하는 시간은 제1 스캐닝 신호 단자(G_A)가 액티브 신호를 제공하는 시간보다 더 늦다. 따라서, 구동 서브-회로(10)에 의해 생성되는 구동 전류(I)가 안정된 후에, 제2 제어 서브-회로(302)는 턴온되어 전류 경로가 온 상태로 되게 한다. 액티브 신호는 위에서 설명되었고 여기서 설명되지 않을 것이다.
또한, 구동 서브-회로(10)가 구동 트랜지스터(Td) 및 제2 커패시터(C2)를 포함하는 경우에, 구동 트랜지스터(Td)의 게이트 전극은 제2 커패시터(C2)의 하나의 단자에 결합되고, 제2 커패시터(C2)의 다른 단자는 제2 전압 단자(V2)에 결합되고, 제2 전압 단자(V2)는 제1 동작 전압 단자(VL1)에 가까이 있기 때문에, 제2 전압 단자(V2)에 입력되는 전압은 회로 레이아웃 설계를 더 간단하게 하기 위해 제1 동작 전압 단자(VL1)에 입력되는 전압과 동일하다. 이러한 방식으로, 제1 동작 전압 단자(VL1)는 제2 전압 단자(V2)에 전기적으로 결합될 수 있다. 구동 서브-회로(10)가 동작할 때, 제1 동작 전압 단자(VL1)에 의해 제공되는 제1 동작 전압(VDD)은 제2 전압 단자(V2)에 송신될 수 있다.
본 개시내용의 다른 실시예에 따르면, 도 13에 도시된 바와 같이, 구동 요소(100)는 제2 그레이 스케일 제어 서브-회로(302), 구동 트랜지스터(Td), 및 제2 트랜지스터(T2)만을 포함할 수 있다. 구동 트랜지스터(Td)는 제3 전압 단자(V3)로부터 제공되는 소스 신호 및 제4 전압 단자(V4)로부터 제공되는 게이트 신호에 따라 발광 디바이스(L)를 구동하기 위한 구동 전류를 생성할 수 있다는 점이 이해될 수 있다. 발광 디바이스(L)의 구동 지속기간은 제2 트랜지스터(T2) 및 제2 제어 서브-회로(302)에 의해 제어될 수 있다.
도 14를 참조하면, 본 개시내용의 실시예에 따르면, 구동 서브-회로(10)는 제4 전압 단자(V4)에 결합된 게이트 전극, 기입 서브-회로에 결합된 제1 전극, 및 그레이 스케일 제어 서브-회로에 결합된 제2 전극을 갖는 구동 트랜지스터(Td)만을 포함할 수 있다. 제4 전압 단자(V4)는 구동 트랜지스터(Td)를 턴온하기 위해 구동 트랜지스터(Td)의 게이트 전극에 적절한 전압 신호를 제공하도록 구성된다.
상기한 설명은 단지 본 개시내용의 특정 실시예들에 대한 것이며, 본 개시내용의 범위는 그에 제한되지 않고, 본 개시내용의 기술적 범위 내에서 본 기술분야의 임의의 통상의 기술자에 의해 용이하게 생각될 수 있는 변경들 또는 대체들은 본 개시내용의 범위 내에 있어야 한다. 따라서, 본 개시내용의 보호 범위는 청구항들의 보호 범위에 따를 것이다.

Claims (21)

  1. 구동될 요소(to-be-driven element)를 구동하기 위한 구동 요소(driving element)를 포함하는 구동 회로로서,
    상기 구동 요소와 상기 구동될 요소는 제1 동작 전압 단자와 제2 동작 전압 단자 사이에 직렬로 결합되고; 상기 구동 요소는 상기 구동될 요소에 구동 신호를 제공하고 상기 제1 동작 전압 단자와 상기 제2 동작 전압 단자 사이의 전류 경로의 온-상태 지속기간(on-state duration)을 제어하도록 구성되고;
    상기 구동 요소는 구동 서브-회로, 기입 서브-회로 및 그레이 스케일 제어 서브-회로(gray scale control sub-circuit)를 포함하고;
    상기 기입 서브-회로는 제1 스캐닝 신호 단자, 제1 데이터 신호 단자 및 상기 구동 서브-회로에 결합되고; 상기 기입 서브-회로는 상기 제1 데이터 신호 단자에 의해 제공되는 제1 데이터 전압을 상기 제1 스캐닝 신호 단자의 제어 하에서 상기 구동 서브-회로에 기입하도록 구성되고;
    상기 그레이 스케일 제어 서브-회로는 구동 제어 신호 단자, 제2 스캐닝 신호 단자, 제2 데이터 신호 단자 및 상기 구동 서브-회로에 결합되고;
    상기 그레이 스케일 제어 서브-회로는 상기 제1 동작 전압 단자에 의해 제공되는 제1 동작 전압을 상기 구동 제어 신호 단자의 제어 하에서 상기 구동 서브-회로에 송신하도록 구성되고;
    상기 구동 서브-회로는 상기 제1 데이터 전압 및 상기 제1 동작 전압에 따라 상기 구동 신호를 생성하도록 구성되고;
    상기 그레이 스케일 제어 서브-회로는 상기 구동 제어 신호 단자, 상기 제2 스캐닝 신호 단자, 및 상기 제2 데이터 신호 단자의 제어 하에서 상기 전류 경로의 온-상태 지속기간을 제어하도록 추가로 구성되는, 구동 회로.
  2. 제1항에 있어서, 상기 그레이 스케일 제어 서브-회로는 제1 제어 서브-회로 및 제2 제어 서브-회로를 포함하고;
    상기 제1 제어 서브-회로는 상기 구동 제어 신호 단자, 상기 구동 서브-회로 및 상기 제2 제어 서브-회로에 결합되고; 상기 제1 제어 서브-회로는 상기 제1 동작 전압 단자에 의해 제공되는 상기 제1 동작 전압을 상기 구동 제어 신호 단자의 제어 하에서 상기 구동 서브-회로에 송신하도록 구성되고;
    상기 제1 제어 서브-회로는, 상기 구동 제어 신호 단자의 제어 하에서, 상기 구동 서브-회로에 의해 생성된 구동 전류를 상기 제2 제어 서브-회로에 송신하고, 상기 전류 경로의 온-상태 지속기간을 제어하도록 추가로 구성되고;
    상기 제2 제어 서브-회로는 상기 제2 스캐닝 신호 단자 및 상기 제2 데이터 신호 단자에 추가로 결합되고; 상기 제2 제어 서브-회로는 상기 제2 스캐닝 신호 단자 및 상기 제2 데이터 신호 단자의 제어 하에서 상기 전류 경로의 온-상태 지속기간을 제어하도록 구성되는, 구동 회로.
  3. 제1항에 있어서, 상기 구동 회로는 보상 서브-회로를 추가로 포함하고;
    상기 보상 서브-회로는 상기 제1 스캐닝 신호 단자 및 상기 구동 서브-회로에 결합되고; 상기 보상 서브-회로는 상기 제1 스캐닝 신호 단자의 제어 하에서 상기 구동 서브-회로의 임계 전압을 보상하도록 구성되는, 구동 회로.
  4. 제1항에 있어서, 상기 구동 회로는 리셋 서브-회로를 추가로 포함하고;
    상기 리셋 서브-회로는 리셋 전압 단자, 리셋 제어 신호 단자 및 상기 구동 서브-회로에 결합되고; 상기 리셋 서브-회로는 상기 리셋 전압 단자에 의해 제공되는 리셋 전압을 상기 리셋 제어 신호 단자의 제어 하에서 상기 구동 서브-회로에 송신하도록 구성되는, 구동 회로.
  5. 제2항에 있어서, 상기 제1 제어 서브-회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하고;
    상기 구동될 요소의 애노드가 상기 제2 제어 서브-회로에 결합되고, 상기 구동될 요소의 캐소드가 상기 제2 동작 전압 단자에 결합되고; 상기 제1 트랜지스터의 게이트 전극이 상기 구동 제어 신호 단자에 결합되고, 상기 제1 트랜지스터의 제1 전극이 상기 제1 동작 전압 단자에 결합되고, 상기 제1 트랜지스터의 제2 전극이 상기 구동 서브-회로에 결합되고;
    상기 제2 트랜지스터의 게이트 전극이 상기 구동 제어 신호 단자에 결합되고, 상기 제2 트랜지스터의 제1 전극이 상기 구동 서브-회로에 결합되고, 상기 제2 트랜지스터의 제2 전극이 상기 제2 제어 서브-회로에 결합되는, 구동 회로.
  6. 제2항에 있어서, 상기 제1 제어 서브-회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하고;
    상기 구동될 요소의 애노드가 상기 제1 동작 전압 단자에 결합되고; 상기 제1 트랜지스터의 게이트 전극이 상기 구동 제어 신호 단자에 결합되고, 상기 제1 트랜지스터의 제1 전극이 상기 구동될 요소의 캐소드에 결합되고, 상기 제1 트랜지스터의 제2 전극이 상기 구동 서브-회로에 결합되고;
    상기 제2 트랜지스터의 게이트 전극이 상기 구동 제어 신호 단자에 결합되고, 상기 제2 트랜지스터의 제1 전극이 상기 구동 서브-회로에 결합되고, 상기 제2 트랜지스터의 제2 전극이 상기 제2 제어 서브-회로에 결합되는, 구동 회로.
  7. 제2항에 있어서, 상기 제2 제어 서브-회로는 제1 전압 단자에 추가로 결합되고; 상기 제2 제어 서브-회로는 제3 트랜지스터, 제4 트랜지스터 및 제1 커패시터를 포함하고;
    상기 제3 트랜지스터의 게이트 전극이 제2 스캐닝 신호 단자에 결합되고, 상기 제3 트랜지스터의 제1 전극이 상기 제2 데이터 신호 단자에 결합되고, 상기 제3 트랜지스터의 제2 전극이 상기 제4 트랜지스터의 게이트 전극에 결합되고;
    상기 제1 커패시터의 하나의 단자는 상기 제3 트랜지스터의 상기 제2 전극에 결합되고, 상기 제1 커패시터의 다른 단자는 상기 제1 전압 단자에 결합되고;
    상기 구동될 요소의 캐소드가 상기 제2 동작 전압 단자에 결합되고; 상기 제4 트랜지스터의 제1 전극이 상기 제1 제어 서브-회로에 결합되고, 상기 제4 트랜지스터의 제2 전극이 상기 구동될 요소의 애노드에 결합되는, 구동 회로.
  8. 제2항에 있어서, 상기 제2 제어 서브-회로는 제1 전압 단자에 추가로 결합되고; 상기 제2 제어 서브-회로는 제3 트랜지스터, 제4 트랜지스터 및 제1 커패시터를 포함하고;
    상기 제3 트랜지스터의 게이트 전극이 제2 스캐닝 신호 단자에 결합되고, 상기 제3 트랜지스터의 제1 전극이 상기 제2 데이터 신호 단자에 결합되고, 상기 제3 트랜지스터의 제2 전극이 상기 제4 트랜지스터의 게이트 전극에 결합되고;
    상기 제1 커패시터의 하나의 단자는 상기 제3 트랜지스터의 상기 제2 전극에 결합되고, 상기 제1 커패시터의 다른 단자는 상기 제1 전압 단자에 결합되고;
    상기 구동될 요소의 애노드가 상기 제1 동작 전압 단자에 결합되고, 상기 구동될 요소의 캐소드가 상기 제1 제어 서브-회로에 결합되고; 상기 제4 트랜지스터의 제1 전극이 상기 제1 제어 서브-회로에 결합되고, 상기 제4 트랜지스터의 제2 전극이 상기 제2 동작 전압 단자에 결합되는, 구동 회로.
  9. 제1항에 있어서, 상기 구동 서브-회로는 제2 전압 단자에 추가로 결합되고, 상기 구동 서브-회로는 구동 트랜지스터를 포함하고;
    상기 구동 트랜지스터의 게이트 전극이 상기 제2 전압 단자에 결합되고, 상기 구동 트랜지스터의 제1 전극이 상기 기입 서브-회로에 결합되고, 상기 구동 트랜지스터의 제2 전극이 상기 그레이 스케일 제어 서브-회로에 결합되는, 구동 회로.
  10. 제3항 또는 제4항에 있어서, 상기 구동 서브-회로는 제2 전압 단자에 추가로 결합되고, 상기 구동 서브-회로는 구동 트랜지스터 및 제2 커패시터를 포함하고;
    상기 구동 트랜지스터의 게이트 전극이 상기 제2 커패시터의 하나의 단자에 결합되고, 상기 구동 트랜지스터의 제1 전극이 상기 기입 서브-회로에 결합되고, 상기 구동 트랜지스터의 제2 전극이 상기 그레이 스케일 제어 서브-회로에 결합되고;
    상기 제2 커패시터의 다른 단자는 상기 제2 전압 단자에 결합되는, 구동 회로.
  11. 제1항에 있어서, 상기 기입 서브-회로는 제5 트랜지스터를 포함하고;
    상기 제5 트랜지스터의 게이트 전극이 상기 제1 스캐닝 신호 단자에 결합되고, 상기 제5 트랜지스터의 제1 전극이 상기 제1 데이터 신호 단자에 결합되고, 상기 제5 트랜지스터의 제2 전극이 상기 구동 서브-회로에 결합되는, 구동 회로.
  12. 제3항에 있어서, 상기 보상 서브-회로는 제6 트랜지스터를 포함하고;
    상기 제6 트랜지스터의 게이트 전극이 상기 제1 스캐닝 신호 단자에 결합되고, 상기 제6 트랜지스터의 제1 및 제2 전극들이 상기 구동 서브-회로에 결합되는, 구동 회로.
  13. 제4항에 있어서, 상기 리셋 서브-회로는 제7 트랜지스터를 포함하고;
    상기 제7 트랜지스터의 게이트 전극이 상기 리셋 제어 신호 단자에 결합되고, 상기 제7 트랜지스터의 제1 전극이 상기 리셋 전압 단자에 결합되고, 상기 제7 트랜지스터의 제2 전극이 상기 구동 서브-회로에 결합되는, 구동 회로.
  14. 제1항에 있어서, 상기 구동될 요소는 작은 발광 다이오드인, 구동 회로.
  15. 구동될 요소를 구동하기 위한 구동 회로로서,
    상기 구동 회로는 제1 내지 제7 트랜지스터들, 제1 커패시터, 제2 커패시터, 구동 트랜지스터, 리셋 제어 신호 단자, 구동 제어 신호 단자, 제1 데이터 신호 단자, 제2 데이터 신호 단자, 제1 스캐닝 신호 단자, 제2 스캐닝 신호 단자, 제1 동작 전압 단자, 제1 전압 단자, 및 제2 전압 단자를 포함하고,
    상기 구동 제어 신호 단자는 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극에 결합되고,
    상기 제1 데이터 신호 단자는 상기 제5 트랜지스터의 제1 전극에 결합되고,
    상기 제2 데이터 신호 단자는 상기 제3 트랜지스터의 제1 전극에 결합되고,
    상기 제1 스캐닝 신호 단자는 상기 제5 트랜지스터의 게이트 전극 및 상기 제6 트랜지스터의 게이트 전극에 결합되고,
    상기 제2 스캐닝 신호 단자는 상기 제3 트랜지스터의 게이트 전극에 결합되고,
    상기 제1 동작 전압 단자는 상기 제1 트랜지스터의 제1 전극에 결합되고,
    상기 제1 전압 단자는 상기 제1 커패시터의 하나의 단자에 결합되고,
    상기 제2 전압 단자는 상기 제2 커패시터의 하나의 단자에 결합되고,
    상기 리셋 제어 신호 단자는 상기 제7 트랜지스터의 게이트 전극에 결합되고,
    상기 리셋 전압 단자는 상기 제7 트랜지스터의 제1 전극에 결합되고,
    상기 제1 트랜지스터의 제2 전극 및 상기 제5 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 제1 전극에 결합되고,
    상기 제2 커패시터의 다른 단자, 상기 제6 트랜지스터의 제2 전극 및 상기 제7 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 결합되고,
    상기 제2 트랜지스터의 제1 전극 및 상기 제6 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 제2 전극에 결합되고,
    상기 제2 트랜지스터의 제2 전극이 상기 제4 트랜지스터의 제1 전극에 결합되고,
    상기 제1 커패시터의 다른 단자 및 상기 제3 트랜지스터의 제2 전극은 상기 제4 트랜지스터의 게이트 전극에 결합되고,
    상기 제4 트랜지스터의 제2 전극이 상기 구동될 요소에 결합되는, 구동 회로.
  16. 구동될 요소를 구동하기 위한 구동 회로로서,
    상기 구동 회로는 제1 내지 제7 트랜지스터들, 제1 커패시터, 제2 커패시터, 구동 트랜지스터, 리셋 제어 신호 단자, 구동 제어 신호 단자, 제1 데이터 신호 단자, 제2 데이터 신호 단자, 제1 스캐닝 신호 단자, 제2 스캐닝 신호 단자, 전원 전압 단자(power voltage terminal), 제1 전압 단자, 및 제2 전압 단자를 포함하고,
    상기 구동 제어 신호 단자는 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극에 결합되고,
    상기 제1 데이터 신호 단자는 상기 제5 트랜지스터의 제1 전극에 결합되고,
    상기 제2 데이터 신호 단자는 상기 제3 트랜지스터의 제1 전극에 결합되고,
    상기 제1 스캐닝 신호 단자는 상기 제5 트랜지스터의 게이트 전극 및 상기 제6 트랜지스터의 게이트 전극에 결합되고,
    상기 제2 스캐닝 신호 단자는 상기 제3 트랜지스터의 게이트 전극에 결합되고,
    상기 전원 전압 단자는 상기 제4 트랜지스터의 제2 전극에 결합되고,
    상기 제1 전압 단자는 상기 제1 커패시터의 하나의 단자에 결합되고,
    상기 제2 전압 단자는 상기 제2 커패시터의 하나의 단자에 결합되고,
    상기 리셋 제어 신호 단자는 상기 제7 트랜지스터의 게이트 전극에 결합되고,
    상기 리셋 전압 단자는 상기 제7 트랜지스터의 제1 전극에 결합되고,
    상기 제1 트랜지스터의 제2 전극 및 상기 제5 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 제1 전극에 결합되고,
    상기 제2 커패시터의 다른 단자, 상기 제6 트랜지스터의 제2 전극 및 상기 제7 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 게이트 전극에 결합되고,
    상기 제2 트랜지스터의 제1 전극 및 상기 제6 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 제2 전극에 결합되고,
    상기 제2 트랜지스터의 제2 전극이 상기 제4 트랜지스터의 제1 전극에 결합되고,
    상기 제1 커패시터의 다른 단자 및 상기 제3 트랜지스터의 제2 전극은 상기 제4 트랜지스터의 게이트 전극에 결합되고,
    상기 제1 트랜지스터의 제1 전극이 상기 구동될 요소에 결합되는, 구동 회로.
  17. 디스플레이 장치로서, 기판을 포함하고, 상기 디스플레이 기판은 복수의 서브-픽셀들을 포함하는 디스플레이 영역을 갖고, 상기 복수의 서브-픽셀들 중 적어도 하나에는 제1항 내지 제15항 중 어느 한 항의 구동 회로 및 구동될 요소가 내부에 제공되고, 상기 구동 회로는 상기 구동될 요소에 구동 신호를 제공하도록 구성되는, 디스플레이 장치.
  18. 구동 회로를 위한 구동 방법으로서,
    상기 구동 회로는 제1항 내지 제16항 중 어느 한 항의 구동 회로이고, 상기 구동 회로는 이미지 프레임 내의 복수의 스캐닝 주기(scanning period)에서 동작하고; 그레이 스케일 제어 서브-회로는 제1 제어 서브-회로 및 제2 제어 서브-회로를 포함하고; 상기 스캐닝 주기에서, 상기 구동 방법은:
    제1 스캐닝 신호 단자에 제1 스캐닝 신호를 제공하고, 제1 데이터 신호 단자에 제1 데이터 전압을 제공하고, 상기 제1 데이터 전압을 기입 서브-회로를 통해 구동 서브-회로에 기입하는 단계;
    제2 스캐닝 신호 단자에 제2 스캐닝 신호를 제공하고, 제2 데이터 신호 단자에 제2 데이터 전압을 제공하여, 상기 제2 스캐닝 신호 및 상기 제2 데이터 전압의 제어 하에서 상기 제2 제어 서브-회로를 턴온 또는 턴오프시키는 단계; 및
    구동 제어 신호 단자에 구동 제어 신호를 제공하고, 제1 동작 전압 단자에 제1 동작 전압을 제공하고, 상기 제1 동작 전압을 상기 제1 제어 서브-회로를 통해 상기 구동 서브-회로에 송신하여, 상기 구동 제어 신호, 상기 제1 스캐닝 신호, 상기 제2 스캐닝 신호 및 상기 제2 데이터 전압의 제어 하에서 상기 제1 데이터 전압 및 상기 제1 동작 전압에 기초하여 구동될 요소를 동작시키는 단계
    를 포함하는, 구동 방법.
  19. 제18항에 있어서,
    상기 스캐닝 주기 내에서, 상기 제2 스캐닝 신호 단자에 의해 액티브 신호를 제공하는 시간은 상기 제1 스캐닝 신호 단자에 의해 액티브 신호를 제공하는 시간보다 더 늦은 것을 추가로 포함하는, 구동 방법.
  20. 제18항에 있어서, 상기 구동 회로는 리셋 서브-회로를 추가로 포함하고, 상기 제1 스캐닝 신호 단자에 상기 제1 스캐닝 신호를 제공하고, 상기 제1 데이터 신호 단자에 상기 제1 데이터 전압을 제공하고, 상기 제1 데이터 전압을 상기 기입 서브-회로를 통해 상기 구동 서브-회로에 기입하기 전에, 상기 구동 방법은:
    리셋 제어 신호 단자에 리셋 제어 신호를 제공하고, 리셋 전압 단자에 리셋 전압을 제공하는 단계를 추가로 포함하고, 상기 리셋 전압은 상기 리셋 서브-회로를 통해 상기 구동 서브-회로에 송신되는, 구동 방법.
  21. 제18항에 있어서, 상기 구동 서브-회로는 구동 트랜지스터 및 제2 커패시터를 포함하고; 상기 구동 트랜지스터의 게이트 전극이 상기 제2 커패시터의 하나의 단자에 결합되고, 상기 제2 커패시터의 다른 단자는 제2 전압 단자에 결합되고, 상기 제2 전압 단자에 제공되는 전압은 상기 제1 동작 전압 단자에 제공되는 전압과 동일한, 구동 방법.
KR1020207013570A 2018-06-29 2019-06-28 구동 회로 및 그 구동 방법, 및 디스플레이 장치 Ceased KR20200057785A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020217035455A KR20210134833A (ko) 2018-06-29 2019-06-28 구동 회로 및 그 구동 방법, 및 디스플레이 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201810696655.5 2018-06-29
CN201810696655.5A CN108538241A (zh) 2018-06-29 2018-06-29 像素电路及其驱动方法、显示装置
PCT/CN2019/093785 WO2020001635A1 (zh) 2018-06-29 2019-06-28 驱动电路及其驱动方法、显示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020217035455A Division KR20210134833A (ko) 2018-06-29 2019-06-28 구동 회로 및 그 구동 방법, 및 디스플레이 장치

Publications (1)

Publication Number Publication Date
KR20200057785A true KR20200057785A (ko) 2020-05-26

Family

ID=63487292

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020207013570A Ceased KR20200057785A (ko) 2018-06-29 2019-06-28 구동 회로 및 그 구동 방법, 및 디스플레이 장치
KR1020217035455A Ceased KR20210134833A (ko) 2018-06-29 2019-06-28 구동 회로 및 그 구동 방법, 및 디스플레이 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020217035455A Ceased KR20210134833A (ko) 2018-06-29 2019-06-28 구동 회로 및 그 구동 방법, 및 디스플레이 장치

Country Status (6)

Country Link
US (1) US11270630B2 (ko)
EP (1) EP3816978A4 (ko)
JP (1) JP7672820B2 (ko)
KR (2) KR20200057785A (ko)
CN (1) CN108538241A (ko)
WO (1) WO2020001635A1 (ko)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108538241A (zh) 2018-06-29 2018-09-14 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
WO2020107420A1 (en) * 2018-11-30 2020-06-04 Boe Technology Group Co., Ltd. Pixel circuit, driving method, and display apparatus
US11315480B2 (en) 2019-01-25 2022-04-26 Boe Technology Group Co., Ltd. Pixel driving circuit, driving method thereof, and display panel
CN109872680B (zh) * 2019-03-20 2020-11-24 京东方科技集团股份有限公司 像素电路及驱动方法、显示面板及驱动方法、显示装置
CN109859682B (zh) 2019-03-28 2021-01-22 京东方科技集团股份有限公司 驱动电路及其驱动方法、显示装置
US11289010B2 (en) 2019-05-22 2022-03-29 Boe Technology Group Co., Ltd. Pixel circuit with photo-sensing function, a driving method, and a display apparatus
CN110223634A (zh) * 2019-06-11 2019-09-10 京东方科技集团股份有限公司 像素电路及其驱动方法和显示面板
CN110264956A (zh) * 2019-06-21 2019-09-20 京东方科技集团股份有限公司 像素电路及其控制方法、显示装置
CN110277053B (zh) 2019-06-25 2020-12-08 京东方科技集团股份有限公司 一种显示面板及其制作方法、驱动方法、显示装置
TWI722479B (zh) * 2019-07-05 2021-03-21 友達光電股份有限公司 畫素電路與畫素驅動方法
CN110310594B (zh) * 2019-07-22 2021-02-19 京东方科技集团股份有限公司 一种显示面板和显示装置
CN211699668U (zh) * 2019-07-31 2020-10-16 华为技术有限公司 一种显示模组、显示驱动电路、电子设备
CN112309334B (zh) * 2019-08-01 2022-03-01 北京小米移动软件有限公司 像素驱动电路和方法，显示装置
CN113168806B (zh) * 2019-09-03 2023-07-21 京东方科技集团股份有限公司 像素驱动电路、像素驱动方法、显示面板及显示装置
CN110491335A (zh) 2019-09-03 2019-11-22 京东方科技集团股份有限公司 一种驱动电路及其驱动方法、显示装置
CN113168809B (zh) 2019-09-05 2022-11-04 京东方科技集团股份有限公司 像素驱动电路、像素驱动方法、显示装置及其控制方法
CN112750392B (zh) * 2019-10-30 2022-04-15 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板、显示装置
CN112767874B (zh) * 2019-11-01 2022-05-27 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板
CN112767873B (zh) 2019-11-01 2022-03-22 京东方科技集团股份有限公司 一种像素驱动电路及其驱动方法、显示面板、显示装置
CN112767883A (zh) 2019-11-01 2021-05-07 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示装置
CN111063301B (zh) * 2020-01-09 2024-04-12 京东方科技集团股份有限公司 像素电路及其驱动方法、阵列基板及显示装置
CN111326101A (zh) * 2020-03-10 2020-06-23 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板
CN111261098B (zh) * 2020-03-17 2021-11-12 京东方科技集团股份有限公司 像素驱动电路及驱动方法、显示装置
CN111243514B (zh) * 2020-03-18 2023-07-28 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板
CN111223444A (zh) * 2020-03-19 2020-06-02 京东方科技集团股份有限公司 像素驱动电路及驱动方法、显示装置
CN113436570B (zh) * 2020-03-23 2022-11-18 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示基板和显示装置
CN111243499B (zh) * 2020-03-24 2021-10-15 京东方科技集团股份有限公司 像素驱动电路和显示设备
CN111462679A (zh) * 2020-04-16 2020-07-28 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板
CN113724640B (zh) * 2020-05-26 2023-01-06 京东方科技集团股份有限公司 一种像素驱动电路、其驱动方法、显示面板及显示装置
CN111883047A (zh) * 2020-07-17 2020-11-03 南京中电熊猫液晶显示科技有限公司 一种Micro LED显示装置的像素驱动电路及其驱动方法
CN114299849A (zh) * 2020-09-23 2022-04-08 京东方科技集团股份有限公司 像素电路及其驱动方法和显示面板
CN114360435A (zh) * 2020-09-28 2022-04-15 京东方科技集团股份有限公司 像素电路、像素驱动方法和显示装置
CN112201200A (zh) * 2020-10-26 2021-01-08 Tcl华星光电技术有限公司 像素驱动电路以及显示装置
CN112331151A (zh) 2020-11-09 2021-02-05 Tcl华星光电技术有限公司 发光基板及显示装置
CN112562579A (zh) * 2020-12-08 2021-03-26 南京中电熊猫液晶显示科技有限公司 一种Micro LED显示装置的像素驱动电路及其驱动方法
CN112992041A (zh) * 2021-02-26 2021-06-18 合肥维信诺科技有限公司 显示面板及其驱动方法和显示装置
CN112908247B (zh) * 2021-03-01 2022-04-15 成都辰显光电有限公司 像素电路及其驱动方法、显示面板
CN113053299B (zh) 2021-03-19 2022-10-11 京东方科技集团股份有限公司 像素驱动电路、像素驱动方法、显示面板及显示装置
CN113053301B (zh) * 2021-03-23 2022-08-19 京东方科技集团股份有限公司 像素驱动电路、像素驱动方法、显示面板及显示装置
US11990083B2 (en) 2021-03-30 2024-05-21 Boe Technology Group Co., Ltd. Pixel drive circuit, method for driving the same, and display device
CN113487997A (zh) * 2021-07-26 2021-10-08 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
CN113990241B (zh) * 2021-11-02 2023-04-11 京东方科技集团股份有限公司 一种像素电路及其驱动方法、以及显示装置
CN113889039B (zh) * 2021-11-18 2023-06-13 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板和显示装置
CN114446245B (zh) * 2022-03-23 2023-06-30 武汉天马微电子有限公司 像素驱动电路及其驱动方法、显示面板及显示装置
WO2023245432A1 (zh) * 2022-06-21 2023-12-28 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板、显示装置
WO2025086227A1 (zh) * 2023-10-26 2025-05-01 京东方科技集团股份有限公司 一种像素驱动电路、显示面板及发光控制方法
WO2025137820A1 (zh) * 2023-12-25 2025-07-03 京东方科技集团股份有限公司 像素电路和显示装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005134546A (ja) * 2003-10-29 2005-05-26 Seiko Epson Corp 電流生成回路、電気光学装置及び電子機器
JP4831392B2 (ja) * 2004-07-05 2011-12-07 ソニー株式会社 画素回路及び表示装置
TW200620207A (en) 2004-07-05 2006-06-16 Sony Corp Pixel circuit, display device, driving method of pixel circuit, and driving method of display device
US20060164345A1 (en) * 2005-01-26 2006-07-27 Honeywell International Inc. Active matrix organic light emitting diode display
US20090115771A1 (en) 2005-11-15 2009-05-07 Sharp Kabushiki Kaisha Liquid Crystal Display Device and Method for Driving Same
JP4300490B2 (ja) * 2007-02-21 2009-07-22 ソニー株式会社 表示装置及びその駆動方法と電子機器
JP5542296B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
KR20090011638U (ko) 2008-05-13 2009-11-18 이명철 방한용 히팅 양말
JP5399198B2 (ja) * 2009-10-08 2014-01-29 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー 画素回路および表示装置
KR101152466B1 (ko) 2010-06-30 2012-06-01 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치
JP2013104908A (ja) * 2011-11-10 2013-05-30 Panasonic Corp 表示装置及びその制御方法
KR101986706B1 (ko) * 2012-10-15 2019-06-10 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그 구동방법
US9245935B2 (en) * 2013-04-02 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
KR20140133189A (ko) 2013-05-10 2014-11-19 삼성디스플레이 주식회사 유기 발광 표시 장치의 화소 및 유기 발광 표시 장치
JP2014002417A (ja) * 2013-09-24 2014-01-09 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置、表示モジュール及び電子機器
US20150348473A1 (en) * 2014-05-30 2015-12-03 Qualcomm Mems Technologies, Inc. Systems, devices, and methods for driving an analog interferometric modulator utilizing dc common with reset
CN105989794B (zh) * 2015-01-29 2018-10-02 上海和辉光电有限公司 Oled显示装置
CN104599638A (zh) 2015-02-12 2015-05-06 京东方科技集团股份有限公司 一种像素电路及其驱动方法和显示装置
KR102470026B1 (ko) * 2015-09-09 2022-11-25 삼성디스플레이 주식회사 화소 및 화소를 포함하는 유기발광 표시장치
KR102536161B1 (ko) * 2016-03-31 2023-05-25 삼성디스플레이 주식회사 디스플레이 장치의 스캔 드라이버 및 이를 포함하는 디스플레이 장치
US10096284B2 (en) * 2016-06-30 2018-10-09 Apple Inc. System and method for external pixel compensation
KR102652882B1 (ko) 2016-11-23 2024-03-29 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그의 구동 방법
CN106601191B (zh) * 2016-12-02 2019-01-15 武汉华星光电技术有限公司 Oled驱动电路及oled显示面板
CN107038997A (zh) * 2017-05-26 2017-08-11 京东方科技集团股份有限公司 像素电路、像素驱动方法和显示装置
CN107068066A (zh) 2017-06-22 2017-08-18 京东方科技集团股份有限公司 像素补偿电路及显示装置、驱动方法
CN107452331B (zh) * 2017-08-25 2023-12-05 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示装置
CN107481664A (zh) * 2017-09-28 2017-12-15 京东方科技集团股份有限公司 显示面板及其驱动方法、显示装置
CN108538241A (zh) * 2018-06-29 2018-09-14 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
CN109493795B (zh) * 2019-01-25 2022-07-05 鄂尔多斯市源盛光电有限责任公司 像素电路、像素驱动方法和显示装置
US11315480B2 (en) * 2019-01-25 2022-04-26 Boe Technology Group Co., Ltd. Pixel driving circuit, driving method thereof, and display panel
CN109872680B (zh) * 2019-03-20 2020-11-24 京东方科技集团股份有限公司 像素电路及驱动方法、显示面板及驱动方法、显示装置
US11289010B2 (en) * 2019-05-22 2022-03-29 Boe Technology Group Co., Ltd. Pixel circuit with photo-sensing function, a driving method, and a display apparatus

Also Published As

Publication number Publication date
WO2020001635A1 (zh) 2020-01-02
KR20210134833A (ko) 2021-11-10
EP3816978A4 (en) 2022-07-20
EP3816978A1 (en) 2021-05-05
US20210366364A1 (en) 2021-11-25
JP2021529333A (ja) 2021-10-28
JP7672820B2 (ja) 2025-05-08
US11270630B2 (en) 2022-03-08
CN108538241A (zh) 2018-09-14

Similar Documents

Publication Publication Date Title
US11270630B2 (en) Driving circuit, driving method thereof and display apparatus
US11393373B2 (en) Gate drive circuit and drive method thereof, display device and control method thereof
WO2021238470A1 (zh) 像素电路及其驱动方法、显示面板
US10242620B2 (en) Pixel circuit, method for driving the same, display panel, and display device
WO2021043102A1 (zh) 驱动电路及其驱动方法、显示装置
CN104575398B (zh) 像素电路及其驱动方法、显示装置
WO2020052287A1 (zh) 像素电路及其驱动方法、显示装置
US9262966B2 (en) Pixel circuit, display panel and display apparatus
WO2018188390A1 (zh) 像素电路及其驱动方法、显示装置
KR100654206B1 (ko) 전자 회로의 구동 방법, 전자 회로, 전자 장치, 전기 광학장치, 및 전자 기기
CN113192460A (zh) 一种显示面板和显示装置
WO2017031909A1 (zh) 像素电路及其驱动方法、阵列基板、显示面板及显示装置
CN108074529A (zh) 电致发光显示器中的像素电路
CN113851082B (zh) 像素驱动电路及其驱动方法、显示面板
CN104658480A (zh) 像素电路及其驱动方法、显示装置
CN109979394A (zh) 像素电路及其驱动方法、阵列基板及显示装置
KR102096415B1 (ko) 픽셀 회로, 그 구동 방법, 어레이 기판 및 디스플레이 디바이스
KR20190022446A (ko) 픽셀 회로, 디스플레이 기판 및 디스플레이 디바이스
CN107393475A (zh) 像素驱动电路、像素驱动方法和显示装置
US20210201773A1 (en) Pixel circuit and driving method thereof, display device
KR20190025812A (ko) 픽셀 회로 및 구동 방법, 디스플레이 패널, 디스플레이 디바이스
WO2021047562A1 (zh) 像素驱动电路、像素单元及驱动方法、阵列基板、显示装置
US11990083B2 (en) Pixel drive circuit, method for driving the same, and display device
CN104700781B (zh) 像素电路及其驱动方法、显示装置
WO2020093633A1 (en) Pixel-driving circuit and driving method, a display panel and apparatus

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20200512

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210315

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20210603

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20210315

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

E601 Decision to refuse application
E801 Decision on dismissal of amendment
PE0601 Decision on rejection of patent

Patent event date: 20210928

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20210315

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

PE0801 Dismissal of amendment

Patent event code: PE08012E01D

Comment text: Decision on Dismissal of Amendment

Patent event date: 20210928

Patent event code: PE08011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20210705

Patent event code: PE08011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20210514

PA0104 Divisional application for international application

Comment text: Divisional Application for International Patent

Patent event code: PA01041R01D

Patent event date: 20211029