CN113053301B - 像素驱动电路、像素驱动方法、显示面板及显示装置 - Google Patents

Abstract

本公开提供了一种像素驱动电路、像素驱动方法、显示面板及显示装置，涉及显示技术领域，实现了微型发光二极管的全灰阶显示。该像素驱动电路包括电流控制子电路和选通子电路，电流控制子电路被配置为，向待驱动元件输出灰阶电流信号。选通子电路与扫描信号端、复位信号端、选通数据信号端及脉冲电压信号端耦接；选通子电路被配置为，在来自扫描信号端的扫描信号和来自选通数据信号端的选通数据信号的控制下，驱动待驱动元件持续发光；及，在来自复位信号端的复位信号、来自选通数据信号端的选通数据信号和来自脉冲电压信号端的脉冲电压信号的控制下，驱动待驱动元件间歇性发光。本公开用于制造显示装置。

Description

像素驱动电路、像素驱动方法、显示面板及显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种像素驱动电路、像素驱动方法、显示面板及显示装置。

背景技术

微型发光二极管具有在高电流密度下发光效率高，在低电流密度下发光效率低且主波峰偏移的特性。具体表现为：在输入微型发光二极管的驱动电流达到一定值时，微型发光二极管的发光效率达到最高；在驱动电流没有达到该值时，微型发光二极管的发光效率一直处于爬坡阶段，即随着所提供的驱动电流的增大，微型发光二极管的发光强度逐渐增大，同时发光效率逐渐增大。即，微型发光二极管在低电流密度下的发光效率较低。

因此，如何驱动微型发光二极管显示低灰阶，是目前微型发光二极管的像素驱动电路亟需解决的问题。

发明内容

本公开提供一种像素驱动电路、像素驱动方法、显示面板及显示装置，能够实现微型发光二极管的全灰阶显示。

为达到上述目的，本公开采用如下技术方案：

一方面，提供了一种像素驱动电路。所述像素驱动电路包括电流控制子电路和选通子电路，所述电流控制子电路与扫描信号端、灰阶数据信号端、第一电压信号端、及使能信号端耦接；所述电流控制子电路被配置为，在来自所述扫描信号端的扫描信号和来自所述使能信号端的使能信号的控制下，根据来自所述灰阶数据信号端的灰阶数据信号，向待驱动元件输出灰阶电流信号。所述选通子电路与所述扫描信号端、复位信号端、选通数据信号端、及脉冲电压信号端耦接；所述选通子电路被配置为，在来自所述扫描信号端的扫描信号和来自所述选通数据信号端的选通数据信号的控制下，驱动所述待驱动元件持续发光；及，在来自所述复位信号端的复位信号、来自所述选通数据信号端的选通数据信号和来自所述脉冲电压信号端的脉冲电压信号的控制下，驱动所述待驱动元件间歇性发光。

在一些实施例中，所述选通子电路包括第一选通单元和第二选通单元，所述第一选通单元与所述扫描信号端、及所述选通数据信号端耦接；所述第一选通单元被配置为，在来自所述扫描信号端的扫描信号和来自所述选通数据信号端的选通数据信号的控制下，驱动所述待驱动元件持续发光。所述第二选通单元与所述复位信号端、所述选通数据信号端、及所述脉冲电压信号端耦接；所述第二选通单元被配置为，在来自所述复位信号端的复位信号、来自所述选通数据信号端的选通数据信号和来自所述脉冲电压信号端的脉冲电压信号的控制下，驱动所述待驱动元件间歇性发光。

在一些实施例中，所述第一选通单元包括第一数据写入子单元、第一存储子单元和第一控制子单元，所述第一数据写入子单元与所述扫描信号端、所述选通数据信号端、及第一节点耦接；所述第一数据写入子单元被配置为，在来自所述扫描信号端的扫描信号的控制下，将来自所述选通数据信号端的选通数据信号传输至所述第一节点。所述第一存储子单元与初始化信号端、及所述第一节点耦接；所述第一存储子单元被配置为，存储所述第一节点的电压；所述第一控制子单元与所述第一节点耦接；所述第一控制子单元被配置为，在所述第一节点的电压的控制下，驱动所述待驱动元件持续发光。所述第二选通单元包括第二数据写入子单元和第二控制子单元，所述第二数据写入子单元与所述复位信号端、所述选通数据信号端、及第二节点耦接，所述第二数据写入子单元被配置为，在来自所述复位信号端的复位信号的控制下，将来自所述选通数据信号端的选通数据信号传输至所述第二节点。所述第二存储子单元与所述初始化信号端、及所述第二节点耦接；所述第二存储子单元被配置为，存储所述第二节点的电压。所述第二控制子单元与所述第二节点、所述脉冲电压信号端耦接；所述第二控制子单元被配置为，在所述第二节点的电压、及来自所述脉冲电压信号端的脉冲电压信号的控制下，驱动所述待驱动元件间歇性发光。

在一些实施例中，所述第一数据写入子单元包括第一晶体管，所述第一晶体管的控制极与所述扫描信号端耦接，所述第一晶体管的第一极与所述选通数据信号端耦接，所述第一晶体管的第二极与所述第一节点耦接；所述第一存储子单元包括第一存储电容器，所述第一存储电容器的第一端与初始化信号端耦接，所述第一存储电容器的第二端与所述第一节点耦接。所述第一控制子单元包括第二晶体管，所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述第一电压信号端耦接，所述第二晶体管的第二极与所述电流控制子电路耦接；或，所述第二晶体管的第一极与所述电流控制子电路耦接，所述第二晶体管的第二极与所述待驱动元件耦接；或，所述第二晶体管的第一极与所述待驱动元件耦接，所述第二晶体管的第二极与第二电压信号端耦接。

在一些实施例中，所述第二数据写入子单元包括第三晶体管，所述第三晶体管的控制极与所述复位信号端耦接，所述第三晶体管的第一极与所述选通数据信号端耦接，所述第三晶体管的第二极与所述第二节点耦接。所述第二存储子单元包括第二存储电容器，所述第二存储电容器的第一端与初始化信号端耦接，所述第二存储电容器的第二端与所述第二节点耦接。所述第二控制子单元包括第四晶体管、第五晶体管和第六晶体管，所述第四晶体管的控制极与所述第二节点耦接；所述第五晶体管的控制极与所述脉冲电压信号端耦接，所述第五晶体管的第一极与所述第四晶体管的第二极耦接；所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第五晶体管的第二极耦接；其中，所述第四晶体管的第一极与所述第一电压信号端耦接，所述第六晶体管的第二极与所述电流控制子电路耦接；或，所述第四晶体管的第一极与所述电流控制子电路耦接，所述第六晶体管的第二极与所述待驱动元件耦接；或，所述第四晶体管的第一极与所述待驱动元件耦接，所述第六晶体管的第二极与第二电压信号端耦接。

在一些实施例中，所述选通子电路还与所述电流控制子电路、及所述待驱动元件耦接，所述待驱动元件还与第二电压信号端耦接。

在一些实施例中，所述选通子电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一存储电容器和第二存储电容器，所述第一晶体管的控制极与所述扫描信号端耦接，所述第一晶体管的第一极与所述选通数据信号端耦接，所述第一晶体管的第二极与所述第一节点耦接；所述第一存储电容器的第一端与初始化信号端耦接，所述第一存储电容器的第二端与所述第一节点耦接；所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述电流控制子电路耦接，所述第二晶体管的第二极与所述待驱动元件耦接；所述第三晶体管的控制极与所述复位信号端耦接，所述第三晶体管的第一极与所述选通数据信号端耦接，所述第三晶体管的第二极与所述第二节点耦接；所述第二存储电容器的第一端与所述初始化信号端耦接，所述第二存储电容器的第二端与所述第二节点耦接；所述第四晶体管的控制极与所述第二节点耦接，所述第四晶体管的第一极与所述电流控制子电路耦接；所述第五晶体管的控制极与所述脉冲电压信号端耦接，所述第五晶体管的第一极与所述第四晶体管的第二极耦接；所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第五晶体管的第二极耦接，所述第六晶体管的第二极与所述待驱动元件耦接。

在一些实施例中，所述选通子电路还与第二电压信号端、及所述待驱动元件耦接；所述电流控制子电路还与所述待驱动元件耦接。

在一些实施例中，所述选通子电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一存储电容器和第二存储电容器，所述第一晶体管的控制极与所述扫描信号端耦接，所述第一晶体管的第一极与所述选通数据信号端耦接，所述第一晶体管的第二极与所述第一节点耦接；所述第一存储电容器的第一端与所述初始化信号端耦接，所述第一存储电容器的第二端与所述第一节点耦接；所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述待驱动元件耦接，所述第二晶体管的第二极与所述第二电压信号端耦接；所述第三晶体管的控制极与所述复位信号端耦接，所述第三晶体管的第一极与所述选通数据信号端耦接，所述第三晶体管的第二极与所述第二节点耦接；所述第二存储电容器的第一端与所述初始化信号端耦接，所述第二存储电容器的第二端与所述第二节点耦接；所述第四晶体管的控制极与所述第二节点耦接，所述第四晶体管的第一极与所述待驱动元件耦接；所述第五晶体管的控制极与所述脉冲电压信号端耦接，所述第五晶体管的第一极与所述第四晶体管的第二极耦接；所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第五晶体管的第二极耦接，所述第六晶体管的第二极与所述第二电压信号端耦接。

在一些实施例中，所述选通子电路还与所述第一电压信号端、及所述电流控制子电路耦接；所述电流控制子电路还与所述待驱动元件耦接。

在一些实施例中，所述选通子电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一存储电容器和第二存储电容器，所述第一晶体管的控制极与所述扫描信号端耦接，所述第一晶体管的第一极与所述选通数据信号端接耦接，所述第一晶体管的第二极与所述第一节点耦接；所述第一存储电容器的第一端与所述初始化信号端耦接，所述第一存储电容器的第二端与所述第一节点耦接；所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述第一电压信号端耦接，所述第二晶体管的第二极与所述电流控制子电路耦接；所述第三晶体管的控制极与所述复位信号端耦接，所述第三晶体管的第一极与所述选通数据信号端耦接，所述第三晶体管的第二极与所述第二节点耦接；所述第二存储电容器的第一端与所述初始化信号端耦接，所述第二存储电容器的第二端与所述第二节点耦接；所述第四晶体管的控制极与所述第二节点耦接，所述第四晶体管的第一极与所述第一电压信号端耦接；所述第五晶体管的控制极与所述脉冲电压信号端耦接，所述第五晶体管的第一极与所述第四晶体管的第二极耦接；所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第五晶体管的第二极耦接，所述第六晶体管的第二极与所述电流控制子电路耦接。

在一些实施例中，所述电流控制子电路包括数据写入单元、驱动单元、补偿单元、存储单元、发光控制单元、及复位单元。所述数据写入单元与所述扫描信号端、所述灰阶数据信号端、及第三节点耦接；所述数据写入单元被配置为，在来自所述扫描信号端的扫描信号的控制下，将在所述灰阶数据信号端处接收的灰阶数据信号传输至所述第三节点。所述驱动单元与所述第三节点、第四节点、及第五节点耦接；所述驱动单元被配置为，在所述第五节点的电压的控制下，将所述第三节点的电压传输至所述第四节点。所述补偿单元与所述扫描信号端、所述第四节点、及所述第五节点耦接；所述补偿单元被配置为，在来自所述扫描信号端的控制下，将所述第四节点的电压传输至所述第五节点。所述存储单元与所述第五节点、及所述第一电压信号端耦接；所述存储单元被配置为，存储所述第五节点的电压。所述发光控制单元与所述使能信号端、所述第三节点、及所述第四节点耦接；所述发光控制单元还与所述第一电压信号端及所述选通子电路耦接；或，所述发光控制单元还与所述第一电压信号端及所述待驱动元件耦接；或，所述发光控制单元还与所述选通子电路及所述待驱动元件耦接；所述发光控制单元被配置为，在来自所述使能信号端的使能信号的控制下，与所述驱动单元配合，向所述待驱动元件传输灰阶电流信号。所述复位单元与复位信号端、初始化信号端、及所述第五节点耦接；所述复位单元被配置为，在来自所述复位信号端的复位信号的控制下，将来自所述初始化信号端的初始化信号传输至所述第五节点。

在一些实施例中，所述数据写入单元包括第七晶体管，所述第七晶体管的控制极与所述扫描信号端耦接，所述第七晶体管的第一极与所述灰阶数据信号端耦接，所述第七晶体管的第二极与所述第三节点耦接。所述驱动单元包括第八晶体管，所述第八晶体管的控制极与所述第五节点耦接，所述第八晶体管的第一极与所述第三节点耦接，所述第八晶体管的第二极与所述第四节点耦接。所述补偿单元包括第九晶体管，所述第九晶体管的控制极与所述扫描信号端耦接，所述第九晶体管的第一极与所述第四节点耦接，所述第九晶体管的第二极与所述第五节点耦接。所述存储单元包括第三存储电容器，所述第三存储电容器的第一端与所述第一电压信号端耦接，所述第三存储电容器的第二端与所述第五节点耦接。所述发光控制单元包括第十晶体管和第十一晶体管，所述第十晶体管的控制极与所述使能信号端耦接，所述第十晶体管的第一极与所述第一电压信号端或所述选通子电路耦接，所述第十晶体管的第二极与所述第三节点耦接；所述第十一晶体管的控制极与所述使能信号端耦接，所述第十一晶体管的第一极与所述第四节点耦接，所述第十一晶体管的第二极与所述待驱动元件或所述选通子电路耦接。所述复位单元包括第十二晶体管，所述第十二晶体管的控制极与所述复位信号端耦接，所述第十二晶体管的第一极与所述初始化信号端耦接，所述第十二晶体管的第二极与所述第五节点耦接。

本公开提供的像素驱动电路，包括电流控制子电路和选通子电路。其中，电流控制子电路被配置为，向待驱动元件输出灰阶电流信号。选通子电路被配置为，在来自扫描信号端的扫描信号和来自选通数据信号端的选通数据信号的控制下，驱动待驱动元件持续发光；及，在来自复位信号端的复位信号、来自选通数据信号端的选通数据信号和来自脉冲电压信号端的脉冲电压信号的控制下，驱动待驱动元件间歇性发光。其中，灰阶电流信号的大小与第一电压信号及灰阶数据信号有关，待驱动元件间歇性发光的总时长与脉冲电压信号有关。

这样，在选通子电路驱动待驱动元件持续发光时，电流控制子电路可以通过控制灰阶数据信号的大小，实现对待驱动元件的发光强度的大小的控制，从而实现高灰阶显示。在选通子电路驱动待驱动元件间歇性发光时，可以通过控制灰阶数据信号的大小，实现对待驱动元件的发光强度的大小的控制；并且通过脉冲电压信号，缩短待驱动元件的发光时长，从而实现低灰阶显示。也就是说，利用上述像素驱动电路，在实现较高灰阶的显示时，可以通过控制灰阶数据信号的大小，改变待驱动元件的在一帧内的发光亮度；在实现较低灰阶的显示时，可以在高电流密度下，通过缩短待驱动元件的发光时长，改变待驱动元件的在一帧内的发光亮度。

由上述可知，利用上述像素驱动电路，待驱动元件可以在高电流密度下，实现全灰阶显示。

另一方面，提供了一种像素驱动方法。该像素驱动方法应用于上述任一实施例所述的像素驱动电路，所述像素驱动电路的选通子电路包括第一选通单元和第二选通单元；一个帧周期包括复位阶段、扫描阶段和发光阶段；所述像素驱动方法包括：在需要显示亮度为高灰阶的情况下，在所述复位阶段，所述第二选通单元在来自复位信号端的复位信号的控制下，写入来自选通数据信号端的选通数据信号的关闭电压；在所述扫描阶段，所述第一选通单元在来自扫描信号端的扫描信号的控制下，写入来自选通数据信号端的选通数据信号的开启电压；在所述发光阶段，所述第一选通单元在所述选通数据信号的开启电压的控制下，配合所述像素驱动电路的电流控制子电路，驱动待驱动元件持续发光。在需要显示亮度为低灰阶的情况下，在所述复位阶段，所述第二选通单元在来自复位信号端的复位信号的控制下，写入来自选通数据信号端的选通数据信号的开启电压；在所述扫描阶段，所述第一选通单元在来自扫描信号端的扫描信号的控制下，写入来自选通数据信号端的选通数据信号的关闭电压；在所述发光阶段，所述第二选通单元在所述选通数据信号的开启电压、及来自脉冲电压信号端的脉冲电压信号的控制下，配合所述电流控制子电路，驱动所述待驱动元件间歇性发光。

与现有技术相比，本公开提供的像素驱动方法的有益效果与上述技术方案提供的像素驱动电路的有益效果相同，在此不做赘述。

再一方面，提供了一种显示面板。该显示面板包括上述任一实施例所述的像素驱动电路和待驱动元件，所述待驱动元件与所述像素驱动电路耦接。

与现有技术相比，本公开提供的显示面板的有益效果与上述技术方案提供的像素驱动电路的有益效果相同，在此不做赘述。

又一方面，提供了一种显示装置。该显示装置包括上述显示面板。

与现有技术相比，本公开提供的显示装置的有益效果与上述技术方案提供的像素驱动电路的有益效果相同，在此不做赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据一些实施例的显示装置的结构图；

图2为根据一些实施例的显示面板的结构图；

图3为根据一些实施例的像素驱动电路的一种结构框图；

图4为根据一些实施例的像素驱动电路的另一种结构框图；

图5为根据一些实施例的像素驱动电路的一种结构图；

图6为根据一些实施例的像素驱动电路的另一种结构图；

图7为根据一些实施例的像素驱动电路的又一种结构框图；

图8为根据一些实施例的像素驱动电路的再一种结构框图；

图9为根据一些实施例的像素驱动电路的又一种结构图；

图10为根据一些实施例的像素驱动电路的再一种结构图；

图11为根据一些实施例的像素驱动电路的又一种结构框图；

图12为根据一些实施例的像素驱动电路的再一种结构框图；

图13为根据一些实施例的像素驱动电路的又一种结构图；

图14为根据一些实施例的像素驱动电路的再一种结构图；

图15为根据一些实施例的像素驱动电路在显示高灰阶时的时序图；

图16为根据一些实施例的像素驱动电路在显示低灰阶时的时序图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

以下，术语“第一”、“第二”等类似表达仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

本公开的实施例提供的像素驱动电路中所采用的晶体管可以为薄膜晶体管(英文：Thin Film Transistor；简称TFT)、场效应晶体管(英文：metal oxide semiconductor；简称MOS)或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。

像素驱动电路所采用的各薄膜晶体管的控制极为晶体管的栅极，第一极为薄膜晶体管的源极和漏极中一者，第二极为薄膜晶体管的源极和漏极中另一者。由于薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的薄膜晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在薄膜晶体管为P型晶体管的情况下，薄膜晶体管的第一极为源极，第二极为漏极；示例性的，在薄膜晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

另外，在本公开的实施例提供的像素驱动电路中，均以薄膜晶体管为P型晶体管为例进行说明。需要说明的是，本公开的实施例包括但不限于此。例如，本公开的实施例提供的像素驱动电路中的一个或多个薄膜晶体管也可以采用N型晶体管，只需将选定类型的薄膜晶体管的各极参照本公开的实施例中的相应薄膜晶体管的各极相应耦接，并且使相应的电压端提供对应的高电平电压或低电平电压即可。

本公开的实施例提供的像素驱动电路中，电容器可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容器的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容器也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。

本公开的实施例提供的像素驱动电路中，第一节点、第二节点等并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

随着显示技术的进步，作为显示装置核心的半导体元件技术也随之得到了很大的进步。发光二极管(Light Emitting Diode；简称：LED)作为一种电流型发光器件，因其所具有的自发光、快速响应和宽视角等特点，越来越多地被应用于高性能显示装置当中。

其中，微型发光二极管(英文：Micro Light Emitting Diode；简称：Micro LED)显示装置的亮度高，色域广，能够满足应用高动态范围图像(英文：High-Dynamic Range；简称：HDR)技术对显示装置的亮度和色域的要求，更适合实现HDR的显示。

本公开的一些实施例提供了一种像素驱动电路100，如图3所示，该像素驱动电路100包括：电流控制子电路1和选通子电路2。

电流控制子电路1与扫描信号端GATE、灰阶数据信号端DATA1、第一电压信号端VDD、及使能信号端EM耦接。电流控制子电路被配置为，在来自扫描信号端GATE的扫描信号Gate和来自使能信号端EM的使能信号Em的控制下，根据来自灰阶数据信号端DATA1的灰阶数据信号Data1，向待驱动元件200输出灰阶电流信号。

选通子电路2与扫描信号端GATE、复位信号端RESET、选通数据信号端DATA2、及脉冲电压信号端HF耦接。选通子电路2被配置为，在来自扫描信号端GATE的扫描信号Gate和来自选通数据信号端DATA2的选通数据信号Data2的控制下，驱动待驱动元件200持续发光；及，在来自复位信号端RESET的复位信号Reset、来自选通数据信号端DATA2的选通数据信号Data2和来自脉冲电压信号端HF的脉冲电压信号Hf的控制下，驱动待驱动元件200间歇性发光。

其中，灰阶电流信号的大小与第一电压信号Vdd及灰阶数据信号Data1有关，待驱动元件200间歇性发光的总时长与脉冲电压信号Hf有关。

这样，在选通子电路2驱动待驱动元件200持续发光时，电流控制子电路1可以通过控制灰阶数据信号Data1的大小，实现对待驱动元件200的发光强度的大小的控制，从而实现高灰阶显示。在选通子电路2驱动待驱动元件200间歇性发光时，可以通过控制灰阶数据信号Data1的大小，实现对待驱动元件200的发光强度的大小的控制，并且通过脉冲电压信号Hf，缩短待驱动元件200的发光时长，从而实现低灰阶显示。

也就是说，利用上述像素驱动电路100，在实现较高灰阶的显示时，可以通过控制灰阶数据信号Data1的大小，改变待驱动元件200的在一帧内的发光亮度；在实现较低灰阶的显示时，可以在高电流密度下，通过缩短待驱动元件200的发光时长，改变待驱动元件200的在一帧内的发光亮度。

由上述可知，利用上述像素驱动电路100，待驱动元件200可以在高电流密度下，实现全灰阶显示，发光效率较高，能耗较低，节约成本。

若脉冲电压信号的频率太低，容易被人眼察觉到闪烁，影响观感；若脉冲电压信号的频率太高，硬件例如IC难以实现。基于此，在一些实施例中，脉冲电压信号的频率范围为3000Hz～60000Hz，待驱动元件200的闪烁不会被人眼察觉到，且易于实现。示例性地，脉冲电压信号的频率可以为3000Hz、10000Hz、60000Hz等。

示例性地，对显示面板所包括的所有电路，脉冲电压信号的频率相同，且始终保持预设频率，或者在预设频率附近小范围波动。

在一些实施例中，上述待驱动元件3为发光器件，例如，Micro LED，电流控制子电路1通过控制灰阶数据信号Data1的大小，从而控制传输至发光器件的灰阶电流信号的大小，直接控制发光器件的发光强度；选通子电路2通过缩短灰阶电流信号传输至发光器件的时长，从而缩短发光器件的工作时长，间接降低发光器件在一帧内的发光效率。

在一些实施例中，如图4所示，上述选通子电路2包括第一选通单元21，和第二选通单元22。

第一选通单元21与扫描信号端GATE、及选通数据信号端DATA2耦接。第一选通单元21被配置为，在来自扫描信号端GATE的扫描信号Gate和来自选通数据信号端DATA2的选通数据信号Data2的控制下，驱动待驱动元件200持续发光。

第二选通单元22与复位信号端RESET、选通数据信号端DATA2、及脉冲电压信号端HF耦接；第二选通单元22被配置为，在来自复位信号端RESET的复位信号Reset、来自选通数据信号端DATA2的选通数据信号Data2和来自脉冲电压信号端HF的脉冲电压信号Hf的控制下，驱动待驱动元件200间歇性发光。

在上述选通子电路2中，通过第一选通单元21接收扫描信号Gate和选通数据信号Data2，驱动待驱动元件200持续发光；通过第二选通单元22接收复位信号Reset、选通数据信号Data2和脉冲电压信号Hf，驱动待驱动元件200间歇性发光。

在此基础上，如图5和图6所示，上述第一选通单元21包括：第一数据写入子单元211，第一存储子单元212，和第一控制子单元213。

其中，第一数据写入子单元211与扫描信号端GATE、选通数据信号端DATA2及第一节点N1耦接。第一数据写入子单元21被配置为，在来自扫描信号端GATE的扫描信号Gate的控制下，将来自选通数据信号端DATA2的选通数据信号Data2传输至第一节点N1。

第一存储子单元212，与初始化信号端VINIT、及第一节点N1耦接；第一存储子单元212被配置为，存储第一节点N1的电压。

第一控制子单元213与第一节点N1耦接。第一控制子单元213被配置为，在第一节点N1的电压的控制下，驱动待驱动元件200持续发光。

由上述可知，在上述第一选通单元21中，通过第一数据写入子单元211传输至第一节点N1的选通数据信号Data2形成的电压，控制第一控制子单元213驱动待驱动元件200持续发光。

如图5和图6所示，上述第二选通单元22包括：第二数据写入子单元221，第二存储子单元222，和第二控制子单元223。

其中，第二数据写入子单元221与复位信号端RESET、选通数据信号端DATA2、及第二节点N2耦接。第二数据写入子单元221被配置为，在来自复位信号端RESET的复位信号Reset的控制下，将来自选通数据信号端DATA2的选通数据信号Data2传输至第二节点N2。

第二存储子单元222，与初始化信号端VINIT、及第二节点N2耦接；第二存储子单元222被配置为，存储第二节点N2的电压。

第二控制子单元223与第二节点N2、脉冲电压信号端HF耦接。第二控制子单元223被配置为，在第二节点N2的电压、及来自脉冲电压信号端HF的脉冲电压信号Hf的控制下，驱动待驱动元件200间歇性发光。

由上述可知，在上述第二选通单元22中，通过第二数据写入子单元221传输至第二节点N2的选通数据信号Data2形成的电压，以及通过第二控制子单元223的脉冲电压信号端HF的脉冲电压信号Hf，控制第二控制子单元223驱动待驱动元件200间歇性发光。

示例性地，如图6所示，第一数据写入子单元211包括第一晶体管M1，第一晶体管M1的控制极与扫描信号端GATE耦接，第一晶体管M1的第一极与选通数据信号端DATA2耦接，第一晶体管M1的第二极与第一节点N1耦接。第一晶体管M1被配置为，在来自扫描信号端GATE的扫描信号Gate的控制下导通，将选通数据信号端DATA2的选通数据信号Data2传输至第一节点N1。

第一存储子单元212包括第一存储电容器C1，第一存储电容器C1的第一端与初始化信号端VINIT耦接，第一存储电容器C1的第二端与第一节点N1耦接。第一存储电容器C1被配置为，接收第一节点N1处的选通数据信号Data2，并存储该选通数据信号Data2。

如图6所示，第一控制子单元213包括第二晶体管M2，第二晶体管M2的控制极与第一节点N1耦接；第二晶体管M2的第一极与第一电压信号端VDD耦接，第二晶体管M2的第二极与电流控制子电路1耦接；或，第二晶体管M2的第一极与电流控制子电路1耦接，第二晶体管M2的第二极与待驱动元件200耦接；或，第二晶体管M2的第一极与待驱动元件200耦接，第二晶体管M2的第二极与第二电压信号端VSS耦接。第二晶体管M2被配置为，在第一节点N1的电压的控制下导通，以驱动待驱动元件200持续发光。

示例性地，如图6所示，第二数据写入子单元221包括第三晶体管M3。

第三晶体管M3的控制极与复位信号端RESET耦接，第三晶体管M3的第一极与选通数据信号端DATA2耦接，第三晶体管M3的第二极与第二节点N2耦接。第三晶体管M3被配置为，在来自复位信号端RESET的复位信号Reset的控制下导通，将选通数据信号端DATA2的选通数据信号Data2传输至第二节点N2。

第二存储子单元222包括第二存储电容器C2，第二存储电容器C2的第一端与初始化信号端VINIT耦接，第二存储电容器C2的第二端与第二节点N2耦接。第二存储电容器C2被配置为，接收第二节点N2处的选通数据信号Data2，并存储该选通数据信号Data2。

第二控制子单元223包括：第四晶体管M4，第五晶体管M5，和第六晶体管M6。

第四晶体管M4的控制极与第二节点N2耦接。第四晶体管M4被配置为，在第二节点N2的电压的控制下导通。

第五晶体管M5的控制极与脉冲电压信号端HF耦接，第五晶体管M5的第一极与第四晶体管M4的第二极耦接。第五晶体管M5被配置为，在脉冲电压信号端HF的脉冲电压信号Hf的控制下间歇性导通。

第六晶体管M6的控制极与第二节点N2耦接，第六晶体管M6的第一极与第五晶体管M5的第二极耦接。第六晶体管M6被配置为，在第二节点N2的电压的控制下导通。

其中，第四晶体管的第一极与第一电压信号端耦接，第六晶体管的第二极与电流控制子电路耦接；或，第四晶体管的第一极与电流控制子电路耦接，第六晶体管的第二极与待驱动元件耦接；或，第四晶体管的第一极与待驱动元件耦接，第六晶体管的第二极与第二电压信号端耦接。第四晶体管M4、第六晶体管M6均被配置为，在第二节点N2的电压的控制下导通，第五晶体管M5被配置为，在脉冲电压信号端HF的脉冲电压信号Hf的控制下间歇性导通，以驱动待驱动元件200间歇性发光。

在一些实施例中，如图3～图6所示，选通子电路2还与电流控制子电路1、及待驱动元件200耦接；待驱动元件200还与第二电压信号端VSS耦接。

在此基础上，下面对本公开实施例所提供的像素驱动电路100所包括的选通子电路2的具体电路结构进行整体性的、示例性的介绍。

如图6所示，选通子电路2包括：第一晶体管M1，第二晶体管M2，第三晶体管M3，第四晶体管M4，第五晶体管M5，第六晶体管M6，第一存储电容器C1，及第二存储电容器C2。

第一晶体管M1，第一晶体管M1的控制极与扫描信号端GATE耦接，第一晶体管M1的第一极与选通数据信号端DATA2耦接，第一晶体管M1的第二极与第一节点N1耦接。第一晶体管M1被配置为，在来自扫描信号端GATE的扫描信号Gate的控制下导通，将选通数据信号端DATA2的选通数据信号Data2传输至第一节点N1。

第一存储电容器C1的第一端与初始化信号端VINIT耦接，第一存储电容器C1的第二端与第一节点N1耦接。第一存储电容器C1被配置为，接收第一节点N1处的选通数据信号Data2，并存储该选通数据信号Data2。

第二晶体管M2的控制极与第一节点N1耦接，第二晶体管M2的第一极与电流控制子电路1耦接，第二晶体管M2的第二极与待驱动元件200耦接。第二晶体管M2被配置为，在第一节点N1的电压的控制下导通，将电流控制子电路1的灰阶电流信号持续传输至待驱动元件200，以驱动待驱动元件200持续发光。

第三晶体管M3的控制极与复位信号端RESET耦接，第三晶体管M3的第一极与选通数据信号端DATA2耦接，第三晶体管M3的第二极与第二节点N2耦接。第三晶体管M3被配置为，在来自复位信号端RESET的复位信号Reset的控制下导通，将选通数据信号端DATA2的选通数据信号Data2传输至第二节点N2。

第二存储电容器C2的第一端与初始化信号端VINIT耦接，第二存储电容器C2的第二端与第二节点N2耦接。第二存储电容器C2被配置为，接收第二节点N2处的选通数据信号Data2，并存储该选通数据信号Data2。

第四晶体管M4的控制极与第二节点N2耦接，第四晶体管M4的第一极与电流控制子电路1耦接，第四晶体管M4的第二极与第五晶体管M5的第一极耦接。第四晶体管M4被配置为，在第二节点N2的电压的控制下导通。

第五晶体管M5的控制极与脉冲电压信号端HF耦接，第五晶体管M5的第二极与第六晶体管M6的第一极耦接。第五晶体管M5被配置为，在脉冲电压信号端HF的脉冲电压信号Hf的控制下间歇性导通。

第六晶体管M6的控制极与第二节点N2耦接，第六晶体管M6的第二极与待驱动元件200耦接。第六晶体管M6被配置为，在第二节点N2的电压的控制下导通。

其中，在第二节点N2的电压的控制下使得第四晶体管M4、及第六晶体管M6导通，且在脉冲电压信号端HF的脉冲电压信号Hf的控制下使得第五晶体管M5间歇性导通，以将电流控制子电路1的灰阶电流信号间歇性传输至待驱动元件200，驱动待驱动元件200间歇性发光。

在一些实施例中，如图7～图10所示，选通子电路2还与第二电压信号端VSS、及待驱动元件200耦接；电流控制子电路1还与待驱动元件200耦接。

在此基础上，下面对本公开实施例所提供的像素驱动电路100所包括的选通子电路2的具体电路结构进行整体性的、示例性的介绍。

如图10所示，选通子电路2包括：第一晶体管M1，第二晶体管M2，第三晶体管M3，第四晶体管M4，第五晶体管M5，第六晶体管M6，第一存储电容器C1，及第二存储电容器C2。

第一晶体管M1，第一晶体管M1的控制极与扫描信号端GATE耦接，第一晶体管M1的第一极与选通数据信号端DATA2耦接，第一晶体管M1的第二极与第一节点N1耦接。第一晶体管M1被配置为，在来自扫描信号端GATE的扫描信号Gate的控制下导通，将选通数据信号端DATA2的选通数据信号Data2传输至第一节点N1。

第一存储电容器C1的第一端与初始化信号端VINIT耦接，第一存储电容器C1的第二端与第一节点N1耦接。第一存储电容器C1被配置为，接收第一节点N1处的选通数据信号Data2，并存储该选通数据信号Data2。

第二晶体管M2的控制极与第一节点N1耦接，第二晶体管M2的第一极与待驱动元件200耦接，第二晶体管M2的第二极与第二电压信号端VSS耦接。第二晶体管M2被配置为，在第一节点N1的电压的控制下导通，以使电流控制子电路1的灰阶电流信号能够持续传输至待驱动元件200，驱动待驱动元件200持续发光。

第三晶体管M3的控制极与复位信号端RESET耦接，第三晶体管M3的第一极与选通数据信号端DATA2耦接，第三晶体管M3的第二极与第二节点N2耦接。第三晶体管M3被配置为，在来自复位信号端RESET的复位信号Reset的控制下导通，将选通数据信号端DATA2的选通数据信号Data2传输至第二节点N2。

第二存储电容器C2的第一端与初始化信号端VINIT耦接，第二存储电容器C2的第二端与第二节点N2耦接。第二存储电容器C2被配置为，接收第二节点N2处的选通数据信号Data2，并存储该选通数据信号Data2。

第四晶体管M4的控制极与第二节点N2耦接，第四晶体管M4的第一极与待驱动元件200耦接，第四晶体管M4的第二极与第五晶体管M5的第一极耦接。第四晶体管M4被配置为，在第二节点N2的电压的控制下导通。

第五晶体管M5的控制极与脉冲电压信号端HF耦接，第五晶体管M5的第二极与第六晶体管M6的第一极耦接。第五晶体管M5被配置为，在脉冲电压信号端HF的脉冲电压信号Hf的控制下间歇性导通。

第六晶体管M6的控制极与第二节点N2耦接，第六晶体管M6的第二极与第二电压信号端VSS耦接。第六晶体管M6被配置为，在第二节点N2的电压的控制下导通。

其中，在第二节点N2的电压的控制下使得第四晶体管M4、及第六晶体管M6导通，且在脉冲电压信号端HF的脉冲电压信号Hf的控制下使得第五晶体管M5间歇性导通，以使电流控制子电路1的灰阶电流信号能够间歇性传输至待驱动元件200，驱动待驱动元件200间歇性发光。

在一些实施例中，如图11～图14所示，选通子电路2还与第一电压信号端VDD、及电流控制子电路1耦接；电流控制子电路1还与待驱动元件200耦接。

在此基础上，下面对本公开实施例所提供的像素驱动电路100所包括的选通子电路2的具体电路结构进行整体性的、示例性的介绍。

如图14所示，选通子电路2包括：第一晶体管M1，第二晶体管M2，第三晶体管M3，第四晶体管M4，第五晶体管M5，第六晶体管M6，第一存储电容器C1，及第二存储电容器C2。

第一晶体管M1，第一晶体管M1的控制极与扫描信号端GATE耦接，第一晶体管M1的第一极与选通数据信号端DATA2耦接，第一晶体管M1的第二极与第一节点N1耦接。第一晶体管M1被配置为，在来自扫描信号端GATE的扫描信号Gate的控制下导通，将选通数据信号端DATA2的选通数据信号Data2传输至第一节点N1。

第一存储电容器C1的第一端与初始化信号端VINIT耦接，第一存储电容器C1的第二端与第一节点N1耦接。第一存储电容器C1被配置为，接收第一节点N1处的选通数据信号Data2，并存储该选通数据信号Data2。

第二晶体管M2的控制极与第一节点N1耦接，第二晶体管M2的第一极与第一电压信号端VDD耦接，第二晶体管M2的第二极与电流控制子电路1耦接。第二晶体管M2被配置为，在第一节点N1的电压的控制下导通，以使电流控制子电路1的灰阶电流信号能够持续传输至待驱动元件200，驱动待驱动元件200持续发光。

第三晶体管M3的控制极与复位信号端RESET耦接，第三晶体管M3的第一极与选通数据信号端DATA2耦接，第三晶体管M3的第二极与第二节点N2耦接。第三晶体管M3被配置为，在来自复位信号端RESET的复位信号Reset的控制下导通，将选通数据信号端DATA2的选通数据信号Data2传输至第二节点N2。

第二存储电容器C2的第一端与初始化信号端VINIT耦接，第二存储电容器C2的第二端与第二节点N2耦接。第二存储电容器C2被配置为，接收第二节点N2处的选通数据信号Data2，并存储该选通数据信号Data2。

第四晶体管M4的控制极与第二节点N2耦接，第四晶体管M4的第一极与第一电压信号端VDD耦接，第四晶体管M4的第二极与第五晶体管M5的第一极耦接。第四晶体管M4被配置为，在第二节点N2的电压的控制下导通。

第五晶体管M5的控制极与脉冲电压信号端HF耦接，第五晶体管M5的第二极与第六晶体管M6的第一极耦接。第五晶体管M5被配置为，在脉冲电压信号端HF的脉冲电压信号Hf的控制下间歇性导通。

第六晶体管M6的控制极与第二节点N2耦接，第六晶体管M6的第二极与电流控制子电路1耦接。第六晶体管M6被配置为，在第二节点N2的电压的控制下导通。

其中，在第二节点N2的电压的控制下使得第四晶体管M4、及第六晶体管M6导通，且在脉冲电压信号端HF的脉冲电压信号Hf的控制下使得第五晶体管M5间歇性导通，以使电流控制子电路1的灰阶电流信号能够间歇性传输至待驱动元件200，驱动待驱动元件200间歇性发光。

在一些实施例中，如图5所示，本公开所提供的像素驱动电路100中的电流控制子电路1包括数据写入单元10、驱动单元11、补偿单元12、存储单元13、发光控制单元14和复位单元15。

数据写入单元10与扫描信号端GATE、灰阶数据信号端DATA1、及第三节点N3耦接。数据写入单元10被配置为，在来自扫描信号端GATE的扫描信号Gate的控制下，将来自灰阶数据信号端DATA1的灰阶数据信号Data1传输至第三节点N3。数据写入单元10在扫描阶段T2，将灰阶数据信号Data1传输至第三节点N3。

驱动单元11与第三节点N3、第四节点N4、及第五节点N5耦接。驱动单元11被配置为，在第五节点N5的电压的控制下，将第三节点N3的电压传输至第四节点N4。驱动单元11在发光阶段T3，在第五节点N5的电压的控制下，将第三节点N3的电压传输至第四节点N4。

补偿单元12与扫描信号端GATE、第四节点N4、及第五节点N5耦接。补偿单元12被配置为，在来自扫描信号端GATE的扫描信号Gate的控制下，将第四节点N4的电压传输至第五节点N5。补偿单元12在扫描阶段T2，将第四节点N4的电压传输至第五节点N5。

存储单元13与第五节点N5、及第一电压信号端VDD耦接；存储单元13被配置为，存储第五节点N5的电压。存储单元13在扫描阶段T2，存储第五节点N5接收到的来自第四节点N4的电压，在发光阶段T3，保持第五节点N5存储的电压稳定。

发光控制单元14与使能信号端EM、第三节点N3、第四节点N4、及待驱动元件200耦接。发光控制单元14还与第一电压信号端VDD及选通子电路耦接；或，发光控制单元14还与第一电压信号端VDD及待驱动元件200耦接；或，发光控制单元14还与选通子电路2及待驱动元件200耦接。发光控制单元14被配置为，在来自使能信号端EM的使能信号Em的控制下，与驱动单元11配合，向待驱动元件20传输灰阶电流信号。

复位单元15与复位信号端RESET、初始化信号端VINIT、及第五节点N5耦接。复位单元15被配置为，在来自复位信号端RESET的复位信号Reset的控制下，将来自初始化信号端VINIT的初始化电压信号Vinit传输至第五节点N5。复位单元15在复位阶段T1将初始化电压信号Vinit传输至第五节点N5。

示例性的，以图3所示像素驱动电路为例，发光控制单元14与第一电压信号端VDD耦接。参阅图4、图5和图6，上述电流控制子电路1，在复位阶段T1，复位单元15将初始化电压信号Vinit传输至第五节点N5，清除第五节点存储的上一帧的灰阶数据信号Data1；存储单元13存储第五节点N5的电压；其中，第五节点N5的电压与初始化电压信号Vinit相关，且第五节点N5的电压能够控制驱动单元11导通。在扫描阶段T2，数据写入单元10将灰阶数据信号Data1传输至第三节点N3；灰阶数据信号Data1经驱动单元11传输至第四节点N4；补偿单元12将第四节点N4的电压信号(经驱动单元11传输至第四节点N4的灰阶数据信号Data1)传输至第五节点；存储单元13存储第五节点N5的电压。在发光阶段，发光控制单元14配合驱动单元11向待驱动元件200传输驱动电流；其中，驱动电流的大小与第一电压信号端VDD的第一电压信号Vdd，以及第五节点N5的电压有关。

在一些实施例中，参阅图5和图6，数据写入单元10包括第七晶体管M7，第七晶体管M7的控制极与扫描信号端GATE耦接，第七晶体管M7的第一极与灰阶数据信号端DATA1耦接，第七晶体管M7的第二极与第三节点N3耦接。在扫描阶段T2，第七晶体管M7在来自扫描信号端GATE的扫描信号Gate的控制下导通，灰阶数据信号端DATA1的灰阶数据信号Data1传输至第三节点N3。

参阅图5和图6，驱动单元11包括第八晶体管M8，第八晶体管M8的控制极与第五节点N5耦接，第八晶体管M8的第一极第三节点N3耦接，第八晶体管M8的第二极与第四节点N4耦接。在扫描阶段T2以及发光阶段T3，第八晶体管M8在第五节点N5的电压的控制下导通，将第三节点N3的电压传输至第四节点N4。

参阅图5和图6，补偿单元12包括第九晶体管M9，第九晶体管M9的控制极与扫描信号端GATE耦接，第九晶体管M9的第一极第四节点N4耦接，第九晶体管M9的第二极与第五节点N5耦接。在扫描阶段T2，第九晶体管M9在来自扫描信号端GATE的扫描信号Gate的控制下导通，将第四节点N4的电压传输至第五节点N5。

参阅图5和图6，存储单元13包括第三存储电容器C3，第三存储电容器C3的第一端与第一电压信号端VDD耦接，第三存储电容器C3的第二端与第五节点N5耦接。在扫描阶段T2，第三存储电容器C3存储第五节点N5接收到的来自第四节点N4的电压；在发光阶段T3，第三存储电容器C3保持第五节点N5的电压稳定，并使第八晶体管M8处于导通状态。

参阅图5和图6，发光控制单元14包括第十晶体管M10和第十一晶体管M11；第十晶体管M10的控制极与使能信号端EM耦接，第十晶体管M10的第一极与第一电压信号端VDD或选通子电路2耦接，第十晶体管M10的第二极与第三节点N3耦接；第十一晶体管M11的控制极与使能信号端EM耦接，第十一晶体管M11的第一极与第四节点N4耦接，第十一晶体管M11的第二极与待驱动元件200或选通子电路2耦接。在发光阶段T3，第十晶体管M10和第十一晶体管M11在来自使能信号端EM的使能信号Em的控制下导通，配合第八晶体管M8，向待驱动元件200传输灰阶电流信号。

参阅图5和图6，复位单元15包括第十二晶体管M12，第十二晶体管M12的控制极与复位信号端RESET耦接，第十二晶体管M12的第一极与初始化信号端VINIT耦接，第十二晶体管M12的第二极与第五节点N5耦接。在复位阶段T1，第十二晶体管M12在来自复位信号端RESET的复位信号Reset的控制下导通，将初始化电压信号Vinit传输至第五节点N5。

示例性的，以图3所示像素驱动电路为例，发光控制单元14与第一电压信号端VDD耦接。参阅图4、图5和图6，上述电流控制子电路1，在复位阶段T1，第十二晶体管M12在来自复位信号端RESET的复位信号Reset的控制下导通，将初始化电压信号Vinit传输至第五节点N5，清除第五节点存储的上一帧的灰阶数据信号Data1；第三存储电容器C3存储第五节点N5的电压；其中，初始化电压信号Vinit为低电平信号。在扫描阶段T2，第十一晶体管M11在来自扫描信号端GATE的扫描信号Gate的控制下导通，灰阶数据信号端DATA1的灰阶数据信号Data1传输至第三节点N3；第十二晶体管M12在第五节点N5的电压的控制下导通，将第三节点N3的电压传输至第四节点N4；第十一晶体管M11在来自扫描信号端GATE的扫描信号Gate的控制下导通，将第四节点N4的电压传输至第五节点N5。在发光阶段T3，第十二晶体管M12和第十一晶体管M11在来自使能信号端EM的使能信号Em的控制下导通，第十二晶体管M12在第五节点N5的电压的控制下导通，发光控制单元14向待驱动元件200传输灰阶电流信号。

在一些实施例中，参照图6，选通子电路2与电流控制子电路1、及待驱动元件200耦接；待驱动元件200与第二电压信号端VSS耦接。此时，电流控制子电路1包括第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、及第三存储电容器C3。

第七晶体管M7的控制极与扫描信号端GATE耦接，第七晶体管M7的第一极与灰阶数据信号端DATA1耦接，第七晶体管M7的第二极与第三节点N3耦接。

第八晶体管M8的控制极与第五节点N5耦接，第八晶体管M8的第一极第三节点N3耦接，第八晶体管M8的第二极与第四节点N4耦接。

第九晶体管M9的控制极与扫描信号端GATE耦接，第九晶体管M9的第一极第四节点N4耦接，第九晶体管M9的第二极与第五节点N5耦接。

第十晶体管M10的控制极与使能信号端EM耦接，第十晶体管M10的第一极与第一电压信号端VDD耦接，第十晶体管M10的第二极与第三节点N3耦接。

第十一晶体管M11的控制极与使能信号端EM耦接，第十一晶体管M11的第一极与第四节点N4耦接，第十一晶体管M11的第二极与选通子电路2耦接。

第十二晶体管M12的控制极与复位信号端RESET耦接，第十二晶体管M12的第一极与初始化信号端VINIT耦接，第十二晶体管M12的第二极与第五节点N5耦接。

第三存储电容器C3的第一端与第一电压信号端VDD耦接，第三存储电容器C3的第二端与第五节点N5耦接。

本公开的一些实施例还提供一种像素驱动方法，应用于上述任一实施例的像素驱动电路100，如图3和图4所示，像素驱动电路100的选通子电路2包括第一选通单元21和第二选通单元22。如图15和图16所示，一个帧周期包括复位阶段T1、扫描阶段T2和发光阶段T3。该像素驱动方法包括：

如图15所示，在需要显示亮度为高灰阶的情况下：

在复位阶段T1，第二选通单元22在来自复位信号端RESET的复位信号Reset的控制下，写入来自选通数据信号端DATA2的选通数据信号Data2的关闭电压，第二选通单元22关断。

在扫描阶段T2，第一选通单元21在来自扫描信号端GATE的扫描信号Gate的控制下，写入来自选通数据信号端DATA2的选通数据信号Data2的开启电压，第一选通单元21持续导通。

在发光阶段T3，第一选通单元21在选通数据信号Data2的开启电压的控制下，配合像素驱动电路100的电流控制子电路1，驱动待驱动元件200持续发光。

如图16所示，在需要显示亮度为低灰阶的情况下，包括：

在复位阶段T1，第二选通单元22在来自RESET的复位信号Reset的控制下，写入来自选通数据信号端DATA2的选通数据信号Data2的开启电压，第二选通单元22在脉冲电压信号端HF的脉冲电压信号Hf的控制下，间歇性导通。

在扫描阶段T2，第一选通单元21在扫描信号端GATE的扫描信号Gate的控制下，写入来自选通数据信号端DATA2的选通数据信号Data2的关闭电压，第一选通单元21关断。

在发光阶段T3，第二选通单元22在选通数据信号Data2的开启电压、及来自脉冲电压信号端HF的脉冲电压信号Hf的控制下，配合电流控制子电路1，驱动待驱动元件200间歇性发光。

示例性的，以图6所示的像素驱动电路100为例，在需要显示亮度为高灰阶的情况下，对于选通子电路2，参阅图6和图15。

在复位阶段T1，复位信号端RESET的复位信号Reset为低电平信号，第三晶体管M3导通，选通数据信号端DATA2的选通数据信号Data2的关闭电压Vd(高电平信号)传输至第二节点N2。扫描信号端GATE的扫描信号Gate为高电平信号，第一晶体管M1关断，灰阶数据信号端DATA2的灰阶数据信号Data2的关闭电压Vd(高电平信号)不能传输至第一节点N1。

在扫描阶段T2，复位信号端RESET的复位信号Reset为高电平信号，第三晶体管M3关断，第二节点N2在第二电容器C2的作用下保持关闭电压Vd(高电平信号)。扫描信号端GATE的扫描信号Gate为低电平信号，扫描信号端GATE的扫描信号Gate为低电平信号，第一晶体管M1导通，灰阶数据信号端DATA2的灰阶数据信号Data2的打开电压Vt(低电平信号)传输至第一节点N1。

在发光阶段T3，复位信号端RESET的复位信号Reset为高电平信号，第三晶体管M3关断，第二节点N2在第二电容器C2的作用下保持关闭电压Vd(高电平信号)，第四晶体管M4和第六晶体管M6关断，第二选通单元22关断。扫描信号端GATE的扫描信号Gate为高电平信号，第一晶体管M1关断，第一节点N1在第一电容器C1的作用下保持打开电压Vt(低电平信号)，第二晶体管M2导通，第一选通单元21持续导通，待驱动元件200持续发光。

在待驱动元件200需要显示亮度为低灰阶的情况下，对于选通子电路2，参阅图6和图16。

在复位阶段T1，复位信号端RESET的复位信号Reset为低电平信号，第三晶体管M3导通，第二数据信号端DATA2的第二数据信号Data2的打开电压Vt(低电平信号)传输至第二节点N2。扫描信号端GATE的扫描信号Gate为高电平信号，第一晶体管M1关断，灰阶数据信号端DATA2的灰阶数据信号Data2的打开电压Vt(低电平信号)不能传输至第一节点N1。

在扫描阶段T2，复位信号端RESET的复位信号Reset为高电平信号，第三晶体管M3关断，第二节点N2在第二电容器C2的作用下保持打开电压Vt(低电平信号)。扫描信号端GATE的扫描信号Gate为低电平信号，扫描信号端GATE的扫描信号Gate为低电平信号，第一晶体管M1导通，灰阶数据信号端DATA2的灰阶数据信号Data2的关闭电压Vd(高电平信号)传输至第一节点N1。

在发光阶段T3，复位信号端RESET的复位信号Reset为高电平信号，第三晶体管M3关断，第二节点N2在第二电容器C2的作用下保持打开电压Vt(低电平信号)，第四晶体管M4和第六晶体管M6导通，第二选通单元22在脉冲电压信号端HF的脉冲电压信号Hf的控制下，间歇性导通。扫描信号端GATE的扫描信号Gate为高电平信号，第一晶体管M1关断，第一节点N1在第一电容器C1的作用下保持关闭电压Vd(高电平信号)，第二晶体管M2关断，第一选通单元21关断。待驱动元件200间歇性发光。且当脉冲电压信号Hf为低电平信号时，待驱动元件200发光。

采用上述像素驱动方法，在需要显示高灰阶的情况下，第一选通单元21持续导通，第二选通单元22关闭，使得待驱动元件200持续接收灰阶电流信号，使待驱动元件200在一帧内持续发光，并通过来自灰阶数据信号端DATA1的灰阶数据信号Data1，控制流经待驱动元件200的电流大小，进而控制待驱动元件200在一帧内的发光亮度，从而显示不同的高灰阶。

在需要显示低灰阶的情况下，第一选通单元21关闭，第二选通单元21间歇性导通，使得待驱动元件200间歇性接收灰阶电流信号，使待驱动元件200在一帧内间歇性发光，缩短待驱动元件200在一帧内的发光时长，降低待驱动元件200在一帧内的发光亮度，进而可以在待驱动元件200接收的电流保持在较高范围内进行调整，从而显示不同的低灰阶。

在一些实施例中，像素驱动方法还包括：

在复位阶段T1，复位信号端RESET的复位信号Reset为低电平信号，第十二晶体管M12导通，初始化信号端VINIT的初始化信号Vinit(低电平信号)传输至第五节点N5，清除第五节点存储的上一帧的灰阶数据信号Data1；第三电容器C3存储第五节点N5的电压。

在扫描阶段T2，来自扫描信号端GATE的扫描信号Gate为低电平信号，第七晶体管M7和第九晶体管M9导通，灰阶数据信号端DATA1的灰阶数据信号Data1传输至第三节点N3。第八晶体管M8在第五节点N5的电压(低电平信号)的控制下导通，第三节点N3的灰阶数据信号端DATA1经第八晶体管M8传输至第四节点N4。第四节点N4的电压信号经第九晶体管M9传输至第五节点N5。

在发光阶段T3，来自能信号端EM的使能信号Em为低电平信号，第十晶体管M10和第十一晶体管M11导通，第八晶体管M8在第五节点N5的电压的控制下导通，电流控制子电路1向待驱动元件200传输灰阶电流信号。

本公开的一些实施例还提供一种显示面板1100，包括上述任一实施例的像素驱动电路100和待驱动元件200。

与现有技术相比，本公开提供的显示面板的有益效果与上述技术方案提供的像素驱动电路的有益效果相同，在此不做赘述。

其中，参阅图2，显示面板1100包括多个亚像素1101，每个亚像素1101对应一个像素驱动电路100和一个待驱动元件200。多个亚像素1101呈多行多列的阵列式布置，示例性地，多个亚像素101呈n行m列的阵列式布置。

在一些实施例中，待驱动元件200包括至少一个发光二极管，所述至少一个发光二极管串联在像素驱动电路100的电流通路中。其中，发光二极管为微型发光二极管(microLED)、迷你发光二极管(mini LED)或者有机发光二极管，量子点发光二极管其他具有在高电流密度下发光效率高，在低电流密度下发光效率低的特性的发光器件，本公开的实施例对此并不设限。在本公开的实施例的描述中，待驱动元件200的第一极为待驱动元件200的阳极，待驱动元件200的第二极为待驱动元件的阴极。

显示面板200还包括：多条扫描信号线G(1)～G(n)、多条灰阶数据信号线D1(1)～D1(m)、多条选通数据信号线D2(1)～D2(m)。

同一行亚像素1101对应的各像素驱动电路100与同一条扫描信号线G耦接。同一列亚像素1101对应的各像素驱动电路100与同一条灰阶数据信号线D1及同一条选通数据信号线D2耦接。示例性地，第一行亚像素1101对应的像素驱动电路100与第一扫描信号线G1(1)耦接，第一列亚像素1101对应的像素驱动电路100与灰阶数据信号线D1(1)及选通数据信号线D2(1)耦接。

这样，多条扫描信号线G为扫描信号端GATE提供扫描信号Gate1；多条灰阶数据信号线D1为灰阶数据信号端DATA1提供灰阶数据信号Data1；多条选通数据信号线D2为选通数据信号端DATA2提供选通数据信号Data2。从而为像素驱动电路100提供扫描信号Gate、灰阶数据信号Data1和选通数据信号Data2。

显示面板1100还包括：多条复位信号线R(1)～R(n)、多条使能信号线E(1)～E(n)、多条初始化信号线VN、多条第一电压信号线LVDD、多条第二电压信号线LVSS(图中未示出)及多条脉冲信号线LHF(图中未示出)。

同一行亚像素1101对应的各像素驱动电路100与同一条复位信号线R及同一条使能信号线E耦接。同一列亚像素1101对应的各像素驱动电路100与同一条初始化信号线VN耦接。

这样，多条复位信号线R为复位信号端RESET提供复位信号Reset，多条使能信号线E为使能信号端EM提供使能信号Em，多条初始化信号线VN为初始化信号端VINIT提供初始化信号Vinit。

多条第一电压信号线LVDD分别沿行方向且沿列方向呈网格状排布，同一列亚像素1101对应的各像素驱动电路100与同一条沿列方向排布的第一电压信号线LVDD耦接。多条沿行方向排布的第一电压信号线LVDD分别与多条沿列方向排布的第一电压信号线LVDD耦接，多条沿行方向排布的第一电压信号线LVDD被配置为降低多条沿列方向排布的第一电压信号线LVDD的电阻，减少第一电压信号Vdd的RC负载和IR压降(IR Drop)。多条第二电压信号线LVSS、及多条脉冲电压信号线LVHF的设置方式与多条第一电压信号线LVDD的设置方式类似，在此不再赘述。

这样，多条沿列方向排布的第一电压信号线LVDD为第一电压信号端VDD提供第一电压信号Vdd，多条沿列方向排布的第二电压信号线LVSS为第二电压信号端VSS提供第一电压信号Vss，多条沿列方向排布的脉冲电压信号线LHf为脉冲电压信号端HF提供脉冲电压信号Hf。

需要说明的是，以上所述的显示面板1100所包括的多条信号线的排布，以及图2示出的显示面板1100的布线图仅是一种示例，并不构成对显示面板1100的结构的限制。

在一些实施例中，显示面板200还包括衬底基板，像素驱动电路设置于衬底基板上，该衬底基板为玻璃基板。

在一些实施例中，上述显示面板200为Micro LED显示面板，显示面板200所包括的多个亚像素中的每个亚像素均对应至少一个微型发光二极管。

由于本公开提供的像素驱动电路100针对微型发光二极管所具有的在高电流密度下发光效率高，在低电流密度下发光效率低的特性，采用电流控制和发光时长的控制相互结合方式，实现不同灰阶的显示，在进行较低灰阶的显示时，通过缩短微型发光二极管的发光时长，使输入微型发光二极管的电流保持在较高范围内，从而使微型发光二极管始终处于高电流密度下，发光效率较高，进而降低显示面板的功耗，节约成本，从而本公开提供的显示面板能够适用于有源驱动的方式。

本公开提供的显示面板采用有源驱动的方式，像素驱动电路100可以设置于以玻璃为材料的衬底基板上，由于玻璃基板的拼接工艺较成熟，因此可以根据显示尺寸，将显示面板进行拼接，得到具有较大显示尺寸的显示面板，适用于中等距离观看。

示例性地，上述显示面板为电视屏幕。并且，由于上述显示面板采用有源驱动的方式，并采用玻璃基板作为衬底基板，可以采用制备工艺精度较高的曝光、显影、刻蚀等工艺进行像素驱动电路的制备，从而得到的像素驱动电路100的精度较高，亚像素的尺寸得以减小，例如，亚像素的尺寸可以做到400μm甚至更小，这样就使得显示面板的分辨率得以提升，显示画面的画质细腻度较好。在显示面板为Micro LED显示面板的情况下，显示面板的色域和亮度得以提升，能够实现HDR显示，提高显示面板的显示画面的显示效果。

在一些实施例中，显示面板200所包括的像素驱动电路100中的晶体管采用LTPS(Low Temperature Poly-silicon，低温多晶硅)工艺，在玻璃基板上进行制备得到，由于低温多晶硅具有迁移率较高，稳定性较好的特点，可以提高所制备得到的晶体管的响应速度，因此LTPS工艺更加适用于本公开所提供的采用驱动电流和驱动时长进行控制的像素驱动电路100。同时，由于对像素驱动电路100的驱动方法中已进行了对第三晶体管M3的阈值电压的补偿，因此显示面板200的显示效果不会受到因LTPS工艺的缺陷造成的晶体管的阈值电压偏移的影响。

本公开的一些实施例还提供一种显示装置1000，如图1所示，该显示装置1000包括上述任一实施例的显示面板1100、电路板、显示驱动集成电路(integrated circuit，简称IC)以及其他电子配件等。

此处，显示装置1000可以为电视、电脑、笔记本电脑、手机、平板电脑、个人数字助理(personal digital assistant，简称PDA)、车载电脑等。

与现有技术相比，本公开提供的显示装置的有益效果与上述技术方案提供的像素驱动电路的有益效果相同，在此不做赘述。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种像素驱动电路，其特征在于，包括：

电流控制子电路，与扫描信号端、灰阶数据信号端、第一电压信号端、及使能信号端耦接；所述电流控制子电路被配置为，在来自所述扫描信号端的扫描信号和来自所述使能信号端的使能信号的控制下，根据来自所述灰阶数据信号端的灰阶数据信号，向待驱动元件输出灰阶电流信号；

选通子电路，包括：

第一选通单元，与所述扫描信号端、及选通数据信号端耦接；所述第一选通单元被配置为，在来自所述扫描信号端的扫描信号和来自所述选通数据信号端的选通数据信号的控制下，驱动所述待驱动元件持续发光；

第二选通单元，所述第二选通单元包括：

第二数据写入子单元，与复位信号端、所述选通数据信号端、及第二节点耦接；所述第二数据写入子单元被配置为，在来自所述复位信号端的复位信号的控制下，将来自所述选通数据信号端的选通数据信号传输至所述第二节点；

第二存储子单元，与初始化信号端、及所述第二节点耦接；所述第二存储子单元被配置为，存储所述第二节点的电压；

第二控制子单元，所述第二控制子单元包括：

第四晶体管，所述第四晶体管的控制极与所述第二节点耦接；

第五晶体管，所述第五晶体管的控制极与脉冲电压信号端耦接，所述第五晶体管的第一极与所述第四晶体管的第二极耦接；

第六晶体管，所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第五晶体管的第二极耦接；

其中，所述第四晶体管的第一极与所述第一电压信号端耦接，所述第六晶体管的第二极与所述电流控制子电路耦接；或，所述第四晶体管的第一极与所述电流控制子电路耦接，所述第六晶体管的第二极与所述待驱动元件耦接；或，所述第四晶体管的第一极与所述待驱动元件耦接，所述第六晶体管的第二极与第二电压信号端耦接。

2.根据权利要求1所述的像素驱动电路，其特征在于，所述第一选通单元包括：

第一数据写入子单元，与所述扫描信号端、所述选通数据信号端、及第一节点耦接；所述第一数据写入子单元被配置为，在来自所述扫描信号端的扫描信号的控制下，将来自所述选通数据信号端的选通数据信号传输至所述第一节点；

第一存储子单元，与所述初始化信号端、及所述第一节点耦接；所述第一存储子单元被配置为，存储所述第一节点的电压；

第一控制子单元，与所述第一节点耦接；所述第一控制子单元被配置为，在所述第一节点的电压的控制下，驱动所述待驱动元件持续发光。

3.根据权利要求2所述的像素驱动电路，其特征在于，所述第一数据写入子单元包括：

第一晶体管，所述第一晶体管的控制极与所述扫描信号端耦接，所述第一晶体管的第一极与所述选通数据信号端耦接，所述第一晶体管的第二极与所述第一节点耦接；

第一存储子单元，包括：

第一存储电容器，所述第一存储电容器的第一端与所述初始化信号端耦接，所述第一存储电容器的第二端与所述第一节点耦接；

所述第一控制子单元包括：

第二晶体管，所述第二晶体管的控制极与所述第一节点耦接；所述第二晶体管的第一极与所述第一电压信号端耦接，所述第二晶体管的第二极与所述电流控制子电路耦接；或，所述第二晶体管的第一极与所述电流控制子电路耦接，所述第二晶体管的第二极与所述待驱动元件耦接；或，所述第二晶体管的第一极与所述待驱动元件耦接，所述第二晶体管的第二极与所述第二电压信号端耦接。

4.根据权利要求1所述的像素驱动电路，其特征在于，所述第二数据写入子单元包括：

第三晶体管，所述第三晶体管的控制极与所述复位信号端耦接，所述第三晶体管的第一极与所述选通数据信号端耦接，所述第三晶体管的第二极与所述第二节点耦接；

所述第二存储子单元包括：

第二存储电容器，所述第二存储电容器的第一端与初始化信号端耦接，所述第二存储电容器的第二端与所述第二节点耦接。

5.根据权利要求1所述的像素驱动电路，其特征在于，所述选通子电路还与所述电流控制子电路、及所述待驱动元件耦接；

所述待驱动元件还与第二电压信号端耦接。

6.根据权利要求5所述的像素驱动电路，其特征在于，所述选通子电路包括：

第一晶体管，所述第一晶体管的控制极与所述扫描信号端耦接，所述第一晶体管的第一极与所述选通数据信号端耦接，所述第一晶体管的第二极与第一节点耦接；

第一存储电容器，所述第一存储电容器的第一端与初始化信号端耦接，所述第一存储电容器的第二端与所述第一节点耦接；

第二晶体管，所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述电流控制子电路耦接，所述第二晶体管的第二极与所述待驱动元件耦接；

第三晶体管，所述第三晶体管的控制极与所述复位信号端耦接，所述第三晶体管的第一极与所述选通数据信号端耦接，所述第三晶体管的第二极与所述第二节点耦接；

第二存储电容器，所述第二存储电容器的第一端与所述初始化信号端耦接，所述第二存储电容器的第二端与所述第二节点耦接；

第四晶体管，所述第四晶体管的控制极与所述第二节点耦接，所述第四晶体管的第一极与所述电流控制子电路耦接；

第五晶体管，所述第五晶体管的控制极与所述脉冲电压信号端耦接，所述第五晶体管的第一极与所述第四晶体管的第二极耦接；

第六晶体管，所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第五晶体管的第二极耦接，所述第六晶体管的第二极与所述待驱动元件耦接。

7.根据权利要求1所述的像素驱动电路，其特征在于，所述选通子电路还与第二电压信号端、及所述待驱动元件耦接；

所述电流控制子电路还与所述待驱动元件耦接。

8.根据权利要求7所述的像素驱动电路，其特征在于，所述选通子电路包括：

第一晶体管，所述第一晶体管的控制极与所述扫描信号端耦接，所述第一晶体管的第一极与所述选通数据信号端耦接，所述第一晶体管的第二极与第一节点耦接；

第一存储电容器，所述第一存储电容器的第一端与所述初始化信号端耦接，所述第一存储电容器的第二端与所述第一节点耦接；

第二晶体管，所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述待驱动元件耦接，所述第二晶体管的第二极与所述第二电压信号端耦接；

第三晶体管，所述第三晶体管的控制极与所述复位信号端耦接，所述第三晶体管的第一极与所述选通数据信号端耦接，所述第三晶体管的第二极与所述第二节点耦接；

第二存储电容器，所述第二存储电容器的第一端与所述初始化信号端耦接，所述第二存储电容器的第二端与所述第二节点耦接；

第四晶体管，所述第四晶体管的控制极与所述第二节点耦接，所述第四晶体管的第一极与所述待驱动元件耦接；

第五晶体管，所述第五晶体管的控制极与所述脉冲电压信号端耦接，所述第五晶体管的第一极与所述第四晶体管的第二极耦接；

第六晶体管，所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第五晶体管的第二极耦接，所述第六晶体管的第二极与所述第二电压信号端耦接。

9.根据权利要求1所述的像素驱动电路，其特征在于，所述选通子电路还与所述第一电压信号端、及所述电流控制子电路耦接；

所述电流控制子电路还与所述待驱动元件耦接。

10.根据权利要求9所述的像素驱动电路，其特征在于，所述选通子电路包括：

第一晶体管，所述第一晶体管的控制极与所述扫描信号端耦接，所述第一晶体管的第一极与所述选通数据信号端接耦接，所述第一晶体管的第二极与第一节点耦接；

第一存储电容器，所述第一存储电容器的第一端与所述初始化信号端耦接，所述第一存储电容器的第二端与所述第一节点耦接；

第二晶体管，所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述第一电压信号端耦接，所述第二晶体管的第二极与所述电流控制子电路耦接；

第三晶体管，所述第三晶体管的控制极与所述复位信号端耦接，所述第三晶体管的第一极与所述选通数据信号端耦接，所述第三晶体管的第二极与所述第二节点耦接；

第二存储电容器，所述第二存储电容器的第一端与所述初始化信号端耦接，所述第二存储电容器的第二端与所述第二节点耦接；

第四晶体管，所述第四晶体管的控制极与所述第二节点耦接，所述第四晶体管的第一极与所述第一电压信号端耦接；

第五晶体管，所述第五晶体管的控制极与所述脉冲电压信号端耦接，所述第五晶体管的第一极与所述第四晶体管的第二极耦接；

第六晶体管，所述第六晶体管的控制极与所述第二节点耦接，所述第六晶体管的第一极与所述第五晶体管的第二极耦接，所述第六晶体管的第二极与所述电流控制子电路耦接。

11.根据权利要求1~10中任一项所述的像素驱动电路，其特征在于，所述电流控制子电路包括：

数据写入单元，与所述扫描信号端、所述灰阶数据信号端、及第三节点耦接；所述数据写入单元被配置为，在来自所述扫描信号端的扫描信号的控制下，将在所述灰阶数据信号端处接收的灰阶数据信号传输至所述第三节点；

驱动单元，与所述第三节点、第四节点、及第五节点耦接；所述驱动单元被配置为，在所述第五节点的电压的控制下，将所述第三节点的电压传输至所述第四节点；

补偿单元，与所述扫描信号端、所述第四节点、及所述第五节点耦接；所述补偿单元被配置为，在来自所述扫描信号端的控制下，将所述第四节点的电压传输至所述第五节点；

存储单元，与所述第五节点、及所述第一电压信号端耦接；所述存储单元被配置为，存储所述第五节点的电压；

发光控制单元，与所述使能信号端、所述第三节点、及所述第四节点耦接；所述发光控制单元还与所述第一电压信号端及所述选通子电路耦接；或，所述发光控制单元还与所述第一电压信号端及所述待驱动元件耦接；或，所述发光控制单元还与所述选通子电路及所述待驱动元件耦接；所述发光控制单元被配置为，在来自所述使能信号端的使能信号的控制下，与所述驱动单元配合，向所述待驱动元件传输灰阶电流信号；

复位单元，与复位信号端、初始化信号端、及所述第五节点耦接；所述复位单元被配置为，在来自所述复位信号端的复位信号的控制下，将来自所述初始化信号端的初始化信号传输至所述第五节点。

12.根据权利要求11所述的像素驱动电路，其特征在于，

所述数据写入单元包括：

第七晶体管，所述第七晶体管的控制极与所述扫描信号端耦接，所述第七晶体管的第一极与所述灰阶数据信号端耦接，所述第七晶体管的第二极与所述第三节点耦接；

所述驱动单元包括：

第八晶体管，所述第八晶体管的控制极与所述第五节点耦接，所述第八晶体管的第一极与所述第三节点耦接，所述第八晶体管的第二极与所述第四节点耦接；

所述补偿单元包括：

第九晶体管，所述第九晶体管的控制极与所述扫描信号端耦接，所述第九晶体管的第一极与所述第四节点耦接，所述第九晶体管的第二极与所述第五节点耦接；

所述存储单元包括：

第三存储电容器，所述第三存储电容器的第一端与所述第一电压信号端耦接，所述第三存储电容器的第二端与所述第五节点耦接；

所述发光控制单元包括：

第十晶体管，所述第十晶体管的控制极与所述使能信号端耦接，所述第十晶体管的第一极与所述第一电压信号端或所述选通子电路耦接，所述第十晶体管的第二极与所述第三节点耦接；

第十一晶体管，所述第十一晶体管的控制极与所述使能信号端耦接，所述第十一晶体管的第一极与所述第四节点耦接，所述第十一晶体管的第二极与所述待驱动元件或所述选通子电路耦接；

所述复位单元包括：

第十二晶体管，所述第十二晶体管的控制极与所述复位信号端耦接，所述第十二晶体管的第一极与所述初始化信号端耦接，所述第十二晶体管的第二极与所述第五节点耦接。

13.一种像素驱动方法，其特征在于，应用于如权利要求1~12中任一项所述的像素驱动电路，所述像素驱动电路的选通子电路包括第一选通单元和第二选通单元；一个帧周期包括复位阶段、扫描阶段和发光阶段；

所述像素驱动方法包括：

在需要显示亮度为高灰阶的情况下，

在所述复位阶段，所述第二选通单元在来自复位信号端的复位信号的控制下，写入来自选通数据信号端的选通数据信号的关闭电压；

在所述扫描阶段，所述第一选通单元在来自扫描信号端的扫描信号的控制下，写入来自选通数据信号端的选通数据信号的开启电压；

在所述发光阶段，所述第一选通单元在所述选通数据信号的开启电压的控制下，配合所述像素驱动电路的电流控制子电路，驱动待驱动元件持续发光；

在需要显示亮度为低灰阶的情况下，

在所述复位阶段，所述第二选通单元在来自复位信号端的复位信号的控制下，写入来自选通数据信号端的选通数据信号的开启电压；

在所述扫描阶段，所述第一选通单元在来自扫描信号端的扫描信号的控制下，写入来自选通数据信号端的选通数据信号的关闭电压；

在所述发光阶段，所述第二选通单元在所述选通数据信号的开启电压、及来自脉冲电压信号端的脉冲电压信号的控制下，配合所述电流控制子电路，驱动所述待驱动元件间歇性发光。

14.一种显示面板，其特征在于，包括：

如权利要求1~12中任一项所述的像素驱动电路；

待驱动元件，与所述像素驱动电路耦接。

15.一种显示装置，其特征在于，包括：如权利要求14所述的显示面板。

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