[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20190133461A - 센싱 회로 및 이를 포함하는 반도체 장치 - Google Patents

센싱 회로 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20190133461A
KR20190133461A KR1020180058434A KR20180058434A KR20190133461A KR 20190133461 A KR20190133461 A KR 20190133461A KR 1020180058434 A KR1020180058434 A KR 1020180058434A KR 20180058434 A KR20180058434 A KR 20180058434A KR 20190133461 A KR20190133461 A KR 20190133461A
Authority
KR
South Korea
Prior art keywords
line
sensing
signal
sense amplifier
bit line
Prior art date
Application number
KR1020180058434A
Other languages
English (en)
Other versions
KR102471418B1 (ko
Inventor
나원균
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180058434A priority Critical patent/KR102471418B1/ko
Priority to US16/206,601 priority patent/US10643687B2/en
Priority to CN201811495676.7A priority patent/CN110534145B/zh
Publication of KR20190133461A publication Critical patent/KR20190133461A/ko
Application granted granted Critical
Publication of KR102471418B1 publication Critical patent/KR102471418B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 센싱 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 반도체 장치의 면적을 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 센싱라인과 레퍼런스 라인에 인가된 데이터를 센싱 및 증폭하는 센스앰프, 분리신호에 대응하여 매칭라인과 센싱라인 사이의 연결을 선택적으로 제어하는 제 1분리부, 분리신호에 대응하여 레퍼런스 라인과 비트라인 사이의 연결을 선택적으로 제어하는 제 2분리부 및 인에이블신호에 대응하여 센싱라인의 데이터를 반전하여 비트라인에 출력하는 반전부를 포함한다.

Description

센싱 회로 및 이를 포함하는 반도체 장치{Sensing circuit and semiconductor device including the same}
본 발명은 센싱 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 반도체 장치의 면적을 줄일 수 있도록 하는 기술이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억 장치이다. 휘발성 메모리 장치 중 디램(Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 비트라인 센스앰프를 포함한다. 비트라인 센스앰프는 메모리 셀(memory cell)이 액세스(access) 된 후 메모리 셀과 비트라인과의 전하 분배(charge sharing)가 이루어져 비트라인에 발생한 신호 차이를 증폭하는 회로이다.
반도체 메모리 장치의 비트라인의 구조에는 오픈 비트라인 구조(Open bit line structure) 및 폴디드 비트라인 구조(folded bit line structure)가 있을 수 있다.
오픈 비트라인 구조의 반도체 메모리 장치는 비트라인 센스앰프로부터 서로 반대 방향으로 연장되는 비트라인과 상보(complimentary) 비트라인을 포함한다. 그리고, 폴디드 비트라인 구조의 반도체 메모리 장치는 비트라인 센스앰프로부터 동일한 방향으로 연장되는 비트라인 및 상보 비트라인을 포함한다. 오픈 비트라인 구조의 반도체 메모리 장치는 폴디드 비트라인 구조의 반도체 메모리 장치보다 많은 메모리 셀 들을 포함한다.
그런데, 오픈 비트라인 구조의 반도체 메모리 장치는 최외곽 에지 영역에 더미 매트를 구비한다. 최외곽에 배치된 더미 매트의 비트라인 절반은 비트라인 센스앰프에 연결되지만, 나머지 비트라인 절반은 더미로 남겨지게 된다. 이러한 더미 매트로 인하여 반도체 메모리 장치의 전체 칩 사이즈가 불필요하게 증가하게 된다.
본 발명의 실시예는 에지 영역에 배치된 더미 매트를 제거하여 칩 사이즈를 줄이는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 센싱 회로는, 센싱라인과 레퍼런스 라인에 인가된 데이터를 센싱 및 증폭하는 센스앰프; 분리신호에 대응하여 매칭라인과 센싱라인 사이의 연결을 선택적으로 제어하는 제 1분리부; 분리신호에 대응하여 레퍼런스 라인과 비트라인 사이의 연결을 선택적으로 제어하는 제 2분리부; 및 인에이블신호에 대응하여 센싱라인의 데이터를 반전하여 비트라인에 출력하는 반전부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 워드라인과 비트라인에 의해 선택된 데이터를 셀 어레이에 저장하는 매트; 및 복수의 센스앰프를 포함하여 센싱라인과 레퍼런스 라인에 인가된 데이터를 센싱 및 증폭하는 센싱회로를 포함하고, 센싱회로는 복수의 센스앰프의 센싱 동작시 분리신호에 대응하여 매칭라인과 센싱라인 사이의 연결을 차단하고, 레퍼런스 라인과 비트라인 사이의 연결을 차단한다.
본 발명의 실시예는 에지 영역에 배치된 더미 매트를 제거하여 칩 면적을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 더미 매트를 포함하는 반도체 장치의 구성도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 3은 도 2의 반도체 장치에 관한 상세 구성도.
도 4는 도 3의 센싱회로에 관한 상세 회로도.
도 5는 도 3의 센싱회로에 관한 다른 실시예.
도 6은 도 3의 센싱회로에 관한 또 다른 실시예.
도 7은 도 3의 에지 구동부에 관한 상세 구성도.
도 8은 도 4의 에지 센싱 그룹에 관한 동작 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 더미 매트를 포함하는 반도체 장치의 구성도이다.
도 1의 반도체 장치는, 복수의 매트(MAT)(10), 복수의 센스앰프(Sense Amplifier; SA)(20), 복수의 더미 매트(30, 40), 복수의 서브 홀(Sub Hole; S/H)(50), 복수의 서브 워드라인 드라이버(Sub wordline driver; SWD)(60), 로오 디코더(Row Decoder; XDEC)(70) 및 복수의 컬럼 디코더(Column Decoder; YDEC)(80)를 포함한다.
여기서, 매트(10)는 로오 디코더(70)에 따라 워드라인이 선택되고 컬럼 디코더(80)에 따라 비트라인이 선택되어, 셀 어레이에 데이터를 저장한다. 매트(10)는 로오 및 컬럼 방향으로 복수개 배치된다.
그리고, 센스앰프(20)는 각 매트(10)에 인접하여 배치된다. 센스앰프(20)는 인접하는 매트(10)로부터 인가되는 데이터를 센싱 및 증폭한다. 센스앰프(20)는 매트(10)의 셀 어레이가 액세스(access) 된 후 셀 어레이와 비트라인 쌍(BL,/BL)과의 전하 분배(charge sharing)가 이루어져 데이터를 센싱한다.
이러한 센스앰프(20)는 로오 및 컬럼 방향으로 복수개 배치된다. 복수의 센스앰프(20) 중 더미 매트(30)와 매트(10) 사이에 배치된 센스앰프(20)는 더미 매트(30)의 레퍼런스 비트라인과 매트(10)의 노멀 비트라인과 공통 연결될 수 있다.
더미 매트(30, 40)는 매트(10)와 인접하게 배치되며, 최외곽 에지 영역에 배치된다. 더미 매트(30)는 최외곽 상부 에지 영역에 배치될 수 있으며, 더미 매트(40)는 최외곽 하부 에지 영역에 배치될 수 있다. 오픈 비트라인 구조를 갖는 반도체 장치의 더미 매트(30, 40)는 안정적인 동작을 위해 액세스 되는 비트라인과 동일한 로딩을 갖는 레퍼런스 비트라인을 구비한다.
복수의 서브 홀(50)은 센스앰프(20)와 서브 워드라인 드라이버(60)가 만나는 교차지역에 배치된다. 복수의 서브 홀(50)은 로오 및 컬럼 방향으로 복수개 배치된다. 여기서, 서브 홀(50)은 센스앰프 구동신호를 발생하는 센스앰프 드라이버, 비트라인 이퀄라이징신호를 발생하는 비트라인 이퀄라이즈 드라이버 및 비트라인 아이숄레이션 신호를 발생하는 비트라인 아이숄레이션 드라이버 등이 배치되는 영역을 나타낼 수 있다.
서브 워드라인 드라이버(60)는 각 매트(10)에 인접하게 배치된다. 서브 워드라인 드라이버(60)는 로오 디코더(70)의 로오 어드레스에 대응하여 각 매트(10)의 워드라인을 구동한다.
그리고, 컬럼 디코더(80)는 더미 매트(40)의 하부에 배치될 수 있다. 이러한 컬럼 디코더(80)는 각 매트(10)의 비트라인을 선택하기 위한 컬럼 어드레스를 생성한다.
이러한 구조를 갖는 반도체 장치의 동작을 간단히 살펴보면 다음과 같다.
먼저, 반도체 메모리 장치(예를 들어, 디램소자)를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우레벨)로 천이하면 로오 어드레스 버퍼(row address buffer)로 로오 어드레스가 입력된다. 이때에 입력된 로오 어드레스들은 로오 디코더(70)에서 디코딩되어 셀 어레이의 워드라인 중에서 하나를 선택하는 로오 디코딩(row decoding) 동작이 수행된다.
선택된 워드라인에 연결되어 있는 셀 들의 데이터가 비트라인쌍(BL,/BL)에 실리게 된다. 그러면, 센스앰프(20)의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로오 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다.
그리고, 센스앰프 구동회로에 의해 센스앰프 바이어스 전위는 각각 코어전압(Vcore)과 접지전압(Vss) 레벨로 천이되어 센스앰프(20)를 구동시킨다. 센스앰프(20)가 동작을 시작하면 서로 간에 미세한 전위차를 유지하고 있던 비트라인 쌍(BL,/BL)이 큰 전위차로 천이 된다.
그 이후에 컬럼 디코더(80)는 컬럼 어드레스에 응답하여 비트라인의 데이터를 데이터 버스 라인으로 전달하는 컬럼 전달 트랜지스터를 턴-온 시킨다. 이에 따라, 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인으로 전달하여 외부로 출력되도록 한다.
그런데, 오픈 비트라인 구조의 반도체 메모리 장치는 더미 매트(30, 40)에 실질적으로 액세스 되지 않는 다수의 레퍼런스 셀들과 레퍼런스 비트라인을 포함한다. 즉, 더미 매트(30, 40)에 연결된 절반의 비트라인은 센스앰프(20)와 연결되지만, 나머지 절반의 비트라인은 실질적으로 사용되지 않는다. 단순히 비트라인 쌍의 로딩을 매칭시키기 위해 수많은 셀을 갖는 더미 매트(30, 40)가 구비되는 경우 칩 사이즈가 증가할 수 밖에 없다. 또한, 더미 매트(30, 40)의 동작시 매트(10)의 워드라인과 더미 매트(30, 40)의 워드라인을 함께 인에이블시켜야 하므로, 두 개의 워드라인을 인에이블시키는 경우 전력 소모가 증가하게 된다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 2의 실시예에 따른 반도체 장치는, 복수의 매트(MAT), 복수의 센스앰프(Sense Amplifier; SA), 복수의 서브 홀(Sub Hole; S/H)(400,400_1,400_2), 복수의 서브 워드라인 드라이버(Sub wordline driver; SWD)(300,300_1,300_2), 로오 디코더(Row Decoder; XDEC), 복수의 컬럼 디코더(Column Decoder; YDEC), 복수의 센싱회로(100,100_1), 복수의 에지 구동부(200,200_1,200_2) 및 매칭라인 ML을 포함한다.
여기서, 복수의 센싱회로(100,100_1), 복수의 에지 구동부(200,200_1,200_2) 및 매칭라인 ML은 매트(MAT)의 최상측에 배치된다. 즉, 복수의 센싱회로(100,100_1), 복수의 에지 구동부(200,200_1,200_2) 및 매칭라인 ML은 반도체 장치의 최외곽 에지 영역에 배치된다.
도 2의 실시예에 따른 반도체 장치를 도 1과 비교하여 보면, 도 2의 실시예에 따른 반도체 장치는 도 1에 도시된 복수의 더미 매트(30)(또는, 더미 매트 40)가 불필요하다. 즉, 도 1에 도시된 반도체 장치는 최외곽 에지 영역에 더미 매트(30)가 배치된다. 그리고, 도 1에 도시된 반도체 장치는 최외곽 에지 영역에 더미 매트(30)를 구동하기 위한 서브 워드라인 드라이버(60)가 배치된다. 하지만, 본 발명의 실시예는 더미 매트(30)가 제거된 형태이므로, 반도체 장치의 최외곽 에지 영역에 센싱 회로(100,100_1), 에지 구동부(200,200_1,200_2) 및 매칭라인 ML이 배치된다.
이렇게 더미 매트(30,40)를 제거하고, 매칭라인 ML과 연결되는 센싱 회로(100,100_1)를 에지 구동부(200,200_1,200_2)에 의해 제어하는 경우, 도 1에 비해 반도체 장치의 칩 사이즈를 줄일 수 있다.
도 2의 실시예에서는 복수의 센싱회로(100,100_1), 복수의 에지 구동부(200,200_1,200_2) 및 매칭라인 ML이 반도체 장치의 최외곽 상부 에지 영역에 배치된 것을 일 예로 설명하였지만, 이는 설명의 편의를 위한 것이며, 복수의 센싱회로(100,100_1), 복수의 에지 구동부(200,200_1,200_2) 및 매칭라인 ML이 반도체 장치의 최외곽 하부 에지 영역에 배치될 수도 있고, 다른 최외곽 에지 영역에 배치될 수도 있다.
도 3은 도 2의 반도체 장치에 관한 상세 구성도이다. 도 3의 실시예는 도 2의 (A) 영역에 대해 상세히 표시한 도면이다.
본 발명의 실시예에 따른 반도체 장치는, 복수의 매트 MAT, 복수의 센싱회로(100, 100_1), 복수의 에지 구동부(200~200_2), 복수의 서브 워드라인 드라이버(300~300_2) 및 복수의 서브 홀(400~400_2)을 포함한다.
여기서, 복수의 센싱회로(100, 100_1)의 구성은 서로 동일하므로 본 발명의 실시예에서는 센싱회로(100)의 구성을 일 예로 설명하기로 한다. 그리고, 복수의 에지 구동부(200~200_2)의 구성은 서로 동일하므로 본 발명의 실시예에서는 에지 구동부(200)의 구성을 일 예로 설명하기로 한다. 그리고, 복수의 서브 워드라인 드라이버(300~300_2)의 구성은 서로 동일하므로 본 발명의 실시예에서는 서브 워드라인 드라이버(300)의 구성을 일 예로 설명하기로 한다. 또한, 복수의 서브 홀(400~400_2)의 구성은 서로 동일하므로 본 발명의 실시예에서는 서브 홀(400)의 구성을 일 예로 설명하기로 한다.
센싱회로(100)는 반도체 장치의 최외곽 상부 에지 영역에 배치되어 매트 MAT의 데이터를 센싱 및 증폭한다. 이러한 센싱회로(100)는 매칭라인 ML, 제 1분리부(110), 제 2분리부(120), 복수의 센스앰프 SA0~SA3 및 복수의 반전부(130~133)를 포함한다.
오픈 비트라인 구조를 갖는 반도체 장치는 안정적인 동작을 위해 액세스 되는 센싱라인 SL과 동일한 로딩을 갖는 레퍼런스 비트라인을 구비한다. 즉, 센스앰프 SA0~SA3에 연결된 레퍼런스 라인 RL은 실질적인 데이터가 인가되지 않는 레퍼런스 비트라인이다. 그리고, 센싱라인 SL과 레퍼런스 라인 RL의 로딩을 서로 매칭시키기 위해 센싱라인 SL이 매칭라인 ML과 연결된다. 여기서, 매칭라인 ML의 전압 레벨은 VDD/2(VDD는 전원전압 레벨)로 설정될 수 있다.
본 발명의 실시예에서는 하나의 센싱회로(100)에 하나의 매칭라인 ML이 연결되는 것을 일 예로 설명하였으나, 본 발명의 실시예에서 매칭라인 ML의 개수는 다수개 일 수 있으며 매칭라인 ML의 개수는 한정되지 않는다.
제 1분리부(110)는 분리신호 EN_ISO에 대응하여 매칭라인 ML과 복수의 센스앰프 SA0~SA3 사이의 연결을 선택적으로 제어한다. 제 2분리부(120)는 분리신호 EN_ISO에 대응하여 복수의 센스앰프 SA0~SA3와 매트 MAT 사이의 연결을 선택적으로 제어한다.
복수의 센스앰프 SA0~SA3는 센싱 동작시 인접하는 매트 MAT로부터 인가되는 데이터를 센싱 및 증폭한다. 이에 의해 비트라인 쌍 BL, BLB에 발생한 작은 신호 차이를 증폭한다. 복수의 센스앰프 SA0~SA3는 센싱라인 SL과 레퍼런스 라인 RL 사이에 연결된다. 복수의 센스앰프 SA0~SA3의 센싱라인 SL은 제 1분리부(110)를 통해 매칭라인 ML과 연결된다. 그리고, 복수의 센스앰프 SA0~SA3의 레퍼런스 라인 RL은 제 2분리부(120)를 통해 매트 MAT의 비트라인 BL과 연결된다.
본 발명의 실시예에서 비트라인 BL과 비트라인 바 BLB의 명칭은 설명의 편의를 위해 기재될 뿐이며, 비트라인 BL과 비트라인 바 BLB의 명칭은 서로 바뀔 수 있다.
복수의 반전부(130~133)는 인에이블신호 EN, ENB에 대응하여 센스앰프 SA0~SA3에서 센싱된 데이터를 반전하여 매트 MAT에 출력한다. 여기서, 인에이블신호 EN는 에이블신호 ENB의 반전신호이다.
예를 들어, 복수의 반전부(130~133)는 인에이블신호 EN의 활성화시 센싱라인 SL의 데이터를 반전하여 매트 MAT에 출력한다. 반면에, 복수의 반전부(130~133)는 인에이블신호 EN의 비활성화시, 즉, 인에이블신호 ENB의 활성화시 센싱라인 SL의 데이터가 출력되지 않는다.
그리고, 에지 구동부(200)는 센싱 회로(100)의 센싱 동작시 필요한 제어신호들을 생성하는 회로를 포함한다. 예를 들어, 에지 구동부(200)는 센스앰프 SA0~SA3의 동작에 필요한 신호와, 인에이블신호 EN, ENB 및 분리신호 EN_ISO를 생성한다. 여기서, 에지 구동부(200)는 반도체 장치의 최외곽 상부 에지 영역에 배치될 수 있다.
센스앰프 SA0~SA3를 제어하기 위한 여러 서브 홀(400) 중에서 에지 영역에 배치되는 서브 홀을 "에지 구동부(200)"라고 지칭한다. 에지 구동부(200)는 센싱회로(100)의 제 1, 2분리부(110, 120)를 구동하기 위한 분리신호 EN_ISO와, 반전부(130~133)를 구동하기 위한 인에이블신호 EN, ENB를 생성할 수 있다.
서브 워드라인 드라이버(300)는 각 매트 MAT와 인접하게 배치되며, 로오 어드레스에 대응하여 각 매트 MAT의 워드라인 WL을 구동한다. 복수의 서브 홀(400)은 노말 센싱회로(500)와 서브 워드라인 드라이버(300)가 만나는 교차 영역에 배치된다. 이러한 서브 홀(400)은 센스앰프 SA0~SA3의 동작에 필요한 구동신호를 생성하는 회로를 포함한다.
매트 MAT는 워드라인 WL과 비트라인 BL에 대응하여 셀 어레이에 데이터를 저장하거나 셀 어레이에 저장된 데이터를 출력한다. 매트 MAT는 센싱회로(100)와 인접하게 배치될 수 있다. 매트 MAT의 일부 비트라인은 상부의 센싱회로(100)와 연결되고 나머지 비트라인은 하부의 노말 센싱회로(500, 500_1)와 연결될 수 있다.
도 4는 도 3의 센싱회로(100)에 관한 상세 회로도이다. 도 3에서는 4개의 센스앰프 SA0~SA3를 도시하였으나, 도 4의 실시예에서는 2개의 센스앰프 S0, S1와 그 주변 회로의 동작을 일 예로 설명하기로 한다.
센싱회로(100)는 에지 센싱 그룹 ESG1과, 에지 센싱 그룹 ESG2을 포함할 수 있다. 도 4에서 에지 센싱 그룹 ESG1과 에지 센싱 그룹 ESG2은 각각의 센스앰프 SA0, SA1 별로 그 그룹이 구분될 수 있다. 에지 센싱 그룹 ESG1과 에지 센싱 그룹 ESG2은 하나의 매칭라인 ML을 공유할 수 있다. 에지 센싱 그룹 ESG1과 에지 센싱 그룹 ESG2의 구성은 서로 동일하므로, 도 4의 실시예에서는 에지 센싱 그룹 ESG1의 구성을 일 예로 설명하기로 한다.
에지 센싱 그룹 ESG1은 제 1분리부(110), 매칭라인 ML, 제 2분리부(120), 반전부(130), 로딩부(140) 및 센스앰프 SA0를 포함한다.
여기서, 제 1분리부(110)는 매칭라인 ML과 센싱라인 SL 사이에 연결되어 있으며, 게이트 단자를 통해 분리신호 EN_ISO가 인가되는 NMOS 트랜지스터 N6(풀다운 구동소자)를 포함한다. NMOS 트랜지스터 N6는 분리신호 EN_ISO의 활성화시 턴 온 되어 매칭라인 ML과 센싱라인 SL을 연결시킨다. 반면에, NMOS 트랜지스터 N6는 분리신호 EN_ISO의 비활성화시 턴 오프 되어 매칭라인 ML과 센싱라인 SL의 연결을 차단시킨다.
제 2분리부(120)는 레퍼런스 라인 RL과 매트 MAT의 비트라인 BL 사이에 연결되어 있으며, 게이트 단자를 통해 분리신호 EN_ISO가 인가되는 NMOS 트랜지스터 N7(풀다운 구동소자)를 포함한다. NMOS 트랜지스터 N7는 분리신호 EN_ISO의 활성화시 턴 온 되어 레퍼런스 라인 RL과 비트라인 BL을 연결시킨다. 반면에, NMOS 트랜지스터 N7는 분리신호 EN_ISO의 비활성화시 턴 오프 되어 레퍼런스 라인 RL과 비트라인 BL의 연결을 차단시킨다.
또한, 반전부(130)는 인에이블신호 EN에 대응하여 센싱라인 SL의 데이터를 반전하여 비트라인 BL에 출력한다. 이러한 반전부(130)는 복수의 NMOS 트랜지스터 N8, N9와, 복수의 PMOS 트랜지스터 P3, P4를 포함한다.
복수의 NMOS 트랜지스터 N8, N9와, 복수의 PMOS 트랜지스터 P3, P4는 전원전압 V2 인가단과 접지전압단 사이에 직렬 연결된다. NMOS 트랜지스터 N8는 게이트 단자를 통해 인에이블신호 EN가 인가된다. 여기서, 전원전압 V2은 포지티브(Positive) 전압 레벨을 가질 수 있다. 일 예로 전원전압 V2은 전원전압(VDD) 레벨로 설정될 수 있다.
그리고, PMOS 트랜지스터 P3는 게이트 단자를 통해 인에이블신호 ENB가 인가된다. 그리고, NMOS 트랜지스터 N8와 PMOS 트랜지스터 P3는 드레인 단자가 비트라인 BL과 공통 연결된다. 또한, NMOS 트랜지스터 N9와 PMOS 트랜지스터 P4는 게이트 단자가 센싱라인 SL과 공통 연결된다.
로딩부(140)는 레퍼런스 라인 RL의 로딩을 제어한다. 이러한 로딩부(140)는 PMOS 트랜지스터 P5와, NMOS 트랜지스터 N10를 포함한다. PMOS 트랜지스터 P5와 NMOS 트랜지스터 N10의 게이트 단자는 레퍼런스 라인 RL과 공통 연결된다. 그리고, NMOS 트랜지스터 N10는 드레인 단자와 소스 단자가 전압 V1 인가단에 공통 연결된다. 또한, PMOS 트랜지스터 P5는 드레인 단자와 소스 단자가 전압 V1 인가단에 공통 연결된다. 여기서, 전압 V1은 VDD/2 레벨(VDD는 전원전압 레벨)로 설정될 수 있다.
센스앰프 SA0는 비트라인 BL의 데이터를 센싱 및 증폭하고, 인에이블신호 EN에 대응하여 센싱된 데이터를 비트라인 BL에 출력하여 재저장한다. 이러한 센스앰프 SA0는 래치부(101)와 프리차지부(102)를 포함한다.
여기서, 래치부(101)는 센싱 모드시 센싱라인 SL과 레퍼런스 라인 RL을 통해 인가되는 데이터를 래치한다. 이러한 래치부(101)는 게이트 단자가 크로스 커플드 연결된 복수의 PMOS 트랜지스터 P1, P2와, 복수의 NMOS 트랜지스터 N1, N2를 포함한다. 복수의 PMOS 트랜지스터 P1, P2는 센싱라인 SL과 레퍼런스 라인 RL 사이에 직렬 연결된다. 복수의 PMOS 트랜지스터 P1, P2는 공통 연결 노드를 통해 풀업 구동신호 RTO가 인가된다. 복수의 NMOS 트랜지스터 N1, N2는 센싱라인 SL과 레퍼런스 라인 RL 사이에 직렬 연결된다. 복수의 NMOS 트랜지스터 N1, N2는 공통 연결 노드를 통해 풀다운 구동신호 SB가 인가된다.
그리고, 프리차지부(102)는 프리차지 모드시 이퀄라이징신호 EQ에 대응하여 센싱라인 SL과 레퍼런스 라인 RL을 비트라인 프리차지 전압 VBLP 레벨로 프리차지시킨다. 이러한 프리차지부(102)는 게이트 단자가 공통 연결된 복수의 NMOS 트랜지스터 N3~N5를 포함한다. NMOS 트랜지스터 N3는 센싱라인 SL과 레퍼런스 라인 RL 사이에 연결된다. 그리고, NMOS 트랜지스터 N4, N5는 센싱라인 SL과 레퍼런스 라인 RL 사이에 직렬 연결된다. NMOS 트랜지스터 N4, N5는 공통 연결 노드를 통해 비트라인 프리차지 전압 VBLP이 인가된다.
도 5는 도 3의 센싱회로(100)에 관한 다른 실시예이다.
도 5의 실시예는 도 4의 실시예에 대비하여 반전부(130)의 구성이 상이하다. 도 5의 실시예에서 반전부(130) 이외의 구성들은 도 4와 동일하므로, 동일한 부분에 대해서는 상세한 설명을 생략하기로 한다.
도 5의 실시예에 따른 반전부(130)는 PMOS 트랜지스터 P41와, NMOS 트랜지스터 N91을 포함한다. 여기서, PMOS 트랜지스터 P41는 풀업 구동신호 RTO의 인가단과 비트라인 BL 사이에 연결된다. 그리고, NMOS 트랜지스터 N91는 풀다운 구동신호 SB 인가단과 비트라인 BL 사이에 연결된다. PMOS 트랜지스터 P41와, NMOS 트랜지스터 N91는 게이트 단자가 비트라인 BL과 공통 연결된다.
도 5의 실시예에 따른 센싱회로(100)는 매칭라인 ML이 비트라인 BL과 동일한 매터리얼(Material)을 사용하므로 반전부(130)의 전원 라인을 센스앰프 SA0와 동일한 전원 라인으로 사용할 수 있다. 즉, 반전부(130)에 인가되는 인에이블신호 EN는 풀다운 구동신호 SB로 설정될 수 있다. 그리고, 반전부(130)에 인가되는 인에이블신호 ENB는 풀업 구동신호 RTO로 설정될 수 있다.
이에 따라, 반전부(130)는 센싱라인 SL이 로직 하이 레벨로 천이하는 경우 NMOS 트랜지스터 N91가 턴 온 되어 비트라인 BL에 풀다운 구동신호 SB가 인가된다. 여기서, 풀다운 구동신호 SB는 접지전압 레벨로 설정될 수 있다. 반면에, 센싱라인 SL이 로직 로우 레벨로 천이하는 경우 PMOS 트랜지스터 P41가 턴 온 되어 비트라인 BL에 풀업 구동신호 RTO가 인가된다. 여기서, 풀업 구동신호 RTO는 전원전압 레벨로 설정될 수 있다.
도 6은 도 3의 센싱회로(100)에 관한 또 다른 실시예이다.
도 6의 실시예는 도 5의 실시예에 대비하여 데이터 입출력부(150)의 구성이 추가될 수 있다. 도 6의 실시예에서 데이터 입출력부(150) 이외의 구성들은 도 5와 동일하므로, 동일한 부분에 대해서는 상세한 설명을 생략하기로 한다.
데이터 입출력부(150)는 리드 동작시 센스앰프 SA0에서 리드된 리드 데이터를 입출력라인 IO, IOB으로 전달하고, 라이트 동작시 입출력라인 IO, IOB으로부터 인가된 라이트 데이터를 센스앰프 SA0에 전달한다. 이러한 데이터 입출력부(150)는 복수의 NMOS 트랜지스터 N11~N19를 포함한다.
여기서, NMOS 트랜지스터 N11는 입출력라인 IO과 NMOS 트랜지스터 N13 사이에 연결된다. 그리고, NMOS 트랜지스터 N12는 입출력라인 IOB과 NMOS 트랜지스터 N14 사이에 연결된다. NMOS 트랜지스터 N11와 NMOS 트랜지스터 N12는 공통 연결된 게이트 단자를 통해 컬럼 선택신호 YI가 인가된다.
또한, NMOS 트랜지스터 N13는 NMOS 트랜지스터 N11와 NMOS 트랜지스터 N15 사이에 연결된다. 그리고, NMOS 트랜지스터 N14는 NMOS 트랜지스터 N12와 NMOS 트랜지스터 N16 사이에 연결된다. NMOS 트랜지스터 N13와 NMOS 트랜지스터 N14는 공통 연결된 게이트 단자를 통해 리드신호 RD가 인가된다.
그리고, NMOS 트랜지스터 N15는 NMOS 트랜지스터 N13와 NMOS 트랜지스터 N19 사이에 연결되어 있으며, 게이트 단자가 센싱라인 SL에 연결된다. 그리고, NMOS 트랜지스터 N16는 NMOS 트랜지스터 N14와 NMOS 트랜지스터 N19 사이에 연결되어 있으며, 게이트 단자가 레퍼런스 라인 RL에 연결된다.
또한, NMOS 트랜지스터 N17는 NMOS 트랜지스터 N11와 레퍼런스 라인 RL 사이에 연결된다. 그리고, NMOS 트랜지스터 N18은 NMOS 트랜지스터 N12와 센싱라인 SL 사이에 연결된다. NMOS 트랜지스터 N17와 NMOS 트랜지스터 N18는 공통 연결된 게이트 단자를 통해 라이트신호 WR가 인가된다. 그리고, NMOS 트랜지스터 N19는 NMOS 트랜지스터 N15, N16과 접지전압단 사이에 연결되어 있으며, 게이트 단자를 통해 풀다운 구동신호 SB가 인가된다.
이러한 구성을 갖는 데이터 입출력부(150)의 동작을 설명하면 다음과 같다.
먼저, 리드 또는 라이트 동작시 컬럼 선택신호 YI가 활성화되어 NMOS 트랜지스터 N11, N12가 턴 온 상태인 것을 가정한다. 리드 동작시 리드신호 RD가 활성화되면 NMOS 트랜지스터 N13, N14가 턴 온 된다. 그러면, NMOS 트랜지스터 N15 또는 NMOS 트랜지스터 N16를 통해 센싱라인 SL과 레퍼런스 라인 RL에서 센싱된 차동 전압이 입출력라인 IO, IOB에 전달된다. 반면에, 라이트 동작시 라이트신호 WR가 활성화되면 NMOS 트랜지스터 N17, N18가 턴 온 된다. 그러면, 입출력라인 IO, IOB으로부터 인가되는 데이터가 센싱라인 SL과 레퍼런스 라인 RL에 전달된다.
도 7은 도 3의 에지 구동부(200)에 관한 상세 구성도이다.
에지 구동부(200)는 인에이블신호 생성부(210), 센스앰프 구동부(220) 및 구동신호 생성부(230)를 포함한다.
여기서, 인에이블신호 생성부(210)는 액티브신호 ACT와 프리차지신호 PCG에 대응하여 센스앰프 인에이블신호 SAEN를 생성한다. 그리고, 센스앰프 구동부(220)는 센스앰프 인에이블신호 SAEN에 대응하여 센스앰프 SA0를 프리차지시키기 위한 이퀄라이징신호 EQ와, 센스앰프 SA0를 구동하기 위한 풀업 구동신호 RTO, 풀다운 구동신호 SB를 출력한다.
또한, 구동신호 생성부(230)는 센스앰프 인에이블신호 SAEN와 블록 어드레스 BADD에 대응하여 분리신호 EN_ISO와 인에이블신호 EN를 생성한다. 블록 어드레스 BADD에 대응하여 해당하는 블록의 에지 센싱 그룹 ESG1, ESG2이 선택될 수 있다. 그리고, 센스앰프 인에이블신호 SAEN의 활성화시 인에이블신호 EN가 활성화되고, 분리신호 EN_ISO가 비활성화되면 센스앰프 SA0의 센싱 데이터를 재저장한다.
도 8은 도 4의 에지 센싱 그룹 ESG1에 관한 동작 타이밍도이다. 도 8의 동작 타이밍도를 참고하여 에지 센싱 그룹 ESG1의 동작을 상세히 설명하기로 한다.
먼저, 워드라인 WL이 활성화되기 이전 구간(T1 구간 이전)에는 센스앰프 인에이블신호 SAEN와 인에이블신호 EN가 비활성화되고 분리신호 EN_ISO가 활성화된다. 그러면, 제 1분리부(110)의 NMOS 트랜지스터 N6와 제 2분리부(120)의 NMOS 트랜지스터 N7가 턴 온 된다. 이에 따라, 매칭라인 ML의 전압이 센스앰프 SA0에 전달되고 로딩부(140)의 전압 V1이 레퍼런스 라인 RL에 전달되어, 센스앰프 SA0의 센싱라인 SL과 레퍼런스 라인 RL이 VDD/2 레벨로 프리차지된다. 이때, 인에이블신호 EN는 비활성화 상태이므로 반전부(130)는 동작하지 않는다.
이후에, T1 구간에 진입시 워드라인 WL이 활성화되어 매트 MAT의 셀 어레이에 대한 리드 동작이 수행된다. 그리고, 비트라인 BL을 통해 매트 MAT의 리드 데이터가 센스앰프 SA0에 전달된다.
이어서, T2 구간의 진입시 센스앰프 인에이블신호 SAEN가 활성화되어 센스앰프 SA0의 센싱 및 증폭 동작이 수행된다. 그리고, 분리신호 EN_ISO가 비활성화되면 제 1분리부(110)의 NMOS 트랜지스터 N6와 제 2분리부(120)의 NMOS 트랜지스터 N7가 모두 턴 오프 된다. 그러면, 센스앰프 SA0와 매칭라인 ML 사이의 연결이 차단되고, 레퍼런스 라인 RL과 비트라인 BL 사이의 연결이 차단된다.
센스앰프 SA0의 센싱 동작이 수행되면 센스앰프 SA0의 센싱라인 SL에 하이 또는 로우 레벨의 데이터가 출력된다. 그리고, 인에이블신호 EN가 활성화되면 반전부(130)가 동작하여 센싱라인 SL에 인가된 데이터를 비트라인 BL에 재저장한다.
즉, 인에이블신호 EN가 활성화되고 인에이블신호 ENB가 비활성화되면, PMOS 트랜지스터 P3와 NMOS 트랜지스터 N8이 턴 온 된다. 예를 들어, 센싱라인 SL에 전달된 데이터가 하이 레벨인 경우 NMOS 트랜지스터 N9가 턴 온 되어 비트라인 BL에 로우 레벨의 데이터가 전달된다. 반면에, 센싱라인 SL에 전달된 데이터가 로우 레벨인 경우 PMOS 트랜지스터 P4가 턴 온 되어 비트라인 BL에 하이 레벨의 데이터가 전달된다. 이와 같이, 반정부(130)는 센싱라인 SL으로부터 인가되는 데이터의 로직 레벨을 반전하여 비트라인 BL에 출력한다.
다음에, T3 구간의 진입시 워드라인 WL과 센스앰프 인에이블신호 SAEN가 비활성화되면 센스앰프 SA0의 센싱 동작이 종료된다. 그리고, 분리신호 EN_ISO가 다시 활성화되면 센스앰프 SA0와 매칭라인 ML이 연결되고, 레퍼런스 라인 RL과 비트라인 BL이 연결된다. 또한, 인에이블신호 EN가 다시 비활성화되어 반전부(130)의 동작이 종료된다.
이상에서와 같이, 본 발명의 실시예는 다수의 더미 셀과 더미 비트라인을 갖는 더미 매트를 제거하고, 매칭라인 ML을 통해 센스앰프 SA0의 동작을 제어하므로, 반도체 장치의 칩 사이즈를 줄일 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 센싱라인과 레퍼런스 라인에 인가된 데이터를 센싱 및 증폭하는 센스앰프;
    분리신호에 대응하여 매칭라인과 상기 센싱라인 사이의 연결을 선택적으로 제어하는 제 1분리부;
    상기 분리신호에 대응하여 상기 레퍼런스 라인과 비트라인 사이의 연결을 선택적으로 제어하는제 2분리부; 및
    인에이블신호에 대응하여 상기 센싱라인의 데이터를 반전하여 상기 비트라인에 출력하는 반전부를 포함하는 센싱 회로.
  2. 제 1항에 있어서, 상기 제 1분리부는
    상기 센스앰프의 활성화 구간에서 상기 분리신호가 비활성화되어 상기 매칭라인과 상기 센싱라인 사이의 연결이 차단되는 센싱 회로.
  3. 제 1항에 있어서, 상기 제 1분리부는
    상기 매칭라인과 상기 센싱라인 사이에 연결되어 있으며, 게이트 단자를 통해 상기 분리신호가 인가되는 풀다운 구동소자를 포함하는 센싱 회로.
  4. 제 1항에 있어서, 상기 제 2분리부는
    상기 센스앰프의 활성화 구간에서 상기 분리신호가 비활성화되어 상기 레퍼런스 라인과 상기 비트라인 사이의 연결이 차단되는 센싱 회로.
  5. 제 1항에 있어서, 상기 제 2분리부는
    상기 레퍼런스 라인과 상기 비트라인 사이에 연결되어 있으며, 게이트 단자를 통해 상기 분리신호가 인가되는 풀다운 구동소자를 포함하는 센싱 회로.
  6. 제 1항에 있어서, 상기 반전부는
    상기 센싱라인의 출력에 대응하여 전원전압을 선택적으로 출력하는 제 1PMOS 트랜지스터;
    상기 센싱라인의 출력에 대응하여 접지전압을 선택적으로 출력하는 제 1NMOS 트랜지스터:
    상기 인에이블신호에 대응하여 상기 제 1NMOS 트랜지스터로부터 인가되는 전압을 상기 비트라인에 출력하는 제 2NMOS 트랜지스터; 및
    상기 인에이블신호의 반전신호에 대응하여 상기 제 1PMOS 트랜지스터로부터 인가되는 전압을 상기 비트라인에 출력하는 제 2PMOS 트랜지스터를 포함하는 센싱 회로.
  7. 제 1항에 있어서, 상기 반전부는
    상기 센싱라인의 출력에 대응하여 상기 비트라인에 풀업 구동신호를 출력하는 제 3PMOS 트랜지스터; 및
    상기 센싱라인의 출력에 대응하여 상기 비트라인에 풀다운 구동신호를 출력하는 제 3NMOS 트랜지스터를 포함하는 센싱 회로.
  8. 제 1항에 있어서, 상기 반전부는
    상기 센스앰프의 활성화 구간에서 상기 인에이블신호가 활성화되어 상기 센싱라인의 데이터를 반전하여 상기 비트라인에 재저장하는 센싱 회로.
  9. 제 1항에 있어서,
    상기 레퍼런스 라인의 로딩을 제어하는 로딩부를 더 포함하는 센싱 회로.
  10. 제 9항에 있어서, 상기 로딩부는
    드레인 단자와 소스 단자가 제 1전압의 인가단에 공통 연결되어 있으며 게이트 단자가 상기 레퍼런스 라인에 연결된 제 3PMOS 트랜지스터; 및
    드레인 단자와 소스 단자가 상기 제 1전압의 인가단에 공통 연결되어 있으며 게이트 단자가 상기 레퍼런스 라인에 연결된 제 3NMOS 트랜지스터를 포함하는 센싱 회로.
  11. 제 1항에 있어서,
    상기 제 1전압은 전원전압(VDD)/2 레벨로 설정되는 센싱 회로.
  12. 제 1항에 있어서,
    상기 매칭라인은 전원전압(VDD)/2 레벨로 설정되는 센싱 회로.
  13. 제 1항에 있어서,
    리드 동작시 센스앰프에서 센싱된 전압을 입출력라인으로 전달하고, 라이트 동작시 상기 입출력라인으로부터 인가된 라이트 데이터를 상기 센스앰프에 전달하는 데이터 입출력부를 더 포함하는 센싱 회로.
  14. 워드라인과 비트라인에 의해 선택된 데이터를 셀 어레이에 저장하는 매트; 및
    복수의 센스앰프를 포함하여 센싱라인과 레퍼런스 라인에 인가된 데이터를 센싱 및 증폭하는 센싱회로를 포함하고,
    상기 센싱회로는
    상기 복수의 센스앰프의 센싱 동작시 분리신호에 대응하여 매칭라인과 상기 센싱라인 사이의 연결을 차단하고, 상기 레퍼런스 라인과 상기 비트라인 사이의 연결을 차단하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 센싱회로는 최외곽 에지 영역에 배치되는 반도체 장치.
  16. 제 14항에 있어서,
    상기 센싱회로의 구동을 제어하기 위한 제어신호들을 생성하는 에지 구동부를 더 포함하는 반도체 장치.
  17. 제 16항에 있어서, 상기 에지 구동부는
    액티브신호와 프리차지신호에 대응하여 센스앰프 인에이블신호를 생성하는 인에이블신호 생성부;
    상기 센스앰프 인에이블신호에 대응하여 센스앰프를 프리차지시키기 위한 이퀄라이징신호와, 상기 센스앰프를 구동하기 위한 구동신호를 생성하는 센스앰프 구동부; 및
    상기 센스앰프 인에이블신호와 블록 어드레스에 대응하여 상기 분리신호와 인에이블신호를 생성하는 구동신호 생성부를 포함하는 반도체 장치.
  18. 제 14항에 있어서, 상기 센싱 회로는
    상기 센싱라인과 상기 레퍼런스 라인에 인가된 데이터를 센싱 및 증폭하는 상기 복수의 센스앰프;
    상기 분리신호에 대응하여 상기 매칭라인과 상기 센싱라인 사이의 연결을 선택적으로 제어하는 제 1분리부;
    상기 분리신호에 대응하여 상기 레퍼런스 라인과 상기 비트라인 사이의 연결을 선택적으로 제어하는 제 2분리부; 및
    인에이블신호에 대응하여 상기 센싱라인의 데이터를 반전하여 상기 비트라인에 출력하는 반전부를 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제 1분리부는 상기 센스앰프의 활성화 구간에서 상기 분리신호가 비활성화되어 상기 매칭라인과 상기 센싱라인 사이의 연결이 차단되고,
    상기 제 2분리부는 상기 센스앰프의 활성화 구간에서 상기 분리신호가 비활성화되어 상기 레퍼런스 라인과 상기 비트라인 사이의 연결이 차단되는 반도체 장치.
  20. 제 12항에 있어서,
    상기 매칭라인은 전원전압(VDD)/2 레벨로 설정되는 반도체 장치.
KR1020180058434A 2018-05-23 2018-05-23 센싱 회로 및 이를 포함하는 반도체 장치 KR102471418B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180058434A KR102471418B1 (ko) 2018-05-23 2018-05-23 센싱 회로 및 이를 포함하는 반도체 장치
US16/206,601 US10643687B2 (en) 2018-05-23 2018-11-30 Sensing circuit and semiconductor device including the same
CN201811495676.7A CN110534145B (zh) 2018-05-23 2018-12-07 感测电路和包括其的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180058434A KR102471418B1 (ko) 2018-05-23 2018-05-23 센싱 회로 및 이를 포함하는 반도체 장치

Publications (2)

Publication Number Publication Date
KR20190133461A true KR20190133461A (ko) 2019-12-03
KR102471418B1 KR102471418B1 (ko) 2022-11-29

Family

ID=68613488

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180058434A KR102471418B1 (ko) 2018-05-23 2018-05-23 센싱 회로 및 이를 포함하는 반도체 장치

Country Status (3)

Country Link
US (1) US10643687B2 (ko)
KR (1) KR102471418B1 (ko)
CN (1) CN110534145B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102730064B1 (ko) * 2018-12-06 2024-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR102634614B1 (ko) * 2019-07-12 2024-02-08 에스케이하이닉스 주식회사 수직형 메모리 장치
US12014769B2 (en) 2021-11-09 2024-06-18 Samsung Electronics Co., Ltd. Volatile memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608668A (en) * 1995-12-22 1997-03-04 Micron Technology, Inc. Dram wtih open digit lines and array edge reference sensing

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2217359C (en) * 1997-09-30 2005-04-12 Mosaid Technologies Incorporated Method for multilevel dram sensing
KR100261217B1 (ko) * 1997-11-21 2000-07-01 윤종용 반도체 메모리장치의 셀 어레이 제어장치
US6301175B1 (en) * 2000-07-26 2001-10-09 Micron Technology, Inc. Memory device with single-ended sensing and low voltage pre-charge
KR100393224B1 (ko) * 2001-06-30 2003-07-31 삼성전자주식회사 비트라인 쌍들의 부하를 차단하는 회로를 구비하는 반도체메모리장치
KR100410988B1 (ko) * 2001-11-15 2003-12-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
US6590819B1 (en) * 2002-03-14 2003-07-08 Micron Technology, Inc. Digit line equilibration using time-multiplexed isolation
KR20100036596A (ko) 2008-09-30 2010-04-08 삼성전자주식회사 에지 더미 셀들을 제거한 오픈 비트라인 구조의 반도체 메모리 장치
KR102070977B1 (ko) 2013-08-01 2020-01-29 삼성전자주식회사 감지 증폭기 및 그것을 포함하는 메모리 장치
KR102562312B1 (ko) * 2016-08-24 2023-08-01 삼성전자주식회사 비트라인 센스 앰프

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608668A (en) * 1995-12-22 1997-03-04 Micron Technology, Inc. Dram wtih open digit lines and array edge reference sensing

Also Published As

Publication number Publication date
US20190362767A1 (en) 2019-11-28
US10643687B2 (en) 2020-05-05
CN110534145A (zh) 2019-12-03
CN110534145B (zh) 2023-06-30
KR102471418B1 (ko) 2022-11-29

Similar Documents

Publication Publication Date Title
US10566036B2 (en) Apparatuses and method for reducing sense amplifier leakage current during active power-down
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
US6067256A (en) Static semiconductor memory device operating at high speed under lower power supply voltage
US7379378B2 (en) Over driving control signal generator in semiconductor memory device
US20190180812A1 (en) Dynamic random access memory device
US7298660B2 (en) Bit line sense amplifier control circuit
US9627033B2 (en) Sense amplifier and semiconductor device for securing operation margin of sense amplifier
KR100930384B1 (ko) 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치
KR100295041B1 (ko) 프리차지제어회로를구비하는반도체장치및프리차지방법
KR102443599B1 (ko) 감지 증폭기 신호 부스트
JP5127435B2 (ja) 半導体記憶装置
JP2729423B2 (ja) 半導体記憶装置
US6320806B1 (en) Input/output line precharge circuit and semiconductor memory device adopting the same
KR102471418B1 (ko) 센싱 회로 및 이를 포함하는 반도체 장치
KR20220067206A (ko) 반도체 메모리 장치의 센스 앰프 회로
US6704238B2 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
US7817491B2 (en) Bank control device and semiconductor device including the same
US6314045B1 (en) Semiconductor memory device with a plurality of memory blocks
JP2000182374A (ja) ダイナミック型半導体メモリ
KR100990140B1 (ko) 반도체 메모리 소자
KR100876807B1 (ko) 반도체 메모리 장치
US6643201B2 (en) Memory device having read charge control, write charge control and floating or precharge circuits
KR100203142B1 (ko) 디램
JP2000348484A (ja) 少なくとも一つのメモリーセルにカップリングされたシングルビットラインを有する強誘電体メモリ素子
KR100278924B1 (ko) 센스 앰프 구동 바이어스 전위 프리차지 회로

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20180523

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210421

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20180523

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220331

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20221012

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20221123

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20221124

End annual number: 3

Start annual number: 1

PG1601 Publication of registration