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KR20190091752A - 반도체 패키지 - Google Patents

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KR20190091752A
KR20190091752A KR1020180010700A KR20180010700A KR20190091752A KR 20190091752 A KR20190091752 A KR 20190091752A KR 1020180010700 A KR1020180010700 A KR 1020180010700A KR 20180010700 A KR20180010700 A KR 20180010700A KR 20190091752 A KR20190091752 A KR 20190091752A
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KR
South Korea
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chip
semiconductor chip
semiconductor
interposer
underfill
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KR1020180010700A
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Inventor
이수창
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삼성전자주식회사
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Publication date
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Priority to CN201910083632.1A priority patent/CN110098158B/zh
Publication of KR20190091752A publication Critical patent/KR20190091752A/ko
Priority to US16/866,988 priority patent/US11088091B2/en
Priority to US17/375,926 priority patent/US11646275B2/en
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Abstract

본 발명의 일 실시예는, 복수의 제1 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 패드에 전기적으로 연결된 복수의 제2 패드를 갖는 제2 면을 갖는 인터포저와, 상기 인터포저의 제1 면에 배치되며, 상기 복수의 제1 패드에 연결되는 반도체 칩과, 상기 반도체 칩의 일 측면과 마주하는 일 측면을 가지며, 상기 인터포저의 제1 면에 배치되고, 상기 반도체 칩의 실장 높이보다 낮은 상면을 갖는 더미 칩과, 상기 반도체 칩과 상기 인터포저의 제1 면 사이에 위치하며 상기 반도체 칩과 상기 더미 칩의 마주하는 측면들을 따라 연장된 부분을 가지며 상기 연장된 부분의 상단이 상기 반도체 칩의 실장 높이보다 낮게 위치한 언더필과, 상기 인터포저의 제1 면에 배치되며 상기 반도체 칩과 상기 더미 칩을 봉합하는 밀봉재를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 칩을 구비한 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화, 및 소형화 요구가 증대되고 있다. 이러한 추세에 따라, 단일한 인터포저 또는 패키지 기판에 복수의 반도체 칩들을 실장하는 방식으로 패키지를 제조하고 있다. 반도체 패키지를 구성하는 개개의 구성 요소들간의 열팽창 계수(coefficient of thermal expansion; CTE) 차이로 인하여 반도체 패키지가 휘는 워피지 현상이 발생할 수 있으며, 반도체 패키지의 워피지를 제어하는 기술이 요구되고 있다.
본 발명의 기술적 사상은 워피지(warpage)를 제어할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명의 일 실시예는, 복수의 제1 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 패드에 전기적으로 연결된 복수의 제2 패드를 갖는 제2 면을 갖는 인터포저와, 상기 인터포저의 제1 면에 배치되며, 상기 복수의 제1 패드에 연결되는 반도체 칩과, 상기 반도체 칩의 일 측면과 마주하는 일 측면을 가지며, 상기 인터포저의 제1 면에 배치되고, 상기 반도체 칩의 실장 높이보다 낮은 상면을 갖는 더미 칩과, 상기 반도체 칩과 상기 인터포저의 제1 면 사이에 위치하며 상기 반도체 칩과 상기 더미 칩의 마주하는 측면들을 따라 연장된 부분을 가지며 상기 연장된 부분의 상단이 상기 반도체 칩의 실장 높이보다 낮게 위치한 언더필과, 상기 인터포저의 제1 면에 배치되며 상기 반도체 칩과 상기 더미 칩을 봉합하는 밀봉재를 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 복수의 제1 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 패드에 전기적으로 연결된 복수의 제2 패드를 갖는 제2 면을 갖는 인터포저와, 상기 인터포저의 제1 면에 배치되며, 상기 복수의 제1 패드의 일부에 연결되는 제1 반도체 칩과, 상기 인터포저의 제1 면에 배치되며, 상기 복수의 제1 패드의 다른 일부에 연결되는 제2 반도체 칩과, 적어도 상기 제1 반도체 칩의 일 측면과 마주하는 일 측면을 갖도록 상기 인터포저의 제1 면에 배치되며, 상기 제1 반도체 칩의 실장 높이보다 낮은 상면을 갖는 더미 칩과, 상기 제1 및 제2 반도체 칩과 상기 인터포저의 제1 면 사이에 위치하며 상기 제1 반도체 칩과 상기 더미 칩의 마주하는 측면들을 따라 연장된 부분을 가지며, 상기 연장된 부분의 상단이 상기 제1 반도체 칩의 실장높이보다 낮게 위치한 언더필과, 상기 인터포저의 제1 면에 배치되며 상기 제1 및 제2 반도체 칩과 상기 더미 칩을 봉합하는 밀봉재;를 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 복수의 제1 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 패드에 전기적으로 연결된 복수의 제2 패드를 갖는 제2 면을 갖는 인터포저와, 상기 인터포저의 제1 면에 배치되며, 상기 복수의 제1 패드의 일부에 연결되는 제1 반도체 칩과, 상기 제1 반도체 칩의 일 측면과 마주하는 일 측면을 가지며, 상기 인터포저의 제1 면에 배치되며, 상기 제1 반도체 칩의 실장 높이보다 낮은 실장 높이를 갖는 제2 반도체 칩과, 상기 제1 및 제2 반도체 칩과 상기 인터포저의 제1 면 사이에 위치하며 상기 제1 및 제2 반도체 칩의 마주하는 측면들을 따라 연장된 부분을 가지며, 상기 연장된 부분의 상단이 상기 제1 반도체 칩의 실장높이보다 낮게 위치하는 언더필과, 상기 언더필의 연장된 부분을 덮으면서 상기 제1 및 제2 반도체 칩을 봉합하도록 상기 인터포저의 제1 면에 배치되며, 상기 언더필의 열팽창계수보다 작은 열팽창 계수를 갖는 밀봉재;를 포함하는 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 반도체 칩에 인접한 더미 칩 또는 다른 반도체 칩의 실장 높이를 낮춤으로써 상기 칩들의 측면을 따라 상승되는 언더필에 의한 워피지에 의한 변곡을 크게 완화시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도2는 도1에 도시된 반도체 패키지의 상부 평면도이다.
도3 및 도4는 도1에 도시된 반도체 패키지의 일부 부분을 확대하여 나타낸 단면도들이다.
도5는 더미 칩의 실장 높이에 따른 워피지 개선효과를 나타내는 그래프이다.
도6은 도1에 도시된 반도체 패키지를 채용한 모듈을 나타내는 측단면도이다.
도7은 본 발명의 일 실시예에 따른 반도체 패키지의 상부 평면도이다.
도8은 도7에 도시된 반도체 패키지를 X1-X1'으로 절개하여 본 측단면도이다.
도9는 도7에 도시된 반도체 패키지를 X2-X2'로 절개하여 본 측단면도이다.
도10은 도7에 도시된 반도체 패키지를 Y-Y'로 절개하여 본 측단면도이다.
도11은 도8에 도시된 반도체 패키지를 채용한 모듈을 나타내는 측단면도이다.
도12는 본 발명의 일 실시예에 따른 반도체 패키지의 상부 평면도이다.
도13은 도12에 도시된 반도체 패키지를 X-X'으로 절개하여 본 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명하기로 한다.
도1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이며, 도2는 도1에 도시된 반도체 패키지의 상부 평면도이다. 여기서, 도1은 도2의 반도체 패키지를 Ⅰ-Ⅰ'으로 절개하여 본 단면도이다.
도1 및 도2를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 서로 반대에 위치한 인터포저(110)와, 상기 인터포저(110)의 제1 면(110A)에 배치된 반도체 칩(120) 및 더미 칩(150)과, 상기 인터포저(110)의 제1 면(110A)과 상기 반도체 칩 사이에 위치한 언더필(161)과, 상기 반도체 칩(120) 및 상기 더미 칩(150)을 덮는 밀봉재(165)를 포함한다.
본 실시예에 채용된 인터포저(110)는, 기재(111)에 형성된 배선 회로(114)와, 제1 및 제2 면(110A,110B)에 각각 배치되며 배선 회로(114)에 의해 연결된 복수의 제1 패드(112) 및 복수의 제2 패드(113)를 포함할 수 있다. 도1에서, 배선회로(114)는 일부 영역에만 점선으로 표시하였으나, 각각 제1 및 제2 패드(112,113) 각각에 관련된 배선 회로(114)를 포함하는 것으로 이해할 수 있다.
예를 들어, 인터포저(110)의 기재(111)는 실리콘 기판일 수 있다. 다른 예에서는, 이에 한정되지 않고, 기재(111)는 인쇄회로기판(PCB)일 수 있다. 예를 들어, 기재(111)는 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지 또는 감광성 절연층일 수 있다.
인터포저(110)의 제2 면(110b)에 위치한 복수의 제2 패드(113) 상에는 외부 단자(115)가 제공될 수 있다. 외부 단자(115)는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속 또는 그 합금을 포함할 수 있다.
상기 반도체 칩(120)은 인터포저(110)의 제1 면(110A)을 마주보는 활성면과 그 반대면인 비활성면을 가질 수 있다. 상기 반도체 칩(120)의 활성면에는 접속 패드(122)가 배치될 수 있다. 접속 전극(120P)과 인터포저(110)의 제1 패드(112) 사이에는 연결 단자(116)가 제공될 수 있고, 제1 반도체 칩(120)은 연결 단자(116)를 통해 인터포저(110)의 제1 면(110A) 상에 플립 칩(flip-chip) 본딩될 수 있다.
본 실시예에 채용된 더미 칩(150)은 상기 반도체 칩(120)의 일 측면과 마주하는 일 측면을 갖도록 인터포저(110)의 제1 면(110A)에 배치될 수 있다. 더미 칩(150)은 반도체 칩(120)과 달리 접착층(152)을 이용하여 인터포저(110)의 제1 면에 접합될 수 있다. 접착층(152)은 NCF(non-conductive film), ACF(anisotropic conductive film), UV 감응 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제 및 초음파 경화형 접착제, NCP(nonconductive paste)등이 사용될 수 있다.
상기 더미 칩(150)은 인터포저(110)의 제1 면(110A)에서 반도체 칩(120)에 위치하지 않는 빈 영역에 배치되어 더미 칩(150)은 반도체 패키지(100A)의 휨을 저감시킬 수 있다. 휨 저감 효과를 위해서, 더미 칩(150)은 상대적으로 낮은 모듈러스를 갖는 재료를 포함할 수 있다. 예를 들어, 더미 칩(150)은 밀봉재(165)의 모듈러스보다 낮은 모듈러스를 갖는 재료로 구성될 수 있다. 특정 예에서, 인터포저의 기재(111)를 실리콘과 같은 반도체 물질로 구성할 경우에, 더미 칩(150)은 인터포저의 기재(111)와 동일하거나 유사한 물질로 구성할 수 있다.
본 실시예에서, 더미 칩(150)은 반도체 칩(120)의 실장높이(T1)보다 낮은 실장 높이(T2)를 갖는다. 이와 같이, 더미 칩(150)의 상면(150T)은 반도체 칩(120)의 실장 높이(T1)보다 낮게 위치할 수 있다. 이러한 낮은 상면(150T)을 갖는 더미 칩(150)은 반도체 칩(120)과의 공간(S)에서 언더필(underfill, 161)의 원하지 않는 상승을 억제할 수 있다. 이에 대해서는, 도1 및 도3을 참조하여 상세히 설명한다. 여기서, 도3은 도1에 도시된 반도체 패키지(100A)에서 언더필(161)의 연장된 부분(161B)을 확대한 단면도이다.
도1 및 도3을 참조하면, 언더필(161)은 반도체 칩(120)과 인터포저(110)의 제1 면(110A) 사이의 공간, 즉 반도체 칩(120)의 접속 패드(122)와 인터포저(110)의 제1 패드(112)를 연결하는 연결 단자(116) 사이의 공간을 채울 수 있다. 언더필(161)은 부분적으로 반도체 칩(120)의 외부로 유출되어 반도체 칩(120)의 측면에 따라 연장될 수 있다. 특히, 언더필(161)은 상기 반도체 칩(120)과 상기 더미 칩(150)의 마주하는 측면의 사이 공간(S)을 따라 연장될 수 있다.
이와 같이, 본 실시예에 채용된 언더필(161)은 반도체 칩(120)과 인터포저(110)의 제1 면(110A) 사이의 주된 부분(161A)과 함께, 상기 반도체 칩(120)과 상기 더미 칩(150)의 마주하는 측면들을 따라 연장된 부분(161B)을 가질 수 있다.
언더필(161)의 연장된 부분(161B)은 반도체 칩(120)의 실장 높이(T1)보다 낮은 상면(150T)을 갖는 더미 칩(150)에 의해 그 상단(160T)이 패키지(100A)의 상면(100T)까지 이르지 않는 낮게 위치할 수 있다. 통상적으로, 언더필(161)의 연장된 부분(161B)은 언더필 형성 동안(즉 경화 전)에 좁은 공간(S) 사이에서 상승되므로, 모세관 현상에 의해 그 상단(161T)의 위치가 높게 형성되지만, 본 실시예에서는 반도체 칩(120)의 상면(120T)보다 낮은 상면(150T)을 갖는 더미 칩(150)에 의해 낮게 제어될 수 있다.
이와 같이, 연장된 부분(161B)의 상단(161T)은 더미 칩(150)의 낮은 상면(150T)에 의해 제어되므로 고유한 프로파일을 가질 수 있다. 예를 들어, 도3에 도시된 바와 같이, 연장된 부분(161B)에서, 상기 더미 칩(150)에 접하는 지점(C2)의 레벨은 상기 반도체 칩(120)에 접하는 지점(C1)의 레벨보다 낮을 수 있다.
본 실시예에서는, 연장된 부분(161B) 중 상기 더미 칩(150)에 접하는 지점(C1)의 레벨은 상기 더미 칩(150)의 상면(150T)의 레벨과 실질적으로 동일하게 유지되는 형태로 예시되어 있으나, 연장된 부분(161B)은 언더필(161)의 양이나 공간(S)의 형상 등에 따라 연장된 부분(161B)의 상단(161T)은 다른 프로파일을 가질 수 있다.
예를 들어, 동일한 구조의 패키지에서 도3에 비해 언더필 공급량이 많아지는 경우에는 상기 반도체 칩(120)과 상기 더미 칩(150) 사이의 공간(S)으로도 많은 양이 주입되며, 그 결과, 도4에 도시된 바와 같이 언더필(161)의 연장된 부분(161B)이 더미 칩(150)의 상면(150T)의 일부를 덮을 수 있다. 더미 칩(150)의 낮은 상면(150T)에 의해 연장된 부분(161B)의 상단(161T) 높이를 낮게 유지될 수 있다.
이와 같이, 언더필(161)의 연장된 부분(161B)은 다양한 형상을 가질 수 있다.
상기 언더필(161)은 상기 밀봉재(165)의 열팽창계수보다 높은 열팽창계수를 가질 수 있다. 다른 관점에서는, 상기 언더필(161)은 상기 밀봉재(165)의 모듈러스(또는 강성)보다 낮은 모듈러스(또는 강성)를 가질 수 있다.
이러한 조건에서, 언더필(161)의 연장된 부분(161B)이 변곡점으로 작용하여 반도체 칩(120)과 더미 칩(150)의 경계를 따라서 워피지가 더 심하게 발생될 수 있다. 하지만, 앞서 설명한 바와 같이, 연장된 부분(161B)의 상단(161T)을 낮게 유지함으로써 언더필(161)에 의한 워피지 문제를 저감시킬 수 있다.
언더필(161)은 에폭시 수지와 같은 언더필 수지를 포함할 수 있다. 특정 예에서, 언더필(161)은 실리카 필러(filler)나 플럭스(flux)를 포함할 수 있다. 예를 들어, 밀봉재(165)은 EMC(Epoxy Molding Compound)과 같은 수지를 포함할 수 있다. 언더필(161)은 외곽으로 형성되는 밀봉재(165)과 유사한 재질로 형성될 수 있으나, 작은 공간을 효과적으로 충전하도록 상대적으로 높은 유동성을 가질 수 있다. 본 실시예에서, 상기 언더필(161)의 모듈러스는 상기 밀봉재(165)의 모듈러스보다 낮을 수 있다. 다른 측면에서, 상기 언더필(161)의 열팽창계수는 상기 밀봉재(165)의 열팽창계수보다 높을 수 있다.
특정 예에서, 언더필(161)은 밀봉재(165)와 동일하거나 유사한 수지로 형성할 경우에, 함유되는 필러의 종류 및 양(예, 밀도)가 상대적으로 적게 포함되어 밀봉재(165)의 모듈러스보다 낮은 모듈러스를 가질 수 있다.
도1 및 도3에 도시된 바와 같이, 연장된 부분(161B)의 상단(161T)을 낮게 유지되므로, 밀봉재(165)는 상기 언더필(161)의 연장된 부분(161B)을 덮을 수 있다. 언더필(161)보다 강성이 높은 밀봉재(165)에 의해 반도체 칩(120)과 더미 칩(150)의 경계에서 발생되는 워피지 문제를 저감시킬 수 있다.
상기 밀봉재(165)는 상기 인터포저(110)의 제1 면(110A)에 배치되어 반도체 칩(120)과 더미 칩(150)을 둘러싸는 구조로 제공될 수 있다. 도1에 도시된 바와 같이, 밀봉재(165)는 더미 칩(150)의 상면(150T)을 덮으면서 반도체 칩(120)의 상면(120T)과 실질적으로 평탄한 상면을 갖도록 형성될 수 있다. 반도체 패키지(100A)의 평탄한 상면(100T)은, 밀봉재(165)로 반도체 칩(120)과 더미 칩(150)을 덮도록 형성한 후에 패키지 상부영역은 반도체 칩(120)의 상면(120T)이 노출되도록 연마함으로써 얻어질 수 있다.
도5는 더미 칩의 실장 높이에 따른 워피지 개선효과를 나타내는 그래프이다.
도5를 참조하면, 더미 칩의 실장 높이(T2)의 변화에 따른 개선 효과를 확인하기 위해서, 반도체 칩의 실장 높이(T1)에 대한 더미 칩의 실장 높이(T2)의 비율을 점차 변화시키면서 워피지의 변화를 측정하였다.
더미 칩이 존재하지 않는 패키지(0%)에서는 워피지가 120㎛ 이상으로 크게 나타났다, 더미 칩을 채용함으로써 반도체 패키지의 워피지가 개선되며, 더미 칩의 실장 높이(T2)(즉, 더미 칩의 두께)가 증가함에 따라 강성이 확보되면서 반도체 패키지의 워피지가 점차 감소되며 100 ㎛ 미만까지 감소할 수 있다. 하지만, 더미 칩의 실장 높이(T2)가 증가할 경우에 다시 워피지가 증가하다가, 더미 칩의 실장 높이(T2)가 반도체 칩의 실장 높이(T1)와 동일한 패키지(100%)의 경우에는, 110 ㎛ 정도까지 증가하는 것으로 나타났다.
더미 칩의 실장 높이(T2)는 상기 반도체 칩의 실장 높이(T1)에 대해 60∼90% 범위인 경우에, 100 ㎛ 이하 수준으로 워피지 개선효과가 명확히 나타났다.
앞선 실시예에서 설명한 바와 같이, 더미 칩의 실장 높이(T2)가 반도체 칩의 실장 높이(T1)의 90% 수준으로 낮춤으로써 충분한 워피지 개선효과를 기대할 수 있으나, 더미 칩의 실장 높이(T2)가 반도체 칩의 실장 높이(T1)의 60% 미만인 경우에는 더미 칩 자체에 의한 워피지 개선효과가 감소하므로 전체적으로 충분한 워피지 효과가 기대될 수 없다. 따라서, 언더필의 연장된 부분을 제어함으로써 충분한 워피지 개선효과를 얻기 위해서, 반도체 칩의 실장 높이(T1)에 대한 더미 칩의 실장 높이(T2)는 60∼90% 범위일 수 있다.
도6은 도1에 도시된 반도체 패키지를 채용한 모듈을 나타내는 측단면도이다.
도6을 참조하면, 본 실시예에 따른 반도체 패키지 모듈(200A)은 도1에 도시된 반도체 패키지(100A)와 이를 탑재하는 패키지 기판(210)를 포함한다. 반도체 패키지 모듈(200A)은 완성된 하나의 패키지이며, 도1에 도시된 반도체 패키지(100A)는 반도체 패키지 모듈(200A)를 위한 중간 결과물로 이해할 수 있다.
상기 패키지 기판(210)은 상면에 배치되며 상기 인터포저(110)의 제2 패드에 연결된 상면 패드(212)와, 하면에 배치되며 외부 접속 단자(215)가 형성된 하면 패드(213)와, 상기 상면 패드(212) 및 상기 하면 패드(213)를 연결하는 재배선층(미도시)을 포함할 수 있다. 미도시된 재배선층은 복수의 비아와 도전 패턴으로 구성된 배선 회로로 이해할 수 있다.
상면 패드(212)는 인터포저(110)의 제2 패드(113)의 크기와 배열에 대응되도록 형성되며, 하면 패드(213)는 마더보드와 같은 회로 회로의 I/O 단자에 맞게 패드의 크기와 간격을 확대되도록 형성되고, 이러한 재배선을 패키지 기판(210)의 재배선층에 의해 구현될 수 있다. 하면 패드(213) 상에는 외부 회로와 연결하기 위한 솔더 범프와 같은 외부 접속 단자(215)가 배치된다. 예를 들어, 상기 외부 접속 단자(215)는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속 또는 합금을 포함할 수 있다.
본 실시예에 따른 반도체 패키지 모듈(200A)은 적어도 반도체 패키지(100A)의 상면에 배치되는 방열부(170)를 포함한다. 본 실시예에 채용되 방열부(170)는 캡 구조로 반도체 패키지(100)의 측면까지 연장된 형태를 포함할 수 있다. 상기 방열부(170)는 접합 부재(180)를 이용하여 반도체 패키지(100A)의 상면(100T)에 접합될 수 있다. 본 실시예에서는, 반도체 칩(120)에서 발생된 열은 그와 인접하게 배치된 방열부(170)로 방출될 수 있다.
예를 들어, 방열부(170)은 금속 또는 세라믹과 같이 열전도율이 우수한 물질을 포함할 수 있다. 또한, 방열부(170)는 열매개 물질(thermal interface material; TIM)을 포함한 구조물일 수 있다. 예를 들어, 접합부재(180)은 NCF, ACF, UV 감응 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제 및 초음파 경화형 접착제, NCP 등이 사용될 수 있다.
도7은 본 발명의 일 실시예에 따른 반도체 패키지의 상부 평면도이다. 도8 내지 도10은 각각 도7에 도시된 반도체 패키지를 X1-X1', X2-X2' 및 Y-Y'로 절개하여 본 측단면도이다.
도7 및 도8을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는 제1 반도체 칩(120)과 복수의 제2 반도체 칩(130A,130B,130C,130D)을 포함하며, 2개의 더미 칩을 채용하는 점만을 제외하고, 도1에 도시된 반도체 패키지(100A)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도1 내지 도4에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100B)는, 제1 반도체 칩(120)과, 그 주위에 배치된 4개의 제2 반도체 칩(130A,130B,130C,130D)을 포함할 수 있다. 도7에 도시된 바와 같이, 4개의 제2 반도체 칩(130A,130B,130C,130D)은 각각 제1 반도체 칩(120)의 양 모서리에 2개씩 배치될 수 있다.
상기 제2 반도체 칩(130A,130B,130C,130D)은 상기 제1 반도체 칩(120)과 유사하게, 연결 단자(116)에 의해 접속 패드(132)와 인터포저(110)의 제1 패드(112)에 본딩될 수 있다.
본 실시예에 따른 반도체 패키지(100B)는, 제1 반도체 칩(120)의 양 모서리에 2개의 더미 칩(150A,150B)을 포함한다. 각각의 더미 칩(150A,150B)은 2개의 제2 반도체 칩(130A,130D과 130B,130C) 사이에서 상기 제1 반도체 칩(120)의 일 측면과일 측면이 마주하도록 인터포저(110)의 제1 면(110A) 상에 배치될 수 있다.
상기 제1 반도체 칩(120)은 로직(logic) 칩을 포함할 수 있다. 예를 들어, 제1 반도체 칩(120)은 로직 소자(logic device)를 포함하는 컨트롤러(controller) 또는 마이크로프로세서(microprocessor)를 포함할 수 있다.
상기 제2 반도체 칩은, 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)과 같은 메모리 칩을 포함할 수 있다. 예를 들어, 상기 제2 반도체 칩(130)은 TSV 구조로 연결된 메모리 스택으로 이루어진 HBD(high-band memory) 칩일 수 있다.
도8을 참조하면, 언더필(161)은 제1 반도체 칩(120) 및 제2 반도체 칩(130A,130B,130C,130D)과, 인터포저(110)의 제1 면(110A) 사이의 공간을 채우고, 부분적으로 제1 반도체 칩(120)의 외부로 유출되어 제1 반도체 칩(120) 및 더미 칩(150A,150B)의 마주하는 측면들에 따라 연장될 수 있다. 즉, 언더필(161)은 상기 제1 반도체 칩(120)과 상기 더미 칩(150A,150B) 사이의 공간(S1,S2)을 따라 형성된 연장된 부분(161B)을 가질 수 있다.
본 실시예에서, 더미 칩(150A,150B)은 제1 반도체 칩(120)의 실장높이보다 낮은 실장 높이를 갖는다. 더미 칩(150A,150B)의 낮은 상면(150T)은 제1 반도체 칩(120)과의 공간(S1,S2)에서 언더필(161)의 원하지 않는 상승을 억제할 수 있다. 그 결과, 도8에 도시된 바와 같이, 언더필(161)의 연장된 부분(161B)은 그 상단(160T)이 제1 반도체 칩(120)의 상면(120T)보다 낮게 유지될 수 있다.
이와 같이, 연장된 부분(161B)의 상단(161T)은 더미 칩(150)의 낮은 상면(150T)에 의해 제어되므로, 연장된 부분(161B)에서, 상기 더미 칩(150)에 접하는 지점의 레벨은 상기 제1 반도체 칩(120)에 접하는 지점의 레벨보다 낮을 수 있다(도3 및 도4 참조). 또한, 본 실시예와 달리, 언더필(161)의 연장된 부분(161B)은 더미 칩(150)의 상면(150T)에 부분적으로 연장될 수 있다(도4 참조).
본 실시예에서, 제2 반도체 칩(130A-130D)은 제1 반도체 칩(120)의 실장 높이와 실질적으로 동일한 실장 높이를 가질 수 있다. 따라서, 도9에 도시된 바와 같이, 제1 반도체 칩(120)과 제2 반도체 칩(130A-130D) 사이에 위치한 공간(S1',S2')에서, 연장된 부분(161)의 상단(161T)은 거의 패키지 상면에 가깝게 상대적으로 높게 형성될 수 있다. 그럼에도 불구하고, 앞서 설명한 바와 같이, 도8에 도시된 바와 같이, 일부 영역(즉, S1,S2로 표시된 영역)에서 언더필(161)의 연장된 부분(161B)이 낮게 형성되므로, 제1 반도체 칩(20)의 양 모서리를 따른 영역에서 발생되는 언더필(161)에 의한 워피지를 효과적으로 감소시킬 수 있다.
도10는 도7에 도시된 반도체 패키지의 Y-Y' 방향으로 절개하여 본 단면도이다.
도10을 참조하면, 더미 칩(150A)은 인접한 2개의 제2 반도체 칩(130A,130D)의 실장높이보다 낮은 실장 높이를 갖는다. 더미 칩(150A)의 낮은 상면(150T)은 제2 반도체 칩(130)과의 공간(S1)에서 언더필(161)의 원하지 않는 상승을 억제할 수 있다. 그 결과, 도10에 도시된 바와 같이, 언더필(161)의 연장된 부분(161B)은 그 상단(160T)이 제2 반도체 칩(130A,130D)의 상면(130T)보다 낮게 유지될 수 있다.
이와 같이, 연장된 부분(161B)의 상단(161T)은 더미 칩(150)의 낮은 상면(150T)에 의해 제어되므로, 연장된 부분(161B)에서, 상기 더미 칩(150)에 접하는 지점의 레벨은 상기 제2 반도체 칩(130A,130D)에 접하는 지점의 레벨보다 낮을 수 있다. 이와 유사하게, 다른 더미 칩(150B)과 그와 인접한 제2 반도체 칩(130B,130C) 사이의 공간(S4)에서도, 언더필(161)의 연장된 부분(161B)은 더미 칩(150)의 낮은 상면(150T)에 의해 제어되며 이를 통해 워피지를 개선할 수 있다.
상기 밀봉재(165)는 상기 인터포저(110)의 제1 면(110A)에 배치되어 제1 및 제2 반도체 칩(120, 130A-130D)과 더미 칩(150)을 둘러싸는 구조로 제공될 수 있다. 도8 내지 도10에 도시된 바와 같이, 밀봉재(165)는 더미 칩(150)의 상면(150T)을 덮도록 형성되는 반면에, 제1 반도체 칩과 제2 반도체 칩의 상면들(120T,130T)과는 실질적으로 평탄한 상면을 갖도록 형성될 수 있다. 이러한 구조를 통해서, 발열원으로 작용하는 제1 및 제2 반도체 칩으로부터 열을 효과적으로 방출시킬 수 있다.
또한, 제1 및 제2 반도체 칩(120,130A-130D)과 더미 칩(150) 사이의 영역(S1,S2,S3,S4)에서는, 연장된 부분(161B)의 상단(161T)을 낮게 유지되므로, 밀봉재(165)는 상기 언더필(161)의 연장된 부분(161B)을 덮을 수 있다. 따라서, 언더필(161)보다 강성이 높은 밀봉재(165)에 의해 제1 및 제2 반도체 칩(120,130A-130D)과 더미 칩(150) 사이의 영역(S1,S2,S3,S4)에서 발생되는 워피지 문제를 크게 저감시킬 수 있다.
이와 같이, 제1 및/또는 제2 반도체 칩에 인접한 더미 칩의 실장 높이를 낮춤으로써 마주하는 측면들을 따라 상승되는 언더필로 인한 변형을 크게 완화시킬 수 있다.
도11은 도8에 도시된 반도체 패키지를 채용한 모듈을 나타내는 측단면도이다.
도11을 참조하면, 본 실시예에 따른 반도체 패키지 모듈(200B)은, 도8에 도시된 반도체 패키지(100B)를 채용한 점을 제외하고 도6에 도시된 모듈(200A)과 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도6에 도시된 반도체 패키지 모듈(200A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지 모듈(200B)은 도8에 도시된 반도체 패키지(100B)와 이를 탑재하는 패키지 기판(210)를 포함한다. 상기 패키지 기판(210)은 외부 단자(115)에 의해 인터포저(110)의 제2 패드(113)에 연결된 상면 패드(212)와, 하면 패드(213)와, 상기 상면 및 하면 패드(212,213)를 연결하는 재배선층(미도시)을 포함할 수 있다.
본 실시예에 따른 반도체 패키지 모듈(200B)은 반도체 패키지(100B)의 상면 및 측면에 배치되는 방열부(170)를 포함한다. 제1 반도체 칩(120)과 제2 반도체 칩(130A-130D)의 상면들은 패키지(100B)의 상면에서 노출될 수 있으므로, 제1 반도체 칩(120) 및 제2 반도체 칩(130A-130D)에서 발생된 열은 인접한 방열부(170)로 효과적으로 방출될 수 있다.
언더필에 의한 워피지 문제를 제어하는 방안은 복수의 반도체 칩이 채용될 경우에는 더미 칩이 아니라 일부 반도체 칩의 실장 높이(즉, 두께)를 달리함으로써 유사한 효과를 기대할 수 있다.
도12는 본 발명의 일 실시예에 따른 반도체 패키지의 상부 평면도이며, 도13은 도12에 도시된 반도체 패키지를 X-X'으로 절개하여 본 측단면도이다.
도12 및 도13을 참조하면, 본 실시예에 따른 반도체 패키지(100C)는, 더미 칩을 사용하지 않으며, 제1 반도체 칩(120)의 두께와 제2 반도체 칩(130A-130D)의 두께가 상이한 점을 제외하고, 도7 및 도8에 도시된 반도체 패키지(100B)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도1 및 도2에 도시된 반도체 패키지(100A)와 도7 및 도8에 도시된 반도체 패키지(100B)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
상기 제2 반도체 칩(130A-130D)은 2개씩 제1 반도체 칩(120)의 양 모서리에 배치될 수 있다. 언더필(161)은 제1 반도체 칩(120) 및 제2 반도체 칩(130A,130B,130C,130D)과 인터포저(110)의 제1 면(110A) 사이의 공간을 채우고, 부분적으로 제1 반도체 칩(120)의 외부로 유출되어 제1 반도체 칩(120)과 제2 반도체 칩(130A-130D)의 마주하는 측면들에 따라 연장될 수 있다. 즉, 언더필(161)은 상기 제1 반도체 칩(120)과 제2 반도체 칩(130A-130D) 사이의 공간(Sa,Sb)을 따라 형성된 연장된 부분(161B)을 가질 수 있다.
본 실시예에서, 본 실시예에 채용된 제2 반도체 칩(130A-130D)은 상기 제1 반도체 칩(120)의 실장 높이보다 낮은 실장높이를 가질 수 있다. 제2 반도체 칩(130A-130D)의 낮은 상면(130T)은 제1 반도체 칩(120)과의 공간(Sa,Sb)에서 언더필(161)의 원하지 않는 상승을 억제할 수 있다. 그 결과, 도13에 도시된 바와 같이, 언더필(161)의 연장된 부분(161B)은 그 상단(160T)이 제1 반도체 칩(120)의 상면(120T)보다 낮게 유지될 수 있다.
이와 같이, 연장된 부분(161B)의 상단(161T)은 제2 반도체 칩(130A-130D)의 낮은 상면(130T)에 의해 제어되므로, 연장된 부분(161B)에서, 제2 반도체 칩(130A-130D)에 접하는 지점의 레벨은 상기 제1 반도체 칩(120)에 접하는 지점의 레벨보다 낮을 수 있다(도3 및 도4 참조). 또한, 본 실시예와 달리, 언더필(161)의 연장된 부분(161B)은 제2 반도체 칩(130A-130D)의 상면(130T)에 부분적으로 연장될 수 있다(도4 참조).
상기 밀봉재(165)는 상기 인터포저(110)의 제1 면(110A)에 배치되어 제1 및 제2 반도체 칩(120, 130A-130D)을 둘러싸는 구조로 제공될 수 있다. 도13에 도시된 바와 같이, 밀봉재(165)는 제2 반도체 칩(130A-130D)의 상면(130T)을 덮도록 형성되는 반면에, 제1 반도체 칩(120)의 상면(120T)과는 실질적으로 평탄한 상면을 갖도록 형성될 수 있다.
또한, 제1 및 제2 반도체 칩(120,130A-130D) 사이의 영역(Sa,Sb)에서, 연장된 부분(161B)의 상단(161T)을 낮게 유지되므로, 밀봉재(165)는 상기 언더필(161)의 연장된 부분(161B)을 덮을 수 있다.
이와 같이, 제1 반도체 칩에 인접한 제2 반도체 칩의 실장 높이를 낮춤으로써 마주하는 측면들을 따라 상승되는 언더필로 인한 변형을 크게 완화시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 인터포저
111: 기재
112, 113: 제1 및 제2 패드
114: 배선 회로
120: 제1 반도체 칩
130: 제2 반도체 칩
150: 더미 칩
161: 언더필
165: 밀봉재

Claims (20)

  1. 복수의 제1 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 패드에 전기적으로 연결된 복수의 제2 패드를 갖는 제2 면을 갖는 인터포저;
    상기 인터포저의 제1 면에 배치되며, 상기 복수의 제1 패드에 연결되는 반도체 칩;
    상기 반도체 칩의 일 측면과 마주하는 일 측면을 가지며, 상기 인터포저의 제1 면에 배치되고, 상기 반도체 칩의 실장 높이보다 낮은 상면을 갖는 더미 칩;
    상기 반도체 칩과 상기 인터포저의 제1 면 사이에 위치하며 상기 반도체 칩과 상기 더미 칩의 마주하는 측면들을 따라 연장된 부분을 가지며 상기 연장된 부분의 상단이 상기 반도체 칩의 실장 높이보다 낮게 위치한 언더필; 및
    상기 인터포저의 제1 면에 배치되며 상기 반도체 칩과 상기 더미 칩을 봉합하는 밀봉재;를 포함하는 반도체 패키지.
  2. 제1항에 있어서
    상기 언더필은 상기 밀봉재의 열팽창계수보다 높은 열팽창계수를 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서
    상기 밀봉재는 상기 언더필의 연장된 부분을 덮는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 더미 칩에 접하는 상기 언더필의 연장된 부분의 레벨은 상기 반도체 칩에 접하는 상기 언더필의 연장된 부분의 레벨보다 낮은 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서
    상기 더미 칩에 접하는 상기 언더필의 연장된 부분의 레벨은 상기 더미 칩의 상면의 레벨과 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 언더필의 연장된 부분은 상기 더미 칩의 상면 중 적어도 일부를 덮도록 추가적으로 연장되는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 밀봉재는 상기 더미 칩의 상면을 덮고 상기 반도체 칩의 상면과 실질적으로 평탄한 상면을 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 더미 칩의 실장 높이는 상기 반도체 칩의 실장 높이에 대해 60∼90%인 것을 특징으로 하는 반도체 패키지.
  9. 복수의 제1 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 패드에 전기적으로 연결된 복수의 제2 패드를 갖는 제2 면을 갖는 인터포저;
    상기 인터포저의 제1 면에 배치되며, 상기 복수의 제1 패드의 일부에 연결되는 제1 반도체 칩;
    상기 인터포저의 제1 면에 배치되며, 상기 복수의 제1 패드의 다른 일부에 연결되는 제2 반도체 칩;
    적어도 상기 제1 반도체 칩의 일 측면과 마주하는 일 측면을 갖도록 상기 인터포저의 제1 면에 배치되며, 상기 제1 반도체 칩의 실장 높이보다 낮은 상면을 갖는 더미 칩;
    상기 제1 및 제2 반도체 칩과 상기 인터포저의 제1 면 사이에 위치하며 상기 제1 반도체 칩과 상기 더미 칩의 마주하는 측면들을 따라 연장된 부분을 가지며, 상기 연장된 부분의 상단이 상기 제1 반도체 칩의 실장높이보다 낮게 위치한 언더필; 및
    상기 인터포저의 제1 면에 배치되며 상기 제1 및 제2 반도체 칩과 상기 더미 칩을 봉합하는 밀봉재;를 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제2 반도체 칩은 상기 제1 반도체 칩의 상기 일 측면에 배치된 복수의 제2 반도체 칩을 포함하며,
    상기 더미 칩은 상기 복수의 제2 반도체 칩 사이에 배치되는 것을 특징으로 하는 반도체 패키지.
  11. 제9항에 있어서
    상기 언더필은 상기 밀봉재의 열팽창계수보다 높은 열팽창계수를 가지며,
    상기 밀봉재는 상기 언더필의 연장된 부분을 덮는 것을 특징으로 하는 반도체 패키지.
  12. 제9항에 있어서,
    상기 더미 칩에 접하는 상기 언더필의 연장된 부분의 레벨은 상기 반도체 칩에 접하는 상기 언더필의 연장된 부분의 레벨보다 낮으며,
    상기 더미 칩에 접하는 상기 언더필의 연장된 부분의 레벨은 상기 더미 칩의 상면의 레벨과 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  13. 제9항에 있어서,
    상기 언더필의 연장된 부분은 상기 더미 칩의 상면 중 적어도 일부를 덮는 것을 특징으로 하는 반도체 패키지.
  14. 제9항에 있어서,
    상기 제1 및 제2 반도체 칩은 실질적으로 동일한 실장 높이를 가지며,
    상기 더미 칩의 실장 높이는 상기 반도체 칩의 실장 높이에 대해 60∼90%인 것을 특징으로 하는 반도체 패키지.
  15. 제9항에 있어서,
    상기 밀봉재는 상기 더미 칩의 상면을 덮고 상기 제1 및 제2 반도체 칩의 상면과 실질적으로 평탄한 상면을 갖는 것을 특징으로 하는 반도체 패키지.
  16. 제9항에 있어서,
    상기 반도체 패키지의 상면에 배치되는 방열판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제9항에 있어서,
    제1 면에 배치되며 상기 인터포저의 제2 패드에 연결된 상면 패드와, 상기 제1 면과 반대에 위치한 제2 면에 배치된 하면 패드와, 상기 상면 패드 및 상기 하면 패드를 연결하는 재배선층을 포함하는 패키지 기판을 더 포함하는 반도체 패키지.
  18. 제9항에 있어서,
    상기 제1 반도체 칩은 로직 칩을 포함하며, 상기 제2 반도체 칩은 메모리 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 복수의 제1 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 패드에 전기적으로 연결된 복수의 제2 패드를 갖는 제2 면을 갖는 인터포저;
    상기 인터포저의 제1 면에 배치되며, 상기 복수의 제1 패드의 일부에 연결되는 제1 반도체 칩;
    상기 제1 반도체 칩의 일 측면과 마주하는 일 측면을 가지며, 상기 인터포저의 제1 면에 배치되며, 상기 제1 반도체 칩의 실장 높이보다 낮은 실장 높이를 갖는 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩과 상기 인터포저의 제1 면 사이에 위치하며 상기 제1 및 제2 반도체 칩의 마주하는 측면들을 따라 연장된 부분을 가지며, 상기 연장된 부분의 상단이 상기 제1 반도체 칩의 실장높이보다 낮게 위치하는 언더필; 및
    상기 언더필의 연장된 부분을 덮으면서 상기 제1 및 제2 반도체 칩을 봉합하도록 상기 인터포저의 제1 면에 배치되며, 상기 언더필의 열팽창계수보다 작은 열팽창 계수를 갖는 밀봉재;를 포함하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 제2 반도체 칩의 실장 높이는 상기 제1 반도체 칩의 실장 높이에 대해 60∼90%인 것을 특징으로 하는 반도체 패키지.

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