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KR20180052171A - 반도체 집적회로 레이아웃의 설계 방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

반도체 집적회로 레이아웃의 설계 방법 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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KR20180052171A
KR20180052171A KR1020160149083A KR20160149083A KR20180052171A KR 20180052171 A KR20180052171 A KR 20180052171A KR 1020160149083 A KR1020160149083 A KR 1020160149083A KR 20160149083 A KR20160149083 A KR 20160149083A KR 20180052171 A KR20180052171 A KR 20180052171A
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KR
South Korea
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patterns
gate
mask
pattern
layout
Prior art date
Application number
KR1020160149083A
Other languages
English (en)
Inventor
박상준
김병성
박철홍
박춘엽
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US15/610,751 priority patent/US20180129773A1/en
Priority to TW106126493A priority patent/TW201830658A/zh
Priority to CN201711021953.6A priority patent/CN108063119A/zh
Publication of KR20180052171A publication Critical patent/KR20180052171A/ko
Priority to US16/432,139 priority patent/US20190286785A1/en

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Abstract

반도체 집적회로 레이아웃의 설계 방법은, 제1 게이트 패턴을 포함하는 제1 셀 레이아웃을 선택하는 것, 상기 제1 게이트 패턴과 다른 게이트 길이(gate length)를 갖는 제2 게이트 패턴을 포함하는 제2 셀 레이아웃을 선택하는 것, 상기 제1 및 제2 셀 레이아웃들을 이용하여 패턴 레이아웃을 생성하는 것, 및 상기 패턴 레이아웃 상에, 상기 제1 셀 레이아웃과 선택적으로 중첩하는 마스크 레이아웃을 생성하는 것을 포함한다.

Description

반도체 집적회로 레이아웃의 설계 방법 및 이를 이용한 반도체 소자의 제조방법{DESIGN METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT LAYOUT AND METHOD FOR FORMING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 집적회로 레이아웃의 설계 방법 및 이를 이용한 반도체 소자의 제조방법에 대한 것이다.
일반적으로, 반도체 집적 회로의 설계를 위하여 스키매틱 툴(Schematic Tool)에 의한 스키매틱 회로의 설계가 이루어진다. 스키매틱 회로는 반도체 집적회로에 포함되는 소자들, 및 상기 소자들 사이의 연결관계를 나타낸다. 스키매틱 회로에 포함되는 소자들의 각각은 도전 패턴, 반도체 패턴, 및 절연 패턴 등과 같은 패턴들로서 설계된다. 이 후, 상기 패턴들이 수직 및 수평으로 배치되는 레이아웃이 설계되고, 상기 레이아웃을 이용하여 포토 마스크(Photomask)가 생성된다. 상기 포토 마스크를 이용하는 포토 리소그래피 공정을 통해서, 반도체 기판 상에 적층된 물질층이 패터닝(Patterning)되어 원하는 기능의 반도체 집적회로가 형성된다.
레이아웃의 설계에 있어서, 소자들의 기본적인 동작 특성은 설계 규칙 또는 디자인 룰(Design Rule)에 의해서 결정된다. 일 예로, 트랜지스터의 게이트 길이(Gate length)의 정의는 대부분 디자인 룰(Design Rule)에 의해서 결정된다. 디자인 룰에 의해 결정된 게이트 길이만으로 원하는 소자 특성을 얻지 못하는 경우, 레이아웃의 설계 단계, 또는 반도체 소자의 제조를 위한 제조공정 단계에서 게이트 길이를 미세하게 조정함으로써 다양한 소자 특성이 획득될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는, 미세 피치(pitch)를 가지고 서로 다른 게이트 길이(gate length)를 갖는 게이트 패턴들을 용이하게 형성할 수 있는 반도체 집적회로 레이아웃의 설계 방법 및 반도체 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 집적회로 레이아웃의 설계방법은, 제1 게이트 패턴을 포함하는 제1 셀 레이아웃을 선택하는 것; 상기 제1 게이트 패턴과 다른 게이트 길이(gate length)를 갖는 제2 게이트 패턴을 포함하는 제2 셀 레이아웃을 선택하는 것; 상기 제1 및 제2 셀 레이아웃들을 이용하여 패턴 레이아웃을 생성하는 것; 및 상기 패턴 레이아웃 상에, 상기 제1 셀 레이아웃과 선택적으로 중첩하는 마스크 레이아웃을 생성하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 것; 상기 제1 영역 및 상기 제2 영역 상에 서로 동일한 폭을 갖는 예비 마스크 패턴들을 형성하는 것; 상기 기판 상에, 상기 제1 영역 및 상기 제2 영역 중 하나를 노출하는 개구부를 갖는 마스크 패턴을 형성하는 것; 상기 마스크 패턴을 이용하여 상기 제1 영역의 상기 예비 마스크 패턴들의 측벽들 상에 스페이서 패턴들을 형성하는 것; 및 상기 예비 마스크 패턴들 및 상기 스페이서 패턴들을 이용하여, 상기 제1 영역 상의 제1 게이트 전극 패턴들 및 상기 제2 영역 상의 제2 게이트 전극 패턴들을 형성하는 것을 포함할 수 있다. 상기 마스크 패턴을 형성하는 것은 제1 게이트 패턴을 포함하는 제1 셀 레이아웃, 및 상기 제1 게이트 패턴과 다른 게이트 길이(gate length)를 갖는 제2 게이트 패턴을 포함하는 제2 셀 레이아웃을 포함하는 패턴 레이아웃을 제공하는 것; 상기 패턴 레이아웃 상에, 상기 제1 셀 레이아웃과 선택적으로 중첩하는 마스크 레이아웃을 생성하는 것; 상기 마스크 레이아웃에 대응하는 패턴을 포함하는 포토 마스크를 제조하는 것; 및 상기 포토 마스크를 이용한 포토 리소그래피 공정을 수행하여, 상기 기판 상에 상기 패턴을 전사하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 미세 피치(pitch)를 가지고 서로 다른 게이트 길이(gate length)를 갖는 게이트 패턴들이 용이하게 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 집적회로 레이아웃의 설계 방법을 설명하기 위한 순서도이다.
도 2 내지 도 5는 도 1의 각 단계를 설명하기 위해 개념도들이다.
도 6은 도 5의 일 부분을 확대한 도면이다.
도 7a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 순서도이다.
도 7b는 도 7a의 단계 S500을 설명하기 위한 순서도이다.
도 8 내지 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 14 내지 도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조방법의 일 변형예를 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 집적회로 레이아웃의 설계 방법을 설명하기 위한 순서도이다. 도 2 내지 도 5는 도 1의 각 단계를 설명하기 위해 개념도들이다. 도 6은 도 5의 일 부분을 확대한 도면이다.
도 1 및 도 2를 참조하면, 제1 게이트 패턴(G1)을 포함하는 제1 셀 레이아웃(L1)이 선택될 수 있다(S10). 상기 제1 셀 레이아웃(L1)은 반도체 집적회로를 반도체 기판 상에 구현하기 위해 요구되는 다양한 셀 레이아웃들을 포함하는 셀 라이브러리(Cell Library)로부터 선택될 수 있다. 상기 제1 셀 레이아웃(L1)은 상기 반도체 기판 상에 형성될 패턴들의 크기나 형태를 정의하기 위한 적절한 형식의 데이터(일 예로, GDSⅡ)를 포함할 수 있다. 상기 제1 셀 레이아웃(L1)은 상기 반도체 기판 상에 특정 트랜지스터를 구현하기 위해 요구되는 패턴들을 포함할 수 있다. 상기 제1 셀 레이아웃(L1)은 제1 활성패턴(ACT1), 및 상기 제1 활성패턴(ACT1)을 가로지르는 상기 제1 게이트 패턴(G1)을 포함할 수 있다. 평면적 관점에서, 상기 제1 게이트 패턴(G1)은 제1 방향(D1)으로 연장될 수 있고, 상기 제1 활성패턴(ACT1)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장될 수 있다. 상기 제1 게이트 패턴(G1)은 제1 게이트 길이(gate length, GL1)를 가질 수 있다. 상기 제1 게이트 길이(GL1)은 상기 제2 방향(D2)에 따른 상기 제1 게이트 패턴(G1)의 폭(width)일 수 있다.
상기 제1 셀 레이아웃(L1)은 복수의 상기 제1 게이트 패턴들(G1)을 포함할 수 있다. 상기 복수의 제1 게이트 패턴들(G1)의 각각은 상기 제1 활성패턴(ACT1)을 가로지를 수 있다. 상기 복수의 제1 게이트 패턴들(G1)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 배열될 수 있다. 상기 복수의 제1 게이트 패턴들(G1)의 각각은 상기 제1 게이트 길이(GL1)를 가질 수 있다. 상기 복수의 제1 게이트 패턴들(G1)은 상기 제2 방향(D2)을 따라 제1 거리(d1)로 서로 이격될 수 있다. 상기 제1 셀 레이아웃(L1) 내 상기 복수의 제1 게이트 패턴들(G1)의 수는 4개로 도시되었으나, 본 발명의 개념은 이에 한정되지 않는다.
도 1 및 도 3을 참조하면, 제2 게이트 패턴(G2)을 포함하는 제2 셀 레이아웃(L2)이 선택될 수 있다(S20). 상기 제2 셀 레이아웃(L2)은 상기 셀 라이브러리(Cell Library)로부터 선택될 수 있다. 상기 제2 셀 레이아웃(L2)은 상기 반도체 기판 상에 형성될 패턴들의 크기나 형태를 정의하기 위한 적절한 형식의 데이터(일 예로, GDSⅡ)를 포함할 수 있다. 상기 제2 셀 레이아웃(L2)은 상기 반도체 기판 상에 특정 트랜지스터를 구현하기 위해 요구되는 패턴들을 포함할 수 있다. 상기 제2 셀 레이아웃(L2)은 제2 활성패턴(ACT2), 및 상기 제2 활성패턴(ACT2)을 가로지르는 상기 제2 게이트 패턴(G2)을 포함할 수 있다. 평면적 관점에서, 상기 제2 게이트 패턴(G2)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 활성패턴(ACT2)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제2 게이트 패턴(G2)은 제2 게이트 길이(GL2)를 가질 수 있다. 상기 제2 게이트 길이(GL2)은 상기 제2 방향(D2)에 따른 상기 제2 게이트 패턴(G2)의 폭(width)일 수 있다. 상기 제2 게이트 길이(GL2)는 상기 제1 게이트 길이(GL1)와 다를 수 있다. 일 예로, 상기 제2 게이트 길이(GL2)는 상기 제1 게이트 길이(GL1)보다 작을 수 있다.
상기 제2 셀 레이아웃(L2)은 복수의 상기 제2 게이트 패턴들(G2)을 포함할 수 있다. 상기 복수의 제2 게이트 패턴들(G2)의 각각은 상기 제2 활성패턴(ACT2)을 가로지를 수 있다. 상기 복수의 제2 게이트 패턴들(G2)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 배열될 수 있다. 상기 복수의 제2 게이트 패턴들(G2)의 각각은 상기 제2 게이트 길이(GL2)를 가질 수 있다. 상기 복수의 제2 게이트 패턴들(G2)은 상기 제2 방향(D2)을 따라 제2 거리(d2)로 서로 이격될 수 있다. 상기 제2 거리(d2)는 상기 제1 거리(d1)와 다를 수 있다. 일 예로, 상기 제2 거리(d2)는 상기 제1 거리(d1)보다 클 수 있다. 상기 제2 셀 레이아웃(L2) 내 상기 복수의 제2 게이트 패턴들(G2)의 수는 4개로 도시되었으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 제1 셀 레이아웃(L1) 및 상기 제2 셀 레이아웃(L2)이 서로 다른 게이트 길이를 갖는 상기 제1 게이트 패턴(G1) 및 상기 제2 게이트 패턴(G2)을 각각 포함하기 때문에, 상기 제1 셀 레이아웃(L1)에 의해 구현되는 트랜지스터는 상기 제2 셀 레이아웃(L2)에 의해 구현되는 트랜지스터와 다른 동작 특성을 가질 수 있다. 일부 실시예들에 따르면, 상기 제1 게이트 길이(GL1), 상기 제2 게이트 길이(GL2), 상기 제1 거리(d1), 및 상기 제2 거리(d2)는 서로 다른 값을 가질 수 있다.
도 1 및 도 4를 참조하면, 상기 제1 셀 레이아웃(L1) 및 상기 제2 셀 레이아웃(L2)을 이용하여 패턴 레이아웃(PL)이 생성될 수 있다(S30). 상기 패턴 레이아웃(PL)은 상기 제1 셀 레이아웃(L1) 및 상기 제2 셀 레이아웃(L2)과 동일한 형식의 데이터(일 예로, GDSⅡ)를 포함할 수 있다. 상기 패턴 레이아웃(PL)을 생성하는 것은, 평면적 관점에서, 정해진 디자인 룰(Design Rule)에 따라 상기 제1 셀 레이아웃(L1) 및 상기 제2 셀 레이아웃(L2)을 배치하고(placing) 연결하는 것(routing)을 포함할 수 있다. 상기 패턴 레이아웃(PL)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배치되는 복수의 상기 제1 셀 레이아웃들(L1) 및 복수의 상기 제2 셀 레이아웃들(L2)을 포함할 수 있다.
상기 패턴 레이아웃(PL)은 활성패턴(ACT), 및 상기 활성패턴(ACT)을 가로지르는 게이트 패턴(G)을 포함할 수 있다. 상기 게이트 패턴(G)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 활성패턴(ACT)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 패턴 레이아웃(PL)은 복수의 상기 게이트 패턴들(G)을 포함할 수 있다. 상기 복수의 게이트 패턴들(G)의 각각은 상기 활성패턴(ACT)을 가로지를 수 있다. 상기 복수의 게이트 패턴들(G)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 배열될 수 있다. 상기 활성패턴(ACT)은 상기 제2 방향(D2)으로 서로 인접하는 상기 제1 및 제2 셀 레이아웃들(L1, L2)의 상기 제1 및 제2 활성패턴들(ACT1, ACT2)이 서로 연결되어 정의될 수 있다. 상기 복수의 게이트 패턴들(G)의 각각은 상기 제1 게이트 패턴(G1) 및 상기 제2 게이트 패턴(G2) 중 적어도 하나를 포함할 수 있다. 상기 복수의 게이트 패턴들(G) 중 일부는 상기 제1 방향(D1)으로 서로 인접하는 상기 제1 셀 레이아웃들(L1)의 상기 제1 게이트 패턴들(G1) 중 상기 제1 방향(D1)으로 서로 이웃하는 제1 게이트 패턴들(G1)이 서로 연결되어 정의될 수 있다. 상기 복수의 게이트 패턴들(G) 중 다른 일부는 상기 제1 방향(D1)으로 서로 인접하는 상기 제2 셀 레이아웃들(L2)의 상기 제2 게이트 패턴들(G2) 중 상기 제1 방향(D1)으로 서로 이웃하는 제2 게이트 패턴들(G2)이 서로 연결되어 정의될 수 있다. 상기 복수의 게이트 패턴들(G) 중 또 다른 일부는 상기 제1 방향(D1)으로 서로 인접하는 상기 제1 및 제2 셀 레이아웃들(L1, L2)의 상기 제1 및 제2 게이트 패턴들(G1, G2) 중 상기 제1 방향(D1)으로 서로 이웃하는 제1 및 제2 게이트 패턴들(G1, G2)이 서로 연결되어 정의될 수 있다.
상기 패턴 레이아웃(PL) 내에서, 상기 제2 방향(D2)으로 서로 이웃하는 제1 게이트 패턴들(G1)은 상기 제1 거리(d1)로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 서로 이웃하는 제2 게이트 패턴들(G2)은 상기 제2 거리(d2)로 서로 이격될 수 있다. 상기 복수의 게이트 패턴들(G)의 각각이 서로 다른 게이트 길이를 갖는 상기 제1 게이트 패턴(G1) 및 상기 제2 게이트 패턴(G2) 중 적어도 하나를 포함함에 따라, 상기 패턴 레이아웃(PL)을 이용하여 구현되는 트랜지스터들 중 적어도 일부는 서로 다른 동작 특성을 가질 수 있다.
도 1 및 도 5를 참조하면, 상기 패턴 레이아웃(PL) 상에 상기 제1 셀 레이아웃(L1)과 선택적으로 중첩하는 마스크 레이아웃(ML)이 생성될 수 있다(S40). 상기 마스크 레이아웃(ML)은 상기 제2 셀 레이아웃(L2)과 중첩하지 않을 수 있다. 상기 마스크 레이아웃(ML)은 상기 제1 셀 레이아웃(L1)의 상기 제1 게이트 패턴(G1)과 중첩하되, 상기 제2 셀 레이아웃(L2)의 상기 제2 게이트 패턴(G2)과 중첩하지 않을 수 있다. 상기 제1 게이트 패턴(G1)은 상기 제1 방향(D1)에 따른 폭(W1)을 가질 수 있다. 상기 마스크 레이아웃(ML)은 상기 제1 방향(D1)에 따른 폭(W2)을 가지되, 상기 마스크 레이아웃(ML)의 상기 폭(W2)은 상기 제1 게이트 패턴(G1)의 상기 폭(W1)과 실질적으로 동일할 수 있다. 상기 제1 셀 레이아웃(L1)이 상기 복수의 제1 게이트 패턴들(G1)을 포함하는 경우, 상기 마스크 레이아웃(ML)은 상기 복수의 제1 게이트 패턴들(G1)과 중첩할 수 있고, 상기 제2 방향(D2)으로 연장되어 상기 복수의 제1 게이트 패턴들(G1) 사이의 영역들과 중첩할 수 있다. 상기 제2 셀 레이아웃(L2)이 상기 복수의 제2 게이트 패턴들(G2)을 포함하는 경우, 상기 복수의 제2 게이트 패턴들(G2), 및 상기 복수의 제2 게이트 패턴들(G2) 사이의 영역들은 상기 마스크 레이아웃(ML)과 중첩하지 않을 수 있다.
상기 패턴 레이아웃(PL)은 상기 복수의 제1 셀 레이아웃들(L1) 및 상기 복수의 제2 셀 레이아웃들(L2)을 포함할 수 있다. 이 경우, 상기 패턴 레이아웃(PL) 상에 상기 복수의 제1 셀 레이아웃들(L1)과 선택적으로 중첩하는 복수의 상기 마스크 레이아웃들(ML)이 생성될 수 있다. 상기 복수의 마스크 레이아웃들(ML)은 상기 복수의 제1 셀 레이아웃들(L1)과 각각 중첩할 수 있다.
상기 마스크 레이아웃(ML)은 불 논리식(Boolean Equation)을 이용하여 생성될 수 있다. 구체적으로, 도 6을 참조하면, 상기 패턴 레이아웃(PL) 상에 상기 제1 셀 레이아웃(L1)의 상기 제1 게이트 패턴(G1)과 중첩하는 가상 패턴(IP)이 생성될 수 있다. 상기 제1 셀 레이아웃(L1)이 상기 복수의 제1 게이트 패턴들(G1)을 포함하는 경우, 상기 복수의 제1 게이트 패턴들(G1)과 각각 중첩하는 복수의 상기 가상 패턴들(IP)이 생성될 수 있다. 상기 복수의 가상 패턴들(IP)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 복수의 가상 패턴들(IP)의 각각은 상기 제1 방향(D1)에 따른 폭(W3)을 가질 수 있고, 상기 복수의 가상 패턴들(IP)의 각각의 상기 폭(W3)은 상기 복수의 제1 게이트 패턴들(G1)의 각각의 상기 폭(W1)과 실질적으로 동일할 수 있다. 상기 복수의 가상 패턴들(IP)의 각각이 상기 제2 방향(D2)으로 연장되어 연장된 가상 패턴들(E_IP)이 생성될 수 있다. 상기 연장된 가상 패턴들(E_IP)을 생성하는 것은 불 논리식(Boolean Equation)을 수행하여 상기 복수의 가상 패턴들(IP)을 상기 제2 방향(D2)으로 연장하는 것을 포함할 수 있다. 일 예로, 상기 복수의 가상 패턴들(IP)의 각각은 상기 제2 방향(D2)에 따른 길이(Q)를 가질 수 있다. 상기 복수의 가상 패턴들(IP)의 각각의 상기 길이(Q)는 불 논리식에 의해 상기 복수의 제1 게이트 패턴들(G1)의 각각의 상기 제1 게이트 길이(GL1) 및 상기 복수의 제1 게이트 패턴들(G1) 사이의 상기 제1 거리(d1)의 합과 같아지도록 변경될 수 있다(즉, Q=Q', Q'=GL1+d1). 이에 따라, 상기 복수의 가상 패턴들(IP)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 연장된 가상 패턴들(E_IP)은 상기 제1 방향(D1)에 따른 상기 폭(W3)을 가질 수 있다. 상기 제2 방향(D2)으로 서로 인접하는 상기 연장된 가상 패턴들(E_IP)은 서로 중첩할 수 있고, 서로 중첩하는 상기 연장된 가상 패턴들(E_IP)이 불 논리식에 의해 병합(merge)되어 상기 마스크 레이아웃(ML)이 정의될 수 있다. 상기 마스크 레이아웃(ML)은 반도체 소자의 제조 단계에서 포토 리소그래피 공정에 이용되는 포토 마스크를 제조하는데 이용될 수 있다.
일반적으로, 반도체 집적회로 레이아웃의 설계시, 게이트 패턴들은 디자인 룰에 의해 결정된, 서로 동일한 게이트 길이를 가지도록 설계될 수 있다. 이 경우, 트랜지스터의 동작 특성을 다양하게 하기 위해 게이트 길이를 미세하게 조정하는 바이어싱(Biasing)이 수행될 수 있다. 바이어싱의 대상이 되는 게이트 패턴 상에는 바이어싱의 대상임을 표시하기 위한 바이어싱 마커(marker)가 제공될 수 있다.
본 발명의 개념에 따른 반도체 집적회로 레이아웃의 설계 방법에 따르면, 상기 제1 및 제2 게이트 패턴들(G1, G2) 상에 별도의 바이어싱 마커를 제공함 없이, 상기 제1 및 제2 게이트 패턴들(G1, G2)은 트랜지스터의 요구되는 동작 특성을 위한 게이트 길이를 가지도록 설계될 수 있다. 즉, 상기 제1 및 제2 게이트 패턴들(G1, G2)은 서로 다른 게이트 길이를 가지도록 설계될 수 있다. 이 경우, 상기 제1 게이트 패턴(G1)과 선택적으로 중첩하는 상기 마스크 레이아웃(ML)은 불 논리식으로 이용하여 용이하게 설계될 수 있다.
도 7a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 순서도이고, 도 7b는 도 7a의 단계 S500을 설명하기 위한 순서도이다. 도 8 내지 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 7a 및 도 8을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)이 제공될 수 있다(S100). 상기 기판(100)은 반도체 기판일 수 있다. 상기 제1 영역(R1) 상에 형성되는 트랜지스터들은 상기 제2 영역(R2) 상에 형성되는 트랜지스터들과 다른 동작 특성이 요구될 수 있다. 상기 기판(100) 상에 게이트 절연막(102), 게이트 전극막(110), 게이트 캐핑막(112), 및 예비 마스크막(120)이 차례로 형성될 수 있다. 상기 게이트 절연막(102), 상기 게이트 전극막(110), 상기 게이트 캐핑막(112), 및 상기 예비 마스크막(120)은 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮을 수 있다. 상기 게이트 절연막(102)은 일 예로, 산화물을 포함할 수 있다. 상기 게이트 전극막(110)은 일 예로, 다결정 실리콘, 금속, 및/또는 도전성 금속 질화물을 포함할 수 있다. 상기 게이트 캐핑막(112)은 일 예로, 산화물 및/또는 질화물을 포함할 수 있다. 상기 예비 마스크막(120)은 일 예로, 질화물을 포함할 수 있다.
상기 예비 마스크막(120) 상에 희생 패턴들(130)이 형성될 수 있다(S200). 상기 희생 패턴들(130)은 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 형성될 수 있고, 서로 동일한 폭(130W)을 가지도록 형성될 수 있다. 상기 희생 패턴들(130)은 상기 예비 마스크막(120)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 희생 패턴들(130)은 다결정 실리콘을 포함할 수 있다.
상기 희생 패턴들(130)의 측벽들 상에 제1 스페이서 패턴들(132)이 형성될 수 있다(S300). 상기 제1 스페이서 패턴들(132)은 상기 희생 패턴들(130)의 각각의 양 측벽들 상에 형성될 수 있다. 상기 제1 스페이서 패턴들(1320)을 형성하는 것은, 상기 예비 마스크막(120) 상에 상기 희생 패턴들(130)을 덮는 제1 스페이서막을 형성하는 것, 및 상기 제1 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 제1 스페이서 패턴들(132)은 상기 희생 패턴들(130) 및 상기 예비 마스크막(120)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제1 스페이서 패턴들(132)은 실리콘 산화물을 포함할 수 있다. 상기 제1 스페이서 패턴들(132)은 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 형성될 수 있고, 서로 동일한 최대 폭(132W)을 가질 수 있다.
도 7a 및 도 9를 참조하면, 먼저, 상기 희생 패턴들(130)이 제거될 수 있다. 상기 희생 패턴들(130)을 제거하는 것은 일 예로, 상기 제1 스페이서 패턴들(132) 및 상기 예비 마스크막(120)에 대하여 식각 선택성을 갖는 습식 식각 공정을 수행하는 것을 포함할 수 있다. 상기 희생 패턴들(130)이 제거된 후, 상기 제1 스페이서 패턴들(132)을 이용하여 예비 마스크 패턴들(122)이 형성될 수 있다(S400). 상기 예비 마스크 패턴들(122)을 형성하는 것은, 상기 제1 스페이서 패턴들(132)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 예비 마스크막(120)을 패터닝하는 것을 포함할 수 있다. 상기 예비 마스크 패턴들(122)은 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 형성될 수 있고, 서로 동일한 폭(122W)을 가질 수 있다. 상기 예비 마스크 패턴들(122)의 각각의 상기 폭(122W)은 상기 제1 스페이서 패턴들(132)의 각각의 상기 최대 폭(132W)과 실질적으로 동일할 수 있다.
도 7a 및 도 10을 참조하면, 상기 기판(100) 상에 마스크 패턴(140)이 형성될 수 있다(S500). 상기 마스크 패턴(140)은 상기 제1 영역(R1) 및 상기 제2 영역(R2) 중 하나를 선택적으로 노출하는 개구부(142)를 가질 수 있다. 일부 실시예들에 따르면, 도 10에 도시된 바와 같이, 상기 마스크 패턴(140)은 상기 제1 영역(R1)을 노출하는 상기 개구부(142)를 가질 수 있다. 상기 마스크 패턴(140)은 상기 제2 영역(R2) 상의 상기 예비 마스크 패턴들(122)을 덮을 수 있다. 상기 제1 영역(R1) 상의 상기 예비 마스크 패턴들(122)은 상기 개구부(142)에 의해 노출될 수 있다. 상기 마스크 패턴(140)은 상기 예비 마스크 패턴들(122) 및 상기 게이트 캐핑막(112)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 마스크 패턴(140)은 스핀-온-하드 마스크(SOH) 물질을 포함할 수 있다.
상기 마스크 패턴(140)은 본 발명의 실시예들에 따른 반도체 집적회로 레이아웃의 설계 방법을 이용하여 설계된 상기 마스크 레이아웃(ML)을 이용하여 형성될 수 있다.
구체적으로, 도 7b를 참조하면, 도 4를 참조하여 설명한 바와 같이, 상기 제1 셀 레이아웃(L1) 및 상기 제2 셀 레이아웃(L2)을 포함하는 상기 패턴 레이아웃(PL)이 제공될 수 있다(S510). 상기 제1 셀 레이아웃(L1)은 상기 제1 게이트 길이(GL1)를 갖는 상기 제1 게이트 패턴(G1)을 포함하고, 상기 제2 셀 레이아웃(L2)은 상기 제2 게이트 길이(GL2)를 갖는 상기 제2 게이트 패턴(G2)을 포함할 수 있다. 상기 제1 게이트 길이(GL1)는 상기 제2 게이트 길이(GL2)와 다를 수 있다. 상기 제1 게이트 패턴(G1)은 상기 기판(100)의 상기 제1 영역(R1) 상에 형성될 제1 게이트 전극 패턴의 평면 형태를 정의할 수 있고, 상기 제2 게이트 패턴(G2)은 상기 기판(100)의 상기 제2 영역(R2) 상에 형성될 제2 게이트 전극 패턴의 평면 형태를 정의할 수 있다.
도 5를 참조하여 설명한 바와 같이, 상기 패턴 레이아웃(PL) 상에 상기 제1 셀 레이아웃(L1)과 선택적으로 중첩하는 상기 마스크 레이아웃(ML)이 생성될 수 있다(S520). 상기 마스크 레이아웃(ML)은 상기 제1 셀 레이아웃(L1)의 상기 제1 게이트 패턴(G1)과 중첩하되, 상기 제2 셀 레이아웃(L2)의 상기 제2 게이트 패턴(G2)과 중첩하지 않을 수 있다. 상기 제1 셀 레이아웃(L1)이 상기 복수의 제1 게이트 패턴들(G1)을 포함하는 경우, 상기 마스크 레이아웃(ML)은 상기 복수의 제1 게이트 패턴들(G1), 및 상기 복수의 제1 게이트 패턴들(G1)사이의 영역들과 중첩할 수 있다. 상기 제2 셀 레이아웃(L2)이 상기 복수의 제2 게이트 패턴들(G2)을 포함하는 경우, 상기 복수의 제2 게이트 패턴들(G2), 및 상기 복수의 제2 게이트 패턴들(G2) 사이의 영역들은 상기 마스크 레이아웃(ML)과 중첩하지 않을 수 있다. 상기 마스크 레이아웃(ML)은 도 6을 참조하여 설명한 바와 같이, 불 논리식을 이용하여 용이하게 생성될 수 있다. 일부 실시예들에 따르면, 상기 마스크 레이아웃(ML)은 상기 기판(100)의 상기 제1 영역(R1)을 노출하는 상기 개구부(142)의 평면 형태를 정의할 수 있다.
상기 마스크 레이아웃(ML)에 대하여 광 근접 보정(Optical Proximity Correction: OPC)이 수행될 수 있다(S530). 설계된 레이아웃을 반도체 기판 위에 전사하기 위해 포토 마스크가 이용될 수 있고, 상기 포토 마스크를 이용한 포토 리소그래피 공정을 수행할 때 발생되는 빛의 간섭 및 회절에 의해 상기 기판 상에 상기 설계된 레이아웃과 다른 왜곡된 레이아웃이 인쇄될 수 있다. 광 근접 보정(OPC)은 이러한 레이아웃의 왜곡을 방지하기 위해 수행될 수 있다. 광 근접 보정(OPC)에 따르면, 빛의 간섭 및 회절과 같은 왜곡 정도가 미리 예측될 수 있고, 예측된 결과에 기초하여 상기 설계된 레이아웃이 보정될 수 있다. 상기 마스크 레이아웃(ML)에 대하여 광 근접 보정(OPC)을 수행함으로써, 보정된 마스크 레이아웃(ML)이 획득될 수 있다.
상기 보정된 마스크 레이아웃(ML)을 이용하여 상기 포토 마스크가 제조될 수 있다(S540). 상기 포토 마스크는 상기 보정된 마스크 레이아웃(ML)에 대응하는 패턴들을 포함할 수 있다. 구체적으로, 상기 포토 마스크는 투명 영역 및 불투명 영역을 포함할 수 있다. 상기 투명 영역은 광을 통과시킬 수 있는 반면, 상기 불투명 영역은 광을 통과시키지 않을 수 있다. 상기 투명 영역 및 상기 불투명 영역에 의해 상기 패턴들이 정의될 수 있다. 상기 포토 마스크를 제조하는 것은, 쿼츠(Quarts) 기판 상에 금속막 및 감광막이 형성된 블랑크 마스크(blank mask)를 제공하는 것, 상기 블랑크 마스크의 상기 감광막 상에 상기 보정된 마스크 레이아웃(ML)을 전사시키는 것, 상기 감광막을 현상(develop)하여 상기 보정된 마스크 레이아웃(ML)에 대응하는 감광막 패턴들을 형성하는 것, 및 상기 감광막 패턴들을 식각 마스크로 상기 블랑크 마스크의 상기 금속막(일 예로, 크롬막, Cr layer)을 식각하는 것을 포함할 수 있다. 상기 식각 공정에 의해, 상기 포토 마스크의 상기 투명 영역이 형성될 수 있다.
상기 포토 마스크를 이용하는 포토 리소그래피 공정을 수행하여, 상기 기판(100) 상에 상기 마스크 패턴(140)이 형성될 수 있다(S550). 일부 실시예들에 따르면, 도 10에 도시된 바와 같이, 상기 마스크 패턴(140)은 상기 제1 영역(R1)을 노출하는 상기 개구부(142)를 가지도록 형성될 수 있고, 상기 개구부(142)는 상기 마스크 레이아웃(ML)에 의해 정의되는 평면 형태를 가지도록 형성될 수 있다.
상기 마스크 패턴(140)이 형성된 후, 상기 기판(100) 상에 제2 스페이서막(150)이 형성될 수 있다. 상기 제2 스페이서막(150)은 상기 제1 영역(R1) 상의 상기 예비 마스크 패턴들(122)의 측벽들 및 상면들을 덮을 수 있고, 상기 제2 영역(R2) 상의 상기 마스크 패턴(140)의 상면을 덮을 수 있다. 상기 제2 스페이서막(150)은 상기 게이트 캐핑막(112), 상기 예비 마스크 패턴들(122), 및 상기 마스크 패턴(140)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제2 스페이서막(150)은 실리콘 산화물을 포함할 수 있다.
도 7a 및 도 11을 참조하면, 상기 제1 영역(R1) 상의 상기 예비 마스크 패턴들(122)의 측벽들 상에 제2 스페이서 패턴들(152)이 형성될 수 있다(S600). 상기 제2 스페이서 패턴들(152)을 형성하는 것은 상기 제2 스페이서막(150)을 이방성 식각하는 것을 포함할 수 있다. 상기 식각 공정 동안, 상기 제1 영역(R1) 상의 상기 예비 마스크 패턴들(122)의 상기 상면들, 및 상기 제1 영역(R1) 상의 상기 예비 마스크 패턴들(122) 사이의 상기 게이트 캐핑막(112)의 상면이 노출될 수 있다. 더하여, 상기 식각 공정 동안, 상기 마스크 패턴(140)의 상기 상면이 노출될 수 있다. 상기 제2 스페이서 패턴들(152)은 서로 동일한 최대 폭(152W)을 가질 수 있다. 상기 마스크 패턴(140)에 의해 상기 제2 스페이서 패턴들(152)은 상기 제1 영역(R1) 상에 국소적으로 형성될 수 있다.
도 7a, 도 12, 및 도 13을 참조하면, 먼저, 상기 마스크 패턴(140)이 제거될 수 있다. 상기 마스크 패턴(140)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 상기 예비 마스크 패턴들(122) 및 상기 제2 스페이서 패턴들(152)을 이용하여 상기 제1 영역(R1) 상의 제1 게이트 전극 패턴들(GE1), 및 상기 제2 영역(R2) 상의 제2 게이트 전극 패턴들(GE2)이 형성될 수 있다(S700). 구체적으로, 도 12를 참조하면, 상기 예비 마스크 패턴들(122) 및 상기 제2 스페이서 패턴들(152)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 게이트 캐핑막(112)이 패터닝될 수 있다. 이에 따라, 상기 제1 영역(R1) 상의 제1 게이트 캐핑 패턴들(114a), 및 상기 제2 영역(R2) 상의 제2 게이트 캐핑 패턴들(114b)이 형성될 수 있다. 상기 제1 게이트 캐핑 패턴들(114a)은 상기 제1 영역(R1) 상의 상기 예비 마스크 패턴들(122) 및 상기 제2 스페이서 패턴들(152)을 식각 마스크로 상기 게이트 캐핑막(112)을 식각하여 형성될 수 있다. 상기 제1 게이트 캐핑 패턴들(114a)의 각각은 대응하는 예비 마스크 패턴(122), 및 상기 대응하는 예비 마스크 패턴(122)의 양 측벽들 상의 한 쌍의 제2 스페이서 패턴들(152)을 식각 마스크로 상기 게이트 캐핑막(112)을 식각하여 형성될 수 있다. 이에 따라, 상기 제1 게이트 캐핑 패턴들(114a)의 각각의 폭(114aW)은 상기 대응하는 예비 마스크 패턴(122)의 상기 폭(122W), 및 상기 한 쌍의 제2 스페이서 패턴들(152)의 상기 폭들(152W)의 합과 실질적으로 같을 수 있다(즉, 114aW=122W+152W*2). 상기 제2 게이트 캐핑 패턴들(114b)은 상기 제2 영역(R2) 상의 상기 예비 마스크 패턴들(122)을 식각 마스크로 상기 게이트 캐핑막(112)을 식각하여 형성될 수 있다. 상기 제2 게이트 캐핑 패턴들(114b)의 각각은 대응하는 예비 마스크 패턴(122)을 식각 마스크로 상기 게이트 캐핑막(112)을 식각하여 형성될 수 있다. 이에 따라, 상기 제2 게이트 캐핑 패턴들(114b)의 각각의 폭(114bW)은 상기 대응하는 예비 마스크 패턴(122)의 상기 폭(122W)과 실질적으로 같을 수 있다(즉, 114bW=122W). 따라서, 상기 제1 게이트 캐핑 패턴들(114a)은 상기 제2 게이트 캐핑 패턴들(114b)보다 큰 폭을 가질 수 있다(즉, 114aW > 114bW). 도 13을 참조하면, 상기 제1 및 제2 게이트 캐핑 패턴들(114a, 114b)을 식각 마스크로 이용하여 상기 게이트 전극막(110) 및 상기 게이트 절연막(102)이 패터닝될 수 있다. 이에 따라, 상기 제1 영역(R1) 상에 제1 게이트 전극들(110a) 및 제1 게이트 절연 패턴들(102a)이 형성될 수 있고, 상기 제2 영역(R2) 상에 제2 게이트 전극들(110b) 및 제2 게이트 절연 패턴들(102b)이 형성될 수 있다. 상기 제1 게이트 전극 패턴들(GE1)의 각각은 상기 기판(100) 상에 수직으로 적층된 상기 제1 게이트 캐핑 패턴들(114a)의 각각, 상기 제1 게이트 전극들(110a)의 각각, 및 상기 제1 게이트 절연 패턴들(102a)의 각각을 포함할 수 있다. 상기 제2 게이트 전극 패턴들(GE2)의 각각은 상기 기판(100) 상에 수직으로 적층된 상기 제2 게이트 캐핑 패턴들(114b)의 각각, 상기 제2 게이트 전극들(110b)의 각각, 및 상기 제2 게이트 절연 패턴들(102b)의 각각을 포함할 수 있다.
상기 제1 게이트 전극 패턴들(GE1)은 제1 게이트 길이(GL1)를 가질 수 있고, 상기 제2 게이트 전극 패턴들(GE2)은 제2 게이트 길이(GL2)를 가질 수 있다. 상기 제2 게이트 길이(GL2)는 상기 제1 게이트 길이(GL1)와 다를 수 있다. 상기 제1 게이트 길이(GL1)는 상기 제1 게이트 캐핑 패턴들(114a)의 상기 폭(114aW)과 실질적으로 동일할 수 있고, 상기 제2 게이트 길이(GL2)는 상기 제2 게이트 캐핑 패턴들(114b)의 상기 폭(114bW)과 실질적으로 동일할 수 있다. 따라서, 상기 제2 게이트 길이(GL2)는 상기 제1 게이트 길이(GL1)보다 작을 수 있다. 상기 제1 게이트 전극 패턴들(GE1)이 상기 제2 게이트 전극 패턴들(GE2)과 다른 게이트 길이를 가지도록 형성됨에 따라, 상기 제1 영역(R1) 상에 형성되는 트랜지스터의 동작 특성은 상기 제2 영역(R2) 상에 형성되는 트랜지스터의 동작 특성과 다를 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조방법에 따르면, 상기 제1 영역(R1)을 노출하는 상기 개구부(142)를 갖는 상기 마스크 패턴(140)을 이용하여, 상기 제1 영역(R1) 상에 상기 제2 스페이서 패턴들(152)이 국소적으로 형성될 수 있다. 이 경우, 미세 피치(pitch)를 갖는 상기 제1 및 제2 게이트 전극 패턴들(GE1, GE2)이 서로 다른 게이트 길이를 가지도록 형성하는 것이 용이할 수 있다. 상기 마스크 패턴(140)의 상기 개구부(142)는, 본 발명의 개념에 따른 반도체 집적회로 레이아웃의 설계 방법에 따라 설계된 상기 마스크 레이아웃(ML)에 대응하는 평면 형태를 가질 수 있다. 반도체 집적회로 레이아웃의 설계 단계에서, 별도의 바이어싱 마커를 제공함 없이, 서로 다른 게이트 길이를 갖는 게이트 패턴들이 설계될 수 있고, 이를 이용하여 상기 마스크 레이아웃(ML)이 용이하게 설계될 수 있다. 따라서, 서로 다른 게이트 길이(gate length)를 갖는 상기 제1 및 제2 게이트 전극 패턴들(GE1, GE2)이 용이하게 형성될 수 있다.
도 14 내지 도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조방법의 일 변형예를 설명하기 위한 단면도들이다. 설명의 간소화를 위해, 도 7a, 도 7b, 및 도 8 내지 도 13을 참조하여 설명한 반도체 소자의 제조방법과 차이점만을 설명한다.
먼저, 도 7a, 도 8, 및 도 9를 참조하여 설명한 바와 같이, 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 포함하는 상기 기판(100)이 제공될 수 있고(S100), 상기 기판(100) 상에 서로 동일한 폭(130W)을 갖는 상기 희생 패턴들(130)이 형성될 수 있다(S200). 상기 희생 패턴들(130)의 측벽들 상에 상기 제1 스페이서 패턴들(132)이 형성될 수 있고(S300), 상기 제1 스페이서 패턴들(132)을 이용하여 상기 기판(100) 상에 상기 예비 마스크 패턴들(122)이 형성될 수 있다(S400). 상기 예비 마스크 패턴들(122)은 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상에 형성될 수 있고, 서로 동일한 폭(122W)을 가질 수 있다.
도 14를 참조하면, 상기 예비 마스크 패턴들(122)이 형성된 후, 상기 기판(100) 상에 상기 제2 스페이서막(150)이 형성될 수 있다. 본 변형예에 따르면, 상기 제2 스페이서막(150)은 상기 제1 영역(R1) 및 상기 제2 영역(R2)을 덮을 수 있다. 상기 제2 스페이서막(150)은 상기 제1 영역(R1) 및 상기 제2 영역(R2) 상의 상기 예비 마스크 패턴들(122)의 측벽들 및 상면들을 덮을 수 있다.
도 7a 및 도 15를 참조하면, 상기 기판(100) 상에 상기 마스크 패턴(140)이 형성될 수 있다(S500). 상기 마스크 패턴(140)은 상기 제1 영역(R1) 및 상기 제2 영역(R2) 중 하나를 노출하는 상기 개구부(142)를 가질 수 있다. 본 변형예에 따르면, 도 15도 도시된 바와 같이, 상기 마스크 패턴(140)은 상기 제2 영역(R2)을 노출하는 상기 개구부(142)를 가질 수 있다. 상기 마스크 패턴(140)은 상기 제1 영역(R1) 상의 상기 제2 스페이서막(150)을 덮을 수 있다. 상기 제2 영역(R2) 상의 상기 제2 스페이서막(150)은 상기 개구부(142)에 의해 노출될 수 있다.
상기 마스크 패턴(140)은 본 발명의 실시예들에 따른 반도체 집적회로 레이아웃의 설계 방법을 이용하여 설계된 상기 마스크 레이아웃(ML)을 이용하여 형성될 수 있다. 상기 마스크 패턴(140)을 형성하는 구체적인 방법은, 도 7b를 참조하여 설명한 것과 실질적으로 동일하다. 본 변형예에 따르면, 상기 마스크 레이아웃(ML)은 상기 기판(100)의 상기 제1 영역(R1)을 덮는 상기 마스크 패턴(140)의 평면 형태를 정의할 수 있다. 즉, 상기 마스크 패턴(140)은 상기 제2 영역(R2)을 노출하는 상기 개구부(142)를 가지도록 형성될 수 있고, 상기 마스크 레이아웃(ML)에 의해 정의되는 평면 형태를 가지도록 형성될 수 있다.
도 16을 참조하면, 상기 개구부(142)에 의해 노출된, 상기 제2 영역(R2) 상의 상기 제2 스페이서막(150)이 제거될 수 있다. 상기 제2 스페이서막(150)을 제거하는 것은 상기 마스크 패턴(140), 상기 예비 마스크 패턴들(122), 및 상기 게이트 캐핑막(112)에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 제2 영역(R2) 상의 상기 제2 스페이서막(150)이 제거됨에 따라, 상기 제2 영역(R2) 상의 상기 예비 마스크 패턴들(122)의 측벽들 및 상면들이 노출될 수 있다.
도 7a 및 도 17을 참조하면, 상기 제1 영역(R1) 상의 상기 예비 마스크 패턴들(122)의 측벽들 상에 상기 제2 스페이서 패턴들(152)이 형성될 수 있다(S600). 상기 제2 스페이서 패턴들(152)을 형성하는 것은, 상기 마스크 패턴(140)을 제거하는 것, 및 상기 제1 영역(R1) 상의 상기 제2 스페이서막(150)을 이방성 식각하는 것을 포함할 수 있다. 상기 마스크 패턴(140)은 일 예로, 에싱 및/또는 스트립 공정을 수행하여 제거될 수 있다. 상기 식각 공정 동안, 상기 제1 영역(R1) 상의 상기 예비 마스크 패턴들(122)의 상면들, 및 상기 제1 영역(R1) 상의 상기 예비 마스크 패턴들(122) 사이의 상기 게이트 캐핑막(112)의 상면이 노출될 수 있다. 상기 식각 공정은 상기 예비 마스크 패턴들(122) 및 상기 게이트 캐핑막(112)에 대하여 식각 선택성을 가질 수 있다. 상기 제2 스페이서 패턴들(152)은 서로 동일한 최대 폭(152W)을 가질 수 있다. 상기 마스크 패턴(140)에 의해 상기 제2 스페이서 패턴들(152)은 상기 제1 영역(R1) 상에 국소적으로 형성될 수 있다. 이 후, 도 7a, 도 12, 및 도 13을 참조하여 설명한 바와 같이, 상기 예비 마스크 패턴들(122) 및 상기 제2 스페이서 패턴들(152)을 이용하여 상기 제1 영역(R1) 상의 상기 제1 게이트 전극 패턴들(GE1), 및 상기 제2 영역(R2) 상의 상기 제2 게이트 전극 패턴들(GE2)이 형성될 수 있다(S700). 상기 제1 게이트 전극 패턴들(GE1)은 상기 제1 게이트 길이(GL1)를 가질 수 있고, 상기 제2 게이트 전극 패턴들(GE2)은 상기 제1 게이트 길이(GL1)와 다른 상기 제2 게이트 길이(GL2)를 가질 수 있다. 상기 제1 게이트 전극 패턴들(GE1)이 상기 제2 게이트 전극 패턴들(GE2)과 다른 게이트 길이를 가지도록 형성됨에 따라, 상기 제1 영역(R1) 상에 형성되는 트랜지스터의 동작 특성은 상기 제2 영역(R2) 상에 형성되는 트랜지스터의 동작 특성과 다를 수 있다.
본 발명의 개념에 따르면, 반도체 집적회로 레이아웃의 설계 단계에서, 별도의 바이어싱 마커를 제공함 없이, 서로 다른 게이트 길이를 갖는 제1 게이트 패턴 및 제2 게이트 패턴이 설계될 수 있다. 상기 제1 및 제2 게이트 패턴들, 및 불 논리식을 이용하여, 상기 제1 게이트 패턴과 선택적으로 중첩하는 마스크 레이아웃이 용이하게 설계될 수 있다. 반도체 소자의 제조 단계에서, 제1 영역 및 제2 영역을 포함하는 기판 상에 서로 동일한 폭을 갖는 예비 마스크 패턴들이 형성될 수 있다. 상기 제1 영역 및 상기 제2 영역 중 하나를 노출하는 개구부를 갖는 마스크 패턴을 이용하여, 상기 제1 영역 상의 상기 예비 마스크 패턴들의 측벽들 상에 제2 스페이서 패턴들이 형성될 수 있다. 즉, 상기 마스크 패턴을 이용하여 상기 제2 스페이서 패턴들이 상기 제1 영역 상에 국소적으로 형성될 수 있다. 상기 마스크 패턴은 상기 마스크 레이아웃을 상기 기판 상에 전사함으로써 형성될 수 있다. 상기 예비 마스크 패턴들 및 상기 제2 스페이서 패턴들을 이용하여 상기 제1 영역 및 상기 제2 영역 상에 서로 다른 게이트 길이(gate length)를 갖는 제1 및 제2 게이트 전극 패턴들(GE1, GE2)이 각각 형성될 수 있다.
따라서, 미세 피치(pitch)를 갖는 상기 제1 및 제2 게이트 전극 패턴들(GE1, GE2)이 서로 다른 게이트 길이를 가지도록 형성하는 것이 용이할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
L1: 제1 셀 레이아웃 G1: 제1 게이트 패턴
ACT1: 제1 활성패턴 GL1: 제1 게이트 길이
L2: 제2 셀 레이아웃 G2: 제2 게이트 패턴
ACT2: 제2 활성패턴 GL2: 제2 게이트 길이
PL: 패턴 레이아웃 ACT: 활성패턴
G: 게이트 패턴 ML: 마스크 레이아웃
100: 기판 102: 게이트 절연막
110: 게이트 전극막 112: 게이트 캐핑막
120: 예비 마스크막 130: 희생패턴
132: 제1 스페이서 패턴 122: 예비 마스크 패턴
140: 마스크 패턴 152: 제2 스페이서 패턴
114a, 114b: 게이트 캐핑 패턴 110a, 110b: 게이트 전극
102a, 102b: 게이트 절연 패턴 GE1, GE2: 게이트 전극 패턴

Claims (20)

  1. 제1 게이트 패턴을 포함하는 제1 셀 레이아웃을 선택하는 것;
    상기 제1 게이트 패턴과 다른 게이트 길이(gate length)를 갖는 제2 게이트 패턴을 포함하는 제2 셀 레이아웃을 선택하는 것;
    상기 제1 및 제2 셀 레이아웃들을 이용하여 패턴 레이아웃을 생성하는 것; 및
    상기 패턴 레이아웃 상에, 상기 제1 셀 레이아웃과 선택적으로 중첩하는 마스크 레이아웃을 생성하는 것을 포함하는 반도체 집적회로 레이아웃의 설계 방법.
  2. 청구항 1에 있어서,
    상기 제1 셀 레이아웃은, 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수의 상기 제1 게이트 패턴들을 포함하고,
    상기 제2 셀 레이아웃은, 상기 제1 방향으로 연장되고 상기 제2 방향으로 배열되는 복수의 상기 제2 게이트 패턴들을 포함하는 반도체 집적회로 레이아웃의 설계 방법.
  3. 청구항 2에 있어서,
    상기 복수의 제1 게이트 패턴들의 각각은 제1 게이트 길이를 가지고, 상기 복수의 제2 게이트 패턴들의 각각은 상기 제1 게이트 길이보다 작은 제2 게이트 길이를 갖는 반도체 집적회로 레이아웃의 설계 방법.
  4. 청구항 2에 있어서,
    상기 패턴 레이아웃을 생성하는 것은, 평면적 관점에서, 상기 제1 셀 레이아웃 및 상기 제2 셀 레이아웃을 정해진 디자인 룰에 따라 배치하고(placing) 서로 연결하는 것(routing)을 포함하고,
    상기 패턴 레이아웃 내에서, 상기 복수의 제1 게이트 패턴들은 상기 제1 방향으로 연장되고 상기 제2 방향으로 배열되도록 배치되고, 상기 복수의 제2 게이트 패턴들은 상기 복수의 제1 게이트 패턴들이 연장되는 방향과 동일한 방향으로 연장되고 상기 복수의 제1 게이트 패턴들이 배열되는 방향과 동일한 방향으로 배열되도록 배치되는 반도체 집적회로 레이아웃의 설계 방법.
  5. 청구항 4에 있어서,
    상기 마스크 레이아웃은 상기 복수의 제1 게이트 패턴들과 중첩하고, 상기 제2 방향으로 연장되어 상기 복수의 제1 게이트 패턴들 사이의 영역들과 중첩하는 반도체 집적회로 레이아웃의 설계 방법.
  6. 청구항 5에 있어서,
    상기 복수의 제1 게이트 패턴들의 각각은 상기 제1 방향에 따른 폭(width)을 가지고, 상기 마스크 레이아웃은 상기 제1 방향에 따른 폭(width)을 가지되,
    상기 마스크 레이아웃의 상기 폭은 상기 복수의 제1 게이트 패턴들의 각각의 상기 폭과 동일한 반도체 집적회로 레이아웃의 설계 방법.
  7. 청구항 5에 있어서,
    상기 마스크 레이아웃은 불 논리식(Boolean Equation)을 이용하여 생성되는 반도체 집적회로 레이아웃의 설계 방법.
  8. 청구항 7에 있어서,
    상기 마스크 레이아웃을 생성하는 것은:
    상기 패턴 레이아웃 상에, 상기 복수의 제1 게이트 패턴들과 각각 중첩하는 가상 패턴들을 제공하는 것;
    상기 가상 패턴들의 각각을 상기 제2 방향으로 연장하는 것; 및
    상기 연장된 가상 패턴들 중 서로 중첩하는 가상 패턴들을 병합(merge)하여 상기 마스크 레이아웃을 정의하는 것을 포함하고,
    상기 가상 패턴들을 연장하고 병합하는 것은 불 논리식(Boolean Equation)을 이용하여 수행되는 반도체 집적회로 레이아웃의 설계 방법.
  9. 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 것;
    상기 제1 영역 및 상기 제2 영역 상에 서로 동일한 폭을 갖는 예비 마스크 패턴들을 형성하는 것;
    상기 기판 상에, 상기 제1 영역 및 상기 제2 영역 중 하나를 노출하는 개구부를 갖는 마스크 패턴을 형성하는 것;
    상기 마스크 패턴을 이용하여 상기 제1 영역의 상기 예비 마스크 패턴들의 측벽들 상에 스페이서 패턴들을 형성하는 것; 및
    상기 예비 마스크 패턴들 및 상기 스페이서 패턴들을 이용하여, 상기 제1 영역 상의 제1 게이트 전극 패턴들 및 상기 제2 영역 상의 제2 게이트 전극 패턴들을 형성하는 것을 포함하되,
    상기 마스크 패턴을 형성하는 것은:
    제1 게이트 패턴을 포함하는 제1 셀 레이아웃, 및 상기 제1 게이트 패턴과 다른 게이트 길이(gate length)를 갖는 제2 게이트 패턴을 포함하는 제2 셀 레이아웃을 포함하는 패턴 레이아웃을 제공하는 것;
    상기 패턴 레이아웃 상에, 상기 제1 셀 레이아웃과 선택적으로 중첩하는 마스크 레이아웃을 생성하는 것;
    상기 마스크 레이아웃에 대응하는 패턴을 포함하는 포토 마스크를 제조하는 것; 및
    상기 포토 마스크를 이용한 포토 리소그래피 공정을 수행하여, 상기 기판 상에 상기 패턴을 전사하는 것을 포함하는 반도체 소자의 제조방법.
  10. 청구항 9에 있어서,
    상기 제1 게이트 전극 패턴들은 상기 제2 게이트 전극 패턴들보다 큰 게이트 길이(gate length)를 갖는 반도체 소자의 제조방법.
  11. 청구항 9에 있어서,
    상기 스페이서 패턴들은 서로 동일한 최대 폭을 갖는 반도체 소자의 제조방법.
  12. 청구항 9에 있어서,
    상기 기판 상에 게이트 전극막을 형성하는 것을 더 포함하되,
    상기 제1 게이트 전극 패턴들 및 상기 제2 게이트 전극 패턴들을 형성하는 것은:
    상기 제1 영역 상에서, 상기 예비 마스크 패턴들 및 상기 스페이서 패턴들을 식각 마스크로 상기 게이트 전극막을 패터닝하여 상기 제1 게이트 전극 패턴들을 형성하는 것; 및
    상기 제2 영역 상에서, 상기 예비 마스크 패턴들을 식각 마스크로 상기 게이트 전극막을 패터닝하여 상기 제1 게이트 전극 패턴들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  13. 청구항 9에 있어서,
    상기 예비 마스크 패턴들을 형성하는 것은:
    상기 기판 상에 예비 마스크 막을 형성하는 것;
    상기 제1 영역 및 상기 제2 영역의 상기 예비 마스크 막 상에 서로 동일한 폭을 갖는 희생 패턴들을 형성하는 것;
    상기 희생 패턴들의 측벽들 상에 추가적인 스페이서 패턴들을 형성하는 것;
    상기 추가적인 스페이서 패턴들이 형성된 후, 상기 희생 패턴들을 제거하는 것; 및
    상기 추가적인 스페이서 패턴들을 식각 마스크로 이용하여 상기 예비 마스크 막을 패터닝하는 것을 포함하는 반도체 소자의 제조방법.
  14. 청구항 13에 있어서,
    상기 추가적인 스페이서 패턴들은 서로 동일한 폭을 갖는 반도체 소자의 제조방법.
  15. 청구항 9에 있어서,
    상기 마스크 패턴은 상기 제1 영역을 노출하는 상기 개구부를 가지고,
    상기 스페이서 패턴들을 형성하는 것은:
    상기 개구부에 의해 노출되는, 상기 제1 영역의 상기 예비 마스크 패턴들의 상기 측벽들 및 상면들을 덮는 스페이서막을 형성하는 것; 및
    상기 스페이서막을 이방성 식각하는 것을 포함하는 반도체 소자의 제조방법.
  16. 청구항 15에 있어서,
    상기 스페이서 패턴들을 형성하는 것은, 상기 이방성 식각 공정이 수행된 후 상기 마스크 패턴을 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
  17. 청구항 15에 있어서,
    상기 마스크 레이아웃은 상기 개구부의 평면 형태를 정의하는 반도체 소자의 제조방법.
  18. 청구항 9에 있어서,
    상기 마스크 패턴이 형성되기 전에, 상기 제1 영역 및 상기 제2 영역의 상기 예비 마스크 패턴들을 덮는 스페이서막을 형성하는 것을 더 포함하되,
    상기 마스크 패턴은 상기 제2 영역을 노출하는 상기 개구부를 가지고,
    상기 스페이서 패턴들을 형성하는 것은:
    상기 개구부에 의해 노출되는, 상기 제2 영역 상의 상기 스페이서막을 제거하는 것;
    상기 제2 영역 상의 상기 스페이서막이 제거된 후, 상기 마스크 패턴을 제거하는 것; 및
    상기 제1 영역 상의 상기 스페이서막을 이방성 식각하는 것을 포함하는 반도체 소자의 제조방법.
  19. 청구항 18에 있어서,
    상기 마스크 레이아웃은 상기 마스크 패턴의 평면 형태를 정의하는 반도체 소자의 제조방법.
  20. 청구항 9에 있어서,
    상기 제1 게이트 패턴은 상기 제1 게이트 전극 패턴들의 각각의 평면 형태를 정의하고, 상기 제2 게이트 패턴은 상기 제2 게이트 전극 패턴들의 각각의 평면 형태를 정의하는 반도체 소자의 제조방법.
KR1020160149083A 2016-11-09 2016-11-09 반도체 집적회로 레이아웃의 설계 방법 및 이를 이용한 반도체 소자의 제조방법 KR20180052171A (ko)

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