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KR20170066698A - 동적 전력 및 피크 전류를 낮추기 위한 sram 비트라인과 기입 보조 장치 및 방법과, 듀얼 입력 레벨-쉬프터 - Google Patents

동적 전력 및 피크 전류를 낮추기 위한 sram 비트라인과 기입 보조 장치 및 방법과, 듀얼 입력 레벨-쉬프터 Download PDF

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KR20170066698A
KR20170066698A KR1020177015187A KR20177015187A KR20170066698A KR 20170066698 A KR20170066698 A KR 20170066698A KR 1020177015187 A KR1020177015187 A KR 1020177015187A KR 20177015187 A KR20177015187 A KR 20177015187A KR 20170066698 A KR20170066698 A KR 20170066698A
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KR
South Korea
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write
power supply
sub
supply line
local
Prior art date
Application number
KR1020177015187A
Other languages
English (en)
Inventor
히에우 티. 응오
다니엘 제이. 커밍스
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
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Abstract

그룹으로 함께 결합된 복수의 메모리 어레이들, 국지적 기입 보조 로직 유닛들, 및 판독/기입 국지적 열 멀티플렉서들을 포함하는 장치가 설명되고, 그룹내의 국지적 기입 보조 로직 유닛과 판독/기입 국지적 열 멀티플렉서에 의해 점유되는 면적은 전역적 기입 보조 로직 유닛과 판독/기입 전역적 열 멀티플렉서가 이용되는 때의 면적보다 작다. 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터가 설명된다. 제1 전원 상에서 동작하는 기입 보조 펄스 생성기; 기입 보조 펄스 생성기에 결합되고, 제1 전원과는 상이한 제2 전원 상에서 동작하는 하나 이상의 풀업 디바이스들; 및 메모리 셀에 전원을 제공하는 출력 노드를 포함하는 장치가 설명된다.

Description

동적 전력 및 피크 전류를 낮추기 위한 SRAM 비트라인과 기입 보조 장치 및 방법과, 듀얼 입력 레벨-쉬프터{SRAM BIT-LINE AND WRITE ASSIST APPARATUS AND METHOD FOR LOWERING DYNAMIC POWER AND PEAK CURRENT, AND A DUAL INPUT LEVEL-SHIFTER}
초고밀도 집적(VLSI; Very-Large-Scale Integration) 회로의 저전력 동작은 현재와 미래의 프로세서에서의 전력 절감에 필수적으로 되고 있다. 또한, 전력 효율은, 컴퓨터, 프로세서, 셀 폰, 태블릿, 마이크로-서버 및 넷북 시장에서 시스템-온-칩(SOC) 설계를 위한 주요 경쟁력 지표 중 하나가 되었다. 그러나, 더 높은 고유 디바이스 변동(예를 들어, 트랜지스터의 유효 채널 길이 Le와 임계 전압 Vt의 변동)과 저전압에서 고장을 야기하는 결함에 대한 민감도에 기인한 나노-스케일 프로세스 기술 기반의 프로세서들(예를 들어, 22 nm 이하)에 대한 동적 전력 소비를 낮추는 것은 지속적인 해결과제가 되고 있다.
SOC 설계는 또한, 셀 폰, 태블릿, 마이크로-서버 및 넷북 시장에서 갈수록 바람직스럽고 경쟁력을 갖추고 있다. 그러나, SOC 설계에서의 다양한 기능 유닛들의 복잡성과 전력 대 성능의 어려운 절충으로 인해, 전역적 전원(Vcc) SOC 레일 전압은 SOC 설계마다 크게 달라질 수 있다. Vcc에서의 이러한 변동은, 회로들, 예를 들어, 정적 랜덤 액세스 메모리(SRAM)와 기타의 메모리 설계에 대해 몇 가지 해결과제를 제기한다.
본 개시의 실시예는 본 개시의 다양한 실시예의 첨부된 도면과 이하의 상세한 설명으로부터 더 완전히 이해될 것이지만, 본 개시는 특정한 실시예로 제한되어서는 안 되고, 단지 설명과 이해의 목적일 뿐이다.
도 1은 기입 동작을 개선하기 위한 적어도 2개의 전원을 갖춘 6T SRAM 셀이다.
도 2는 SRAM 어레이의 기입 동작 동안에 기입 보조를 위한 SramVcc를 생성하기 위한 회로이다.
도 3은 전통적인 SRAM 어레이의 레이아웃이다.
도 4는 본 개시의 한 실시예에 따른, 동적 전력 및 피크 전류를 낮추기 위한 구획화(segmentation)를 이용한 SRAM 어레이의 레이아웃이다.
도 5는, 본 개시의 한 실시예에 따른, 도 4의 구획화된 SRAM 어레이에 대한 판독/기입 열 선택 및 비트라인 프리차지 회로이다.
도 6은 본 개시의 한 실시예에 따른, 동적 전력 및 피크 전류를 낮추는 SRAM 어레이의 레이아웃 구획화를 위한 방법이다.
도 7은 본 개시의 한 실시예에 따른, 도 3의 전통적인 SRAM 어레이에 비해 SRAM 어레이의 구획화에 의한 전력 절감을 나타내는 파형을 갖는 플롯이다.
도 8은 SRAM 어레이와는 상이한 전원 상에서 동작하는 감지 증폭기 데이터 출력 구동기와 6T SRAM 셀을 갖춘 메모리 어레이 아키텍쳐이다.
도 9는 감지 증폭기 데이터 출력 구동기 및 래치이다.
도 10은 본 개시의 한 실시예에 따른, 도 9의 감지 증폭기 데이터 출력 구동기 및 래치를 대체하는 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터이다.
도 11a 및 도 11b는 본 개시의 한 실시예에 따른, 도 10의 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터와 연관된 타이밍도이다.
도 12는 본 개시의 한 실시예에 따른, 동적 전력 및 피크 전류를 감소시키기 위한 듀얼-레일 기입 보조 회로이다.
도 13은 본 개시의 한 실시예에 따른, 도 2의 기입 보조 회로에 비해 도 12의 듀얼-레일 기입 보조 회로를 이용한 피크 전류에서의 감소를 도시하는 플롯이다.
도 14는 본 개시의 한 실시예에 따른, 구획화된 SRAM 어레이 레이아웃, 통합된 래치를 갖춘 듀얼-입력 레벨-쉬프터, 및/또는 듀얼-레일 기입 보조 회로를 갖춘 스마트 디바이스 또는 컴퓨터 시스템 또는 SOC이다.
실시예들은 장치를 설명하고, 이 장치는, 그룹으로 함께 결합된 복수의 메모리 어레이, 국지적 기입 보조 로직 유닛, 및 판독/기입 국지적 열 멀티플렉서(column multiplexer)를 포함하되, 그룹내의 국지적 기입 보조 로직 유닛과 판독/기입 국지적 열 멀티플렉서에 의해 점유되는 면적은 전역적 기입 보조 로직 유닛과 판독/기입 전역적 열 멀티플렉서가 이용되는 때의 면적보다 작다. 이 실시예는, 디바이스 변동의 존재시에 전통적인 복수의 메모리 어레이보다 더 작은 면적 영향을 수반하여 더 낮은 전력에서 복수의 메모리 어레이에 대한 판독 및 기입 동작을 가능케 한다.
실시예는 또한 레벨-쉬프터를 설명하고, 이 레벨-쉬프터는, 레벨-쉬프터의 복수의 트랜지스터에 전력을 공급하는 제1 전원; 제1 전원과는 상이한 제2 전원 상에서 동작하는 회로에 의해 생성되는 제1 신호를 수신하는 제1 입력 노드; 제1 신호를 수신하는 제1 n-타입 트랜지스터; 제1 신호의 반전(inverse)이고 상기 회로에 의해 생성되는 제2 신호를 수신하는 제2 입력 노드; 및 제2 신호를 수신하는 제2 n-타입 트랜지스터를 포함하고, 제1 및 제2 n-타입 트랜지스터는 복수의 트랜지스터들 중 일부에 교차-결합된(cross-coupled) 드레인 단자를 가진다.
실시예는 장치를 더 설명하고, 이 장치는, 제1 전원 상에서 동작하는 기입 보조 펄스 생성기; 기입 보조 펄스 생성기에 결합되고, 제1 전원과는 상이한 제2 전원 상에서 동작하는 하나 이상의 풀업 디바이스들; 및 메모리 셀에 전원을 제공하는 출력 노드를 포함한다.
이하의 실시예에서: Vcc는 (특정한 SramVcc 전력 레일일 수 있는) VccSram과 같고; SramVcc는 기입-보조 회로 블록으로부터의 국지적 Vcc이고; Vnn은 SOC 전력 레일(즉, 칩 또는 프로세서의 나머지에서 이용되는 전력 레일)이다. SRAM에 대한 입력/출력 신호는 일반적으로 Vnn 상에 있다. 한 실시예에서, Vnn 상의 신호는 VccSram으로 레벨-쉬프트되고, VccSram 상의 신호는 Vnn으로 레벨-쉬프트된다.
이하의 설명에서, 본 개시의 실시예들의 더 철저한 설명을 제공하기 위하여 수 많은 세부사항이 논의된다. 그러나, 본 개시의 실시예들은 이들 구체적인 세부사항 없이도 실시될 수 있다는 것은 통상의 기술자에게 명백할 것이다. 다른 예에서, 공지된 구조와 디바이스들은, 본 개시의 실시예를 흐리게 하는 것을 피하기 위하여, 상세히가 아니라 블록도 형태로 도시된다.
실시예의 대응하는 도면에서, 신호는 라인으로 표현된다는 점에 유의한다. 일부 라인은, 더 많은 구성 신호 경로들을 표시하기 위해 더 두꺼울 수 있고, 및/또는 주 정보 흐름 방향을 표시하기 위해 하나 이상의 끝에서 화살표를 가질 수도 있다. 이러한 표시들은 제한을 의도하고자 함이 아니다. 오히려, 라인들은 회로 또는 로직 유닛의 더 용이한 이해를 가능케하기 위해 하나 이상의 예시적 실시예와 연계하여 이용된다. 설계 필요성 또는 선호에 의해 결정되는, 임의의 표현된 신호는 실제로, 어느쪽의 방향으로도 이동할 수 있는 하나 이상의 신호를 포함할 수 있고 임의의 적절한 타입의 신호 방식으로 구현될 수도 있다.
명세서 전체를 통해, 및 청구항들에서, 용어 "접속된"은, 어떠한 중간 디바이스도 없이, 접속이 이루어지는 물체들 사이의 직접적인 전기 접속을 의미한다. 용어 "결합된"은, 접속이 이루어지는 물체들간의 직접적인 전기 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속을 의미한다. 용어 "회로"는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열된 하나 이상의 수동 및/또는 능동 컴포넌트를 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")은 복수 참조를 포함한다. "에서(in)"의 의미는 "에서(in)" 및 "상에(on)"를 포함한다.
용어 "스케일링"이란 일반적으로 한 프로세스 기술로부터 또 다른 프로세스 기술로 설계(배선도 및 레이아웃)를 변환하는 것을 말한다. 용어 "스케일링"이란 또한, 레이아웃과 디바이스를 동일한 기술 노드 내에서 축소(downsize)하는 것을 말한다. 용어 "실질적으로", "근접한", "대략", "부근", "약"은, 일반적으로 목표 값의 +/- 20% 이내에 있다는 것을 말한다.
달리 명시하지 않는 한, 공통된 객체를 기술하는 서수사 "제1", "제2", 및 "제3" 등의 이용은, 유사한 객체들의 상이한 사례들이 언급되고 있다는 것을 나타낼 뿐이며, 그렇게 기술된 객체들이, 시간적으로, 공간적으로, 등급에 있어서, 또는 기타 임의의 방식으로, 주어진 순서로 존재해야 한다는 것을 암시하고자 함이 아니다.
실시예의 목적을 위해, 트랜지스터는, 드레인, 소스, 게이트, 및 벌크 단자를 포함하는, 금속 산화물 반도체(MOS) 트랜지스터이다. 트랜지스터는 또한, Tri-Gate 및 FinFet 트랜지스터를 포함할 수 있다. 소스와 드레인 단자들은 동일한 단자들일 수 있고 여기서는 교환가능하게 사용된다. 통상의 기술자라면, 다른 트랜지스터들, 예를 들어, 쌍극성 접합 트랜지스터 - BJT PNP/NPN, BiCMOS, CMOS, eFET 등이 본 개시의 범위로부터 벗어나지 않고 사용될 수 있다는 것을 이해할 것이다. 용어 "MN"은, n-타입 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, 용어 "MP"는 p-타입 트랜지스터(예를 들어, PMOS, PNP BJT 등)를 나타낸다.
도 1은 기입 동작을 개선하기 위한 적어도 2개의 전원을 갖춘 6T SRAM 셀(100)이다. SRAM 셀(100)은 판독/기입 동작을 위한 2개의 액세스 n-타입 디바이스 Mpass0 및 Mpass1을 포함한다. 2개의 액세스 n-타입 디바이스 Mpass0 및 Mpass1은 워드라인(wl) 신호에 의해 제어가능하다. SRAM 셀(100)은 메모리 셀 상태(또는 데이터)를 유지하는 2개의 교차-결합된 인버터를 더 포함한다. 2개의 교차-결합된 인버터 중 제1 인버터는 p-타입 Mpu0 및 n-타입 Mdn0 디바이스에 의해 형성되는 반면 교차-결합된 인버터 중 제2 인버터는 p-타입 Mpu1 및 n-타입 Mdn1 디바이스로 형성된다. 제1 인버터의 출력 노드 n0은 액세스 디바이스 Mpass0에 및 제2 인버터의 입력에 결합된다. 제2 인버터의 출력 노드 n1은 액세스 디바이스 Mpass1에 및 제1 인버터의 입력에 결합된다. 액세스 디바이스 Mpass1 및 Mpass0은 또한 비트라인 신호들 bl 및 bl_b(bl의 반전)에 결합된다. 한 실시예에서, (제1 및 제2 인버터의) p-타입 디바이스들 Mpu0 및 Mpu1의 몸체 또는 벌크 단자는 VccSram과는 상이한 SramVcc에 결합된다.
도 1은 2개의 전원, VccSram 및 SramVcc를 나타내지만, 전형적인 SRAM 셀은 단일 전원 VccSram 상에서 동작한다(즉, SramVcc 노드는 Vcc에 단락(short)된다). SRAM 셀(100)의 전형적인 응용에서, 기입 데이터 및 (데이터의 반전인) 데이터_b는 각각 비트라인 신호 bl 및 (bl의 반전인) bl_b를 통해 구동된다. 기입 동작 동안에, 데이터는, Vcc 레벨(논리 하이 레벨)에 설정된 워드라인 wl에 의해 SRAM 메모리 셀(100) 내로 구동된다. n-타입 액세스 디바이스 Mpass0 및 Mpass1은 강한 HIGH(즉, 논리 하이 레벨)를 통과시키지 않기 때문에, 전형적인 SRAM 셀(100)은 Vcc가 저하될 때 '1'을 기입하려 한다. 이 효과는 액세스 n-타입 디바이스 Mpass0 및 Mpass1의 Vt는 공급 전압 Vcc에 의해 스케일링되지 않으므로 더 낮은 Vcc에서 훨씬 더 확연하다. 디바이스 변동(예를 들어, Le 및 Vt에서의 변동)이 더 낮은 Vcc 동작과 연계하여 고려될 때, 전형적인 SRAM 셀(100)은 기입 실패에 취약하게 된다(즉, 전형적인 SRAM 셀(100)은 내부 노드 n0/n1을 플립(flip)시킬 수 없다). 이러한 실패는 더 낮은 Vcc 레벨에서 상당한 수율 손실에 기여한다.
상기 언급한 문제(및 기타의 문제)는 p-타입 디바이스 Mpu0 및 Mpu1의 벌크/몸체에 대한 별도의 전원(예를 들어, Vcc)을 제공하면서 교차-결합된 인버터의 논리 동작에 대한 상이한 전원(예를 들어, SramVcc)을 제공함으로써 극복된다. SramVcc는 기입 동작 동안에 저하되어 Mpu0 및 Mpu1 디바이스의 강도를 감소시킨다. SramVcc는 예를 들어 도 2의 특별 회로에 의해 생성된다.
도 2는 SRAM 어레이의 기입 동작 동안에 기입 보조를 위한 SramVcc를 생성하기 위한 회로(200)이다. 도 2는 도 1을 참조하여 설명된다. 기입 보조 회로(200)는 SRAM 셀(100)을 갖는 SRAM 어레이의 기입 및 판독 동작 동안에 SramVcc의 레벨을 조절하는 기입 보조 펄스 바이어스 회로(201)를 포함한다. SramVcc는 인버터 inv와 NAND 게이트 nandA를 포함하는 조합 로직에 의해 생성된 write_assist_pulse 신호에 의해 Mcollapse(n-타입 디바이스)를 활성화함으로써 저하된다. SramVcc 레벨의 붕괴(또는 감소)의 속도와 레벨은, 디지털 신호 bias_b<2:0>(즉, bias_b 신호의 3개 비트)에 의해 제어가능한 Mpbias0, Mpbias1, 및 Mpbias2 디바이스에 의해 프로그램될 수 있다. SramVccWake 신호는 (NAND 게이트 nandB를 통해) Misleep 및 Mwake 디바이스를 제어함으로써 SRAM 휴면(저전력) 또는 웨이크(정상 동작) 모드를 결정한다. 휴면 모드에서 SramVcc는 정상 동작 SramVcc보다 낮은 특정한 휴면 전압에 결속된다. SleepVcc는 Misleep에 대한 전원이다. LocolVccPulse 신호는 SRAM 제어/타이머(미도시)에 의해 생성되고 Mcollapse 기입 보조 풀다운의 길이 지속기간을 결정한다. ColEn은 바이트기입 및 비트기입 기능(writebyte and writebit functionality)을 허용한다(예를 들어, ColEn은 비트 설계를 위한 64 비트 중 8비트로의 기입만을 허용한다).
SRAM 셀(100)은 SRAM 셀 어레이로 레이아웃되어 있다. 앞서 언급된 바와 같이, 프로세스 기술이 축소(또는 스케일 다운)됨에 따라, SRAM 셀 어레이는, 특별한 회로(예를 들어, 도 2의 기입 보조 회로(200))가 판독 및 기입 동작을 보조하도록 이용되지 않는 한, 더 이상 전형적인 전원(Vcc) 동작 전압에서 충분한 판독 및 기입 마진을 갖지 않는다. 기입 및 판독 동작에 보조를 제공하기 위한 특별한 회로(예를 들어, 도 2의 기입 보조 회로(200))의 추가는 6T SRAM 어레이 설계에 대한 전력과 면적을 증가시킨다. SRAM 어레이에 대한 전력과 면적에서의 증가는 저전력 모바일 프로세서 및 SOC의 제작에 문제를 나타낸다. 전력에서의 증가는, Mpbias0, Mpbias1, Mpbias2, 및 Mcollapse 디바이스로부터 발생한다.
도 3은 전통적인 SRAM 어레이의 레이아웃(300)이다. 레이아웃(300)은, 각각 대응하는 큰 크기의 기입 보조 회로(예를 들어, 도 2의 기입 보조 회로(200))(302a 및 302b)와 대응하는 판독/기입(RD/WR) 열 멀티플렉서(303a 및 303b)를 요구하는 큰 블록(예를 들어, 256x4)(301a 및 301b)의 SRAM 셀 어레이를 포함한다. 레이아웃(300)은 또한, 306a, 306b, 307a, 및 307b를 통해 (SRAM 어레이에 대해 전역적이라서 전역적 RD/WR 열 멀티플렉서라고도 불리는) 판독/기입(RD/WR) 열 멀티플렉서(303a 및 303b)에 결합된 감지 증폭기 및 래치 회로(304)와 기입 구동기(305)를 포함한다. 큰 SRAM 셀 어레이(예를 들어, 256x4)(301a 및 301b) 때문에, SramVcc 라우팅(308a 및 308b)은 큰 SRAM 셀 어레이(301a 및 301b)에 대한 충분한 전원을 운반하도록 설계된다.
도 2의 디바이스에 의해 야기되는 SRAM 기입 동적 전력에서의 증가는 전반적인 SOC 설계 복잡성과 비용에 부정적 영향을 미친다. 예를 들어, SRAM 어레이에 대한 전력 전달 요건은 동일한 레일 기반의 서브 어레이 설계 솔루션에 비해 상당히 증가되는데, 이것은 SramVcc와 VccSram이 이제는 SRAM 어레이 내의 SRAM 셀에 제공되기 때문이다. SRAM 전압-조정기에 대한 전류 전달 요건은 성능 향상을 위해 더 많은 SRAM이 SRAM 어레이(301a 및 301b)에 추가됨에 따라 지속적으로 증가하고 있다. 전류 전달 요건에서의 증가는 플랫폼 비용에 부정적으로 영향을 미친다. 2개의 별개의 전원을 제공하는 것은 또한, SRAM 전압 레일 SramVcc(308a 및 308b)에 대한 피크 전류의 크기를 증가시킨다.
예를 들어, SRAM 전압 레일 SramVcc(308a 및 308b)에 대한 피크 전류는 단일 전원 기반의 SRAM 아키텍쳐에 비해 3X-4X(여기서 'X'는 배수를 말함)만큼 증가할 수 있다. 피크 전류 크기에서의 증가는 값비싼 팩키징 솔루션(예를 들어, 복수의 다이측 커패시터)과 SRAM 레일을 위한 온다이 커패시터의 배치를 초래한다. 2개의 별개의 전원을 제공하는 것은 또한, VccSram 및 SramVcc 노드에서의 전압 드룹(voltage droop)의 크기를 증가시킨다. 상기 문제와 기타의 문제들은 도 4의 실시예에 의해 해결된다.
도 4는 본 개시의 한 실시예에 따른, 동적 전력 및 피크 전류를 낮추기 위한 구획화를 이용한 SRAM 어레이의 레이아웃(400)이다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 4의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다.
레이아웃(400)은, 서브어레이들(401a, 401b, 401c, 및 401d)로 구획화되는 SRAM 어레이 셀을 포함한다. 예를 들어, 256x4 어레이(301a)는 어레이(401a 및 401b)를 포함하는 4개의 64x4 서브어레이로 구획화되고, 여기서, 4개의 64x4 서브어레이들 각각(예를 들어, 401a 및 401b)은 256x4 어레이(301a)보다 크기(즉, 면적)가 작다. 유사하게, 이 예에서, 256x4 어레이(301b)는 401c 및 401d를 포함하는 4개의 64x4 서브어레이로 구획화되고, 여기서, 4개의 64x4 서브어레이들 각각(예를 들어, 401c 및 401d)은 256x4 어레이(301b)보다 크기(즉, 면적)가 작다. 실시예는 256x4 어레이를 4개의 서브 구획(sub segment)으로 구획화하는 것을 예시하고 있지만, 논의된 기술적 결과를 달성하기 위해 임의 개수의 서브 구획이 고안될 수 있다. 예를 들어, 더 큰 어레이(예를 들어, 256x4 어레이)를 구획화하기 위해 어레이 입도들(array granularities) 64x4, 32x4, 16x4 등이 이용될 수 있다.
레이아웃(400)은, 기입 보조 회로(302a 및 302b)의 구획화된 버전인, 기입 보조 회로들(402a, 402b, 402c, 및 402d)을 더 포함한다. 예를 들어, 기입 보조 회로(302a)는 2개의 기입 보조 회로들(402a, 402b)로 구획화되고, 각각의 기입 보조 회로(402a 및 402b)는 기입 보조 회로(302a)보다 크기(면적)가 작다. 또 다른 예에서, 기입 보조 회로(302b)는 2개의 기입 보조 회로들(402c, 402d)로 구획화되고, 각각의 기입 보조 회로(402c 및 402d)는 기입 보조 회로(302b)보다 크기(면적)가 작다. 다른 실시예에서, 기입 보조 회로(302a 및 302b)는 2개보다 많은 기입 보조 회로로 구획화될 수 있다.
(구획화된 SRAM 어레이에 대해 국지적이라서 국지적 기입 보조 회로라고도 하는) 기입 보조 회로(402a, 402b, 402c, 및 402d)는 기입 보조 회로(302a 및 302b)에 비해 크기축소되기 때문에, 레이아웃(400)의 RD/WR 국지적 열 멀티플렉서(403a, 403b, 403c, 및 403d)는 RD/WR 열 멀티플렉서(303a 및 303b)가 구획화될 때 RD/WR 열 멀티플렉서(303a 및 303b)에 비해 크기축소된다. 한 실시예에 따르면, 어레이(301a)와 기입 보조 회로(302a)를 구획화함으로써, 각각의 SramVcc(408a 및 408b)는 SramVcc(308a)의 라우팅 길이보다 짧은 라우팅 길이를 가진다. 한 실시예에 따르면, 어레이(301b)와 기입 보조 회로(302b)를 구획화함으로써, 각각의 SramVcc(408c 및 408d)는 SramVcc(308b)의 라우팅 길이보다 짧은 라우팅 길이를 가진다.
한 실시예에서, 판독 데이터 및 기입 데이터(및 그들의 반전 신호)(406a, 406b, 및 407a, 407b)는 각각, (구획화된 SRAM 어레이에 대해 국지적이라서 RD/WR 국지적 열 멀티플렉서라고도 부르는) RD/WR 국지적 열 멀티플렉서들(403a, 403b, 403c, 403d)로 라우팅 및 이들로부터 감지 증폭기 및 래치(404)로 라우팅된다. 이러한 실시예에서, 패스-게이트(pass-gate)들은 라우팅들(406a, 406b, 및 407a, 407b)에 결합되어 판독 데이터 및 기입 데이터(및 그들의 반전 신호)를 각각의 RD/WR 국지적 열 멀티플렉서(403a, 403b, 403c 및 403d)에 결합한다. 한 실시예에서, 감지 증폭기 및 래치(404)는 감지 증폭기 및 래치(304)와 실질적으로 동일한 크기이다. 다른 실시예에서, 감지 증폭기 및 래치(404)는 감지 증폭기 및 래치(304)에 비해 크기가 더 작다. 한 실시예에서, 기입 구동기(405)는 기입 구동기(305)와 실질적으로 동일한 크기이다. 다른 실시예에서, 기입 구동기(405)는 기입 구동기(305)에 비해 크기가 더 작다.
도 4의 실시예는, 비트셀 어레이 요소들을 더 작은 서브어레이 세트들, 예를 들어, 64x4 ('4'개 열당 64 비트셀들)로 구획화함으로써 도 3의 기입 보조 고전력 문제를 해결한다. 실시예를 설명하기 위해, 64x4 서브어레이들로 구획화되는 256x4 어레이의 예가 설명된다. 그러나, 실시예의 본질을 변경하지 않고 구획화를 위한 다른 크기들이 이용될 수 있다.
이 예에서, 도 3의 레이아웃(300)의 구획화는 SramVcc, bl, 및 bl_b(도 1, 도 2) 신호들도 역시 매 64 비트셀들마다 구획화되게 한다. 도 3의 기입 보조 회로는 256x4 비트셀 어레이를 지원하도록 크기조정되었다. 한 실시예에서, 어레이를 64x4로 구획화함으로써, 기입 보조 회로는 크기축소될 수 있다(즉, 활성 면적 및/또는 풋프린트가 축소될 수 있다). 예를 들어, 기입 보조 회로는 70%까지로 크기축소되어, 이전의 기입 보조 회로와 동일한 성능을 달성할 수 있다. 도 3은 큰 256x4 어레이에 접속된 (도 4의 기입 보조 회로에 비해) (활성 면적의 관점에서) 큰 기입 보조 회로를 이용한다. 따라서, SramVcc(301a), bl, 및 bl_b는 256 비트셀들에 걸쳐 연속적이다. 도 4의 실시예는 어레이 판독 및 기입 방식의 블록 레벨 도면을 도시한다. 도 4의 실시예는 더 작은 64x4 어레이에 결합된 (도 3의 기입 보조 회로에 비해) 더 작은 기입 보조 회로를 이용한다. 따라서, SramVcc(408a-d), bl, 및 bl_b는 국지화되어 있고 단지 64 비트셀들에 걸쳐서만 연속적이다.
레이아웃(400)은, 도 3의 레이아웃(300)을 더 작은 기입 보조 회로(도 2의 더 작은 버전)와 판독/기입 열 선택 회로를 갖는 더 작은 부분들로 구획화함으로써 (예를 들어, 기입 프로세스 동안에 요구되는) 피크 및 평균 전류를 감소시킨다. 도 3의 레이아웃(300)의 도 4의 레이아웃(400)으로의 구획화를 위한 한 기술적 효과는, 동적 기입 전력 절감, 예를 들어, 50%보다 큰 전력 절감이 실현된다는 것이다. 큰 전압 조정기의 비용, SramVcc 상의 팩키징 커패시터들의 개수와 크기 등의 기타의 비용도 역시 도 4의 실시예에 의해 감소된다. 도 4의 실시예는 또한 메모리 유닛 내로의 더 작은 비트 셀들의 통합을 허용한다. 이 실시예는, 디바이스 변동의 존재시에 전통적인 복수의 메모리 어레이보다 더 작은 면적 영향을 수반하여 더 낮은 전력에서 복수의 메모리 어레이에 대한 판독 및 기입 동작을 가능케 한다.
도 4의 실시예는 새로운 구획화된 레이아웃 토폴로지를 수정된 기입 보조 회로 및 판독/기입 열 선택 회로와 결합한다. 많은 기술적 효과들이 도 4의 실시예에 의해 드러난다. 일부 비제한적인 기술적 효과는, 도 4의 실시예는, 기입 보조 회로의 선택 컴포넌트들(예를 들어, 컴포넌트 201)을 크기축소함으로써, 도 3의 실시예에 비해 동적 기입 전력을 감소시킨다는 것이다. 한 실시예에서, 기입 보조 회로의 선택 컴포넌트의 크기축소는 비트셀 어레이의 구획화 때문에 가능하다.
도 4의 실시예의 또 다른 기술적 효과는, 이것이 동적 판독 및 기입 전력을 도 3의 실시예에 비해 감소시킨다는 것이다. 이것은, 감지 증폭기 및 래치(404)에 결합된 전역적 판독 및 기입 라인들로부터의 국지적 비트라인들을 구획화함으로써 이루어진다. 이것은 결국 판독 및 기입 동작 동안에 스위칭하고 있는 전역적 판독 및 기입 라인들 상의 총 커패시턴스를 낮춘다. 실시예의 또 다른 기술적 효과는, 레이아웃(400)은 비트라인 프리차지 및 기입 보조 컴포넌트들(예를 들어, 컴포넌트 201 및 그 대응하는 구동기)을 크기축소함으로써 피크 전류를 감소시킨다는 것이다. 레이아웃(400)의 실시예는 또한, 비트라인당 비트셀의 최소의 고정 개수(예를 들어, 64)를 가짐으로써 비트라인 부정합(bit-line mismatch)을 최소화한다. 레이아웃(400)의 실시예는 또한, 예를 들어, 뱅크당 1024x4 비트셀까지를 가능케 한다. 이전의 설계는, 예를 들어, 뱅크당 512x4 셀까지만을 지원한다.
도 5는, 본 개시의 한 실시예에 따른, 도 4의 구획화된 SRAM 어레이에 대한 판독/기입 열 선택 및 비트라인 프리차지 회로(500)이다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 5의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다.
판독/기입 열 선택 및 비트라인 프리차지 회로(500)(예를 들어, 403a-d)는, 국지적 비트라인(501) bl 및 bl_b(bl의 반전)과 전역적 판독/기입 데이터 라인(502) ― 각각 407a-b와 406a-b에 대응하는 wrdata, wrdata_b, rddata, 및 rddata_b을 포함한다. 한 실시예에서, 국지적 비트라인(501)은, 트랜지스터들(Mblpa, Mblpb, Mblpc, Mcpl, Mcplb)과 Mnwrb, Mprdb, Mprd, 및 Mnwr을 포함하는 패스-게이트(503)를 포함하는 회로에 의해 생성된다. blpch_b는 국지적 bl-라인(국지적 비트라인)(501)을 임의의 판독/기입 동작 이전에 VccSram으로 프리차징하는 국지적 bl(국지적 비트라인) 프리차지 신호이다. 판독 동작 동안에, rdysel 신호는, 국지적 bl-라인(501)의 값이 전역적 판독 데이터 라인(rddata & rddata_b)으로 전파하는 것을 허용하는 판독 열 멀티플렉서 선택 신호로서 작용한다. 기입 동작 동안에, wrysel 신호는, 전역적 기입 데이터 라인(wrdata & writedata_b) 상의 기입 데이터가 국지적 bl-라인(501)으로 통과하는 것을 허용하는 기입 열 멀티플렉서 선택 신호로서 작용한다.
도 4의 예시적 실시예를 참조하면, 비트셀의 매 64x4 구획(4019a-d)이 국지적 판독/기입 선택 회로(500)(예를 들어, 403a-d)에 결합된다. 한 실시예에서, 판독 및 기입 동작 동안에, 국지적으로 선택된 bl 및 bl_b는 패스-게이트(503) ― Mnwr, Mnwrb, Mprd, 및 Mprdb를 통해 판독되거나 기입된다. 한 실시예에서, 교차-결합된 디바이스 Mcpl 및 Mcplb는, 기입 동작 동안에, 이 메커니즘이 비트라인을 '1'로 풀업할 것이므로, 상보적 패스-게이트에 대한 필요성을 부정한다. 이 실시예에서, 전역적 판독/기입 데이터 라인(502) 상의 더 낮은 커패시턴스(256x4 메모리 셀 대신에 64x4 메모리 셀)는 판독 및 기입 동작 동안에 평균 및 피크 전류의 감소를 야기한다.
도 6은 본 개시의 한 실시예에 따른, 동적 전력 및 피크 전류를 낮추는 SRAM 어레이의 레이아웃 구획화를 위한 방법(600)이다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 6의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다. 도 6을 참조한 플로차트 내의 블록들이 특정한 순서로 도시되어 있지만, 동작들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 상이한 순서로 수행될 수 있고, 일부 동작/블록들은 병렬로 수행될 수도 있다. 도 6의 플로차트가 도 4 및 도 5의 실시예를 참조하여 예시된다. 도 6에 열거된 블록들 및/또는 동작들의 일부는 소정 실시예에 따라 선택사항적이다. 제시된 블록들의 넘버링은 명료화를 위한 것이고, 다양한 블록들이 따라야 하는 동작들의 순서를 규정하기 위한 것은 아니다. 추가로, 다양한 흐름들로부터의 동작들은 다양한 조합으로 이용될 수 있다.
블록(601)에서, 메모리 셀 어레이(예를 들어, 301a-b)는 복수의 구획화된 메모리 셀 어레이(예를 들어, 401a-d)로 구획화된다. 블록(602)에서, 구획화된 메모리 셀 어레이에 대한 전역적 기입 보조 로직 유닛(예를 들어, 302a-b)의 면적은 크기축소되어 복수의 국지적 기입 보조 로직 유닛(예를 들어, 402a-d)을 생성하고, 이 복수의 국지적 기입 보조 로직 유닛(예를 들어, 402a-d) 내의 국지적 기입 보조 로직 유닛들 각각은 복수의 구획화된 메모리 셀 어레이(예를 들어, 401a-d)의 구획화된 메모리 셀 어레이 각각에 결합된다.
블록(603)에서, 구획화된 메모리 셀 어레이(예를 들어, 401a-d)에 대한 전역적 판독/기입 열 멀티플렉서(예를 들어, 303a-b)의 면적은 크기축소되어 복수의 판독/기입 국지적 열 멀티플렉서(예를 들어, 403a-d)를 생성한다. 한 실시예에서, 판독/기입 국지적 열 멀티플렉서들 각각은 복수의 구획화된 메모리 셀 어레이의 구획화된 메모리 셀 어레이 각각에 결합된다. 한 실시예에서, 전역적 기입 보조 로직 유닛(예를 들어, 302a-b)의 면적의 크기축소는, 국지적 기입 보조 로직 유닛(예를 들어, 402a-d)에 대한 국지적 풀업 p-타입 트랜지스터들을 생성하기 위해 전역적 기입 보조 로직 유닛의 풀업 p-타입 트랜지스터(예를 들어, Mpbias0, Mpbias 1, 및 Mpbias2)의 크기를 감소시키는 것을 포함한다.
도 7은 본 개시의 한 실시예에 따른 도 3의 전통적인 SRAM 어레이에 비해 SRAM 어레이의 구획화에 의한 전력 절감을 나타내는 파형을 갖는 플롯(700)이다. x-축은 (나노초 단위의) 시간인 반면, y-축은 (mA 단위의) 전류이다. 이 예시의 플롯에서, 파형(701)(실선 곡선)은 도 3의 실시예에 대한 피크 전류인 반면 파형(702)(점선 곡선)은 도 4의 실시예에 대한 피크 전류이다. 동일한 프로세스 기술의 경우, 실시예에서 논의된 구획화는 상당한 전력 절감을 야기하는데, 그 이유는 도 3과 도 4의 실시예들 사이의 피크 전류가 감소하기 때문이다.
실시예는 메모리 어레이를 갖는 프로세서와 SOC에 대해 귀중한 SRAM 어레이의 동적 전력을 낮춘다. 디바이스 지오메트리(device geometries)가 축소(또는 스케일)됨에 따라, 트랜지스터의 Le 및 Vt 변동은 악화될 것으로 예상되고 경합 회로(contention circuit)를 이용한 종래의 설계는 기입 전력에서 바람직하지 않게 높을 수 있고 이전의 기술 노드에 비해 더 많은 면적을 소비할 수 있다. 실시예는 SramVcc와 BL(비트라인 또는 bl)을 구획화하고, 이것은 동적 전력 절감을 제공한다. 실시예는 전통적인 SRAM 설계에 비해 피크 전류를 절반보다 많이 감소시킨다.
많은 SRAM들이 동시에 토글링하는 SOC 응용의 경우, 높은 피크 전류는 공급 레일 상의 전압 드룹의 면에서 문제가 된다. 실시예는, 메인 SOC Vnn 레일보다 훨씬 적은 커패시턴스를 갖는 SramVcc 공급 레일 상의 전압 드룹을 감소시킨다. 실시예는, 예를 들어, 2K 바이트 내지 64K 바이트 범위의 어레이 크기에 관계없이 BL 상에 항상 고정된 개수(예를 들어, 64)의 비트셀들이 있기 때문에 BL 부정합을 상당히 개선한다. 실시예는, 예를 들어, 256 내지 8192 깊이 × 4바이트 데이터 대역폭 SRAM으로부터 용이하게 생성될 수 있는 SRAM 컴파일러에 대해 적합한 모듈러 설계를 제공한다.
도 8은 SRAM 어레이와는 상이한 전원 상에서 동작하는 감지 증폭기 데이터 출력 구동기 아키텍쳐(800)를 갖는 SRAM 어레이이다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 8의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다.
아키텍쳐(800)는, SRAM 비트셀 어레이(801)(예를 들어, 301a-b 및/또는 401a-d), 비트라인 프리차지 유닛(802)을 갖춘 열 멀티플렉서(예를 들어, 303a-b 및/또는 403a-d), 감지 증폭기(803)(예를 들어, 304 및/또는 404), 및 감지 증폭기 출력 데이터 래치(804)(예를 들어, 304 및 404의 부분)를 포함한다. SRAM 비트셀 어레이(801)(예를 들어, 301a-b 및/또는 401a-d), 비트라인 프리차지 유닛(802)을 갖춘 열 멀티플렉서(예를 들어, 303a-b 및/또는 403a-d), 감지 증폭기(803)(예를 들어, 304 및/또는 404)는 VccSram(805) 전압 영역에서 동작하는 반면, 감지 증폭기 출력 데이터 래치(예를 들어, 304 및/또는 404의 부분)는, VccSram 전원 전압 영역과는 상이한 Vnn(예를 들어, VccSOC) 전원(806) 전압 영역 상에서 동작한다.
SOC 설계는, 셀 폰, 태블릿, 마이크로-서버 및 넷북 시장에서 갈수록 바람직스럽고 경쟁력을 갖추고 있다. 그러나, 칩 상의 다양한 기능 유닛들의 복잡성과 전력 대 성능의 어려운 절충으로 인해, (Vnn이라 불리는) 전역적 VccSOC 전력 레일 전압은 SOC 설계마다 크게 달라질 수 있다. 또한, Vnn(806) 전압 타겟은 제품 수명 동안 계속 변할 수 있다. SOC의 SRAM은 신뢰성 및 Vccmin 요건이 충족되도록 보장하기 위해 전용 전력 레일(VccSram)을 가질 수 있다. 용어 "Vccmin"은 일반적으로 SRAM이 그 데이터를 유지하는 최소 동작 전압을 말한다. 전용 레일 VccSram은, Vnn 레일 전압이 통상적으로 (SOC 저전력 요건으로 인해) SRAM Vccmin 요건을 충족하기에 너무 낮기 때문에 이용된다. 용어 "VccSram" 및 "Vcc"는 상호교환가능하게 사용되며, 달리 명시하지 않는 한 동일한 전압을 의미한다.
SOC 설계에서 이용되는 6T SRAM의 예가 도 1에 도시되어 있다. 전통적인 감지 증폭기 출력 데이터 래치(804)는 VccSram 레일(805) 아래에 있는 Vnn(806) 상에서 동작한다. SRAM 판독 동작 동안에, 출력 데이터는 프로세서의 나머지가 이용하는 Vnn 영역(806)으로 아래로 레벨-쉬프트된다. SRAM 아키텍쳐(800)는, 비트라인이 판독을 위해 선택되고, rddata 라인들에 멀티플렉싱되는 판독 프로세스를 나타내며, 여기서, 감지 증폭기(803)는 그 다음 saout 상에서 1 또는 0 상태를 감지 증폭기 출력 데이터 래치(804)에 출력한다. 그 다음, 데이터는 dout 상에서 Vnn 영역으로 레벨-쉬프트된다.
도 9는 감지 증폭기 데이터 출력 구동기와 래치를 갖는 회로(900)이다. 회로(900)는 출력 구동기(902)에 결합된 래치(901)를 포함하고, 래치(901)는 VccSram(805) 상에서 동작하는 반면 출력 구동기(902)는 Vnn(806) 상에서 동작한다. 래치(901)는, 인버터, 패스-게이트(903), 및 키퍼(keeper, 904)를 포함한다. 회로(900) 내의 신호 saout_b는, Vnn 영역(806) 상에서 NAND 게이트와 출력 인버터를 포함하는 구동기(902)에 적절한 데이터를 운반하는데 이용된다. 출력 구동기(902)는 SRAM 데이터 출력 dout을 생성한다. 회로(900)는 saclk_b의 상승 엣지 상에서 saout_b를 래치하기 위해 saclk_b(출력 래치 클록) 신호를 이용한다. 회로(900)는 또한, 래치 클록이 오프일 때 래치 값을 유지시키기 위해 패스게이트(903)의 출력에 관해 키퍼(904)를 이용한다. 이 출력은, 전력-게이팅(저전력) 동작 동안에 VccSram이 붕괴(즉, 감소)되지만 Vnn은 여전히 온이고 동일한 레벨에 있을 때 전압 영역들(806 및 805) 사이에서 단락 회로 전류를 방지하기 위해 (fwen 신호에 의해) 파이어월(firewall)될 수 있다. 한 실시예에서, 파이어월링은 전력-오프 및 전력-게이팅 모드에 이용되며 기입 보조와 관련되지 않을 수도 있다.
902의 NAND 로직 게이트 및 인버터는 강건한 레벨-쉬프터 설계가 아닐 수도 있는데, 그 이유는 판독 동작은 Vnn이 VccSram 전압보다 클 때 실패하기 때문이다. 예를 들어, SRAM 어레이(및 아키텍쳐)를 갖는 프로세서가 버스트 모드(또는 터보 모드)에서 동작할 때, Vnn은 VccSram 충분히 위에 있을 수 있다. 그러나, 회로(900)는, 출력 구동기(902)가 적절히 동작하지 못할 수도 있어서 Vnn이 VccSram 위로 갈 때 적절히 동작하지 못할 수도 있다. 예를 들어, VccSram 상의 IR 전압 드룹(예를 들어, VccSram은 1.05v에서 0.94v로 강하될 수 있다) 및 Vnn 상의 스파이크(예를 들어, Vnn은 1.25 V까지 상승할 수 있다) 동안에, 출력 구동기(902) 때문에 회로(900)에서 기능 고장이 발생할 수 있다.
도 10은 본 개시의 한 실시예에 따른, 도 9의 감지 증폭기 데이터 출력 구동기 및 래치(900)를 대체하는 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)이다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 10의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다. 도 10의 실시예는 넓은 범위의 SOC Vnn 전압 타겟에 걸쳐 신뢰성있게 하기 위해 SRAM 데이터 출력 dout에 대한 솔루션을 제공한다.
한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는, 듀얼 입력 포트 saout_b 및 saout, 전원 Vnn, 선택사항적인 파이어월 인에이블 신호 포트 fwen, 출력 포트 dout, p-타입 디바이스들 Msaopb, Msaop, Mfw1, Mkp0, 및 Mkp2, 및 n-타입 디바이스들 Mkp1, Mkp3, Mfw0, Mfw2, Msaonb, 및 Msaon, 및 dout으로서 n0을 구동하는 인버터들 또는 버퍼들을 포함한다. 한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는, p-타입 디바이스들 Msaopb, Msaop, Mfw1, Mkp0, 및 Mkp2; n-타입 디바이스들 Mkp1, Mkp3, Mfw0, Mfw2, Msaonb, 및 Msaon; 및 dout으로서 n0을 구동하는 인버터들 또는 버퍼들을 포함하는 레벨-쉬프터의 복수의 트랜지스터에 전력을 공급하는 제1 전원(Vnn)을 포함한다.
한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는 제2 전원(VccSram) 상에서 동작하는 회로에 의해 생성되는 제1 신호(saout_b)를 수신하는 제1 입력 노드를 포함하고, 제2 전원은 제1 전원(Vnn)과는 상이하다. 한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는 제1 신호(saout_b)를 수신하는 제1 n-타입 트랜지스터(Msaonb)를 포함한다. 한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는 제1 신호(saout_b)의 반전인 제2 신호(saout)를 수신하는 제2 입력 노드를 포함하고, 제2 신호는 (SramVcc 상에서 동작하는) 회로에 의해 생성된다. 한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는, 제2 신호(saout)를 수신하는 제2 n-타입 트랜지스터(Msaon)를 포함하고, 제1 및 제2 n-타입 트랜지스터는 복수의 트랜지스터들 중 일부에 교차-결합된 드레인 단자를 가진다.
예를 들어, Msaonb(제1 n-타입 트랜지스터)의 드레인 단자는, Mfw0, Mkp1, Mkp0, Mkp2, Mkp3, 및 dout_b를 생성하는 출력 인버터에 결합된다. Msaon(제2 n-타입 트랜지스터)의 드레인 단자는 Mfw1, Mkp2, Mkp3, Mkp1, 및 Mkp0 디바이스에 결합된다. 한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는, 제1 및 제2 신호(saout_b 및 saout)에 따라 출력 dout 신호를 생성하는 출력 노드 dout을 포함한다. 회로(900)와는 달리, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는 비동기이다. 한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는 클록 신호와는 독립적이다.
한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는, 복수의 트랜지스터(예를 들어, Mfw1, Mfw2, 및 fwen_b를 생성하는 인버터) 중 일부에 결합된 제3 입력 노드(fwen)를 더 포함한다. 한 실시예에서, 제3 입력 노드는 결정적 출력을 생성하는 제3 신호(fwen 신호)를 수신한다. 예를 들어, fwen 신호가 논리적 하이일 때, Mfw2는 온으로 되어 Msaon 소스 단자에 가상 접지를 제공하고, fwen_b는 Mfw0을 오프시키는 논리적 로우이고, Mfw1도 역시 오프이다. fwen_b가 논리적 로우일 때, Mfw1은 온으로 되어 노드 n1을 하이(즉, Vnn 레벨)로 풀링해 Mkp1을 온시켜 노드 n0으로 하여금 Mkp2를 온시키는 로우가 되게 한다. 논리적 로우의 n0은 출력 버퍼로 하여금 논리적 로우 dout 신호를 생성하게 한다.
한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는, 제1(saout_b) 및 제2(saout) 신호 또는 제3(fwen) 신호에 따라 출력 신호(dout 신호)를 생성하는 출력 노드(dout)를 포함한다. 한 실시예에서, 듀얼 입력 레벨-쉬프터(1000)의 복수의 트랜지스터 중 일부는 래치로서 동작한다. 한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는, 제2 전원(SramVcc)이 제1 전원(Vnn)보다 높거나 낮을 때 적절히 동작한다.
한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는 회로(900)를 대체하고 듀얼-레일 설계(즉, VccSram 및 Vnn)를 지원한다. 이 실시예에서, saout 및 saout_b 입력은 감지 증폭기 회로(예를 들어, 도 8의 803)로부터의 VccSram 전압 영역 상에 있다. 한 실시예에서, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)의 나머지는 Vnn 영역 상에 있다. 한 실시예에서, Msaon, Msaonb, Msaop, 및 Msaopb 디바이스는 노드들 n1 및 n0 상의 상태를 설정한다. 한 실시예에서, Mkp0-Mkp3 디바이스는 n0 및 n1 노드에 대한 키퍼로서 작용한다. 한 실시예에서, 파이어월 모드 동작(fwen=0일 때)은 Mfw0, Mfw1, 및 Mfw2 디바이스를 이용함으로써 달성된다. 한 실시예에서, 파이어월 모드 동작은, fwen=0일 때 dout이 '0'인 것을 보장한다(즉, dout 상의 결정적 출력).
도 10의 실시예는 통합된 래치를 가지므로, saout 및 saout_b 신호는 이미 선행 감지 증폭기 회로 자체 내의 감지 증폭기 인에이블 클록에 의해 자격을 갖추므로 래치(902) 및 그 연관된 클록은 더 이상 필요하지 않다. 한 실시예에서, saout 및 saout_b는 이미 감지 증폭기 회로 자체 내의 감지 증폭기 인에이블 클록의 함수이고, 양쪽 모두 판독 동작 이전에 로우로 프리차징되므로, saclk_b(예를 들어: 도 9의 901 참조)는 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)에 대해 필요하지 않다.
도 10의 실시예의 많은 총망라적이 아닌(비제한적) 기술적 효과가 있다. 도 10의 실시예는, 도전적인(challenging) 범위의 SOC 전원 레일들에 걸쳐 SRAM(및 기타의 메모리 설계)에 대한 판독 데이터를 출력하기 위한 강건한 접근법이다. SOC 전원 레일은 통상적으로 0.5V-1.3V로부터 달라질 수 있고, VccSram 레일은 예를 들어 0.7V-1.3V의 범위에 이를 수 있다. 도 10의 실시예는 출력 데이터의 강건한 레벨-쉬프팅 동작을 제공한다. 예를 들어, 듀얼-레일 레벨-쉬프터(1000)는 VccSram으로부터 광범위한 SOC 전력 영역 Vnn으로 데이터를 레벨-쉬프팅(로우에서 하이로, 및 하이에서 로우로)할 수 있다. 도 10의 실시예는 회로(900)의 복잡성을 감소시킨다. 예를 들어, 출력 래치 클록은 듀얼-레일 레벨-쉬프터(1000)로 출력 판독 데이터를 안전하게 래치할 것이 요구되지 않는다. 한 실시예에서, 듀얼-레일 레벨-쉬프터(1000)는 양쪽 감지 증폭기 출력(saout_b 및 saout)이 출력 데이터 자체를 래칭하도록 프리차징되는 것을 이용한다. 듀얼-레일 레벨-쉬프터(1000)는 그 자체로 최소한의 트랜지스터 개수를 수반하며 레벨-쉬프터, 파이어월 로직, 및 래치를 포함하기 때문에 면적 효율적이다.
도 10의 실시예는 도 9의 실시예를 대체하는 메모리 아키텍쳐에서의 이용에 대해 예시되어 있지만, 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터(1000)는 하나의 전원 영역으로부터 또 다른 전원 영역으로의 신호의 레벨-쉬프팅을 요구하는 임의의 회로에서 이용될 수 있다. 예를 들어, 듀얼 입력 레벨-쉬프터는, 입력-출력(I/O) 버퍼, 클록킹 아키텍쳐 등에서 이용될 수 있다.
도 11a 및 도 11b는 본 개시의 한 실시예에 따른 도 10의 통합된 래치를 갖춘 듀얼 입력 레벨-쉬프터와 연관된 타이밍도(1100 및 1120)이다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 11a 및 도 11b의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다.
도 11a는 saout이 펄스를 갖고 saout_b가 논리적으로 로우인 경우를 나타내는 반면, 도 11b는 saout_b가 펄스를 갖고 saout이 논리적으로 로우인 경우를 나타낸다. 노드 n1, n0, 및 dout 상에서의 신호 천이가 예시되어 있다. SRAM 설계에 대한 전형적인 판독 동작 동안에, 워드라인은 하이로 어써팅되고(asserted) 통상적으로 SRAM 기준 클록(하이 또는 로우)으로부터 트리거된다. 그러면 감지 증폭기는 인에이블된 행의 비트라인들간의 차이를 감지한 다음, 감지 증폭기는 saout 또는 saout_b를 하이로 출력하여 적절한 dout 상태를 트리거한다.
도 12는 본 개시의 한 실시예에 따른, 동적 전력 및 피크 전류를 감소시키기 위한 듀얼-레일 기입 보조 회로(1200)이다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 12의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다.
도 1을 참조하여 언급된 바와 같이, 디바이스 변동의 존재시에 기입 동작 실패를 극복하기 위해, 기입 동작을 보조하기 위해 현재 이용되는 방법은 기입 동작 동안에 메모리 셀 SramVcc를 낮추는 것이다. SramVcc를 낮추는 것이 이루어져 메모리 셀(100) 내의 Mdn0 및 Mdn1 디바이스의 교전 강도(fighting strength)를 감소시킨다. 기입 보조 회로(WRA; write assist circuit)의 예가 도 2에 도시되어 있다. SramVcc 레일은 Mcollapse n-타입 디바이스를 활성화함으로써 낮추어진다. SramVcc의 붕괴(또는 감소)의 속도와 레벨은 Mpbias0-Mpbias2 디바이스를 활성화함으로써 프로그램될 수 있다. 도 2의 기입 보조 회로는 추가 전력을 소비한다. 추가 전력은 주로 Mpbias0-Mpbias2 디바이스와 Mcollapse 디바이스를 통한 임시 단락 회로로부터 발생한다.
L2(레벨-2 캐쉬)와 같은 캐쉬들에 대한 더 높은 동적 전력은 더 낮은 활동과 더 적은 병렬 액세스(예를 들어, 8/64가 액세스됨)로 인해 허용될 수 있지만, 이러한 것은, 태블릿 및 스마트 디바이스(예를 들어, 스마트폰) 등의 핸드헬드 제품용으로 설계된 SOC에 대해서는 해당되지 않는다. 이러한 SOC 설계에서, 메모리의 40-50개의 서브어레이들이 동시에 액세스되는 것은 꽤 흔하다. 예를 들어, 비디오 재생 모드와 같은, 높은 이용률 상태 동안에, 수 개의 SRAM 블록들이 광범위한 병렬 SRAM 액세스를 가질 수 있다. 이러한 병렬 SRAM 액세스의 한 영향은, 주로 항상 이 더 높은 전압 레일로의 비트셀의 기입으로 인해, SramVcc 레일에 대한 평균 및 피크 전력 양쪽 모두에서의 상당한 증가이다.
SRAM 기입 동적 전력에서의 증가는 전체 SOC 설계 복잡성 및 비용에 영향을 줄 수 있다. 예를 들어, SRAM에 대한 전력 전달을 위한 요건은 단일-레일 기반의 서브어레이 설계 솔루션에 비해 증가한다. SRAM 전압-조정기에 대한 전류/전력 전달 요건은 성능을 위한 온다이 SRAM의 과도한 이용으로 인해 지속적으로 증가하고 있고, 플랫폼 비용에 직접 영향을 미친다. SOC 설계 복잡성 및 비용도 역시, SRAM 전압 레일에 대한 피크 전류의 크기가 3X-4X만큼 증가하여 값비싼 팩키징 솔루션(즉, 복수의 다이측 캡)과 SRAM 레일에 대한 온다이 캡 솔루션 ―이들 솔루션 양쪽 모두는 통합 복잡성을 추가하고, 웨이퍼 및 팩키지 레벨 비용에 기여한다― 을 요구하기 때문에 증가할 수 있다. SOC 설계 복잡성과 비용도 또한, (기입 보조로부터의) SramVcc 레일 상의 전압 드룹의 크기가 상당할 수 있고 SRAM 액세스를 특정한 비트셀에 대한 기술의 활성 Vccmin 아래로 강제하기 때문에 증가할 수 있다. 그 결과, 더 큰 SRAM 비트셀이 요구될 수 있고 고정된-레일의 혜택이 약화될 수 있다.
도 12의 실시예는, 상기 SRAM 전력 전달 해결과제를, 기입 프로세스 동안에 요구되는 피크 및 평균 전류를 감소시킴으로써 해결한다. 도 12의 실시예는, 차이점들 중에서 특히, 기입 보조 펄스 바이어스 섹션(1202)은 Vnn 전원 상에서 동작하는 반면, write_assist_pulse를 생성하는 로직(1201)은 Vnn과는 상이한 VccSram 상에서 동작한다는 점을 제외하고는, 도 2의 실시예와 유사하다.
듀얼-레일 기입 보조 회로(1200)의 실시예는, 높은 기입 전력으로부터 발생하는 SOC SRAM 전력 전달 해결과제를, VccSram 레일에 비해 더 낮은 전압에서 동작하는 SOC "Vnn" 레일의 가용성을 이용함으로써 해결한다. 한 실시예에서, 듀얼-레일 기입 보조 회로(1200)에 의해, 비트셀, 감지 증폭기 및 프리차지 회로들은 더 높은 VccSram 전압 레일(예를 들어, 1.0V-1.05V) 상에 놓일 수 있고 인터페이스 로직은 제품 최소 동작 전압(예를 들어, 0.7V)에서 동작할 수 있는 가변 SOC 레일(Vnn) 상에 놓일 수 있다.
높은 전력 소비의 기입 보조 문제는, 한 실시예에 따라, 기입 보조 회로를 각각 VccSram(예를 들어, 1.05V)과 Vnn(예를 들어, 0.7 V) 전압 영역 부분들(1201 및 1202)로 분할함으로써 해결된다. 한 실시예에서, 1202의 Mpben과 Mcollapse 디바이스는 초기 기입 보조 SramVcc 강하를 인에이블하는데 이용된다. 한 실시예에서, 1202의 Mpbias0-Mpbias2 디바이스들은 Vnn 레일 상에 있고 SramVcc 레일이 어떤 전압 레벨로 강하되는지를 결정한다.
한 실시예에서, 초기 SramVcc 강하 이후에, Mpben과 Mcollapse 디바이스들은 셧 오프(shut off)되고, Mwake는 활성화되며, SramVcc는 VccSram(예를 들어, 1.05V)으로 풀링업된다. 한 실시예에서, 인버터 inv2는 작은 지연 윈도우를 통해 SramVcc 레일을 너무 빨리 강하시킬 수 있는 Mcollapse 디바이스만이 활성화되는 경우를 방지한다. 한 실시예에서, SramVccWake 신호는 SRAM 휴면(저전력) 또는 웨이크(정상 동작) 모드를 결정한다. 휴면 모드에서 SramVcc는 정상 동작 전압 SramVcc보다 낮은 특정한 휴면 전압에 결속된다. 한 실시예에서, LocolVccPulse 신호는 SRAM 제어/타이머(미도시)에 의해 생성되고 Mcollapse 기입 보조 풀다운의 길이 지속기간을 결정한다. 한 실시예에서, ColEn 신호는 바이트기입 및 비트기입 기능을 허용한다(예를 들어, ColEn 신호는 비트 설계를 위한 64 비트 중 8비트로의 기입만을 허용한다).
도 13은 본 개시의 한 실시예에 따른 도 2의 기입 보조 회로에 비해 도 12의 듀얼-레일 기입 보조 회로를 이용한 피크 전류에서의 감소를 도시하는 플롯(1300)이다. 플롯(1300)은 4개의 파형을 도시하며, 여기서, x-축은 (ns 단위의) 시간이고, y-축은 (mA 단위의) 전류이다.
플롯(1300)은, 도 2의 기입 보조 회로(200)에 비한 도 12의 듀얼-레일 기입 보조 회로(1200)를 이용하는 이득을 도시한다. 파형(1301)은 도 2의 VccSram 전원의 피크 전류이다. 파형(1302)은 도 12의 VccSram 전원의 피크 전류이다. 파형(1304)은 도 2의 Vnn 전원의 피크 전류이다. 한 예에서, Vnn 전원의 전류는 종래 기술의 Vnn 전원의 전류 레벨의 경우보다 높다. 파형(1303)은 도 12의 Vnn 전원의 피크 전류이다. 파형은, 듀얼-레일 기입 보조 회로(1200)가 도 2의 기입 보조 회로(200)보다 훨씬 적은 전력을 소비한다는 것을 보여준다.
기입 동작 동안에, 피크 전류 및 동적 전력 양쪽 모두에 대한 감소를 볼 수 있고, 여기서, 이득은, 예를 들어, 약 40%의 전력 감소이다. 플롯(1300)은, 기입 보조 동작의 전류/전력 부담이 VccSram 레일로부터 Vnn 레일로 어떻게 이전되는지를 보여준다. 한 실시예에서, VccSram 공급 레일 상의 전압 드룹은 도 12에 도시된 2개의 전력 영역 ―VccSram(1201) 영역 및 Vnn(1202) 영역의 분할에 의해 감소된다.
이러한 실시예에서, VccSram은 전압 영역들의 분할 때문에 메인 SOC Vnn 레일보다 훨씬 작은 커패시턴스를 가진다. 도 12에 도시된 전압 영역들의 분할의 하나의 기술적 효과는, SRAM 레일에 대한 SRAM 전압 조정기와 연관된 비용(팩키지-캡, 더 큰 조정기 등)이 해결된다는 것이다. 도 12의 실시예는 또한, 전압 드룹이 SRAM 비트셀의 활성 Vccmin을 충족하도록 제약되기 때문에 더 작은 비트셀의 통합을 허용한다.
도 14는, 본 개시의 한 실시예에 따른, (도 4 및 도 5의) 구획화된 SRAM 어레이 레이아웃(400, 500), (도 10의) 통합된 래치를 갖춘 듀얼-입력 레벨-쉬프터(1000), 및/또는 (도 12의) 듀얼-레일 기입 보조 회로(1200)를 갖춘 스마트 디바이스(1600) 또는 컴퓨터 시스템 또는 SOC이다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 14의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다.
도 14는 납작한 표면 인터페이스 커넥터가 이용될 수 있는 모바일 디바이스의 실시예의 블록도를 나타낸다. 한 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일 전화 또는 스마트폰, 무선-가능형 e-리더, 또는 기타의 무선 모바일 디바이스 등의, 모바일 컴퓨팅 디바이스를 나타낸다. 소정의 컴포넌트들이 전반적으로 도시되어 있지만, 이러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1600)에 도시된 것은 아니라는 것을 이해할 것이다.
한 실시예에서, 컴퓨팅 디바이스(1600)는, 여기서 논의된 실시예들에 따라, 도 4의 구획화된 레이아웃(400)을 갖는 메모리를 갖춘 제1 프로세서(1610), 및 도 4의 구획화된 레이아웃(400)을 갖는 메모리를 갖춘 제2 프로세서(1690)를 포함한다. I/O 구동기를 갖춘 컴퓨팅 디바이스의 다른 블록들도 역시 도 4의 구획화된 레이아웃(400)을 갖는 메모리를 포함할 수 있다. 본 개시의 다양한 실시예들은 또한, 1670 내에 무선 인터페이스 등의 네트워크 인터페이스를 포함하여, 시스템 실시예가, 무선 디바이스, 예를 들어, 셀 폰 또는 PDA(personal digital assistant)에 병합될 수 있게 한다.
한 실시예에서, 제1 프로세서(1610)는 (도 10의) 통합된 래치를 갖춘 듀얼-입력 레벨-쉬프터(1000)를 포함한다. 한 실시예에서, 제2 프로세서(1690)는 (도 10의) 통합된 래치를 갖춘 듀얼-입력 레벨-쉬프터(1000)를 포함한다. I/O 구동기를 갖춘 컴퓨팅 디바이스의 다른 블록들도 역시 (도 10의) 통합된 래치를 갖춘 듀얼-입력 레벨-쉬프터(1000)를 포함할 수 있다.
한 실시예에서, 제1 프로세서(1610)는 (도 12의) 듀얼-레일 기입 보조 회로(1200)를 포함한다. 한 실시예에서, 제2 프로세서(1690)는 (도 12의) 듀얼-레일 기입 보조 회로(1200)를 포함한다. I/O 구동기를 갖춘 컴퓨팅 디바이스의 다른 블록들도 역시 (도 12의) 듀얼-레일 기입 보조 회로(1200)를 포함할 수 있다.
한 실시예에서, 프로세서(1610)는, 마이크로프로세서, 애플리케이션 프로세서, 마이크로제어기, 프로그래머블 로직 디바이스, 또는 기타의 처리 수단 등의, 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작은, 애플리케이션 및/또는 디바이스 기능이 실행되는 동작 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작은, 인간 사용자 또는 다른 디바이스와의 I/O(입력/출력)에 관련된 동작, 전력 관리에 관련된 동작, 및/또는 컴퓨팅 디바이스(1600)를 또 다른 디바이스에 접속하는 것과 관련된 동작을 포함한다. 처리 동작은 또한, 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작을 포함할 수 있다.
한 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 디바이스에 오디오 기능을 제공하는 것과 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로)와 소프트웨어(예를 들어, 드라이버, 코덱) 컴포넌트를 나타내는, 오디오 서브시스템(1620)을 포함한다. 오디오 기능은, 스피커 및/또는 헤드폰 출력 뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능을 위한 장치들은 컴퓨팅 디바이스(1600) 내에 통합되거나, 컴퓨팅 디바이스(1600)에 접속될 수 있다. 한 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령을 제공함으로써 컴퓨팅 디바이스(1600)와 상호작용한다.
디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스)와 소프트웨어(예를 들어, 드라이버)를 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하는데 이용되는 특정한 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 한 실시예에서, 디스플레이 인터페이스(1632)는, 디스플레이와 관련된 적어도 일부의 처리를 수행하는 프로세서(1610)로부터 분리된 로직을 포함한다. 한 실시예에서, 디스플레이 서브시스템(1630)은, 사용자에게 출력과 입력 양쪽 모두를 제공하는 터치스크린(또는 터치패드) 디바이스를 포함한다.
I/O 제어기(1640)는 사용자와의 상호작용에 관련된 하드웨어 디바이스와 소프트웨어 컴포넌트를 나타낸다. I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부가 되는 하드웨어를 관리하도록 동작가능하다. 추가로, I/O 제어기(1640)는 사용자가 시스템과 상호작용하기 위한 컴퓨팅 디바이스(1600)에 접속되는 추가 장치에 대한 접속점을 나타낸다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스로는, 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 기타의 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 리더기 또는 기타의 디바이스 등의 특정한 응용에서 사용하기 위한 기타의 I/O 디바이스가 포함될 수 있다.
앞서 언급된 바와 같이, I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 기타의 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션 또는 기능에 대한 입력 또는 명령을 제공할 수 있다. 추가로, 오디오 출력은 디스플레이 출력 대신에 또는 이에 추가하여 제공될 수 있다. 또 다른 예에서, 디스플레이 서브시스템(1630)이 터치스크린을 포함한다면, 디스플레이 디바이스는, 적어도 부분적으로 I/O 제어기(1640)에 의해 관리될 수 있는 입력 디바이스로서도 역할한다. 컴퓨팅 디바이스(1600) 상에는 I/O 제어기(1640)에 의해 관리되는 I/O 기능을 제공하는 추가의 버튼이나 스위치가 있을 수도 있다.
한 실시예에서, I/O 제어기(1640)는, 가속도계, 카메라, 광 센서 또는 기타의 환경 센서 등의 디바이스, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 기타의 하드웨어를 관리한다. 입력은, (노이즈에 대한 필터링, 밝기 검출을 위한 디스플레이 조정, 카메라를 위한 플래시 적용, 또는 기타의 피쳐 등의) 환경 입력을 시스템에 제공하여 그 동작에 영향을 미치는 것 뿐만 아니라, 직접적인 사용자 상호작용의 일부일 수 있다.
한 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 피쳐들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은, 컴퓨팅 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스를 포함한다. 메모리는 비휘발성(메모리 디바이스로의 전력이 차단될 때 상태가 변하지 않음) 및/또는 휘발성(메모리 디바이스로의 전력이 차단될 때 상태가 결정되지 않음) 메모리 디바이스를 포함할 수 있다. 메모리 서브시스템(1660)은, 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 기타의 데이터 뿐만 아니라, 컴퓨팅 디바이스(1600)의 애플리케이션과 기능의 실행에 관련된 시스템 데이터(장기이든지 임시이든지)를 저장할 수 있다.
실시예들의 요소들은 또한, 컴퓨터-실행가능한 명령어(예를 들어, 여기서 논의된 기타 임의의 프로세스들을 구현하는 명령어)를 저장하기 위한 머신-판독가능한 매체(예를 들어, 메모리(1660))로서 제공된다. 머신-판독가능한 매체(예를 들어, 메모리(1660))는, 플래시 메모리, 광 디스크, CD-ROM, DVD ROM, RAM, EPROM, EEPROM, 자기 또는 광학 카드, 상변화 메모리(PCM), 또는 전자적 또는 컴퓨터-실행가능한 명령어를 저장하기에 적합한 다른 타입의 머신-판독가능한 매체를 포함하지만, 이것으로 제한되지 않는다. 예를 들어, 본 개시의 실시예들은, 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통한 데이터 신호를 통해 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
접속(connectivity)(1670)은, 컴퓨팅 디바이스(1600)가 외부 디바이스와 통신할 수 있게 하는 하드웨어 디바이스(예를 들어, 무선 및/또는 유선 커넥터와 통신 하드웨어) 및 소프트웨어 컴포넌트(예를 들어, 드라이버, 프로토콜 스택)를 포함한다. 컴퓨팅 디바이스(1600)는, 다른 컴퓨팅 디바이스, 무선 액세스 포인트 또는 기지국뿐만 아니라, 헤드셋, 프린터, 또는 기타의 디바이스와 같은 주변 장치 등의, 별개의 디바이스일 수 있다.
접속(1670)은 복수의 상이한 타입의 접속을 포함할 수 있다. 일반화하기 위해, 컴퓨팅 디바이스(1600)는 셀룰러 접속(1672) 및 무선 접속(1674)과 함께 예시되어 있다. 셀룰러 접속(1672)이란 일반적으로, GSM(global system for mobile communications) 또는 그 변형이나 파생물, CDMA(code division multiple access) 또는 그 변형이나 파생물, TDM(time division multiplexing) 또는 그 변형이나 파생물, 또는 기타의 셀룰러 서비스 표준을 통해 제공되는 등의, 무선 캐리어에 의해 제공되는 셀룰러 네트워크 접속을 말한다. 무선 접속(또는 무선 인터페이스)(1674)이란, 셀룰러가 아닌 무선 접속을 말하고, (Bluetooth, 근접장 등의) 개인 영역 네트워크, (Wi-Fi 등의) 근거리 네트워크, 및/또는 (WiMax 등의) 광역 네트워크, 또는 기타의 무선 통신을 포함할 수 있다.
주변장치 접속들(peripheral connections)(1680)은, 주변장치 접속을 이루기 위한, 하드웨어 인터페이스 및 커넥터 뿐만 아니라, 소프트웨어 컴포넌트(예를 들어, 드라이버, 프로토콜 스택)를 포함한다. 컴퓨팅 디바이스(1600)는, 다른 컴퓨팅 디바이스로의 주변 장치("~로"(1682))일 수 있는 것은 물론, 자신에 접속된 주변 장치("~로부터의"(1684))를 가질 수 있다는 점을 이해할 것이다. 컴퓨팅 디바이스(1600)는 흔히, 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것 등의 목적을 위해 다른 컴퓨팅 디바이스에 접속하기 위한 "도킹" 커넥터를 가진다. 추가로, 도킹 커넥터는, 컴퓨팅 디바이스(1600)가, 예를 들어 시청각 또는 기타의 시스템으로의 콘텐츠 출력을 제어하는 것을 허용하는 소정의 주변장치에 접속하는 것을 허용할 수 있다.
사유 도킹 커넥터 또는 기타의 사유 접속 하드웨어 외에도, 컴퓨팅 디바이스(1600)는 일반적 또는 표준-기반의 커넥터를 통해 주변장치 접속들(1680)을 이룰 수 있다. 일반 타입은, (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplayPort)를 포함한 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire) 또는 기타의 타입을 포함할 수 있다.
본 명세서에서 "실시예", "한 실시예', "일부 실시예", 또는 "다른 실시예"라는 언급은, 실시예들과 연계하여 설명된 특정한 피쳐, 구조, 또는 특성이, 반드시 모든 실시예가 아니라, 적어도 일부의 실시예에 포함된다는 것을 의미한다. "실시예", "한 실시예", 또는 "일부 실시예"의 다양한 등장들은 모두가 반드시 동일한 실시예를 참조하는 것은 아니다. 명세서에서 컴포넌트, 피쳐, 구조, 또는 특성이 "포함될 수도(may, might)", 또는 "포함될 수(could)" 있다고 진술하고 있다면, 그 특정한 컴포넌트, 피쳐, 구조, 또는 특성은 포함될 것이 요구되는 것은 아니다. 명세서 또는 청구항에서 "한(a, an)" 요소를 언급하고 있다면, 그것은 그 요소가 단 하나만 있다는 것을 의미하는 것은 아니다. 명세서 또는 청구항에서 "추가(additional)" 요소를 언급하고 있다면, 그것은 하나보다 많은 추가 요소가 있다는 것을 배제하지 않는다.
또한, 특정한 피쳐, 구조, 기능, 또는 특성은, 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수도 있다. 예를 들어, 제1 실시예와 제2 실시예는, 2개의 실시예와 연관된 특정한 피쳐, 구조, 기능, 또는 특성이 상호 배타적이지 않는 경우에는, 결합될 수 있다.
본 개시가 그 특정한 실시예와 연계하여 설명되었지만, 상기 설명에 비추어, 이러한 실시예의 많은 대안, 수정 및 변형이 본 분야의 통상의 기술자에게는 명백할 것이다. 예를 들어, 다른 메모리 아키텍쳐, 예컨대, DRAM(Dynamic RAM)이 논의된 실시예를 이용할 수도 있다. 실시예는 6T SRAM 아키텍쳐를 나타내고 있지만, 다른 SRAM 아키텍쳐도 역시 이용될 수 있다. 예를 들어, 4T, 5T, 8T, 16T SRAM 아키텍쳐는 실시예들과 함께 이용될 수도 있다. 본 개시의 실시예들은, 첨부된 청구항들의 넓은 범위 내에 드는 이러한 모든 대안, 수정, 및 변형을 포괄하고자 한다.
또한, 집적 회로(IC) 칩 및 기타의 컴포넌트로의 공지된 전력/접지 접속은 제공된 도면 내에 도시되거나, 본 개시를 불명확하게 하지 않도록, 및 예시와 논의의 간소화를 위해, 도시되지 않을 수도 있다. 또한, 구조들은 블록도 형태로 도시되어 있는데, 이것은, 본 개시를 불명확하게 하는 것을 피하고, 및 이러한 블록도 구조의 구현에 관한 구체적인 내용은 본 개시가 구현되는 플랫폼에 크게 의존한다는 사실(즉, 이러한 구체적인 사항은 통상의 기술자의 이해 범위 내에 있다)에 비추어, 블록도 형태로 도시된 것이다. 본 개시의 예시적 실시예를 설명하기 위하여 구체적인 상세사항(예를 들어, 회로)이 개시되어 있는 경우, 본 개시는 이들 구체적인 상세사항없이, 또는 이들의 변형과 더불어 실시될 수 있다는 것은, 통상의 기술자에게 명백할 것이다. 따라서, 상기 설명은 제한이 아니라 설명적인 것으로 간주되어야 한다.
이하의 예들은 추가 실시예에 관한 것이다. 예에서의 구체적인 사항은 하나 이상의 실시예의 임의의 곳에서 이용될 수 있다. 여기서 설명된 장치의 모든 선택사항적인 피쳐들은 방법 또는 프로세스에 관하여 구현될 수도 있다.
예를 들어, 한 실시예에서, 장치는, 그룹으로 함께 결합된 복수의 메모리 어레이, 국지적 기입 보조 로직 유닛, 및 판독/기입 국지적 열 멀티플렉서를 포함하고, 그룹내의 국지적 기입 보조 로직 유닛과 판독/기입 국지적 열 멀티플렉서에 의해 점유되는 면적은, 전역적 기입 보조 로직 유닛과 판독/기입 전역적 열 멀티플렉서가 이용되는 때의 면적보다 작다.
한 실시예에서, 전역적 기입 보조 로직 유닛과 판독/기입 전역적 열 멀티플렉서는 비-구획화된 메모리 셀 어레이에 결합된다. 한 실시예에서, 비-구획화된 메모리 셀 어레이는 복수의 메모리 어레이들 각각보다 면적이 더 크다. 한 실시예에서, 비-구획화된 메모리 셀 어레이는, 결합된 복수의 메모리 어레이, 국지적 기입 보조 로직 유닛들, 및 판독/기입 국지적 열 멀티플렉서들 각각보다 면적이 더 크다.
한 실시예에서, 상기 장치는 그룹내의 복수의 메모리 어레이에 전력을 제공하기 위한 전원 금속 라인을 더 포함한다. 한 실시예에서, 국지적 기입 보조 로직 유닛은, 전원 금속 라인으로의 전력을 조절하는 기입 보조 p-타입 풀업 트랜지스터를 포함하고, p-타입 풀업 트랜지스터는 전역적 기입 보조 로직 유닛의 p-타입 풀업 트랜지스터보다 크기가 더 작다. 한 실시예에서, 판독/기입 국지적 열 멀티플렉서는 전역적 판독 및 기입 데이터 라인들의 전기적 결합을 제공하여 국지적 판독 및 기입 신호를 생성하는 패스-게이트를 포함한다.
또 다른 예에서, 메모리를 레이아웃하기 위한 방법은, 메모리 셀 어레이를 복수의 구획화된 메모리 셀 어레이로 구획화하는 단계; 및 구획화된 메모리 셀 어레이에 대한 전역적 기입 보조 로직 유닛의 면적을 크기축소하여 복수의 국지적 기입 보조 로직 유닛을 생성하는 단계를 포함하고, 복수의 국지적 기입 보조 로직 유닛 내의 국지적 기입 보조 로직 유닛들 각각은 복수의 구획화된 메모리 셀 어레이의 구획화된 메모리 셀 어레이 각각에 결합된다.
한 실시예에서, 상기 방법은, 구획화된 메모리 셀 어레이에 대한 전역적 판독/기입 열 멀티플렉서의 면적을 크기축소하여 복수의 국지적 판독/기입 열 멀티플렉서를 생성하는 단계를 더 포함하고, 국지적 판독/기입 열 멀티플렉서들 각각은 복수의 구획화된 메모리 셀 어레이의 구획화된 메모리 셀 어레이 각각에 결합된다. 한 실시예에서, 구획화된 메모리 셀 어레이에 대한 전역적 기입 보조 로직 유닛의 면적을 크기축소하여 복수의 국지적 기입 보조 로직 유닛을 생성하는 단계는, 전역적 기입 보조 로직 유닛의 풀업 p-타입 트랜지스터의 크기를 감소시켜 국지적 기입 보조 로직 유닛에 대한 국지적 풀업 p-타입 트랜지스터를 생성하는 단계를 포함한다.
또 다른 예에서, 시스템은, 메모리 유닛; 및 메모리 유닛에 결합되고 캐쉬 메모리를 포함하는 프로세서를 포함하고, 캐쉬 메모리는, 그룹으로 함께 결합된 복수의 메모리 어레이, 국지적 기입 보조 로직 유닛, 및 판독/기입 국지적 열 멀티플렉서를 포함하고, 그룹내의 국지적 기입 보조 로직 유닛과 판독/기입 국지적 열 멀티플렉서에 의해 점유되는 면적은, 전역적 기입 보조 로직 유닛과 판독/기입 전역적 열 멀티플렉서가 이용되는 때의 면적보다 작다.
한 실시예에서, 이 시스템은, 디스플레이 유닛; 및 프로세서가 다른 디바이스들과 무선으로 통신하는 것을 허용하는 무선 인터페이스를 더 포함한다. 한 실시예에서, 메모리 유닛은 DRAM이다. 한 실시예에서, 전역적 기입 보조 로직 유닛과 판독/기입 전역적 열 멀티플렉서는 비-구획화된 메모리 셀 어레이에 결합된다. 한 실시예에서, 비-구획화된 메모리 셀 어레이는 복수의 메모리 어레이들 각각보다 면적이 더 크다. 한 실시예에서, 비-구획화된 메모리 셀 어레이는, 결합된 복수의 메모리 어레이, 국지적 기입 보조 로직 유닛들, 및 판독/기입 국지적 열 멀티플렉서들 각각보다 면적이 더 크다.
한 실시예에서, 프로세서는 그룹내의 복수의 메모리 어레이에 전력을 제공하기 위한 전원 금속 라인을 더 포함한다. 한 실시예에서, 국지적 기입 보조 로직 유닛은, 전원 금속 라인으로의 전력을 조절하는 기입 보조 p-타입 풀업 트랜지스터를 포함하고, p-타입 풀업 트랜지스터는 전역적 기입 보조 로직 유닛의 p-타입 풀업 트랜지스터보다 크기가 더 작다. 한 실시예에서, 판독/기입 국지적 열 멀티플렉서는 전역적 판독 및 기입 데이터 라인들의 전기적 결합을 제공하여 국지적 판독 및 기입 신호를 생성하는 패스-게이트를 포함한다.
또 다른 예에서, 한 실시예에서, 실행될 때 머신으로 하여금 방법을 수행하게 하는 컴퓨터 판독가능한 명령어들을 갖는 컴퓨터 판독가능한 저장 매체가 제공되고, 여기서, 상기 방법은, 메모리 셀 어레이를 복수의 구획화된 메모리 셀 어레이로 구획화하는 단계; 및 구획화된 메모리 셀 어레이에 대한 전역적 기입 보조 로직 유닛의 면적을 크기축소하여 복수의 국지적 기입 보조 로직 유닛을 생성하는 단계를 포함하고, 복수의 국지적 기입 보조 로직 유닛 내의 국지적 기입 보조 로직 유닛들 각각은 복수의 구획화된 메모리 셀 어레이의 구획화된 메모리 셀 어레이 각각에 결합된다.
한 실시예에서, 컴퓨터 판독가능한 저장 매체는, 실행될 때 머신으로 하여금, 구획화된 메모리 셀 어레이에 대한 전역적 판독/기입 열 멀티플렉서의 면적을 크기축소하여 복수의 국지적 판독/기입 열 멀티플렉서를 생성하는 단계를 포함하는 추가의 방법을 수행하게 하는 컴퓨터 판독가능한 명령어들을 더 갖고, 국지적 판독/기입 열 멀티플렉서들 각각은 복수의 구획화된 메모리 셀 어레이의 구획화된 메모리 셀 어레이 각각에 결합된다. 한 실시예에서, 구획화된 메모리 셀 어레이에 대한 전역적 기입 보조 로직 유닛의 면적을 크기축소하여 복수의 국지적 기입 보조 로직 유닛을 생성하는 단계는, 전역적 기입 보조 로직 유닛의 풀업 p-타입 트랜지스터의 크기를 감소시켜 국지적 기입 보조 로직 유닛에 대한 국지적 풀업 p-타입 트랜지스터를 생성하는 단계를 포함한다.
또 다른 예에서, 한 실시예에서, 레벨-쉬프터는, 레벨-쉬프터의 복수의 트랜지스터에 전력을 공급하는 제1 전원; 제1 전원과는 상이한 제2 전원 상에서 동작하는 회로에 의해 생성되는 제1 신호를 수신하는 제1 입력 노드; 제1 신호를 수신하는 제1 n-타입 트랜지스터; 제1 신호의 반전(inverse)이고 회로에 의해 생성되는 제2 신호를 수신하는 제2 입력 노드; 및 제2 신호를 수신하는 제2 n-타입 트랜지스터를 포함하고, 제1 및 제2 n-타입 트랜지스터는 복수의 트랜지스터들 중 일부에 교차-결합된 드레인 단자를 가진다.
한 실시예에서, 레벨-쉬프터는 제1 신호 및 제2 신호에 따라 출력 신호를 생성하는 출력 노드를 더 포함한다. 한 실시예에서, 레벨-쉬프터는 비동기이다. 한 실시예에서, 레벨-쉬프터는 클록 신호와는 독립적이다. 한 실시예에서, 레벨-쉬프터는 복수의 트랜지스터의 일부에 결합된 제3 입력 노드를 더 포함하고, 제3 입력 노드는 제3 신호를 수신하여 결정적 출력을 생성한다. 한 실시예에서, 레벨-쉬프터는 제1 신호 및 제2 신호 또는 제3 신호에 따라 출력 신호를 생성하는 출력 노드를 더 포함한다.
한 실시예에서, 복수의 트랜지스터의 일부는 래치(latch)로서 동작한다. 한 실시예에서, 제2 전원은 제1 전원보다 높다. 한 실시예에서, 제1 전원은 제2 전원보다 높다.
또 다른 예에서, 메모리 유닛은, 메모리 셀 어레이; 메모리 셀 어레이에 결합된 열 멀티플렉서; 열 멀티플렉서에 결합된 감지 증폭기; 및 통합된 레벨-쉬프터를 갖춘 출력 데이터 래치를 포함하고, 통합된 레벨-쉬프터를 갖춘 출력 데이터 래치는, 레벨-쉬프터의 복수의 트랜지스터에 전력을 공급하는 제1 전원; 제1 전원과는 상이한 제2 전원 상에서 동작하는 회로에 의해 생성되는 제1 신호를 수신하는 제1 입력 노드; 제1 신호를 수신하는 제1 n-타입 트랜지스터; 제1 신호의 반전이고 회로에 의해 생성되는 제2 신호를 수신하는 제2 입력 노드; 및 제2 신호를 수신하는 제2 n-타입 트랜지스터를 포함하고, 제1 및 제2 n-타입 트랜지스터는 복수의 트랜지스터들 중 일부에 교차-결합된 드레인 단자를 가진다.
한 실시예에서, 메모리 셀 어레이는 SRAM 셀 어레이이다. 한 실시예에서, 메모리 유닛은 열 멀티플렉서에 결합된 비트라인 프리차지를 더 포함한다. 한 실시예에서, 메모리 유닛은 제1 신호 및 제2 신호에 따라 출력 신호를 생성하는 출력 노드를 더 포함한다. 한 실시예에서, 통합된 레벨-쉬프터를 갖춘 출력 데이터 래치는 비동기이다. 한 실시예에서, 통합된 레벨-쉬프터를 갖춘 출력 데이터 래치는 클록 신호와는 독립적이다.
한 실시예에서, 메모리 유닛은 복수의 트랜지스터의 일부에 결합된 제3 입력 노드를 더 포함하고, 제3 입력 노드는 제3 신호를 수신하여 결정적 출력을 생성한다. 한 실시예에서, 메모리 유닛은, 제1 신호 및 제2 신호 또는 제3 신호에 따라 출력 신호를 생성하는 출력 노드를 더 포함한다. 한 실시예에서, 복수의 트랜지스터의 일부는 래치로서 동작한다. 한 실시예에서, 제2 전원은 제1 전원보다 높다. 한 실시예에서, 제1 전원은 제2 전원보다 높다.
또 다른 예에서, 한 실시예에서, 시스템은, 메모리 유닛; 및 메모리 유닛에 결합된 프로세서를 포함하고, 프로세서는 실시예들에서 설명된 레벨-쉬프터에 따른 레벨-쉬프터를 갖는 캐쉬 유닛을 포함한다.
또 다른 예에서, 장치는, 제1 전원 상에서 동작하는 기입 보조 펄스 생성기; 기입 보조 펄스 생성기에 결합되고, 제1 전원과는 상이한 제2 전원 상에서 동작하는 하나 이상의 풀업 디바이스들; 및 메모리 셀에 전원을 제공하는 출력 노드를 포함한다.
한 실시예에서, 메모리 셀은 SRAM 셀이다. 한 실시예에서, 기입 보조 펄스 생성기는, 하나 이상의 풀업 디바이스들로 하여금 제2 전원을 출력 노드에 결합하게 하는 기입 보조 펄스를 생성하도록 동작가능하다. 한 실시예에서, 기입 보조 펄스 생성기는, 전원이 또 다른 전원에 관해 조절되게 하는 기입 보조 펄스를 생성하도록 동작가능하다. 한 실시예에서, 출력 노드는 기입 보조 펄스 생성기에 결합된다.
한 실시예에서, 출력 노드는 웨이크업 신호에 응답하여 제1 전원에 결합된다. 한 실시예에서, 출력 노드는 휴면 신호에 응답하여 제3 전원에 결합된다. 한 실시예에서, 제3 전원은 휴면 전원이다.
또 다른 예에서, 한 실시예에서, 시스템은, 메모리 유닛; 메모리 유닛에 결합되고 캐쉬 메모리 유닛을 갖는 프로세서를 포함하고, 캐쉬 메모리 유닛은, 제1 전원 상에서 동작하는 메모리 셀 어레이; 및 메모리 셀 어레이에 결합되고, 메모리 셀 어레이로의 기입 동작 동안에 제1 전원을 낮추는, 실시예들에서 설명된 기입 보조 회로에 따른 기입 보조 회로를 포함한다. 한 실시예에서, 이 시스템은, 디스플레이 유닛; 및 프로세서가 다른 디바이스들과 무선으로 통신하는 것을 허용하는 무선 인터페이스를 더 포함한다. 한 실시예에서, 메모리 유닛은 DRAM이다.
독자가 본 기술 개시의 성질과 요약을 확인하도록 허용하는 요약서가 제공된다. 이 요약서는 청구항들의 범위나 의미를 제한하기 위해 이용되지 않아야 한다는 양해와 함께 제출된다. 이하의 청구항들은 상세한 설명 내에 병합되는 것이며, 각 청구항은 그 자체로 별개의 실시예를 나타낸다.

Claims (20)

  1. 장치로서,
    전역적 전원 라인(global supply line)을 가지는 캐쉬 유닛 및 제1 서브캐쉬 유닛(subcache unit) 및 제2 서브캐쉬 유닛을 포함하는 복수의 서브캐쉬 유닛 - 상기 제1 서브캐쉬 유닛은 행 및 열을 포함하고, 상기 제2 서브캐쉬 유닛은 행 및 열을 포함함 -; 및
    제1 기입 보조 회로(write assist circuitry) 및 제2 기입 보조 회로를 포함하는 복수의 기입 보조 회로를 포함하고,
    상기 제1 기입 보조 회로는 상기 전역적 전원 라인 및 제1 국지적 전원 라인에 결합되고,
    상기 제2 기입 보조 회로는 상기 전역적 전원 라인 및 제2 국지적 전원 라인에 결합되고,
    상기 제1 국지적 전원 라인은 상기 제1 서브캐쉬 유닛에 제1 전원을 제공하고,
    상기 제2 국지적 전원 라인은 상기 제2 서브캐쉬 유닛에 제2 전원을 제공하는, 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 서브캐쉬 유닛은 SRAM을 포함하는, 장치.
  3. 제1항에 있어서, 상기 제1 기입 보조 회로는,
    상기 전역적 전원 라인에 결합된 제1 트랜지스터 - 상기 제1 트랜지스터는 다이오드 접속됨(diode connected) -; 및
    상기 제1 트랜지스터 및 상기 제1 국지적 전원 라인에 결합된 제2 트랜지스터를 포함하는, 장치.
  4. 제1항에 있어서, 상기 제1 서브캐쉬 유닛 상에 데이터를 구동하기 위한 기입 구동기를 포함하는, 장치.
  5. 제1항에 있어서, 상기 제1 서브캐쉬 유닛에 결합된 열 선택기를 포함하는, 장치.
  6. 제1항에 있어서, 전역적 판독 및 기입 데이터 라인들의 전기적 결합을 제공하여 국지적 판독 및 기입 신호들을 생성하는 패스-게이트(pass-gate)들을 포함하는 판독/기입 국지적 열 멀티플렉서들을 포함하는, 장치.
  7. 방법으로서,
    전역적 전원 라인을 가지는 캐쉬 유닛 및 제1 서브캐쉬 유닛 및 제2 서브캐쉬 유닛을 포함하는 복수의 서브캐쉬 유닛을 형성하는 단계 - 상기 제1 서브캐쉬 유닛은 행 및 열을 포함하고, 상기 제2 서브캐쉬 유닛은 행 및 열을 포함함 -;
    제1 기입 보조 회로 및 제2 기입 보조 회로를 포함하는 복수의 기입 보조 회로를 형성하는 단계;
    상기 제1 기입 보조 회로를 상기 전역적 전원 라인 및 제1 국지적 전원 라인에 결합하는 단계;
    상기 제2 기입 보조 회로를 상기 전역적 전원 라인 및 제2 국지적 전원 라인에 결합하는 단계;
    상기 제1 국지적 전원 라인 상에서 상기 제1 서브캐쉬 유닛에 제1 전원을 제공하는 단계; 및
    상기 제2 국지적 전원 라인 상에서 상기 제2 서브캐쉬 유닛에 제2 전원을 제공하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, 상기 제1 및 제2 서브캐쉬 유닛은 SRAM을 포함하는, 방법.
  9. 제7항에 있어서, 상기 제1 기입 보조 회로를 형성하는 단계는,
    제1 트랜지스터를 형성하는 단계;
    상기 전역적 전원 라인에 상기 제1 트랜지스터를 결합하는 단계 - 상기 제1 트랜지스터는 다이오드 접속됨 -;
    제2 트랜지스터를 형성하는 단계; 및
    상기 제1 트랜지스터 및 상기 제1 국지적 전원 라인에 상기 제2 트랜지스터를 결합하는 단계
    를 포함하는, 방법.
  10. 제7항에 있어서, 상기 제1 서브캐쉬 유닛 상에 데이터를 구동하기 위한 기입 구동기를 형성하는 단계를 포함하는, 방법.
  11. 제7항에 있어서, 상기 제1 서브캐쉬 유닛에 결합된 열 선택기를 형성하는 단계를 포함하는, 방법.
  12. 제7항에 있어서, 전역적 판독 및 기입 데이터 라인들의 전기적 결합을 제공하여 국지적 판독 및 기입 신호들을 생성하는 패스-게이트들을 포함하는 판독/기입 국지적 열 멀티플렉서들을 형성하는 단계를 포함하는, 방법.
  13. 장치로서,
    전역적 전원 라인을 가지는 캐쉬 수단 및 제1 서브캐쉬 유닛 및 제2 서브캐쉬 유닛을 포함하는 복수의 서브캐쉬 유닛 - 상기 제1 서브캐쉬 유닛은 행 및 열을 포함하고, 상기 제2 서브캐쉬 유닛은 행 및 열을 포함함 -;
    제1 기입 보조 회로 및 제2 기입 보조 회로를 포함하는 복수의 기입 보조 수단;
    상기 제1 기입 보조 회로를 상기 전역적 전원 라인 및 제1 국지적 전원 라인에 결합하기 위한 수단;
    상기 제2 기입 보조 회로를 상기 전역적 전원 라인 및 제2 국지적 전원 라인에 결합하기 위한 수단;
    상기 제1 국지적 전원 라인 상에서 상기 제1 서브캐쉬 유닛에 제1 전원을 제공하기 위한 수단; 및
    상기 제2 국지적 전원 라인 상에서 상기 제2 서브캐쉬 유닛에 제2 전원을 제공하기 위한 수단
    을 포함하는, 장치.
  14. 제13항에 있어서, 상기 제1 및 제2 서브캐쉬 유닛은 SRAM을 포함하는, 장치.
  15. 제14항에 있어서, 상기 제1 기입 보조 회로는,
    제1 트랜지스터;
    상기 전역적 전원 라인에 상기 제1 트랜지스터를 결합하기 위한 결합 수단 - 상기 제1 트랜지스터는 다이오드 접속됨 -;
    제2 트랜지스터; 및
    상기 제1 트랜지스터 및 상기 제1 국지적 전원 라인에 상기 제2 트랜지스터를 결합하기 위한 결합 수단
    을 포함하는, 장치.
  16. 제13항에 있어서, 상기 제1 서브캐쉬 유닛 상에 데이터를 구동하기 위한 기입 구동기 수단을 포함하는, 장치.
  17. 제13항에 있어서, 상기 제1 서브캐쉬 유닛에 결합된 열 선택기 수단을 포함하는, 장치.
  18. 제13항에 있어서, 전역적 판독 및 기입 데이터 라인들의 전기적 결합을 제공하여 국지적 판독 및 기입 신호들을 생성하는 패스-게이트들을 포함하는 판독/기입 국지적 열 멀티플렉서 수단을 포함하는, 장치.
  19. 시스템으로서,
    프로세서;
    상기 프로세서에 결합된 메모리 - 상기 메모리는 제1항 내지 제6항 및 제13항 내지 제18항 중 임의의 한 항에 따른 장치를 포함함 -; 및
    상기 프로세서가 다른 디바이스와 통신하는 것을 가능하게 하는 무선 인터페이스를 포함하는, 시스템.
  20. 제19항에 있어서, 상기 프로세서에 통신적으로(communicatively) 결합된 디스플레이를 포함하는, 시스템.
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