DE102017117791A1

DE102017117791A1 - Schaltung und Verfahren zum Schreiben auf eine Bitzelle

Info

Publication number: DE102017117791A1
Application number: DE102017117791.4A
Authority: DE
Inventors: Pankaj Aggarwal; Ching-Wei Wu; Jaymeen Bharatkumar ASEEM
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2016-09-30
Filing date: 2017-08-05
Publication date: 2018-04-05
Also published as: US20200357463A1; US11289154B2; US20220189542A1; US11776622B2

Abstract

Eine Schaltung umfasst eine Bitleitung, einen Leistungsknoten, der einen ersten Leistungsspannungspegel aufweist, einen Referenzknoten, der einen Referenzspannungspegel aufweist, ein Durchlassgatter, das zwischen der Bitleitung und dem Leistungsknoten gekoppelt ist, und einen Treiber, der zwischen der Bitleitung und dem Referenzknoten gekoppelt ist. Das Durchlassgatter koppelt die Bitleitung in Reaktion auf ein erstes Signal mit dem Leistungsknoten, und der Treiber koppelt die Bitleitung in Reaktion auf ein zweites Signal mit dem Referenzknoten. Das erste Signal basiert auf dem ersten Leistungsspannungspegel und das zweite Signal auf einem zweiten Leistungsspannungspegel zwischen dem Referenzspannungspegel und dem ersten Leistungsspannungspegel.

Description

HINTERGRUND
In einigen Speicherschaltungen arbeiten Speicheranordnungen mit einem Leistungsspannungspegel, der höher ist als ein Leistungsspannungspegel, bei dem andere Schaltungen arbeiten. Der höhere Spannungspegel der Speicheranordnung unterstützt die zuverlässige Funktion von Speicherzellen, während der niedrigere Spannungspegel der anderen Schaltungen den Leistungsbedarf reduziert.
Durch die getrennte Aktivierung von Schaltungsleistungsmerkmalen sind Schaltungen, die mehrere Leistungsdomänen aufweisen, zu einer Gesamtschaltungsleistung fähig, die die Leistungswerte von Schaltungen, die einzelne Leistungsdomänen aufweisen, übersteigt.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zwecks Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
1 ist ein Schema einer Speicherschaltung entsprechend einigen Ausführungsformen.
2 ist ein Schema einer Eingangsschaltung entsprechend einigen Ausführungsformen.
3 ist ein Flussdiagramm eines Verfahrens zum Schreiben auf eine Bitzelle entsprechend einigen Ausführungsformen.
DETAILLIERTE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für das Implementieren verschiedener Merkmale des bereitgestellten Gegenstandes bereit. Konkrete Beispiele von Komponenten, Werten, Materialien, Anordnungen oder dergleichen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Andere Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen kommen in Betracht. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann ebenfalls Ausführungsformen enthalten, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder -buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Anordnungen vor.
Weiterhin können raumbezogene Begriffe, wie beispielsweise ”darunter”, ”unter”, ”untere”, ”über”, ”obere” und dergleichen, hierin zur Erleichterung der Beschreibung genutzt werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren gezeigt. Die raumbezogenen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hierin genutzten raumbezogenen Deskriptoren können ebenfalls entsprechend interpretiert werden.
Eine Speicherschaltung umfasst eine Bitleitung, einen Leistungsknoten, der einen Speicherdomänen-Leistungsspannungspegel aufweist, einen Referenzknoten, der einen Referenzspannungspegel aufweist, ein Durchlassgatter, das zwischen der Bitleitung und dem Leistungsknoten gekoppelt ist und einen Treiber, der zwischen der Bitleitung und dem Referenzknoten gekoppelt ist. Das Durchlassgatter koppelt die Bitleitung in Reaktion auf ein erstes Signal selektiv mit dem Leistungsknoten, und der Treiber koppelt die Bitleitung in Reaktion auf ein zweites Signal selektiv mit dem Referenzknoten. Das erste Signal basiert auf dem Speicherdomänen-Leistungsspannungspegel und das zweite Signal auf einem zweiten Leistungsspannungspegel zwischen dem Referenzspannungspegel und dem Speicherdomänen-Leistungsspannungspegel.
1 ist ein Schaltplan einer Speicherschaltung 100 entsprechend einigen Ausführungsformen. Die Speicherschaltung 100 enthält eine Bitzelle 110, eine Treiberschaltung 120 und eine Eingangsschaltung 130. Die Bitzelle 110 und die Treiberschaltung 120 sind jeweils mit einer ersten Bitleitung BL und einer zweiten Bitleitung BLB elektrisch gekoppelt. Die Signalpfade 131 bis 134 verbinden die Eingangsschaltung 130 mit der Treiberschaltung 120.
Die Bitzelle 110 ist eine Speicherbitzelle der Speicherschaltung 100. In einigen Ausführungsformen ist die Bitzelle 110 eine von mehreren (nicht gezeigten) Bitzellen, und eine oder mehrere Bitzellen (nicht gezeigt) sind zusätzlich zur Bitzelle 110 mit der ersten Bitleitung BL und der zweiten Bitleitung BLB elektrisch gekoppelt.
In der Ausführungsform, die in 1 dargestellt ist, ist die Bitzelle 110 eine Sechs-Transistor-Bitzelle, die als Speicherzelle einer statischen Direktzugriffsspeicher-(SRAM-)Schaltung eingerichtet ist. In einigen Ausführungsformen enthält die Bitzelle 110 weniger oder mehr als sechs Transistoren. In einigen Ausführungsformen ist die Bitzelle 110 als eine andere Speicherzelle als eine Speicherzelle einer SRAM-Schaltung eingerichtet.
Die Bitzelle 110 enthält die Bitzellen-Durchlassgatter 111 und 112, die p-Typ-Metalloxid-Halbleiter-(PMOS-)Transistoren 113 und 114 sowie die n-Typ-Metalloxid-Halbleiter-(NMOS-)Transistoren 115 und 116. Das Durchlassgatter 111 und die Gate-Anschlüsse des PMOS-Transistors 114 und des NMOS-Transistors 115 sind mit einem Knoten N1 elektrisch gekoppelt. Das Durchlassgatter 112 und die Gate-Anschlüsse des PMOS-Transistors 113 und des NMOS-Transistors 116 sind mit einem Knoten N2 elektrisch gekoppelt. Die Gates der Durchlassgatter 111 und 112 sind mit einer Wortleitung 117 elektrisch gekoppelt.
Ein Source-Anschluss der jeweiligen PMOS-Transistoren 113 und 114 ist mit einem Leistungsknoten VDDM elektrisch gekoppelt, und ein Source-Anschluss der jeweiligen NMOS-Transistoren 115 und 116 ist mit einem Referenzknoten VSSM elektrisch gekoppelt. Der Leistungsknoten VDDM weist einen Leistungsspannungspegel auf, der einer Speicherdomäne entspricht, und wird auch als Speicherdomänen-Leistungsknoten mit einem Speicherdomänen-Leistungsspannungspegel bezeichnet. Der Referenzknoten VSSM weist einen Referenzspannungspegel für die Speicherdomäne auf, der auch als Speicherdomänen-Referenzknoten mit einem Speicherdomänen-Referenzspannungspegel bezeichnet wird.
In einigen Ausführungsformen weist der Leistungsknoten VDDM einen Speicherdomänen-Spannungspegel bezogen auf den Speicherdomänen-Referenzspannungspegel von 0,7 Volt (V) bis 1,0 V auf.
Durch die Konfiguration der PMOS-Transistoren 113 und 114 und der NMOS-Transistoren 115 und 116 ist die Speicherzelle 100 dazu eingerichtet, im Betrieb einen von dem Speicherdomänen-Leistungsspannungspegel oder dem Speicherdomänen-Referenzspannungspegel bei Knoten N1 und den anderen von dem Speicherdomänen-Leistungsspannungspegel oder dem Speicherdomänen-Referenzspannungspegel bei Knoten N2 zu speichern.
Im Betrieb entspricht ein erster logischer Zustand oder Wert dem Knoten N1, der den Speicherdomänen-Leistungsspannungspegel speichert, und dem Knoten N2, der den Speicherdomänen-Referenzspannungspegel speichert, und ein zweiter logischer Zustand oder Wert entspricht dem Knoten N1, der den Speicherdomänen-Referenzspannungspegel speichert, und dem Knoten N2, der den Speicherdomänen-Leistungsspannungspegel speichert.
Das Durchlassgatter 111 ist dazu eingerichtet, in Reaktion auf ein Signal WL auf der Wortleitung 117 den Knoten N1 selektiv mit der Bitleitung BL elektrisch zu koppeln oder den Knoten N1 von der Bitleitung BL elektrisch zu entkoppeln. Das Durchlassgatter 112 ist dazu eingerichtet, in Reaktion auf das Signal WL auf der Wortleitung 117 den Knoten N2 selektiv mit der Bitleitung BLB elektrisch zu koppeln oder den Knoten N2 von der Bitleitung BLB elektrisch zu entkoppeln.
In einigen Ausführungsformen weist das Signal WL einen ersten logischen Zustand, der dem Signal WL mit dem Speicherdomänen-Leistungsspannungspegel (welcher derselbe Spannungspegel wie auf dem Speicherdomänen-Leistungsknoten VDDM ist) entspricht, und einen zweiten logischen Zustand, der dem Signal WL mit dem Speicherdomänen-Referenzspannungspegel (welcher derselbe Spannungspegel wie auf dem Speicherdomänen-Referenzspannungspegel VSSM ist) entspricht, auf. In einigen Ausführungsformen basiert das Signal WL dadurch auf dem Speicherdomänen-Leistungsspannungspegel. In einigen Ausführungsformen weist das Signal WL ein anderes Schema auf, anstatt auf dem Speicherdomänen-Leistungsspannungspegel zu basieren.
Durch die Konfiguration der Durchlassgatter 111 und 112 wird bei einem Lesevorgang die Bitleitung BL genutzt, um den Spannungspegel des Knotens N1 zu ermitteln, und die Bitleitung BLB wird genutzt, um den Spannungspegel des Knotens N2 zu ermitteln. Bei einem Lesevorgang wird dadurch ein logischer Zustand oder Wert der Bitzelle 110 mittels der Bitleitungen BL und BLB bestimmt.
Durch die Konfiguration der Durchlassgatter 111 und 112 wird bei einem Schreibvorgang die Bitleitung BL genutzt, um einen Spannungspegel auf dem Knoten N1 festzustellen, und die Bitleitung BLB wird genutzt, um einen Spannungspegel auf dem Knoten N2 zu festzustellen. Bei einem Schreibvorgang wird dadurch ein logischer Zustand oder Wert mittels der Bitleitungen BL und BLB auf Bitzelle 110 geschrieben.
Die Treiberschaltung 120 enthält die Bitleitungs-Durchlassgatter 121 und 122, die Treiber 123 und 124 sowie die Logikgatter 125 und 126. Das Durchlassgatter 121 ist zwischen dem Speicherdomänen-Leistungsknoten VDDM und der Bitleitung BL gekoppelt, und das Durchlassgatter 122 ist zwischen dem Speicherdomänen-Leistungsknoten VDDM und der Bitleitung BLB gekoppelt. Der Treiber 123 ist zwischen der Bitleitung BL und einem Referenzknoten VSS und zwischen dem Logikgatter 125 und dem Referenzknoten VSS gekoppelt. Der Treiber 124 ist zwischen der Bitleitung BLB und dem Referenzknoten VSS und zwischen dem Logikgatter 126 und dem Referenzknoten VSS gekoppelt. Die Logikgatter 125 und 126 sind jeweils mit einem zweiten Leistungsknoten VDD elektrisch gekoppelt.
Der zweite Leistungsknoten VDD weist einen zweiten Leistungsspannungspegel auf, der einer Domäne entspricht, die von der Speicherdomäne getrennt ist. Der Referenzknoten VSS weist einen zweiten Referenzspannungspegel auf.
In einigen Ausführungsformen weist der zweite Leistungsknoten VDD einen zweiten Leistungsspannungspegel bezogen auf den zweiten Referenzspannungspegel von 0,3 V bis 0,6 V auf. In einigen Ausführungsformen ist der Speicherdomänen-Spannungspegel um 300 bis 500 Millivolt (mV) größer als der zweite Leistungsspannungspegel. In einigen Ausführungsformen ist der Speicherdomänen-Spannungspegel um mindestens 350 mV größer als der zweite Leistungsspannungspegel.
In einigen Ausführungsformen ist der zweite Referenzspannungspegel des Referenzknotens VSS der Speicherdomänen-Referenzspannungspegel des Referenzknotens VSSM. In einigen Ausführungsformen weist der zweite Referenzspannungspegel des Referenzknotens VSS einen Wert auf, der sich von dem des Speicherdomänen-Referenzspannungspegels des Referenzknotens VSSM unterscheidet.
Ein Drain-Anschluss des Durchlassgatters 121 ist mit der Bitleitung BL elektrisch gekoppelt, ein Source-Anschluss des Durchlassgatters 121 ist mit dem Speicherdomänen-Leistungsknoten VDDM elektrisch gekoppelt, und ein Gate-Anschluss des Durchlassgatters 121 ist mit der Signalleitung 132 elektrisch gekoppelt. Das Durchlassgatter 121 ist daher dazu eingerichtet, die Bitleitung BL in Reaktion auf ein Signal DTM auf dem Signalpfad 132 mit dem Speicherdomänen-Leistungsknoten VDDM elektrisch zu koppeln.
Im Betrieb steuert das Signal DTM das Durchlassgatter 121, um die Bitleitung BL selektiv auf den Speicherdomänen-Leistungsspannungspegel zu treiben. In einigen Ausführungsformen weist das Signal DTM einen ersten logischen Zustand, der dem Signal DTM mit dem Speicherdomänen-Leistungsspannungspegel entspricht, und einen zweiten logischen Zustand, der dem Signal DTM mit dem Speicherdomänen-Referenzspannungspegel entspricht, auf. In einigen Ausführungsformen basiert das Signal DTM dadurch auf dem Speicherdomänen-Leistungsspannungspegel. In einigen Ausführungsformen weist das Signal DTM ein anderes Schema auf, anstatt auf dem Speicherdomänen-Leistungsspannungspegel zu basieren.
Ein Drain-Anschluss des Durchlassgatters 122 ist mit der Bitleitung BLB elektrisch gekoppelt, ein Source-Anschluss des Durchlassgatters 122 ist mit dem Speicherdomänen-Leistungsknoten VDDM elektrisch gekoppelt, und ein Gate-Anschluss des Durchlassgatters 122 ist mit der Signalleitung 134 elektrisch gekoppelt. Das Durchlassgatter 122 ist daher dazu eingerichtet, die Bitleitung BLB in Reaktion auf ein Signal DCM auf dem Signalpfad 134 mit dem Speicherdomänen-Leistungsknoten VDDM elektrisch zu koppeln.
Im Betrieb steuert das Signal DCM das Durchlassgatter 122, um die Bitleitung BLB selektiv auf den Speicherdomänen-Leistungsspannungspegel zu treiben. In einigen Ausführungsformen weist das Signal DCM einen ersten logischen Zustand, der dem Signal DCM mit dem Speicherdomänen-Leistungsspannungspegel entspricht, und einen zweiten logischen Zustand, der dem Signal DCM mit dem Speicherdomänen-Referenzspannungspegel entspricht, auf. In einigen Ausführungsformen basiert das Signal DCM dadurch auf dem Speicherdomänen-Leistungsspannungspegel. In einigen Ausführungsformen weist das Signal DCM ein anderes Schema auf, anstatt auf dem Speicherdomänen-Leistungsspannungspegel zu basieren. In einigen Ausführungsformen entspricht das Signal DCM einem Datenkomplementsignal für ein Datenbit, das bei einem Schreibvorgang auf die Bitzelle 110 geschrieben wird.
In der Ausführungsform, die in 1 dargestellt ist, enthalten die Durchlassgatter 121 und 122 jeweils einen PMOS-Transistor. In einigen Ausführungsformen enthält das Durchlassgatter 121 einen NMOS-Transistor oder eine andere geeignete Schaltvorrichtung, die in der Lage ist, in Reaktion auf das Signal DTM die Bitleitung BL selektiv mit dem Speicherdomänen-Leistungsknoten VDDM zu koppeln. In einigen Ausführungsformen enthält das Durchlassgatter 122 einen NMOS-Transistor oder eine andere geeignete Schaltvorrichtung, die in der Lage ist, in Reaktion auf das Signal DCM die Bitleitung BLB selektiv mit dem Speicherdomänen-Leistungsknoten VDDM zu koppeln.
Ein Drain-Anschluss des Treibers 123 ist mit der Bitleitung BL elektrisch gekoppelt, ein Source-Anschluss des Treibers 123 ist mit dem Referenzknoten VSS elektrisch gekoppelt, und ein Gate-Anschluss des Treibers 123 ist mit einem Ausgangsanschluss des Logikgatters 125 elektrisch gekoppelt. Der Treiber 123 ist daher dazu eingerichtet, die Bitleitung BL in Reaktion auf ein Signal WT auf dem Ausgangsanschluss des Logikgatters 125 mit dem Referenzknoten VSS elektrisch zu koppeln.
Im Betrieb steuert dadurch das Signal WT den Treiber 123, um die Bitleitung BL selektiv auf den zweiten Referenzspannungspegel zu treiben. In einigen Ausführungsformen weist das Signal WT einen ersten logischen Zustand, der dem Signal WT mit dem zweiten Leistungsspannungspegel entspricht, und einen zweiten logischen Zustand, der dem Signal WT mit dem zweiten Referenzspannungspegel entspricht, auf. In einigen Ausführungsformen basiert das Signal DCM dadurch auf dem zweiten Leistungsspannungspegel. In einigen Ausführungsformen weist das Signal WT ein anderes Schema auf, anstatt auf dem zweiten Leistungsspannungspegel zu basieren.
Ein Drain-Anschluss des Treibers 124 ist mit der Bitleitung BLB elektrisch gekoppelt, ein Source-Anschluss des Treibers 124 ist mit dem Referenzknoten VSS elektrisch gekoppelt, und ein Gate-Anschluss des Treibers 124 ist mit einem Ausgangsanschluss des Logikgatters 126 elektrisch gekoppelt. Der Treiber 124 ist daher dazu eingerichtet, die Bitleitung BLB in Reaktion auf ein Signal WC auf dem Ausgangsanschluss des Logikgatters 126 mit dem Referenzknoten VSS elektrisch zu koppeln.
Im Betrieb steuert dadurch das Signal WC den Treiber 124, um die Bitleitung BLB selektiv auf den zweiten Referenzspannungspegel zu bringen. In einigen Ausführungsformen weist das Signal WC einen ersten logischen Zustand, der dem Signal WC mit dem zweiten Leistungsspannungspegel entspricht, und einen zweiten logischen Zustand, der dem Signal WC mit dem zweiten Referenzspannungspegel entspricht, auf. In einigen Ausführungsformen basiert das Signal WC dadurch auf dem zweiten Leistungsspannungspegel. In einigen Ausführungsformen weist das Signal WC ein anderes Schema auf, anstatt auf dem zweiten Leistungsspannungspegel zu basieren. In einigen Ausführungsformen entspricht das Signal WC einem Schreibkomplementsignal für ein Datenbit, das bei einem Schreibvorgang auf die Bitzelle 110 geschrieben wird.
In der Ausführungsform, die in 1 dargestellt ist, enthalten die Treiber 123 und 124 jeweils einen NMOS-Transistor. In einigen Ausführungsformen enthält der Treiber 123 einen PMOS-Transistor oder eine andere geeignete Schaltvorrichtung, die in der Lage ist, in Reaktion auf das Signal WT die Bitleitung BL selektiv mit dem Referenzknoten VSS zu koppeln. In einigen Ausführungsformen enthält der Treiber 124 einen PMOS-Transistor oder eine andere geeignete Schaltvorrichtung, die in der Lage ist, in Reaktion auf das Signal WC die Bitleitung BLB selektiv mit dem Referenzknoten VSS zu koppeln.
Das Logikgatter 125 enthält einen ersten Eingangsanschluss, der mit dem Signalpfad 131 elektrisch gekoppelt ist, und einen zweiten Eingangsanschluss, der dazu eingerichtet ist, ein Signal WD zu empfangen, das von einer Schaltung (nicht gezeigt) erzeugt wird, die von der Speicherschaltung 100 getrennt ist. In einigen Ausführungsformen ist das Signal WD ein Schreibdekodiersignal, das von einer Schreibleitungs-Dekodierschaltung erzeugt wird. In einigen Ausführungsformen weist das Signal WD bei einem Schreibvorgang einen logischen Zustand auf, der anzeigt, dass die Bitzelle 110 oder eine andere Bitzelle, die mit den Bitleitungen BL und BLB elektrisch gekoppelt ist, ein Ziel des Schreibvorgangs ist. In einigen Ausführungsformen weist das Signal WD bei einem Schreibvorgang einen logischen Zustand auf, der anzeigt, dass die Bitzelle 110 oder eine andere Bitzelle, die mit den Bitleitungen BL und BLB elektrisch gekoppelt ist, ein Ziel des Schreibvorgangs ist, der auf einem Dekodieren einer Multibit-Speicheradresse basiert.
Das Logikgatter 125 ist daher dazu eingerichtet, das Signal WT auf dem Ausgangsanschluss zu erzeugen, der einen logischen Zustand aufweist, der von dem logischen Zustand des Signals DC auf der Signalleitung 131 und dem logischen Zustand des Signals WD bestimmt wird. Im Betrieb steuern die Signale DC und WD dadurch das Steuersignal WT, das wie oben beschrieben von dem Treiber 123 empfangen wird.
Die Signale DC und WD basieren jeweils auf dem zweiten Leistungsspannungspegel. In einigen Ausführungsformen entspricht das Signal WD einem Schreibdekodiersignal für die Bitzelle 110 bei einem Schreibvorgang, während welchem das Signal WD einen zweiten Referenzspannungspegel aufweist.
Das Logikgatter 126 enthält einen ersten Eingangsanschluss, der mit dem Signalpfad 133 elektrisch gekoppelt ist, und einen zweiten Eingangsanschluss, der dazu eingerichtet ist, das Signal WD zu empfangen. Das Logikgatter 126 ist daher dazu eingerichtet, das Signal WC auf dem Ausgangsanschluss zu erzeugen, der einen logischen Zustand aufweist, der von dem logischen Zustand des Signals DT auf der Signalleitung 133 und dem logischen Zustand des Signals WD bestimmt wird. Im Betrieb steuern die Signale DT und WC dadurch das Steuersignal WT, das wie oben beschrieben von dem Treiber 124 empfangen wird.
Das Signal DT basiert auf dem zweiten Leistungsspannungspegel.
In der Ausführungsform, die in 1 dargestellt ist, sind die Logikgatter 125 und 126 jeweils ein NOR-Gatter. In einigen Ausführungsformen enthält das Logikgatter 125 eine oder mehrere andere Logikgatter-Arten, die sich eignen, um das Signal WT zum Steuern des Treibers 123 in Reaktion auf ein oder mehrere Eingangssignale, wie beispielsweise die Signale DC und WD, zu erzeugen. In einigen Ausführungsformen enthält das Logikgatter 126 eine oder mehrere andere Logikgatter-Arten, die sich eignen, um das Signal WC zum Steuern des Treibers 124 in Reaktion auf ein oder mehrere Eingangssignale, wie beispielsweise die Signale DT und WD, zu erzeugen.
Die Eingangsschaltung 130 ist eine Schaltung wie beispielsweise die Schaltung 200, die nachstehend mit Bezug auf 2 beschrieben ist, die dazu eingerichtet ist, die Signale DC, DTM, DT und DCM auf den jeweiligen Signalpfaden 131 bis 134 zu erzeugen.
Die Eingangsschaltung 130 ist dazu eingerichtet, das Signal DTM zu erzeugen, das auf dem Signal DT basiert, und das Signal DCM zu erzeugen, das auf dem Signal DC basiert. In einigen Ausführungsformen ist die Eingangsschaltung 130 dazu eingerichtet, das Signal DTM mit dem Speicherdomänen-Referenzspannungspegel zu erzeugen, das mit dem Signal DT mit dem zweiten Referenzspannungspegel synchronisiert ist. In einigen Ausführungsformen ist die Eingangsschaltung 130 dazu eingerichtet, das Signal DCM mit dem Speicherdomänen-Leistungsspannungspegel zu erzeugen, das mit dem Signal DC mit dem zweiten Leistungsspannungspegel synchronisiert ist.
In einigen Ausführungsformen ist die Eingangsschaltung 130 dazu eingerichtet, bei einem Schreibvorgang die Signale DC und DTM derart als ein ergänzendes Paar zu erzeugen, dass die Signale DC und DTM logische Zustände aufweisen, die sich voneinander unterscheiden, und die Signale DT und DCM derart als ein ergänzendes Paar zu erzeugen, dass die Signale DC und DTM logische Zustände aufweisen, die sich voneinander unterscheiden.
In einigen Ausführungsformen bewirken bei einem Schreibvorgang die Signale DC und DTM, die ein ergänzendes Paar sind, in Kombination mit einem logischen Zustand des Signals WD, das dem Schreibvorgang entspricht, dass die Bitleitung BL entweder mit dem Speicherdomänen-Leistungsknoten VDDM oder dem Referenzknoten VSS elektrisch gekoppelt wird. In einigen Ausführungsformen bewirken bei einem Schreibvorgang die Signale DT und DTM, die ein ergänzendes Paar sind, in Kombination mit einem logischen Zustand des Signals WD, das dem Schreibvorgang entspricht, dass die Bitleitung BLB entweder mit dem Speicherdomänen-Leistungsknoten VDDM oder dem Referenzknoten VSS elektrisch gekoppelt wird.
In einigen Ausführungsformen ist die Eingangsschaltung 130 dazu eingerichtet, bei einem Schreibvorgang die Signale DT und DC als ein ergänzendes Paar zu erzeugen, das Signal DTM zu erzeugen, das mit dem Signal DT synchronisiert ist, und das Signal DCM zu erzeugen, das mit dem Signal DC synchronisiert ist.
In einigen Ausführungsformen bewirken bei einem Schreibvorgang die Signale DT und DC, die ein ergänzendes Paar sind, das Signal DTM, das mit dem Signal DT synchronisiert ist und das Signal DCM, das mit dem Signal DC synchronisiert ist, dass entweder die Bitleitung BL mit dem Speicherdomänen-Leistungsknoten VDDM elektrisch gekoppelt wird, während die Bitleitung BLB mit dem Referenzknoten VSS elektrisch gekoppelt wird, oder dass die Bitleitung BL mit dem Referenzknoten VSS elektrisch gekoppelt wird, während die Bitleitung BLB mit dem Speicherdomänen-Leistungsknoten VDDM elektrisch gekoppelt wird.
Die Speicherschaltung 100 ist daher dazu eingerichtet, bei einem Schreibvorgang mittels der Bitleitung BL einen ersten des Speicherdomänen-Leistungsspannungspegels oder des zweiten Referenzspannungspegels an Knoten N1 festzustellen, und mittels der Bitleitung BLB einen zweiten des Speicherdomänen-Leistungsspannungspegels oder des zweiten Referenzspannungspegels an Knoten N2 festzustellen. Bei einem Schreibvorgang schreibt die Speicherschaltung 100 dadurch einen von zwei möglichen logischen Zuständen oder Werten auf die Bitzelle 110 mittels der Bitleitungen BL und BLB.
In einem nichteinschränkenden Beispiel eines Schreibvorgangs schreibt die Speicherschaltung 100 einen logischen Wert auf die Bitzelle 110, wenn das Signal WD den zweiten Referenzspannungspegel und das Signal WL den Speicherdomänen-Leistungsspannungspegel aufweist. Bei dem Schreibvorgang bewirkt das Signal WD mit dem zweiten Referenzspannungspegel, dass das Logikgatter 125 das Signal WT für den Treiber 123 erzeugt, indem es das Signal DC invertiert, und dass das Logikgatter 126 das Signal WC für den Treiber 124 erzeugt, indem es das Signal DT invertiert. Die Signale DT und DC, die ein ergänzendes Paar sind, bewirken daher, dass bei dem Schreibvorgang eine der Bitleitungen BL oder BLB auf den Speicherdomänen-Leistungsspannungspegel getrieben wird, während die andere der Bitleitungen BL oder BLB auf den zweiten Referenzspannungspegel getrieben wird.
Bei dem Schreibvorgang bewirkt das Signal WL mit dem Speicherdomänen-Leistungsspannungspegel, dass das Bitleitungs-Durchlassgatter 111 die Bitleitung BL mit dem Knoten N1 elektrisch koppelt und dass das Bitleitungs-Durchlassgatter 112 die Bitleitung BLB mit dem Knoten N2 elektrisch koppelt. In dem Schreibvorgang wird der Knoten N1 dadurch auf einen von dem Speicherdomänen-Leistungsspannungspegel oder dem zweiten Referenzspannungspegel getrieben, während der Knoten N2 auf den anderen des Speicherdomänen-Leistungsspannungspegels oder des zweiten Referenzspannungspegels getrieben wird.
Wenn der logische Wert, der bei dem Schreibvorgang auf die Bitzelle 110 geschrieben wird, bewirkt, dass die Bitleitung BL den Knoten N1 auf den Speicherdomänen-Leistungsspannungspegel treibt, wird der Transistor 114 ausgeschaltet, was es dem Knoten N2 erlaubt, durch die Bitleitung BLB auf den zweiten Referenzspannungspegel getrieben zu werden. Wenn der logische Wert, der bei dem Schreibvorgang auf die Bitzelle 110 geschrieben wird, bewirkt, dass die Bitleitung BLB den Knoten N2 auf den Speicherdomänen-Leistungsspannungspegel treibt, wird der Transistor 113 ausgeschaltet, was es dem Knoten N1 erlaubt, durch die Bitleitung BL auf den zweiten Referenzspannungspegel getrieben zu werden.
Durch die Konfiguration der Speicherschaltung 100 wird sichergestellt, dass ein Schreibvorgang auf die Bitzelle 110 die Knoten N1 und N2 jeweils auf einen gewünschten Spannungspegel treibt, indem sichergestellt wird, dass der relevante der Transistoren 113 oder 114 während des Schreibvorgangs ausgeschaltet ist. Da der relevante Transistor während eines Schreibvorgangs ausgeschaltet ist, wird sichergestellt, dass bei einem Schreibvorgang, bei dem ein Übergang im Signal WL einem Übergang im Signal WT oder WC vorangeht, ein gewünschter logischer Wert auf die Bitzelle 110 geschrieben wird. Bei einem Schreibvorgang, bei dem der relevante Transistor nicht ausgeschaltet wird, indem er auf den Speicherdomänen-Leistungsspannungspegel getrieben wird, wenn der relevante Treiber nicht in der Lage ist, den Knoten, der mit der Source des Transistors gekoppelt ist, auf den zweiten Referenzspannungspegel zu treiben, kann ein Schreibfehler auftreten.
Indem während eines Schreibvorgangs eine der Bitleitungen BL oder BLB auf den Speicherdomänen-Leistungsspannungspegel und die andere der Bitleitungen BL oder BLB auf den zweiten Referenzspannungspegel getrieben wird, wird ein Dummy-Lesevorgang nicht benötigt, um die Bitleitungen BL und BLB vor dem Schreibvorgang zu leeren.
Verglichen mit den anderen Ansätzen, bei denen weder die Bitleitung BL noch die Bitleitung BLB selektiv mit dem Speicherdomänen-Leistungsknoten VDDM gekoppelt wird, ist die Speicherschaltung 100 dazu eingerichtet, Schreibfehler und Dummy-Lesevorgänge zu vermeiden. Verglichen mit anderen Ansätzen, bei denen die Bitleitungen BL und BLB mittels Cross-Latched-PMOS-Transistoren oder NMOS-Treibern mit erhöhten Treiberfähigkeiten getrieben werden, weist die Speicherschaltung 100 auch eine kleinere Fläche und einen geringen Gesamtverlust auf.
In einigen Ausführungsformen weist die Speicherschaltung 100 eine Konfiguration auf, die ein oder mehrere Durchlassgatter, Treiber, Logikgatter und/oder Signale auf, die anders sind als jene, die in 1 dargestellt sind, so dass bei einem Schreibvorgang eine der Bitleitungen BL oder BLB anderweitig auf den Speicherdomänen-Leistungsspannungspegel getrieben wird, während die andere der Bitleitungen BL oder BLB auf den zweiten Referenzspannungspegel getrieben wird, wodurch die Vorteile erzielt werden, die oben mit Bezug auf die in 1 dargestellte Ausführungsform beschrieben sind.
Die Eingangsschaltung 130 ist so dazu eingerichtet, dass bei einem oder mehreren Vorgängen außerhalb von Schreibvorgängen wie oben beschrieben die Eingangsschaltung 130 jeweils die Signale DT und DC mit dem zweiten Leistungsspannungspegel erzeugt, während die Signale DTM und DCM jeweils den Speicherdomänen-Leistungsspannungspegel aufweisen. Die Speicherschaltung 100 ist daher so dazu eingerichtet, dass während des einen oder der mehreren Vorgänge außerhalb von Schreibvorgängen die Bitleitung BL durch das Durchlassgatter 121 von dem Speicherdomänen-Leistungsknoten VDDM und durch den Treiber 123 von dem Referenzknoten VSS elektrisch entkoppelt wird, während die Bitleitung BLB durch das Durchlassgatter 122 von dem Speicherdomänen-Leistungsknoten VDDM und durch den Treiber 124 von dem Referenzknoten VSS elektrisch entkoppelt wird.
Dadurch, dass sie während des einen oder der mehreren Vorgänge außerhalb der Schreibvorgänge von dem Speicherdomänen-Leistungsknoten VDDM und dem Referenzknoten VSS elektrisch entkoppelt werden, sind die Bitleitungen BL und BLB jeweils in der Lage, durch eine oder mehrere Schaltungen (nicht gezeigt) mit dem zweiten Leistungsknoten VDD elektrisch gekoppelt und dadurch auf den zweiten Leistungsspannungspegel getrieben oder vorgeladen zu werden. In einigen Ausführungsformen enthalten der eine oder die mehreren Vorgänge außerhalb von Schreibvorgängen einen Lesevorgang oder einen Leerlauf- oder Ruhezustand.
2 ist eine Schaltplan einer Eingangsschaltung 200 entsprechend einigen Ausführungsformen. Die Eingangsschaltung 200 ist als Eingangsschaltung 130 nutzbar, die oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist. Die Eingangsschaltung 200 enthält einen Inverter 210, die NAND-Gatter 220 bis 240 und die Umwandlungsschaltungen 250 und 260. Der Inverter 210 und die NAND-Gatter 220 bis 240 sind jeweils dazu eingerichtet, in einer Leistungsdomäne 270 zu arbeiten, die den zweiten Leistungsspannungspegel aufweist, der oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist. Die Eingangsschaltung 200 ist dazu eingerichtet, die Signale DLAT, BLAT, SCANLATENB, und CKP_WRITE von einer oder mehreren Schaltungen (nicht gezeigt) außerhalb der Eingangsschaltung 200 zu empfangen, und die Signale DC, DCM, DT und DTM zu erzeugen, die auf den Signalen DLAT, BLAT, SCANLATENB und CKP_WRITE basieren.
Der Inverter 210 ist dazu eingerichtet, das Signal DLAT von einer externen Quelle (nicht gezeigt) an dem Eingangsanschluss zu empfangen und ein Signal DLATB an dem Ausgangsanschluss auszugeben. Im Betrieb invertiert der Inverter 210 das Signal DLAT, um das Signal DLATB zu erzeugen.
Das NAND-Gatter 220 ist dazu eingerichtet, das Signal BLAT von einer externen Quelle (nicht gezeigt) an einem ersten Eingangsanschluss und das Signal SCANLATENB von einer externen Quelle (nicht gezeigt) an einem zweiten Eingangsanschluss zu empfangen und ein Signal BLATN an dem Ausgangsanschluss auszugeben. Im Betrieb führt das NAND-Gatter 220 an den Signalen BLAT und SCANLATENB einen NAND-Vorgang durch, um das Signal BLATN zu erzeugen.
Das NAND-Gatter 230 ist dazu eingerichtet, das Signal DLATB an einem ersten Eingangsanschluss, das Signal BLATN an einem zweiten Eingangsanschluss und das Signal CKP_WRITE von einer externen Quelle (nicht gezeigt) an einem dritten Eingangsanschluss zu empfangen und das Signal DC auf der Signalleitung 231 auszugeben. Im Betrieb führt das NAND-Gatter 230 an den Signalen DLATB, BLATN und CKP_WRITE einen NAND-Vorgang durch, um das Signal DC zu erzeugen.
Das NAND-Gatter 240 ist dazu eingerichtet, das Signal DLAT an einem ersten Eingangsanschluss, das Signal BLATN an einem zweiten Eingangsanschluss und das Signal CKP_WRITE an einem dritten Eingangsanschluss zu empfangen und das Signal DT auf der Signalleitung 241 auszugeben. Im Betrieb führt das NAND-Gatter 240 an den Signalen DLAT, BLATN und CKP_WRITE einen NAND-Vorgang durch, um das Signal DT zu erzeugen.
Da der Inverter 210 und die NAND-Gatter 220 bis 240 jeweils dazu eingerichtet sind, in der Leistungsdomäne 270 zu arbeiten, basieren die Signale DLAT, BLAT, SCANLATENB, DLATB, BLATN, CKP_WRITE, DC und DT jeweils auf dem zweiten Leistungsspannungspegel.
Die Umwandlungsschaltung 250 ist dazu eingerichtet, das Signal DC auf der Signalleitung 231 zu empfangen und das Signal DCM auf der Signalleitung 251 zu erzeugen. Die Umwandlungsschaltung 250 ist mit dem Speicherdomänen-Leistungsknoten VDDM elektrisch gekoppelt und dazu eingerichtet, das Signal DCM zu erzeugen, das auf dem Speicherdomänen-Leistungsspannungspegel basiert.
Die Umwandlungsschaltung 250 ist dazu eingerichtet, das Signal DCM zu erzeugen, das mit dem Signal DC synchronisiert ist. In einigen Ausführungsformen enthält das Signal DCM, das mit dem Signal DC synchronisiert ist, das Signal DCM, das eine Verzögerung aufweist, die von der Umwandlungsschaltung 250 eingeführt wurde, wobei die Verzögerung bezogen auf das Timing der Vorgänge der Speicherschaltung 100 unbedeutend ist.
Die Umwandlungsschaltung 250 ist dazu eingerichtet, das Signal DCM zu erzeugen, das auf dem Speicherdomänen-Leistungsspannungspegel basiert. In einigen Ausführungsformen ist die Umwandlungsschaltung 250 dazu eingerichtet, das Signal DCM durch Verschieben einer Spannungspegeleingabe durch das Signal DC von dem zweiten Leistungsspannungspegel auf den Speicherdomänen-Leistungsspannungspegel zu erzeugen.
In der Ausführungsform, die in 2 dargestellt ist, enthält die Umwandlungsschaltung 250 zwei Inverter (nicht gekennzeichnet), die dazu eingerichtet sind,, das Signal DCM zu erzeugen, das auf dem Speicherdomänen-Leistungsspannungspegel basiert und mit dem Signal DC synchronisiert ist. In einigen Ausführungsformen enthält die Umwandlungsschaltung 250 ein oder mehrere andere Schaltungselemente, die geeignet sind, das Signal DCM zu erzeugen, das auf dem Speicherdomänen-Leistungsspannungspegel basiert und mit dem Signal DC synchronisiert ist.
Die Umwandlungsschaltung 260 ist dazu eingerichtet, das Signal DT auf der Signalleitung 241 zu empfangen und das Signal DTM auf der Signalleitung 261 zu erzeugen. Die Umwandlungsschaltung 260 ist mit dem Speicherdomänen-Leistungsknoten VDDM elektrisch gekoppelt und dazu eingerichtet, das Signal DTM zu erzeugen, das auf dem Speicherdomänen-Leistungsspannungspegel basiert.
Die Umwandlungsschaltung 260 ist dazu eingerichtet, das Signal DTM zu erzeugen, das mit dem Signal DT synchronisiert ist. In einigen Ausführungsformen enthält das Signal DTM, das mit dem Signal DT synchronisiert ist, das Signal DTM, das eine Verzögerung aufweist, die von der Umwandlungsschaltung 260 eingeführt wurde, wobei die Verzögerung bezogen auf das Timing der Vorgänge der Speicherschaltung 100 unbedeutend ist.
Die Umwandlungsschaltung 260 ist dazu eingerichtet, das Signal DTM zu erzeugen, das auf dem Speicherdomänen-Leistungsspannungspegel basiert. In einigen Ausführungsformen ist die Umwandlungsschaltung 260 dazu eingerichtet, das Signal DTM durch Verschieben einer Spannungspegeleingabe durch das Signal DT von dem zweiten Leistungsspannungspegel auf den Speicherdomänen-Leistungsspannungspegel zu erzeugen.
In der Ausführungsform, die in 2 dargestellt ist, enthält die Umwandlungsschaltung 260 zwei Inverter (nicht gekennzeichnet), die dazu eingerichtet sind, das Signal DTM zu erzeugen, das auf dem Speicherdomänen-Leistungsspannungspegel basiert und mit dem Signal DT synchronisiert ist. In einigen Ausführungsformen enthält die Umwandlungsschaltung 260 ein oder mehrere andere Schaltungselemente, die geeignet sind, das Signal DTM zu erzeugen, das auf dem Speicherdomänen-Leistungsspannungspegel basiert und mit dem Signal DT synchronisiert ist.
Durch die Konfiguration der Eingangsschaltung 200 ist das NAND-Gatter 230 dazu eingerichtet, das Signal DC als eine invertierte Version des Signals DLATB, wie durch die Signale BLATN und CKP_WRITE aktiviert, zu erzeugen. Durch die Konfiguration der Eingangsschaltung 200 ist das NAND-Gatter 240 dazu eingerichtet, das Signal DT als eine nichtinvertierte Version des Signals DLAT, wie durch die Signale BLATN und CKP_WRITE aktiviert, zu erzeugen.
Die Eingangsschaltung 200 ist daher dazu eingerichtet, die Signale DC und DT als ein ergänzendes Paar zu erzeugen. Da das Signal DCM mit dem Signal DC und das Signal DTM mit dem Signal DT synchronisiert ist, ist die Eingangsschaltung 200 dazu eingerichtet, die Signale DCM und DTM als ein ergänzendes Paar zu erzeugen.
Bei einem Schreibvorgang ermöglichen die Signale BLAT, SCANLAT ENB, und CKP_WRITE daher die Erzeugung der Signale DC, DCM, DT, und DTM, die in der Schaltung 100 nutzbar sind, wie oben mit Bezug auf 1 beschrieben.
Bei einem oder mehreren Vorgängen außerhalb von Schreibvorgängen, wie oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben, bewirkt das Signal CKP_WRITE, das den zweiten Referenzspannungspegel aufweist, dass die Signale DC und DT jeweils den zweiten Leistungsspannungspegel aufweisen, und dass die Signale DCM und DTM jeweils den Speicherdomänen-Leistungsspannungspegel aufweisen.
Die Eingangsschaltung 200 ist daher dazu eingerichtet, als Eingangsschaltung 130 der Speicherschaltung 100 nutzbar zu sein, so dass die Vorteile, die oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben sind, erzielt werden können.
3 ist ein Flussdiagramm eines Verfahrens 300 zum Schreiben auf eine Bitzelle entsprechend einer oder mehreren Ausführungsformen. In einigen Ausführungsformen ist das Verfahren 300 umgesetzt, um auf eine Bitzelle eines SRAM zu schreiben. In einigen Ausführungsformen ist das Verfahren 300 umgesetzt, um auf die Bitzelle 110 der Speicherschaltung 100 zu schreiben, die oben mit Bezug auf 1 beschrieben ist.
In einigen Ausführungsformen werden Vorgänge zusätzlich zu jenen, die in 3 dargestellt sind, vor, zwischen und/oder nach den Vorgängen durchgeführt, die in 3 dargestellt sind. In einigen Ausführungsformen werden die Vorgänge, die in 3 dargestellt sind, ein einer Reihenfolge durchgeführt, die sich von der in 3 dargestellten Reihenfolge unterscheidet.
Bei Vorgang 310 werden eine erste Bitleitung und eine zweite Bitleitung auf einen ersten Spannungspegel getrieben. Der erste Spannungspegel entspricht einer Domäne einer Speicherschaltung außerhalb einer Speicherdomäne. In einigen Ausführungsformen ist die erste Bitleitung die Bitleitung BL, die zweite Bitleitung die Bitleitung BLB, und das Treiben der ersten Bitleitung und der zweiten Bitleitung auf den ersten Spannungspegel enthält das Treiben der Bitleitungen BL und BLB auf den zweiten Leistungsspannungspegel auf dem zweiten Leistungsknoten VDD, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
Bei Vorgang 320 wird die Bitzelle mit der ersten und der zweiten Bitleitung gekoppelt. Die erste Bitleitung und die zweite Bitleitung weisen den ersten Spannungspegel auf. In einigen Ausführungsformen enthält das Koppeln der Bitzelle mit der ersten und der zweiten Bitleitung das Nutzen eines oder mehrerer Bitzellen-Durchlassgatter. In einigen Ausführungsformen enthält das Koppeln der Bitzelle mit der ersten und der zweiten Bitleitung das Koppeln der Bitzelle 110 mit der Bitleitung BL mittels Bitzellen-Durchlassgatter 111 und das Koppeln der Bitzelle 110 mit der Bitleitung BLB mittels Bitzellen-Durchlassgatter 112, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
In einigen Ausführungsformen enthält das Koppeln der Bitzelle mit der ersten und der zweiten Bitleitung das selektive Koppeln der Bitzelle mit einer oder beiden der ersten oder zweiten Bitleitung in Reaktion auf ein Signal, das auf einem Speicherdomänen-Leistungsspannungspegel basiert. In einigen Ausführungsformen enthält das Koppeln der Bitzelle mit der ersten und der zweiten Bitleitung das Koppeln der Bitzelle 110 mit den Bitleitungen BL und BLB in Reaktion auf das Signal WL, das auf dem Speicherdomänen-Leistungsspannungspegel auf dem Speicherdomänen-Leistungsknoten VDDM basiert, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
Bei Vorgang 330 wird eine erste der ersten Bitleitung oder der zweiten Bitleitung auf einen zweiten Spannungspegel getrieben, der höher als der erste Spannungspegel ist. Das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel enthält das Treiben der ersten der ersten oder der zweiten Bitleitung auf eine Betriebsspannung der Bitzelle. In einigen Ausführungsformen enthält das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den Speicherdomänen-Leistungsspannungspegel auf dem Speicherdomänen-Leistungsknoten VDDM, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
In einigen Ausführungsformen enthält das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Steuern eines Bitleitungs-Durchlassgatters, um die erste der ersten oder der zweiten Bitleitung mit einem Leistungsknoten, der die zweite Spannung aufweist, elektrisch zu koppeln. In einigen Ausführungsformen enthält das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Steuern eines der Bitleitungs-Durchlassgatter 121 oder 122, um eine der Bitleitungen BL oder BLB mit dem Speicherdomänen-Leistungsknoten VDDM, der den Speicherdomänen-Spannungspegel aufweist, elektrisch zu koppeln, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
In einigen Ausführungsformen enthält das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Steuern eines Bitleitungs-Durchlassgatters mit einem Signal, das auf dem zweiten Spannungspegel basiert. In einigen Ausführungsformen enthält das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Steuern eines der Bitleitungs-Durchlassgatter 121 oder 122 mit einem der Signale DTM oder DCM, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
In einigen Ausführungsformen enthält das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Steuern eines Bitleitungs-Durchlassgatters mit einem Signal, das einen Übergang aufweist, der hinter einem Übergang in einem Signal, das Durchlassgatter in der Bitzelle steuert, zurückbleibt. In einigen Ausführungsformen enthält das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Steuern eines der Durchlassgatter 121 oder 122 mit einem der Signale WT oder WC, das einen Übergang aufweist, das hinter einem Übergang in einem Signal WL zurückbleibt, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
In einigen Ausführungsformen enthält das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Erzeugen des Signals, das auf dem zweiten Spannungspegel basiert, aus einem Signal, das auf dem ersten Spannungspegel basiert. In einigen Ausführungsformen enthält das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Erzeugen eines der Signale DCM oder DTM, die auf dem Speicherdomänen-Leistungsspannungspegel basieren, aus einem entsprechenden der Signale DC oder DT, die auf dem zweiten Spannungspegel basieren, das oben mit Bezug auf die Speicherschaltung 200 und 2 beschrieben ist.
Bei Vorgang 340 wird in einigen Ausführungsformen ein Bitzellentransistor in Reaktion auf das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel ausgeschaltet. In einigen Ausführungsformen enthält das Ausschalten eines Bitzellentransistors in Reaktion auf das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Ausschalten eines PMOS-Transistors einer SRAM-Bitzelle.
In einigen Ausführungsformen enthält das Ausschalten eines Bitzellentransistors in Reaktion auf das Treiben der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel das Ausschalten eines der Transistoren 113 oder 114 der Bitzelle 110, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
Bei Vorgang 350 wird eine zweite der ersten Bitleitung oder der zweiten Bitleitung auf einen Referenzspannungspegel getrieben, der niedriger als der erste Spannungspegel ist. Das Treiben der zweiten der ersten Bitleitung oder der zweiten Bitleitung auf den Referenzspannungspegel enthält das Treiben der zweiten der ersten Bitleitung oder der zweiten Bitleitung auf einen Referenzspannungspegel der Domäne der Speicherschaltung außerhalb der Speicherdomäne. In einigen Ausführungsformen ist der Referenzspannungspegel der Domäne der Speicherschaltung außerhalb der Speicherdomäne derselbe wie ein Referenzspannungspegel der Speicherdomäne.
In einigen Ausführungsformen enthält das Treiben der zweiten der ersten Bitleitung oder der zweiten Bitleitung auf den Referenzspannungspegel das Treiben eines der Bitleitungen BL oder BLB auf den zweiten Referenzspannungspegel auf dem Referenzknoten VSS, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
In einigen Ausführungsformen enthält das Treiben der zweiten der ersten Bitleitung oder der zweiten Bitleitung auf den Referenzspannungspegel das Steuern eines Treibers, um die zweite der ersten Bitleitung oder der zweiten Bitleitung mit einem Referenzknoten, der die Referenzspannung aufweist, elektrisch zu koppeln. In einigen Ausführungsformen enthält das Treiben der zweiten der ersten Bitleitung oder der zweiten Bitleitung auf den Referenzspannungspegel das Steuern eines der Treiber 123 oder 124, um eine der Bitleitungen BL oder BLB mit dem Referenzknoten VSS, der den zweiten Referenzspannungspegel aufweist, elektrisch zu koppeln, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
In einigen Ausführungsformen enthält das Treiben der zweiten der ersten Bitleitung oder der zweiten Bitleitung auf den Referenzspannungspegel das Steuern eines Treibers mit einem Signal, das auf dem ersten Spannungspegel basiert. In einigen Ausführungsformen enthält das Treiben der zweiten der ersten Bitleitung oder der zweiten Bitleitung auf den Referenzspannungspegel das Steuern eines der Treiber 123 oder 124 mit einem der Signale WT oder WC, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
Bei Vorgang 360 werden in einigen Ausführungsformen die erste Bitleitung und die zweite Bitleitung auf den ersten Spannungspegel zurückgebracht. In einigen Ausführungsformen enthält das Zurückbringen der ersten Bitleitung und der zweiten Bitleitung auf den ersten Spannungspegel das Steuern von Durchlassgattern, um die erste Bitleitung und zweite Bitleitung von einem Leistungsknoten, der den zweiten Spannungspegel aufweist, zu entkoppeln. In einigen Ausführungsformen enthält das Zurückbringen der ersten Bitleitung und der zweiten Bitleitung auf den ersten Spannungspegel das Steuern von Treibern, um die erste Bitleitung und zweite Bitleitung von einem Referenzknoten, der den Referenzspannungspegel aufweist, zu entkoppeln.
In einigen Ausführungsformen enthält das Zurückbringen der ersten Bitleitung und der zweiten Bitleitung auf den ersten Spannungspegel das Steuern der Durchlassgatter 121 und 122, um die Bitleitungen BL und BLB von dem Speicherdomänen-Leistungsknoten VDDM, der den Speicherdomänen-Spannungspegel aufweist, zu entkoppeln, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist. In einigen Ausführungsformen enthält das Zurückbringen der ersten Bitleitung und der zweiten Bitleitung auf den ersten Spannungspegel das Steuern der Treiber 123 und 124, um die Bitleitungen BL und BLB von dem Referenzknoten VSS, der den zweiten Referenzspannungspegel aufweist, zu entkoppeln, das oben mit Bezug auf die Speicherschaltung 100 und 1 beschrieben ist.
In einigen Ausführungsformen enthält das Zurückbringen der ersten Bitleitung und der zweiten Bitleitung auf den ersten Spannungspegel das Steuern von Durchlassgattern und Treibern basierend auf einem Signal, das Vorgängen außerhalb von Schreibvorgängen entspricht. In einigen Ausführungsformen enthält das Zurückbringen der ersten Bitleitung und der zweiten Bitleitung auf den ersten Spannungspegel das Steuern der Durchlassgatter 121 und 122 und der Treiber 123 und 124 basierend auf dem Signal CKP_WRITE, das oben mit Bezug auf die Speicherschaltung 100 und 1 und die Speicherschaltung 200 und 2 beschrieben ist.
Durch das Treiben einer ersten einer ersten Bitleitung oder einer zweiten Bitleitung auf einen zweiten Spannungspegel, der höher als der erste Spannungspegel ist, und das Treiben einer zweiten der ersten Bitleitung oder der zweiten Bitleitung auf einen Referenzspannungspegel, stellt das Verfahren 300 sicher, dass ein gewünschter logischer Wert auf eine Bitzelle geschrieben wird. Das Verfahren 300 stellt somit eine verbesserte Zuverlässigkeit und weniger Verlust im Vergleich zu Ansätzen bereit, bei denen eine Bitleitung nicht auf einen zweiten Spannungspegel getrieben wird, der höher als ein erster Spannungspegel ist, wie oben mit Bezug auf die Speicherschaltung 100 beschrieben.
In einigen Ausführungsformen umfasst eine Schaltung eine Bitleitung, einen Leistungsknoten mit einem ersten Leistungsspannungspegel, einen Referenzknoten mit einem Referenzspannungspegel, ein Durchlassgatter, das zwischen der Bitleitung und dem Leistungsknoten gekoppelt ist und einen Treiber, der zwischen der Bitleitung und dem Referenzknoten gekoppelt ist. Das Durchlassgatter ist dazu eingerichtet, die Bitleitung in Reaktion auf ein erstes Signal mit dem Leistungsknoten zu koppeln, wobei das erste Signal auf dem ersten Leistungsspannungspegel basiert, und der Treiber ist dazu eingerichtet, die Bitleitung in Reaktion auf ein zweites Signal mit dem Referenzknoten zu koppeln, wobei das zweite Signal auf einem zweiten Leistungsspannungspegel zwischen dem Referenzspannungspegel und dem ersten Leistungsspannungspegel basiert.
In einigen Ausführungsformen umfasst eine Speicherschaltung einen Referenzknoten mit einem Referenzspannungspegel, einen Speicherdomänen-Leistungsknoten mit einem Speicherdomänen-Leistungsspannungspegel, eine erste Bitleitung, eine zweite Bitleitung und eine Bitzelle. Die Bitzelle umfasst ein erstes Bitzellen-Durchlassgatter, das dazu eingerichtet ist, die Bitzelle selektiv mit der ersten Bitleitung zu koppeln, und ein zweites Bitzellen-Durchlassgatter, das dazu eingerichtet ist, die Bitzelle selektiv mit der zweiten Bitleitung zu koppeln. Eine Treiberschaltung umfasst ein erstes Bitleitungs-Durchlassgatter, ein zweites Bitleitungs-Durchlassgatter, einen ersten Treiber und einen zweiten Treiber. Die Bitzelle ist dazu eingerichtet, bei dem Speicherdomänen-Leistungspegel zu arbeiten, das erste Bitleitungs-Durchlassgatter ist dazu eingerichtet, die erste Bitleitung selektiv mit dem Speicherdomänen-Leistungsknoten zu koppeln, das zweite Bitleitungs-Durchlassgatter ist dazu eingerichtet, die zweite Bitleitung selektiv mit dem Speicherdomänen-Leistungsknoten zu koppeln, der erste Treiber ist dazu eingerichtet, die erste Bitleitung selektiv mit dem Referenzknoten zu koppeln, und der zweite Treiber ist dazu eingerichtet, die zweite Bitleitung selektiv mit dem Referenzknoten zu koppeln.
In einigen Ausführungsformen umfasst das Verfahren zum Schreiben auf eine Bitzelle das Koppeln der Bitzelle mit einer ersten Bitleitung und mit einer zweiten Bitleitung, wobei die erste und die zweite Bitleitung einen ersten Spannungspegel aufweisen, das Treiben einer ersten der ersten Bitleitung oder der zweiten Bitleitung auf einen zweiten Spannungspegel, der höher als der erste Spannungspegel ist, wobei der zweite Spannungspegel einer Betriebsspannung der Bitzelle entspricht, und das Treiben einer zweiten der ersten Bitleitung oder der zweiten Bitleitung auf einen Referenzspannungspegel, der niedriger als der erste Spannungspegel ist.
Das Vorgenannte umreißt Merkmale mehrerer Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung ohne weiteres als Grundlage zum Konstruieren oder Ändern anderer Prozesse und Strukturen nutzen kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Substitutionen und Änderungen hiervon vornehmen kann, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims

Schaltung, umfassend: eine Bitleitung; einen Leistungsknoten mit einem ersten Leistungsspannungspegel; einen Referenzknoten mit einem Referenzspannungspegel; ein Durchlassgatter, das zwischen der Bitleitung und dem Leistungsknoten gekoppelt ist; und einen Treiber, der zwischen der Bitleitung und dem Referenzknoten gekoppelt ist; wobei: das Durchlassgatter dazu eingerichtet ist, die Bitleitung in Reaktion auf ein erstes Signal mit dem Leistungsknoten zu koppeln, wobei das erste Signal auf dem ersten Leistungsspannungspegel basiert; und der Treiber dazu eingerichtet ist, die Bitleitung in Reaktion auf ein zweites Signal mit dem Referenzknoten zu koppeln, wobei das zweite Signal auf einem zweiten Leistungsspannungspegel zwischen dem Referenzspannungspegel und dem ersten Leistungsspannungspegel basiert.
Schaltung nach Anspruch 1, ferner umfassend: eine Eingangsschaltung, die dazu eingerichtet ist, das erste Signal aus einem dritten Signal zu erzeugen, wobei das dritte Signal auf dem zweiten Leistungsspannungspegel basiert.
Schaltung nach Anspruch 2, wobei die Eingangsschaltung Folgendes enthält: ein NAND-Gatter, das dazu eingerichtet ist, das dritte Signal basierend auf drei Eingangssignalen zu erzeugen.
Schaltung nach einem der vorhergehenden Ansprüche, wobei: der erste Leistungsspannungspegel ein Leistungsspannungspegel einer Speicherdomäne einer Speicherschaltung ist.
Schaltung nach einem der vorhergehenden Ansprüche, ferner umfassend: eine zweite Bitleitung; ein zweites Durchlassgatter, das zwischen der zweiten Bitleitung und dem Leistungsknoten gekoppelt ist; und einen zweiten Treiber, der zwischen der zweiten Bitleitung und dem Referenzknoten gekoppelt ist; wobei: das zweite Durchlassgatter dazu eingerichtet ist, die zweite Bitleitung in Reaktion auf ein drittes Signal mit dem Leistungsknoten zu koppeln, wobei das dritte Signal auf dem ersten Leistungsspannungspegel basiert; und der zweite Treiber dazu eingerichtet ist, die zweite Bitleitung in Reaktion auf ein viertes Signal mit dem Referenzknoten zu koppeln, wobei das vierte Signal auf dem zweiten Leistungsspannungspegel basiert.
Schaltung nach Anspruch 5, ferner umfassend: eine Eingangsschaltung, die dazu eingerichtet ist, bei einem Schreibvorgang das erste Signal und das dritte Signal als ein ergänzendes Paar zu erzeugen.
Schaltung nach Anspruch 6, wobei: außerhalb des Schreibvorgangs die Eingangsschaltung dazu eingerichtet ist, das erste Signal, das einen ersten logischen Zustand aufweist, und das dritte Signal, das den ersten logischen Zustand aufweist, zu erzeugen; das erste Durchlassgatter dazu eingerichtet ist, die erste Bitleitung von dem Leistungsknoten basierend auf dem ersten Signal mit dem ersten logischen Zustand zu entkoppeln; und das zweite Durchlassgatter dazu eingerichtet ist, die zweite Bitleitung von dem Leistungsknoten basierend auf dem dritten Signal mit dem ersten logischen Zustand zu entkoppeln.
Schaltung nach einem der vorhergehenden Ansprüche 5 bis 7, ferner umfassend: eine Eingangsschaltung, die dazu eingerichtet ist, ein fünftes Signal und ein sechstes Signal zu erzeugen; wobei: das fünfte und das sechste Signal auf dem zweiten Leistungsspannungspegel basieren; das erste und das vierte Signal auf dem sechsten Signal basieren; und das zweite und das dritte Signal auf dem fünften Signal basieren.
Schaltung nach einem der vorhergehenden Ansprüche, wobei: der erste Leistungsspannungspegel um mindestens 350 Millivolt (mV) größer als der zweite Leistungsspannungspegel ist.
Speicherschaltung, umfassend: einen Referenzknoten mit einem Referenzspannungspegel; einen Speicherdomänen-Leistungsknoten mit einem Speicherdomänen-Leistungsspannungspegel; eine erste Bitleitung; eine zweite Bitleitung; eine Bitzelle, einschließlich: eines ersten Bitzellen-Durchlassgatters, das dazu eingerichtet ist, die Bitzelle selektiv mit der ersten Bitleitung zu koppeln; und eines zweiten Bitzellen-Durchlassgatters, das dazu eingerichtet ist, die Bitzelle selektiv mit der zweiten Bitleitung zu koppeln; und eine Treiberschaltung, umfassend ein erstes Bitleitungs-Durchlassgatter, ein zweites Bitleitungs-Durchlassgatter, einen ersten Treiber und einen zweiten Treiber; wobei: die Bitzelle dazu eingerichtet ist, bei dem Speicherdomänen-Leistungspegel zu arbeiten; das erste Bitzellen-Durchlassgatter dazu eingerichtet ist, die erste Bitleitung selektiv mit dem Speicherdomänen-Leistungsknoten zu koppeln; das zweite Bitzellen-Durchlassgatter dazu eingerichtet ist, die zweite Bitleitung selektiv mit dem Speicherdomänen-Leistungsknoten zu koppeln; der erste Treiber dazu eingerichtet ist, die erste Bitleitung selektiv mit dem Referenzknoten zu koppeln; der zweite Treiber dazu eingerichtet ist, die zweite Bitleitung selektiv mit dem Referenzknoten zu koppeln.
Speicherschaltung nach Anspruch 10, ferner umfassend: eine Eingangsschaltung, die dazu eingerichtet ist, während eines Vorgangs zum Schreiben eines ersten logischen Werts auf die Bitzelle das erste Bitleitungs-Durchlassgatter zu steuern, um die erste Bitleitung mit dem Speicherdomänen-Leistungsknoten zu koppeln, und den zweiten Treiber zu steuern, um die zweite Bitleitung mit dem Referenzknoten zu koppeln, und während eines Vorgangs zum Schreiben eines zweiten logischen Werts auf die Bitzelle das zweite Bitleitungs-Durchlassgatter zu steuern, um die zweite Bitleitung mit dem Speicherdomänen-Leistungsknoten zu koppeln, und den ersten Treiber zu steuern, um die zweite Bitleitung mit dem Referenzknoten zu koppeln; wobei sich der zweite logische Wert von dem ersten logischen Wert unterscheidet.
Speicherschaltung nach Anspruch 11, wobei: die Eingangsschaltung dazu eingerichtet ist, außerhalb des Vorgangs zum Schreiben des ersten logischen Werts und außerhalb des Vorgangs zum Schreiben des zweiten logischen Werts das erste Bitleitungs-Durchlassgatter zu steuern, um die erste Bitleitung von dem Speicherdomänen-Leistungsknoten zu entkoppeln, und das zweite Bitleitungs-Durchlassgatter zu steuern, um die zweite Bitleitung von dem Speicherdomänen-Leistungsknoten zu entkoppeln.
Schaltung nach einem der vorhergehenden Ansprüche 10 bis 12, wobei der erste Treiber und der zweite Treiber dazu eingerichtet sind, in einer Leistungsdomäne zu arbeiten, die einen Leistungsspannungspegel aufweist, der um mindestens 350 Millivolt (mV) niedriger ist als der Speicherdomänen-Leistungsspannungspegel.
Verfahren zum Schreiben auf eine Bitzelle, umfassend: Koppeln der Bitzelle mit einer ersten Bitleitung und einer zweiten Bitleitung, wobei die erste und die zweite Bitleitung einen ersten Spannungspegel aufweisen; Einstellen einer ersten der ersten Bitleitung oder der zweiten Bitleitung auf einen zweiten Spannungspegel, der höher als der erste Spannungspegel ist, wobei der zweite Spannungspegel einer Betriebsspannung der Bitzelle entspricht; und Einstellen einer zweiten der ersten Bitleitung oder der zweiten Bitleitung auf einen Referenzspannungspegel, der niedriger als der erste Spannungspegel ist.
Verfahren nach Anspruch 14, wobei das Einstellen der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel Folgendes enthält: Steuern eines p-Typ-Metalloxid-Halbleiter-(PMOS-)Transistors mit einem ersten Signal, das auf dem zweiten Spannungspegel basiert.
Verfahren nach Anspruch 14 oder 15, wobei das Einstellen der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel ferner Folgendes enthält: Erzeugen des ersten Signals aus einem zweiten Signal, das auf dem ersten Spannungspegel basiert.
Verfahren nach Anspruch 16, wobei das Einstellen der zweiten der ersten Bitleitung oder der zweiten Bitleitung auf den Referenzspannungspegel Folgendes enthält: Steuern einem n-Typ-Metalloxid-Halbleiter-(NMOS-)Transistors mit einem dritten Signal basierend auf dem zweiten Signal, wobei das dritte Signal auf dem ersten Spannungspegel basiert.
Verfahren nach einem der vorhergehenden Ansprüche 14 bis 17, ferner umfassend: Vorladen der ersten Bitleitung und der zweiten Bitleitung auf den ersten Spannungspegel; und Zurückbringen der ersten Bitleitung und der zweiten Bitleitung auf den ersten Spannungspegel.
Verfahren nach Anspruch 18, wobei das Zurückbringen der ersten Bitleitung und der zweiten Bitleitung auf den ersten Spannungspegel Folgendes enthält: Entkoppeln der ersten Bitleitung und der zweiten Bitleitung von einem Leistungsknoten, der den zweiten Spannungspegel aufweist.
Verfahren nach einem der vorhergehenden Ansprüche 14 bis 19, ferner umfassend: Ausschalten eines Bitzellentransistors in Reaktion auf das Einstellen der ersten der ersten Bitleitung oder der zweiten Bitleitung auf den zweiten Spannungspegel.