[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101053532B1 - 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법 - Google Patents

반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법 Download PDF

Info

Publication number
KR101053532B1
KR101053532B1 KR1020090093577A KR20090093577A KR101053532B1 KR 101053532 B1 KR101053532 B1 KR 101053532B1 KR 1020090093577 A KR1020090093577 A KR 1020090093577A KR 20090093577 A KR20090093577 A KR 20090093577A KR 101053532 B1 KR101053532 B1 KR 101053532B1
Authority
KR
South Korea
Prior art keywords
pull
driving
data
voltage
power
Prior art date
Application number
KR1020090093577A
Other languages
English (en)
Other versions
KR20110035745A (ko
Inventor
윤태식
이재진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090093577A priority Critical patent/KR101053532B1/ko
Priority to US12/648,983 priority patent/US8339872B2/en
Priority to JP2010046943A priority patent/JP2011076696A/ja
Publication of KR20110035745A publication Critical patent/KR20110035745A/ko
Application granted granted Critical
Publication of KR101053532B1 publication Critical patent/KR101053532B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

메모리 셀에 쓰기 데이터를 전달하는 시간을 개선하고, 메모리 셀의 데이터 유지시간(Data Retention Time)을 향상시킨 반도체 메모리 장치가 개시된다. 이를 위한 반도체 메모리 장치는, 풀업 전원라인 및 풀다운 전원라인을 통해서 공급되는 구동전원으로 비트라인 쌍의 데이터를 감지증폭하여 증폭된 데이터를 메모리 셀에 전달하는 비트라인 감지증폭부와, 액티브 동작모드에서 상기 풀업 및 풀다운 전원라인으로 풀업 구동전압 및 풀다운 구동전압을 공급하고, 프리차지 동작모드에서 메모리 셀이 비활성화 되는 시점까지 풀업 및 풀다운 전원라인으로 풀업 구동전압보다 높은 전압레벨의 오버 드라이빙 전압 및 풀다운 구동전압을 공급하는 비트라인 감지증폭 전원공급부를 구비한다.
Figure R1020090093577
메모리 장치, 메모리 셀, 프리차지, 오버 드라이빙, 비트라인

Description

반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법{SEMICONDUCTOR MEMORY APPARATUS AND METHOD OF DRIVING BIT-LINE SENSE AMPLIFIER}
본 발명은 반도체 메모리 장치에 관한 것으로서, 메모리 셀에 데이터를 전달하는 기술에 관한 것이다.
반도체 메모리 장치 중 디램(Dynamic Random Access Memory, DRAM)은 대표적인 휘발성 메모리(Volatile Memory)이다. 디램(DRAM)의 메모리 셀(Memory Cell)은 셀 트랜지스터 및 셀 캐패시터로 구성된다. 셀 트랜지스터는 셀 캐패시터에 대한 접근을 제어하는 역할을 하고, 셀 캐패시터는 데이터에 대응하는 전하를 저장한다. 즉, 셀 캐패시터에 저장된 전하량에 따라 하이레벨의 데이터 또는 로우레벨의 데이터로 구분된다.
한편, 디램(DRAM)의 메모리 셀은 누설성분에 의해서 셀 캐패시터로 전하가 유입되거나 유출되므로, 주기적으로 해당하는 데이터를 다시 저장해 주어야 한다. 이와 같이 데이터를 정확하게 유지하기 위해 주기적으로 수행하는 동작을 리프레시 동작(Refresh Operation)이라고 한다.
액티브 동작모드(Active Mode)에서 디램(DRAM)의 메모리 셀은 활성화되고, 비트라인 감지증폭회로는 활성화된 메모리 셀에서 전달되는 데이터를 감지하고 증폭하여, 다시 메모리 셀에 전달하게 된다. 또한, 프리차지 동작모드(Precharge Mode)에서 메모리 셀은 비활성화되고 데이터를 유지하게 된다. 즉, 리프레시 동작(Refresh Operation)은 일정한 주기로 액티브 동작 및 프리차지 동작을 반복해서 수행하는 것이라고 기술할 수 있다.
한편, 누설성분이 증가하게 되는 경우, 프리차지 동작 이후에 메모리 셀이 데이터를 신뢰성 있게 유지할 수 있는 데이터 유지시간(Data Retention Time)이 짧아지게 되므로 이를 개선하기 위한 기술이 요구되고 있다.
본 발명은 상기와 같은 기술적 과제를 해결하기 위해 제안된 것으로, 메모리 셀의 데이터 유지시간(Data Retention Time)을 향상시킨 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
또한, 메모리 셀에 쓰기 데이터를 전달하는 시간을 개선하고, 메모리 셀의 데이터 유지시간(Data Retention Time)을 향상시킨 반도체 메모리 장치를 제공하는 것을 다른 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 풀업 전원라인 및 풀다운 전원라인을 통해서 공급되는 구동전원으로 비트라인 쌍의 데이터를 감지증폭하여 증폭된 데이터를 메모리 셀에 전달하는 비트라인 감지증폭부; 및 액티브 동작모드에서 상기 풀업 및 풀다운 전원라인으로 풀업 구동전압 및 풀다운 구동전압을 공급하고, 프리차지 동작모드에서 상기 메모리 셀이 비활성화 되는 시점까지 상기 풀업 및 풀다운 전원라인으로 상기 풀업 구동전압보다 높은 전압레벨의 오버 드라이빙 전압 및 상기 풀다운 구동전압을 공급하는 비트라인 감지증폭 전원공급부;를 구비하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 풀업 전원라인 및 풀다운 전원라인을 통해서 공급되는 구동전원으로 비트라인 쌍의 데이터를 감지증폭하여 증폭된 데이 터를 메모리 셀에 전달하는 비트라인 감지증폭부; 및 데이터 쓰기 동작모드에서 상기 풀업 및 풀다운 전원라인으로 풀업 구동전압 및 풀다운 구동전압을 공급하고, 프리차지 동작모드에서 상기 메모리 셀이 비활성화 되는 시점까지 상기 풀업 및 풀다운 전원라인으로 상기 풀업 구동전압보다 높은 전압레벨의 오버 드라이빙 전압 및 상기 풀다운 구동전압을 공급하는 비트라인 감지증폭 전원공급부;를 구비하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 액티브 동작모드에서 비트라인을 통해서 전달되는 메모리 셀의 읽기 데이터를 감지하여 증폭하고, 상기 읽기 데이터에 대응하는 구동전압으로 상기 메모리 셀에 데이터를 전달하는 단계; 및 프리차지 동작모드에서 상기 메모리 셀이 비활성화 되는 시점까지 상기 구동전압보다 높은 전압레벨의 오버 드라이빙 전압으로 상기 메모리 셀에 데이터를 전달하는 단계;를 포함하는 반도체 메모리 장치의 비트라인 감지증폭회로 구동방법이 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 데이터 쓰기 동작모드에서 쓰기 데이터에 대응하는 구동전압으로 메모리 셀에 데이터를 전달하는 단계; 및 프리차지 동작모드에서 상기 메모리 셀이 비활성화 되는 시점까지 상기 구동전압보다 높은 전압레벨의 오버 드라이빙 전압으로 상기 메모리 셀에 데이터를 전달하는 단계;를 포함하는 반도체 메모리 장치의 비트라인 감지증폭회로 구동방법이 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 프리차지 커맨드에 응답하여 풀업 오버 드라이빙 전원 구동신호를 예정된 시간동안 활성화 시키는 단계; 및 상기 풀업 오버 드라이빙 전원 구동신호의 활성화 구간동안 상기 풀업 전원라인으로 상기 풀업 구동전압보다 높은 전압레벨의 오버 드라이빙 전압을 공급하는 단계;를 포함하는 반도체 메모리 장치의 비트라인 감지증폭회로 구동방법이 제공된다.
본 발명을 적용한 반도체 메모리 장치는 메모리 셀(Memory Cell)이 신뢰성 있게 데이터를 유지할 수 있는 시간, 즉 데이터 유지시간(Data Retention Time)이 개선된다.
또한, 리프레시(Refresh) 주기를 더욱 길게 할 수 있으므로 메모리 셀에 액세스 할 수 있는 시간이 더욱 길어지게 되어 반도체 메모리 장치의 성능이 향상된다.
또한, 데이터 쓰기 커맨드(Write Command) 인가시점 이후에 프리차지 커맨드(Precharge Command)를 인가할 수 있는 시간(tWR)을 짧게 할 수 있으므로, 데이터 쓰기 성능이 향상된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확히 설명하기 위한 간략한 구성만을 포함하고 있다. 참고적으로 반도체 메모리 장치(1)에 저장되는 데이터는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 이때, 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하며, 이진 데이터의 경우 하이레벨은 높은 전압, 로우레벨은 하이레벨보다 낮은 전압으로 정의한다.
도 1을 참조하면, 반도체 메모리 장치(1)는, 비트라인 감지증폭 전원공급부(100)와, 비트라인 감지증폭부(200)를 구비한다.
비트라인 감지증폭부(200)는 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 공급되는 구동전원으로 비트라인 쌍(BL·BLB)의 데이터를 감지증폭하여 증폭된 데이터를 메모리 셀(MN0,C)에 전달한다. 비트라인 감지증폭부(200)는 복수의 PMOS 트랜지스터(MP6,MP7) 및 복수의 NMOS 트랜지스터(MN6,MN7)로 구성되는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier)이다. 따라서 구동전원을 이용하여 차동 입출력단(N11,N12)에 접속된 비트라인 쌍(BL·BLB)의 전압을 감지하고 증폭한다.
비트라인 감지증폭 전원공급부(100)는 액티브 동작모드(Active Mode)에서 풀업 및 풀다운 전원라인(RTO,SB)으로 풀업 구동전압(VINT) 및 풀다운 구동전압(VSS)을 공급하고, 프리차지 동작모드(Precharge Mode)에서 메모리 셀(MN0,C)이 비활성화 되는 시점까지 풀업 및 풀다운 전원라인(RTO,SB)으로 풀업 구동전압(VINT)보다 높은 전압레벨의 오버 드라이빙 전압(VDD) 및 풀다운 구동전압(VSS)을 공급한다. 참고적으로 비트라인 감지증폭 전원공급부(100)는 액티브 동작모드(Active Mode)의 초기 예정된 구간동안 풀업 전원라인(RTO)으로 오버 드라이빙 전압(VDD)을 공급할 수도 있을 것이다.
또한, 비트라인 감지증폭 전원공급부(100)는 데이터 쓰기 동작모드(Write Mode)에서 풀업 및 풀다운 전원라인(RTO,SB)으로 풀업 구동전압(VINT) 및 풀다운 구동전압(VSS)을 공급한다. 또한, 비트라인 감지증폭 전원공급부(100)는 프리차지 동작모드(Precharge Mode)에서 메모리 셀(MN0,C)이 비활성화된 이후에 풀업 및 풀다운 전원라인(RTO,SB)으로 프리차지전압(VINT/2)을 공급한다.
참고적으로 반도체 메모리 장치(1)는 액티브 동작모드(Active Mode)에서 메모리 셀(MN0,C)이 활성화된다. 이때, 비트라인 감지증폭부(200)는 활성화된 메모리 셀(MN0,C)에서 전달되는 데이터를 감지하고 증폭하여, 다시 메모리 셀(MN0,C)에 전달하게 된다.
또한, 프리차지 동작모드(Precharge Mode)에서 메모리 셀(MN0,C)은 비활성화되고 데이터를 유지하게 된다. 이때, 비트라인 쌍(BL·BLB)은 비트라인 프리차지부(MN1,MN2,MN3)에 의해서 프리차지전압(VINT/2)으로 프리차지된다. 본 실시예의 반도체 메모리 장치(1)는 프리차지 동작모드(Precharge Mode)에서 메모리 셀(MN0,C)이 비활성화 되는 시점까지, 비트라인 감지증폭부(200)가 오버 드라이빙 전압(VDD) 및 풀다운 구동전압(VSS)으로 비트라인 쌍(BL·BLB)을 구동한다. 따라 서, 메모리 셀(MN0,C)에 하이레벨의 데이터가 저장되어 있고 비트라인 감지증폭부(200)가 하이레벨의 데이터를 증폭하여 메모리 셀(MN0,C)에 전달한다고 가정한다면, 메모리 셀(MN0,C)은 비활성화 되기 직전까지 풀업 구동전압(VINT)보다 더 높은 레벨의 오버 드라이빙 전압(VDD)으로 데이터를 전달받게 되므로 비활성화 된 상태에서 데이터 유지시간(Data Retention Time)이 향상된다.
또한, 데이터 쓰기 동작모드(Write Mode)에서 메모리 셀(MN0,C)은 활성화 되어 있으며, 데이터 전달 트랜지스터(MN4,MN5)가 턴온(TURN ON) 되어 쓰기 데이터(WRITE DATA)가 비트라인 쌍(BL·BLB)으로 전달된다. 이때, 비트라인 감지증폭부(200)는 비트라인 쌍(BL·BLB)의 쓰기 데이터(WRITE DATA)를 감지하고 증폭하여 메모리 셀(MN0,C)에 전달하게 된다. 이때, 하이레벨의 쓰기 데이터(WRITE DATA)가 전달된다고 가정하면, 비트라인 감지증폭부(200)는 풀업 구동전압(VINT)으로 쓰기 데이터(WRITE DATA)를 메모리 셀(MN0,C)에 전달하게 된다. 이후에 프리차지 동작모드(Precharge Mode)에서 메모리 셀(MN0,C)은 비활성화 되기 직전까지 풀업 구동전압(VINT)보다 더 높은 레벨의 오버 드라이빙 전압(VDD)으로 데이터를 전달받게 된다. 이로 인하여, 데이터 쓰기 커맨드(Write Command) 인가시점 이후에 프리차지 커맨드(Precharge Command)를 인가할 수 있는 시간(tWR)을 단축시킬 수 있게 된다. 특히 하이레벨의 데이터는 로우레벨의 데이터에 비해서 쓰기시간이 더욱 오래 소요되는데 본 방식을 통해서 하이레벨의 데이터의 쓰기시간이 단축되므로 데이터 쓰기시간이 향상된다. 또한, 메모리 셀(MN0,C)이 비활성화 된 상태에서 데이터를 유지할 수 있는 시간도 향상된다.
메모리 셀(MN0,C)이 활성화 된다는 것은 워드라인(WL)을 통해서 전달되는 제어전압에 의해서 셀 트랜지스터(MN0)가 턴온(TURN ON) 되어, 셀 캐패시터(C)와 정 비트라인(BL) 사이가 전기적으로 연결된다는 것을 의미한다. 또한, 메모리 셀(MN0,C)이 비활성화 된다는 것은 셀 트랜지스터(MN0)가 턴오프(TURN OFF) 된다는 것을 의미한다. 또한, 반도체 메모리 장치(1)는 액티브 커맨드(Active Command), 프리차지 커맨드(Precharge Command), 데이터 쓰기 커맨드(Write Command)에 의해서 해당 동작모드로 진입하게 되는데, 일반적으로 커맨드 인가 시점으로부터 예정된 시간 이후에 실질적으로 해당 동작모드로 진입하게 된다. 또한, 반도체 메모리 장치(1)는 액티브 커맨드(Active Command)와 프리차지 커맨드(Precharge Command) 사이에 데이터 쓰기 커맨드(Write Command) 또는 데이터 읽기 커맨드(Read Command)가 인가되어 데이터 쓰기 동작 또는 데이터 읽기 동작을 수행하게 된다.
한편, 비트라인 감지증폭 전원공급부(100)는 전원구동신호 생성부(110)와, 전원 구동부(120)로 구성된다.
전원구동신호 생성부(110)는 액티브 펄스신호(SA_ACTBP), 프리차지 펄스신호(SA_PCGP), 프리차지 펄스신호(SA_PCGP)보다 활성화 시점이 빠른 내부 커맨드 신호(BK_CMDB)에 응답하여 각각 예정된 구간동안 활성화 되는 풀업 전원 구동신호(SAP2), 풀다운 전원 구동신호(SAN), 풀업 오버 드라이빙 전원 구동신호(SAP1)를 생성한다. 여기에서 풀업 오버 드라이빙 전원 구동신호(SAP1)는 내부 커맨드 신호(BK_CMDB)의 활성화 시점에 활성화 되는 신호이다. 또한, 액티브 펄스신 호(SA_ACTBP)는 액티브 커맨드(Active Command) 인가시점으로부터 예정된 시간 이후에 활성화 되는 신호이고, 프리차지 펄스신호(SA_PCGP)는 프리차지 커맨드(Precharge Command) 인가시점으로부터 예정된 시간 이후에 활성화 되는 신호이다.
전원 구동부(120)는 풀업 전원 구동신호(SAP2)에 응답하여 풀업 전원라인(RTO)으로 풀업 구동전압(VINT)을 구동한다. 또한, 풀업 오버 드라이빙 전원 구동신호(SAP1)에 응답하여 풀업 전원라인(RTO)으로 오버 드라이빙 전압(VDD)을 구동한다. 또한, 풀다운 전원 구동신호(SAN)에 응답하여 풀다운 전원라인(SB)으로 풀다운 구동전압(VSS)을 구동한다. 또한, 프리차지신호(BLEQ)에 응답하여 풀업 및 풀다운 전원라인(RTO,SB)을 프리차지전압(VINT/2)으로 프리차지한다.
도 2는 비트라인 감지증폭 전원공급부의 전원구동신호 생성부(110)에 대한 회로도이며, 도 3은 전원구동신호 생성부(110)의 내부동작을 나타낸 타이밍 다이어그램이다.
도 2 및 도 3을 참조하여 전원구동신호 생성부(110)의 세부구성 및 주요동작을 살펴보면 다음과 같다. 여기에서 타이밍 다이어그램의 'R1ACB','PCGDLY1','R2ACB' 는 전원구동신호 생성부(110)의 동작과는 직접적인 관련이 없으므로 자세한 설명은 생략한다.
액티브 신호(ACTCMD)는 액티브 커맨드(Active Command)가 인가되면 하이레벨로 활성화 되고, 프리차지 커맨드(Precharge Command)가 인가되면 로우레벨로 비활 성화 되는 신호이다.
내부 커맨드 신호(BK_CMDB)는 액티브 신호(ACTCMD)를 버퍼링하여 반전시킨 신호이다.
액티브 펄스신호(SA_ACTBP)는 액티브 커맨드(Active Command) 인가시점으로부터 예정된 시간 이후에 로우레벨로 펄싱하는 신호이다.
프리차지 펄스신호(SA_PCGP)는 프리차지 커맨드(Precharge Command) 인가시점으로부터 예정된 시간 이후에 하이레벨로 펄싱하는 신호이다. 이때, 프리차지 커맨드(Precharge Command)의 인가시점을 기준으로 살펴보면, 내부 커맨드 신호(BK_CMDB)는 프리차지 펄스신호(SA_PCGP)보다 더 빠른 시점에 활성화 되는 신호임을 확인할 수 있다.
도 2를 참조하면, 전원구동신호 생성부(110)는 내부제어신호 생성부(210)와, 복수의 지연부(221,222,223)와, 신호 조합부(230)로 구성된다.
내부제어신호 생성부(210)는 액티브 펄스신호(SA_ACTBP) 및 프리차지 펄스신호(SA_PCGP)에 응답하여 출력단(N0)을 풀업 및 풀다운 구동하여 제1 노드(N1)의 전압레벨을 결정하게 된다.
복수의 지연부(221,222,223)는 제1 노드(N1)에서 출력되는 신호를 각각 지연시켜 제1 지연신호(SAE_12), 제2 지연신호(SAE_N), 제3 지연신호(OVDD)를 출력한다. 제1 지연부(221) 및 제2 지연부(222)는 초기의 풀업 전원 구동신호(SAP2) 및 풀다운 전원 구동신호(SAN)의 활성화 시점의 차이를 조절하기 위한 지연값을 가진 다. 또한, 제3 지연부(223)는 오버 드라이빙 시간을 조절하기 위한 지연값을 가진다.
신호 조합부(230)는 제1 지연부(221)에서 출력되는 제1 지연신호(SAE_12), 제2 지연부(222)에서 출력되는 제2 지연신호(SAE_N), 제3 지연부(223)에서 출력되는 제3 지연신호(OVDD)를 조합하여 예정된 구간동안에 활성화 되는 풀업 전원 구동신호(SAP2), 풀다운 전원 구동신호(SAN), 풀업 오버 드라이빙 전원 구동신호(SAP1)를 출력한다.
한편, 신호 조합부(230)의 제1 내지 제3 리피터(INV9,INV10,INV11)에서 출력되는 풀업 전원 구동신호(SAP2), 풀다운 전원 구동신호(SAN), 풀업 오버 드라이빙 전원 구동신호(SAP1)는 제1 내부신호(SAE1B), 제2 내부신호(SAE2B), 제3 내부신호(SAENB)를 각각 반전시킨 신호이므로, 타이밍 다이어그램에서 제1 내부신호(SAE1B), 제2 내부신호(SAE2B), 제3 내부신호(SAENB)의 변화만을 도시하였다.
도 3의 타이밍 다이어그램을 참조하면, 오버 드라이빙 구간을 결정하는 제1 내부신호(SAE1B)는 제1 오버 드라이빙 구간(OVERDRIVE PERIOD1)에서 로우레벨로 활성화 되고, 그 이후에 제2 오버 드라이빙 구간(OVERDRIVE PERIOD2)에서 다시 로우레벨로 활성화 된다. 특히 제2 오버 드라이빙 구간(OVERDRIVE PERIOD2)은 내부 커맨드 신호(BK_CMDB)의 활성화 시점부터 시작된다.
도 4는 도 1의 반도체 메모리 장치의 동작모드에 따른 내부신호의 전압변화를 나타낸 도면이다.
도 4 및 도 1을 참조하여 동작모드에 따른 내부신호의 변화를 설명하기로 한다. 메모리 셀(MN0,C)에 로우레벨의 데이터가 저장되고 있고, 하이레벨의 쓰기 데이터(WRITE DATA)가 전달되는 경우를 가정하고 설명한다.
우선, 액티브 커맨드(ACTIVE CMD)가 인가되면, 메모리 셀(MN0,C)이 활성화 되므로 메모리 셀(MN0,C)과 정 비트라인(BL)과의 전하교환(Charge Share)이 발생하게 된다. 로우레벨의 데이터가 저장되어 있으므로 정 비트라인(BL)의 전압레벨은 하강하게 된다.
다음으로, 비트라인 감지증폭부(200)는 비트라인 쌍(BL·BLB)의 전압차이(ΔV)를 감지증폭하여 비트라인 쌍(BL·BLB)을 풀업 구동전압(VINT) 및 풀다운 구동전압(VSS)으로 구동하게 된다. 이때, 증폭시간을 단축시키기 위해서 오버 드라이빙 전압(VDD)을 이용한다. 이때의 오버 드라이빙(OVERDRIVING1)을 통해서 액티브 커맨드(Active Command) 인가시점으로부터 데이터 쓰기 커맨드(WRITE CMD)가 인가될 수 있는 시간(tRCD)을 단축시킬 수 있다.
다음으로, 데이터 쓰기 커맨드(WRITE CMD)가 인가되면, 하이레벨의 쓰기 데이터(WRITE DATA)가 비트라인 쌍(BL·BLB)으로 전달되므로 정 비트라인(BL) 및 부 비트라인(BLB)의 전압레벨이 반대로 변경된다. 이때, 비트라인 감지증폭부(200)는 정 비트라인(BL)을 풀업 구동전압(VINT)으로 구동하고, 부 비트라인(BLB)을 풀다운 구동전압(VSS)으로 구동한다.
다음으로, 프리차지 커맨드(PRECHARGE CMD)가 인가되면, 비트라인 감지증폭부(200)는 메모리 셀(MN0,C)이 비활성화 되는 시점까지 정 비트라인(BL)을 오버 드 라이빙 전압(VDD)으로 구동하게 된다. 이때의 오버 드라이빙(OVERDRIVING2)을 통해서 데이터 쓰기 커맨드(WRITE CMD) 인가시점으로부터 프리차지 커맨드(PRECHARGE CMD)가 인가될 수 있는 시간(tWR)을 단축시킬 수 있다.
참고적으로, 정 비트라인(BL) 및 부 비트라인(BLB)을 프리차지 하고, 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 프리차지 하기 위한 제어신호인 프리차지신호(BLEQ)의 활성화 시점은 메모리 셀(MN0,C)의 비활성화 시점, 즉 워드라인(WL)의 비활성화 시점과의 조율을 통해서 조절되는 것이 바람직할 것이다.
상술한 바와 같이 본 실시예에 따른 반도체 메모리 장치는, 액티브 동작모드(Active Mode) 및 데이터 쓰기 동작모드(Write Mode)에서 데이터에 대응하는 구동전압으로 메모리 셀에 데이터를 전달하고, 프리차지 동작모드(Precharge Mode)에서 메모리 셀이 비활성화 되는 시점까지 구동전압보다 높은 전압레벨의 오버 드라이빙 전압으로 메모리 셀에 상기 데이터를 전달하도록 구성되어 있다.
즉, 비트라인 감지증폭부는 액티브 동작모드(Active Mode)에서 비트라인을 통해서 전달되는 메모리 셀의 읽기 데이터를 감지하여 증폭하고, 읽기 데이터에 대응하는 구동전압으로 메모리 셀에 데이터를 전달하는 단계와, 프리차지 동작모드(Precharge Mode)에서 메모리 셀이 비활성화 되는 시점까지 구동전압보다 높은 전압레벨의 오버 드라이빙 전압으로 메모리 셀에 데이터를 전달하는 단계를 통해서 구동되며, 이를 통해서 데이터 유지시간(Data Retention Time)을 향상시킬 수 있 다.
또한, 비트라인 감지증폭부는 데이터 쓰기 동작모드(Write Mode)에서 쓰기 데이터에 대응하는 구동전압으로 메모리 셀에 데이터를 전달하는 단계와, 프리차지 동작모드(Precharge Mode)에서 메모리 셀이 비활성화 되는 시점까지 구동전압보다 높은 전압레벨의 오버 드라이빙 전압으로 메모리 셀에 데이터를 전달하는 단계를 통해서 구동되며, 이를 통해서 메모리 셀에 데이터를 전달하는 시간과 데이터 유지시간(Data Retention Time)을 향상시킬 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2는 비트라인 감지증폭 전원공급부의 전원구동신호 생성부에 대한 회로도이다.
도 3은 전원구동신호 생성부의 내부동작을 나타낸 타이밍 다이어그램이다.
도 4는 도 1의 반도체 메모리 장치의 동작모드에 따른 내부신호의 전압변화를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명
100 : 비트라인 감지증폭 전원 공급부
120 : 전원 구동부
200 : 비트라인 감지증폭부
210 : 내부제어신호 생성부
221 : 제1 지연부
222 : 제2 지연부
223 : 제3 지연부
230 : 신호 조합부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (13)

  1. 풀업 전원라인 및 풀다운 전원라인을 통해서 공급되는 구동전원으로 비트라인 쌍의 데이터를 감지증폭하여 증폭된 데이터를 메모리 셀에 전달하는 비트라인 감지증폭부; 및
    액티브 동작모드에서 상기 풀업 전원라인으로 풀업 구동전압을 공급하고 상기 풀다운 전원라인으로 풀다운 구동전압을 공급하며, 프리차지 동작모드에서 상기 메모리 셀이 비활성화 되는 시점까지 상기 풀업 전원라인으로 상기 풀업 구동전압보다 높은 전압레벨의 오버 드라이빙 전압을 공급하고 상기 풀다운 전원라인으로 상기 풀다운 구동전압을 공급하는 비트라인 감지증폭 전원공급부;
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 비트라인 감지증폭 전원공급부는,
    상기 프리차지 동작모드에서 상기 메모리 셀이 비활성화된 이후에 상기 풀업 및 풀다운 전원라인으로 프리차지전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 비트라인 감지증폭 전원공급부는,
    액티브 펄스신호, 프리차지 펄스신호 및 상기 프리차지 펄스신호보다 활성화 시점이 빠른 내부 커맨드 신호에 응답하여 각각 예정된 구간동안 활성화 되는 풀업 전원 구동신호, 풀다운 전원 구동신호 및 풀업 오버 드라이빙 전원 구동신호를 생성하는 전원구동신호 생성부; 및
    상기 풀업 전원 구동신호에 응답하여 상기 풀업 구동전압을 구동하고, 상기 풀업 오버 드라이빙 전원 구동신호에 응답하여 상기 오버 드라이빙 전압을 구동하며, 상기 풀다운 전원 구동신호에 응답하여 상기 풀다운 구동전압을 구동하는 전원 구동부;를 포함하며,
    상기 풀업 오버 드라이빙 전원 구동신호는 상기 내부 커맨드 신호의 활성화 시점에 활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 액티브 펄스신호는 액티브 커맨드 인가시점으로부터 예정된 시간 이후에 활성화 되는 신호이고, 상기 프리차지 펄스신호는 프리차지 커맨드 인가시점으로부터 예정된 시간 이후에 활성화 되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  5. 풀업 전원라인 및 풀다운 전원라인을 통해서 공급되는 구동전원으로 비트라인 쌍의 데이터를 감지증폭하여 증폭된 데이터를 메모리 셀에 전달하는 비트라인 감지증폭부; 및
    데이터 쓰기 동작모드에서 상기 풀업 전원라인으로 풀업 구동전압을 공급하고 상기 풀다운 전원라인으로 풀다운 구동전압을 공급하며, 프리차지 동작모드에서 상기 메모리 셀이 비활성화 되는 시점까지 상기 풀업 전원라인으로 상기 풀업 구동전압보다 높은 전압레벨의 오버 드라이빙 전압을 공급하고 상기 풀다운 전원라인으로 상기 풀다운 구동전압을 공급하는 비트라인 감지증폭 전원공급부;
    를 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 비트라인 감지증폭 전원공급부는,
    상기 프리차지 동작모드에서 상기 메모리 셀이 비활성화된 이후에 상기 풀업 및 풀다운 전원라인으로 프리차지전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 액티브 동작모드에서 비트라인을 통해서 전달되는 메모리 셀의 읽기 데이터 를 감지하여 증폭하고, 상기 읽기 데이터에 대응하는 구동전압으로 상기 메모리 셀에 데이터를 전달하는 단계; 및
    프리차지 동작모드에서 상기 메모리 셀이 비활성화 되는 시점까지 상기 구동전압보다 높은 전압레벨의 오버 드라이빙 전압으로 상기 메모리 셀에 데이터를 전달하는 단계;
    를 포함하는 반도체 메모리 장치의 비트라인 감지증폭회로 구동방법.
  8. 제7항에 있어서,
    상기 읽기 데이터는 하이레벨 및 로우레벨의 데이터 중 하이레벨의 데이터인 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭회로 구동방법.
  9. 데이터 쓰기 동작모드에서 쓰기 데이터에 대응하는 구동전압으로 메모리 셀에 데이터를 전달하는 단계; 및
    프리차지 동작모드에서 상기 메모리 셀이 비활성화 되는 시점까지 상기 구동전압보다 높은 전압레벨의 오버 드라이빙 전압으로 상기 메모리 셀에 데이터를 전달하는 단계;
    를 포함하는 반도체 메모리 장치의 비트라인 감지증폭회로 구동방법.
  10. 제9항에 있어서,
    상기 쓰기 데이터는 하이레벨 및 로우레벨의 데이터 중 하이레벨의 데이터인 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭회로 구동방법.
  11. 풀업 전원라인을 통해서 공급되는 풀업 구동전압 및 풀다운 전원라인을 통해서 공급되는 풀다운 구동전압을 이용하여 비트라인 쌍의 데이터를 감지증폭하는 비트라인 감지증폭회로의 구동방법에 있어서,
    프리차지 커맨드에 응답하여 풀업 오버 드라이빙 전원 구동신호를 예정된 시간동안 활성화 시키는 단계; 및
    상기 풀업 오버 드라이빙 전원 구동신호의 활성화 구간동안 상기 풀업 전원라인으로 상기 풀업 구동전압보다 높은 전압레벨의 오버 드라이빙 전압을 공급하는 단계;를 포함하며, 상기 풀업 오버 드라이빙 전원 구동신호는, 메모리 셀이 비활성화 되는 시점까지 활성화 되는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭회로 구동방법.
  12. 삭제
  13. 제11항에 있어서,
    상기 풀업 오버 드라이빙 전원 구동신호의 활성화 구간동안 상기 풀다운 전원라인으로 상기 풀다운 구동전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭회로 구동방법.
KR1020090093577A 2009-09-30 2009-09-30 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법 KR101053532B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090093577A KR101053532B1 (ko) 2009-09-30 2009-09-30 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법
US12/648,983 US8339872B2 (en) 2009-09-30 2009-12-29 Semiconductor memory apparatus and method of driving bit-line sense amplifier
JP2010046943A JP2011076696A (ja) 2009-09-30 2010-03-03 半導体メモリ装置及びビットライン感知増幅回路の駆動方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090093577A KR101053532B1 (ko) 2009-09-30 2009-09-30 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법

Publications (2)

Publication Number Publication Date
KR20110035745A KR20110035745A (ko) 2011-04-06
KR101053532B1 true KR101053532B1 (ko) 2011-08-03

Family

ID=43780243

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090093577A KR101053532B1 (ko) 2009-09-30 2009-09-30 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법

Country Status (3)

Country Link
US (1) US8339872B2 (ko)
JP (1) JP2011076696A (ko)
KR (1) KR101053532B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8625373B2 (en) * 2011-12-13 2014-01-07 Advanced Micro Devices, Inc. Voltage shifting sense amplifier for SRAM VMIN improvement
KR20140000010A (ko) 2012-06-22 2014-01-02 삼성전자주식회사 반도체 메모리 장치
US9484917B2 (en) 2012-12-18 2016-11-01 Intel Corporation Digital clamp for state retention
US8922252B2 (en) 2012-12-19 2014-12-30 Intel Corporation Threshold voltage dependent power-gate driver
US9484888B2 (en) 2012-12-19 2016-11-01 Intel Corporation Linear resistor with high resolution and bandwidth
KR101746309B1 (ko) * 2012-12-27 2017-06-12 인텔 코포레이션 동적 전력 및 피크 전류를 낮추기 위한 sram 비트라인과 기입 보조 장치 및 방법과, 듀얼 입력 레벨-쉬프터
US9766678B2 (en) 2013-02-04 2017-09-19 Intel Corporation Multiple voltage identification (VID) power architecture, a digital synthesizable low dropout regulator, and apparatus for improving reliability of power gates
US9755660B2 (en) 2013-02-15 2017-09-05 Intel Corporation Apparatus for generating digital thermometer codes
US8847633B1 (en) 2013-03-08 2014-09-30 Intel Corporation Low voltage swing repeater
KR20150017574A (ko) * 2013-08-07 2015-02-17 에스케이하이닉스 주식회사 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
KR102151181B1 (ko) 2014-09-05 2020-09-02 삼성전자주식회사 메모리 장치와 이를 포함하는 메모리 시스템
KR102259905B1 (ko) * 2014-12-08 2021-06-03 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160069147A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 데이터 감지 증폭기 및 이를 포함하는 메모리 장치
KR20160124582A (ko) * 2015-04-20 2016-10-28 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
KR20170055596A (ko) * 2015-11-11 2017-05-22 에스케이하이닉스 주식회사 반도체 장치
KR20170096391A (ko) * 2016-02-16 2017-08-24 에스케이하이닉스 주식회사 반도체 장치
KR102645776B1 (ko) * 2016-11-18 2024-03-11 에스케이하이닉스 주식회사 저항성 메모리 장치, 이를 위한 리드 회로 및 방법
KR102414690B1 (ko) * 2017-11-30 2022-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치
TWI793437B (zh) * 2020-08-17 2023-02-21 鈺創科技股份有限公司 具有強化存取暨回復架構之動態隨機存取記憶體

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990075833A (ko) * 1998-03-25 1999-10-15 김영환 반도체 메모리의 센스앰프
KR20070036576A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0378190A (ja) * 1989-08-21 1991-04-03 Mitsubishi Electric Corp ダイナミックｒａｍ
JPH09128966A (ja) * 1995-10-31 1997-05-16 Nec Corp ダイナミック型半導体記憶装置
KR100271626B1 (ko) * 1997-05-31 2000-12-01 김영환 비트라인 센스앰프의 오버드라이빙방법
JPH11126482A (ja) * 1997-10-24 1999-05-11 Nec Kyushu Ltd 半導体記憶装置
JPH11273346A (ja) 1998-03-18 1999-10-08 Hitachi Ltd 半導体装置
JP2001222888A (ja) * 2000-02-08 2001-08-17 Fujitsu Ltd 半導体記憶装置
US6347058B1 (en) * 2000-05-19 2002-02-12 International Business Machines Corporation Sense amplifier with overdrive and regulated bitline voltage
KR100587639B1 (ko) * 2003-05-30 2006-06-08 주식회사 하이닉스반도체 계층화된 출력배선의 감지증폭기 드라이버를 구비한반도체 메모리 소자
KR100668506B1 (ko) * 2004-05-06 2007-01-12 주식회사 하이닉스반도체 위치에 따른 오버드라이빙 구동량을 테스트하기 위한반도체메모리소자
KR20060018972A (ko) * 2004-08-26 2006-03-03 주식회사 하이닉스반도체 비트 라인 감지 증폭기 제어 회로
KR100625793B1 (ko) * 2004-12-28 2006-09-20 주식회사 하이닉스반도체 반도체메모리소자
KR100571648B1 (ko) 2005-03-31 2006-04-17 주식회사 하이닉스반도체 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
KR100673903B1 (ko) 2005-04-30 2007-01-25 주식회사 하이닉스반도체 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법
KR100739992B1 (ko) * 2005-05-30 2007-07-16 주식회사 하이닉스반도체 센스앰프 오버 드라이빙 구조를 갖는 반도체 메모리 장치및 그것의 센스앰프를 오버 드라이빙시키는 방법
JP4800668B2 (ja) * 2005-05-31 2011-10-26 パナソニック株式会社 半導体集積回路
US7564728B2 (en) * 2005-09-29 2009-07-21 Hynix Semiconductor, Inc. Semiconductor memory device and its driving method
KR100965773B1 (ko) * 2008-04-24 2010-06-24 주식회사 하이닉스반도체 메모리소자의 센스앰프제어회로 및 그 제어방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990075833A (ko) * 1998-03-25 1999-10-15 김영환 반도체 메모리의 센스앰프
KR20070036576A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동 방법

Also Published As

Publication number Publication date
JP2011076696A (ja) 2011-04-14
US20110075491A1 (en) 2011-03-31
KR20110035745A (ko) 2011-04-06
US8339872B2 (en) 2012-12-25

Similar Documents

Publication Publication Date Title
KR101053532B1 (ko) 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법
KR101622922B1 (ko) 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
JP6374136B1 (ja) トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリおよびその読み取り方法
US8559254B2 (en) Precharging circuit and semiconductor memory device including the same
KR20090110494A (ko) 반도체 메모리 장치
KR100780613B1 (ko) 반도체 메모리 소자 및 그 구동방법
KR100600543B1 (ko) 오버드라이빙 센스 앰프를 구비한 반도체 집적 회로 및반도체 메모리 장치
KR102259905B1 (ko) 반도체 메모리 장치
KR940006994B1 (ko) 다이나믹 랜덤액세스메모리와 그 데이터 기록방법
US7307901B2 (en) Apparatus and method for improving dynamic refresh in a memory device
US9117545B1 (en) Sense-amplifier driving device and semiconductor device including the same
KR100695524B1 (ko) 반도체메모리소자 및 그의 구동방법
KR20100052885A (ko) 반도체 메모리 장치
US9552850B2 (en) Sense amplifier driving device and semiconductor device including the same
KR20150017574A (ko) 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
KR20170055596A (ko) 반도체 장치
KR20180042881A (ko) 데이터 감지 증폭 회로 및 반도체 메모리 장치
US11295799B2 (en) Devices for performing a refresh operation based on power control operation
CN114512165A (zh) 半导体存储器件的感测放大电路
KR100302046B1 (ko) 기록을 고속화한 메모리 장치
KR102468819B1 (ko) 전압 공급 회로, 반도체 메모리 장치 및 그의 동작 방법
KR102704096B1 (ko) 증폭기 회로 및 메모리
US20070104003A1 (en) Memory device with auxiliary sensing
KR20110060416A (ko) 반도체 메모리 장치
KR20140060684A (ko) 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160621

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170620

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180625

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190625

Year of fee payment: 9