KR20160142432A

KR20160142432A - 게이트 구동 회로 및 이를 포함하는 표시 장치

Info

Publication number: KR20160142432A
Application number: KR1020150077827A
Authority: KR
Inventors: 타케우치; 강민수; 김범준; 김윤호; 신성열; 이홍우
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-06-02
Filing date: 2015-06-02
Publication date: 2016-12-13
Also published as: KR102330497B1; US20160358573A1; US9934746B2

Abstract

본 발명의 일 실시예에 따른 게이트 구동 회로는 이전 스테이지(stage) 중 하나의 캐리 단자로부터 제공받은 캐리 신호를 제어 노드에 인가하는 제어 트랜지스터를 포함하는 풀업 제어부, 제어 노드에 인가된 신호에 따라 클럭 신호를 제k(k는 1 이상의 자연수) 게이트 출력 신호로 출력하는 풀업부, 제어 노드에 인가된 신호에 따라 클럭 신호를 제k 캐리 신호로 출력하는 캐리부 및 다음 스테이지 중 하나의 캐리 신호에 응답하여 제어 노드를 오프 전압으로 풀다운 하는 풀다운부를 포함하고, 제어 트랜지스터는 게이트 전극 및 일 전극이 캐리 단자와 연결되고 타 전극이 제어 노드와 연결되고, 일 전극 및 타 전극은 게이트 전극의 상부에 절연되도록 배치되며, 게이트 전극과 타 전극은 서로 중첩되지 않도록 배치되고, 게이트 전극의 상면과 일 전극의 하면 간의 간격이 게이트 전극의 상면과 타 전극의 하면 간의 간격보다 더 넓을 수 있다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRUCIT AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.

표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.

그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

액정 표시 장치는 표시 패널 및 구동 회로부를 포함한다. 표시 패널은 복수의 게이트 라인과 복수의 데이터 라인을 포함한다. 구동 회로부는 복수의 게이트 라인에 게이트 신호를 출력하는 게이트 구동부와, 복수의 데이터 라인에 복수의 데이터 신호를 출력하는 데이터 구동 회로를 포함한다. 이 중 게이트 구동부는 최근에 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위해 표시 기판 상에 집적 회로 형태로 집적하는 방식이 주목받고 있다.

본 발명이 해결하고자 하는 과제는 부트 스트래핑(strapping)시 발생되는 스트레스 바이어스로 인해 트랜지스터가 열화되는 문제를 개선하기 위한 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공한다.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 표시 장치는, 이전 스테이지(stage) 중 하나의 캐리 단자로부터 제공받은 캐리 신호를 제어 노드에 인가하는 제어 트랜지스터를 포함하는 풀업 제어부; 상기 제어 노드에 인가된 신호에 따라 클럭 신호를 제k(k는 1 이상의 자연수) 게이트 출력 신호로 출력하는 풀업부; 상기 제어 노드에 인가된 신호에 따라 상기 클럭 신호를 제k 캐리 신호로 출력하는 캐리부; 및 다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제어 노드를 오프 전압으로 풀다운 하는 풀다운부를 포함하고, 상기 제어 트랜지스터는 게이트 전극 및 일 전극이 상기 캐리 단자와 연결되고 타 전극이 상기 제어 노드와 연결되고, 상기 일 전극 및 타 전극은 상기 게이트 전극의 상부에 절연되도록 배치되며, 상기 게이트 전극과 타 전극은 서로 중첩되지 않도록 배치되고, 상기 게이트 전극의 상면과 상기 일 전극의 하면 간의 간격이 상기 게이트 전극의 상면과 상기 타 전극의 하면 간의 간격보다 더 넓을 수 있다.

또한, 상기 제어 트랜지스터의 게이트 전극과 타 전극 사이의 이격 거리는 상기 제어 트랜지스터의 채널 폭의 1/10일 수 있다.

또한, 상기 제어 트랜지스터의 게이트 전극과 상기 타 전극 사이의 이격 거리는 0.8um 내지 1.5um일 수 있다.

또한, 상기 제어 트랜지스터는 상기 일 전극과 타 전극 사이서, 상기 게이트 전극과 중첩되도록 배치될 수 있다.

또한, 상기 제어 트랜지스터의 게이트 전극은 제1 방향으로 연장되는 제1, 제2 연장부, 상기 제1 연장부에서 상기 제1 방향과 교차되는 제2 방향으로 연장되는 복수의 제1 돌출부 및 상기 제2 연장부에서 상기 제2 방향과 반대 방향인 제3 방향으로 연장되는 복수의 제2 돌출부를 포함하며, 상기 제어 트랜지스터의 타 전극은 복수의 제1 전극 핑거를 갖는 빗형 전극일 수 있다.

또한, 상기 복수의 제1 전극 핑거는 상기 제어 트랜지스터의 게이트 전극과 중첩되지 않도록 배치될 수 있다.

또한, 상기 복수의 제1 전극 핑거는 상기 제1 돌출부 사이에 배치되는 복수의 제4 돌출부 및 상기 제2 돌출부 사이에 배치되는 복수의 제3 돌출부를 포함할 수 있다.

또한, 상기 제어 트랜지스터의 일 전극은 복수의 제2 전극 핑거를 갖는 빗형 전극이며, 상기 복수의 제2 전극 핑거는 상기 제어 트랜지스터의 게이트 전극과 중첩되도록 배치될 수 있다.

또한, 상기 오프 전압은 서로 전압 레벨이 다른 제1 및 제2 오프 전압을 포함하며, 상기 풀다운부는 상기 다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제어 노드를 상기 제2 오프 전압으로 풀다운하는 제1 풀다운부; 및 상기 다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제n 게이트 출력 신호를 상기 제1 오프 전압으로 풀다운하는 제2 풀다운부를 포함할 수 있다.

본 발명의 일 실시예에 따른 표시 장치는, 이전 스테이지 중 하나의 캐리 단자로부터 제공받은 캐리 신호에 따라 게이트 출력 신호를 생성하여 복수의 게이트 라인에 제공하는 복수의 스테이지를 포함하는 게이트 구동 회로; 및 상기 복수의 게이트 라인과 연결되는 표시 패널을 포함하고, 상기 복수의 스테이지 중 하나는 상기 캐리 단자와 게이트 전극 및 일 전극이 연결되고 타 전극이 제어 노드와 연결되는 제어 트랜지스터를 포함하며, 상기 제어 트랜지스터의 타 전극은 복수의 제1 전극 핑거를 갖는 빗형 전극이며, 상기 복수의 제1 전극 핑거는 상기 게이트 전극과 중첩되지 않도록 배치될 수 있다.

또한, 상기 제어 트랜지스터의 게이트 전극이 배치되는 기판에서부터 상기 일 전극까지의 높이가 상기 기판에서부터 상기 타 전극까지의 높이보다 높을 수 있다.

또한, 상기 제어 트랜지스터의 일 전극과 타 전극은 상기 게이트 전극과 다른 층에 서로 절연되도록 배치될 수 있다.

또한, 상기 제어 트랜지스터의 게이트 전극은 상기 제1 방향으로 연장되는 제1, 제2 연장부, 상기 제1 연장부에서 상기 제1 방향과 교차되는 제2 방향으로 연장되는 복수의 제1 돌출부 및 상기 제2 연장부에서 상기 제2 방향과 반대 방향인 제3 방향으로 연장되는 복수의 제2 돌출부를 포함할 수 있다.

또한, 상기 복수의 제1 전극 핑거는 상기 복수의 제1 돌출부 사이에 배치되는 복수의 제4 돌출부 및 상기 복수의 제2 돌출부 사이에 배치되는 복수의 제3 돌출부를 포함할 수 있다.

또한, 상기 제어 트랜지스터의 일 전극은 상기 복수의 제1 돌출부와 중첩되도록 배치되는 복수의 제5 돌출부 및 상기 복수의 제2 돌출부와 중첩되도록 배치되는 복수의 제6 돌출부를 갖는 복수의 제2 전극 핑거를 포함할 수 있다.

또한, 상기 복수의 제1 및 제2 전극 핑거는 서로 교대로 배치될 수 있다.

또한, 상기 복수의 스테이지는, 상기 제어 트랜지스터를 통해 상기 캐리 신호를 상기 제어 노드에 인가하는 풀업 제어부; 상기 제어 노드에 인가된 신호에 따라 클럭 신호를 제k(k는 1 이상의 자연수) 게이트 출력 신호로 출력하는 풀업부; 상기 제어 노드에 인가된 신호에 따라 상기 클럭 신호를 제k 캐리 신호로 출력하는 캐리부; 및 다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제어 노드를 오프 전압으로 풀다운 하는 풀다운부를 더 포함할 수 있다.

또한, 상기 오프 전압은 서로 전압 레벨이 다른 제1 및 제2 오프 전압을 포함하며, 상기 풀다운부는 상기 다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제어 노드를 상기 제2 오프 전압으로 풀다운하는 제1 풀다운부; 및 상기 다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제k 게이트 신호를 상기 제1 오프 전압으로 풀다운하는 제2 풀다운부를 포함할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.

부트스트랩(bootstrap) 시 발생되는 스트레스 바이어스 문제를 개선시킴으로써, 트랜지스터가 열화되는 것을 방지할 수 있다.

또한, 신뢰성이 향상된 게이트 구동 회로 및 이를 포함하는 표시 장치를 제공할 수 있다.

본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 게이트 구동 회로를 나타낸 블록도이다.
도 3은 도 2에 도시된 게이트 구동 회로의 일 스테이지를 나타낸 블록도이다.
도 4는 도 3에 도시된 스테이지의 상세 회로도이다.
도 5는 도 4에 도시된 스테이지의 동작을 설명하기 위한 구동 파형도이다.
도 6은 종래 기술에 따른 제어 트랜지스터의 바이어스 컨디션(bias condition)을 설명하기 위한 회로도이다.
도 7은 도 4에 도시된 스테이지에 포함되는 제어 트랜지스터의 일 실시예를 나타낸 도면이다.
도 8은 도 7에 도시한 도면을 보다 상세하게 나타낸 도면이다.
도 9는 도 7에 도시한 도면을 A-A'선을 따라 자른 단면도이다.
도 10은 본 발명의 일 실시예에 따른 게이트 구동 회로를 갖는 표시 장치의 효과를 설명하기 위한 도면이다.
도 11은 도 7에 도시된 스테이지에 포함되는 제어 트랜지스터의 다른 실시예를 설명하기 위한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.

이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다. 다만, 본 명세서에서는 본 발명에 따른 표시 장치를 액정 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 유기 발광 표시 장치의 경우에도 적용될 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 블록도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(110), 데이터 구동 회로(120), 게이트 구동 회로(130) 및 타이밍 제어부(140)를 포함할 수 있다.

표시 패널(110)은 화상을 표시하는 패널일 수 있다. 표시 패널(110)은 하부 표시판, 상기 하부 표시판에 대향하는 상부 표시판 및 그 사이에 개재되는 액정층을 포함할 수 있다. 즉, 표시 패널(110)은 액정 패널일 수 있다. 표시 패널(110)은 복수의 게이트 라인(G1 내지 Gn) 및 복수의 데이터 라인(DL1 내지 DLm)과 연결될 수 있다. 또한, 표시 패널(110)은 복수의 게이트 라인(G1 내지 Gn) 중 하나와 복수의 데이터 라인(DL1 내지 DLm) 중 하나와 연결되는 복수의 화소부(PX)를 포함할 수 있다. 복수의 게이트 라인(GL1 내지 GLn), 복수의 데이터 라인(DL1 내지 DLm) 및 복수의 화소부(PX11 내지 PXnm)는 표시 패널(110)의 하부 표시판 상에 형성될 수 있으며, 각 라인들은 서로 절연되어 배치될 수 있다.

복수의 화소부(PX)는 일 실시예로 매트릭스 형상으로 배치될 수 있다. 복수의 데이터 라인(DL1 내지 DLm)은 일 실시예로 하부 표시판 상에 열 방향(d1)을 따라 연장될 수 있으며, 복수의 게이트 라인(GL1 내지 GLn)은 행 방향(d2)을 따라 연장될 수 있다. 다만, 이에 제한되는 것은 아니며, 복수의 게이트 라인(GL1 내지 GLn)이 열 방향(d1)을 따라 연장되며, 복수의 데이터 라인(DL1 내지 DLm)이 행 방향(d2)을 따라 연장될 수도 있다. 복수의 화소부(PX) 각각은 연결된 복수의 게이트 라인(GL1 내지 GLn) 중 하나로부터 제공되는 게이트 신호에 응답하여, 복수의 데이터 라인(DL1 내지 DLm) 중 하나로부터 데이터 전압을 제공받을 수 있다.

복수의 화소부(PX) 각각은 스캔 트랜지스터(ST), 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스캔 트랜지스터(ST)는 게이트 전극이 게이트 라인 중 하나(GL1)과 연결되고, 일 전극이 데이터 라인 중 하나(DL1)와 연결될 수 있으며, 타 전극이 액정 커패시터(Clc)와 연결될 수 있다. 이때, 스캔 트랜지스터(ST)의 일 전극은 일 실시예로 드레인 전극일 수 있으며, 스캔 트랜지스터(ST)의 타 전극은 일 실시예로 소스 전극일 수 있다. 액정 커패시터(Clc)는 스캔 트랜지스터(ST)의 타 전극과 연결되는 화소 전극(PE) 및 이에 대향하는 공통 전극(Vcom)을 포함할 수 있다. 스캔 트랜지스터(ST)는 제1 게이트 라인(GL1)으로부터 제공받은 제1 게이트 신호(G1)에 응답하여 턴 온 될 수 있으며, 이때 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 전압(D1)을 액정 커패시터(Clc)의 일 전극, 즉 화소 전극(PE)에 제공할 수 있다. 또한, 화소부(PX)는 스토리지 커패시터(Cst)를 더 포함할 수 있다. 스토리지 커패시터(Cst)는 스캔 트랜지스터(ST)의 타 전극과 연결되는 일단과 유지 전극(Vst)을 통해 유지 전압이 인가되는 타단을 포함할 수 있다. 이때, 유지 전압은 공통 전압과 전압 레벨이 동일할 수 있다. 이하, 공통 전압 및 공통 전극 모두 Vcom으로 표기하기로 하며, 유지 전압 및 유지 전극 모두 Vst로 표기하기로 한다.

데이터 구동 회로(120)는 일 실시예로 쉬프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부(DAC) 등을 포함할 수 있다. 데이터 구동 회로(120)는 타이밍 제어부(140)로부터 제1 제어 신호(CONT1) 및 영상 데이터(DATA)를 제공받을 수 있다. 데이터 구동 회로(120)는 제1 제어 신호(CONT1)에 대응하여 기준 전압을 선택할 수 있으며, 선택된 기준 전압에 따라 입력되는 디지털 파형의 영상 데이터(DATA)를 복수의 데이터 전압(D1 내지 Dm)로 변환할 수 있다. 데이터 구동 회로(120)는 생성된 복수의 데이터 전압(D1 내지 Dm)을 표시 패널(110)로 제공할 수 있다.

게이트 구동 회로(130)는 타이밍 제어부(140)로부터 제2 제어 신호(CONT2)를 제공받을 수 있다. 게이트 구동 회로(130)는 제공받은 제2 제어 신호(CONT2)에 따라 복수의 게이트 신호(G1 내지 Gn)를 표시 패널(110)에 제공할 수 있다. 게이트 구동 회로(130)에 대해서는 도 2 내지 도 4를 참조하여 자세하게 설명하기로 한다.

타이밍 제어부(140)는 외부로부터 영상 신호(R, G, B) 및 이의 제어 신호(CS)를 입력 받을 수 있다. 제어 신호(CS)는 일 실시예로 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 타이밍 제어부(140)는 외부로부터 제공받은 신호들을 표시 패널(110)의 동작 조건에 적합하도록 처리한 이후, 영상 데이터(DATA), 제1 제어 신호(COnT1) 및 제2 제어 신호(COnT2)를 생성할 수 있다. 제1 제어 신호(COnT1)는 영상 데이터(DATA)의 입력 시작을 지시하는 수평 동기 시작 신호(STH) 및 복수의 데이터 라인(DL1 내지 DLm)에 복수의 데이터 전압(D1 내지 Dm)의 인가를 제어하는 로드 신호(TP) 등을 포함할 수 있다. 제2 제어 신호(COnT2)는 복수의 게이트 신호(G1 내지 Gn)의 출력 시작을 지시하는 스캔 개시 신호(STV) 및 스캔 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 등을 포함할 수 있다.

한편, 본 발명의 일 실시예에 따른 표시 장치는 전원 제공부(도면 미도시)를 더 포함할 수 있다. 전원 제공부는 본 발명의 일 실시예에 따른 표시 장치의 동작 전원을 공급할 수 있으며, 공통 라인(도면 미도시)을 통해 표시 패널(110)에 공통 전압(Vcom)을 제공할 수 있다. 공통 라인은 전원 제공부로부터 제공되는 공통 전압(Vcom)을 표시 패널(110)의 공통 전극에 공급하기 위한 배선일 수 있다. 공통 라인은 표시 패널(110)의 일측에 일 방향을 따라 연장되어 배치될 수 있다. 여기서 공통 라인은 하부 표시판 또는 상부 표시판에 형성될 수 있으며, 복수의 게이트 라인(GL1 내지 GLn)과는 절연된 상태일 수 있다. 공통 전극은 일 실시예로 하부 표시판 또는 상부 표시판에 일체로 형성될 수 있다.

도 2는 도 1에 도시된 게이트 구동 회로(130)를 나타낸 블록도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 게이트 구동 회로(130)는 서로 종속적으로 연결되는 제1 내지 제n 스테이지(GD1 내지 GDn)와, 제1 및 제2 더미 스테이지(GD(a-1), GDa))를 포함할 수 있다. 제1 내지 제n 스테이지(GD1 내지 GDn)와 제1 및 제2 더미 스테이지(GD(a-1), GDa))는 서로 캐스캐이드(cascade)로 연결될 수 있다. 또한, 제1 내지 제n 스테이지(GD1 내지 GDn)는 각각 복수의 게이트 라인(GL1 내지 GLn)과 각각 연결되어 게이트 출력 신호(G-out)을 출력할 수 있다. 한편, 각 스테이지(200) 중 홀수 스테이지는 클럭 신호(CLK), 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)을 입력받을 수 있다. 이에 반해, 이하, 각 스테이지(200) 중 짝수 스테이지는 클럭 신호(CLKB), 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)을 입력받을 수 있다. 한편, 클럭 신호(CLK, CLKB)를 제공하는 클럭 단자를 CLK로 나타내며, 제1 오프 전압(VSS1)을 제공하는 제1 오프 전압단을 VSS1, 제2 오프 전압(VSS2)을 제공하는 제2 오프 전압단을 VSS2로 각각 혼용하여 표기하기로 한다.

클럭 신호(CLK, CLKB)는 클럭 단자(CLK)에 인가될 수 있으며, 하이 레벨과 로우 레벨을 반복하는 구형파 신호일 수 있다. 클럭 신호(CLK)는 홀 수 스테이지들에, 클럭 신호(CKLB)는 짝수 스테이지들에 인가될 수 있다. 다만 이에 제한되는 것은 아니다. 예를 들어, 클럭 신호(CLK)가 게이트 구동 회로(130)의 짝수 스테이지들에 인가되는 경우, 클럭 신호(CLKB)는 게이트 구동 회로(130)의 홀수 스테이지들에 인가될 수도 있다. 즉, 클럭 신호(CLK)는 클럭 신호(CLKB)의 반전 신호일 수 있다.

제1 및 제2 오프 전압(VSS1, VSS2)은 직류 전압일 수 있다. 제2 오프 전압(VSS2)은 일 실시예로 제1 오프 전압(VSS1)보다 작을 수 있다. 예를 들어 제1 오프 전압(VSS1)은 약 -5V이며, 제2 오프 전압(VSS2)은 약 -10V일 수 있다.

도 3은 도 2에 도시된 게이트 구동 회로(130)의 일 스테이지(GDk)를 나타낸 블록도이다. 이하, 제k 스테이지(GDk)는 클럭 단자(CLK)를 통해 제k 클럭 신호(CLK(k))를 제공받으며, 제k 게이트 출력 신호(G-out(k))를 제k 게이트 라인(GLk)에 제공하는 것을 예로 들어 설명하기로 한다. 또한, k는 1 이상 n 이하의 자연수인 것을 가정한다.

도 3을 참조하여 보다 상세히 설명하기로 한다. 제k 스테이지(GDk)는 이전 스테이지인 제k-1 스테이지(GDk-1)의 제k-1 캐리 신호(CR(k-1))에 응답하여 구동될 수 있다. 이에 따라, 제k 스테이지(GDk)는 제k 게이트 출력 신호(G-OUT(k))를 제k 게이트 라인(GLk)에 제공할 수 있으며, 또한, 제k 캐리 신호(CR(k))를 출력할 수 있다. 제k 스테이지(GDk)는 다음 스테이지인 제k+1 스테이지(GDk+1)의 제k+1 캐리 신호(CR(k+1))에 응답하여 제k 게이트 출력 신호(G-OUT(k))를 제1 오프 전압(VSS1)으로 풀 다운할 수 있다.

만약, k가 1인 경우, 제k 스테이지(GDk)는 제k-1 캐리 신호(CR(k-1)) 대신에 수직 개시 신호(STVP)에 응답하여 구동되며, 제1 게이트 출력 신호(G-OUT(1)) 및 제1 캐리 신호(CR(1))를 출력할 수 있다.

도 4는 도 3에 도시된 제k 스테이지(GDk)의 상세 회로도이다. 도 5는 도 4에 도시된 제k 스테이지(GDk-1)의 동작을 설명하기 위한 구동 파형도이다.

제k 스테이지(GDk)는 풀업 제어부(210), 풀업부(220), 캐리부(221), 인버팅부(230), 제1 풀다운부(240), 제2 풀다운부(241), 캐리 안정부(250), 제1 홀딩부(260), 제2 홀딩부(261) 및 제3 홀딩부(262)를 포함할 수 있다.

풀업 제어부(210)는 이전 스테이지(GDk-1)로부터 제공받은 제k-1 캐리 신호(CR(k-1))에 응답하여, 제k-1 캐리 신호(CR(k-1))를 제어 노드(Q1)에 인가할 수 있다. 풀업 제어부(210)는 제어 트랜지스터(T4)를 포함할 수 있다. 제어 트랜지스터(T4)는 게이트 전극과 일 전극이 캐리 단자(CR)와 연결될 수 있으며, 타 전극이 제어 노드(Q1)와 연결될 수 있다. 한편, k가 1인 경우, 제어 트랜지스터(T4)의 게이트 전극과 일 전극은 제k-1 캐리 신호(CR(k-1))가 아닌, 수직 개시 신호(STVP)를 제공받을 수 있다. 일 실시예로 제어 트랜지스터(T4)의 일 전극은 소스 전극일 수 있으며, 타 전극은 드레인 전극일 수 있다. 이하 제어 트랜지스터(T4)의 일 전극이 소스 전극, 타 전극이 드레인 전극인 것으로 예를 들어 설명하기로 한다.

한편, 제어 트랜지스터(T4)는 소스 및 드레인 전극 사이에 배치되는 더미 전극을 더 포함할 수 있다. 결국 제어 트랜지스터(T4)는 필드 릴렉세이션 트랜지스터(Field relaxation transistor)일 수 있다. 제어 트랜지스터(T4)에 대해서는 도 6 내지 도 10을 참조하여 후술하기로 한다.

풀업부(220)는 제어 노드(Q1)에 인가된 신호에 따라 제k 클럭 신호(CLK(k))를 제k 게이트 출력 신호(G-out(k))로 출력할 수 있다. 풀업부(220)는 제1 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)는 제어 노드(Q1)와 연결되는 게이트 전극, 제k 클럭 신호(CLK(k))를 제공받는 일 전극 및 제k 게이트 출력 신호(G-out(k))를 출력하는 타 전극을 포함할 수 있다. 일 실시예로 제1 트랜지스터(T1)의 일 전극은 소스 전극일 수 있으며, 타 전극은 드레인 전극일 수 있다.

풀업부(220)는 제1 트랜지스터(T1)의 게이트 전극 및 제2 노드(Q2) 사이에 연결되는 충전 커패시터(C1)를 더 포함할 수 있다. 충전 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극에 인가되는 신호를 저장하여 제1 트랜지스터(T1)를 턴 온 시킬 수 있다. 충전 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 드레인 전극의 오버랩 영역에 의해 정의될 수 있다.

캐리부(221)는 제어 노드(Q1)에 인가된 신호에 응답하여 제k 클럭 신호(CLK(k))를 제k 캐리 신호(CR(k))로 출력할 수 있다. 캐리부(221)는 제15 트랜지스터(T15)를 포함할 수 있다. 제15 트랜지스터(T15)는 제어 노드(Q1)와 연결되는 게이트 전극, 제k 클럭 신호(CLK(k))를 입력받는 일 전극 및 제k 캐리 신호(CR(k))를 출력하는 타 전극을 포함할 수 있다. 일 실시예로 제15 트랜지스터(T15)의 일 전극은 소스 전극일 수 있으며, 타 전극은 드레인 전극일 수 있다.

인버팅부(230)는 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)를 포함할 수 있다. 제7 트랜지스터(T7)는 게이트 전극이 제4 노드(Q4)와 연결되고, 일 전극이 제12 트랜지스터(T12)의 게이트 전극과 연결되며, 타 전극이 제3 노드(Q3)와 연결될 수 있다. 제8 트랜지스터(T8)는 게이트 전극이 제13 트랜지스터(T13)의 게이트 전극과 연결되고, 일 전극이 제3 노드(Q3)와 연결되며, 타 전극이 제2 오프 전압단(VSS2)와 연결될 수 있다. 제12 트랜지스터(T12)는 게이트 전극 및 일 전극이 제7 트랜지스터(T7)의 일 전극과 연결될 수 있으며, 타 전극이 제7 트랜지스터(T7)의 타 전극과 연결될 수 있다. 나아가, 제13 트랜지스터(T13)의 일 전극은 제4 노드(Q4)와 연결될 수 있으며, 타 전극은 제2 오프 전압단(VSS2)과 연결될 수 있다.

제1 풀다운부(240)는 직렬로 연결되는 복수의 트랜지스터를 포함할 수 있다. 제1 풀다운부(240)는 제어 노드(Q1)의 전압 및 제2 오프 전압(VSS2)을 분배시킬 수 있다. 이를 통해 게이트 구동 회로(130)의 신뢰성을 향상시킬 수 있으며 수명을 증가시킬 수 있다.

한편, 제1 풀다운부(240)는 일 실시예로 제9 및 제9-1 트랜지스터(T9, T9-1)를 포함할 수 있다. 이에 따라, 제1 풀다운부(240)는 제2 노드(Q2)의 전압을 이용하여 제9 트랜지스터(T9)의 드레인 전극 및 제9-1 트랜지스터(T9-1)의 소스 전극의 전압을 일정하게 고정시켜, 제어 노드(Q1)로부터 전류가 흘러나가는 것을 방지할 수 있다.

제2 풀다운부(241)는 제k+1 캐리 신호(CR(k+1))에 응답하여 제k 게이트 출력 신호(G-out(k))를 제1 오프 전압(VSS1)으로 풀다운할 수 있다. 제2 풀다운부(241)는 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)는 제k+1 캐리 단자(CR(k+1))에 연결되는 게이트 전극과 제2 노드(Q2)와 연결되는 일 전극 및 제1 오프 전압단(VSS1)과 연결되는 타 전극을 포함할 수 있다. 이때, 제2 트랜지스터(T2)의 일 전극은 소스 전극일 수 있으며, 타 전극은 드레인 전극일 수 있다.

캐리 안정부(250)는 제k+1 스테이지(GDk+1)의 제어 트랜지스터(T4)를 통해 전달되는 누설 전류로 인한 노이즈 성분을 안정적으로 제거할 수 있다. 캐리 안정부(250)는 제17 트랜지스터(T17)를 포함할 수 있다. 제17 트랜지스터(T17)는 제k+1 캐리 단자(CR(k+1))에 연결되는 게이트 전극, 제k 캐리 단자(CR(k))에 연결되는 일 전극 및 제2 오프 전압단(VSS2)에 연결되는 타 전극을 포함할 수 있다. 일 실시예로 제17 트랜지스터(T17)의 일 전극은 소스 전극일 수 있으며, 타 전극은 드레인 전극일 수 있다.

제1 내지 제3 홀딩부(260, 261, 262)는 제k 게이트 출력 신호(G-out(k))가 로우 레벨에서 하이 레벨로 변환되면 하이 레벨 상태를 유지시키며, 하이 레벨에서 로우 레벨로 변환되면 제k 클럭 신호(CLK(k))의 전압 레벨에 관계 없이 한 프레임 동안 제k 게이트 출력 신호(G-out(k))를 로우 레벨 상태를 유지시킬 수 있다.

제1 홀딩부(260)는 직렬로 연결되는 복수의 트랜지스터를 포함할 수 있다. 제1 홀딩부(260)는 제10 및 제10-1 트랜지스터(T10, T10-1) 트랜지스터를 포함할 수 있다. 제10 및 제10-1 트랜지스터(T10, T10-1)는 제3 노드(Q3)에 연결되는 게이트 전극, 제어 노드(Q1)에 연결되는 일 전극 및 제2 오프 전압단(VSS2)과 연결되는 타 전극을 포함할 수 있다. 제10 및 제10-1 트랜지스터(T10, T10-1)의 일 전극은 소스 전극일 수 있으며, 타 전극은 드레인 전극일 수 있다.

제2 홀딩부(261)는 제3 트랜지스터(T3)를 포함할 수 있다. 제3 트랜지스터(T3)는 제3 노드(Q3)와 연결되는 게이트 전극, 제2 노드(Q2)와 연결되는 일 전극 및 제1 오프 전압단(VSS1)과 연결되는 타 전극을 포함할 수 있다. 제3 홀딩부(262)는 제11 트랜지스터(T11)를 포함할 수 있다. 제11 트랜지스터(T11)는 제3 노드(Q3)와 연결되는 게이트 전극, 제k 캐리 단자(CR(k))에 연결되는 일 전극 및 제2 오프 전압단(VSS2)과 연결되는 타 전극을 포함할 수 있다. 일 실시예로 제3 및 제11 트랜지스터(T3, T11) 각각의 일 전극은 소스 전극일 수 있으며, 타 전극은 드레인 전극일 수 있다.

한편, 제k 스테이지(GDk)가 제공받는 이전 스테이지(GDk-1)의 캐리 신호는 반드시 제k-1 캐리 신호(CR(k-1))에 한정되는 것은 아니며, 이전 스테이지 중 하나의 캐리 신호일 수 있다. 마찬가지로, 다음 스테이지(GDk+1)의 캐리 신호는 반드시 제k+1 캐리 신호(CR(k+1))에 한정되는 것은 아니며, 다음 스테이지 중 하나의 캐리 신호일 수 있다.

한편, 제k 스테이지(GDk)에 포함되는 트랜지스터는 일 실시예로 산화물 반도체 트랜지스터일 수 있다. 즉, 제k 스테이지(GDk)에 포함되는 트랜지스터의 반도체층은 산화물 반도체를 포함할 수 있다.

도 4 및 5를 참조하면, 제k 스테이지(GDk)의 제어 노드(Q1)의 전압은 풀업 제어부(210)에 의해 제k-1 스테이지(GDk-1)에 대응하여 제1 레벨(예를 들어, 14V)로 증가할 수 있다. 이후, 제어 노드(Q1)의 전압은 풀업부(220)에 의해 제k 스테이지(GDk)에 대응하여 제1 레벨 보다 높은 제2 레벨(예를 들어, 30V)로 증가할 수 있다. 또한, 제어 노드(Q1)의 전압은 제1 풀다운부(240)에 의해 제k+1 스테이지(GDk+1)에 대응하여 감소할 수 있다.

이하, 도 4 및 도 5를 참조하여 본 발명의 일 실시예에 따른 게이트 구동 회로(130)의 동작에 대해 설명하기로 한다.

먼저 게이트 출력 신호(G-out(k))가 게이트 오프 전압에서 게이트 온 전압으로 변환되는 구간을 설명하기로 한다.

풀업 제어부(210)는 이전 스테이지(GDk-1)로부터 캐리 신호(CR(k-1))를 제공받아, 제어 노드(Q1)에 인가할 수 있다. 제어 노드(Q1)의 전압 레벨이 서서히 증가됨에 따라, 제1 커패시터(C1)에 충전되는 전하량도 증가한다. 이에 따라, 제1 커패시터(C1)에 충전되는 전압 레벨이 제1 레벨(예를 들어, 14V)로 상승될 수 있다(1H). 이후, 로우 레벨이던 제k 클럭 신호(CLK(k))가 하이 레벨로 반전됨에 따라, 제1 트랜지스터(T1)는 부트스트랩(bootstrap)되어 하이 레벨의 제k 클럭 신호(CLK(k))를 제k 게이트 출력 신호(G-out(k))로 출력할 수 있다(2H). 또한, 캐리부(221)의 제15 트랜지스터(T15)가 턴 온 되어, 제k 클럭 신호(CLK(k))를 제k 캐리 신호(CR(k))로 출력할 수 있다.

즉, 제k 클럭 신호(CLK(k))가 로우 레벨에서 하이 레벨로 반전되면, 제1 트랜지스터(T1)가 부트스트랩 되어 출력단으로 제k 게이트 출력 신호(G-out(k))를 출력한다.

다음으로, 게이트 출력 신호(G-out(k))가 게이트 온 전압에서 게이트 오프 전압으로 변환되는 구간(3H)을 설명하기로 한다.

이후, 제1 풀다운부(240)는 하이 레벨의 제k+1 캐리 신호(CR(k+1))에 따라 턴 온 되어, 제어 트랜지스터(T4)의 드레인 전극과 제2 오프 전압단(VSS2) 사이의 경로를 도통시킬 수 있다. 또한, 제2 풀다운부(241)는 하이 레벨의 제k+1 캐리 신호(CR(k+1))에 따라 턴 온 되어, 제2 노드(Q2)와 제1 오프 전압단(VSS1) 사이의 경로를 도통시킬 수 있다. 이에 따라, 제1 커패시터(C1)에 충전된 전하는 제2 오프 전압단(VSS2)의 오프 전압으로 방전될 수 있으며(3H), 제1 트랜지스터(T1)는 턴 오프되어 제k 클럭 신호(CLK(k))의 출력을 중지할 수 있다.

도 6은 종래 기술에 따른 제어 트랜지스터(T'4)의 바이어스 컨디션(bias condition)을 설명하기 위한 회로도이다.

도 5 및 도 6을 참조하면, 1H 구간 동안 종래 기술에 따른 제어 트랜지스터(T'4)가 턴 온 되어 제k-1 캐리 신호(CR(k-1))가 제어 노드(Q1)에 인가됨에 따라, 제어 노드(Q1)의 전압 레벨이 제1 레벨(예를 들어 14V)로 서서히 증가하게 된다. 이후 2H 구간 동안 제k 클럭 신호(CLK(k))가 로우 레벨에서 하이 레벨로 반전되면, 제어 노드(Q1)의 전위는 제2 노드(Q2)의 전위 변화량만큼 부트스트랩 되며, 제1 트랜지스터(T1)는 제k 클럭 신호(CLK(k))를 제k 게이트 출력 신호(G-out(k))로 출력할 수 있다.

이 경우, 종래 기술에 따른 제어 트랜지스터(T'4)의 드레인 전극은 제어 노드(Q1)와 직접 접속하고 있으므로, 부트스트랩시 드레인 전극과 게이트 전극 간에는 전위차 약 40V의 스트레스 바이어스가 발생할 수 있다. 이에 따라, 종래 기술에 따른 제어 트랜지스터(T'4)는 점점 열화되어 게이트 구동 회로 전체의 신뢰성이 저하되며 수명이 감소하는 문제가 있다.

도 7은 도 4에 도시된 스테이지(GDk)에 포함되는 제어 트랜지스터(T4)의 일 실시예를 나타낸 도면이다. 도 8은 도 7에 도시한 도면을 보다 상세하게 나타낸 도면이다.

도 7 내지 도 9를 참조하면, 제어 트랜지스터(T4)는 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 제어 트랜지스터(T4)의 소스 전극(SE) 및 드레인 전극(DE)은 각각 빗형 전극일 수 있다. 나아가, 제어 트랜지스터(T4)의 소스 전극(SE) 및 드레인 전극(DE)은 서로 동일층에 배치될 수 있으며, 게이트 전극(GE)과는 절연되도록 배치될 수 있다. 또한, 게이트 전극(GE)은 드레인 전극(DE)과 수직 방향으로 중첩되지 않도록 형성될 수 있다.

보다 상세히 설명하면, 게이트 전극(GE)은 제1 방향(X1)으로 연장되는 제1 연장부(340a) 및 제2 연장부(340b)를 포함할 수 있다. 또한, 게이트 전극(GE)은 제1 연장부(340a)로부터 제2 방향(X2)으로 연장되는 복수의 제1 돌출부(341a 내지 341c) 및 제2 연장부(340b)로부터 제3 방향(X3)으로부터 연장되는 복수의 제2 돌출부(342a 내지 342c)를 더 포함할 수 있다. 즉, 복수의 제1 돌출부(341a 내지 341c)는 복수의 제2 돌출부(342a 내지 342c)와 서로 반대 방향으로 연장되어 형성될 수 있다. 다만, 도 7에서는 복수의 제1 및 제2 돌출부(341a 내지 341c, 342a 내지 324c)가 각각 세 개인 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 한편, 제어 트랜지스터(T4)의 게이트 전극(GE)은 연장되어 이전 스테이지의 캐리 단자(CR(k-1) 또는 수직 개시 신호 단자(STVP)와 연결될 수 있다.

제어 트랜지스터(T4)의 드레인 전극(DE)은 제1 방향(X1)으로 연장되는 제3 연장부(320a) 및 제4 연장부(320b)를 포함할 수 있다. 드레인 전극(DE)의 제3 및 제4 연장부(320a, 320b)는 연결부(330)를 통해 서로 전기적으로 연결될 수 있다. 또한, 드레인 전극(DE)은 제3 연장부(320a)로부터 제2 방향(X2)으로 연장되는 복수의 제3 돌출부(321a 내지 321c) 및 제4 연장부(320b)로부터 제3 방향(X3)으로 연장되는 복수의 제4 돌출부(322a 내지 322c)를 갖는 전극 핑거를 포함할 수 있다. 즉, 복수의 제3 및 제4 돌출부(321a 내지 321c, 322a 내지 322c)는 서로 마주보도록 배치될 수 있다. 결국 복수의 제3 돌출부(321a 내지 321c)는 각각 복수의 제1 돌출부(341a 내지 341c) 사이에 위치할 수 있으며, 복수의 제4 돌출부(322a 내지 322c)는 각각 복수의 제2 돌출부(342a 내지 342c) 사이에 위치할 수 있다.

보다 상세하게는, 복수의 제3 돌출부(321a 내지 321c)는 각각 복수의 제1 돌출부(341a 내지 341c) 사이에서 복수의 제1 돌출부(341a 내지 341c)와 중첩되지 않도록 위치할 수 있다. 또한, 복수의 제4 돌출부(322a 내지 322c)는 각각 복수의 제2 돌출부(342a 내지 342c) 사이에서 복수의 제2 돌출부(342a 내지 342c)와 중첩되지 않도록 위치할 수 있다. 즉, 제어 트랜지스터(T4)의 드레인 전극(DE)은 게이트 전극(GE)과 수직 방향으로 중첩되지 않도록 형성될 수 있다. 한편, 드레인 전극(DE)은 연장되어 제어 노드(Q1)와 전기적으로 연결될 수 있다.

제어 트랜지스터(T1)의 소스 전극(SE)은 제1 방향(X1)으로 연장되는 제5 연장부(310), 제5 연장부(310)로부터 제2 방향(X2)으로 연장되는 복수의 제5 돌출부(311a 내지 311c) 및 제5 연장부(310)로부터 제3 방향(X3)으로 연장되는 복수의 제6 돌출부(312a 내지 312c)를 포함할 수 있다. 즉, 복수의 제5 돌출부(311a 내지 311c) 및 복수의 제6 돌출부(312a 내지 312c)는 서로 반대 방향으로 연장되어 배치될 수 있다. 또한, 복수의 제5 돌출부(311a 내지 311c) 및 복수의 제6 돌출부(312a 내지 312c)는 게이트 전극(GE)과 중첩되도록 형성될 수 있다. 한편, 제어 트랜지스터(T1)의 소스 전극(SE)은 연장되어 이전 스테이지의 캐리 단자(CR(k-1) 또는 수직 개시 신호 단자(STVP)와 연결될 수 있다.

한편, 도 7 및 도 8을 참조하면(P 영역), 제어 트랜지스터(T4)는 제1 돌출부(341a)와 제4 돌출부(322a) 사이에 배치되는 제1 전계 완화 영역(350a)를 더 포함할 수 있다. 제1 전계 완화 영역(350a)의 길이(OL1)는 결국 게이트 전극(GE)의 제1 돌출부(341a)와 드레인 전극(DE)의 제4 돌출부(322a) 사이의 수평 이격 거리로 정의될 수 있다. 일 실시예로, 제1 전계 완화 영역(350a)의 길이(OL1)는 제어 트랜지스터(T4)의 채널 폭(W)의 약 1/10일 수 있다. 보다 상세하게는, 제1 전계 완화 영역(350a)의 길이(OL1)는 0.8um 내지 1.5um일 수 있다.

한편, 제어 트랜지스터(T4)는 게이트 전극(GE)의 제1 돌출부(341b)와 드레인 전극(DE)의 제4 돌출부(322a) 사이에 배치되는 제2 전계 완화 영역(350b) 및 게이트 전극(GE)의 제1 돌출부(341b)와 드레인 전극(DE)의 제4 돌출부(322b) 사이에 배치되는 제3 전계 완화 영역(350c)을 더 포함할 수 있다. 즉, 제어 트랜지스터(T4)의 전계 완화 영역의 개수는 도면에 도시된 것으로 한정되는 것은 아니며, 제어 트랜지스터(T4)의 소스 전극(SE)과 게이트 전극(GE)이 중첩되는 횟수에 따라 상이해질 수 있다. 또한, 각 전계 완화 영역의 길이 및 폭은 서로 반드시 동일할 필요는 없으며, 서로 상이할 수도 있다.

제1 전계 완화 영역(350a)에 대해서는 이하, 도 9를 참조하여 후술하기로 한다.

제어 트랜지스터(T4)는 소스 전극(SE) 및 드레인 전극(DE)과 동일층에 배치되며, 소스 전극(SE) 및 드레인 전극(DE) 사이에 배치되는 복수의 더미 전극(dummy)을 더 포함할 수 있다. 결국 제어 트랜지스터(T4)는 필드 릴렉세이션 트랜지스터(Field relaxation transistor)일 수 있다.

도 9는 도 7에 도시한 도면을 A-A'선을 따라 자른 단면도이다. 다만, 제1 돌출부(341a)를 게이트 전극(GE)으로, 제4 돌출부(322a)를 드레인 전극(DE)으로, 제5 돌출부(311a)를 소스 전극(SE)으로 도면에 표기하여 설명하기로 한다. 도 10은 본 발명의 일 실시예에 따른 게이트 구동 회로를 갖는 표시 장치의 효과를 설명하기 위한 도면이다.

도 7 및 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 하부 기판(410) 상이 배치되며, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 갖는 제어 트랜지스터(T4)를 포함할 수 있다.

게이트 전극(GE)은 하부 기판(410)의 상부에 배치될 수 있다. 게이트 절연막(411)은 게이트 전극(GE)을 덮도록 게이트 전극(GE)의 상부에 배치될 수 있다. 반도체층(413)은 게이트 절연막(411) 상부에 배치될 수 있으며, 액티브층 및 오믹 콘택층을 포함할 수 있다.

또한, 제어 트랜지스터(T4)는 일 실시예로 산화물 반도체 트랜지스터일 수 있다. 즉, 반도체층(413)은 산화물 반도체를 포함할 수 있다. 예를 들어, 반도체층(413)은 아연 산화물(Zinc Oxide), 주석 산화물(Tin Oxide), 갈륨-인듐-아연 산화물(Ga-In-Zn Oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-주석-아연 산화물(In-Sn-Zn Oxide) 등과 같은 산화물 반도체를 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 이들 산화물 반도체 물질에 알루미늄(Al), 니켈(Ni), 구리(Cu), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 티타늄(Ti), 니오븀(Nb), 크롬(Cr), 텅스텐(W) 등과 같은 금속을 도핑한 물질을 포함할 수도 있다.

소스 전극(SE) 및 드레인 전극(DE)은 반도체층(413)의 상부에 서로 이격되어 배치될 수 있다. 다만, 소스 전극(SE)은 하부 기판(410)에 수직하는 방향으로 게이트 전극(GE)과 중첩되는 영역을 갖도록 형성될 수 있다. 이에 반해, 드레인 전극(DE)은 게이트 전극(GE)과 중첩되는 영역을 갖지 않도록 형성될 수 있다. 즉, 제어 트랜지스터(T4)는 게이트 전극(GE)과 드레인 전극(DE) 사이에 위치하는 제1 전계 완화 영역(350a)을 포함할 수 있다. 상술한 바와 같이 일 실시예로, 제1 전계 완화 영역(350a)의 길이(OL1)는 제어 트랜지스터(T4)의 채널 폭(W)의 약 1/10일 수 있다. 보다 상세하게는, 제어 트랜지스터(T4)의 채널 폭(W)이 약 20um일 수 있으며 이때, 제1 전계 완화 영역(350a)의 길이(OL1)는 0.8um 내지 1.5um일 수 있다.

패시베이션 층(414)은 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 게이트 절연막(411)과 반도체층(413) 상에 배치될 수 있다. 한편, 제어 트랜지스터(T4)는 일 실시예로 소스 전극(SE) 및 드레인 전극(DE)과 동일층에 배치되며, 소스 전극(SE) 및 드레인 전극(DE) 사이에 배치되는 더미 전극(dummy)을 더 포함할 수 있다. 결국 제어 트랜지스터(T4)는 필드 릴렉세이션 트랜지스터(Field relaxation transistor)일 수 있다. 다만, 반드시 제어 트랜지스터(T4)가 더미 전극(dummy)을 포함하는 것은 아니다.

한편, 제어 트랜지스터(T4)는 제1 전계 완화 영역(350a)을 포함함으로써, 부트스트랩 시 드레인 전극(DE)에 높은 전계 강도가 형성되는 것을 방지할 수 있다. 이를 통해 제어 트랜지스터(T4)가 열화되는 것을 방지할 수 있다.

또한, 게이트 전극의 일면을 하부 기판(410)과 직접적으로 맞닿는 면으로 정의하면, 게이트 전극의 상면으로부터 소스 전극(SE)의 하면까지의 거리(l1)는 게이트 전극의 상면으로부터 드레인 전극(DE)의 하면까지의 거리(l2)보다 길 수 있다. 즉, 드레인 전극(DE)의 하면이 소스 전극(SE)의 하면보다 게이트 전극(GE)을 기준으로 낮게 위치할 수 있다(415). 이에 따라, 제어 트랜지스터(T4)는 제1 전계 완화 영역(350a)의 채널 저항을 낮출 수 있고, 전류량을 증가시킬 수 있다. 도 10을 참조하면, 종래 기술에 따른 게이트 구동 회로(a)의 경우 전자(electron)가 제1 방향(f1)과 같이 흐르지만, 본 발명의 일 실시예에 따른 게이트 구동 회로(b)의 경우 전자가 제1 방향(f1) 및 제2 방향(f2)으로 흐를 수 있다. 즉, 드레인 전극(DE)의 하면이 소스 전극(SE)의 하면보다 게이트 전극(GE)을 기준으로 낮게 위치함에 따라, 도 5의 1H 구간 동안 제1 전계 완화 영역(350a)에서도 채널 방향으로 전자를 끌어당기는 듯한 형태를 형성할 수 있다. 이를 통해 전류량을 증가시킬 수 있으며, 제1 전계 완화 영역(350a)의 고저항화를 억제할 수 있다.

다시 도 9를 참조하면, 제어 트랜지스터(T4)는 소스 전극(SE) 및 드레인 전극(DE)이 빗형 전극으로 형성될 수 있으며, 결국 복수의 트랜지스터가 병렬로 연결되는 구성일 수 있다. 즉, 제어 트랜지스터(T4)는 복수의 트랜지스터가 병렬로 연결되는 형태일 수 있으며, 각 트랜지스터는 전계 완화 영역을 포함할 수 있다.

도 11은 도 7에 도시된 스테이지(GDk)에 포함되는 제어 트랜지스터(T4)의 다른 실시예를 설명하기 위한 도면이다.

도 11을 참조하면, 제어 트랜지스터(T4)를 형성하는 복수의 병렬 연결된 트랜지스터의 개수는 도 7에 도시된 것으로 제한되는 것은 아니다. 이때, 복수의 병렬 연결된 트랜지스터는 각각 전계 완화 영역을 포함할 수 있으며, 복수의 전계 완화 영역의 길이(OL1 내지 OL(n))는 병렬 연결된 트랜지스터의 개수에 따라 달라질 수 있다. 한편, 복수의 전계 완화 영역의 길이(OL1 내지 OL(n))는 반드시 서로 동일할 필요는 없으며, 서로 상이할 수 있다. 이에 따라, 게이트 전극(GE)을 형성하기 위한 마스크와 소스/드레인 전극(SE, DE) 전극을 형성하기 위한 마스크가 어긋나는 경우 발생될 수 있는 특성 편차를 최소화시킬 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.

10: 하부 표시판
20: 상부 표시판
30: 액정층
110: 표시 패널
120: 데이터 구동 회로
130: 게이트 구동 회로
140: 타이밍 제어부
200: 복수의 스테이지

Claims

이전 스테이지(stage) 중 하나의 캐리 단자로부터 제공받은 캐리 신호를 제어 노드에 인가하는 제어 트랜지스터를 포함하는 풀업 제어부;
상기 제어 노드에 인가된 신호에 따라 클럭 신호를 제k(k는 1 이상의 자연수) 게이트 출력 신호로 출력하는 풀업부;
상기 제어 노드에 인가된 신호에 따라 상기 클럭 신호를 제k 캐리 신호로 출력하는 캐리부; 및
다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제어 노드를 오프 전압으로 풀다운 하는 풀다운부를 포함하고,
상기 제어 트랜지스터는 게이트 전극 및 일 전극이 상기 캐리 단자와 연결되고 타 전극이 상기 제어 노드와 연결되고, 상기 일 전극 및 타 전극은 상기 게이트 전극의 상부에 절연되도록 배치되며,
상기 게이트 전극과 타 전극은 서로 중첩되지 않도록 배치되고, 상기 게이트 전극의 상면과 상기 일 전극의 하면 간의 간격이 상기 게이트 전극의 상면과 상기 타 전극의 하면 간의 간격보다 더 넓은 게이트 구동 회로.
제1항에 있어서,
상기 제어 트랜지스터의 게이트 전극과 타 전극 사이의 이격 거리는 상기 제어 트랜지스터의 채널 폭의 1/10인 게이트 구동 회로.
제1항에 있어서,
상기 제어 트랜지스터의 게이트 전극과 상기 타 전극 사이의 이격 거리는 0.8um 내지 1.5um인 게이트 구동 회로.
제1항에 있어서,
상기 제어 트랜지스터는 상기 일 전극과 타 전극 사이서, 상기 게이트 전극과 중첩되도록 배치되는 게이트 구동 회로.
제1항에 있어서,
상기 제어 트랜지스터의 게이트 전극은 제1 방향으로 연장되는 제1, 제2 연장부, 상기 제1 연장부에서 상기 제1 방향과 교차되는 제2 방향으로 연장되는 복수의 제1 돌출부 및 상기 제2 연장부에서 상기 제2 방향과 반대 방향인 제3 방향으로 연장되는 복수의 제2 돌출부를 포함하며,
상기 제어 트랜지스터의 타 전극은 복수의 제1 전극 핑거를 갖는 빗형 전극인 게이트 구동 회로.
제5항에 있어서,
상기 복수의 제1 전극 핑거는 상기 제어 트랜지스터의 게이트 전극과 중첩되지 않도록 배치되는 게이트 구동 회로.
제5항에 있어서,
상기 복수의 제1 전극 핑거는 상기 제1 돌출부 사이에 배치되는 복수의 제4 돌출부 및 상기 제2 돌출부 사이에 배치되는 복수의 제3 돌출부를 포함하는 게이트 구동 회로.
제7항에 있어서,
상기 제어 트랜지스터의 일 전극은 복수의 제2 전극 핑거를 갖는 빗형 전극이며,
상기 복수의 제2 전극 핑거는 상기 제어 트랜지스터의 게이트 전극과 중첩되도록 배치되는 게이트 구동 회로.
제1항에 있어서,
상기 오프 전압은 서로 전압 레벨이 다른 제1 및 제2 오프 전압을 포함하며,
상기 풀다운부는 상기 다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제어 노드를 상기 제2 오프 전압으로 풀다운하는 제1 풀다운부; 및
상기 다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제n 게이트 출력 신호를 상기 제1 오프 전압으로 풀다운하는 제2 풀다운부를 포함하는 게이트 구동 회로.
이전 스테이지 중 하나의 캐리 단자로부터 제공받은 캐리 신호에 따라 게이트 출력 신호를 생성하여 복수의 게이트 라인에 제공하는 복수의 스테이지를 포함하는 게이트 구동 회로; 및
상기 복수의 게이트 라인과 연결되는 표시 패널을 포함하고,
상기 복수의 스테이지 중 하나는 상기 캐리 단자와 게이트 전극 및 일 전극이 연결되고 타 전극이 제어 노드와 연결되는 제어 트랜지스터를 포함하며,
상기 제어 트랜지스터의 타 전극은 복수의 제1 전극 핑거를 갖는 빗형 전극이며, 상기 복수의 제1 전극 핑거는 상기 게이트 전극과 중첩되지 않도록 배치되는 표시 장치.
제10항에 있어서,
상기 제어 트랜지스터의 게이트 전극이 배치되는 기판에서부터 상기 일 전극까지의 높이가 상기 기판에서부터 상기 타 전극까지의 높이보다 높은 표시 장치.
제10항에 있어서,
상기 제어 트랜지스터의 게이트 전극과 타 전극 사이의 이격 거리는 상기 제어 트랜지스터의 채널 폭의 1/10인 표시 장치.
제10항에 있어서,
상기 제어 트랜지스터의 게이트 전극과 상기 타 전극 사이의 이격 거리는 0.8um 내지 1.5um인 표시 장치.
제11항에 있어서,
상기 제어 트랜지스터의 일 전극과 타 전극은 상기 게이트 전극과 다른 층에 서로 절연되도록 배치되는 표시 장치.
제11항에 있어서,
상기 제어 트랜지스터의 게이트 전극은 상기 제1 방향으로 연장되는 제1, 제2 연장부, 상기 제1 연장부에서 상기 제1 방향과 교차되는 제2 방향으로 연장되는 복수의 제1 돌출부 및 상기 제2 연장부에서 상기 제2 방향과 반대 방향인 제3 방향으로 연장되는 복수의 제2 돌출부를 포함하는 표시 장치.
제15항에 있어서,
상기 복수의 제1 전극 핑거는 상기 복수의 제1 돌출부 사이에 배치되는 복수의 제4 돌출부 및 상기 복수의 제2 돌출부 사이에 배치되는 복수의 제3 돌출부를 포함하는 표시 장치.
제16항에 있어서, 상기 제어 트랜지스터의 일 전극은
상기 복수의 제1 돌출부와 중첩되도록 배치되는 복수의 제5 돌출부 및 상기 복수의 제2 돌출부와 중첩되도록 배치되는 복수의 제6 돌출부를 갖는 복수의 제2 전극 핑거를 포함하는 표시 장치.
제17항에 있어서,
상기 복수의 제1 및 제2 전극 핑거는 서로 교대로 배치되는 표시 장치.
제11항에 있어서, 상기 복수의 스테이지는,
상기 제어 트랜지스터를 통해 상기 캐리 신호를 상기 제어 노드에 인가하는 풀업 제어부;
상기 제어 노드에 인가된 신호에 따라 클럭 신호를 제k(k는 1 이상의 자연수) 게이트 출력 신호로 출력하는 풀업부;
상기 제어 노드에 인가된 신호에 따라 상기 클럭 신호를 제k 캐리 신호로 출력하는 캐리부; 및
다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제어 노드를 오프 전압으로 풀다운 하는 풀다운부를 더 포함하는 표시 장치.
제19항에 있어서,
상기 오프 전압은 서로 전압 레벨이 다른 제1 및 제2 오프 전압을 포함하며,
상기 풀다운부는 상기 다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제어 노드를 상기 제2 오프 전압으로 풀다운하는 제1 풀다운부; 및
상기 다음 스테이지 중 하나의 캐리 신호에 응답하여 상기 제k 게이트 신호를 상기 제1 오프 전압으로 풀다운하는 제2 풀다운부를 포함하는 표시 장치.