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KR101906943B1 - 게이트 드라이버 회로와 구동 방법 - Google Patents

게이트 드라이버 회로와 구동 방법 Download PDF

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KR101906943B1
KR101906943B1 KR1020167016566A KR20167016566A KR101906943B1 KR 101906943 B1 KR101906943 B1 KR 101906943B1 KR 1020167016566 A KR1020167016566 A KR 1020167016566A KR 20167016566 A KR20167016566 A KR 20167016566A KR 101906943 B1 KR101906943 B1 KR 101906943B1
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voltage
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gate
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시앙양 쉬
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센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

본 개시는 게이트 드라이버 회로와 구동 방법을 제공한다. 회로는 멀티-스테이지 게이트 드라이버 온 어레이(GOA) 회로들을 포함한다, 멀티-스테이지 게이트 드라이버 온 어레이(GOA) 회로들의 N번째 스테이지 게이트 드라이버 온 어레이(GOA) 회로는: (N-1)번째 게이트 라인과 에너지 저장 유닛 사이에 전기적으로 연결되고, 전압을 획득하도록 (N-1)번째 게이트 라인의 신호에 따라 에너지 저장 유닛을 프리-차징하기 위해 사용되는 전하 유닛; 그 전압과 클록 펄스 신호에 따라 전압을 풀 업(pull-up)하도록 N번째 게이트 라인의 신호를 풀링 업(pulling up)하기 위해 사용되는 드라이버 유닛; (N+1)번째 게이트 라인의 신호와 제1 리셋 전압 또는 제3 리셋 전압에 따라 N번째 게이트 라인의 신호를 제1 리셋 전압 또는 제3 리셋 전압으로 리셋하기 위해 사용되는 제1 리셋 유닛; 및 (N+3) 게이트 라인의 신호와 제2 리셋 전압에 따라 N번째 게이트 라인의 신호를 제2 리셋 전압으로 리셋하기 위해 사용되는 제2 리셋 유닛을 포함한다. 본 개시의 회로에서 두 개의 리셋 유닛들이 화소 유닛들을 위한 4단계(four-order) 구동을 이루기 위해 사용된다, 따라서 화소 전극 상에서 피드 쓰루 전압의 영향을 효과적으로 해결하고 이미지들의 품질 효과를 개선한다.

Description

게이트 드라이버 회로와 구동 방법{GATE DRIVER CIRCUIT AND DRIVING METHOD}
본 개시는 액정 디스플레이의 분야에 관한 것이다, 그리고 특히 게이트 드라이버 회로와 구동 방법에 관한 것이다.
최근에, 디스플레이 장치들을 위한 얇음을 향한 트렌드와 함께, 액정 디스플레이(LCD)가 모바일 폰들, 노트북 컴퓨터들, 컬러 텔레비전들 등과 같은 다양한 전자 제품들에서 넓게 사용되고 있다.
게이트 드라이버 온 어레이(GOA)는 게이트 드라이버 회로들(Gate Driver ICs)을 외부 실리콘 웨이퍼들의 사용을 대체하여 어레이 기판 상에 직접 형성하는 기술이다. 이 기술과 함께, 게이트 드라이버 회로들은 패널 주변에 직접 제공될 수 있다, 따라서 생산 절차들을 감소시키고 생산 비용을 줄인다. 게다가, TFT-LCD(박막 트랜지스터-액정 디스플레이) 패널의 통합 수준이, 패널이 더 얇아지도록, 더욱 개선될 수 있다.
패널이 구동되면, 피드 쓰루 전압이 생성될 것이다, 그리고 캐패시턴스 커플링 때문에 디스플레이 전극들(또한 화소 전극들로 불리는)의 변화들을 야기할 수 있다. 게이트 드라이버 전압의 변화는 디스플레이 전극들의 변화들에 가장 큰 영향을 가진다, 그리고 게이트 드라이버 전압은 기생 캐피시터 Cgd에 의해 생성된 피드 쓰루 전압에 의해 영향을 받는다. 그러므로, 피드 쓰루 전압의 영향은 공통 전압을 보장하는 수단에 의해 감소될 수 있다. 그러나, 액정 캐패시턴스 Clc는 고정된 파라미터가 아니기 때문에, 공통 전압을 조정함에 의해 이미지 품질을 개선하는 목적이 쉽게 실현되지 않는다.
전통적인 2단계(second-order) 드라이버 게이트 드라이버 온 어레이(GOA) 회로는 기본적으로 4T1C 회로(4개의 TFT 스위치들과 1개의 캐패시터를 포함하는)이다. 도 1은 전통적인 4T1C 2단계(second-order) 드라이버 게이트 드라이버 온 어레이(GOA) 회로의 기본 도면을 보여준다, 여기서: TFT1은 드라이버 트랜지스터이고 주로 게이트 라인 하이-포텐셜 출력을 제어하기 위해 사용된다; TFT2와 TFT3은 리셋 트랜지스터들이고, 닫힌 상태의 TFT1을 활성화하기 위하여, 주로 게이트 라인 포텐셜을 풀링 다운(pulling down)하고 동시에 홀딩 캐패시터 Cb의 전하들을 방출하기 위해 사용된다; TFT4는 입력(또는 프리-차지) 트랜지스터이고, TFT1을 턴 온하기 위하여, 주로 홀딩 캐패시터 Cb를 프리-차지하기 위해 설정된다. 캐패시터 Cb는 주로 전하들을 저장하고, TFT1의 게이트 포텐셜을 유지하기 위해 사용된다. 캐패시터 Cb의 입력 신호는, 즉, gate[N-1], 이전 행의, 게이트 라인 출력 신호이고, TFT1의 출력 신호는, 즉, gate[N], 현재 행의, 게이트 라인 출력 신호이다, 그리고 리셋 신호는, 즉, gate[N+1], 다음 행의, 게이트 라인 출력 신호이다. TFT1의 입력 단은 클록 신호 Vck이다. 구체적인 구동 시간 시퀀스는 도 2에서 보여진다.
전술한 게이트 드라이버 온 어레이(GOA) 회로들은 다음 액션들을 통한 2단계(second-order) 구동을 달성하기 위해 게이트 드라이버 온 어레이(GOA) 유닛들로서 사용될 수 있다. 그것은, 이전 게이트 드라이버 온 어레이(GOA) 유닛의 출력이 현재 게이트 드라이버 온 어레이(GOA) 유닛을 위한 트리거 신호로서 사용된다, 그리고 다음 게이트 드라이버 온 어레이(GOA) 유닛의 출력은 현재 게이트 드라이버 온 어레이(GOA) 유닛을 위한 리셋 신호로서 사용된다. 두 개의 클록 신호들 Vclk_A와 V_clk_B는 각각 홀수 행들에 있는 게이트 드라이버 온 어레이(GOA) 유닛들과 짝수 행들에 있는 게이트 드라이버 온 어레이(GOA) 유닛들을 위해 사용된다. 게이트 라인 출력 포텐셜 Vss는 게이트 라인들 상의 출력 펄스들의 높이들 또는 진폭들을 결정한다.
그러나, 전술한 회로들은 이미지 효과 상의 피드 쓰루 전압에 의해 야기되는 영향과 연관된 결함을 극복할 수 없다. 그러므로, 이미지 품질의 디스플레이 효과 상의 피드 쓰루 전압의 영향을 효과적으로 감소시키기 위한 구동 해법을 제공하기 위해 전술한 문제들을 해결하는 방법은 그 분야에서 전념하는 문제들 중 하나이다.
본 개시에 의해 해결되는 기술적인 문제들 중 하나는 이미지 품질의 디스플레이 효과 상의 피드 쓰루 전압의 영향을 효과적으로 감소시킬 수 있는, 게이트 드라이버 회로를 제공하는 것이다. 게다가, 그 게이트 드라이버 회로를 위한 구동 방법이 더 제공된다.
1) 전술한 기술적인 문제들을 해결하기 위하여, 본 개시는 멀티-스테이지 게이트 드라이버 온 어레이(GOA) 회로들을 포함하는 게이트 드라이버 회로를 제공한다, 여기서 멀티-스테이지 게이트 드라이버 온 어레이(GOA) 회로들의 N번째 스테이지 게이트 드라이버 온 어레이(GOA) 회로는, 에너지 저장 유닛; (N-1)번째 게이트 라인과 에너지 저장 유닛 사이에 전기적으로 연결되고, 전압을 획득하도록 (N-1)번째 게이트 라인의 신호에 따라 에너지 저장 유닛을 프리-차징하기 위해 사용되는 전하 유닛; 클록 출력 라인과 N번째 게이트 라인에 전기적으로 연결되고, 그 전압과 클록 펄스 신호에 따라 전압을 풀-업(pull-up)하도록 N번째 게이트 라인의 신호를 풀링 업(pulling up)하기 위해 사용되는 드라이버 유닛; 에너지 저장 유닛과 제1 리셋 전압 또는 제3 리셋 전압 사이에 전기적으로 연결되고, (N+1) 게이트 라인의 신호와 제1 리셋 전압 또는 제3 리셋 전압에 따라 N번째 게이트 라인의 신호를 제1 리셋 전압 또는 제3 리셋 전압으로 리셋하기 위해 사용되는 제1 리셋 유닛; 및 N번째 게이트 라인과 제2 리셋 전압 사이에 전기적으로 연결되고, (N+3) 게이트 라인의 신호와 제2 리셋 전압에 따라 N번째 게이트 라인의 신호를 제2 리셋 전압으로 리셋하기 위해 사용되는 제2 리셋 유닛을 포함한다.
2) 본 개시의 아이템 1)의 더 바람직한 실시예에서, 게이트 드라이버 온 어레이(GOA) 회로의 N번째 스테이지에 연결된 게이트 라인이 네거티브일 때, 제1 리셋 유닛은 (N+1) 게이트 라인의 신호와 제1 리셋 전압, 제1 리셋 전압과 제2 리셋 전압 사이에 존재하는 네커티브 전압 차이에 따라 N번째 게이트 라인의 신호를 제1 리셋 전압으로 리셋한다.
3) 본 개시의 아이템 1) 또는 2)의 더 바람직한 실시예에서, 게이트 드라이버 온 어레이(GOA) 회로의 N번째 스테이지에 연결된 게이트 라인이 포지티브일 때, 제1 리셋 유닛은 (N+1) 게이트 라인의 신호와 제3 리셋 전압, 제3 리셋 전압과 제2 리셋 전압 사이에 존재하는 포지티브 전압 차이에 따라 N번째 게이트 라인의 신호를 제3 리셋 전압으로 리셋한다.
4) 본 개시의 아이템 1) 내지 3) 중 어느 하나의 더 바람직한 실시예에서, 제2 리셋 유닛은 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공되는 트랜지스터이고, 게이트는 (N+3) 게이트 라인과 전기적으로 연결되고, 제1 소스/드레인과 제2 소스/드레인은 각각 N 게이트 라인과 제2 리셋 전압에 전기적으로 연결된다.
5) 본 개시의 아이템 1) 내지 4) 중 어느 하나의 더 바람직한 실시예에서, 제1 리셋 유닛은 각각 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공되는 제1 트랜지스터와 제2 트랜지스터를 포함한다, 여기서: 제1 트랜지스터와 제2 트랜지스터의 게이트들은 서로 전기적으로 연결되고 (N+1)번째 게이트 라인과 연결된다; 제1 트랜지스터의 제1 소스/드레인은 에너지 저장 유닛의 제1 단과 전기적으로 연결되고, 제2 트랜지스터의 제1 소스/드레인은 에너지 저장 유닛의 제2 단과 전기적으로 연결된다; 그리고 제1 트랜지스터와 제2 트랜지스터의 제2 소스/드레인들은 서로 전기적으로 연결되고 제1 리셋 전압 또는 제3 리셋 전압과 전기적으로 연결된다.
6) 본 개시의 아이템 1) 내지 5) 중 어느 하나의 더 바람직한 실시예에서, 전하 유닛은 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공되는 트랜지스터이고, 전하 유닛의 게이트와 제1 소스/드레인은 (N-1)번째 게이트 라인과 전기적으로 연결되고, 전하 유닛의 제2 소스/드레인은 에너지 저장 유닛의 제1 단과 전기적으로 연결된다.
7) 본 개시의 아이템 1) 내지 6) 중 어느 하나의 더 바람직한 실시예에서, 드라이버 유닛은 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공되는 트랜지스터이고, 드라이버 유닛의 제1 소스/드레인은 클록 출력 라인과 전기적으로 연결되고, 드라이버 유닛의 게이트는 에너지 저장 유닛의 제1 단과 전기적으로 연결되며, 드라이버 유닛의 제2 소스/드레인은 N번째 게이트 라인과 에너지 저장 유닛의 제2 단에 전기적으로 연결된다.
8) 본 개시의 다른 측면에 따르면, 전술한 게이트 드라이버 회로들 중 어느 하나를 이용한 구동 방법이 더 제공된다, 그 구동 방법은: 전하 유닛을 통해, (N-1)번째 게이트 라인의 신호를 수신하고, 전압을 획득하도록 에너지 저장 유닛을 프리-차징하는 단계; 드라이버 유닛을 통해, 클록 펄스 신호를 수신하고, 그 전압과 클록 펄스 신호에 따라 전압을 풀-업(pull-up)하도록 N번째 게이트 라인의 신호를 풀링 업(pulling up)하는 단계; 제1 리셋 유닛을 통해, (N+1) 게이트 라인의 신호와 제1 리셋 전압 또는 제3 리셋 전압을 수신하고, (N+1) 게이트 라인의 신호와 제1 리셋 전압 또는 제3 리셋 전압에 따라 N번째 게이트 라인의 신호를 제1 리셋 전압 또는 제3 리셋 전압으로 리셋하는 단계; 그리고 제2 리셋 유닛을 통해, (N+3) 게이트 라인의 신호와 제2 리셋 전압을 수신하고, (N+3) 게이트 라인의 신호와 제2 리셋 전압과 제2 리셋 전압에 따라 N번째 게이트 라인의 신호를 제2 리셋 전압으로 리셋하는 단계를 포함한다.
9) 본 개시의 아이템 8)의 더 바람직한 실시예에서, 게이트 드라이버 온 어레이(GOA) 회로의 N번째 스테이지에 연결된 게이트 라인이 네거티브일 때, 제1 리셋 유닛은 제1 리셋 전압을 수신하고, (N+1) 게이트 라인의 신호와 제1 리셋 전압, 제1 리셋 전압과 제2 리셋 전압 사이에 존재하는 네거티브 전압 차이에 따라 N번째 게이트 라인의 신호를 제1 리셋 전압으로 리셋한다.
10) 본 개시의 아이템 8) 또는 9)의 더 바람직한 실시예에서, 게이트 드라이버 온 어레이(GOA) 회로의 N번째 스테이지에 연결된 게이트 라인이 포지티브일 때, 제1 리셋 유닛은 제3 리셋 전압을 수신하고, (N+1) 게이트 라인의 신호와 제3 리셋 전압, 제3 리셋 전압과 제2 리셋 전압 사이에 존재하는 포지티브 전압 차이에 따라 N번째 게이트 라인의 신호를 제3 리셋 전압으로 리셋한다.
종래 기술에 비교하면, 본 개시의 하나 또는 그 이상의 실시예들은 다음 이점들을 가질 수 있다.
본 개시는 4단계(four-order) 드라이버 게이트 드라이버 온 어레이(GOA) 회로를 제안한다. 이 회로에서, 두 개의 리셋 신호들은 홀수 행들에 관해서는 게이트 출력 신호를 각각 리셋 신호 Vss1과 리셋 신호 Vss2로 풀 다운(pull down)하고, 짝수 행들에 관해서는 게이트 출력 신호를 각각 리셋 신호 Vss3과 리셋 신호 Vss2로 풀 다운(pull down)하기 위해 사용된다, 따라서 화소 유닛들을 위한 4단계(four-order) 구동을 실현한다. 더욱이, 구동 회로는 2단계(two-order) 구동 회로에 의해 해결될 수 없는, 화소 전극들 상에서 피드-쓰루 전압의 영향의 문제를 효과적으로 해결할 수 있다, 따라서 이미지 품질 효과를 더욱 개선할 수 있다.
본 개시의 다른 특징들과 이점들은 다음 설명에서 기술될 것이다, 그리고 그 설명으로부터 부분적으로 분명해지거나 본 개시를 구현하는 것을 통해 이해된다. 본 개시의 목적들과 다른 이점들은 그 설명, 청구항들 그리고 수반하는 도면들에서 구체화된 구조들을 통해 실현되고 획득될 수 있다.
수반하는 도면들은 본 개시를 더욱 이해하도록 하기 위해 제공된다, 설명의 일부를 구성한다, 그리고 본 개시를 제한하는 것보다 오히려, 본 개시의 예시들과 함께 본 개시를 설명하기 위해 사용된다. 수반하는 도면들:
도 1은 종래 기술에서 2단계(second-order) 구동 게이트 드라이버 온 어레이(GOA) 회로의 개략도이다.
도 2는 종래 기술에서 2단계(second-order) 구동 게이트 드라이버 온 어레이(GOA) 회로의 출력의 시간 순서도이다.
도 3은 본 개시의 예시에 따른 4단계(four-order) 구동 게이트 드라이버 온 어레이(GOA) 회로의 개략도이다.
도 4는 본 개시에 따른 4단계(four-order) 구동 게이트 드라이버 온 어레이(GOA) 회로의 출력의 시간 순서도이다.
도 5는 본 개시에 따른 4단계(four-order) 구동 게이트 드라이버의 전압 파형 개략도이다.
도 6은 4단계(four-order) 구동 포지티브 디스플레이 전극의 전압 파형 개략도이다.
도 7은 4단계(four-order) 구동 네거티브 디스플레이 전극의 전압 파형 개략도이다.
본 개시의 목적들, 기술적 해법들과 이점들을 더욱 명확하게 하기 위하여, 본 개시는 수반하는 도면들과 함께 아래에서 더욱 상세하게 설명된다.
예시의 드라이버 회로는 4단계(four-order) 드라이버 회로들에 속하고, 피드 쓰루 전압은 공통 전압을 변경하지 않고 4단계(four-order) 드라이버 회로에 의해 보상될 수 있는 점이, 주목되어야 한다. 예시에서, 4단계(four-order) 드라이버 회로는 저장 캐패시터 Cs에 의해 생성된 피드 쓰루 전압 때문에 기생 캐패시터 Cgd에 의해 생성된 피드 쓰루 전압을 보상할 수 있다.
도 3은 본 개시의 예시에 따른 4단계(four-order) 구동 게이트 드라이버 온 어레이(GOA) 회로의 개략도이다. 편의를 위해, 오직 멀티-스테이지 게이트 드라이버 온 어레이(GOA) 회로의 게이트 드라이버 온 어레이(GOA) 회로의 N번째 스테이지만 보여진다. 도 3에서 보여지는 것처럼, 게이트 드라이버 온 어레이(GOA) 회로의 N번째 스테이지는: 에너지 저장 유닛 Cb; (N-1)번째 게이트 라인과 에너지 저장 유닛 Cb 사이에 전기적으로 연결되고, 전압을 획득하도록 (N-1)번째 게이트 라인의 신호에 따라 에너지 저장 유닛 Cb을 프리-차징하기 위해 사용되는 전하 유닛(31); 클록 출력 라인과 N번째 게이트 라인에 전기적으로 연결되고, 그 전압과 클록 펄스 신호에 따라 전압을 풀-업(pull-up)하도록 N번째 게이트 라인의 신호를 풀링 업(pulling up)하기 위해 사용되는 드라이버 유닛(32); 에너지 저장 유닛 Cb과 제1 리셋 전압 Vss1 또는 제3 리셋 전압 Vss3의 사이에 전기적으로 연결되고, (N+1) 게이트 라인의 신호와 제1 리셋 전압 Vss1 또는 제3 리셋 전압 Vss3에 따라 N번째 게이트 라인의 신호를 제1 리셋 전압 Vss1 또는 제3 리셋 전압 Vss3으로 리셋하기 위해 사용되는 제 1 리셋 유닛(33); 그리고 N번째 게이트 라인과 제2 리셋 전압 Vss2 사이에 전기적으로 연결되고, (N+3) 게이트 라인의 신호와 제2 리셋 전압 Vss2에 따라 N번째 게이트 라인의 신호를 제2 리셋 전압 Vss2로 리셋하기 위해 사용되는 제2 리셋 유닛(34)을 포함한다.
게이트 드라이버 온 어레이(GOA) 회로의 N번째 스테이지와 연결된 게이트 라인이 네거티브인 경우에, 제1 리셋 유닛(33)은 (N+1) 게이트 라인의 신호와 제1 리셋 전압 Vss1에 따라 N번째 게이트 라인의 신호를 제1 리셋 전압 Vss1으로 리셋하는 점이 주목되어야 한다, 여기서 네거티브 전압 차이는, 즉, 도 5에서 보여지는 Ve(-), 제1 리셋 전압 Vss1과 제2 리셋 전압 Vss2 사이에 존재한다. 비교해보면, 게이트 드라이버 온 어레이(GOA) 회로의 N번째 스테이지와 연결된 게이트 라인이 포지티브인 경우에, 제1 리셋 유닛(33)은 (N+1) 게이트 라인의 신호와 제3 리셋 전압 Vss3에 따라 N번째 게이트 라인의 신호를 제3 리셋 전압 Vss3으로 리셋한다, 여기서 포지티브 전압 차이는, 즉, 도 5에서 Ve (+), 제3 리셋 전압 Vss3과 제2 리셋 전압 Vss2 사이에 존재한다.
도 3에서 보여지는 것처럼, 게이트 드라이버 온 어레이(GOA) 회로는 기본적으로 5T4C 회로이고, 포함한다: 트랜지스터 TFT1(드라이버 유닛(32)으로 사용되는), 트랜지스터 TFT2와 TFT3(함께 제1 리셋 유닛(33)을 형성하는), 트랜지스터 TFT4(전하 유닛(31)으로 사용되는), 그리고 TFT5(제2 리셋 유닛(34)으로 사용되는)로 구성된 다섯 개의 트랜지스터 스위치들과, 홀딩 캐패시터 Cb(에너지 저장 유닛으로 사용되는). 더욱이, TFT1의 게이트와 드레인 사이에 배열된 기생 캐패시터 Cgd는 또한 도 3에서 개념적으로 보여진다.
회로의 입력 신호들은 클록 신호(포지티브 또는 네거티브) Vck, (N-1)번째 게이트 라인의 출력 Output[N-1], (N+1)번째 게이트 라인의 출력 Output[N+1], (N+3)번째 게이트 라인의 출력 Output[N+3], 제1 리셋 신호 Vss1 또는 제3 리셋 신호 Vss3, 그리고 제2 리셋 신호 Vss2를 포함한다.
드라이브 트랜지스터 TFT1은 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공된다. 드라이브 트랜지스터의 제1 소스/드레인은 클록 출력 라인 Vck 과 전기적으로 연결된다, 그것의 게이트는 캐패시터 Cb 의 제1 단과 전기적으로 연결된다, 그리고 그것의 제2 소스/드레인은 N번째 게이트 라인과 캐패시터 Cb 의 제2 단에 전기적으로 연결된다. 드라이브 트랜지스터 TFT1은 주로 게이트 라인 하이-포텐셜 출력을 제어하기 위해 사용된다.
TFT2, TFT3 및 TFT5는 리셋 트랜지스터들이다, 그리고 주로 게이트 라인 포텐셜을 풀링 다운(pulling down)하기 위해 사용된다, 그리고 동시에 TFT1이 닫힌 상태에서 활성화되도록 하기 위하여, 홀딩 캐패시터 Cb 의 전하들을 방출하기 위해 사용된다.
TFT2와 TFT3의 게이트들은 서로 전기적으로 연결된다, 그리고 (N+1)번째 게이트 라인과 연결된다. TFT2의 제1 소스/드레인은 캐패시터 Cb 의 제1 단과 전기적으로 연결된다, 그리고 TFT3의 제1 소스/드레인은 캐패시터 Cb 의 제2 단과 전기적으로 연결된다. TFT2와 TFT3의 제2 소스/드레인들은 서로 전기적으로 연결된다, 그리고 제1 리셋 전압 Vss1 또는 제3 리셋 전압 Vss3과 전기적으로 연결된다. 화소 전압의 4단계(four-order) 구동이 포지티브-행과 네거티브-행 게이트 포텐셜들의 다른 변화들 때문에 실현되는 것처럼, TFT2는 네거티브-행 출력을 위해 게이트 라인 입력을 Vss1 포텐셜로 리셋한다, 그리고 포티지트-행 출력을 위해 게이트 라인 입력을 Vss3 포텐셜로 리셋한다.
TFT5는 게이트 라인 출력을 Vss2 포텐셜로 리셋한다, 그리고 출력 신호 gate[N+3]에 의해 구동된다. TFT5는 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공된다. TFT5의 게이트는 (N+3)번째 게이트 라인과 전기적으로 연결된다, 그리고 그것의 제1 소스/드레인과 제2 소스/드레인은 각각 N번째 게이트 라인과 제2 리셋 전압 Vss2에 전기적으로 연결된다.
TFT4는 입력(또는 프리-차징) 트랜지스터이다, 그리고 TFT1을 턴 온하기 위하여, 주로 홀딩 캐패시터 Cb 를 프리-차지하도록 설정된다. TFT4는 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공된다. TFT4의 게이트와 제1 소스/드레인은 (N-1)번째 게이트 라인과 전기적으로 연결된다, 그리고 그것의 제2 소스/드레인은 캐패시터 Cb 의 제1 단과 각각 연결된다.
도 4는 구체적인 구동 시간 시퀀스를 보여준다. 동일한 기간을 가지나 반대 극성들을 갖는 두 개의 클록 시퀀스들 Clk A, Clk B 가 채택된다. 두 개의 클록 시퀀스들은 각각 홀수-행 게이트 라인들 상에서 대응하는 게이트 드라이버 온 어레이(GOA) 회로들 상과 짝수-행 게이트 라인들 상에서 대응하는 게이트 드라이버 온 어레이(GOA) 회로들 상에서 사용된다.
다음으로, 4단계(four-order) 구동을 어떻게 실현하는지가 홀수-행(네거티브) 게이트 라인들 상에 대응하는 게이트 드라이버 온 어레이(GOA) 회로들을 예시로 들음으로써 설명될 것이다.
첫째로, TFT4는 이전 게이트 라인의 구동 전압을 수신한다, 그리고 TFT1을 턴 온하기 위하여 홀딩 캐패시터 Cb 를 프리-차지한다.
TFT1은 게이트 라인 하이 포텐셜 Vgh를 출력한다. TFT2와 TFT3는 다음 게이트 라인의 구동 전압을 수신한다, 게이트 라인 포텐셜을 풀 다운(pull down)한다, 그리고 동시에 TFT1이 닫힌 상태에서 활성화되도록 하기 위하여, 홀딩 캐패시터 Cb 의 전하들을 방출한다.
홀수-행 출력 때문에, TFT2는 게이트 라인 입력을 Vss1 포텐셜로 리셋, 즉, 풀 다운(pull down)한다. 마지막으로, TFT5는 게이트 라인 출력을 Vss2 포텐셜로 리셋하기 위하여, (N+3)번째 게이트 라인에 의해 구동된다, 따라서 도 4에 보여지는 Gate 1의 구동을 완료한다.
본 개시를 더 잘 이해하기 위하여, 시간 시퀀스 파형이 이하에서 구체적으로 설명된다. 도 5는 4단계(four-order) 구동 게이트 구동 전압의 파형도이다. 4단계(four-order) 구동의 파형도로부터, 4단계(four-order) 구동 게이트 구동 전압 파형에서 4개의 포지티브와 네거티브 전압들, 즉, 턴-온 전압 Vgh, Vg의 전압 차이와 함께 턴-오프 전압 Vss2, 턴-오프 전압 Vss2보다 높은 전압 Vss3(Ve(+)의 전압 차이와 함께), 그리고 턴-오프 전압 Vss2보다 낮은 전압 Vss1(Ve(-)의 전압 차이와 함께)이 보여질 수 있다.
포지티브 게이트 구동 와이어 전압은 네거티브 게이트 구동 와이어 전압과 다르다. 도 6은 포지티브 디스플레이 전극의 전압 파형도를 보여준다, 여기서 참조 번호 61은 (N-1)번째 게이트 구동 전압을 나타낸다, 참조 번호 62는 공통 전압을 나타낸다, 그리고 참조 번호 64는 N번째 게이트 구동 전압을 나타낸다.
그 도면으로부터 디스플레이 전극 전압 63은 소스 구동에 의해 충전된 후에 세 차례의 전압 변화들(도면에서 깨진 원에 의해 보여지는 것처럼)의 대상이 될 것이라는 것이 보여질 수 있다. 첫 번째 전압 변화는 현재 N번째 게이트 구동 와이어가 닫혔을 때 기생 캐패시터 Cgd에 의해 생성된 피드 쓰루 전압 631이다. 두 번째 전압 변화는 이전((N-1)번째) 게이트 구동 와이어의 전압이 풀 백(pull back)될 때 저장 캐패시터 Cs에 의해 생성된 피드 쓰루 전압 632이다, 그리고 이 전압은 디스플레이 전극 전압 63을 포지티브 전압 범위로 풀링 업(pulling up)하기 위해 가장 중요한 전압이다. 세 번째 전압 변화는 현재 N번째 게이트 구동 와이어의 전압이 풀 다운(pull down)될 때 기생 캐패시터 Cgd에 의해 생성된 피드 쓰루 전압 633이다. 이 전압이 기생 캐패시터 Cgd에 의해 생성되고 변화에서 낮은 진폭을 가지기 때문에, 그것의 영향은 낮다.
도 7은 네거티브 디스플레이 전극의 전압 파형도를 보여준다, 여기서 참조 번호 71은 (N-1)번째 게이트 구동 전압을 나타낸다, 참조 번호 72는 공통 전압을 나타낸다, 그리고 참조 번호 74는 N번째 게이트 구동 전압을 나타낸다.
도 7로부터 디스플레이 전극 전압 73은 소스 구동에 의해 충전된 후에 세 차례의 전압 변화들의 대상이 될 것이라는 것이 보여질 수 있다. 첫 번째 전압 변화는 현재 N번째 게이트 구동 와이어의 전압이 턴-오프될 때 기생 캐패시터 Cgd에 의해 생성된 피드 쓰루 전압 731이다. 그리고 전압이 턴 오프됨으로써, 디스플레이 전극 전압 73은 풀 다운(pull down)될 것이다. 두 번째 전압 변화는 이전((N-1)번째) 게이트 구동 와이어가 풀 다운(pull down)될 때 저장 캐패시터 Cs에 의해 생성된 피드 쓰루 전압 732이다. 그리고 이 전압은 전압을 네거티브 전압으로 조정하기 위한 주요 요소이기 때문에 매우 중요한 영향을 갖는다, 그리고 전체적인 전압은 필요한 수준으로 조정되어야만 한다. 세 번째 전압 변화는 현재 N번째 게이트 구동 와이어의 전압이 풀 백(pull back)될 때 기생 캐패시터 Cgd에 의해 생성된 피드 쓰루 전압 733이다. 그리고 풀-백(pull-back)된 전압이 낮은 진폭을 갖기 때문에, 그것의 전체적인 영향은 낮다.
기생 캐패시터 Cgd에 의해 생성된 피드 쓰루 전압의 영향 때문에, 만약 포티지트 전압 범위와 관련하여, 포지티브 전압 범위와 네거티브 전압 범위가 서로 구별될 필요가 있다면, 풀 업(pull up)되는 전압은 높다, 그리고 풀 업(pull up)된 전압은 이전 게이트 구동 와이어의 전압을 풀링 업(pulling up)하는 동안 저장 캐패시터 Cs에 의해 생성된 피드 쓰루 전압에 의해 형성된다. 필요한 전압이 높기 때문에, 이전 게이트 구동 와이어가 풀 백(pull back)될 때 전압은 높다. 네거티브 디스플레이 전압 범위의 형성을 위하여, 그것은 또한 이전 게이트 구동 와이어의 전압 변화에 의해 이루어진다. 포지티브 디스플레이 전극 전압과 다르게, 네거티브 디스플레이 전압 범위는 풀-다운(pull-down) 피드 쓰루 전압을 통해 형성된다. 필요한 풀-다운(pull-down) 전압은 포지티브 풀-업(pull-up) 전압보다 낮다. 전술한 게이트 구동 와이어 전압을 위한 4단계(four-order) 구동에 의하여, 화소 전극에서 피드 쓰루 전압의 영향은 감소될 수 있다.
결론적으로, 본 개시는 5T1C 4단계(four-order) 드라이버 게이트 드라이버 온 어레이(GOA) 회로를 제안한다. 이 회로에서, 두 개의 리셋 신호들이 홀수 행들과 관련하여 각각 게이트 출력 신호를 리셋 신호 Vss1과 리셋 신호 Vss2로 풀 다운(pull down)하기 위해 사용된다, 그리고 짝수 행들과 관련하여 각각 게이트 출력 신호를 리셋 신호 Vss3과 리셋 신호 Vss2로 풀 다운(pull down)하기 위해 사용된다, 따라서 화소 유닛들을 위한 4단계(four-order) 구동을 실현한다. 더욱이, 구동 회로는 2단계(two-order) 구동 회로에 의해 해결될 수 없는, 화소 전극들 상의 피드-쓰루 전압의 영향의 문제를 효과적으로 해결할 수 있다, 따라서 이미지 품질 효과를 더욱 더 개선한다.
전술한 설명들은 단지 본 개시의 바람직한 구체적인 실시예들이다, 그러나 본 개시의 보호 범위는 그것에 제한되지 않는다. 본 개시의 개시된 기술적인 범위 내에서, 이 기술에 친숙한 어느 숙련된 자에게, 손쉽게 가능한 변형들과 대체들은, 본 개시의 보호 범위에 포함될 것이다. 따라서, 청구항들의 보호 범위는 본 개시의 보호 범위를 대상으로 해야만 한다.

Claims (12)

  1. 멀티-스테이지 게이트 드라이버 온 어레이(GOA) 회로들을 포함하는 게이트 드라이버 회로에 있어서, N번째 스테이지 게이트 드라이버 온 어레이(GOA) 회로는,
    에너지 저장 유닛;
    (N-1)번째 게이트 라인과 상기 에너지 저장 유닛 사이에 전기적으로 연결되고, 전압을 획득하도록 상기 (N-1)번째 게이트 라인의 신호에 따라 상기 에너지 저장 유닛을 프리-차징하기 위해 사용되는 전하 유닛;
    클록 출력 라인과 N번째 게이트 라인에 전기적으로 연결되고, 상기 전압과 클록 펄스 신호에 따라 전압을 풀-업(pull-up)하도록 상기 N번째 게이트 라인의 신호를 풀링 업(pulling up)하기 위해 사용되는 드라이버 유닛;
    상기 에너지 저장 유닛과 제1 리셋 전압 또는 제3 리셋 전압 사이에 전기적으로 연결되고, (N+1)번째 게이트 라인의 신호와 상기 제1 리셋 전압 및 상기 제3 리셋 전압 중 하나에 따라 상기 N번째 게이트 라인의 포텐셜을 상기 제1 리셋 전압 또는 상기 제3 리셋 전압으로 리셋하기 위해 사용되는 제1 리셋 유닛, 단 상기 제1리셋 전압은 상기 제3 리셋 전압과 동일하지 않음 및
    N번째 게이트 라인과 제2 리셋 전압 사이에 전기적으로 연결되고, (N+3)번째 게이트 라인의 신호와 상기 제2 리셋 전압에 따라 상기 N번째 게이트 라인의 포텐셜을 상기 제2 리셋 전압으로 리셋하기 위해 사용되는 제2 리셋 유닛, 단 상기 제2리셋 전압은 상기 제1 리셋 전압 또는 상기 제3 리셋 전압과 동일하지 않음
    을 포함하고,
    게이트 드라이버 온 어레이(GOA) 회로의 상기 N번째 스테이지에 연결된 게이트 라인의 신호가 네거티브 극성일 때, 상기 제1 리셋 유닛은 상기 (N+1) 게이트 라인의 신호와 상기 제1 리셋 전압, 상기 제1 리셋 전압이 상기 제2 리셋 전압보다 낮을 때의 상기 제1 리셋 전압과 상기 제2 리셋 전압 사이에 존재하는 네거티브 전압 차이(상기 제1 리셋 전압-상기 제2 리셋 전압<0)에 따라 상기 N번재 게이트 라인의 신호를 상기 제1 리셋 전압으로 리셋하고,
    게이트 드라이버 온 어레이(GOA) 회로의 상기 N번째 스테이지에 연결된 게이트 라인의 신호가 포지티브 극성일 때, 상기 제1 리셋 유닛은 상기 (N+1) 게이트 라인의 신호와 상기 제3 리셋 전압, 상기 제3 리셋 전압이 상기 제2 리셋 전압보다 높을 때의 상기 제3 리셋 전압과 상기 제2 리셋 전압 사이에 존재하는 포지티브 전압 차이(상기 제3 리셋 전압-상기 제2 리셋 전압>0)에 따라 상기 N번째 게이트 라인의 신호를 상기 제3 리셋 전압으로 리셋하는 게이트 드라이버 회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 리셋 유닛은 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공되는 트랜지스터이고, 상기 게이트는 상기 (N+3) 게이트 라인과 전기적으로 연결되고, 상기 제1 소스/드레인과 상기 제2 소스/드레인은 각각 상기 N 게이트 라인과 상기 제2 리셋 전압에 전기적으로 연결된 게이트 드라이버 회로.
  5. 제1항에 있어서,
    상기 제2 리셋 유닛은 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공되는 트랜지스터이고, 상기 게이트는 상기 (N+3) 게이트 라인과 전기적으로 연결되고, 상기 제1 소스/드레인과 상기 제2 소스/드레인은 각각 상기 N 게이트 라인과 상기 제2 리셋 전압에 전기적으로 연결된 게이트 드라이버 회로.
  6. 제1항에 있어서,
    상기 제2 리셋 유닛은 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공되는 트랜지스터이고, 상기 게이트는 상기 (N+3) 게이트 라인과 전기적으로 연결되고, 상기 제1 소스/드레인과 상기 제2 소스/드레인은 각각 상기 N 게이트 라인과 상기 제2 리셋 전압에 전기적으로 연결된 게이트 드라이버 회로.
  7. 제4항에 있어서,
    상기 제1 리셋 유닛은 각각 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공되는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 게이트들은 서로 전기적으로 연결되고 상기 (N+1)번째 게이트 라인과 연결되며,
    상기 제1 트랜지스터의 상기 제1 소스/드레인은 상기 에너지 저장 유닛의 제1 단과 전기적으로 연결되고, 상기 제2 트랜지스터의 상기 제1 소스/드레인은 상기 에너지 저장 유닛의 제2 단과 전기적으로 연결되며,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 제2 소스/드레인들은 서로 전기적으로 연결되고 상기 제1 리셋 전압 또는 상기 제3 리셋 전압과 전기적으로 연결된 게이트 드라이버 회로.
  8. 제7항에 있어서,
    상기 전하 유닛은 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공되는 트랜지스터이고,
    상기 전하 유닛의 상기 게이트와 상기 제1 소스/드레인은 상기 (N-1)번째 게이트 라인과 전기적으로 연결되고, 상기 전하 유닛의 상기 제2 소스/드레인은 상기 에너지 저장 유닛의 상기 제1 단과 전기적으로 연결된 게이트 드라이버 회로.
  9. 제8항에 있어서,
    상기 드라이버 유닛은 게이트, 제1 소스/드레인 및 제2 소스/드레인이 제공되는 트랜지스터이고,
    상기 드라이버 유닛의 상기 제1 소스/드레인은 상기 클록 출력 라인과 전기적으로 연결되고, 상기 드라이버 유닛의 상기 게이트는 상기 에너지 저장 유닛의 상기 제1 단과 전기적으로 연결되며, 상기 드라이버 유닛의 상기 제2 소스/드레인은 상기 N번째 게이트 라인과 상기 에너지 저장 유닛의 상기 제2 단에 전기적으로 연결된 게이트 드라이버 회로.
  10. 게이트 드라이버 회로를 이용한 구동 방법에 있어서,
    상기 게이트 드라이버 회로는 멀티-스테이지 게이트 드라이버 온 어레이(GOA) 회로들을 포함하고, N번째 스테이지 게이트 드라이버 온 어레이(GOA) 회로는,
    에너지 저장 유닛;
    (N-1)번째 게이트 라인과 상기 에너지 저장 유닛 사이에 전기적으로 연결되고, 전압을 획득하도록 상기 (N-1)번째 게이트 라인의 신호에 따라 상기 에너지 저장 유닛을 프리-차징하기 위해 사용되는 전하 유닛;
    클록 출력 라인과 N번째 게이트 라인에 전기적으로 연결되고, 상기 전압과 클록 펄스 신호에 따라 전압을 풀-업(pull-up)하도록 상기 N번째 게이트 라인의 신호를 풀링 업(pulling up)하기 위해 사용되는 드라이버 유닛;
    상기 에너지 저장 유닛과 제1 리셋 전압 또는 제3 리셋 전압 사이에 전기적으로 연결되고, (N+1) 게이트 라인의 신호와 상기 제1 리셋 전압 및 상기 제3 리셋 전압 중 하나에 따라 상기 N번째 게이트 라인의 포텐셜을 상기 제1 리셋 전압 또는 상기 제3 리셋 전압으로 리셋하기 위해 사용되는 제1 리셋 유닛, 단 상기 제1리셋 전압은 상기 제3 리셋 전압과 동일하지 않음; 및
    N번째 게이트 라인과 제2 리셋 전압 사이에 전기적으로 연결되고, (N+3) 게이트 라인의 신호와 상기 제2 리셋 전압에 따라 상기 N번째 게이트 라인의 포텐셜을 상기 제2 리셋 전압으로 리셋하기 위해 사용되는 제2 리셋 유닛, 단 상기 제2리셋 전압은 상기 제1 리셋 전압 또는 상기 제3 리셋 전압과 동일하지 않음을 포함하고,
    상기 전하 유닛을 통해, 상기 (N-1)번째 게이트 라인의 신호를 수신하고, 전압을 획득하도록 상기 에너지 저장 유닛을 프리-차징하는 단계;
    상기 드라이버 유닛을 통해, 클록 펄스 신호를 수신하고, 상기 전압과 상기 클록 펄스 신호에 따라 전압을 풀-업(pull-up)하도록 상기 N번째 게이트 라인의 신호를 풀링 업(pulling up)하는 단계;
    상기 제1 리셋 유닛을 통해, 상기 (N+1) 게이트 라인의 신호와 제1 리셋 전압 또는 제3 리셋 전압을 수신하고, 상기 (N+1) 게이트 라인의 신호와 상기 제1 리셋 전압 및 상기 제3 리셋 전압 중 하나에 따라 상기 N번째 게이트 라인의 포텐셜을 상기 제1 리셋 전압 또는 상기 제3 리셋 전압으로 리셋하는 단계; 및
    상기 제2 리셋 유닛을 통해, 상기 (N+3) 게이트 라인의 신호와 제2 리셋 전압을 수신하고, 상기 (N+3) 게이트 라인의 신호와 상기 제2 리셋 전압에 따라 상기 N번째 게이트 라인의 포텐셜을 상기 제2 리셋 전압으로 리셋하는 단계를 포함하고,
    게이트 드라이버 온 어레이(GOA) 회로의 상기 N번째 스테이지에 연결된 게이트 라인의 신호가 이 네거티브 극성일 때, 상기 제1 리셋 유닛은 상기 제1 리셋 전압을 수신하고, 상기 (N+1) 게이트 라인의 신호와 상기 제1 리셋 전압, 상기 제1 리셋 전압이 상기 제2 리셋 전압보다 낮을 때의 상기 제1 리셋 전압과 상기 제2 리셋 전압 사이에 존재하는 네거티브 전압 차이(상기 제1 리셋 전압-상기 제2 리셋 전압<0)에 따라 상기 N번째 게이트 라인의 신호를 상기 제1 리셋 전압으로 리셋하고,
    게이트 드라이버 온 어레이(GOA) 회로의 상기 N번째 스테이지에 연결된 게이트 라인의 신호가 포지티브 극성일 때, 상기 제1 리셋 유닛은 상기 제3 리셋 전압을 수신하고, 상기 (N+1) 게이트 라인의 신호와 상기 제3 리셋 전압, 상기 제3 리셋 전압이 상기 제2 리셋 전압보다 높을 때의 상기 제3 리셋 전압과 상기 제2 리셋 전압 사이에 존재하는 포지티브 전압 차이(상기 제3 리셋 전압-상기 제2 리셋 전압>0)에 따라 상기 N번째 게이트 라인의 신호를 상기 제3 리셋 전압으로 리셋하는 방법.
  11. 삭제
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