[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2009104307A1 - シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 - Google Patents

シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 Download PDF

Info

Publication number
WO2009104307A1
WO2009104307A1 PCT/JP2008/069145 JP2008069145W WO2009104307A1 WO 2009104307 A1 WO2009104307 A1 WO 2009104307A1 JP 2008069145 W JP2008069145 W JP 2008069145W WO 2009104307 A1 WO2009104307 A1 WO 2009104307A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock signal
shift register
register circuit
type
tft
Prior art date
Application number
PCT/JP2008/069145
Other languages
English (en)
French (fr)
Inventor
秀樹 森井
明久 岩本
隆行 水永
裕己 太田
正浩 廣兼
信也 田中
元 今井
哲郎 菊池
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN200880126697XA priority Critical patent/CN101939791A/zh
Priority to US12/735,771 priority patent/US20110001732A1/en
Publication of WO2009104307A1 publication Critical patent/WO2009104307A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0417—Special arrangements specific to the use of low carrier mobility technology
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • the present invention relates to a shift register circuit monolithically built in a display panel.
  • Gate monolithic construction has been promoted to reduce costs by forming gate drivers with amorphous silicon on a liquid crystal panel.
  • Gate monolithic is also referred to as a gate driverless, panel built-in gate driver, gate-in panel, or the like.
  • FIG. 6 shows a configuration example of a shift register circuit constituting a gate driver formed by gate monolithic.
  • each stage SR (..., SRn ⁇ 1, SRn, SRn + 1,9) Includes a set input terminal Gn ⁇ 1, an output terminal Gn, a reset input terminal Gn + 1, a low power input terminal VSS, and a clock.
  • a signal input terminal CK is provided.
  • the preceding stage output signal OUT (..., OUTn-1, OUTn, OUTn + 1,...) Is input to the set input terminal Gn-1.
  • the output terminal Gn outputs an output signal OUT to the corresponding scanning signal line.
  • the output signal OUT of the next stage is input to the reset input terminal Gn + 1.
  • a low power supply voltage VSS which is a low-potential-side power supply voltage in each stage SR, is input to the low power supply input terminal VSS.
  • a clock signal CK1 and a clock signal CK2 are alternately input to the clock signal input terminal CK for each stage.
  • the clock signal CK1 and the clock signal CK2 have a phase relationship such that active clock pulse periods do not overlap each other as shown in FIG.
  • the voltage on the high level side of the clock signals CK1 and CK2 is VGH, and the voltage on the low level side is VGL.
  • the low power supply voltage VSS is equal to the voltage VGL on the low level side of the clock signals CK1 and CK2.
  • FIG. 7 shows a configuration example of each stage SR of the shift register circuit of FIG. This configuration is described in Non-Patent Document 1.
  • Each stage SR includes four transistors Tr1, Tr2, Tr3, Tr4 and a capacitor CAP1. All the transistors are n-channel TFTs.
  • the gate and drain are connected to the set input terminal Gn-1, and the source is connected to the gate of the transistor Tr4.
  • the drain is connected to the clock signal input terminal CK, and the source is connected to the output terminal Gn. That is, the transistor Tr4 serves as a transmission gate, and passes and blocks the clock signal input to the clock signal input terminal CK.
  • the capacitor CAP1 is connected between the gate and source of the transistor Tr4. A node having the same potential as the gate of the transistor Tr4 is referred to as netA.
  • the gate is connected to the reset input terminal Gn + 1, the drain is connected to the node netA, and the source is connected to the low power input terminal VSS.
  • the gate is connected to the reset input terminal Gn + 1, the drain is connected to the output terminal Gn, and the source is connected to the Low power input terminal VSS.
  • the output terminal Gn is kept low because the transistors Tr3 and Tr4 are in the high impedance state.
  • the transistor Tr1 When the input of the gate pulse to the set input terminal Gn-1 is completed, the transistor Tr1 is turned off. Then, in order to release the holding of the charge due to the floating of the node netA and the output terminal Gn of the stage SR, the transistors Tr2 and Tr3 are turned on by the reset pulse input to the reset input terminal Gn + 1, and the node netA and the output The terminal Gn is connected to the low power supply voltage VSS. As a result, the transistor Tr4 is turned off. When the input of the reset pulse is finished, the period in which the output terminal Gn generates the output pulse is finished, and the period in which the output terminal Gn holds Low again.
  • gate pulses are sequentially output to each gate line.
  • the transistors Tr3 and Tr4 are in a high impedance state during a period in which the output terminal Gn is kept low, so that the output terminal Gn is in a floating state. Therefore, in order to prevent the output terminal Gn from being held low due to noise propagated by cross coupling between the gate bus line and the source bus line or the like, the output terminal Gn is set to the Low level during the Low holding period.
  • a so-called low pulling transistor connected to the power supply voltage VSS is provided.
  • the node netA is in a floating state because the transistor Tr2 is also in a high impedance state during the Low holding period, the power supply voltage at which the node netA is at the Low level during the Low holding period so that the transistor Tr4 does not leak.
  • a low pulling transistor connected to VSS is also provided.
  • Non-Patent Document 1 when a low pulling transistor for connecting the output terminal Gn and the node netA to the low level in this way is provided, as described in Non-Patent Document 1, a DC bias is always applied to the gates of these transistors. As a result, a threshold voltage shift phenomenon occurs. This threshold voltage shift phenomenon is particularly remarkable at high temperatures.
  • the TFT is an n-channel type, the threshold voltage is shifted in the increasing direction.
  • the transistor that connects the output terminal Gn to the Low level causes a threshold voltage shift phenomenon, it becomes difficult to shift to the ON state gradually, making it difficult to connect the output terminal Gn to the Low level.
  • Non-Patent Document 1 proposes a shift register circuit having a configuration in which the period of the ON voltage applied to the gate of such a low pulling TFT is suppressed to be short.
  • clock signal input terminals CKa and CKb are used as the clock signal input terminals CK at the stages SR of the shift register circuit of FIG.
  • One and the other of the clock signals CK1 and CK2 are input to the clock signal input terminals CKa and CKb, the clock signal CK1 is input to the clock signal input terminal CKa, and the clock signal CK2 is input to the clock signal input terminal CKb.
  • the stages and the stages where the clock signal CK2 is input to the clock signal input terminal CKa and the clock signal CK1 is input to the clock signal input terminal CKb are alternately arranged.
  • the clock signal CK1 and the clock signal CK2 have a phase relationship such that active clock pulse periods do not overlap each other as shown in FIG.
  • the voltage on the high level side of the clock signals CK1 and CK2 is VGH, and the voltage on the low level side is VGL.
  • the low power supply voltage VSS is equal to the voltage VGL on the low level side of the clock signals CK1 and CK2.
  • FIG. 10 shows a configuration example of each stage SR of the shift register circuit of FIG.
  • This configuration is obtained by adding low pulling transistors Tr5 to Tr7 made of n-channel TFTs and a 2-input AND gate 101 to the configuration of FIG.
  • the gate is connected to the clock signal input terminal CKa, the drain is connected to the node netA, and the source is connected to the output terminal Gn.
  • the gate is connected to the output of the AND gate 101, the drain is connected to the output terminal Gn, and the source is connected to the Low power supply input terminal VSS.
  • the gate is connected to the clock signal input terminal CKb, the drain is connected to the output terminal Gn, and the source is connected to the Low power input terminal VSS.
  • the AND gate 101 one input terminal is connected to the clock signal input terminal CKa, and the other low-active input terminal is connected to the output terminal Gn.
  • the operation of outputting the output signal OUT to the output terminal Gn is the same as that of FIG. 8 described above, but the transistors Tr5, Tr6, Tr7 and the AND gate 101 are additionally operated during the period when the output terminal Gn is set to the Low level. I do.
  • the transistor Tr5 is turned on every clock pulse of the clock signal CK1 or CK2 (clock signal CK1 in FIG. 11) input to the clock signal input terminal CKa, and short-circuits the node netA and the output terminal Gn. As long as the output terminal Gn is at the low level, the AND gate 101 outputs a high level for each clock pulse of the clock signal (clock signal CK1 in FIG. 11) input to the clock signal input terminal CKa, and the transistor Tr6 is in the ON state. And The transistor Tr7 is turned on for each clock pulse of the clock signal CK1 or CK2 (clock signal CK2 in FIG. 11) input to the clock signal input terminal CKb, and connects the output terminal Gn to the low power supply voltage VSS.
  • the output terminal Gn is pulled low by alternately displaying a period in which the transistor Tr6 is in an ON state and a period in which the transistor Tr7 is in an ON state. Further, since the transistor Tr6 is also turned on when the transistor Tr5 is turned on, the node netA is pulled low during this period.
  • each of the transistors Tr6 and Tr7 is turned on when each of the clock signals is turned on even though the output terminal Gn is large as the sum of the clock pulse periods of the clock signals CK1 and CK2.
  • a DC bias is applied to the gate only for a period of about 50%, which is the duty. The same applies to the DC bias period of the transistor Tr5.
  • TFT liquid crystal modules In the conventional shift register circuit that shortens the DC bias application time of the TFT for pulling low to about 50% as shown in FIGS. 9 to 11, it is 50 ° C., which is a general maximum operating temperature for notebook PC applications. It is supposed to withstand long-term operation aging with respect to operation aging in a high temperature state.
  • OA office automation
  • FA ctory automation
  • IA industry application
  • in-vehicle applications is increasing. It has become to.
  • the operating temperature range required for TFT liquid crystal modules on the high temperature side is not 50 ° C, but technology for realizing operation under higher temperature conditions such as 85 ° C (IA use) and 95 ° C (automotive use). It has been demanded.
  • FIG. 12 shows the relationship between the threshold voltage shift amount ⁇ Vth and the time for applying the DC bias to the gate for two types of TFTs of type 1 and type 2.
  • Type 1 and type 2 both have a channel length L of 4 ⁇ m and a channel width W of 100 ⁇ m, and have different structural shapes.
  • the source voltage Vs 0 V
  • the drain voltage Vd 0.1 V
  • the temperature 85 ° C. Both types show the same shift amount ⁇ Vth.
  • the gate voltage Vg is set to DC 20V
  • the shift amount ⁇ Vth is significantly increased as compared with the case where the gate voltage Vg is set to 10V.
  • the shift amount ⁇ Vth of the threshold voltage of the TFT greatly depends on the DC bias applied to the gate.
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to provide a shift register circuit that can further suppress a threshold voltage shift phenomenon of a TFT, a display device including the shift register circuit, and a shift register.
  • the drive method is to be realized.
  • the shift register circuit of the present invention is supplied with a first type clock signal composed of one or more clock signals and a second type clock signal composed of one or more clock signals.
  • Each of the stages connected in cascade is provided with a first circuit using TFTs that connects a predetermined portion of each stage to a low-potential-side power source.
  • the second clock signal is used to drive the first circuit.
  • the second clock signal is used for driving the first circuit. It is characterized by being used.
  • the first type clock signal is used as an output signal output by being transmitted to the output terminal of each stage by each stage
  • the second type clock signal is the first type Since it is used to drive the circuit, the voltage level and duty of the second type clock signal can be set separately from the first type clock signal. Therefore, it is possible to apply a DC bias according to the voltage level and duty of the second type clock signal to the gate of the TFT of the first circuit. As a result, the DC bias applied to the TFT can be reduced and the shift amount of the threshold voltage can be suppressed to a very small level even when the first circuit performs low pulling to connect a predetermined location to the low potential power source. Can do.
  • the TFT is an n-channel type
  • the voltage on the High side of the second type clock signal is the High level of the clock signal of the first type. It is characterized by being lower than the side voltage.
  • the voltage is applied to the TFT according to the voltage level of the second type clock signal.
  • the effect is that the DC bias to be applied can be made smaller than when the first type of clock signal is used.
  • the TFT is an n-channel type
  • the voltage on the High side of the second type clock signal is the High level of the clock signal of the first type. It is characterized by being higher than the side voltage.
  • the threshold voltage of the TFT when the threshold voltage of the TFT is large, the voltage level of the second type clock signal is set higher than that of the first type clock signal while the duty is set to an appropriate value.
  • the DC bias applied to the TFT can be made smaller than when the first type clock signal is used.
  • the TFT is an n-channel type
  • the duty of the active clock pulse of the second type clock signal is the first type clock signal. It is characterized by being smaller than the duty of the active clock pulse.
  • the duty of the second type clock signal is obeyed.
  • the DC bias applied to the TFT can be made smaller than when the first type clock signal is used.
  • the TFT is an n-channel type
  • the duty of the active clock pulse of the second type clock signal is the first type clock signal. It is characterized by being larger than the duty of the active clock pulse.
  • the duty of the second type clock signal is set to an appropriate value such as decreasing the voltage level while making the duty larger than that of the first type clock signal.
  • the DC bias applied to the TFT can be made smaller than when the first type of clock signal is used.
  • the shift register circuit of the present invention is characterized in that, in order to solve the above problems, the predetermined portion is a transmission path of the output signal.
  • the shift register circuit of the present invention is characterized by being formed using amorphous silicon in order to solve the above problems.
  • the shift register circuit of the present invention is characterized in that it is formed using polycrystalline silicon in order to solve the above problems.
  • the floating portion that is likely to be formed in the circuit constituting the shift register stage is pulled low.
  • the threshold voltage shift phenomenon of the low pulling transistor can be suppressed, the circuit characteristics can be greatly improved.
  • the shift register circuit of the present invention is characterized by being formed using CG silicon in order to solve the above problems.
  • the floating portion that is likely to be formed in the circuit constituting the shift register stage is pulled low.
  • the threshold voltage shift phenomenon of the low pulling transistor can be suppressed, the circuit characteristics can be greatly improved.
  • the shift register circuit of the present invention is characterized in that it is formed using microcrystalline silicon in order to solve the above problems.
  • the floating portion that is likely to be formed in the circuit constituting the shift register stage is pulled low.
  • the threshold voltage shift phenomenon of the low pulling transistor can be suppressed, the circuit characteristics can be greatly improved.
  • the display device of the present invention is characterized by using the shift register circuit for driving a display in order to solve the above-described problems.
  • the operation of the shift register circuit is stabilized, thereby providing an effect that good display can be performed.
  • the display device of the present invention is characterized in that the shift register circuit is used in a scanning signal line driving circuit.
  • the scanning signal line can be stably pulled low, and an advantageous effect that a good display can be performed is achieved.
  • the display device of the present invention is characterized in that the shift register circuit is formed monolithically on the display panel with the display area.
  • the shift register circuit is formed monolithically with the display area on the display panel, and the display device that is advantageous for simplification of the configuration causes the display of the shift register circuit to be stable, thereby achieving good display. There is an effect that can be.
  • the shift register circuit driving method of the present invention is a first circuit using TFTs in which each cascaded stage connects a predetermined portion of each stage to a low-potential side power source.
  • a shift register circuit driving method for driving a shift register circuit having a configuration comprising: a first type of clock signal comprising one or more clock signals and one or more clock signals in the shift register circuit.
  • a second type of clock signal is used as an output signal that is output by transmitting the first type of clock signal to the output terminal of each stage by each of the stages.
  • the clock signal is used to drive the first circuit.
  • the first type clock signal is used as an output signal output by being transmitted to the output terminal of each stage by each stage
  • the second type clock signal is the first type Since it is used to drive the circuit, the voltage level and duty of the second type clock signal can be set separately from the first type clock signal. Therefore, it is possible to apply a DC bias according to the voltage level and duty of the second type clock signal to the gate of the TFT of the first circuit. As a result, the DC bias applied to the TFT can be reduced and the shift amount of the threshold voltage can be suppressed to a very small level even when the first circuit performs low pulling to connect a predetermined location to the low potential power source. Can do.
  • the shift register circuit driving method of the present invention is such that the TFT is an n-channel type, and the high-side voltage of the second type clock signal is the first type clock signal. It is characterized by being lower than the voltage on the High side of the signal.
  • the voltage is applied to the TFT according to the voltage level of the second type clock signal.
  • the effect is that the DC bias to be applied can be made smaller than when the first type of clock signal is used.
  • the shift register circuit driving method of the present invention is such that the TFT is an n-channel type, and the high-side voltage of the second type clock signal is the first type clock signal. It is characterized by being higher than the voltage on the High side of the signal.
  • the threshold voltage of the TFT when the threshold voltage of the TFT is large, the voltage level of the second type clock signal is set higher than that of the first type clock signal while the duty is set to an appropriate value.
  • the DC bias applied to the TFT can be made smaller than when the first type clock signal is used.
  • the shift register circuit driving method of the present invention is such that the TFT is an n-channel type, and the duty of the active clock pulse of the second type clock signal is the first type. It is characterized by being smaller than the duty of the active clock pulse of the clock signal.
  • the duty of the second type clock signal is obeyed.
  • the DC bias applied to the TFT can be made smaller than when the first type clock signal is used.
  • the shift register circuit driving method of the present invention is such that the TFT is an n-channel type, and the duty of the active clock pulse of the second type clock signal is the first type. It is characterized by being larger than the duty of the active clock pulse of the clock signal.
  • the duty of the second type clock signal is set to an appropriate value such as decreasing the voltage level while making the duty larger than that of the first type clock signal.
  • the DC bias applied to the TFT can be made smaller than when the first type of clock signal is used.
  • the drive method of the shift register circuit of the present invention is characterized in that the predetermined location is a transmission path of the output signal in order to solve the above problem.
  • the driving method of the shift register circuit according to the present invention is characterized in that the shift register circuit is formed using amorphous silicon in order to solve the above-described problems.
  • FIG. 1 is a circuit diagram showing a configuration of each stage of a shift register.
  • FIG. FIG. 2 is a circuit block diagram illustrating a configuration of a shift register circuit including each stage of the configuration of FIG. 1. 2 is a timing chart for explaining the operation of each stage of the configuration of FIG. 1. 6 is a timing chart for explaining a modification of the operation of each stage of the configuration of FIG. 1. 1, showing an embodiment of the present invention, is a block diagram illustrating a configuration of a display device.
  • FIG. It is a circuit block diagram which shows a prior art and shows the structure of the 1st shift register circuit.
  • FIG. 7 is a circuit diagram illustrating a configuration of each stage included in the shift register circuit of FIG. 6.
  • FIG. 10 is a circuit diagram illustrating a configuration of each stage included in the shift register circuit of FIG. 9. 11 is a timing chart showing the operation of each stage of the configuration of FIG. 10. It is a graph which shows the relationship between the shift amount of the threshold voltage of TFT, and stress time.
  • Liquid crystal display device (display device) 15a Shift register circuit SR stage CK1, CK2 clock signal (second type clock signal) CK3, CK4 clock signal (first type clock signal) netA node (predetermined location, output signal transmission path) Gn output terminal (predetermined location, output signal transmission path) OUT output signal Tr15, Tr16, Tr17 Transistor (TFT)
  • FIGS. 1 to 5 An embodiment of the present invention will be described with reference to FIGS. 1 to 5 as follows.
  • FIG. 5 shows a configuration of a liquid crystal display device 11 which is a display device according to the present embodiment.
  • the liquid crystal display device 11 includes a display panel 12, a flexible printed circuit board 13, and a control board 14.
  • the display panel 12 includes a display region 12a, a plurality of gate lines (scanning signal lines) GL, a plurality of source lines (data signal lines) using amorphous silicon, polycrystalline silicon, CG silicon, microcrystalline silicon, or the like on a glass substrate. ) SL... And an active matrix type display panel in which a gate driver (scanning signal line driving circuit) 15 is built.
  • the display area 12a is an area in which a plurality of picture elements PIX ... are arranged in a matrix.
  • the picture element PIX includes a TFT 21, which is a picture element selection element, a liquid crystal capacitor CL, and an auxiliary capacitor Cs.
  • the gate of the TFT 21 is connected to the gate line GL, and the source of the TFT 21 is connected to the source line SL.
  • the liquid crystal capacitor CL and the auxiliary capacitor Cs are connected to the drain of the TFT 21.
  • the plurality of gate lines GL are composed of gate lines GL1, GL2, GL3,... GLn, and are connected to the output of the gate driver (scanning signal line drive circuit) 15, respectively.
  • the plurality of source lines SL are made up of source lines SL1, SL2, SL3,..., SLm, and are connected to the output of the source driver 16 described later. Further, although not shown, auxiliary capacitance lines for applying an auxiliary capacitance voltage to the auxiliary capacitances Cs of the picture elements PIX... Are formed.
  • the gate driver 15 is provided in a region adjacent to the display region 12a on one side of the display region 12a in the direction in which the gate lines GL extend, and sequentially applies a gate pulse (scanning) to each of the gate lines GL. Pulse).
  • the gate driver 15 is provided on the display panel 12 in an area adjacent to the display area 12a on the other side in the direction in which the gate lines GL extend, and sequentially applies a gate pulse (scanning) to each of the gate lines GL. Pulse).
  • the gate driver 15 is monolithically formed with the display region 12a by using amorphous silicon, polycrystalline silicon, CG silicon, microcrystalline silicon, or the like for the display panel 12. All gate drivers referred to as drivers, gate-in panels, etc. can be included in the gate driver 15.
  • the flexible printed circuit board 13 includes a source driver 16.
  • the source driver 16 supplies a data signal to each of the source lines SL.
  • the control board 14 is connected to the flexible printed board 13 and supplies necessary signals and power to the gate driver 15 and the source driver 16.
  • a clock signal output as a scanning signal and a clock signal for driving a circuit that performs low pulling in the shift register are individually generated from the same clock signal by a level shifter circuit.
  • Signals and power supplied to the gate driver 15 output from the control board 14 are supplied from the display panel 12 to the gate driver 15 via the flexible printed board 13.
  • the gate driver When the gate driver is configured in a gate monolithic manner like the gate driver 15, the picture elements PIX ... for one row are all made up of the same color picture elements, and the gate driver 15 sets the gate lines GL ... for each RGB color. Suitable for driving. In this case, it is not necessary to prepare the source driver 16 for each color, which is advantageous because the scale of the source driver 16 and the flexible printed circuit board 13 can be reduced.
  • FIG. 2 shows a configuration example of the gate driver 15.
  • the gate driver 15 includes a shift register circuit 15a.
  • cascaded stages SR (..., SRn ⁇ 1, SRn, SRn + 1,...) Are set input terminal Gn ⁇ 1, output terminal Gn, reset input terminal Gn + 1, Low power input terminal VSS.
  • the preceding stage output signal OUT (..., OUTn-1, OUTn, OUTn + 1,...) Is input to the set input terminal Gn-1.
  • a gate start pulse supplied from the control board 14 is input to the set input terminal Gn ⁇ 1 of the first stage SR1.
  • the output terminal Gn outputs an output signal OUT to the corresponding gate line GL.
  • the output signal OUT of the next stage is input to the reset input terminal Gn + 1.
  • a low power supply voltage VSS which is a low-potential-side power supply voltage in each stage SR, is input to the low power supply input terminal VSS.
  • One and the other of the clock signals CK1 and CK2 (second type clock signals) supplied from the control board 14 are input to the clock signal input terminals CKa and CKb, and the clock signal CK1 is input to the clock signal input terminal CKa.
  • the second stage is arranged alternately.
  • the clock signal CK3 or CK4 (first type clock signal) supplied from the control board 14 is input to the clock signal input terminal CKc.
  • the clock signal CK3 is input to the clock signal input terminal CKc of the first stage, and the clock signal CK4 is input to the clock signal input terminal CKc of the second stage.
  • the clock signals CK1, CK2, CK3, and CK4 have waveforms as shown in FIG.
  • the clock signal CK1 and the clock signal CK2 have a phase relationship in which active clock pulse periods do not overlap each other.
  • the voltage on the high level side of the clock signals CK1 and CK2 is VH, and the voltage on the low level side is VL.
  • the clock signal CK3 has the same timing as the clock signal CK1, and the clock signal CK4 has the same timing as the clock signal CK2.
  • the voltage on the high level side of the clock signals CK3 and CK4 is VGH, and the voltage on the low level side is VGL.
  • VGH> VH> 0 and for the low-side voltage, VGL VL. It is also possible to satisfy VGL ⁇ VL.
  • the low power supply voltage VSS is equal to the voltage VGL on the low level side of the clock signals CK3 and CK4.
  • VSS VL is also satisfied.
  • a high-side voltage of an AND gate 21, which will be described later, is VH, and a low-side voltage is VL.
  • the clock signals CK1 and CK2 are, for example, converted from a 0V / 3V clock signal into a -7V / 16V system using a level shifter circuit in the control board 14, and the clock signals CK3 and C4 are converted in the control board 14.
  • the same 0V / 3V system clock signal is converted into a -7V / 22V system using a level shifter circuit.
  • FIG. 1 shows a configuration example of each stage SR of the shift register circuit 15a of FIG.
  • Each stage SR includes transistors Tr11, Tr12, Tr13, Tr14, Tr15, Tr16, and Tr17, a capacitor CAP1, and an AND gate 21. All the transistors are n-channel TFTs.
  • the gate and drain are connected to the set input terminal Gn-1, and the source is connected to the gate of the transistor Tr14.
  • the drain is connected to the clock signal input terminal CKc, and the source is connected to the output terminal Gn.
  • the transistor Tr14 serves as a transmission gate to pass and block the clock signal input to the clock signal input terminal CKc.
  • the capacitor CAP1 is connected between the gate and source of the transistor Tr14. A node having the same potential as the gate of the transistor Tr14 is referred to as netA.
  • the gate is connected to the reset input terminal Gn + 1, the drain is connected to the node netA, and the source is connected to the Low power input terminal VSS.
  • the gate is connected to the reset input terminal Gn + 1, the drain is connected to the output terminal Gn, and the source is connected to the Low power input terminal VSS.
  • the gate is connected to the clock signal input terminal CKa, the drain is connected to the node netA, and the source is connected to the output terminal Gn.
  • the gate is connected to the output of the AND gate 21, the drain is connected to the output terminal Gn, and the source is connected to the low power input terminal VSS.
  • the gate is connected to the clock signal input terminal CKb, the drain is connected to the output terminal Gn, and the source is connected to the Low power input terminal VSS.
  • the AND gate 21 one input terminal is connected to the clock signal input terminal CKa, and the other low-active input terminal is connected to the output terminal Gn.
  • Transistors Tr15, Tr16, and Tr17 are low pulling transistors.
  • the transistors Tr15, Tr16, Tr17 and the AND gate 21 constitute a first circuit that connects the transmission path of the output signal of each stage SR to the low-potential side power source, that is, the node netA and the output terminal Gn.
  • the clock signal output as the scanning signal is the first type clock signal
  • the clock signal supplied to the gate of the TFT that performs the Low pulling is the second type clock signal. It is different.
  • the first type of clock signal is composed of two clock signals CK3 and CK4
  • the second type of clock signal is composed of two clock signals CK1 and CK2, but the first type
  • Each of the clock signal and the second clock signal may generally comprise one or more clock signals according to the configuration of each stage SR.
  • the output terminal Gn is kept low because the transistors Tr13 and Tr14 are in a high impedance state.
  • the transistor Tr15 is turned on for each clock pulse of the clock signal CK1 or CK2 (clock signal CK1 in FIG. 3) input to the clock signal input terminal CKa, and short-circuits the node netA and the output terminal Gn.
  • the AND gate 21 outputs a high level for each clock pulse of the clock signal (clock signal CK1 in FIG. 3) input to the clock signal input terminal CKa, and the transistor Tr16 is turned on.
  • the transistor Tr17 is turned on for each clock pulse of the clock signal CK1 or CK2 (clock signal CK2 in FIG. 3) input to the clock signal input terminal CKb, and connects the output terminal Gn to the low power supply voltage VSS.
  • the period in which the transistor Tr16 is turned on and the period in which the transistor Tr17 is turned on alternately appear and are pulled low. Further, since the transistor Tr16 is also turned on when the transistor Tr15 is turned on, the node netA is pulled low during this period.
  • the transistor Tr11 When the input of the gate pulse to the set input terminal Gn-1 is completed, the transistor Tr11 is turned off.
  • the transistors Tr12 and Tr13 are turned on by the reset pulse input to the reset input terminal Gn + 1 in order to cancel the charge retention due to the floating of the node netA and the output terminal Gn of the stage SR, and the nodes netA and the output The terminal Gn is connected to the low power supply voltage VSS.
  • the transistor Tr14 is turned off.
  • gate pulses are sequentially output to each gate line.
  • a DC bias having an ON duty of about 50% is applied to the gates of the transistors Tr15, Tr16, and Tr17. Since the voltage VH is set lower than the voltage VGH on the high level side of the scanning signal, the shift amount ⁇ Vth of the threshold voltage of the Low pulling TFT can be suppressed to be very small.
  • the period during which Low is pulled by the transistors Tr15, Tr16, and Tr17 is shorter than in the case of FIG. Therefore, even if the high-side voltage of the clock signals CK1 and CK2 is as high as the voltage VGH, the DC bias can be reduced as in FIG.
  • the shift amount ⁇ Vth of the threshold voltage of the TFT for pulling low can be suppressed to be very small.
  • the present embodiment has been described above.
  • the present invention is also applicable to other display devices using a shift register circuit such as an EL display device.
  • the TFT when the threshold voltage of the TFT is large, the TFT is not sufficiently turned on unless a large gate voltage is applied, but the voltage level of the second type clock signal is higher than that of the first type clock signal.
  • the duty of the active clock pulse of the second type clock signal can be appropriately set according to the number of TFTs for low pulling and the setting of the low pulling time. Can be made smaller than when the first type of clock signal is used.
  • the duty of the active clock pulse of the second type clock signal is set to be higher than the duty of the active clock pulse of the first type clock signal.
  • the duty of the active clock pulse of the second type clock signal is set higher than the duty of the active clock pulse of the first type clock signal.
  • An example of increasing the size is also possible.
  • the duty of the active clock pulse for the second type clock signal is set to the first type.
  • the voltage level of the second type clock signal can be appropriately set in accordance with the threshold voltage, so that the DC bias applied to the TFT is set to be higher than that in the case of using the first type clock signal. It is easy to make it smaller.
  • the shift register circuit of the present invention is supplied with the first type clock signal composed of one or more clock signals and the second type clock signal composed of one or more clock signals.
  • Each of the stages connected in cascade is provided with a first circuit using a TFT that connects a predetermined portion of each of the stages to a low-potential side power source, and the first type of clock signal Is used as an output signal that is output by being transmitted to the output terminal of each stage by the respective stages, and the second type clock signal is used to drive the first circuit.
  • the present invention can be particularly suitably used for display devices such as liquid crystal display devices and EL display devices.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

　縦続接続された各段は、各段の所定箇所（ｎｅｔＡ、Ｇｎ）を低電位側電源に接続する、ＴＦＴ（Ｔｒ１５、Ｔｒ１６、Ｔｒ１７）を用いた第１の回路を備えており、第１の種類のクロック信号は、各段によって各段の出力端子（Ｇｎ）に伝送されることにより出力される出力信号（ＯＵＴ）に用いられ、第２の種類のクロック信号は、第１の回路を駆動するのに用いられる。これにより、ＴＦＴの閾値電圧のシフト現象をより抑制することのできるシフトレジスタ回路を実現する。

Description

シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
　本発明は、表示パネルにモノリシックに作り込まれるシフトレジスタ回路に関する。
　近年、ゲートドライバを液晶パネル上にアモルファスシリコンで形成しコスト削減を図るゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどとも称される。
　図６に、ゲートモノリシックにより形成されるゲートドライバを構成するシフトレジスタ回路の構成例を示す。
　当該シフトレジスタ回路においては、各段ＳＲ（…、ＳＲｎ－１、ＳＲｎ、ＳＲｎ＋１、…）が、セット入力端子Ｇｎ－１、出力端子Ｇｎ、リセット入力端子Ｇｎ＋１、Ｌｏｗ電源入力端子ＶＳＳ、および、クロック信号入力端子ＣＫを備えている。セット入力端子Ｇｎ－１には前段の出力信号ＯＵＴ（…、ＯＵＴｎ－１、ＯＵＴｎ、ＯＵＴｎ＋１、…）が入力される。出力端子Ｇｎは、対応する走査信号線に出力信号ＯＵＴを出力する。リセット入力端子Ｇｎ＋１には、次段の出力信号ＯＵＴが入力される。Ｌｏｗ電源入力端子ＶＳＳには、各段ＳＲにおける低電位側の電源電圧であるＬｏｗ電源電圧ＶＳＳが入力される。クロック信号入力端子ＣＫには、１段ごとにクロック信号ＣＫ１とクロック信号ＣＫ２とが交互に入力される。クロック信号ＣＫ１とクロック信号ＣＫ２とは、図８に示すような、アクティブなクロックパルス期間が互いに重ならない位相関係を有している。クロック信号ＣＫ１・ＣＫ２のＨｉｇｈレベル側の電圧はＶＧＨで、Ｌｏｗレベル側の電圧はＶＧＬである。Ｌｏｗ電源電圧ＶＳＳはクロック信号ＣＫ１・ＣＫ２のＬｏｗレベル側の電圧ＶＧＬに等しい。
　図７に、図６のシフトレジスタ回路の各段ＳＲの構成例を示す。この構成は非特許文献１に記載されたものである。
　各段ＳＲは、４つのトランジスタＴｒ１・Ｔｒ２・Ｔｒ３・Ｔｒ４および容量ＣＡＰ１を備えている。上記トランジスタは全てｎチャネル型のＴＦＴである。
　トランジスタＴｒ１において、ゲートおよびドレインはセット入力端子Ｇｎ－１に、ソースはトランジスタＴｒ４のゲートに、それぞれ接続されている。トランジスタＴｒ４において、ドレインはクロック信号入力端子ＣＫに、ソースは出力端子Ｇｎに、それぞれ接続されている。すなわち、トランジスタＴｒ４は伝送ゲートとして、クロック信号入力端子ＣＫに入力されるクロック信号の通過および遮断を行う。容量ＣＡＰ１は、トランジスタＴｒ４のゲートとソースとの間に接続されている。トランジスタＴｒ４のゲートと同電位のノードをｎｅｔＡと称する。
　トランジスタＴｒ２において、ゲートはリセット入力端子Ｇｎ＋１に、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴｒ３において、ゲートはリセット入力端子Ｇｎ＋１に、ドレインは出力端子Ｇｎに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　次に、図８を用いて、図７の構成の各段ＳＲの動作について説明する。
　セット入力端子Ｇｎ－１にシフトパルスが入力されるまでは、トランジスタＴｒ３・Ｔｒ４がハイインピーダンス状態であることにより、出力端子ＧｎはＬｏｗを保持する期間となる。
　セット入力端子Ｇｎ－１にシフトパルスである前段の出力信号ＯＵＴ（図８ではＯＵＴｎ－１）のゲートパルスが入力されると、出力端子Ｇｎは出力パルスを生成する期間となり、トランジスタＴｒ１がＯＮ状態となって容量ＣＡＰ１を充電する。容量ＣＡＰ１が充電されることによりノードｎｅｔＡの電位が上昇し、トランジスタＴｒ４がＯＮ状態になり、クロック信号入力端子ＣＫから入力されたクロック信号がトランジスタＴｒ４のソースに現れるが、クロック信号入力端子ＣＫにクロックパルスが入力された瞬間に容量ＣＡＰ１のブートストラップ効果によってノードｎｅｔＡの電位が突き上げられ、入力されたクロックパルスが段ＳＲの出力端子Ｇｎに伝送されて出力され、ゲートパルス（ここでは出力信号ＯＵＴｎのパルス）となる。
　セット入力端子Ｇｎ－１へのゲートパルスの入力が終了すると、トランジスタＴｒ１がＯＦＦ状態となる。そして、ノードｎｅｔＡおよび段ＳＲの出力端子Ｇｎがフローティングとなることによる電荷の保持を解除するために、リセット入力端子Ｇｎ＋１に入力されるリセットパルスによってトランジスタＴｒ２・Ｔｒ３をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧｎをＬｏｗ電源電圧ＶＳＳに接続する。これによりトランジスタＴｒ４がＯＦＦ状態となる。リセットパルスの入力が終了すると、出力端子Ｇｎが出力パルスを生成する期間は終了し、再びＬｏｗを保持する期間となる。
　このようにして、各ゲートラインに順次ゲートパルスが出力されていく。
　上記のシフトレジスタ回路では、出力端子ＧｎがＬｏｗを保持する期間にトランジスタＴｒ３・Ｔｒ４がハイインピーダンス状態となることにより、出力端子Ｇｎがフローティング状態となる。従って、出力端子Ｇｎがゲートバスラインとソースバスラインとのクロスカップリングなどにより伝搬されるノイズなどでＬｏｗを保持できなくなることを防ぐために、当該Ｌｏｗ保持期間に出力端子ＧｎをＬｏｗレベルであるＬｏｗ電源電圧ＶＳＳに接続する、いわゆるＬｏｗ引き用のトランジスタを設けることが行われる。また、当該Ｌｏｗ保持期間には、トランジスタＴｒ２もハイインピーダンス状態となることによりノードｎｅｔＡがフローティング状態となるため、トランジスタＴｒ４がリークしないように、当該Ｌｏｗ保持期間にノードｎｅｔＡをＬｏｗレベルである電源電圧ＶＳＳに接続するＬｏｗ引き用のトランジスタを設けることも行われる。
　しかし、このように出力端子ＧｎやノードｎｅｔＡをＬｏｗレベルに接続するＬｏｗ引き用のトランジスタを設けると、非特許文献１にも記載されているように、これらのトランジスタのゲートに常にＤＣバイアスが印加されることにより閾値電圧のシフト現象が発生する。この閾値電圧のシフト現象は特に高温下において著しい。ＴＦＴがｎチャネル型である場合には、閾値電圧が上昇する方向にシフトする。出力端子ＧｎをＬｏｗレベルに接続するトランジスタが閾値電圧のシフト現象を起こした場合には、次第にＯＮ状態へ移行しにくくなることにより、出力端子ＧｎをＬｏｗレベルに接続することが困難となる。また、ノードｎｅｔＡをＬｏｗレベルに接続するトランジスタが閾値電圧のシフト現象を起こした場合には、次第にＯＮ状態へ移行しにくくなることにより、ノードｎｅｔＡをＬｏｗレベルに接続することが困難となるので、ノードｎｅｔＡが電位不安定や各トランジスタのリークなどで電位上昇を起こすと出力トランジスタ（図７ではトランジスタＴｒ４）がリークし、出力端子ＧｎをやはりＬｏｗレベルに保持することが困難となる。
　このような閾値電圧のシフト現象により、常にゲートにＤＣバイアスが印加されているＴＦＴは長時間の動作においてそのスイッチング機能を失い、最終的にはシフトレジスタ回路が本来の機能を果たさなくなって誤動作を起こしてしまう。この結果、ゲートバスラインがソースバスラインなどから受ける電位変動の影響を抑制できず、クロストークが発生することなどによって安定した表示を行うことができなくなってしまう。
　そこで、非特許文献１では、このようなＬｏｗ引き用のＴＦＴのゲートに印加するＯＮ電圧の期間を短く抑制した構成のシフトレジスタ回路を提案している。
　図９および図１０に、このシフトレジスタ回路と類似のシフトレジスタ回路の構成を示す。
　図９に示すシフトレジスタ回路においては、各段ＳＲの端子として、図６のシフトレジスタ回路の各段ＳＲのクロック信号入力端子ＣＫをクロック信号入力端子ＣＫａ・ＣＫｂとしたものである。クロック信号入力端子ＣＫａ・ＣＫｂにはクロック信号ＣＫ１・ＣＫ２の一方と他方とが入力され、クロック信号入力端子ＣＫａにクロック信号ＣＫ１が入力されるとともにクロック信号入力端子ＣＫｂにクロック信号ＣＫ２が入力される段と、クロック信号入力端子ＣＫａにクロック信号ＣＫ２が入力されるとともにクロック信号入力端子ＣＫｂにクロック信号ＣＫ１が入力される段とが交互に配置されている。クロック信号ＣＫ１とクロック信号ＣＫ２とは、図１１に示すような、アクティブなクロックパルス期間が互いに重ならない位相関係を有している。クロック信号ＣＫ１・ＣＫ２のＨｉｇｈレベル側の電圧はＶＧＨで、Ｌｏｗレベル側の電圧はＶＧＬである。Ｌｏｗ電源電圧ＶＳＳはクロック信号ＣＫ１・ＣＫ２のＬｏｗレベル側の電圧ＶＧＬに等しい。
　図１０に、図９のシフトレジスタ回路の各段ＳＲの構成例を示す。
　この構成は、図７の構成に、さらにｎチャネル型ＴＦＴからなるＬｏｗ引き用のトランジスタＴｒ５～Ｔｒ７と、２入力のＡＮＤゲート１０１とを追加したものである。
　トランジスタＴｒ５においては、ゲートがクロック信号入力端子ＣＫａに、ドレインがノードｎｅｔＡに、ソースが出力端子Ｇｎに、それぞれ接続されている。トランジスタＴｒ６においては、ゲートがＡＮＤゲート１０１の出力に、ドレインが出力端子Ｇｎに、ソースがＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴｒ７においては、ゲートがクロック信号入力端子ＣＫｂに、ドレインが出力端子Ｇｎに、ソースがＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。ＡＮＤゲート１０１においては、一方の入力端子がクロック信号入力端子ＣＫａに、他方のローアクティブの入力端子が出力端子Ｇｎに、それぞれ接続されている。
　次に、図１１を用いて、図１０の構成の各段ＳＲの動作について説明する。
　出力端子Ｇｎに出力信号ＯＵＴを出力する動作は、前述の図８と同様であるが、出力端子ＧｎをＬｏｗレベルとする期間においては、トランジスタＴｒ５・Ｔｒ６・Ｔｒ７およびＡＮＤゲート１０１が付加的な動作を行う。
　トランジスタＴｒ５はクロック信号入力端子ＣＫａに入力されるクロック信号ＣＫ１またはＣＫ２（図１１ではクロック信号ＣＫ１）のクロックパルスごとにＯＮ状態となって、ノードｎｅｔＡと出力端子Ｇｎとを短絡する。ＡＮＤゲート１０１は、出力端子ＧｎがＬｏｗレベルである限りはクロック信号入力端子ＣＫａに入力されるクロック信号（図１１ではクロック信号ＣＫ１）のクロックパルスごとにＨｉｇｈレベルを出力し、トランジスタＴｒ６をＯＮ状態とする。トランジスタＴｒ７はクロック信号入力端子ＣＫｂに入力されるクロック信号ＣＫ１またはＣＫ２（図１１ではクロック信号ＣＫ２）のクロックパルスごとにＯＮ状態となって、出力端子ＧｎをＬｏｗ電源電圧ＶＳＳに接続する。
　出力端子Ｇｎは、トランジスタＴｒ６がＯＮ状態となる期間と、トランジスタＴｒ７がＯＮ状態となる期間とが交互に現れてＬｏｗ引きされる。また、トランジスタＴｒ５がＯＮ状態となるときはトランジスタＴｒ６もＯＮ状態となるため、この期間にノードｎｅｔＡがＬｏｗ引きされる。
　図１１の動作では、出力端子ＧｎはＬｏｗ引きされる期間がクロック信号ＣＫ１・ＣＫ２の各クロックパルス期間の和となって大きいにも関わらず、トランジスタＴｒ６・Ｔｒ７のそれぞれは、各クロック信号のＯＮデューティである５０％程度の期間だけゲートにＤＣバイアスが印加されることになる。トランジスタＴｒ５のＤＣバイアス期間も同様である。
　図９～図１１の構成のシフトレジスタ回路では、このように、Ｌｏｗ引き用のＴＦＴのＤＣバイアス印加時間を短くして、閾値電圧のシフト現象を抑制している。
Seung-Hwan Moon et al.,"Integrated a-Si:H TFT Gate Driver Circuits on Large Area TFT-LCDs",SID 2007 46.1,pp1478-1481
　図９～図１１に示したような、Ｌｏｗ引き用のＴＦＴのＤＣバイアス印加時間を５０％程度に短くする従来のシフトレジスタ回路では、ノートＰＣ用途などで一般的な最大動作温度である５０℃での高温状態での動作エージングに対して、長期動作エージングに耐えるものとされている。しかしながら、ＴＦＴ液晶モジュールの用途はノートＰＣやモニターなどのＯＡ(office automation)用途に限定されるものではなく、ＦＡ(Factory automation)・ＩＡ(industry application)用途や車載用途などその応用範囲はどんどん広くなってきている。それに伴い、ＴＦＴ液晶モジュールに要求される高温側の動作温度範囲は５０℃ではなく、８５℃（ＩＡ用途）や９５℃（車載用途）など更に高温度条件での動作を実現するための技術が求められている。
　すなわち図９～図１１に示した構成よりも更に信頼性の高いａ－Ｓｉゲートモノリシックシフトレジスタ回路の実現が求められている。
　図１２に、タイプ１とタイプ２との２種類のＴＦＴについて、閾値電圧のシフト量ΔＶｔｈと、ゲートにＤＣバイアスを印加する時間との関係を示す。タイプ１とタイプ２とは、両者ともチャネル長Ｌは４μｍ、チャネル幅Ｗは１００μｍであり、互いに構造形状が異なっている。ソースの電圧Ｖｓ＝０Ｖ、ドレインの電圧Ｖｄ＝０．１Ｖであり、温度は８５℃である。両タイプとも同様のシフト量ΔＶｔｈを示し、ゲート電圧ＶｇをＤＣ２０Ｖとした場合に、１０Ｖとした場合よりも大幅にシフト量ΔＶｔｈが増加している。このように、ＴＦＴの閾値電圧のシフト量ΔＶｔｈは、ゲートに印加されるＤＣバイアスに大きく依存している。
　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、ＴＦＴの閾値電圧のシフト現象をより抑制することのできるシフトレジスタ回路、および、それを備える表示装置ならびにシフトレジスタの駆動方法を実現することにある。
　本発明のシフトレジスタ回路は、上記課題を解決するために、１つ以上のクロック信号からなる第１の種類のクロック信号と１つ以上のクロック信号からなる第２の種類のクロック信号とが供給されるシフトレジスタ回路であって、縦続接続された各段は、上記各段の所定箇所を低電位側電源に接続する、ＴＦＴを用いた第１の回路を備えており、上記第１の種類のクロック信号は、上記各段によって上記各段の出力端子に伝送されることにより出力される出力信号に用いられ、上記第２の種類のクロック信号は、上記第１の回路を駆動するのに用いられる、ことを特徴としている。
　上記の発明によれば、第１の種類のクロック信号を、各段によって各段の出力端子に伝送されることにより出力される出力信号に用い、第２の種類のクロック信号は、第１の回路を駆動するのに用いるので、第２の種類のクロック信号の電圧レベルやデューティを、第１の種類のクロック信号とは個別に設定することができる。従って、第１の回路のＴＦＴのゲートに、第２の種類のクロック信号の電圧レベルやデューティに従ったＤＣバイアスを印加することが可能になる。これにより、第１の回路によって所定箇所を低電位側電源に接続するＬｏｗ引きを行っても、ＴＦＴに印加するＤＣバイアスを小さくすることができ、閾値電圧のシフト量を非常に小さく抑制することができる。
　以上により、ＴＦＴの閾値電圧のシフト現象をより抑制することのできるシフトレジスタ回路を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記ＴＦＴはｎチャネル型であり、上記第２の種類のクロック信号のＨｉｇｈ側の電圧は、上記第１の種類のクロック信号のＨｉｇｈ側の電圧よりも低いことを特徴としている。
　上記の発明によれば、第１の種類のクロック信号と第２の種類のクロック信号とが同じデューティを有していても、第２の種類のクロック信号の電圧レベルに従った、ＴＦＴに印加されるＤＣバイアスを、第１の種類のクロック信号を用いた場合よりも小さくすることができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記ＴＦＴはｎチャネル型であり、上記第２の種類のクロック信号のＨｉｇｈ側の電圧は、上記第１の種類のクロック信号のＨｉｇｈ側の電圧よりも高いことを特徴としている。
　上記の発明によれば、ＴＦＴの閾値電圧が大きい場合に、第２の種類のクロック信号について電圧レベルを第１の種類のクロック信号よりも高くしながら、デューティを小さくするなど適値に設定することにより、ＴＦＴに印加されるＤＣバイアスを、第１の種類のクロック信号を用いた場合よりも小さくすることができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記ＴＦＴはｎチャネル型であり、上記第２の種類のクロック信号のアクティブなクロックパルスのデューティは、上記第１の種類のクロック信号のアクティブなクロックパルスのデューティよりも小さいことを特徴としている。
　上記の発明によれば、第１の種類のクロック信号と第２の種類のクロック信号とが同じＨｉｇｈ側の電圧レベルを有していても、第２の種類のクロック信号のデューティに従った、ＴＦＴに印加されるＤＣバイアスを、第１の種類のクロック信号を用いた場合よりも小さくすることができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記ＴＦＴはｎチャネル型であり、上記第２の種類のクロック信号のアクティブなクロックパルスのデューティは、上記第１の種類のクロック信号のアクティブなクロックパルスのデューティよりも大きいことを特徴としている。
　上記の発明によれば、ＴＦＴの閾値電圧が大きくない場合に、第２の種類のクロック信号についてデューティを第１の種類のクロック信号よりも大きくしながら、電圧レベルを小さくするなど適値に設定することにより、ＴＦＴに印加されるＤＣバイアスを、第１の種類のクロック信号を用いた場合よりも小さくすることができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、上記所定箇所は、上記出力信号の伝達経路であることを特徴としている。
　上記の発明によれば、出力信号の伝達経路を、閾値電圧のシフト現象を抑制して安定にＬｏｗ引きすることができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、アモルファスシリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、アモルファスシリコンを用いたｎチャネルのみのＴＦＴによるシフトレジスタ回路に特有なフローティング箇所を、閾値電圧のシフト現象を抑制して安定にＬｏｗ引きすることができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、多結晶シリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、トランジスタのチャネル極性を単一の極性として電源電圧範囲を一方の極性側に大きく偏らせた場合の、シフトレジスタの段を構成する回路において形成されやすいフローティング箇所をＬｏｗ引きするのに、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、回路特性を大きく改善することができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、ＣＧシリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、トランジスタのチャネル極性を単一の極性として電源電圧範囲を一方の極性側に大きく偏らせた場合の、シフトレジスタの段を構成する回路において形成されやすいフローティング箇所をＬｏｗ引きするのに、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、回路特性を大きく改善することができるという効果を奏する。
　本発明のシフトレジスタ回路は、上記課題を解決するために、微結晶シリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、トランジスタのチャネル極性を単一の極性として電源電圧範囲を一方の極性側に大きく偏らせた場合の、シフトレジスタの段を構成する回路において形成されやすいフローティング箇所をＬｏｗ引きするのに、Ｌｏｗ引き用のトランジスタの閾値電圧のシフト現象を抑制することができるので、回路特性を大きく改善することができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記シフトレジスタ回路を表示の駆動に用いることを特徴としている。
　上記の発明によれば、シフトレジスタ回路の動作が安定することにより、良好な表示を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記シフトレジスタ回路が走査信号線駆動回路に用いられていることを特徴としている。
　上記の発明によれば、走査信号線を安定にＬｏｗ引きすることができ、良好な表示を行うことができるという効果を奏する。
　本発明の表示装置は、上記課題を解決するために、上記シフトレジスタ回路が、表示パネルに表示領域とモノリシックに形成されていることを特徴としている。
　上記の発明によれば、シフトレジスタ回路が表示パネルに表示領域とモノリシックに形成された、構成簡略化に有利な表示装置に、シフトレジスタ回路の動作を安定させることにより、良好な表示を行わせることができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、上記課題を解決するために、縦続接続された各段が、上記各段の所定箇所を低電位側電源に接続する、ＴＦＴを用いた第１の回路を備えた構成のシフトレジスタ回路を駆動するシフトレジスタ回路の駆動方法であって、上記シフトレジスタ回路に１つ以上のクロック信号からなる第１の種類のクロック信号と１つ以上のクロック信号からなる第２の種類のクロック信号とを供給し、上記第１の種類のクロック信号を、上記各段によって上記各段の出力端子に伝送することにより出力する出力信号に用い、上記第２の種類のクロック信号を、上記第１の回路を駆動するのに用いる、ことを特徴としている。
　上記の発明によれば、第１の種類のクロック信号を、各段によって各段の出力端子に伝送されることにより出力される出力信号に用い、第２の種類のクロック信号は、第１の回路を駆動するのに用いるので、第２の種類のクロック信号の電圧レベルやデューティを、第１の種類のクロック信号とは個別に設定することができる。従って、第１の回路のＴＦＴのゲートに、第２の種類のクロック信号の電圧レベルやデューティに従ったＤＣバイアスを印加することが可能になる。これにより、第１の回路によって所定箇所を低電位側電源に接続するＬｏｗ引きを行っても、ＴＦＴに印加するＤＣバイアスを小さくすることができ、閾値電圧のシフト量を非常に小さく抑制することができる。
　以上により、ＴＦＴの閾値電圧のシフト現象をより抑制することのできるシフトレジスタ回路の駆動方法を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、上記課題を解決するために、上記ＴＦＴはｎチャネル型であり、上記第２の種類のクロック信号のＨｉｇｈ側の電圧は、上記第１の種類のクロック信号のＨｉｇｈ側の電圧よりも低いことを特徴としている。
　上記の発明によれば、第１の種類のクロック信号と第２の種類のクロック信号とが同じデューティを有していても、第２の種類のクロック信号の電圧レベルに従った、ＴＦＴに印加されるＤＣバイアスを、第１の種類のクロック信号を用いた場合よりも小さくすることができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、上記課題を解決するために、上記ＴＦＴはｎチャネル型であり、上記第２の種類のクロック信号のＨｉｇｈ側の電圧は、上記第１の種類のクロック信号のＨｉｇｈ側の電圧よりも高いことを特徴としている。
　上記の発明によれば、ＴＦＴの閾値電圧が大きい場合に、第２の種類のクロック信号について電圧レベルを第１の種類のクロック信号よりも高くしながら、デューティを小さくするなど適値に設定することにより、ＴＦＴに印加されるＤＣバイアスを、第１の種類のクロック信号を用いた場合よりも小さくすることができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、上記課題を解決するために、上記ＴＦＴはｎチャネル型であり、上記第２の種類のクロック信号のアクティブなクロックパルスのデューティは、上記第１の種類のクロック信号のアクティブなクロックパルスのデューティよりも小さいことを特徴としている。
　上記の発明によれば、第１の種類のクロック信号と第２の種類のクロック信号とが同じＨｉｇｈ側の電圧レベルを有していても、第２の種類のクロック信号のデューティに従った、ＴＦＴに印加されるＤＣバイアスを、第１の種類のクロック信号を用いた場合よりも小さくすることができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、上記課題を解決するために、上記ＴＦＴはｎチャネル型であり、上記第２の種類のクロック信号のアクティブなクロックパルスのデューティは、上記第１の種類のクロック信号のアクティブなクロックパルスのデューティよりも大きいことを特徴としている。
　上記の発明によれば、ＴＦＴの閾値電圧が大きくない場合に、第２の種類のクロック信号についてデューティを第１の種類のクロック信号よりも大きくしながら、電圧レベルを小さくするなど適値に設定することにより、ＴＦＴに印加されるＤＣバイアスを、第１の種類のクロック信号を用いた場合よりも小さくすることができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、上記課題を解決するために、上記所定箇所は、上記出力信号の伝達経路であることを特徴としている。
　上記の発明によれば、出力信号の伝達経路を、閾値電圧のシフト現象を抑制して安定にＬｏｗ引きすることができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、上記課題を解決するために、上記シフトレジスタ回路はアモルファスシリコンを用いて形成されていることを特徴としている。
　上記の発明によれば、アモルファスシリコンを用いたｎチャネルのみのＴＦＴによるシフトレジスタ回路に特有なフローティング箇所を、閾値電圧のシフト現象を抑制して安定にＬｏｗ引きすることができるという効果を奏する。
　本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。
本発明の実施形態を示すものであり、シフトレジスタの各段の構成を示す回路図である。 図１の構成の各段を備えるシフトレジスタ回路の構成を示す回路ブロック図である。 図１の構成の各段の動作を説明するタイミングチャートである。 図１の構成の各段の動作の変形例を説明するタイミングチャートである。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 従来技術を示すものであり、第１のシフトレジスタ回路の構成を示す回路ブロック図である。 図６のシフトレジスタ回路が備える各段の構成を示す回路図である。 図７の構成の各段の動作を示すタイミングチャートである。 従来技術を示すものであり、第２のシフトレジスタ回路の構成を示す回路ブロック図である。 図９のシフトレジスタ回路が備える各段の構成を示す回路図である。 図１０の構成の各段の動作を示すタイミングチャートである。 ＴＦＴの閾値電圧のシフト量とストレス時間との関係を示すグラフである。
符号の説明
　１１　　　　　　液晶表示装置（表示装置）
　１５ａ　　　　　シフトレジスタ回路
　ＳＲ　　　　　　段
　ＣＫ１、ＣＫ２　クロック信号（第２の種類のクロック信号）
　ＣＫ３、ＣＫ４　クロック信号（第１の種類のクロック信号）
　ｎｅｔＡ　　　　ノード（所定箇所、出力信号の伝達経路）
　Ｇｎ　　　　　　出力端子（所定箇所、出力信号の伝達経路）
　ＯＵＴ　　　　　出力信号
　Ｔｒ１５、Ｔｒ１６、Ｔｒ１７
　　　　　　　　　トランジスタ（ＴＦＴ）
　本発明の一実施形態について図１ないし図５に基づいて説明すると以下の通りである。
　図５に、本実施形態に係る表示装置である液晶表示装置１１の構成を示す。
　液晶表示装置１１は、表示パネル１２、フレキシブルプリント基板１３、および、コントロール基板１４を備えている。
　表示パネル１２は、ガラス基板上にアモルファスシリコン、多結晶シリコン、ＣＧシリコン、微結晶シリコンなどを用いて表示領域１２ａ、複数のゲートライン（走査信号線）ＧＬ…、複数のソースライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）１５が作りこまれたアクティブマトリクス型の表示パネルである。表示領域１２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートラインＧＬに接続されており、ＴＦＴ２１のソースはソースラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
　複数のゲートラインＧＬ…はゲートラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎからなり、それぞれゲートドライバ（走査信号線駆動回路）１５の出力に接続されている。複数のソースラインＳＬ…はソースラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍからなり、それぞれ後述するソースドライバ１６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
　ゲ－トドライバ１５は、表示パネル１２上で表示領域１２ａに対してゲートラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、ゲートラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。ゲ－トドライバ１５は、表示パネル１２上で表示領域１２ａに対してゲートラインＧＬ…の延びる方向の他方側に隣接する領域に設けられており、ゲートラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。このゲートドライバ１５は表示パネル１２に、アモルファスシリコンや多結晶シリコン、ＣＧシリコン、微結晶シリコンなどを用いて、表示領域１２ａとモノリシックに作りこまれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称されるゲートドライバは全てゲートドライバ１５に含まれ得る。
　フレキシブルプリント基板１３は、ソースドライバ１６を備えている。ソースドライバ１６はソースラインＳＬ…のそれぞれにデータ信号を供給する。コントロール基板１４はフレキシブルプリント基板１３に接続されており、ゲートドライバ１５およびソースドライバ１６に必要な信号や電源を供給する。コントロール基板１４においては、後述するように、走査信号として出力されるクロック信号と、シフトレジスタにおいてＬｏｗ引きを行う回路を駆動するクロック信号とを、同じクロック信号からレベルシフタ回路によって個別に生成する。コントロール基板１４から出力されたゲートドライバ１５へ供給する信号および電源は、フレキシブルプリント基板１３を介して表示パネル１２上からゲートドライバ１５へ供給される。
　ゲ－トドライバ１５のようにゲートドライバをゲートモノリシックで構成する場合には、一行分の絵素ＰＩＸ…を全て同色絵素で構成し、ゲートドライバ１５がＲＧＢの色ごとにゲートラインＧＬ…を駆動するのに適している。この場合には、ソースドライバ１６を色ごとに用意する必要がないので、ソースドライバ１６やフレキシブルプリント基板１３の規模を縮小することができるので有利である。
　図２に、ゲートドライバ１５の構成例を示す。
　図２に示すように、ゲートドライバ１５はシフトレジスタ回路１５ａを備えている。シフトレジスタ回路１５ａにおいては、縦続接続される各段ＳＲ（…、ＳＲｎ－１、ＳＲｎ、ＳＲｎ＋１、…）が、セット入力端子Ｇｎ－１、出力端子Ｇｎ、リセット入力端子Ｇｎ＋１、Ｌｏｗ電源入力端子ＶＳＳ、および、クロック信号入力端子ＣＫａ・ＣＫｂ・ＣＫｃを備えている。セット入力端子Ｇｎ－１には前段の出力信号ＯＵＴ（…、ＯＵＴｎ－１、ＯＵＴｎ、ＯＵＴｎ＋１、…）が入力される。初段のＳＲ１のセット入力端子Ｇｎ－１には、コントロール基板１４から供給されるゲートスタートパルスが入力される。出力端子Ｇｎは、対応するゲートラインＧＬに出力信号ＯＵＴを出力する。リセット入力端子Ｇｎ＋１には、次段の出力信号ＯＵＴが入力される。Ｌｏｗ電源入力端子ＶＳＳには、各段ＳＲにおける低電位側の電源電圧であるＬｏｗ電源電圧ＶＳＳが入力される。
　クロック信号入力端子ＣＫａ・ＣＫｂには、コントロール基板１４から供給されるクロック信号ＣＫ１・ＣＫ２（第２の種類のクロック信号）の一方と他方とが入力され、クロック信号入力端子ＣＫａにクロック信号ＣＫ１が入力されるとともにクロック信号入力端子ＣＫｂにクロック信号ＣＫ２が入力される第１の段と、クロック信号入力端子ＣＫａにクロック信号ＣＫ２が入力されるとともにクロック信号入力端子ＣＫｂにクロック信号ＣＫ１が入力される第２の段とが交互に配置されている。
　クロック信号入力端子ＣＫｃにはコントロール基板１４から供給されるクロック信号ＣＫ３またはＣＫ４（第１の種類のクロック信号）が入力される。上記第１の段のクロック信号入力端子ＣＫｃにはクロック信号ＣＫ３が入力され、上記第２の段のクロック信号入力端子ＣＫｃにはクロック信号ＣＫ４が入力される。
　クロック信号ＣＫ１・ＣＫ２・ＣＫ３・ＣＫ４は、図３に示すような波形を有している。クロック信号ＣＫ１とクロック信号ＣＫ２とは、アクティブなクロックパルス期間が互いに重ならない位相関係を有している。クロック信号ＣＫ１・ＣＫ２のＨｉｇｈレベル側の電圧はＶＨで、Ｌｏｗレベル側の電圧はＶＬである。クロック信号ＣＫ３はクロック信号ＣＫ１と同じタイミングを有し、クロック信号ＣＫ４はクロック信号ＣＫ２と同じタイミングを有している。クロック信号ＣＫ３・ＣＫ４のＨｉｇｈレベル側の電圧はＶＧＨで、Ｌｏｗレベル側の電圧はＶＧＬである。Ｈｉｇｈ側の電圧についてはＶＧＨ＞ＶＨ＞０とし、Ｌｏｗ側の電圧についてはここではＶＧＬ＝ＶＬとする。ＶＧＬ＜ＶＬとすることも可能である。
　Ｌｏｗ電源電圧ＶＳＳはクロック信号ＣＫ３・ＣＫ４のＬｏｗレベル側の電圧ＶＧＬに等しい。ここではさらに、ＶＳＳ＝ＶＬでもある。さらに、後述のＡＮＤゲート２１のＨｉｇｈ側の電圧をＶＨ、Ｌｏｗ側の電圧をＶＬとする。
　クロック信号ＣＫ１・ＣＫ２は、コントロール基板１４において、例えば０Ｖ／３Ｖ系のクロック信号からレベルシフタ回路を用いて－７Ｖ／１６Ｖ系に変換されたものであり、クロック信号ＣＫ３・Ｃ４は、コントロール基板１４において、例えば同じ０Ｖ／３Ｖ系のクロック信号からレベルシフタ回路を用いて－７Ｖ／２２Ｖ系に変換されたものである。
　図１に、図２のシフトレジスタ回路１５ａの各段ＳＲの構成例を示す。
　各段ＳＲは、トランジスタＴｒ１１・Ｔｒ１２・Ｔｒ１３・Ｔｒ１４・Ｔｒ１５・Ｔｒ１６・Ｔｒ１７、容量ＣＡＰ１、および、ＡＮＤゲート２１を備えている。上記トランジスタは全てｎチャネル型のＴＦＴである。
　トランジスタＴｒ１１において、ゲートおよびドレインはセット入力端子Ｇｎ－１に、ソースはトランジスタＴｒ１４のゲートに、それぞれ接続されている。トランジスタＴｒ１４において、ドレインはクロック信号入力端子ＣＫｃに、ソースは出力端子Ｇｎに、それぞれ接続されている。すなわち、トランジスタＴｒ１４は伝送ゲートとして、クロック信号入力端子ＣＫｃに入力されるクロック信号の通過および遮断を行う。容量ＣＡＰ１は、トランジスタＴｒ１４のゲートとソースとの間に接続されている。トランジスタＴｒ１４のゲートと同電位のノードをｎｅｔＡと称する。
　トランジスタＴｒ１２において、ゲートはリセット入力端子Ｇｎ＋１に、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴｒ１３において、ゲートはリセット入力端子Ｇｎ＋１に、ドレインは出力端子Ｇｎに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　トランジスタＴｒ１５においては、ゲートがクロック信号入力端子ＣＫａに、ドレインがノードｎｅｔＡに、ソースが出力端子Ｇｎに、それぞれ接続されている。トランジスタＴｒ１６においては、ゲートがＡＮＤゲート２１の出力に、ドレインが出力端子Ｇｎに、ソースがＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴｒ１７においては、ゲートがクロック信号入力端子ＣＫｂに、ドレインが出力端子Ｇｎに、ソースがＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。ＡＮＤゲート２１においては、一方の入力端子がクロック信号入力端子ＣＫａに、他方のローアクティブの入力端子が出力端子Ｇｎに、それぞれ接続されている。
　トランジスタＴｒ１５・Ｔｒ１６・Ｔｒ１７はＬｏｗ引き用のトランジスタである。そして、トランジスタＴｒ１５・Ｔｒ１６・Ｔｒ１７およびＡＮＤゲート２１は、ノードｎｅｔＡおよび出力端子Ｇｎという、各段ＳＲの出力信号の伝達経路を低電位側電源に接続する第１の回路を構成している。
　このように、本実施形態では、走査信号として出力されるクロック信号を第１の種類のクロック信号とし、Ｌｏｗ引きを行うＴＦＴのゲートに供給するクロック信号を第２の種類のクロック信号として、互いに異ならせている。なお、本実施形態では第１の種類のクロック信号はクロック信号ＣＫ３・ＣＫ４の２つからなり、第２の種類のクロック信号はクロック信号ＣＫ１・ＣＫ２の２つからなるが、第１の種類のクロック信号および第２のクロック信号のそれぞれは一般に、各段ＳＲの構成に合わせて１つ以上のクロック信号からなるものでよい。
　次に、図３を用いて、図１の構成の各段ＳＲの動作について説明する。
　セット入力端子Ｇｎ－１にシフトパルスが入力されるまでは、トランジスタＴｒ１３・Ｔｒ１４がハイインピーダンス状態であることにより、出力端子ＧｎはＬｏｗを保持する期間となる。この期間には、トランジスタＴｒ１５はクロック信号入力端子ＣＫａに入力されるクロック信号ＣＫ１またはＣＫ２（図３ではクロック信号ＣＫ１）のクロックパルスごとにＯＮ状態となって、ノードｎｅｔＡと出力端子Ｇｎとを短絡する。ＡＮＤゲート２１は、出力端子ＧｎがＬｏｗレベルである限りはクロック信号入力端子ＣＫａに入力されるクロック信号（図３ではクロック信号ＣＫ１）のクロックパルスごとにＨｉｇｈレベルを出力し、トランジスタＴｒ１６をＯＮ状態とする。トランジスタＴｒ１７はクロック信号入力端子ＣＫｂに入力されるクロック信号ＣＫ１またはＣＫ２（図３ではクロック信号ＣＫ２）のクロックパルスごとにＯＮ状態となって、出力端子ＧｎをＬｏｗ電源電圧ＶＳＳに接続する。
　出力端子Ｇｎは、トランジスタＴｒ１６がＯＮ状態となる期間と、トランジスタＴｒ１７がＯＮ状態となる期間とが交互に現れてＬｏｗ引きされる。また、トランジスタＴｒ１５がＯＮ状態となるときはトランジスタＴｒ１６もＯＮ状態となるため、この期間にノードｎｅｔＡがＬｏｗ引きされる。
　セット入力端子Ｇｎ－１にシフトパルスである前段の出力信号ＯＵＴ（図３ではＯＵＴｎ－１）のゲートパルスが入力されると、出力端子Ｇｎは出力パルスを生成する期間となり、トランジスタＴｒ１１がＯＮ状態となって容量ＣＡＰ１を充電する。容量ＣＡＰ１が充電されることによりノードｎｅｔＡの電位が上昇し、トランジスタＴｒ１４がＯＮ状態になり、クロック信号入力端子ＣＫｃから入力されたクロック信号（図３ではクロック信号ＣＫ３）がトランジスタＴｒ１４のソースに現れるが、クロック信号入力端子ＣＫｃにクロックパルスが入力された瞬間に容量ＣＡＰ１のブートストラップ効果によってノードｎｅｔＡの電位が突き上げられ、入力されたクロックパルスが段ＳＲの出力端子Ｇｎに伝送されて出力され、ゲートパルス（ここでは出力信号ＯＵＴｎのパルス）となる。
　セット入力端子Ｇｎ－１へのゲートパルスの入力が終了すると、トランジスタＴｒ１１がＯＦＦ状態となる。そして、ノードｎｅｔＡおよび段ＳＲの出力端子Ｇｎがフローティングとなることによる電荷の保持を解除するために、リセット入力端子Ｇｎ＋１に入力されるリセットパルスによってトランジスタＴｒ１２・Ｔｒ１３をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧｎをＬｏｗ電源電圧ＶＳＳに接続する。これによりトランジスタＴｒ１４がＯＦＦ状態となる。リセットパルスの入力が終了すると、出力端子Ｇｎが出力パルスを生成する期間は終了し、再びＬｏｗを保持する期間となる。
　このようにして、各ゲートラインに順次ゲートパルスが出力されていく。
　図３の動作によれば、出力端子ＧｎをＬｏｗレベルに接続する期間に、トランジスタＴｒ１５・Ｔｒ１６・Ｔｒ１７の各ゲートには、５０％程度のＯＮデューティのＤＣバイアスが印加されながら、Ｈｉｇｈレベル側の電圧ＶＨが走査信号のＨｉｇｈレベル側の電圧ＶＧＨよりも低く設定されているために、Ｌｏｗ引き用のＴＦＴの閾値電圧のシフト量ΔＶｔｈを非常に小さく抑制することができる。
　次に、図４に、図１および図２の構成のシフトレジスタ回路１５ａの他の駆動方法について説明する。
　図４では、クロック信号ＣＫ１・ＣＫ２・ＣＫ３・ＣＫ４の全てのＨｉｇｈレベル側の電圧をＶＧＨ、全てのＬｏｗレベル側の電圧をＶＧＬとする。そして、クロック信号ＣＫ１・ＣＫ２のＯＮデューティを、クロック信号ＣＫ３・ＣＫ４のＯＮデューティよりも小さく設定する。クロック信号ＣＫ３・ＣＫ４は、走査信号として用いられるため、そのＯＮデューティは図３の場合と同じである。
　図４に示すように、この場合には、トランジスタＴｒ１５・Ｔｒ１６・Ｔｒ１７によりＬｏｗ引きを行う期間が図３の場合よりも短くなる。従って、クロック信号ＣＫ１・ＣＫ２のＨｉｇｈ側の電圧が電圧ＶＧＨのように大きくても、ＤＣバイアスとしては図３と同様に小さくすることができる。
　従って、Ｌｏｗ引き用のＴＦＴの閾値電圧のシフト量ΔＶｔｈを非常に小さく抑制することができる。
　なお、図３のクロック信号ＣＫ１～ＣＫ４の電圧レベルを用いて、図４のようにクロック信号ＣＫ１・ＣＫ２のＯＮデューティをクロック信号ＣＫ３・ＣＫ４よりも小さくすることも可能である。
　以上、本実施形態について述べた。本発明はＥＬ表示装置など、シフトレジスタ回路を用いる他の表示装置にも適用可能である。
　また、図３のように、ｎチャネル型のＴＦＴを用いる場合に、第２の種類のクロック信号のＨｉｇｈ側の電圧が第１の種類のクロック信号のＨｉｇｈ側の電圧よりも低くする例を挙げているが、ｎチャネル型のＴＦＴを用いる場合に、第２の種類のクロック信号のＨｉｇｈ側の電圧を第１の種類のクロック信号のＨｉｇｈ側の電圧よりも高くする例も可能である。
　例えば、ＴＦＴの閾値電圧が大きい場合には大きなゲート電圧を印加しなければＴＦＴが十分にＯＮ状態とならないが、第２の種類のクロック信号について電圧レベルを第１の種類のクロック信号よりも高くしながら、デューティを小さくするなど適値に設定することにより、ＴＦＴを十分にＯＮ状態とすることを達成することができる。この場合の第２の種類のクロック信号のアクティブなクロックパルスのデューティは、Ｌｏｗ引き用のＴＦＴの数やＬｏｗ引き時間の設定に合わせて適宜設定が可能であるので、ＴＦＴに印加されるＤＣバイアスを、第１の種類のクロック信号を用いた場合よりも小さくすることは容易である。
　また、図４のように、ｎチャネル型のＴＦＴを用いる場合に、第２の種類のクロック信号のアクティブなクロックパルスのデューティを、第１の種類のクロック信号のアクティブなクロックパルスのデューティよりも小さくする例を挙げているが、ｎチャネル型のＴＦＴを用いる場合に、第２の種類のクロック信号のアクティブなクロックパルスのデューティを、第１の種類のクロック信号のアクティブなクロックパルスのデューティよりも大きくする例も可能である。
　例えば、ＴＦＴの閾値電圧が大きくない場合にはあまり大きなゲート電圧を印加しなくともＴＦＴが十分にＯＮ状態となるので、第２の種類のクロック信号についてアクティブなクロックパルスのデューティを第１の種類のクロック信号よりも大きくしながら、電圧レベルを小さくするなど適値に設定することにより、ＴＦＴを十分にＯＮ状態とすることを達成することができる。この場合の第２の種類のクロック信号の電圧レベルは、閾値電圧に合わせて適宜設定が可能であるので、ＴＦＴに印加されるＤＣバイアスを、第１の種類のクロック信号を用いた場合よりも小さくすることは容易である。
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明のシフトレジスタ回路は、以上のように、１つ以上のクロック信号からなる第１の種類のクロック信号と１つ以上のクロック信号からなる第２の種類のクロック信号とが供給されるシフトレジスタ回路であって、縦続接続された各段は、上記各段の所定箇所を低電位側電源に接続する、ＴＦＴを用いた第１の回路を備えており、上記第１の種類のクロック信号は、上記各段によって上記各段の出力端子に伝送されることにより出力される出力信号に用いられ、上記第２の種類のクロック信号は、上記第１の回路を駆動するのに用いられる。
　以上により、ＴＦＴの閾値電圧のシフト現象をより抑制することのできるシフトレジスタ回路を実現することができるという効果を奏する。
　発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内において、いろいろと変更して実施することができるものである。
　本発明は、液晶表示装置やＥＬ表示装置などの表示装置に特に好適に使用することができる。

Claims (20)

  1. 　１つ以上のクロック信号からなる第１の種類のクロック信号と１つ以上のクロック信号からなる第２の種類のクロック信号とが供給されるシフトレジスタ回路であって、
    　縦続接続された各段は、上記各段の所定箇所を低電位側電源に接続する、ＴＦＴを用いた第１の回路を備えており、
    　上記第１の種類のクロック信号は、上記各段によって上記各段の出力端子に伝送されることにより出力される出力信号に用いられ、
    　上記第２の種類のクロック信号は、上記第１の回路を駆動するのに用いられる、
    ことを特徴とするシフトレジスタ回路。
  2. 　上記ＴＦＴはｎチャネル型であり、
    　上記第２の種類のクロック信号のＨｉｇｈ側の電圧は、上記第１の種類のクロック信号のＨｉｇｈ側の電圧よりも低いことを特徴とする請求の範囲第１項に記載のシフトレジスタ回路。
  3. 　上記ＴＦＴはｎチャネル型であり、
    　上記第２の種類のクロック信号のＨｉｇｈ側の電圧は、上記第１の種類のクロック信号のＨｉｇｈ側の電圧よりも高いことを特徴とする請求の範囲第１項に記載のシフトレジスタ回路。
  4. 　上記ＴＦＴはｎチャネル型であり、
    　上記第２の種類のクロック信号のアクティブなクロックパルスのデューティは、上記第１の種類のクロック信号のアクティブなクロックパルスのデューティよりも小さいことを特徴とする請求の範囲第１項から第３項までのいずれか１項に記載のシフトレジスタ回路。
  5. 　上記ＴＦＴはｎチャネル型であり、
    　上記第２の種類のクロック信号のアクティブなクロックパルスのデューティは、上記第１の種類のクロック信号のアクティブなクロックパルスのデューティよりも大きいことを特徴とする請求の範囲第１項から第３項までのいずれか１項に記載のシフトレジスタ回路。
  6. 　上記所定箇所は、上記出力信号の伝達経路であることを特徴とする請求の範囲第１項から第５項までのいずれか１項に記載のシフトレジスタ回路。
  7. 　アモルファスシリコンを用いて形成されていることを特徴とする請求の範囲第１項から第６項までのいずれか１項に記載のシフトレジスタ回路。
  8. 　多結晶シリコンを用いて形成されていることを特徴とする請求の範囲第１項から第６項までのいずれか１項に記載のシフトレジスタ回路。
  9. 　ＣＧシリコンを用いて形成されていることを特徴とする請求の範囲第１項から第６項までのいずれか１項に記載のシフトレジスタ回路。
  10. 　微結晶シリコンを用いて形成されていることを特徴とする請求の範囲第１項から第６項までのいずれか１項に記載のシフトレジスタ回路。
  11. 　請求の範囲第１項から第１０項までのいずれか１項に記載のシフトレジスタ回路を表示の駆動に用いることを特徴とする表示装置。
  12. 　上記シフトレジスタ回路が走査信号線駆動回路に用いられていることを特徴とする請求の範囲第１１項に記載の表示装置。
  13. 　上記シフトレジスタ回路が、表示パネルに表示領域とモノリシックに形成されていることを特徴とする請求の範囲第１１項または第１２項に記載の表示装置。
  14. 　縦続接続された各段が、上記各段の所定箇所を低電位側電源に接続する、ＴＦＴを用いた第１の回路を備えた構成のシフトレジスタ回路を駆動するシフトレジスタ回路の駆動方法であって、
    　上記シフトレジスタ回路に１つ以上のクロック信号からなる第１の種類のクロック信号と１つ以上のクロック信号からなる第２の種類のクロック信号とを供給し、
    　上記第１の種類のクロック信号を、上記各段によって上記各段の出力端子に伝送することにより出力する出力信号に用い、
    　上記第２の種類のクロック信号を、上記第１の回路を駆動するのに用いる、
    ことを特徴とするシフトレジスタ回路の駆動方法。
  15. 　上記ＴＦＴはｎチャネル型であり、
    　上記第２の種類のクロック信号のＨｉｇｈ側の電圧は、上記第１の種類のクロック信号のＨｉｇｈ側の電圧よりも低いことを特徴とする請求の範囲第１４項に記載のシフトレジスタ回路の駆動方法。
  16. 　上記ＴＦＴはｎチャネル型であり、
    　上記第２の種類のクロック信号のＨｉｇｈ側の電圧は、上記第１の種類のクロック信号のＨｉｇｈ側の電圧よりも高いことを特徴とする請求の範囲第１４項に記載のシフトレジスタ回路の駆動方法。
  17. 　上記ＴＦＴはｎチャネル型であり、
    　上記第２の種類のクロック信号のアクティブなクロックパルスのデューティは、上記第１の種類のクロック信号のアクティブなクロックパルスのデューティよりも小さいことを特徴とする請求の範囲第１４項から第１６項までのいずれか１項に記載のシフトレジスタ回路の駆動方法。
  18. 　上記ＴＦＴはｎチャネル型であり、
    　上記第２の種類のクロック信号のアクティブなクロックパルスのデューティは、上記第１の種類のクロック信号のアクティブなクロックパルスのデューティよりも大きいことを特徴とする請求の範囲第１４項から第１６項までのいずれか１項に記載のシフトレジスタ回路の駆動方法。
  19. 　上記所定箇所は、上記出力信号の伝達経路であることを特徴とする請求の範囲第１４項から第１８項までのいずれか１項に記載のシフトレジスタ回路の駆動方法。
  20. 　上記シフトレジスタ回路はアモルファスシリコンを用いて形成されていることを特徴とする請求の範囲第１４項から第１９項までのいずれか１項に記載のシフトレジスタ回路の駆動方法。
PCT/JP2008/069145 2008-02-19 2008-10-22 シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 WO2009104307A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN200880126697XA CN101939791A (zh) 2008-02-19 2008-10-22 移位寄存器电路和显示装置以及移位寄存器电路的驱动方法
US12/735,771 US20110001732A1 (en) 2008-02-19 2008-10-22 Shift register circuit, display device, and method for driving shift register circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-037627 2008-02-19
JP2008037627 2008-02-19

Publications (1)

Publication Number Publication Date
WO2009104307A1 true WO2009104307A1 (ja) 2009-08-27

Family

ID=40985201

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/069145 WO2009104307A1 (ja) 2008-02-19 2008-10-22 シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法

Country Status (3)

Country Link
US (1) US20110001732A1 (ja)
CN (1) CN101939791A (ja)
WO (1) WO2009104307A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010266849A (ja) * 2009-04-14 2010-11-25 Nec Lcd Technologies Ltd 走査線駆動回路、表示装置及び走査線駆動方法
WO2011055584A1 (ja) * 2009-11-04 2011-05-12 シャープ株式会社 液晶表示装置およびその駆動方法
JP2013012749A (ja) * 2010-08-06 2013-01-17 Semiconductor Energy Lab Co Ltd 半導体装置
WO2013021930A1 (ja) * 2011-08-10 2013-02-14 シャープ株式会社 液晶表示装置およびその駆動方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2341768T3 (es) * 2002-09-30 2010-06-28 Power Medical Interventions, Llc Sistema quirurgico autonomo esterelizable.
CN101939777B (zh) * 2008-02-19 2013-03-20 夏普株式会社 显示装置及显示装置的驱动方法
CN101971241B (zh) * 2008-03-19 2013-04-10 夏普株式会社 显示面板驱动电路、液晶显示装置、及显示面板的驱动方法
US20100325466A1 (en) * 2008-03-19 2010-12-23 Yuuki Ohta Display panel drive circuit, liquid crystal display device, and method for driving display panel
US9281077B2 (en) 2009-02-25 2016-03-08 Sharp Kabushiki Kaisha Shift register and display device
US8731135B2 (en) * 2010-01-29 2014-05-20 Sharp Kabushiki Kaisha Shift register and display device
KR101279350B1 (ko) * 2010-11-26 2013-07-04 엘지디스플레이 주식회사 액정표시장치
CN102708796B (zh) * 2012-02-29 2014-08-06 京东方科技集团股份有限公司 阵列基板行驱动单元、阵列基板行驱动电路以及显示装置
WO2013146058A1 (ja) * 2012-03-30 2013-10-03 シャープ株式会社 表示装置
JP6126419B2 (ja) * 2012-04-30 2017-05-10 株式会社半導体エネルギー研究所 半導体装置、電子機器
CN104282279B (zh) 2014-09-28 2016-09-28 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器、栅极驱动电路和显示装置
CN104332137B (zh) 2014-11-28 2016-11-16 京东方科技集团股份有限公司 栅极驱动电路及显示装置
CN104537979B (zh) 2015-01-28 2017-03-15 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路
CN104835531B (zh) 2015-05-21 2018-06-15 京东方科技集团股份有限公司 一种移位寄存器单元及其驱动方法、移位寄存器和显示装置
CN104835442B (zh) 2015-05-28 2017-09-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN104900189B (zh) 2015-06-19 2017-08-01 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、移位寄存器和显示装置
CN105096808B (zh) 2015-09-18 2018-02-16 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN105427790B (zh) 2016-01-05 2017-12-08 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN105702295B (zh) 2016-01-15 2019-06-14 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示面板及显示装置
TWI557710B (zh) * 2016-01-29 2016-11-11 瑞鼎科技股份有限公司 源極驅動器及使用其之驅動方法
CN105632444B (zh) 2016-03-16 2017-12-26 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示面板
CN105761757B (zh) 2016-05-13 2018-05-18 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、阵列基板、显示面板和装置
CN106057143A (zh) 2016-05-30 2016-10-26 京东方科技集团股份有限公司 移位寄存器及其操作方法、栅极驱动电路和显示装置
CN106157893B (zh) 2016-09-09 2018-12-11 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、驱动电路和显示装置
KR20220054031A (ko) * 2020-10-23 2022-05-02 엘지디스플레이 주식회사 표시장치 및 이의 구동방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08263028A (ja) * 1995-03-06 1996-10-11 Thomson Multimedia Sa シフトレジスタ
JPH08263027A (ja) * 1995-03-06 1996-10-11 Thomson Multimedia Sa シフトレジスタ
JP2002175695A (ja) * 2000-12-06 2002-06-21 Alps Electric Co Ltd シフトレジスタおよびシフトレジスタ回路
JP2005062216A (ja) * 2003-08-08 2005-03-10 Hitachi Ltd シフトレジスタ回路及びそれを用いた表示装置
JP2005251335A (ja) * 2004-03-05 2005-09-15 Casio Comput Co Ltd シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置
JP2006228312A (ja) * 2005-02-16 2006-08-31 Alps Electric Co Ltd シフトレジスタ及び液晶駆動回路
JP2007095190A (ja) * 2005-09-29 2007-04-12 Hitachi Displays Ltd シフトレジスタ回路及びそれを用いた表示装置
JP2007151092A (ja) * 2005-10-18 2007-06-14 Semiconductor Energy Lab Co Ltd シフトレジスタ、半導体装置、表示装置及び電子機器
JP2007207413A (ja) * 2006-01-07 2007-08-16 Semiconductor Energy Lab Co Ltd 半導体装置、並びに当該半導体装置を具備する表示装置及び電子機器
JP2008083692A (ja) * 2006-08-31 2008-04-10 Semiconductor Energy Lab Co Ltd 液晶表示装置

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4651148A (en) * 1983-09-08 1987-03-17 Sharp Kabushiki Kaisha Liquid crystal display driving with switching transistors
US5222082A (en) * 1991-02-28 1993-06-22 Thomson Consumer Electronics, S.A. Shift register useful as a select line scanner for liquid crystal display
US5313222A (en) * 1992-12-24 1994-05-17 Yuen Foong Yu H. K. Co., Ltd. Select driver circuit for an LCD display
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
FR2720185B1 (fr) * 1994-05-17 1996-07-05 Thomson Lcd Registre à décalage utilisant des transistors M.I.S. de même polarité.
US6919874B1 (en) * 1994-05-17 2005-07-19 Thales Avionics Lcd S.A. Shift register using M.I.S. transistors and supplementary column
US5434899A (en) * 1994-08-12 1995-07-18 Thomson Consumer Electronics, S.A. Phase clocked shift register with cross connecting between stages
US5949398A (en) * 1996-04-12 1999-09-07 Thomson Multimedia S.A. Select line driver for a display matrix with toggling backplane
JP3911923B2 (ja) * 1999-09-27 2007-05-09 カシオ計算機株式会社 シフトレジスタ及び電子装置
JP4761643B2 (ja) * 2001-04-13 2011-08-31 東芝モバイルディスプレイ株式会社 シフトレジスタ、駆動回路、電極基板及び平面表示装置
JP2003032096A (ja) * 2001-07-11 2003-01-31 Casio Comput Co Ltd 電子装置
JP4421208B2 (ja) * 2002-05-17 2010-02-24 シャープ株式会社 レベルシフタ回路およびそれを備えた表示装置
US6845140B2 (en) * 2002-06-15 2005-01-18 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
TW586105B (en) * 2002-07-09 2004-05-01 Au Optronics Corp Continuous pulse array generator using low-voltage clock signal
US6888604B2 (en) * 2002-08-14 2005-05-03 Samsung Electronics Co., Ltd. Liquid crystal display
US7759736B2 (en) * 2002-11-14 2010-07-20 Sharp Laboratories Of America, Inc. Oxide interface with improved oxygen bonding
JP4460822B2 (ja) * 2002-11-29 2010-05-12 東芝モバイルディスプレイ株式会社 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置
US7486269B2 (en) * 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
KR101019416B1 (ko) * 2004-06-29 2011-03-07 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 평판표시장치
TWI393093B (zh) * 2004-06-30 2013-04-11 Samsung Display Co Ltd 移位暫存器，具有該移位暫存器之顯示裝置，及其驅動方法
KR101166580B1 (ko) * 2004-12-31 2012-07-18 엘지디스플레이 주식회사 액정표시소자
JP4378314B2 (ja) * 2005-04-26 2009-12-02 シャープ株式会社 表示装置及び表示装置の製造方法
CN101694766A (zh) * 2005-05-02 2010-04-14 株式会社半导体能源研究所 发光器件、以及电子器具
KR101147125B1 (ko) * 2005-05-26 2012-05-25 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 표시장치 및 그의 구동방법
US7586476B2 (en) * 2005-06-15 2009-09-08 Lg. Display Co., Ltd. Apparatus and method for driving liquid crystal display device
KR101167663B1 (ko) * 2005-10-18 2012-07-23 삼성전자주식회사 게이트 구동 회로 및 이를 포함하는 액정 표시 장치
US9153341B2 (en) * 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
US8102350B2 (en) * 2006-03-30 2012-01-24 Lg Display Co., Ltd. Display device and driving method thereof
US7283603B1 (en) * 2006-04-07 2007-10-16 Au Optronics Corporation Shift register with four phase clocks
JP5079350B2 (ja) * 2006-04-25 2012-11-21 三菱電機株式会社 シフトレジスタ回路
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101384283B1 (ko) * 2006-11-20 2014-04-11 삼성디스플레이 주식회사 액정 표시 장치 및 그 구동 방법
KR101294321B1 (ko) * 2006-11-28 2013-08-08 삼성디스플레이 주식회사 액정 표시 장치
KR100826498B1 (ko) * 2007-02-09 2008-05-02 삼성전자주식회사 주파수 범위에 따라서 가변되는 파이프 라인 구조를 갖는온 다이 터미네이션 제어회로를 구비하는 반도체 장치
KR101375863B1 (ko) * 2007-03-08 2014-03-17 삼성디스플레이 주식회사 표시장치 및 이의 구동방법
CN101939777B (zh) * 2008-02-19 2013-03-20 夏普株式会社 显示装置及显示装置的驱动方法
US20130069930A1 (en) * 2010-03-15 2013-03-21 Sharp Kabushiki Kaisha Shift register, scanning signal line drive circuit, and display device
TWI415099B (zh) * 2010-11-10 2013-11-11 Au Optronics Corp 液晶顯示器驅動電路及相關驅動方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08263028A (ja) * 1995-03-06 1996-10-11 Thomson Multimedia Sa シフトレジスタ
JPH08263027A (ja) * 1995-03-06 1996-10-11 Thomson Multimedia Sa シフトレジスタ
JP2002175695A (ja) * 2000-12-06 2002-06-21 Alps Electric Co Ltd シフトレジスタおよびシフトレジスタ回路
JP2005062216A (ja) * 2003-08-08 2005-03-10 Hitachi Ltd シフトレジスタ回路及びそれを用いた表示装置
JP2005251335A (ja) * 2004-03-05 2005-09-15 Casio Comput Co Ltd シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置
JP2006228312A (ja) * 2005-02-16 2006-08-31 Alps Electric Co Ltd シフトレジスタ及び液晶駆動回路
JP2007095190A (ja) * 2005-09-29 2007-04-12 Hitachi Displays Ltd シフトレジスタ回路及びそれを用いた表示装置
JP2007151092A (ja) * 2005-10-18 2007-06-14 Semiconductor Energy Lab Co Ltd シフトレジスタ、半導体装置、表示装置及び電子機器
JP2007207413A (ja) * 2006-01-07 2007-08-16 Semiconductor Energy Lab Co Ltd 半導体装置、並びに当該半導体装置を具備する表示装置及び電子機器
JP2008083692A (ja) * 2006-08-31 2008-04-10 Semiconductor Energy Lab Co Ltd 液晶表示装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010266849A (ja) * 2009-04-14 2010-11-25 Nec Lcd Technologies Ltd 走査線駆動回路、表示装置及び走査線駆動方法
US8884865B2 (en) 2009-04-14 2014-11-11 NLT Technologies Ltd. Scanning line driving circuit, display device, and scanning line driving method
WO2011055584A1 (ja) * 2009-11-04 2011-05-12 シャープ株式会社 液晶表示装置およびその駆動方法
CN102598105A (zh) * 2009-11-04 2012-07-18 夏普株式会社 液晶显示装置及其驱动方法
RU2496153C1 (ru) * 2009-11-04 2013-10-20 Шарп Кабусики Кайся Жидкокристаллическое устройство отображения и способ его возбуждения
JPWO2011055584A1 (ja) * 2009-11-04 2013-03-28 シャープ株式会社 液晶表示装置およびその駆動方法
US8547771B2 (en) 2010-08-06 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
JP2013012749A (ja) * 2010-08-06 2013-01-17 Semiconductor Energy Lab Co Ltd 半導体装置
US8995174B2 (en) 2010-08-06 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
US11177792B2 (en) 2010-08-06 2021-11-16 Semiconductor Energy Laboratory Co., Ltd. Power supply semiconductor integrated memory control circuit
US11677384B2 (en) 2010-08-06 2023-06-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit with semiconductor layer having indium, zinc, and oxygen
US12021530B2 (en) 2010-08-06 2024-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
WO2013021930A1 (ja) * 2011-08-10 2013-02-14 シャープ株式会社 液晶表示装置およびその駆動方法
JPWO2013021930A1 (ja) * 2011-08-10 2015-03-05 シャープ株式会社 液晶表示装置およびその駆動方法

Also Published As

Publication number Publication date
US20110001732A1 (en) 2011-01-06
CN101939791A (zh) 2011-01-05

Similar Documents

Publication Publication Date Title
WO2009104307A1 (ja) シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
WO2010067643A1 (ja) シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
US9362892B2 (en) Scanning signal line drive circuit, display device having the same, and driving method for scanning signal line
US7310402B2 (en) Gate line drivers for active matrix displays
WO2014092011A1 (ja) 表示装置およびその駆動方法
KR102007906B1 (ko) 표시 패널
TWI385623B (zh) 閘極驅動電路與具有其之顯示裝置
KR101641312B1 (ko) 표시 패널
WO2009104306A1 (ja) 表示装置および表示装置の駆動方法
US9330782B2 (en) Shift register and display device having the same
US8781059B2 (en) Shift register
US8531224B2 (en) Shift register, scanning signal line drive circuit provided with same, and display device
TWI529682B (zh) A scanning signal line driving circuit, a display device including the same, and a driving method of a scanning signal line
WO2017206542A1 (zh) 移位寄存器及其操作方法、栅极驱动电路和显示装置
WO2010050262A1 (ja) シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
US9928794B2 (en) Shift register and display apparatus
CN110660362B (zh) 移位寄存器及栅极驱动电路
WO2011114569A1 (ja) シフトレジスタ、走査信号線駆動回路、および表示装置
WO2013018598A1 (ja) 表示装置および走査信号線の駆動方法
CN109493816B (zh) 一种goa电路、显示面板及显示装置
KR20090081850A (ko) 게이트 구동회로 및 이를 갖는 표시장치
WO2013018596A1 (ja) 液晶表示装置および補助容量線の駆動方法
WO2018193912A1 (ja) 走査信号線駆動回路およびそれを備える表示装置
JP2009223051A (ja) 表示装置および表示装置の駆動方法
WO2022095159A1 (zh) Goa 电路及其驱动方法、显示面板

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200880126697.X

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08872732

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 12735771

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 08872732

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP