[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20160014913A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20160014913A
KR20160014913A KR1020140097069A KR20140097069A KR20160014913A KR 20160014913 A KR20160014913 A KR 20160014913A KR 1020140097069 A KR1020140097069 A KR 1020140097069A KR 20140097069 A KR20140097069 A KR 20140097069A KR 20160014913 A KR20160014913 A KR 20160014913A
Authority
KR
South Korea
Prior art keywords
substrate
semi
conductive pattern
package
semiconductor package
Prior art date
Application number
KR1020140097069A
Other languages
English (en)
Other versions
KR101616625B1 (ko
Inventor
유도재
오규환
류종인
임재현
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140097069A priority Critical patent/KR101616625B1/ko
Priority to US14/810,947 priority patent/US9748179B2/en
Publication of KR20160014913A publication Critical patent/KR20160014913A/ko
Application granted granted Critical
Publication of KR101616625B1 publication Critical patent/KR101616625B1/ko
Priority to US15/637,220 priority patent/US20170301632A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

다수의 회로층을 갖는 기판과, 상기 기판의 양면에 실장된 적어도 하나의 전자 부품과, 상기 기판의 양면에 형성되어 상기 전자 부품을 감싸는 몰드부와, 상기 몰드부에 형성되어 상기 기판의 회로층과 전기적으로 연결되는 비아와, 상기 비아에 연결된 회로층에 접속된 도금 테일의 일단에 연결되어 상기 기판의 외측으로 노출된 반-도전성 패턴을 포함하는 반도체 패키지 및 그 제조방법이 개시된다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of manufacturing the same}
반도체 패키지 및 그 제조방법에 관한 것이다.
최근의 전자기기는　스마트 폰의 모바일 갤럭시 향 스마트 세트 두께의 슬림 화에 따라 패키지 두께도 양면 기판 기준 갤럭시 S5 시리즈 이후 1.15mmT 이하의 두께와 초소형의 사이즈가 요구되고　있으며, 이에 따라 모듈의 실장 밀도도 고밀도화되어 가고 있다.　
미국 공개특허 제2006-0022333호
일 측면은 안정적인 전극 형성이 가능한 도금 몰드 비아 연결(plating mold via interconnection) 구조를 갖는 반도체 패키지 및 그 제조방법을 제공하는 것이다.
다른 측면은 도금 테일의 영향을 최소화한 반도체 패키지 및 그 제조방법을 제공하는 것이다.
또 다른 측면은 개별 반도체 패키지로 분리하기 위한 절단 공정 후 전자파 간섭 및 전자파 내성 특성을 우수하게 구현할 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다.
일 실시예에 따른 반도체 패키지는 전자 부품을 감싸는 몰드부에 형성되어 기판의 회로층과 전기적으로 연결되는 비아와, 상기 비아에 연결된 회로층에 접속된 도금 테일의 일단에 연결되어 상기 기판의 외측으로 노출된 반-도전성 패턴을 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정순으로 도시한 공정 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 실시예들로부터 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
본 발명에서 사용된 용어 "반도체 패키지"는 와이파이와 같은 무선통신, 전자소자 모듈을 포함하는 개념으로서, 베어 반도체 패키지에 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
반도체 패키지
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 상기 반도체 패키지(1000)는 다수의 회로층을 갖는 기판(100)과, 상기 기판(100)의 양면에 실장된 적어도 하나의 전자 부품(120)과, 상기 기판(100)의 양면에 형성되어 상기 전자 부품(120)을 감싸는 몰드부(130)와, 상기 몰드부(130)에 형성되어 상기 기판(100)의 회로층과 전기적으로 연결된 비아(113)와, 상기 비아(113)에 연결된 회로층에 접속된 도금 테일(101)의 일단에 연결되어 상기 기판(100)의 외측으로 노출된 반-도전성 패턴(102)을 포함한다.
상기 기판(100)은 절연층에 1층 이상의 회로층이 형성된 회로 기판으로서, 당업계에 잘 알려진 반도체 기판, 인쇄회로기판, 또는 금속 기판과 같은 다양한 종류의 기판이 이용될 수 있다.
상기 절연층으로는 예를 들어, 인쇄회로기판의 경우 수지 절연층 또는 반도체 기판의 경우 세라믹 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 광경화형 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 회로층은 회로 기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
상기 회로층으로서, 전자 부품(120)을 실장하기 위한 실장용 전극이나, 실장용 전극들 상호 간을 전기적으로 연결하는 회로 패턴이 형성될 수 있다. 또한, 상기 기판(100)의 각 층 사이에는 전기적 연결을 위한 비아가 형성될 수 있다.
본 실시예에서는, 회로층으로서 기판(100)의 하부면에 비아 패드(111)가 형성되고 기판(100)의 상부면에 접지 전극(112)이 형성된다. 상기 비아 패드(111)와 접지 전극(112)에 대해서는 관련 구성과 함께 후술하도록 한다.
상기 전자 부품(120)은 통상의 와이어본딩 또는 플립칩 본딩을 통해 기판(100)의 양면에 실장된다. 나아가, 상기 전자 부품(120)은 기판(100)에 내장되는 것도 가능하다.
상기 전자 부품(120)은 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함하며, 기판(100) 상에 실장되거나 기판(100) 내부에 내장될 수 있는 전자 소자들이라면 모두 전자 부품(120)으로 이용될 수 있다.
상기 몰드부(130)는 전자 부품(120)과 와이어 및 접속부 등을 외부의 충격으로부터 안전하게 보호하기 위하여 상기 전자 부품(120)을 감싸도록 기판(100)의 양면에 형성된다.
상기 몰드부(130)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 또는 실리콘(silicon)계 에폭시 등의 수지재를 포함하는 절연성 재료로 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 몰드부(130)에는 상기 기판(100)의 비아 패드(111)와 면접촉하여 전기적으로 연결되도록 상기 몰드부(130)를 관통하는 비아(113)가 형성된다. 상기 비아(113)의 하단에는 외부 부품 또는 패키지와의 접속을 위한 외부 접속 단자로서, 예를 들어 솔더 범프(140)가 형성된다.
여기서, 상기 비아 패드(111)에는 도금 테일(101)이 상기 비아 패드(111)와 동일 평면상에 형성되어 접속된다. 상기 도금 테일(101)의 일단에는 반-도전성 패턴(102)이 연결되어 기판(100)의 외측으로 노출된다. 즉, 상기 반-도전성 패턴(102)의 측면은 기판(100)의 측면과 실질적으로 동일한 평면상에 형성되어 기판(100) 측면에 노출된다.
도면에서는 기판(100)의 하면의 일 측면에 반-도전성 패턴(102)이 형성된 경우를 예로 들고 있으나, 본 발명은 이에 한정되지 않고, 연결되는 도금 테일(101)의 위치에 따라 다양한 위치 및 다양한 형상으로 반-도전성 패턴(102)을 형성할 수 있다.
상기 반-도전성 패턴(102)은 전도성을 갖지 않는다.
상기 반-도전성 패턴(102)은 제조 공정에서 비아(113)의 도금 시에는 전도성을 나타내어 도금 테일(101)에 접속되고, 상기 접속된 도금 테일(101)을 통해서 인가된 전류에 의해 전해 도금이 가능하다. 반면, 상기 반-도전성 패턴(102)은 도금 공정에 의해 비아(113)를 형성한 이후, 개별 반도체 패키지로 분리하기 위한 절단 공정 중에, 또는 절단 공정 이후 별도의 부도체화 처리를 통해서 최종 제품에서는 전도성을 상실하게 된다.
상기 반-도전성 패턴(102)은 예를 들어, 전도성을 갖는 반-도전성 재료의 열에 의한 산화 특성을 이용하여 절연체로 변환시키거나, 레이저 조사에 의한 산화 특성을 이용하거나, 전도성을 갖는 반-도전성 재료가 기계적 가공에 의해 절연체로 변환되는 특성을 이용하거나, 전도성을 갖는 반-도전성 재료의 자계적 특성을 이용하여 절연체로 변환시키거나, 전도성을 갖는 반-도전성 재료 중 금속 코어의 배향을 이용하여 절연체로 변환시키는 방법 등을 이용하여 비아(113)의 도금 시에는 전도성을 갖도록 하고, 이후 전도성을 갖지 않는 절연체로 변환시킬 수 있다. 상술한 전도성을 갖는 반-도전성 재료의 절연체로의 변환 방법은 이에 한정되지 않고, 당업계에 공지된 것이라면 모두 적용 가능하다.
이에 따라, 전해 도금에 의한 몰드 비아 연결 구조를 통해서 안정적인 전극 형성이 가능하며, 나아가 개별 반도체 패키지로 분리하기 위한 절단 공정에 의해서, 또는 이후의 별도의 부도체화 처리를 통해서 도금 테일에 연결된 전도성을 갖는 반-도전성 패턴을 전도성을 갖지 않는 부도체로 변환시킴으로써 패키지 내에 잔존하는 도금 테일의 영향을 최소화할 수 있다.
상기 기판(100)의 회로층은 또한 상기 기판(100)의 외측으로 노출되도록 형성된 접지 전극(112)을 포함한다.
상기 접지 전극(112)은 기판(100)의 상부면에 형성된다. 상기 접지 전극(112)은 사각 형태로 형성되는 기판(100)의 상면에서 기판(100)의 측면을 따라 길게 형성된다. 이러한 접지 전극(112)은 기판(100)의 네 측면 중 적어도 어느 한 측면을 따라 형성될 수 있다. 상기 접지 전극(112)의 측면은 기판(100)의 측면과 실질적으로 동일한 평면상에 형성되어 기판(100) 측면에 노출될 수 있다.
도면에서는 접지 전극(112)이 기판(100)의 상면에서 기판(100)의 측면을 따라 형성되는 경우를 예로 들고 있으나, 본 발명은 이에 한정되지 않으며, 상기 접지 전극(112)은 기판(100)의 하면에 형성될 수 있다. 또한, 상기 접지 전극(112)은 전자 부품(120)의 단자와 전기적으로 연결될 필요가 있는 경우, 접지 전극(112)의 일부가 전자 부품(120)의 하부로 돌출되도록 접지 전극(112)을 형성하여 돌출된 부분이 전자 부품(120)의 단자와 전기적으로 연결되도록 구성할 수도 있다.
덧붙여, 실드부(150)가 상기 패키지(1000)의 상부면과 측면을 덮도록 상기 몰드부(130) 및 기판(100)의 외면에 형성된다.
상기 실드부(150)는 접지 전극(112)의 노출된 부분과 전기적으로 연결된다.
상기 실드부(150)는 전자 부품(120)을 내부에 수용하며 몰드부(130)의 외부면에 형성되어 기판(100) 외부로부터 유입되는 불필요한 전자파를 차폐한다. 또한, 전자 부품(120)에서 발생되는 전자파가 외부로 방사되는 것을 차단한다. 이러한 실드부(150)는 몰드부(130)에 밀착하여 몰드부(130)의 외부면을 덮도록 형성된다.
상기 실드부(150)는 전자파 차폐를 위해 필수적으로 접지되어야 한다. 이를 위해 상기 반도체 패키지(1000)는 실드부(150)가 접지 전극(112)과 전기적으로 연결되도록 구성된다. 보다 구체적으로, 상기 실드부(150)는 기판(100)의 외측으로 노출된 접지 전극(112)에 전기적으로 연결된다.
상기 실드부(150)는 도전성을 갖는 다양한 재료로 형성될 수 있으며, 금속 케이스의 형태로 형성될 수 있으나, 이에 한정되는 것은 아니다. 즉 상기 실드부(15)는 도전성 분말을 포함하는 수지재로 형성되거나, 직접 금속 박막을 형성하여 완성될 수 있다. 금속 박막을 형성하는 경우 스퍼터링, 기상증착법, 전해 도금, 무전해 도금과 같은 다양한 기술들이 사용될 수 있다.
또한, 실드부(150)는 스프레이 코팅법으로 형성된 금속 박막일 수 있다. 스프레이 코팅법은 균일한 도포막을 형성할 수 있으며 다른 공정에 비해 설비 투자에 소요되는 비용이 적은 장점이 있다. 또한, 실드부(150)는 스크린 프린팅 방식을 통해 형성된 금속 박막일 수 있다.
이상과 같이 구성되는 상기 반도체 패키지(1000)는 몰드부(130)에 의해 기판(100)에 실장되는 전자 부품(120)을 외부의 외력으로부터 보호할 수 있을 뿐만 아니라, 몰드부(130)의 외부면에 형성되는 실드부(150)에 의해 전자파 차폐의 효과를 더욱 향상시킬 수 있다.
또한, 전자파 차폐를 위한 실드부(150)를 접지하기 위해, 기판(100)의 상면 형성되는 접지 전극(112)을 이용함으로써, 실드부(150)를 용이하게 접지할 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 패키지(1000)는 스트립 형태의 기판 상에 다수의 반도체 패키지가 동시에 형성된 후, 절단(dicing) 공정을 통해 개별 반도체 패키지로 형성될 수 있다. 이에 대해서는 후술되는 반도체 패키지의 제조 방법을 통해 보다 상세히 설명하기로 한다.
상기 반도체 패키지(1000)는 또한 핸드폰 등 세트의 메인 보드에 실장될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 이하, 중복되는 구성에 대한 설명은 생략한다.
도 2를 참조하면, 상기 반도체 패키지(2000)는 다수의 회로층을 갖는 기판(100)과, 상기 기판(100)의 양면에 실장된 적어도 하나의 전자 부품(120)과, 상기 기판(100)의 양면에 형성되어 상기 전자 부품(120)을 감싸는 몰드부(130)와, 상기 몰드부(130)에 형성되어 상기 기판(100)의 회로층과 전기적으로 연결되는 비아(113)와, 상기 비아(113)에 연결된 회로층에 접속된 도금 테일(101)의 일단에 연결되어 상기 기판(100)의 외측으로 노출된 반-도전성 패턴(102)과, 상기 비아(113)에 형성된 솔더 범프(140)와, 상기 솔더 범프(140)에 연결되어 실장되는 하부 패키지(500)를 포함한다.
상기 하부 패키지(500)는 특별히 한정되지 않고, 통상의 반도체 부품을 실장한 패키지로서, 외부 접속 단자, 예를 들어, 솔더 범프(140)를 통하여 상부 패키지와 연결되어 전형적인 POP(Package On Package) 구조를 갖는다.
상기 반도체 패키지(2000)는 또한 핸드폰 등 세트의 메인 보드에 실장될 수 있다.
반도체 패키지의 제조방법
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정순으로 도시한 공정 단면도이다.
우선, 도 3을 참조하면, 절단 영역(B)에 의해 구획된 다수의 개별 패키지 영역(A)을 가지며, 상기 절단 영역(B)에서 단선되도록 분리된 도금 테일(101)의 일단에 접속된 비아 패드(111)를 갖는 스트립 기판(1000a)을 준비한다.
상기 스트립 기판(1000a)은 다수의 개별 반도체 패키지를 동시에 제조하기 위한 것으로, 스트립 기판(1000a) 상에는 다수의 개별 패키지 영역(A)이 구분되어 있으며, 이러한 다수의 개별 패키지 영역(A)별로 반도체 패키지가 제조된다.
상기 기판(1000a)은 복수의 회로층을 갖는 다층 회로 기판으로, 각 회로층에는 실장용 전극들 상호간을 전기적으로 연결하는 회로 패턴, 외부 접속 단자, 실장용 전극 및 비아 등이 형성될 수 있다.
본 실시예에서, 상기 기판(1000a)에는 비아 패드(111)가 형성된다. 상기 비아 패드(111)는 도금 테일(101)의 일단에 접속된다. 상기 도금 테일(101)은 절단 영역(B)에서 단선되도록 분리된 단선 부위(C)를 갖는다. 상기 도금 테일(101)은 상기 비아 패드(111)와 동일 평면 상에 형성될 수 있다.
한편, 상기 기판(1000a)은 상기 개별 패키지 영역(A)에서 상기 절단 영역(B)으로 연장된 적어도 하나의 회로 패턴을 갖는다. 본 실시예에서, 상기 절단 영역(B)으로 연장된 회로 패턴은 접지 전극(112)이다.
상기 접지 전극(112)은 스트립 기판(1000a)이 개별 패키지 영역(A)별로 절단되었을 때, 절단된 개별 기판의 측면을 따라 접지 전극(112)이 형성될 수 있도록 배치되어 형성된다.
선택적으로, 상기 접지 전극(112)은 스트립 기판(1000a)이 개별 패키지 영역(A)별로 절단되었을 때 절단된 개별 기판의 가장자리 전체를 따라 형성될 수 있다.
상기와 같은 비아 패드(111) 및 접지 전극(112)은 일반적인 회로 패턴 형성 방법과 동일하게 수행될 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
다음, 도 4를 참조하면, 상기 개별 패키지 영역(A)에서 각각의 양면에 적어도 하나의 전자 부품(120)을 실장하고, 이어서, 도금 테일(101)의 단선 부위(C)에 전도성을 갖는 반-도전성 패턴(102a)을 형성하여 분리된 도금 테일(101)을 전기적으로 연결시킨다.
상기 전자 부품(120)은 개별 패키지 영역(A)별로 동일한 종류, 수량이 동일하게 배치되며 실장될 수 있다.
본 단계에서, 상기 반-도전성 패턴(102a)은 전도성을 가지며, 이에 따라 후술하는 도금 단계에서 연결된 도금 테일(101)을 통해 전류 인가가 가능해진다.
상기 전도성을 갖는 반-도전성 패턴(102a)은 비아 패드(111)와 동일 평면 상에 형성된다.
다음, 도 5를 참조하면, 상기 기판의 양면에 상기 전자 부품(120)을 감싸도록 몰드부(130)를 형성한다.
상기 몰드부(130)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molded Compound: EMC) 또는 실리콘(silicon)계 에폭시 등의 수지재를 포함하는 절연성 재료를 기판에 주입하여 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
다음, 도 6을 참조하면, 상기 전도성을 갖는 반-도전성 패턴(102a)에 의해 연결된 도금 테일(101)을 통해서 전류를 인가하여 상기 비아 패드(111)에 상기 몰드부(130)를 관통하는 비아(113)를 형성한다. 상기 비아(113)는 비아 패드(111)에서 몰드부(130)의 하부면으로 연장되어 그 하부면이 상기 몰드부(130)의 하부면과 실질적으로 동일한 평면 상에 형성되어 몰드부(130)의 하부면으로 노출될 수 있다.
구체적으로, 우선 상기 몰드부(130)를 관통하여 상기 비아 패드(111)를 노출시키는 비아홀을 형성하고, 이어서, 상기 비아 패드(111)에 연결된 도금 테일(101)을 통해서 전류를 인가함으로써 상기 비아홀에 전해 도금층을 충전하여 비아(113)를 형성할 수 있다.
이때, 선택적으로 상기 비아(113)의 노출 부위에는 외부접속단자로서 솔더 범프(140)가 형성될 수 있다.
다만, 이에 한정되지 않고, 상기 솔더 범프(140)는 필요에 따라 개별 반도체 패키지로의 절단 공정 이후 각 개별 패키지별로 실장되는 것도 가능하다.
다음, 도 7을 참조하면, 상기 절단 영역(B)을 절단하여 외측으로 노출된 반-도전성 패턴(102)을 갖는 개별 반도체 패키지로 분리한다.
상기 절단 영역(B)의 절단 공정은 라우터, 블레이드, 레이저 또는 이들의 조합에 의해 수행될 수 있다.
여기서, 상기 전도성을 갖는 반-도전성 패턴(102a)은 상기 절단 영역(B)의 절단 공정에서 수반되는 열, 레이저 등에 의해 전도성을 갖지 않는 부도체로 변환되어, 결국 전도성을 갖지 않는 반-도전성 패턴(102)으로 변환된다.
상술한 바와 같이, 비아(113)의 도금 시에는 반-도전성 패턴이 전도성을 나타내어 도금 테일(101)에 접속되고, 상기 접속된 도금 테일(101)을 통해서 인가된 전류에 의해 전해 도금이 가능하다. 반면, 도금 공정에 의해 비아(113)를 형성한 이후, 상기 전도성을 갖는 반-도전성 패턴은 개별 반도체 패키지로 분리하기 위한 절단 공정에 의해서 전도성을 상실하게 된다.
선택적으로, 절단 공정 이후 전도성을 갖는 반-도전성 패턴의 노출 부위를 별도로 부도체화 처리함으로써 최종 제품에서 반-도전성 패턴이 전도성을 상실하도록 구성하는 것도 가능하다.
또한, 절단 공정에서 수반되는 열, 레이저 등에 의해 전도성을 갖는 반-도전성 패턴이 전도성을 상실하게 하는 것과 함께, 필요에 따라 반-도전성 패턴의 노출 부위에 별도의 부도체화 처리를 추가 수행하는 것도 가능하다.
상기 반-도전성 패턴은 예를 들어, 전도성을 갖는 반-도전성 재료의 열에 의한 산화 특성을 이용하여 절연체로 변환시키거나, 레이저 조사에 의한 산화 특성을 이용하거나, 전도성을 갖는 반-도전성 재료가 기계적 가공에 의해 절연체로 변환되는 특성을 이용하거나, 전도성을 갖는 반-도전성 재료의 자계적 특성을 이용하여 절연체로 변환시키거나, 전도성을 갖는 반-도전성 재료 중 금속 코어의 배향을 이용하여 절연체로 변환시키는 방법 등을 이용하여 비아(113)의 도금 시에는 전도성을 갖도록 하고, 이후 전도성을 갖지 않는 절연체로 변환시킬 수 있다. 상술한 전도성을 갖는 반-도전성 재료의 절연체로의 변환 방법은 이에 한정되지 않고, 당업계에 공지된 것이라면 모두 적용 가능하다.
이에 따라, 전해 도금에 의한 몰드 비아 연결 구조를 통해서 안정적인 전극 형성이 가능하며, 나아가 개별 반도체 패키지로 분리하기 위한 절단 공정 및/또는 이후의 별도의 부도체화 처리를 통해서 도금 테일에 연결된 전도성을 갖는 반-도전성 패턴을 전도성을 갖지 않는 부도체로 변환시킴으로써 패키지 내에 잔존하는 도금 테일의 영향을 최소화할 수 있다.
한편, 상기 절단 공정을 통해서 상기 접지 전극(112) 역시 절단되어 개별 반도체 패키지의 외측으로 노출된다.
다음, 도 8을 참조하면, 상기와 같이 절단되어 분리된 개별 반도체 패키지의 외부면 중 적어도 일부를 덮도록 실드부(150)를 형성한다. 여기서, 상기 실드부(150)는 상기 접지 전극(112)의 노출된 부분과 전기적으로 연결된다.
전자파의 파워가 내/외부로 전이되는 것을 방지하는 전자 차폐와 접지를 위해 상기 몰드부(130) 형성 후 몰드부(130) 외벽에 전자파 차폐 재료로 얇고 균일한 코팅막을 형성하여 실드부(150)를 구성한다.
상기 실드부(150)는 통상 도금(plating), 이온 도금(ion plating), 스프레이 코팅(Spray coating), 진공 증착(Vacuum deposition)등에 의해 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 실드부(150)에 포함되는 도전성 필러로서는 금속계(Ag, Cu, Ni), 금속 복합재, 카본계, 전도성 고분자계 등이 있다.
상기와 같이 실드부(150)를 형성함으로써, 발신/수신 장비들 사이의 전파 상호교란으로 인한 잡음을 차폐하고, 내부 부품의 효율저하 및 수명단축을 방지하며, 자체 발생하는 전자기파에 의한 인체유해성을 차단할 수 있다.
다음, 도 9를 참조하면, 상기 솔더 범프(140)에 하부 패키지(500)를 실장한다.
상기 하부 패키지(500)는 특별히 한정되지 않고, 통상의 반도체 부품을 실장한 패키지로서, 외부 접속 단자, 예를 들어, 솔더 범프(140)를 통하여 상부 패키지와 연결되어 전형적인 POP(Package On Package) 구조를 갖는다.
다만, 상기와 같은 하부 패키지(500)를 포함하는 POP 구조로 형성하는 과정은 필요에 따라 추가적으로 수행되는 공정으로서, 생략 가능하다.
이에 따라, 도 8에 나타낸 실드부가 형성된 반도체 패키지를 바로 핸드폰 등 세트의 메인 보드에 실장하거나, 또는 필요에 따라 하부 패키지를 포함하는 POP 구조의 반도체 패키지를 메인 보드에 실장하는 것 또한 가능하다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1000, 2000: 반도체 패키지
1000a: 스트립 기판
100: 기판
101: 도금 테일
102a: 전도성을 갖는 반-도전성 패턴
102: 전도성을 갖지 않는 반-도전성 패턴
111: 비아 패드
112: 접지 전극
113: 비아
120: 전자 부품
130: 몰드부
140: 솔더 범프
150: 실드부
500: 하부 패키지
A: 개별 패키지 영역
B: 절단 영역
C: 단선 부위

Claims (20)

  1. 다수의 회로층을 갖는 기판;
    상기 기판의 양면에 실장된 적어도 하나의 전자 부품;
    상기 기판의 양면에 형성되어 상기 전자 부품을 감싸는 몰드부;
    상기 몰드부에 형성되어 상기 기판의 회로층과 전기적으로 연결된 비아; 및
    상기 비아에 연결된 회로층에 접속된 도금 테일의 일단에 연결되어 상기 기판의 외측으로 노출된 반-도전성 패턴;
    을 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 반-도전성 패턴은 전도성을 갖지 않는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 반-도전성 패턴은 상기 비아에 연결된 회로층과 동일 평면 상에 형성되는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 비아에 연결된 회로층은 상기 비아와 면접촉하는 비아 패드를 갖는 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 회로층은 상기 기판의 외측으로 노출되도록 형성된 적어도 하나의 회로 패턴을 갖는 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 회로 패턴은 접지 전극인 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 접지 전극은 상기 기판의 가장자리를 따라 형성되는 반도체 패키지.
  8. 청구항 5에 있어서,
    상기 패키지의 외부면 중 적어도 일부를 덮도록 몰드부 및 기판에 형성되며, 상기 회로 패턴의 노출된 부분과 전기적으로 연결되는 실드부;
    를 더 포함하는 반도체 패키지.
  9. 다수의 회로층을 갖는 기판;
    상기 기판의 양면에 실장된 적어도 하나의 전자 부품;
    상기 기판의 양면에 형성되어 상기 전자 부품을 감싸는 몰드부;
    상기 몰드부에 형성되어 상기 기판의 회로층과 전기적으로 연결되는 비아;
    상기 비아에 연결된 회로층에 접속된 도금 테일의 일단에 연결되어 상기 기판의 외측으로 노출된 반-도전성 패턴;
    상기 비아에 형성된 솔더 범프; 및
    상기 솔더 범프에 연결되어 실장되는 하부 패키지;
    를 포함하는 반도체 패키지.
  10. 절단 영역에 의해 구획된 다수의 개별 패키지 영역을 가지며, 상기 절단 영역에서 단선되도록 분리된 도금 테일의 일단에 접속된 비아 패드를 갖는 스트립 기판을 준비하는 단계;
    상기 개별 패키지 영역에서 각각의 양면에 적어도 하나의 전자 부품을 실장하는 단계;
    상기 도금 테일의 단선 부위에 전도성을 갖는 반-도전성 패턴을 형성하여 분리된 도금 테일을 전기적으로 연결시키는 단계;
    상기 기판의 양면에 상기 전자 부품을 감싸도록 몰드부를 형성하는 단계;
    상기 연결된 도금 테일을 통해서 전류를 인가하여 상기 비아 패드에 상기 몰드부를 관통하는 비아를 형성하는 단계; 및
    상기 절단 영역을 절단하여 외측으로 노출된 반-도전성 패턴을 갖는 개별 반도체 패키지로 분리하는 단계;
    를 포함하는 반도체 패키지의 제조방법.
  11. 청구항 10에 있어서,
    상기 비아를 형성하는 단계는:
    상기 몰드부를 관통하여 상기 비아 패드를 노출시키는 비아홀을 형성하는 단계; 및
    상기 비아 패드에 연결된 도금 테일을 통해서 전류를 인가하고 상기 비아홀에 전해 도금층을 충전하여 비아를 형성하는 단계;
    를 포함하는 반도체 패키지의 제조방법.
  12. 청구항 10에 있어서,
    상기 전도성을 갖는 반-도전성 패턴은 상기 절단 영역의 절단 공정에 의해 전도성을 갖지 않는 부도체로 변환되는 반도체 패키지의 제조방법.
  13. 청구항 10에 있어서,
    상기 절단 영역의 절단 공정은 라우터, 블레이드, 레이저 또는 이들의 조합에 의해 수행되는 반도체 패키지의 제조방법.
  14. 청구항 10에 있어서,
    상기 개별 반도체 패키지로 분리하는 단계 이후에,
    상기 반-도전성 패턴의 노출 부위가 전도성을 갖지 않도록 부도체화 처리하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  15. 청구항 10에 있어서,
    상기 반-도전성 패턴은 상기 비아 패드와 동일 평면 상에 형성되는 반도체 패키지의 제조방법.
  16. 청구항 10에 있어서,
    상기 기판은 상기 개별 패키지 영역에서 상기 절단 영역으로 연장된 적어도 하나의 회로 패턴을 가지며, 상기 회로 패턴은 상기 절단 영역의 절단 공정을 통해서 개별 반도체 패키지의 외측으로 노출되는 반도체 패키지의 제조방법.
  17. 청구항 16에 있어서,
    상기 회로 패턴은 접지 전극인 반도체 패키지의 제조방법.
  18. 청구항 17에 있어서,
    상기 접지 전극은 상기 개별 패키지 영역의 가장자리를 따라 형성되는 반도체 패키지의 제조방법.
  19. 청구항 16에 있어서,
    상기 개별 반도체 패키지로 분리하는 단계 이후에,
    상기 개별 반도체 패키지의 외부면 중 적어도 일부를 덮도록 실드부를 형성하는 단계를 더 포함하며,
    여기서, 상기 실드부는 상기 회로 패턴의 노출된 부분과 전기적으로 연결되는 반도체 패키지의 제조방법.
  20. 절단 영역에 의해 구획된 다수의 개별 패키지 영역을 가지며, 상기 절단 영역에서 단선되도록 분리된 도금 테일의 일단에 접속된 회로층을 갖는 스트립 기판을 준비하는 단계;
    상기 개별 패키지 영역에서 각각의 양면에 적어도 하나의 전자 부품을 실장하는 단계;
    상기 도금 테일의 단선 부위에 전도성을 갖는 반-도전성 패턴을 형성하여 분리된 도금 테일을 전기적으로 연결시키는 단계;
    상기 기판의 양면에 상기 전자 부품을 감싸도록 몰드부를 형성하는 단계;
    상기 연결된 도금 테일을 통해서 전류를 인가하여 상기 도금 테일의 일단에 접속된 회로층에 상기 몰드부를 관통하는 비아를 형성하는 단계;
    상기 절단 영역을 절단하여 외측으로 노출된 반-도전성 패턴을 갖는 개별 반도체 패키지로 분리하는 단계;
    상기 비아에 솔더 범프를 실장하는 단계; 및
    상기 솔더 범프에 하부 패키지를 실장하는 단계;
    를 포함하는 반도체 패키지의 제조방법.
KR1020140097069A 2014-07-30 2014-07-30 반도체 패키지 및 그 제조방법 KR101616625B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140097069A KR101616625B1 (ko) 2014-07-30 2014-07-30 반도체 패키지 및 그 제조방법
US14/810,947 US9748179B2 (en) 2014-07-30 2015-07-28 Package and method of manufacturing the same
US15/637,220 US20170301632A1 (en) 2014-07-30 2017-06-29 Package and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140097069A KR101616625B1 (ko) 2014-07-30 2014-07-30 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20160014913A true KR20160014913A (ko) 2016-02-12
KR101616625B1 KR101616625B1 (ko) 2016-04-28

Family

ID=55180821

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140097069A KR101616625B1 (ko) 2014-07-30 2014-07-30 반도체 패키지 및 그 제조방법

Country Status (2)

Country Link
US (2) US9748179B2 (ko)
KR (1) KR101616625B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190073486A (ko) * 2016-12-02 2019-06-26 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈
KR20200122358A (ko) * 2018-03-23 2020-10-27 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈 및 통신 장치
KR20230132883A (ko) * 2016-10-04 2023-09-18 스카이워크스 솔루션즈, 인코포레이티드 오버몰드 구조체를 갖는 양면 라디오-주파수 패키지

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016080333A1 (ja) * 2014-11-21 2016-05-26 株式会社村田製作所 モジュール
KR102117477B1 (ko) * 2015-04-23 2020-06-01 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조방법
US10037897B2 (en) * 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inter-fan-out wafer level packaging with coaxial TIV for 3D IC low-noise packaging
JP2017204511A (ja) * 2016-05-10 2017-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
CN107424974A (zh) * 2016-05-24 2017-12-01 胡迪群 具有埋入式噪声屏蔽墙的封装基板
US20180076148A1 (en) * 2016-09-15 2018-03-15 Skyworks Solutions, Inc. Through-mold features for shielding applications
US10103125B2 (en) 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
JP6760397B2 (ja) * 2016-12-14 2020-09-23 株式会社村田製作所 モジュール
US10497656B2 (en) * 2017-01-30 2019-12-03 Skyworks Solutions, Inc. Dual-sided module with land-grid array (LGA) footprint
KR102639101B1 (ko) * 2017-02-24 2024-02-22 에스케이하이닉스 주식회사 전자기간섭 차폐 구조를 갖는 반도체 패키지
US10361145B2 (en) * 2017-07-18 2019-07-23 Skyworks Solutions, Inc. Through-mold openings for dual-sided packaged modules with ball grid arrays
EP3462486B1 (en) * 2017-09-29 2021-03-24 Qorvo US, Inc. Process for making a double-sided module with electromagnetic shielding
CN111386751B (zh) * 2017-11-02 2023-05-16 株式会社村田制作所 电路模块
US10535612B2 (en) * 2017-12-15 2020-01-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
WO2019181589A1 (ja) * 2018-03-23 2019-09-26 株式会社村田製作所 高周波モジュールおよび通信装置
US20200075547A1 (en) 2018-08-31 2020-03-05 Qorvo Us, Inc. Double-sided integrated circuit module having an exposed semiconductor die
US11710646B2 (en) 2018-10-11 2023-07-25 Shenzhen Xiuyi Investment Development Partnership (Limited Partnership) Fan-out packaging method and fan-out packaging plate
US11201467B2 (en) 2019-08-22 2021-12-14 Qorvo Us, Inc. Reduced flyback ESD surge protection
WO2021054332A1 (ja) * 2019-09-19 2021-03-25 株式会社村田製作所 モジュール
US11463116B2 (en) * 2019-09-20 2022-10-04 Murata Manufacturing Co., Ltd. Radio frequency module and communication device
CN111816629B (zh) * 2020-09-14 2020-12-15 甬矽电子(宁波)股份有限公司 电磁屏蔽封装结构和电磁屏蔽封装结构制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060022333A1 (en) 2000-03-17 2006-02-02 International Rectifier Corporation Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance
KR20090042569A (ko) * 2007-10-26 2009-04-30 삼성테크윈 주식회사 인쇄회로기판의 제조방법 및 그 방법에 의해 제조된인쇄회로기판
KR20110131622A (ko) * 2010-05-31 2011-12-07 삼성전기주식회사 반도체 패키지의 제조 방법
KR20120080320A (ko) * 2011-01-07 2012-07-17 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 그 제조 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886877A (en) * 1995-10-13 1999-03-23 Meiko Electronics Co., Ltd. Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board
DE19637018A1 (de) 1996-09-12 1998-03-19 Bayer Ag Verfahren zur Herstellung von starren und flexiblen Schaltungen
US7038917B2 (en) * 2002-12-27 2006-05-02 Vlt, Inc. Low loss, high density array interconnection
US7451539B2 (en) 2005-08-08 2008-11-18 Rf Micro Devices, Inc. Method of making a conformal electromagnetic interference shield
US7342303B1 (en) 2006-02-28 2008-03-11 Amkor Technology, Inc. Semiconductor device having RF shielding and method therefor
WO2008093414A1 (ja) * 2007-01-31 2008-08-07 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US7745910B1 (en) * 2007-07-10 2010-06-29 Amkor Technology, Inc. Semiconductor device having RF shielding and method therefor
JP2009135147A (ja) * 2007-11-28 2009-06-18 Shinko Electric Ind Co Ltd 配線基板及び電子素子の接続構造及び電子装置
US8212339B2 (en) * 2008-02-05 2012-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
WO2009122835A1 (ja) * 2008-03-31 2009-10-08 株式会社村田製作所 電子部品モジュール及び該電子部品モジュールの製造方法
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8110441B2 (en) * 2008-09-25 2012-02-07 Stats Chippac, Ltd. Method of electrically connecting a shielding layer to ground through a conductive via disposed in peripheral region around semiconductor die
US20100110656A1 (en) * 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8110902B2 (en) * 2009-02-19 2012-02-07 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8212340B2 (en) * 2009-07-13 2012-07-03 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI489610B (zh) * 2010-01-18 2015-06-21 矽品精密工業股份有限公司 具電磁遮蔽之封裝結構之製法
US8199518B1 (en) * 2010-02-18 2012-06-12 Amkor Technology, Inc. Top feature package and method
US8946886B1 (en) * 2010-05-13 2015-02-03 Amkor Technology, Inc. Shielded electronic component package and method
KR101171512B1 (ko) * 2010-06-08 2012-08-06 삼성전기주식회사 반도체 패키지의 제조 방법
JP5668627B2 (ja) * 2011-07-19 2015-02-12 株式会社村田製作所 回路モジュール
US8786060B2 (en) * 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9129954B2 (en) * 2013-03-07 2015-09-08 Advanced Semiconductor Engineering, Inc. Semiconductor package including antenna layer and manufacturing method thereof
US9172131B2 (en) * 2013-03-15 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor structure having aperture antenna
CN103400825B (zh) * 2013-07-31 2016-05-18 日月光半导体制造股份有限公司 半导体封装件及其制造方法
KR20140041643A (ko) 2014-02-28 2014-04-04 삼성전기주식회사 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060022333A1 (en) 2000-03-17 2006-02-02 International Rectifier Corporation Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance
KR20090042569A (ko) * 2007-10-26 2009-04-30 삼성테크윈 주식회사 인쇄회로기판의 제조방법 및 그 방법에 의해 제조된인쇄회로기판
KR20110131622A (ko) * 2010-05-31 2011-12-07 삼성전기주식회사 반도체 패키지의 제조 방법
KR20120080320A (ko) * 2011-01-07 2012-07-17 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 그 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230132883A (ko) * 2016-10-04 2023-09-18 스카이워크스 솔루션즈, 인코포레이티드 오버몰드 구조체를 갖는 양면 라디오-주파수 패키지
US11961805B2 (en) 2016-10-04 2024-04-16 Skyworks Solutions, Inc. Devices and methods related to dual-sided radio-frequency package with overmold structure
KR20190073486A (ko) * 2016-12-02 2019-06-26 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈
US10863656B2 (en) 2016-12-02 2020-12-08 Murata Manufacturing Co., Ltd. Radio-frequency module
KR20200122358A (ko) * 2018-03-23 2020-10-27 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈 및 통신 장치
US11380654B2 (en) 2018-03-23 2022-07-05 Murata Manufacturing Co., Ltd. Radio-frequency module and communication apparatus
US11637091B2 (en) 2018-03-23 2023-04-25 Murata Manufacturing Co., Ltd. Radio-frequency module and communication apparatus

Also Published As

Publication number Publication date
US9748179B2 (en) 2017-08-29
US20170301632A1 (en) 2017-10-19
KR101616625B1 (ko) 2016-04-28
US20160035678A1 (en) 2016-02-04

Similar Documents

Publication Publication Date Title
KR101616625B1 (ko) 반도체 패키지 및 그 제조방법
CN109411423B (zh) 半导体封装件及包括半导体封装件的电子装置
US9401333B2 (en) Semiconductor device
US8043892B2 (en) Semiconductor die package and integrated circuit package and fabricating method thereof
US20110298111A1 (en) Semiconductor package and manufactring method thereof
US9362209B1 (en) Shielding technique for semiconductor package including metal lid
US20150296667A1 (en) Method of manufacturing electronic component
WO2013035819A1 (ja) 電子部品モジュール及び該電子部品モジュールの製造方法
JP2019212979A (ja) 無線モジュールおよびその製造方法並びに電子装置
CN108807360A (zh) 半导体封装设备和制造半导体封装设备的方法
KR20170097345A (ko) 전자 소자 모듈 및 그 제조 방법
US10199736B2 (en) Wireless device
KR20180107877A (ko) 반도체 패키지 및 그의 제조 방법
CN106711123B (zh) 半导体封装件及其制造方法
US10347571B1 (en) Intra-package interference isolation
KR20180101832A (ko) 전자 소자 모듈 및 그 제조 방법
KR101141443B1 (ko) 반도체 패키지의 제조 방법
CN105244327B (zh) 电子装置模块及其制造方法
KR102387747B1 (ko) 전자 소자 모듈
KR101153536B1 (ko) 고주파 패키지
US20130113089A1 (en) Module ic package structure having a metal shielding function for preventing electrical malfunction induced by short-circuit
KR101677270B1 (ko) 반도체 패키지 및 그 제조 방법
KR101350610B1 (ko) 반도체 패키지
KR20130048991A (ko) 반도체 패키지 및 그 제조 방법
KR20130036036A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 4