KR20170042452A - 3차원 반도체 메모리 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 194
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 230000003647 oxidation Effects 0.000 claims abstract description 77
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 77
- 230000002401 inhibitory effect Effects 0.000 claims abstract description 61
- 230000002093 peripheral effect Effects 0.000 claims description 126
- 238000000034 method Methods 0.000 claims description 63
- 239000012535 impurity Substances 0.000 claims description 58
- 238000013500 data storage Methods 0.000 claims description 19
- 238000009413 insulation Methods 0.000 claims description 16
- 229910052799 carbon Inorganic materials 0.000 claims description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 10
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 10
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 6
- 239000011737 fluorine Substances 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 239000010408 film Substances 0.000 description 285
- 230000008569 process Effects 0.000 description 35
- 238000005530 etching Methods 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 239000000872 buffer Substances 0.000 description 22
- 239000000463 material Substances 0.000 description 21
- 239000010409 thin film Substances 0.000 description 21
- 230000000903 blocking effect Effects 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 125000006850 spacer group Chemical group 0.000 description 13
- 238000003860 storage Methods 0.000 description 13
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 9
- 239000008186 active pharmaceutical agent Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 7
- 101100481704 Arabidopsis thaliana TMK3 gene Proteins 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 125000004430 oxygen atom Chemical group O* 0.000 description 6
- 230000000149 penetrating effect Effects 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 238000009966 trimming Methods 0.000 description 4
- 101100338009 Mus musculus Gsta1 gene Proteins 0.000 description 3
- 101100123101 Mus musculus Gsta4 gene Proteins 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- -1 carbon ions Chemical class 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000002717 carbon nanostructure Substances 0.000 description 1
- 238000006388 chemical passivation reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021423 nanocrystalline silicon Inorganic materials 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
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-
- H01L27/11551—
-
- H01L27/11524—
-
- H01L27/11556—
-
- H01L27/1157—
-
- H01L27/11578—
-
- H01L27/11582—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
- H01L2924/1435—Random access memory [RAM]
- H01L2924/1438—Flash memory
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판 내에 배치된 산화 억제층; 상기 산화 억제층 상에 배치되며, 수평 게이트 절연막 및 상기 수평 게이트 절연막 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체들; 및 상기 적층 구조체들을 관통하여 상기 기판에 연결되는 복수 개의 수직 구조체들을 포함한다.
Description
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 내에 배치된 산화 억제층; 상기 산화 억제층 상에 배치되며, 수평 게이트 절연막 및 상기 수평 게이트 절연막 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체들; 및 상기 적층 구조체들을 관통하여 상기 기판에 연결되는 복수 개의 수직 구조체들을 포함할 수 있다.
실시예들에 따르면, 상기 수직 구조체들의 하부면들은 상기 산화 억제층의 하부면보다 아래에 위치할 수 있다.
실시예들에 따르면, 상기 산화 억제층은 탄소(C), 질소(N), 또는 불소(F)를 포함할 수 있다.
실시예들에 따르면, 상기 수평 게이트 절연막은 상기 산화 억제층과 직접 접촉할 수 있다.
실시예들에 따르면, 상기 수직 구조체들 각각은, 상기 적층 구조체의 하부 부분 및 상기 산화 억제층을 관통하여 상기 기판과 연결되는 하부 반도체 패턴과, 상기 적층 구조체의 상부 부분을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함할 수 있다.
실시예들에 따르면, 상기 하부 반도체 패턴과 상기 전극들 사이의 수직 게이트 절연막을 더 포함하되, 상기 수평 및 수직 게이트 절연막들은 열산화막일 수 있다.
실시예들에 따르면, 상기 하부 반도체 패턴의 측벽과 이에 인접한 상기 전극의 측벽 간의 거리는, 상기 전극의 하부면과 상기 산화 억제층의 상부면 간의 거리와 실질적으로 동일할 수 있다.
실시예들에 따르면, 상기 수평 게이트 절연막은 상기 절연막들의 최소 두께보다 작은 두께를 가질 수 있다.
실시예들에 따르면, 상기 산화 억제층은 상기 수평 게이트 절연막의 두께보다 작은 두께를 가질 수 있다.
실시예들에 따르면, 상기 기판은 제 1 도전형의 불순물들을 포함하고, 상기 장치는 상기 적층 구조체들 사이의 상기 기판 내에 배치되는 공통 소오스 영역들을 더 포함하되, 상기 공통 소오스 영역들은 제 2 도전형의 불순물들을 포함할 수 있다.
실시예들에 따르면, 상기 수직 구조체들과 상기 전극들 사이에 배치되는 데이터 저장막을 더 포함할 수 있다.
실시예들에 따르면, 상기 기판은 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 포함하되, 상기 적층 구조체들 및 상기 산화 억제층은 상기 셀 어레이 영역에서 상기 연결 영역으로 연장되며, 상기 연결 영역에서 상기 적층 구조체는 상기 주변 회로 영역을 향해 내려가는 형태의 계단식 구조를 가질 수 있다.
실시예들에 따르면, 상기 기판은 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 포함하며, 상기 수평 게이트 절연막은 상기 셀 어레이 영역과 상기 연결 영역에서 실질적으로 동일한 두께를 가질 수 있다.
실시예들에 따르면, 상기 주변 회로 영역의 상기 기판 상에 배치되는 주변 로직 회로들, 상기 주변 로직 회로들을 덮는 주변 절연 패턴을 포함하는 주변 로직 구조체를 더 포함하되, 상기 산화 억제층은 상기 셀 어레이 영역에서 상기 적층 구조체들과 상기 주변 로직 구조체 사이의 영역으로 연장될 수 있다.
실시예들에 따르면, 상기 연결 영역에 위치하는 상기 전극들의 단부들 및 상기 주변 로직 구조체를 덮는 매립 절연막을 더 포함하되, 상기 매립 절연막은 상기 적층 구조체들과 상기 주변 로직 구조체 사이에서 상기 산화 억제층을 덮을 수 있다.
실시예들에 따르면, 상기 연결 영역에서 상기 적층 구조체들을 관통하여 상기 기판에 연결되는 더미 수직 구조체들을 더 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 연결 영역으로 연장되는 적층 구조체들로서, 상기 적층 구조체들은 수평 게이트 절연막 및 상기 수평 게이트 절연막 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체들을 포함하는 것; 및 상기 수평 게이트 절연막과 접촉하며, 상기 기판 내에 제공된 산화 억제층을 포함한다.
실시예들에 따르면, 상기 연결 영역에서 상기 적층 구조체는 상기 주변 회로 영역을 향해 내려가는 형태의 계단식 구조를 가질 수 있다.
실시예들에 따르면, 상기 수평 게이트 절연막은 상기 셀 어레이 영역과 상기 연결 영역에서 실질적으로 동일한 두께를 가질 수 있다.
실시예들에 따르면, 상기 셀 어레이 영역에서 상기 적층 구조체들 및 상기 산화 억제층을 관통하여 상기 기판과 접촉하는 복수 개의 수직 구조체들을 더 포함할 수 있다.
실시예들에 따르면, 상기 수직 구조체들 각각은, 상기 적층 구조체의 하부 부분 및 상기 산화 억제층을 관통하여 상기 기판과 연결되는 하부 반도체 패턴과, 상기 적층 구조체의 상부 부분을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함할 수 있다.
실시예들에 따르면, 상기 하부 반도체 패턴과 상기 전극들 사이의 수직 게이트 절연막을 더 포함하되, 상기 수평 및 수직 게이트 절연막들은 열산화막일 수 있다.
실시예들에 따르면, 상기 수직 구조체들과 상기 전극들 사이에 배치되는 데이터 저장막을 더 포함할 수 있다.
실시예들에 따르면, 상기 적층 구조체들과 이격되어 상기 주변 회로 영역의 상기 기판 상에 배치되는 주변 로직 구조체를 더 포함하되, 상기 산화 억제층은 상기 적층 구조체들과 상기 주변 로직 구조체 사이의 상기 기판으로 연장될 수 있다.
실시예들에 따르면, 상기 산화 억제층은 상기 수평 게이트 절연막의 두께보다 작은 두께를 가질 수 있다.
실시예들에 따르면, 상기 산화 억제층은 탄소(C), 질소(N), 또는 불소(F)를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 수평 게이트 절연막 아래의 기판 내에 산화 억제층을 형성함으로써, 셀 어레이 영역에서 연결 영역으로 연장되는 수평 게이트 절연막은 실질적으로 균일한 두께를 가질 수 있다. 셀 어레이 영역과 연결 영역에 제공되는 접지 선택 트랜지스터들의 문턱 전압 산포를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 간략 회로도들이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 5a 내지 도 14a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I'선을 따라 자른 단면들이다.
도 5b 내지 도 14b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 4의 II-II'선을 따라 자른 단면들이다.
도 15a 내지 도 17a는 도 11a 내지 도 13a의 A 부분을 각각 확대한 도면들이다.
도 15b 내지 도 17b는 도 11b 내지 도 13b의 B 부분을 각각 확대한 도면들이다.
도 18은 도 14b의 C 부분을 확대한 도면이다.
도 19a 및 도 19b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 도면으로서, 도 13a 및 도 13b의 A 부분 및 B 부분을 각각 확대한 도면들이다.
도 20a 내지 도 20e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 데이터 저장막 구조를 설명하기 위한 도면들로서, 도 14b의 D 부분을 확대한 도면들이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 도시하는 회로도이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다.
도 23a 및 도 23b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 단면도들로서, 각각 도 4의 I-I'선 및 II-II' 선을 따라 자른 단면들이다.
도 24a 및 도 24b는 도 23a의 A 부분 및 B 부분을 각각 확대한 도면들이고, 도 24c는 도 23b의 C 부분을 확대한 도면이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 블록도이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 간략 회로도들이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 5a 내지 도 14a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 4의 I-I'선을 따라 자른 단면들이다.
도 5b 내지 도 14b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 4의 II-II'선을 따라 자른 단면들이다.
도 15a 내지 도 17a는 도 11a 내지 도 13a의 A 부분을 각각 확대한 도면들이다.
도 15b 내지 도 17b는 도 11b 내지 도 13b의 B 부분을 각각 확대한 도면들이다.
도 18은 도 14b의 C 부분을 확대한 도면이다.
도 19a 및 도 19b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 도면으로서, 도 13a 및 도 13b의 A 부분 및 B 부분을 각각 확대한 도면들이다.
도 20a 내지 도 20e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 데이터 저장막 구조를 설명하기 위한 도면들로서, 도 14b의 D 부분을 확대한 도면들이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 도시하는 회로도이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다.
도 23a 및 도 23b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 단면도들로서, 각각 도 4의 I-I'선 및 II-II' 선을 따라 자른 단면들이다.
도 24a 및 도 24b는 도 23a의 A 부분 및 B 부분을 각각 확대한 도면들이고, 도 24c는 도 23b의 C 부분을 확대한 도면이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 블록도이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 및 칼럼 디코더 영역(COL DCR)을 포함한다. 이에 더하여, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
도 1 및 도 2를 참조하면, 셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 메모리 셀 어레이는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다. 메모리 셀 어레이는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 셀 어레이에 대해서는 도 3을 참조하여 상세히 설명된다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더(2)가 배치된다. 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더(2)를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더(2)는 어드레스 정보에 따라, 메모리 셀 어레이의 메모리 블록들(BLK0~BLKn) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼(3)가 배치될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트라인들과 연결되는 컬럼 디코더(4)가 배치된다. 컬럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도들이다.
도 3을 참조하면, 일 예에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 예에 따르면, 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 5a 내지 도 14a 및 도 5b 내지 도 14b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 5a 내지 도 14a는 각각 도 4의 I-I'선을 따라 자른 단면들이고, 도 5b 내지 도 14b는 각각 도 4의 II-II'선을 따라 자른 단면들이다.
도 15a 내지 도 17a는 도 11a 내지 도 13a의 A 부분을 각각 확대한 도면들이고, 도 15b 내지 도 17b는 도 11b 내지 도 13b의 B 부분을 각각 확대한 도면들이다. 그리고, 도 18은 도 14B의 C 부분을 확대한 도면이다.
도 4, 도 5a, 및 도 5b를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PR) 사이에 위치할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
주변 회로 영역(PR)의 기판(10) 상에 메모리 셀들에 데이터를 기입 및 판독하기 위한 주변 로직 회로들이 형성될 수 있다. 주변 로직 회로들은, 도 2를 참조하여 설명한 것처럼, 로우 및 칼럼 디코더들(도 2의 2, 4 참조), 페이지 버퍼(도 2의 3 참조) 및 제어 회로들(도 2의 5 참조)을 포함할 수 있다. 즉, 주변 로직 회로들은 메모리 셀들과 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor), 및 캐패시터(capacitor)를 포함할 수 있다.
일 예로, 주변 회로 영역(PR)의 기판(10)에 주변 활성 영역(ACT)을 정의하는 소자 분리막(21)이 형성될 수 있다. 주변 활성 영역(ACT)을 가로지르는 주변 게이트 전극(23), 주변 게이트 전극(23)과 기판(10) 사이에 주변 게이트 절연막(22)이 형성될 수 있다. 주변 게이트 전극(23)은 도핑된 폴리실리콘, 금속 실리사이드, 또는 금속 물질로 형성될 수 있으며, 주변 게이트 절연막(22)은 열산화 공정에 의해 형성되는 실리콘 산화막일 수 있다. 또한, 소오스/드레인 영역들(24)이 주변 게이트 전극(23)의 양측의 활성 영역(ACT)에 불순물을 도핑하여 형성될 수 있다.
주변 회로 영역(PR)의 기판(10) 상에 주변 로직 회로들을 형성한 후에, 기판(10) 전면을 덮는 주변 절연막(25)이 형성될 수 있다. 주변 절연막(25)은 복수 개의 절연막들 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 저유전(low-k)막 등을 포함할 수 있다.
도 4, 도 6a, 및 도 6b를 참조하면, 주변 절연막(25)을 패터닝하여 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10)을 노출시키는 주변 절연 패턴(25P)이 형성될 수 있다. 주변 절연 패턴(25P)을 형성함으로써 주변 회로 영역(PR)의 기판(10) 상에 주변 로직 구조체(PSTR)가 형성될 수 있으며, 주변 로직 구조체(PSTR)는 주변 게이트 절연막(22), 주변 게이트 전극(23), 소오스/드레인 영역들(24), 및 주변 절연 패턴(25P)을 포함할 수 있다.
상세하게, 주변 절연 패턴(25P)을 형성하는 것은, 주변 절연막(25) 상에 주변 회로 영역(PR)을 덮는 마스크 패턴(미도시)을 형성하는 것 및 마스크 패턴을 식각 마스크로 이용하여 주변 절연막(25)을 식각하는 것을 포함할 수 있다.
일 예에서, 주변 절연막(25)은 플라즈마를 이용한 식각 공정을 이용하여 식각될 수 있다. 식각 공정은 예를 들어, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정일 수 있다.
일 예로, 주변 절연막(25)을 식각하는 공정시, 식각 가스로서 플루오로카본(fluorocarbon; CxFy) 계열의 가스 또는 하이드로플루오로카본(hydrofluorocarbon; CxHyFz) 계열의 가스가 이용될 수 있다. 예를 들어, CF4, C3F8, C4F8, 및 CH2F2, 등과 같은 식각 가스들이 이용될 수 있다.
실시예들에 따르면, 주변 절연 패턴(25P)을 형성한 후, 주변 절연 패턴(25P)에 의해 노출된 기판(10)에 산화 억제층(11)이 형성될 수 있다. 산화 억제층(11)은 기판(10)의 표면에 인접하여 형성될 수 있다. 예를 들어, 산화 억제층(11)은 탄소(C), 질소(N), 또는 불소(F)와 같은 산화 억제 물질을 포함할 수 있다. 또한, 산화 억제층(11)은 약 50Å 내지 150Å의 두께를 가질 수 있다.
일 예에 따르면, 탄소 및 불소를 포함하는 식각 가스를 이용하여 주변 절연막(25)을 플라즈마 식각할 때, 식각 가스 내 포함된 탄소가 이온화될 수 있다. 이 때, 탄소 이온들이 주변 절연 패턴(25P)에 의해 노출되는 기판(10)의 표면으로 침투하여 기판(10) 표면에 산화 억제층(11)이 형성될 수 있다. 즉, 산화 억제층(11)은 주변 절연 패턴(25P)의 식각 공정시 인시츄(in-situ)로 형성될 수 있다. 이와 같이 산화 억제층(11)을 형성할 때, 산화 억제층(11) 내의 탄소 농도는 플라즈마를 이용한 식각 공정시 RF 파워에 따라 달라질 수 있다. 예를 들어, 플라즈마 식각 공정시 RF 파워를 증가시키는 경우 주변 절연 패턴(25P)에 노출된 기판(10) 표면으로 침투하는 탄소 양이 증가될 수 있다.
다른 예에 따르면, 산화 억제층(11)은 주변 절연 패턴(25P)을 이온주입 마스크로 이용하여 산화 억제 물질을 기판(10)에 이온 주입함으로써 형성될 수도 있다.
나아가, 실시예들에 따르면, 주변 절연 패턴(25P)을 형성한 후, 주변 절연 패턴(25P)에 의해 노출된 기판(10) 내에 제 1 도전형의 웰 불순물층(10P)이 형성될 수 있다. 즉, 웰 불순물층(10P)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 내에 형성될 수 있다. 웰 불순물층(10P)은 제 1 도전형의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 웰 불순물층(10P)이 형성되는 경우 기판(10)은 제 2 도전형의 반도체층(미도시)을 포함할 수 있으며, 웰 불순물층(10P)은 제 2 도전형의 반도체층 내에 형성될 수 있다.
다른 예에서, 산화 억제층(11)은 기판(10)에 웰 불순물층(10P)을 형성하는 동안 산화 억제 물질을 함께 도핑함으로써 형성될 수도 있다.
도 4, 도 7a, 및 도 7b를 참조하면, 몰드 구조체(100)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장되는 몰드 구조체(100)가 기판(10) 상에 형성될 수 있다. 연결 영역(CNR)에서 몰드 구조체(100)는 주변 회로 영역(PR)에 인접할수록 높이가 감소하는 계단식으로 구조를 가질 수 있다.
상세하게, 몰드 구조체(100)를 형성하는 것은, 기판(10)의 전면 상에 박막 구조체를 형성하는 것, 및 박막 구조체에 대한 트리밍 공정을 수행하는 것을 포함할 수 있다.
일 예에서, 박막 구조체는 셀 어레이 영역(CAR)의 기판(10)의 상부면에서 주변 로직 구조체(PSTR)의 상부면으로 연장될 수 있다. 그리고, 박막 구조체는 기판(10) 표면 상의 버퍼 절연막(ILDa) 및 버퍼 절연막(ILDa) 상에 번갈아 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다. 버퍼 절연막(ILDa)은 실리콘 산화막일 수 있으며, 열산화 공정 또는 증착 공정을 이용하여 형성될 수 있다. 실시예들에서, 버퍼 절연막(ILDa)은 산화 억제층(11) 상에 형성될 수 있으며, 산화 억제층(11)과 직접 접촉할 수 있다.
박막 구조체에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(SL) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 즉, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연막들(ILD)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생막들(SL)과 다른 물질일 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 저유전막으로 형성될 수 있다. 이와 달리, 희생막들(SL)은 도전 물질로 형성되고, 절연막들(ILD)은 절연 물질로 이루어질 수도 있다.
희생막들(SL) 및 절연막들(ILD)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
박막 구조체에서, 희생막들(SL)은 동일한 두께를 가질 수 있다. 이와 달리, 희생막들(SL) 중 최하층 및 최상층의 희생막들(SL)은 그것들 사이에 위치한 희생막들(SL)에 비해 두껍게 형성될 수 있다. 또한, 절연막들(ILD)은 동일한 두께를 가지거나, 절연막들(ILD) 중 일부는 두께가 다를 수도 있다. 이에 더하여, 박막 구조체의 최하층에 형성된 버퍼 절연막(ILDa)은 그 위에 형성되는 희생막들(SL) 및 절연막들(ILD)보다 얇은 두께를 가질 수 있다.
이어서, 연결 영역(CNR)에서 계단식 구조(stepwise structure)를 갖도록 박막 구조체를 패터닝하는 트리밍 공정(trimming process)이 수행될 수 있다. 상세하게, 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체를 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체를 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 이와 같은 트리밍 공정을 수행함에 따라, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상에 몰드 구조체(100)가 형성될 수 있다. 몰드 구조체(100)는 주변 로직 구조체(PSTR)와 이격될 수 있으며, 몰드 구조체(100)와 주변 로직 구조체(PSTR) 사이의 기판(10)이 노출될 수 있다. 그리고, 몰드 구조체(100)는 연결 영역(CNR)에서 주변 회로 영역(PR) 향해 내려가는 형태의 계단식 구조를 가질 수 있다. 즉, 절연막들(ILD) 및 희생막들(SL)의 끝단들은 연결 영역(CNR)에 위치할 수 있으며, 절연막들(ILD) 및 희생막들(SL)의 면적은 기판(10)의 상부면에서 멀어질수록 감소할 수 있다. 다시 말해, 연결 영역(CNR)에서 주변 회로 영역(PR)으로 갈수록 몰드 구조체(100)의 높이가 감소할 수 있다.
계속해서, 도 7a, 및 도 7b를 참조하면, 기판(10) 전면에 몰드 구조체(100) 및 주변 로직 구조체(PSTR)를 덮는 매립 절연막(120)이 형성될 수 있다. 매립 절연막(120)은 희생막들에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
매립 절연막(120)을 형성하는 것은, 몰드 구조체(100) 및 주변 로직 구조체(PSTR)를 덮도록 기판(10) 전면에 절연막을 증착하는 것, 및 절연막의 상부면을 평탄화시키는 것을 포함할 수 있다. 즉, 매립 절연막(120)은 연결 영역(CNR)에서 몰드 구조체(100)의 희생막들의 단부들과, 주변 회로 영역(PR)에서 주변 로직 구조체(PSTR)를 덮되, 평탄화된 상부면을 가질 수 있다. 또한, 일 예에서, 매립 절연막(120)은 몰드 구조체(100)들과 주변 로직 구조체(PSTR) 사이에 노출되는 산화 억제층(11)의 일 부분을 덮을 수 있다.
매립 절연막(120)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 매립 절연막(120)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
도 4, 도 8a, 및 도 8b를 참조하면, 몰드 구조체(100)를 관통하는 복수 개의 수직 홀들(H, DH)이 형성될 수 있다. 일 예에서, 수직 홀들(H, DH)은 셀 어레이 영역(CAR)에 형성되는 셀 수직 홀들(H)과, 연결 영역(CNR)에 형성되는 더미 수직 홀들(DH)을 포함할 수 있다.
실시예들에 따르면, 수직 홀들(H, DH)을 형성하는 것은, 몰드 구조체(100) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 몰드 구조체(100)를 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에서 기판(10)의 상부면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 수직 홀들(H, DH)에 노출된 기판(10)의 상부면은 소정의 깊이로 리세스될 수 있다. 그리고, 실시예들에서, 수직 홀들(H, DH)은 산화 억제층(11)을 관통하여 기판(10) 내의 웰 불순물층(10P)을 노출시킬 수 있다. 또한, 이방성 식각 공정에 의해 수직 홀들(H, DH)의 하부 폭이 수직 홀들(H, DH)의 상부 폭보다 작을 수 있다.
나아가, 셀 수직 홀들(H)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 더미 수직 홀들(DH)은 매립 절연막(120) 및 희생막들의 단부들을 관통할 수 있다. 더미 수직 홀들(HDH)은 연결 영역(CNR)에 형성됨에 따라, 더미 수직 홀들(DH)이 주변 회로 영역(PR)에 인접할수록, 더미 수직 홀들(DH)이 관통하는 희생막들(SL)의 개수가 감소할 수 있다.
일 예에서, 더미 수직 홀들(DH)은 일부 희생막들(SL)의 단부들을 관통할 수 있으며, 서로 일정 간격 이격되어 배치될 수 있다. 한편, 본 발명은 이에 한정되지 않으며, 다른 예에서, 더미 수직 홀들(DH)은 각 희생막(SL)의 단부를 관통할 수도 있다. 또 다른 예에서, 더미 수직 홀들(DH)을 형성하는 것은 생략될 수도 있다.
계속해서, 수직 홀들(H, DH)의 하부 부분을 채우는 하부 반도체 패턴(LSP)이 형성될 수 있다.
실시예들에 따르면, 하부 반도체 패턴(LSP)은, 도 15a 및 도 15b에 도시된 바와 같이, 산화 억제층(11)을 관통하여 웰 불순물층(10P)과 접촉할 수 있다. 즉, 하부 반도체 패턴(LSP)의 바닥면의 기판(10)의 상부면보다 아래에 위치할 수 있으며, 나아가, 산화 억제층(11)의 바닥면보다 아래에 위치할 수 있다. 또한, 하부 반도체 패턴(LSP)은 몰드 구조체(100) 하부에 위치하는 희생막들(SL) 및 절연막들(ILD)의 일측벽들과 직접 접촉될 수 있다. 하부 반도체 패턴(LSP)은 적어도 하나 이상의 희생막들(SL)의 측벽을 덮을 수 있다. 하부 반도체 패턴(LSP)의 상부면은 수직적으로 인접하는 희생막들(SL) 사이에 위치할 수 있다.
보다 상세하게, 하부 반도체 패턴(LSP)은, 수직 홀들(H, DH)에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 하부 반도체 패턴(LSP)은 수직 홀들(H, DH)의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 이러한 경우, 하부 반도체 패턴(LSP)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 한편, 하부 반도체 패턴(LSP)을 위한 물질은 실리콘일 수 있지만, 이에 한정되지 않는다. 예를 들면, 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들이 하부 반도체 패턴(LSP)을 위해 사용될 수 있다. 다른 예들에 따르면, 하부 반도체 패턴(LSP)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수도 있다.
이에 더하여, 하부 반도체 패턴(LSP)은 기판(10)과 동일한 도전형을 가질 수 있다. 하부 반도체 패턴(LSP)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다. 이와 달리, 하부 반도체 패턴(LSP)을 형성한 후에, 하부 반도체 패턴(LSP)에 불순물이 이온 주입될 수도 있다.
도 4, 도 9a, 및 도 9b를 참조하면, 하부 반도체 패턴(LSP)이 형성된 수직 홀들(H, DH) 내에 상부 반도체 패턴(USP)들이 형성될 수 있다. 이에 따라, 셀 수직 홀들(H)에 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함하는 수직 구조체들(VS)가 형성될 수 있으며, 더미 수직 홀들(DH)에 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함하는 더미 수직 구조체들(DVS)이 형성될 수 있다.
보다 상세하게, 도 15a 및 도 15b를 참조하면, 상부 반도체 패턴(USP)은 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 또한, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상부면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제 2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다. 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일 예로, 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있다.
나아가, 상부 반도체 패턴(USP)들 각각의 상단에 도전 패드(PAD)가 형성될 수 있다. 도전 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
이에 더하여, 일 예에 따르면, 상부 반도체 패턴(USP)을 형성하기 전에, 수직 홀들(H, DH) 내에 도 15a 및 도 15b에 도시된 바와 같이, 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다. 예를 들어, 수직 절연 패턴(VP)은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
도 4, 도 10a, 및 도 10b를 참조하면, 수직 구조체들(VS, DVS)의 상부면들을 덮는 캡핑 절연막(125)이 매립 절연막(120) 상에 형성될 수 있다. 이어서, 캡핑 절연막(125) 및 몰드 구조체(100) 패터닝하여 기판(10)을 노출시키는 트렌치(T)들이 형성될 수 있다. 트렌치(T)들을 형성함에 따라, 몰드 구조체(100)는 일 방향으로 연장되는 라인 형태를 가질 수 있다.
구체적으로, 트렌치들(T)을 형성하는 것은, 몰드 구조체(100) 상에 트렌치들(T)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴(미도시)을 식각 마스크로 사용하여 몰드 구조체(100)를 이방성 식각하는 것을 포함할 수 있다.
트렌치들(T)은 수직 구조체들(VS)로부터 이격되어, 희생막들(SL) 및 절연막들(ILD)의 측벽들을 노출시키도록 형성될 수 있다. 평면적 관점에서, 트렌치들(T)은 제 1 방향(D1)으로 연장되는 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치들(T)은 기판(10)의 상부면을 노출시키도록 형성될 수 있다. 트렌치들(T)을 형성하는 동안 오버 식각(over etch)에 의해 트렌치들(T)에 노출되는 기판(10)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 트렌치들(T)은 이방성 식각 공정에 의해 경사진 측벽을 가질 수 있다.
트렌치들(T)을 형성함에 따라, 몰드 구조체(100)는 제 1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 그리고, 하나의 라인 형태의 몰드 구조체(100)에 복수의 수직 구조체들(VS)이 관통할 수 있다.
일 예에 따르면 트렌치(T)들을 형성한 후, 트렌치(T)들에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 다시 말해, 공통 소오스 영역들(CSR)은 몰드 구조체(100)들 사이의 웰 불순물층(10P) 내에 형성될 수 있으며, 몰드 구조체(100)들의 측벽들에 인접할 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
도 4, 도 11a, 및 도 11b를 참조하면, 트렌치(T)들에 노출된 희생막들(SL)을 제거함으로써, 절연막들(ILD) 사이에 게이트 영역들(GR)이 형성될 수 있다.
게이트 영역들(GR)은 버퍼 절연막(ILDa), 절연막들(ILD), 수직 구조체들(VS), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(SL)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다. 이에 더하여, 수직 절연 패턴(VP)은 게이트 영역들(GR)을 형성하기 위한 등방성 식각 공정시 식각 정지막으로 이용될 수 있다. 이와 같이 형성된 게이트 영역들(GR)은 트렌치(T)로부터 절연막들(ILD) 사이로 수평적으로 연장될 수 있으며, 수직 절연 패턴(VP)의 측벽 일부분들 또는 수직 구조체(VS)의 측벽 일부분들을 노출시킬 수 있다. 즉, 게이트 영역들(GR)은 수직적으로 인접한 절연막들(ILD)과 수직 절연 패턴(VP)의 일측벽에 의해 정의될 수 있다.
실시예들에 따르면, 게이트 영역들(GR) 중에서 최하부의 게이트 영역은, 도 15a 및 도 15b에 도시된 바와 같이, 하부 반도체 패턴(LSP)의 측벽 일부를 노출시킬 수 있으며, 버퍼 절연막(ILDa)을 노출시킬 수 있다. 게이트 영역들(GR)을 형성한 후, 게이트 영역(GR)에 노출된 버퍼 절연막(ILDa)은 도 15a 및 도 15b에 도시된 바와 같이, 제 1 두께(t1)를 가질 수 있다. 일 예에서, 제 1 두께(t1)는 산화 억제층(11)의 두께보다 크거나 동일할 수 있다.
도 4, 도 12a, 및 도 12b를 참조하면, 게이트 영역(GR)에 노출된 하부 반도체 패턴(LSP)의 측벽 상에 수직 게이트 절연막(13)과, 산화 억제층(11)의 표면 상에 수평 게이트 절연막(ILDb)이 형성될 수 있다.
일 예에서, 수직 게이트 절연막(13) 및 수평 게이트 절연막(ILDb)은 산소 원자를 포함하는 가스 분위기에서 열처리 공정을 통해 형성될 수 있다. 이러한 경우, 수직 게이트 절연막(13) 및 수평 게이트 절연막(ILDb)은 실리콘 원소를 제공할 수 있는 표면에만 선택적으로 형성될 수 있다.
보다 상세하게, 도 16a 및 도 16b를 참조하면, 수직 게이트 절연막(13)은 열산화 공정시 산소 원자들이 하부 반도체 패턴(LSP)의 실리콘 원자들과 반응하여 형성될 수 있다. 즉, 열 산화 공정시 게이트 영역(GR)에 노출된 하부 반도체 패턴(LSP)의 실리콘 원자들이 소모될 수 있다. 이에 따라, 수직 게이트 절연막(13)을 형성한 후, 게이트 영역(GR)에 노출되는 하부 반도체 패턴(LSP)의 중간 부분에서 폭이 절연막과 접하는 상부 부분에서의 폭보다 작을 수 있다. 또한, 수직 게이트 절연막(13)은 라운드진 표면을 가질 수 있다.
수평 게이트 절연막(ILDb)은 열산화 공정시 산소 원자들이 얇은 버퍼 절연막(ILDa)을 침투하여 기판(10)의 실리콘 원자들과 반응하여 형성될 수 있다. 이에 따라, 버퍼 절연막(ILDa) 아래에서 기판(10)의 실리콘 원자들이 소모되면서, 버퍼 절연막(ILDa)의 두께가 증가되어 수평 게이트 절연막(ILDb)이 형성될 수 있다. 즉, 수평 게이트 절연막(ILDb)은 도 16a 및 도 16b에 도시된 바와 같이, 열산화 공정 전의 버퍼 절연막(ILDa)의 제 1 두께(도 15a 및 도 15b의 t1 참조)보다 큰 제 2 두께(t2)를 가질 수 있다. 예를 들어, 제 2 두께(t2)는 산화 억제층(11)의 두께보다 클 수 있다. 그리고, 제 2 두께(t2)는 몰드 구조체(100)를 구성하는 절연막들(ILD)의 두께보다 작을 수 있다. 또한, 제 2 두께(t2)는 수직 게이트 절연막(13)의 두께와 실질적으로 동일할 수 있다. 예를 들어, 수평 게이트 절연막(ILDb)의 제 2 두께(t2)는 약 100Å 내지 150Å일 수 있다.
실시예들에서, 수직 게이트 절연막(13)을 형성하기 위한 열산화 공정시 버퍼 절연막(ILDa)은 산화 억제층(11)과 접촉하고 있으므로, 산화 억제 물질이 기판(10)의 실리콘 원자들이 소모되는 것을 줄일 수 있다. 이에 따라, 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 수평 절연막의 두께의 편차를 줄일 수 있다.
보다 상세히 설명하면, 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 몰드 구조체(100)의 구조적 차이에 의해, 열 산화 공정시, 기판(10)으로 침투하는 산소 원자들의 양이 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 다를 수 있다. 예를 들어, 연결 영역(CNR)에서 몰드 구조체(100)의 두께가 점차 감소하고, 연결 영역(CNR) 상에 매립 절연막(120)이 배치되므로, 열 산화 공정시 연결 영역(CNR)의 기판(10)으로 침투하는 산소 원자들의 양이 셀 어레이 영역(CAR)의 기판(10)으로 침투하는 산소 원자들의 양에 비해 감소될 수 있다. 이에 따라, 셀 어레이 영역(CAR)에서 수평 게이트 절연막(ILDb)의 두께가 연결 영역(CNR)에서 수평 게이트 절연막(ILDb)의 두께에 비해 증가될 수 있으나, 산화 억제층(11)에 의해 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 기판(10)의 산화가 억제되므로, 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 수평 게이트 절연막(ILDb)의 두께 차이는 감소될 수 있다. 즉, 일 예에 따르면, 수평 게이트 절연막(ILDb)은 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 실질적으로 동일한 두께(즉, 제 2 두께(t2)를 가질 수 있다. 다른 예에 따르면, 수평 게이트 절연막(ILDb)은 연결 영역(CNR)에서보다 셀 어레이 영역(CAR)에서 두꺼울 수도 있다.
이에 더하여, 열 산화 공정시 산소 원자들이 트렌치(T)들을 통해 게이트 영역(GR)으로 제공되므로, 트렌치(T)들에 인접한 부분과 하부 반도체 패턴(LSP)의 측벽과 인접한 부분에서 수평 게이트 절연막(ILDb)의 두께가 다르게 형성될 수도 있다. 다시 말해, 수평 게이트 절연막(ILDb)의 두께가 트렌치(T)에서 하부 반도체 패턴(LSP)으로 갈수록 감소할 수도 있으나, 본 발명의 실시예들에서, 열산화 공정시 산화 억제층(11)이 기판(10)의 실리콘 소모를 줄임으로써, 트렌치(T)와 인접한 부분과 하부 반도체 패턴(LSP)과 인접한 부분에서 수평 게이트 절연막(ILDb)의 두께의 편차를 줄일 수 있다.
나아가, 수직 게이트 절연막(13) 및 수평 게이트 절연막(ILDb)을 형성하는 동안, 상부 반도체 패턴(USP)과 인접한 게이트 영역들(GR)은 수직 절연 패턴(VP)을 노출시키므로, 상부 반도체 패턴(USP)과 인접한 게이트 영역들(GR) 내에 산화막은 실질적으로 형성되지 않을 것이다.
도 4, 도 13a, 및 도 13b를 참조하면, 게이트 영역들(GR)의 내벽들을 컨포말하게 덮는 수평 절연 패턴(HP)이 형성될 수 있다. 도 17a, 도 17b, 및 도 18을 참조하면, 수평 절연 패턴(HP)은 게이트 영역들(GR)의 내벽들 상에 실질적으로 균일한 두께로 형성될 수 있다. 수평 절연 패턴(HP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 예에서, 수평 절연 패턴(HP)은 전하 트랩형 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다.
이어서, 수평 절연 패턴(HP)이 형성된 게이트 영역들(GR) 내에 전극들(EL)이 형성될 수 있다. 전극들(EL)은 게이트 영역들(GR)을 부분적으로 채우거나, 게이트 영역들(GR)을 완전히 채울 수 있다.
전극들(EL)을 형성하는 것은, 수평 절연 패턴(HP)이 형성된 게이트 영역들을 채우는 게이트 도전막을 형성하는 것, 및 트렌치들(T) 내에 형성된 게이트 도전막의 일부를 제거하여, 게이트 영역들에 전극들(EL)을 각각 국소적으로 형성하는 것을 포함할 수 있다. 여기서, 전극들(EL) 각각은 차례로 증착된 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
이와 같이, 게이트 영역들에 전극들(EL)을 형성함에 따라, 기판(10) 상에 번갈아 반복적으로 적층된 절연막들(ILD) 및 전극들(EL)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST)은 제 1 방향(D1)으로 연장되며, 적층 구조체들(ST)의 측벽들이 트렌치(T)에 노출될 수 있다. 또한, 서로 인접하는 적층 구조체들(ST) 사이에서 기판(10)이 노출될 수 있다.
이와 같은 적층 구조체들(ST)에서, 최하층의 전극(EL)은 도 18에 도시된 바와 같이, 수직 구조체들(VS, DVS)의 하부 반도체 패턴들(LSP)과 인접할 수 있다. 여기서, 하부 반도체 패턴(LSP)의 측벽과 이에 인접한 최하층 전극(EL)의 측벽 간의 거리(Da)는, 최하층 전극(EL)의 하부면과 산화 억제층(11)의 상부면 간의 거리(Db)와 실질적으로 동일할 수 있다.
이어서, 도 4, 도 14a, 및 도 14b를 참조하면, 트렌치들(T)의 측벽들을 덮는 절연 스페이서(SP)가 형성될 수 있다. 절연 스페이서(SP)를 형성하는 것은, 적층 구조체들(ST)이 형성된 기판(10) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 스페이서막은 절연 물질로 형성될 수 있으며, 트렌치(T)의 최소 폭의 약 1/2 이하의 두께로 트렌치들(T)의 내벽에 증착될 수 있다. 예를 들어, 스페이서막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 가지는 low-k 물질로 형성될 수 있다.
절연 스페이서(SP)가 형성된 각 트렌치(T) 내에 공통 소오스 플러그(CSP)가 형성될 수 있다. 일 예에 따르면, 공통 소오스 플러그(CSP)는 수평적으로 인접하는 전극들(EL) 사이에 배치될 수 있으며, 전극들(EL)과 공통 소오스 플러그(CSP) 사이에 절연 스페이서(SP)가 개재될 수 있다. 즉, 절연 스페이서(SP)는 공통 소오스 플러그(CSP)의 측벽들을 덮을 수 있다. 또한 공통 소오스 플러그(CSP)는 전극들(EL)과 나란히 연장될 수 있으며, 공통 소오스 플러그의 상부면은 수직 구조체들의 상부면들보다 위에 위치할 수 있다.
계속해서, 도 4, 도 14a, 및 도 14b를 참조하면, 캡핑 절연막(125) 상에 공통 소오스 플러그(CSP)의 상부면을 덮는 상부 절연막(130)이 형성될 수 있다. 이어서, 캡핑 절연막(125) 및 상부 절연막(130)을 관통하여 수직 구조체들(VS) 각각에 접속되는 비트 라인 콘택 플러그들(BPLG)이 형성될 수 있다. 이어서, 상부 절연막(130) 상에서, 제 2 방향(D2)으로 연장되며, 비트 라인 콘택 플러그들(BPLG)과 접속되는 비트 라인들(BL)이 형성될 수 있다.
나아가, 연결 영역(CNR) 및 주변 회로 영역(PR)에 전극들(EL)과 주변 로직 회로들을 전기적으로 연결하는 콘택 플러그들(CPLG, PUPLG, PPLG)이 형성될 수 있다.
일 예로, 셀 콘택 플러그들(CPLG)이 연결 영역(CNR)에서 캡핑 절연막(125) 및 매립 절연막(120)을 관통하여 전극들의 끝단분들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다. 픽업 콘택 플러그(PUPLG)가 매립 절연막(120)을 관통하여 픽업 영역들(10PU)에 접속될 수 있다. 여기서, 픽업 영역들(10PU)은 제 1 도전형의 불순물들을 포함하며, 웰 불순물층(10P)의 불순물 농도보다 큰 불순물 농도를 가질 수 있다. 픽업 콘택 플러그들(PUPLG)의 상부면들은 셀 콘택 플러그들(CPLG)의 상부면과 실질적으로 공면을 이룰 수 있다. 그리고, 주변 콘택 플러그들(PPLG)이 주변 회로 영역(PR)에서 매립 절연막(120) 및 주변 절연 패턴(25P)을 관통하여 주변 로직 회로들과 전기적으로 연결될 수 있다.
연결 영역(CNR)의 상부 절연막(130) 상에 셀 콘택 플러그들(CPLG)과 연결되는 연결 배선들(CL)이 형성될 수 있으며, 주변 회로 영역(PR)의 상부 절연막(130) 상에 주변 콘택 플러그들(PPLG)과 연결되는 주변 배선들(PCL)이 형성될 수 있다. 또한, 픽업 콘택 플러그(PUPLG)와 연결되는 웰 도전 라인(PPL)이 상부 절연막(130) 상에 형성될 수 있다.
이하, 도 20a 내지 도 20e를 참조하여, 본 발명의 다양한 실시예들에 따른 데이터 저장막에 대해 상세히 설명한다.
실시예들에 따르면, 3차원 반도체 메모리 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 적층 구조체(ST)와 수직 구조체(VS) 사이에 개재되는 데이터 저장막(DS)은 터널 절연막(TIL), 전하 저장막(CIL) 및 블록킹 절연막(BK)을 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 데이터 저장막 수직 구조체(VS)와 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
도 20a에 도시된 실시예에 따르면, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있다. 즉, 절연막(ILD)이 전극과 직접 접촉할 수 있다.
도 20b에 도시된 실시예에 따르면, 터널 절연막(TIL) 및 전하 저장막(CIL)은 전극들(EL)과 수직 구조체(VS) 사이에서 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있다. 그리고, 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
도 20c에 도시된 실시예에 따르면, 터널 절연막(TIL)이 전극들(EL)과 수직 구조체(VS) 사이에서 절연막(ILD)과 수직 구조체(VS) 사이로 연장될 수 있으며, 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
도 20d에 도시된 실시예에 따르면, 터널 절연막(TIL), 전하 저장막(CIL) 및 블록킹 절연막(BLK)은 전극들(EL)과 수직 구조체(VS) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다.
도 20e에 도시된 실시예에 따르면, 데이터 저장막(DS)은 서로 다른 물질로 이루어진 제 1 및 제 2 블록킹 절연막들(BLK1, BLK2)을 포함할 수 있다. 터널 절연막(TIL), 전하 저장막(CIL), 및 제 1 블록킹 절연막(BLK1)은 전극들(EL)과 수직 구조체(VS) 사이에서 절연막(ILD)과 수직 구조체(VS) 사이로 수직적으로 연장될 수 있다. 그리고, 제 2 블록킹 절연막(BLK2)이 전극들(EL)과 제 1 블록킹 절연막(BLK1) 사이에서 전극들(EL)의 상부면들 및 하부면들로 수평적으로 연장될 수 있다.
도 20a 내지 도 20e에 도시된 데이터 저장막에서, 전하저장막(CIL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 전하저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 전하저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
터널 절연막(TIL)은 전하저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이와 달리, 터널 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다.
블록킹 절연막(BLK)은 터널 절연막(TIL)보다 작고 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들을 포함할 수 있다. 블록킹 절연막(BLK)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다.
도 20e에 도시된 바와 같이, 데이터 저장막(DS)이 제 1 및 제 2 블록킹 절연막들(BLK1, BLK2)을 포함하는 경우, 일 예로, 제 1 블록킹 절연막(BLK1)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막(BLK2)은 제 1 블록킹 절연막(BLK1)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 예로, 제 2 블록킹 절연막(BLK2)은 고유전막들 중의 하나이고, 제 1 블록킹 절연막(BLK1)은 제 2 블록킹 절연막(BLK2)보다 작은 유전 상수를 갖는 물질일 수 있다.
도 20a 내지 도 20e를 참조하여 설명된 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 구조체(VS)와 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 도시하는 회로도이다. 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 도 3에 도시된 바와 같이, 3차원적으로 배열된 메모리 셀들을 포함할 수 있다. 그러나, 도면에서의 복잡성을 피하기 위해, 도 20은 셀 어레이의 일부분을 예시적으로 도시한다. 또한, 설명의 간략함을 위해, 도 3을 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 셀 어레이와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 21을 참조하면, 스트링 선택 라인(SSL)은, 도 14a 및 도 14b를 참조하여 설명된 적층 구조체들(ST)에서 최상층에 위치하는 전극(EL)일 수 있다. 최상층의 전극(EL)은 비트 라인(BL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터들(SST)의 게이트 전극들을 구성할 수 있다.
접지 선택 라인(GSL)은, 도 14a 및 도 14b를 참조하여 설명된 적층 구조체들(ST)에서 최하층에 위치하는 전극(EL)일 수 있다. 최하층의 전극(EL)은 공통 소오스 영역(CSR)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터들(GSTa, GSTb)의 게이트 전극들을 구성할 수 있다. 일 예에서, 접지 선택 트랜지스터들(GSTa, GSTb) 각각은 직렬 연결된 두 개의 트랜지스터들로 구성될 수 있으며, 두 개의 트랜지스터들의 게이트 전극들은 하나의 접지 선택 라인에 연결될 수 있다. 즉, 하나의 접지 선택 트랜지스터는 수직 구조체의 하부 반도체 패턴(LSP)을 채널로 사용하는 수직 트랜지스터(GSTa)와, 하부 반도체 패턴(LSP)과 인접한 기판(10)을 채널로 사용하는 수평 트랜지스터(GSTb)를 포함할 수 있다.
또한, 워드 라인들(WL)은, 도 14a 및 도 14b를 참조하여 설명된 적층 구조체들(ST)에서 최상층의 전극(EL) 및 최하층의 전극(EL) 사이의 전극들(EL)일 수 있다. 최상층의 전극(EL) 및 최하층의 전극(EL) 사이의 전극들(EL)은 수직 구조체들(VS)과 결합하여 메모리 셀들(MCT)을 구성할 수 있다.
실시예들에서, 워드 라인들(WL) 및 접지 선택 라인(GSL)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있다. 또한, 도 14a 및 도 14b에 도시된 바와 같이, 더미 수직 구조체들(DVS)이 연결 영역(CNR)에서 적층 구조체들(ST)을 관통할 수 있다. 이에 따라, 셀 어레이의 셀 스트링들(CSTR)과 유사하게, 더미 스트링들(DSTR)이 연결 영역(CNR)에 배치될 수 있다. 연결 영역(CNR)에서, 워드 라인들(WL) 중 일부 및 접지 선택 라인(GSL)은, 도 14a 및 도 14b를 참조하여 설명된 더미 수직 구조체들(DVS)과 결합하여 더미 스트링(DSTR)을 구성할 수 있다. 여기서, 더미 스트링들(DSTR)은 비트 라인과 전기적으로 플로팅 상태일 수 있다.
실시예들에 따르면, 셀 스트링(CSTR)의 수평 트랜지스터(GSTb)와 더미 스트링(DSTR)의 수평 트랜지스터(GSTb)는 하나의 접지 선택 라인(GSL)에 공통으로 전기적 연결될 수 있다. 이러한 접지 선택 라인(GSL)은 전압은 도 14a 및 도 14b를 참조하여 설명된 적층 구조체들(ST)의 최하층의 전극일 수 있다. 최하층의 전극은 기판(10)의 전위를 제어하며, 수평 트랜지스터들의 문턱 전압은 도 14a 및 도 14b를 참조하여 설명된 수평 게이트 절연막(ILDb)의 두께에 따라 달라질 수 있다. 실시예들에 따르면, 수평 게이트 절연막(ILDb)이 산화 억제층(11)과 접촉하며, 이에 따라, 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 수평 게이트 절연막(ILDb)은 실질적으로 균일한 두께를 가질 수 있다. 즉, 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 수평 게이트 절연막(ILDb)의 두께 편차가 감소될 수 있다. 그러므로, 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 공통의 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터들의 문턱 전압 산포가 개선될 수 있다.
도 19a 및 도 19b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 도면으로서, 도 13a 및 도 13b의 A 부분 및 B 부분을 각각 확대한 도면들이다. 설명의 간략함을 위해, 도 5a 내지 도 14a 및 도 5b 내지 도 14b를 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 19a 및 도 19b를 참조하면, 기판(10)은 산화 억제층(11) 아래에 채널 불순물 영역(11P)을 더 포함할 수 있다. 다시 말해, 산화 억제층(11)은 수평 게이트 절연막(ILDb)과 채널 불순물 영역(11P) 사이에 배치될 수 있다. 채널 불순물 영역(11P)은 웰 불순물층(10P)과 동일한 도전형의 불순물들을 포함할 수 있으며, 채널 불순물 영역(11P)의 불순물 농도는 웰 불순물층(10P)이 불순물 농도보다 클 수 있다. 채널 불순물 영역(11P)은 최하층 전극을 게이트 전극으로 사용하는 접지 선택 트랜지스터의 채널로 사용될 수 있다. 최하층 전극을 게이트 전극으로 사용하는 접지 선택 트랜지스터의 문턱 전압은 채널 불순물 영역(11P)의 불순물 농도에 따라, 제어될 수 있다. 또한, 채널 불순물 영역(11P)에서 제 1 도전형의 불순물들의 농도는 산화 억제층(11)에서 산화 억제 물질(예를 들어, 탄소(C)의 농도 보다 클 수 있다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 단면도로서, 도 4의 I-I'선을 따라 자른 단면이다. 설명의 간략함을 위해, 도 5a 내지 도 14a 및 도 5b 내지 도 14b를 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 22를 참조하면, 적층 구조체들(ST)은 기판(10)의 상부면 상의 수평 게이트 절연막(ILDb) 및 수평 게이트 절연막(ILDb) 상에 번갈아 적층된 전극들 및 절연막들을 포함한다. 기판(10)은 탄소(C), 질소(N), 또는 불소(F)와 같은 산화 억제 물질을 포함하는 산화 억제층(11)을 포함할 수 있다.
일 예에서, 산화 억제층(11)은 셀 어레이 영역(CAR)의 기판(10) 내에 형성될 수 있으며, 수평 게이트 절연막(ILDb)은 셀 어레이 영역(CAR)에서 산화 억제층(11)과 접촉하며, 연결 영역(CNR)에서 웰 불순물층(10P)과 접촉할 수 있다. 셀 어레이 영역(CAR)에서, 수직 구조체의 하부 반도체 패턴(LSP)들은 산화 억제층(11)을 관통하여 웰 불순물층(10P)과 연결될 수 있다.
일 예에서, 산화 억제층(11)은, 도 16a 및 도 16b를 참조하여 설명한 열 산화 공정시 셀 어레이 영역(CAR)에서 수평 게이트 절연막(ILDb)의 두께가 증가되는 것을 억제할 수 있다. 그러므로, 셀 어레이 영역(CAR)에서 산화량이 연결 영역(CNR)에서 산화량이 큰 경우, 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 수평 게이트 절연막(ILDb)의 두께 편차를 줄일 수 있다.
도 23a 및 도 23b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 다른 예를 설명하기 위한 단면도들로서, 각각 도 4의 I-I'선 및 II-II' 선을 따라 자른 단면들이다. 도 24a 및 도 24b는 도 23a의 A 부분 및 B 부분을 각각 확대한 도면들이고, 도 24c는 도 23b의 C 부분을 확대한 도면이다. 설명의 간략함을 위해, 도 5a 내지 도 14a 및 도 5b 내지 도 14b를 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 23a 및 도 23b를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 내에 산화 억제층(11)을 포함하며, 산화 억제층(11) 상에 일 방향으로 연장되는 적층 구조체들(ST)이 배치될 수 있다.
적층 구조체들(ST) 각각은 산화 억제층(11)과 접촉하는 수평 게이트 절연막(ILDb) 및 수평 게이트 절연막(ILDb) 상에 번갈아 적층된 전극들 및 절연막들을 포함할 수 있다.
셀 어레이 영역(CAR)에서, 수직 구조체들이 적층 구조체들(ST)을 관통하여, 웰 불순물층(10P)과 연결될 수 있으며, 연결 영역(CNR)에서, 더미 수직 구조체들이 적층 구조체들(ST)을 관통하여 웰 불순물층(10P)과 접촉할 수 있다. 이 실시예에서, 수직 구조체들은 하부 반도체 패턴(LSP)들이 생략될 수 있다.
즉, 수직 구조체들(VS) 각각은, 도 24a, 도 24b, 및 도 24c에 도시된 바와 같이, 웰 불순물층(10P)과 접촉하는 제 1 반도체 패턴(SP1) 및 제 1 반도체 패턴(SP1)과 데이터 저장막(DS) 사이에 개재되는 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하단은 닫힌 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있으며, 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽 및 웰 불순물층(10P)의 상부면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 웰 불순물층(10P)을 전기적으로 연결할 수 있다. 그리고, 제 1 반도체 패턴(SP1)의 바닥면은 기판(10)의 상부면보다 낮은 레벨에 위치할 수 있다. 또한, 제 1 반도체 패턴(SP1)의 바닥면은 산화 억제층(11)의 바닥면보다 낮은 레벨에 위치할 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 수평 반도체층(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)은 다결정 상태 또는 단결정 상태일 수 있다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 25를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
실시예들에서, 주변 로직 구조체(PS)는 도 1을 참조하여 설명된 로우 및 칼럼 디코더들(2, 4), 페이지 버퍼(3), 및 제어 회로들(5)을 포함할 수 있다. 셀 어레이 구조체(CS)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn)은 제 1 및 제 2 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 구조물을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 갖는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 도 2를 참조하여 설명된 3차원적으로 배열된 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함하는 포함할 수 있다.
도 26은 도 25를 참조하여 설명된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다. 설명의 간략함을 위해, 도 5a 내지 도 14a 및 도 5b 내지 도 14b를 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 25를 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는, 수직적 관점에서, 반도체 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 즉, 주변 회로 영역(PR)과 셀 어레이 영역(CAR)이 평면적 관점에서 오버랩될 수 있다.
반도체 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
주변 로직 구조체(PS)는, 도 1을 참조하여 설명한 것처럼, 로우 및 칼럼 디코더들(도 1의 2, 4 참조), 페이지 버퍼(도 1의 3 참조) 및 제어 회로들을 포함할 수 있다. 즉, 주변 로직 구조체(PS)는 셀 어레이 구조체(CS)와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 이러한 주변 회로들은 반도체 기판(10)의 전면 상에 형성될 수 있다. 또한, 반도체 기판(10)은 n형 불순물이 도핑된 n웰 영역(nw)과 p형 불순물이 도핑된 p웰 영역(pw)을 포함할 수 있다. n웰 영역(nw)과 p웰 영역(pw)에는 소자 분리막(11)에 의해 활성 영역(ACT)들이 정의될 수 있다.
주변 로직 구조체(PS)는 주변 게이트 전극들(PG), 주변 게이트 전극들(PG) 양측의 소오스 및 드레인 불순물 영역들, 주변회로 플러그들(CP), 주변 회로 배선들(ICL), 및 주변 회로들을 덮는 하부 매립 절연막(90)을 포함할 수 있다. 보다 상세하게, n웰 영역(nw) 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역(pw) 상에 NMOS 트랜지스터들이 형성될 수 있다. 주변 회로 배선들(ICL)은 주변회로 플러그들(CP)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(CP) 및 주변회로 배선들(ICL)이 접속될 수 있다.
하부 매립 절연막(90)은 주변 회로들, 주변회로 플러그들(CP), 및 주변 회로 배선들(ICL)을 덮을 수 있다. 하부 매립 절연막(90)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연막(90) 상에 배치되며, 수평 반도체층(100), 적층 구조체들(ST), 및 수직 구조체들(VS)을 포함한다.
수평 반도체층(100)은 주변 회로들을 덮는 하부 매립 절연막(90)의 상부면에 형성될 수 있다. 즉, 수평 반도체층(100)의 하부면은 하부 매립 절연막(90)과 접촉할 수 있다. 수평 반도체층(100)은 도 4를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)에 인접하여 배치된 연결 영역(CNR)을 포함할 수 있다.
수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 수평 반도체층(100)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
일 예에서, 수평 반도체층(100)은 산화 억제층(11)을 포함할 수 있으며, 산화 억제층(11) 상에 적층 구조체들(ST)이 배치될 수 있다.
적층 구조체들(ST)은, 도 4를 참조하여 설명한 바와 같이, 수평 반도체층(100) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(ST) 각각은 수평 반도체층(100) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함하며, 앞서 설명한 바와 같이, 최하층에 산화 억제층(11)과 접촉하는 수평 게이트 절연막(ILDb)을 포함할 수 있다.
적층 구조체들(ST)은 전극들(EL)과 주변 로직 구조체(PS) 간의 전기적 연결을 위해, 앞서 설명한 바와 같이, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 계단식 구조를 갖는 전극들(EL)의 단부들을 덮는 상부 매립 절연막(120)이 수평 반도체층(100) 상에 배치될 수 있다. 또한, 캡핑 절연막(125)이 복수의 적층 구조체들(ST) 및 상부 매립 절연막(120)을 덮을 수 있다. 나아가, 캡핑 절연막(125) 상에 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다.
수직 구조체들(VS)은 적층 구조체들(ST) 각각을 관통하여 수평 반도체층(100)과 전기적으로 연결될 수 있다. 일 예에서, 수직 구조체들 각각은, 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 이와 달리, 수직 구조체들 각각은, 도 23a, 도 23b, 도 24a, 도 24b, 및 도 24c를 참조하여 설명한 바와 같이, 적층 구조체들(ST)을 관통하여 수평 반도체 층과 연결되는 제 1 반도체 패턴 및 적층 구조체들(ST)과 제 1 반도체 패턴 사이에 개재되는 제 2 반도체 패턴을 포함할 수 있다.
데이터 저장막(DS)이 적층 구조체들(ST)과 수직 구조체들(VS) 사이에 배치될 수 있다.
공통 소오스 영역들(CSR)은 각각 서로 인접하는 적층 구조체들(ST) 사이에서 수평 반도체층(100) 내에 배치될 수 있다. 공통 소오스 영역들(CSR)은 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 수평 반도체층(100) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다.
공통 소오스 플러그(CSP)가 공통 소오스 영역(CSR)에 접속될 수 있다. 공통 소오스 플러그(CSP)와 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 제 1 방향(D1)으로 연장될 수 있으며, 측벽 절연 스페이서(SP)는 적층 구조체들(ST)과 공통 소오스 플러그(CSP) 사이에서 제 1 방향(D1)으로 연장될 수 있다. 다른 예로, 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이를 채울 수 있으며, 공통 소오스 플러그(CSP)가 측벽 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수 있다.
픽업 영역들(10PU)이 적층 구조체들(ST)과 이격되어 수평 반도체층(100) 내에 배치될 수 있다. 픽업 영역들(10PU)은 수평 반도체층(100) 내에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 픽업 영역들(10PU)을 수평 반도체층(100)과 동일한 도전형을 가질 수 있으며, 픽업 영역들(10PU)에서 불순물 농도는 수평 반도체층(100) 내의 불순물 농도보다 높을 수 있다.
계단식 구조를 갖는 적층 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 적층 구조체들(ST)의 끝단들을 덮는 상부 매립 절연막(120)이 수평 반도체층(100) 상에 배치될 수 있으며, 배선 구조체는 상부 매립 절연막(120)을 관통하여 전극들(EL)의 끝단들에 콘택 플러그들(PLG)과, 상부 매립 절연막(120) 상에서 콘택 플러그들(PLG)에 접속되는 연결 라인들(CL)을 포함한다. 콘택 플러그들(PLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다.
이에 더하여, 픽업 콘택 플러그들(PPLG)이 상부 매립 절연막(120)을 관통하여 픽업 영역들(10PU)에 접속될 수 있다. 픽업 영역들(10PU)은 수평 반도체층(100) 내에 형성될 수 있으며, 수평 반도체층(100) 과 동일한 도전형의 불순물들을 포함할 수 있다. 여기서, 픽업 영역들(10PU)의 불순물 농도는 수평 반도체층(100) 내의 불순물 농도보다 높을 수 있다.
픽업 콘택 플러그들(PPLG)의 상부면들은 콘택 플러그들(PLG)의 상부면과 실질적으로 공면을 이룰 수 있다. 픽업 콘택 플러그(PPLG)는 웰 도전 라인(PCL) 및 연결 플러그(CPLG)를 통해 주변 로직 구조체(PS)와 연결될 수 있다.
연결 플러그(CPLG)는 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)는 전기적으로 연결시킬 수 있다. 연결 플러그(CPLG)는 상부 매립 절연막(120) 및 수평 반도체층(100)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(ICL)에 접속될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 내에 배치된 산화 억제층;
상기 산화 억제층 상에 배치되며, 수평 게이트 절연막 및 상기 수평 게이트 절연막 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체들; 및
상기 적층 구조체들을 관통하여 상기 기판에 연결되는 복수 개의 수직 구조체들을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수직 구조체들의 하부면들은 상기 산화 억제층의 하부면보다 아래에 위치하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 산화 억제층은 탄소(C), 질소(N), 또는 불소(F)를 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수직 구조체들 각각은, 상기 적층 구조체의 하부 부분 및 상기 산화 억제층을 관통하여 상기 기판과 연결되는 하부 반도체 패턴과, 상기 적층 구조체의 상부 부분을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함하는 3차원 반도체 메모리 장치. - 제 4 항에 있어서,
상기 하부 반도체 패턴과 상기 전극들 사이의 수직 게이트 절연막을 더 포함하되,
상기 수평 및 수직 게이트 절연막들은 열산화막인 3차원 반도체 메모리 장치. - 제 4 항에 있어서,
상기 하부 반도체 패턴의 측벽과 이에 인접한 상기 전극의 측벽 간의 거리는, 상기 전극의 하부면과 상기 산화 억제층의 상부면 간의 거리와 실질적으로 동일한 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수평 게이트 절연막은 상기 절연막들의 최소 두께보다 작은 두께를 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판은 제 1 도전형의 불순물들을 포함하고,
상기 장치는 상기 적층 구조체들 사이의 상기 기판 내에 배치되는 공통 소오스 영역들을 더 포함하되,
상기 공통 소오스 영역들은 제 2 도전형의 불순물들을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수직 구조체들과 상기 전극들 사이에 배치되는 데이터 저장막을 더 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판은 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 포함하되,
상기 적층 구조체들 및 상기 산화 억제층은 상기 셀 어레이 영역에서 상기 연결 영역으로 연장되며,
상기 연결 영역에서 상기 적층 구조체는 상기 주변 회로 영역을 향해 내려가는 형태의 계단식 구조를 갖는 3차원 반도체 메모리 장치. - 제 10 항에 있어서,
상기 기판은 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 포함하며, 상기 수평 게이트 절연막은 상기 셀 어레이 영역과 상기 연결 영역에서 실질적으로 동일한 두께를 갖는 3차원 반도체 메모리 장치. - 제 10 항에 있어서,
상기 주변 회로 영역의 상기 기판 상에 배치되는 주변 로직 회로들, 상기 주변 로직 회로들을 덮는 주변 절연 패턴을 포함하는 주변 로직 구조체를 더 포함하되,
상기 산화 억제층은 상기 셀 어레이 영역에서 상기 적층 구조체들과 상기 주변 로직 구조체 사이의 영역으로 연장되는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 연결 영역에 위치하는 상기 전극들의 단부들 및 상기 주변 로직 구조체를 덮는 매립 절연막을 더 포함하되,
상기 매립 절연막은 상기 적층 구조체들과 상기 주변 로직 구조체 사이에서 상기 산화 억제층을 덮는 3차원 반도체 메모리 장치. - 제 10 항에 있어서,
상기 연결 영역에서 상기 적층 구조체들을 관통하여 상기 기판에 연결되는 더미 수직 구조체들을 더 포함하는 3차원 반도체 메모리 장치. - 셀 어레이 영역, 주변 회로 영역, 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 연결 영역을 포함하는 기판;
상기 셀 어레이 영역에서 상기 연결 영역으로 연장되는 적층 구조체들로서, 상기 적층 구조체들은 수평 게이트 절연막 및 상기 수평 게이트 절연막 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체들을 포함하는 것; 및
상기 수평 게이트 절연막과 접촉하며, 상기 기판 내에 제공된 산화 억제층을 포함하는 3차원 반도체 메모리 장치. - 제 15 항에 있어서,
상기 연결 영역에서 상기 적층 구조체는 상기 주변 회로 영역을 향해 내려가는 형태의 계단식 구조를 갖는 3차원 반도체 메모리 장치. - 제 15 항에 있어서,
상기 수평 게이트 절연막은 상기 셀 어레이 영역과 상기 연결 영역에서 실질적으로 동일한 두께를 갖는 3차원 반도체 메모리 장치. - 제 15 항에 있어서,
상기 셀 어레이 영역에서 상기 적층 구조체들 및 상기 산화 억제층을 관통하여 상기 기판과 접촉하는 복수 개의 수직 구조체들을 더 포함하는 3차원 반도체 메모리 장치. - 제 18 항에 있어서,
상기 수직 구조체들 각각은, 상기 적층 구조체의 하부 부분 및 상기 산화 억제층을 관통하여 상기 기판과 연결되는 하부 반도체 패턴과, 상기 적층 구조체의 상부 부분을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함하는 3차원 반도체 메모리 장치. - 제 19 항에 있어서,
상기 하부 반도체 패턴과 상기 전극들 사이의 수직 게이트 절연막을 더 포함하되,
상기 수평 및 수직 게이트 절연막들은 열산화막인 3차원 반도체 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/251,510 US9601577B1 (en) | 2015-10-08 | 2016-08-30 | Three-dimensionally integrated circuit devices including oxidation suppression layers |
| CN201610878460.3A CN106601752B (zh) | 2015-10-08 | 2016-10-08 | 三维半导体存储装置和竖直集成电路装置 |
| US15/426,081 US9911745B2 (en) | 2015-10-08 | 2017-02-07 | Three-dimensionally integrated circuit devices including oxidation suppression layers |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562239054P | 2015-10-08 | 2015-10-08 | |
| US62/239,054 | 2015-10-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170042452A true KR20170042452A (ko) | 2017-04-19 |
| KR102532496B1 KR102532496B1 (ko) | 2023-05-17 |
Family
ID=58706039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150167754A KR102532496B1 (ko) | 2015-10-08 | 2015-11-27 | 3차원 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102532496B1 (ko) |
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