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KR20130079348A - 성막 방법 - Google Patents

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KR20130079348A
KR20130079348A KR1020127027345A KR20127027345A KR20130079348A KR 20130079348 A KR20130079348 A KR 20130079348A KR 1020127027345 A KR1020127027345 A KR 1020127027345A KR 20127027345 A KR20127027345 A KR 20127027345A KR 20130079348 A KR20130079348 A KR 20130079348A
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South Korea
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film
target
thin film
atoms
forming method
Prior art date
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KR1020127027345A
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English (en)
Inventor
마미 니시무라
시게카즈 도마이
고키 야노
마사시 가사미
마사유키 이토세
시게오 마츠자키
가즈아키 에바타
Original Assignee
이데미쓰 고산 가부시키가이샤
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Publication date
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Abstract

희가스 원자 및 물 분자를 포함하고, 상기 물 분자의 함유량이 상기 희가스 원자에 대하여 분압비로 0.1 내지 10%인 기체의 분위기 하에서, 금속 산화물로 이루어지는 타겟을 스퍼터링하여, 기판상에 박막을 성막하는 성막 방법.

Description

성막 방법{DEPOSITION METHOD}
본 발명은 성막 방법에 관한 것이다.
전계 효과형 트랜지스터는 반도체 메모리 집적 회로의 단위 전자 소자, 고주파 신호 증폭 소자, 액정 구동용 소자 등으로서 널리 사용되고 있고, 현재, 가장 많이 실용화되어 있는 전자 디바이스이다. 그 중에서도, 최근의 표시 장치의 발전에 따라, 액정 표시 장치(LCD)뿐만 아니라, 전기 발광 표시 장치(EL), 전계 방출 디스플레이(FED) 등의 각종 표시 장치에서, 표시 소자에 구동 전압을 인가하여 표시 장치를 구동시키는 스위칭 소자로서, 박막 트랜지스터(TFT)가 많이 사용되고 있다.
대형 액정 표시 장치의 액정 구동용 트랜지스터에서는, 종래 비정질 실리콘계 반도체 박막이 사용되고 있었다. 그런데, 최근의 추가적인 대형화, 고세밀화의 요구에 따라, 비정질 실리콘에서는 이동도가 부족하기 때문에, 화상의 기입이 충분치 않게 되어 오고 있다. 또한, 유기 전기 발광(유기 EL) 디스플레이에 관해서도 대형화 기술이 진전 중이고, 백플레인(backplane)에 대해서도, 대면적이고 균일하고, 또한 고이동도인 재료가 지금까지 이상으로 요구되고 있다.
그래서, 비정질 실리콘계 반도체 박막과 같이 대면적화가 가능하고, 결정 실리콘에 이어서 이동도가 높은 재료로서 금속 산화물로 이루어지는 투명 반도체 박막, 특히, 산화인듐, 산화아연, 산화갈륨으로 이루어지는 산화물 반도체 박막이 주목되고 있다.
종래, TFT 활성층에 이용하는 산화물 반도체 막은 막의 전기 특성을 제어하기 때문에, 산소 가스를 도입한 분위기 중에서 성막되는 것이 일반적이다. 그러나, 산소 분압의 약간의 진동에 의해, 막 중의 캐리어 농도가 크게 변화되어, 반도체 특성이 변동한다고 하는 문제가 있었다.
이 문제를 해결하는 수단으로서, 스퍼터 성막 시의 파워 밀도를 높게 함으로써, 막 중의 캐리어 농도의 산소 분압 의존성을 완만하게 하는 것이 알려져 있다(특허문헌 1).
그러나, 파워 밀도를 높게 한 경우, 성막 속도가 빠르게 되어, 산소 공급 속도가 상대적으로 느려지기 때문에, 막 중의 캐리어 농도가 대략 1018cm-3 이상이 되어 버려, TFT로 했을 때에 양호한 특성이 얻어지지 않게 되는 문제가 있었다.
상기 문제를 해결하기 위해서는, 캐리어 농도를 1018cm-3 이하로 할 필요가 있지만, 그것을 위해서는 산소 분압을 높게 하지 않으면 안된다. 산소 분압을 높게 하면 성막 속도가 늦어져, 생산성이 나빠진다고 하는 다른 문제가 있었다. 따라서, 스퍼터 성막 시의 파워 밀도를 높게 하여, 성막 속도를 빨리 한 상태에서 산화물 반도체를 이용한 양호한 박막 트랜지스터를 제작하는 것은 곤란했다.
특허문헌 2는, 수증기 분압을 도입하여 성막한 원자비 In:Ga:Zn=0.98:1.02:4의 반도체 막을 이용하여, 채널층의 두께가 45nm인 톱 게이트(top-gate)형 박막 트랜지스터를 개시한다. 또한, 특허문헌 3에서는, In, Zn의 적어도 한쪽의 원소, 및 수소를 포함하는 비정질 산화물 반도체가 개시되어 있다.
그러나 이들은 어느 것이든 4인치 크기 이하의 타겟에서 적용되는 기술이며, 실제 생산을 상정한 고속 성막에 관해서는 개량의 여지가 있었다.
비특허문헌 3은, 10-2Pa 이상의 수증기 분압에서 원자비 In:Ga:Zn=1.3:1.3:1.0의 반도체 막을 성막하여, 채널층의 막 두께가 30nm인 바텀 게이트(bottom-gate) 구성 및 바텀 콘택트(bottom-contact) 구성을 갖는 박막 트랜지스터를 개시한다.
그러나, 수증기 분압을 도입하여 성막한 박막 트랜지스터는, 전계 이동도가 3cm2/Vs 정도로 산소 도입 시보다도 특성이 낮아져서, 대면적이며 고세밀한 표시 장치에 이용하기 위해서는 특성이 불충분하다.
상기 문제에 더하여, 액정 디스플레이 등의 평면 디스플레이의 제조 시의 기판의 크기는, 디스플레이의 대형화나 심한 비용 절감 경쟁에 의해 해마다 커지고 있고, 최근에서는 3m 각 이상의 유리 기판을 이용한 액정 패널의 제조가 필요로 되고 있다. 그런데, 기판 크기가 커지면 채널층(반도체층)의 막 두께 및 막질을 균일하게 성막하는 것이 어려워지고, 막 두께나 막질의 불균일성으로부터 오는 특성의 격차가 커진다고 하는 또 하나의 문제가 있었다.
예컨대, 채널층의 막 두께를 두껍게 하면, 막 두께 및 막질의 균일성은 향상되지만, IGZO를 대표로 하는 산화물 반도체에서는 막 두께가 두꺼워짐에 따라서, 이동도가 저하되는, 역치 전압이 음의 방향으로 커지는 등의 문제가 있었다(비특허문헌 1). 특히, 제조 비용이 낮은 채널 에치형의 트랜지스터를 제조할 때, 채널층(반도체층)이 에칭액에 노출되기 때문에, 기판을 대형화했을 때의 불균일성의 문제가 현저하였다(비특허문헌 2).
그 때문에, 지금까지 산화물 반도체를 이용한 박막 트랜지스터는, 보통, 채널층은 50nm 이하의 얇은 막 두께로 제작되어 있고(비특허문헌 3), 채널층의 후막이 두껍고(예컨대 50nm 이상, 더욱이는 60nm 이상, 70nm 이상), 이동도, 역치 전압 등의 특성이 양호한 박막 트랜지스터가 요구되고 있었다.
특허문헌 4, 5에는 AC 스퍼터링 장치를 이용하여 대면적 ITO의 제조예가 개시되어 있다. 그러나, 산화물 반도체의 경우는 산소 결손의 제어가 보다 중요하고, 파워나 주파수에 대하여 반도체의 캐리어 농도가 어떤 영향을 줄지 불명확하였다.
국제공개 제2009/084537호 팜플렛 일본 특허공개 제2007-73697호 공보 일본 특허공개 제2010-80936호 공보 일본 특허공개 제2005-290550호 공보 일본 특허공개 제2007-031816호 공보
Kyoung-Seok et al., SID 08 DIGEST, p 633 Je-hun Lee et al., SID 08 DIGEST, p 625 Takafumi Aoi et al., Thin Solid Films 518 (2010)
본 발명의 목적은, 스퍼터 성막 시의 파워 밀도가 높은 상태에서도 성막 속도를 떨어뜨리지 않고, 또한 막 중의 캐리어 농도를 1018cm-3 이하로 억제하는 산화물 반도체 막의 성막 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은, 채널층(반도체층)의 막 두께가 두꺼워도, 이동도 등의 트랜지스터 특성이 양호한 박막 트랜지스터를 제공하는 것이다.
본 발명자들은 예의 검토한 결과, 스퍼터 성막 시에 산소를 도입하는 것 대신에 수증기를 적절히 도입하는 것으로, 스퍼터 성막 시의 파워 밀도가 높은 상태에서도 성막 속도를 떨어뜨리지 않고, 막 중의 캐리어 농도를 1018cm-3 이하로 할 수 있다는 것을 발견했다.
또한, 상기 성막 방법을 이용하는 것에 의해, 제조 시간이 연장되지 않고 안정된 반도체 막의 제조 방법을 발견했다.
본 발명에 의하면, 이하의 성막 방법 등이 제공된다.
1. 희가스 원자 및 물 분자를 포함하고, 상기 물 분자의 함유량이 상기 희가스 원자에 대하여 분압비로 0.1 내지 10%인 기체의 분위기 하에서, 금속 산화물로 이루어지는 타겟을 스퍼터링하여, 기판상에 박막을 성막하는 성막 방법.
2. 1에 있어서, 상기 기체의 압력이 0.1 내지 5.0Pa인 성막 방법.
3. 1 또는 2에 있어서, 상기 스퍼터링이 직류 스퍼터인 성막 방법.
4. 1 또는 2에 있어서, 상기 스퍼터링이 교류 스퍼터인 성막 방법.
5. 3에 있어서, 직류 파워 밀도가 1 내지 5W/cm2인 성막 방법.
6. 4에 있어서, 진공 챔버 내에 소정의 간격을 두고 병설된 3장 이상의 타겟에 대향하는 위치에, 기판을 순차적으로 반송하고,
상기 각 타겟에 교류 전원으로부터 음전위 및 양전위를 교대로 인가하여 상기 타겟 상에 플라즈마를 발생시켜 상기 기판 표면 상에 박막을 성막하는 성막 방법으로서,
상기 성막은, 상기 교류 전원으로부터의 출력의 적어도 하나를, 분기시켜 접속한 2장 이상의 타겟 사이에서 전위를 인가하는 타겟의 전환을 행하면서 행하는 성막 방법.
7. 4 또는 6에 있어서, 교류 파워 밀도가 5 내지 20W/cm2인 성막 방법.
8. 4, 6 및 7 중 어느 하나에 있어서, 상기 교류 전원의 주파수가 10kHz 내지 1MHz 인 성막 방법.
9. 1 내지 8 중 어느 하나에 있어서, 기판의 성막면에 대하여 수직 방향의 성막 속도가 1 내지 100nm/min인 성막 방법.
10. 1 내지 9 중 어느 하나에 있어서, 상기 타겟과 기판 사이의 거리가, 기판의 성막면에 대하여 수직 방향에 1 내지 15cm인 성막 방법.
11. 1 내지 10 중 어느 하나에 있어서, 상기 분위기의 자장 강도가 300 내지 1000가우스인 성막 방법.
12. 1 내지 11 중 어느 하나에 있어서, 상기 금속 산화물이 갈륨 원소(Ga),아연 원소(Zn) 및 주석 원소(Sn)로 이루어지는 군으로부터 선택되는 1 이상의 원소, 및 인듐 원소(In)를 함유하고,
타겟 중의 인듐 원소의 함유량이 하기 원자비를 만족시키는 성막 방법.
0.2 ≤ [In]/전체 금속 원자 ≤ 0.8
(상기 수학식 중, [In]은 타겟 중의 인듐 원소의 원자수이다.
전체 금속 원자란, 타겟에 포함되는 모든 금속 원자의 원자수이다.)
13. 1 내지 11 중 어느 하나에 있어서, 상기 금속 산화물이 인듐 원소(In),갈륨 원소(Ga) 및 아연 원소(Zn)를 함유하고,
타겟 중의 인듐 원소, 갈륨 원소 및 아연 원소의 함유량이 하기 원자비를 만족시키는 성막 방법.
0 < [In]/[Ga] < 0.5
0.2 < [In]/([In]+[Ga]+[Zn]) < 0.9
(상기 수학식 중, [In]은 타겟 중의 인듐 원소의 원자수이고, [Ga]은 타겟 중의 갈륨 원소의 원자수이며, [Zn]은 타겟 중의 아연 원소의 원자수이다.)
14. 1 내지 11 중 어느 하나에 있어서, 상기 금속 산화물이 인듐 원소(In), 주석 원소(Sn) 및 아연 원소(Zn)를 함유하고,
타겟 중의 인듐 원소, 주석 원소 및 아연 원소의 함유량이 하기 원자비를 만족시키는 성막 방법.
0.2 < [In]/([In]+[Sn]+[Zn]) < 0.9
0 < [Sn]/([In]+[Sn]+[Zn]) < 0.5
(상기 수학식 중, [In]은 타겟 중의 인듐 원소의 원자수이고, [Sn]은 타겟 중의 주석 원소의 원자수이며, [Zn]은 타겟 중의 아연 원소의 원자수이다.)
15. 1 내지 14 중 어느 하나에 기재된 성막 방법에 의해 얻어지는 박막을 150 내지 400℃에서 5 내지 120분간 어닐링 처리하는 산화물 반도체 박막의 제조 방법.
16. 15에 있어서, 상기 어닐링 처리를, 적어도 산소를 함유하는 분위기 하에서 행하는 산화물 반도체 박막의 제조 방법.
17. 15 또는 16에 기재된 박막의 제조 방법에 의해 얻어지는 산화물 반도체 박막을 구비하여 이루어지는 전계 효과형 박막 트랜지스터 소자.
18. 17에 있어서, 상기 산화물 반도체 박막이 채널층인 전계 효과형 박막 트랜지스터 소자.
19. 17 또는 18에 있어서, 이동도 10cm2/Vs 이상이며, 역치 전압이 -5 내지 5V인 전계 효과형 박막 트랜지스터 소자.
본 발명에 의하면, 스퍼터 성막 시의 파워 밀도가 높은 상태에서도 성막 속도를 떨어뜨리지 않고, 또한 막 중의 캐리어 농도를 1018cm-3 이하로 억제하는 산화물 반도체 막의 성막 방법이 제공될 수 있다.
또한, 본 발명에 의하면, 채널층(반도체층)의 막 두께가 두꺼워도, 이동도 등의 트랜지스터 특성이 양호한 박막 트랜지스터를 제공할 수 있다.
도 1은 스퍼터 장치의 일례의 중요부를 나타내는 도면이다.
도 2는 본 발명의 산화물 반도체를 구비하여 이루어지는 박막 트랜지스터의 일 실시 형태를 나타내는 개략 단면도이다.
도 3은 본 발명의 산화물 반도체를 구비하여 이루어지는 박막 트랜지스터의 다른 실시 형태에 따른 개략 단면도이다.
도 4는 산소 농도 또는 수소 농도로 얻어지는 박막의 캐리어 농도의 관계를 나타내는 도면이다.
본 발명의 성막 방법은, 희가스 원자 및 물 분자를 포함하고, 물 분자의 함유량이 희가스 원자에 대하여 분압비로 0.1 내지 10%인 기체 분위기 하에서, 금속 산화물로 이루어지는 타겟을 스퍼터링하여, 기판상에 박막을 성막한다.
한편, 물 분자의 희가스 원자에 대한 분압비란, [H2O]/([H2O]+[희가스 원자])로 표시되고, [H2O]는 기체 분위기 중의 물 분자의 분압이며, [희가스 원자]는 기체 분위기 중의 희가스 원자의 분압이다.
본 발명의 성막 방법을 이용하면, 소량의 물 분자를 도입함으로써 막 중에 OH기가 걷어들여져, 산소를 도입하여 성막한 경우보다도 효율적으로 산소 결손의 생성(캐리어의 발생)을 회피할 수 있다. 또한, 도입하는 물 분자의 양이 소량이기 때문에, 스퍼터 속도를 저하시키지 않고, 예컨대 반도체 막을 성막할 수 있다.
스퍼터링 중의 기체 분위기는 희가스 원자 및 물 분자를 포함하고, 물 분자의 함유량이 희가스 원자에 대하여 분압비로 0.1 내지 10%이며, 바람직하게는 0.5 내지 7%이며, 더욱 바람직하게는 1.0 내지 5%이며, 특히 바람직하게는 1.0 내지 3.0%이다.
스퍼터 시의 물의 분압은 5×10-3 내지 5×10-1Pa가 바람직하다. 5×10-3Pa 미만인 경우, 막 중에 걷어들이는 OH기의 양이 적어지기 때문에, 박막의 산화도가 부족하여, 캐리어 농도가 증가하기 쉬워진다. 5×10-1Pa를 초과하면, 막 중에 다량의 OH기가 걷어들여지기 때문에, 산화가 촉진되어, 캐리어 농도와 이동도가 낮아진다. 그 때문에 TFT 소자로 했을 때에 전계 효과 이동도가 원하는 값보다도 낮아져 버릴 우려가 있다.
최적의 물 분압은, 방전의 파워 밀도나 T-S 거리 등의 여러가지의 스퍼터링의 조건에 의해 변화된다. 예컨대, 방전의 파워 밀도가 2.5W/cm2인 경우는, 물 분압은 바람직하게는 3×10-3Pa 내지 1.5×10-2Pa이며, 방전의 파워 밀도가 5.0W/cm2의 경우는, 물 분압은 바람직하게는 1×10-2Pa 내지 1×10-1Pa이며, 방전의 파워 밀도가 7.4W/cm2의 경우는, 물 분압은 바람직하게는 2.0×10-2Pa 내지 3.5×10-2Pa의 범위이다. 물 분압을 이들 범위로 함으로써 얻어지는 박막의 캐리어 농도를 1017cm-3대 후반으로 할 수 있어, TFT 소자로 했을 때에 10cm2/Vs 이상의 높은 전계 효과 이동도를 얻을 수 있다.
물 분자의 함유량이 희가스 원자에 대하여 분압비로 0.1% 미만인 경우, 막 중에 충분히 OH기가 걷어들여지지 않기 때문에 산소 결손의 생성 억제 효과가 얻어지지 않고, 막 중의 캐리어 농도를 충분히 저감할 수 없을 우려가 있다. 한편, 물 분자의 함유량이 희가스 원자에 대하여 분압비로 10% 초과인 경우, 막 중에 과잉으로 OH기가 걷어들여져, 지나치게 산화되기 때문에 캐리어 농도, 이동도가 저하되어 버려, 얻어지는 TFT 소자의 이동도가 저하될 우려가 있다.
한편, 희가스 원자는, 특별히 제한되지 않지만, 바람직하게는 아르곤 원자이다. 또한, 희가스 원자 및 물 이외에, TFT 소자에 영향을 미치게 하지 않는 범위에서 산소 및 질소를 포함하여도 좋다.
기체 분위기의 압력(스퍼터 압력)은, 플라즈마가 안정되게 방전할 수 있는 범위이면 특별히 한정되지 않지만, 바람직하게는 0.1 내지 5.0Pa이다.
한편, 스퍼터 압력이란, 아르곤, 물, 산소 등을 도입한 후의 스퍼터 개시 시의 계 내의 전압을 말한다.
스퍼터링의 성막 속도는, 기판의 성막면에 대해 수직 방향으로 보통은 1 내지 250nm, 바람직하게는 1 내지 100nm/min이며, 더욱 바람직하게는 10 내지 80nm/min이며, 특히 바람직하게는 30 내지 60nm/min이다.
성막 속도가 1nm/min 미만인 경우, 성막 속도가 느리기 때문에 생산성이 나빠질 우려가 있다. 한편, 성막 속도가 250nm/min 초과인 경우, 성막 속도가 지나치게 빨라져서, 막 두께의 제어성이 나빠짐과 함께 OH기가 막 중에 균일하게 걷어들여지지 않아 특성의 면 내 균일성이 손상될 우려가 있다. 또한, 성막 속도가 지나치게 빠르면 막 중에 충분히 OH기가 걷어들여지지 않기 때문에, 스퍼터 성막 시에 과잉으로 물 분자의 도입이 필요해질 우려가 있다.
타겟 및 기판 사이의 거리는, 기판의 성막면에 대해 수직 방향으로 바람직하게는 1 내지 15cm이며, 보다 바람직하게는 5 내지 15cm이며, 더욱 바람직하게는 4 내지 8cm이다.
이 거리가 1cm 미만인 경우, 기판에 도달하는 타겟 구성 원소의 입자의 운동 에너지가 커져, 양호한 막 특성을 얻을 수 없는 우려가 있는데다가, 막 두께 및 전기 특성의 면 내 분포가 생겨 버릴 우려가 있다. 한편, 타겟과 기판의 간격이 15cm를 초과하는 경우, 기판에 도달하는 타겟 구성 원소의 입자의 운동 에너지가 지나치게 작아져서, 치밀한 막을 얻을 수 없어, 양호한 막 특성을 얻을 수 없을 우려가 있다.
자장 강도가 300 내지 1000가우스인 분위기 하에서 스퍼터링하는 것이 바람직하다.
자장 강도가 300가우스 미만인 경우, 플라즈마 밀도가 낮아지기 때문에 고저항의 스퍼터링 타겟의 경우 스퍼터링할 수 없어질 우려가 있다. 한편, 1000가우스 초과인 경우, 막 두께 및 막 중의 전기 특성의 제어성이 나빠질 우려가 있다.
스퍼터링의 방법은 특별히 한정되지 않고, 플라즈마 활성이 낮은 DC 스퍼터링 및 주파수 10MHz 이하의 고주파 스퍼터링 중 어느 것이어도 좋다. 또한, 스퍼터링은 펄스 스퍼터링이어도 좋다.
여기서 DC 스퍼터링이란, 직류 전원을 인가하여 행하는 스퍼터 방법(직류 스퍼터)을 말하며, 고주파 스퍼터(RF 스퍼터링)란, 교류 전원(교류 스퍼터)을 인가하여 행하는 스퍼터링을 말한다. 또한, 펄스 스퍼터링이란, 펄스 전압을 인가하여 행하는 스퍼터링을 말한다.
RF 스퍼터링은, DC 스퍼터링에 비하여 플라즈마 밀도가 높고, 방전 전압이 저하되기 때문에, 격자의 흐트러짐 등이 감소하여, 캐리어 이동도를 높일 수 있다. 또한, 일반적으로 RF 스퍼터링 쪽이 면 내 균일성이 양호한 막을 얻기 쉽다.
그 때문에, RF 스퍼터링에 의해 수득되는 막은, TFT 소자로 했을 때의 전계 효과 이동도도 높아지는 것이 기대된다. 그러나, 일반적으로 RF 스퍼터링은, DC 스퍼터링보다도 성막이 느리기 때문에, 공업적으로는 DC 스퍼터링이 채용되고 있다.
DC 스퍼터 성막 시의 타겟에 인가하는 파워 밀도는, 바람직하게는 1 내지 10W/cm2이며, 더욱 바람직하게는 2 내지 5W/cm2이다. 특히 바람직하게는 2.5 내지 5W/cm2이다.
파워 밀도가 1W/cm2 미만인 경우, 성막 속도가 늦어져 생산성이 나빠질 우려가 있는데다가, 또한 방전도 안정되지 않을 우려가 있다. 한편, 스퍼터 파워 밀도가 10W/cm2 초과인 경우, 성막 속도가 지나치게 빨라져서, 막 두께의 제어성 및 특성의 균일성이 나빠질 우려가 있다.
바람직한 교류 스퍼터링으로서 이하의 방법이 있다.
진공 챔버 내에 소정의 간격을 두고 병설된 3장 이상의 타겟에 대향하는 위치에, 기판을 순차적으로 반송하고, 상기 각 타겟에 교류 전원으로부터 음전위 및 양전위를 교대로 인가하여, 타겟 상에 플라즈마를 발생시켜 기판 표면 상에 성막한다.
이때, 교류 전원으로부터의 출력의 적어도 하나를, 분기시켜 접속한 2장 이상의 타겟 사이에서 전위를 인가하는 타겟의 전환을 행하면서 성막을 행한다. 즉, 상기 교류 전원으로부터의 출력의 적어도 하나를 분기시켜 2장 이상의 타겟에 접속하여, 이웃하는 타겟에 상이한 전위를 인가하면서 성막을 행한다.
이 스퍼터링에 이용할 수 있는 장치로서는, 예컨대 특허문헌 3에 기재된 대면적 생산용의 AC(교류)스퍼터 장치를 들 수 있다. 이 장치를 이용하는 것에 의해, 더욱 고속 성막이 가능해지고, 또한 막 캐리어 농도를 재현성 좋게 소정의 값으로 할 수 있다.
상기의 AC 스퍼터 장치는, 구체적으로는, 진공조와, 진공조 내부에 배치된 기판 홀더와, 이 기판 홀더와 대향하는 위치에 배치된 스퍼터원을 갖는다. 스퍼터원의 요부를 도 1에 나타낸다.
스퍼터원은 복수의 스퍼터부를 갖고, 판상의 타겟(100a 내지 100f)을 각각 갖고, 각 타겟(100a 내지 100f)의 스퍼터되는 면을 스퍼터 면이라고 하면, 각 타겟은 스퍼터 면이 같은 평면 상에 위치하도록 배치된다.
각 타겟(100a 내지 100f)은 길이 방향을 갖는 가늘고 긴 직방체로 형성되고, 각 타겟은 동일 형상이며, 스퍼터 면의 길이 방향의 가장자리 부분(측면)이 서로 소정 간격을 띄워 평행하게 배치된다. 따라서, 인접하는 타겟(100a 내지 100f)의 측면은 평행하게 된다.
진공조의 외부에는, 교류 전원(300a 내지 300c)이 배치되어 있고, 이들 교류 전원에는 각각 대응하는 전극이 2개씩 접속되어 있다. 각 교류 전원(300a 내지 300c)의 각각의 2개의 단자 중, 한쪽의 단자는 인접하는 2개의 전극 중의 한쪽에 접속되고, 다른 쪽의 단자는 다른 쪽의 전극에 접속되어 있다.
각 교류 전원(300a 내지 300c) 중 2개의 단자는 양음의 다른 극성의 전압을 출력하도록 되어 있고, 타겟(100a 내지 100f)은 전극에 밀착하여 부착되어 있기 때문에, 인접하는 2개의 타겟(100a 내지 100f)에는 서로 다른 극성의 교류 전압이 교류 전원(300a 내지 300c)으로부터 인가된다. 따라서, 서로 인접하는 타겟(100a 내지 100f) 중, 한쪽이 양전위에 배치되는 때에는 다른 쪽이 음전위에 배치된 상태로 된다.
전극의 타겟(100a 내지 100f)과 반대측의 면에는 자계 형성 수단(200a 내지 200f)이 배치되어 있다. 각 자계 형성 수단(200a 내지 200f)은 외주(外周)가 타겟(100a 내지 100f)의 외주와 대략 같은 크기의 가늘고 긴 고리 형상 자석과, 고리 형상 자석의 길이보다도 짧은 막대 형상 자석을 각각 갖고 있다.
각 고리 형상 자석은, 대응하는 1개의 타겟(100a 내지 100f)의 바로 뒤 위치에서, 타겟(100a 내지 100f)의 길이 방향에 대하여 평행하게 배치되어 있다. 전술한 것과 같이, 타겟(100a 내지 100f)은 소정 간격을 띄워 평행 배치되어 있기 때문에, 고리 형상 자석도 타겟(100a 내지 100f)과 같은 간격을 띄워 배치되어 있다.
상기의 장치를 이용하는 경우, 파워 밀도는 3 내지 20W/cm2가 바람직하다. 3W/cm2 미만의 경우, 성막 속도가 느리고, 생산상 경제적이 아니다. 20W/cm2를 초과하면 타겟이 파손되는 경우가 있다. 파워 밀도는, 보다 바람직하게는 5 내지 20W/cm2, 더욱 바람직하게는 4 내지 10W/cm2이다.
AC 스퍼터의 주파수는 10kHz 내지 1MHz의 범위가 바람직하다. 10kHz 미만이면, 소음의 문제가 발생할 우려가 있다. 1MHz를 초과하면 플라즈마가 지나치게 넓어지기 때문에, 원하는 타겟 위치 이외로 스퍼터가 행해져서, 균일성이 손상되는 경우가 있다. 보다 바람직한 AC 스퍼터의 주파수는 20kHz 내지 500kHz이다.
또한, 상기의 장치를 이용하는 경우, 성막 속도는 바람직하게는 70 내지 250nm/min, 보다 바람직하게는 100 내지 200nm/min이다.
본 발명의 성막 방법에 이용하는 타겟은, 금속 산화물로 이루어지는 타겟이면 특별히 한정되지 않고, 바람직하게는 이하의 제 1 내지 제 3 타겟이다.
본 발명의 성막 방법에 적합하게 이용할 수 있는 제 1 타겟은 금속 산화물로 이루어지는 타겟으로서, 상기 금속 산화물이 갈륨 원소(Ga), 아연 원소(Zn) 및 주석 원소(Sn)로 이루어진 군으로부터 선택되는 1 이상의 원소, 및 인듐 원소(In)를 함유하고, 타겟 중의 인듐 원소의 함유량이 하기 원자비를 만족시킨다.
0.2 ≤ [In]/전체 금속 원자 ≤ 0.8
(상기 수학식 중, [In]은 타겟 중의 인듐 원소의 원자수이다.
전체 금속 원자란, 타겟에 포함되는 모든 금속 원자의 원자수이다.)
상기 원자비는, 바람직하게는 0.25 ≤ [In]/전체 금속 원자 ≤ 0.75이며, 더욱 바람직하게는 0.3 ≤ [In]/전체 금속 원자 ≤ 0.7이다.
[In]/전체 금속 원자(원자비)가 0.2 미만인 경우, 캐리어 농도가 반도체 영역보다도 낮아져 버릴 우려가 있다. 한편, [In]/전체 금속 원자(원자비)가 0.8 초과인 경우, 스퍼터링한 박막이 결정화되기 쉬워져, 대면적으로 성막한 경우에, 면 내의 전기 특성이 불균일하게 될 우려가 있다.
본 발명의 성막 방법에 적합하게 이용할 수 있는 제 2 타겟은 금속 산화물로 이루어지는 타겟으로서, 상기 금속 산화물이, 인듐 원소(In), 갈륨 원소(Ga) 및 아연 원소(Zn)를 함유하고, 타겟 중의 인듐 원소, 갈륨 원소 및 아연 원소의 함유량이 하기 원자비를 만족시킨다.
0 < [In]/[Ga] < 0.5
0.2 < [In]/([In]+[Ga]+[Zn]) < 0.9
(상기 수학식 중, [In]은 타겟 중의 인듐 원소의 원자수이고, [Ga]은 타겟 중의 갈륨 원소의 원자수이며, [Zn]은 타겟 중의 아연 원소의 원자수이다.)
제 2 타겟의 금속 산화물은, 바람직하게는 하기 원자비를 만족시킨다.
0 < [In]/[Ga] < 0.45
0.3 < [In]/([In]+[Ga]+[Zn]) < 0.9
제 2 타겟의 금속 산화물은, 보다 바람직하게는 하기 원자비를 만족시킨다.
0 < [In]/[Ga] < 0.35
0.4 < [In]/([In]+[Ga]+[Zn]) < 0.9
제 2 타겟의 금속 산화물에 대하여 어떠한 조성 영역에서도 물 분자를 도입하여 스퍼터링을 한 효과를 얻을 수 있지만, [In]/[Ga]이 0.5 이상인 경우는 산소 분자를 도입하여 성막한 경우에서도 산화 효과가 크기 때문에, 캐리어 농도가 지나치게 낮아져 버려, 얻어지는 박막을 TFT 소자에 이용한 경우에, 전계 효과 이동도가 2cm2/Vs 정도 밖에 얻을 수 없다. [In]/([In]+[Ga]+[Zn])가 0.2 이하인 경우는 타겟의 저항이 고저항으로 되어 버리기 때문에, DC 스퍼터링이나 AC 스퍼터링을 할 수 없게 될 우려가 있다. 또한, [In]/([In]+[Ga]+[Zn])이 0.9 이상인 경우는 얻어지는 박막이 결정화되기 쉬워져, 대면적으로 성막한 경우에, 면 내의 전기 특성이 불균일하게 될 우려가 있다.
제 2 타겟에서는, 갈륨 원소의 비율을 삭감하고, 인듐 원소의 비율을 증가시키는 것에 의해, 캐리어 농도나 캐리어 이동도를 높게 하여, 고전계 효과 이동도를 얻을 수 있다.
제 2 타겟의 조성비가, 예컨대 0 < [In]/[Ga] < 0.45 또한 0.3 < [In]/([In]+[Ga]+[Zn]) < 0.9에서는 전계 효과 이동도를 5 내지 10cm2/Vs로 할 수 있고, 0 < [In]/[Ga] < 0.35 또한 0.4 < [In]/([In]+[Ga]+[Zn]) < 0.9에서는 전계 효과 이동도를 10cm2/Vs 이상으로 할 수 있기 때문에 바람직하다.
본 발명의 성막 방법에 적합하게 이용할 수 있는 제 3 타겟은 금속 산화물로 이루어지는 타겟으로서, 상기 금속 산화물이 인듐 원소(In), 주석 원소(Sn) 및 아연 원소(Zn)를 함유하고, 타겟 중의 인듐 원소, 주석 원소 및 아연 원소의 함유량이 하기 원자비를 만족시킨다.
0.2 < [In]/([In]+[Sn]+[Zn]) < 0.9
0 < [Sn]/([In]+[Sn]+[Zn]) < 0.5
(상기 수학식 중, [In]은 타겟 중의 인듐 원소의 원자수이고, [Sn]은 타겟 중의 주석 원소의 원자수이며, [Zn]은 타겟 중의 아연 원소의 원자수이다.)
제 3 타겟의 금속 산화물은, 바람직하게는 하기 원자비를 만족시킨다.
0.2 < [In]/([In]+[Sn]+[Zn]) < 0.9
0 < [Sn]/([In]+[Sn]+[Zn]) < 0.35
제 3 타겟의 금속 산화물은, 보다 바람직하게는 하기 원자비를 만족시킨다.
0.3 < [In]/([In]+[Sn]+[Zn]) < 0.9
0 < [Sn]/([In]+[Sn]+[Zn]) < 0.2
제 3 타겟의 금속 산화물에서, [In]/([In]+[Ga]+[Zn])가 0.2 이하인 경우는 타겟의 저항이 고저항으로 되어 버리기 때문에, DC 스퍼터링이나 AC 스퍼터링을 할 수 없게 될 우려가 있다. 또한, [In]/([In]+[Ga]+[Zn])이 0.9 이상인 경우는 얻어지는 박막이 결정화되기 쉬워져, 대면적으로 성막한 경우에, 면 내의 전기 특성이 불균일하게 될 우려가 있다. 또한, 주석 원소는 캐리어 산란원이 되어 버리기 때문에, [Sn]/([In]+[Sn]+[Zn])가 0.5 이상인 경우는 캐리어 이동도가 낮아져 버려, 얻어지는 박막을 TFT 소자에 이용한 경우의 전계 효과 이동도가 5cm2/Vs 이하로 되어 버릴 우려가 있다.
제 3 타겟에서는, 주석 원소의 비율을 삭감하고, 인듐 원소의 비율을 증가시키는 것에 의해, 캐리어 농도나 캐리어 이동도를 제어하여, 고전계 효과 이동도를 얻을 수 있다.
제 3 타겟의 조성비가, 예컨대 0.2 < [In]/([In]+[Sn]+[Zn]) < 0.9 및 0 < [Sn]/([In]+[Sn]+[Zn]) < 0.35에서는, 전계 효과 이동도를 5 내지 10cm2/Vs로 할 수 있고, 0.3 < [In]/([In]+[Sn]+[Zn]) < 0.9 및 0 < [Sn]/([In]+[Sn]+[Zn]) < 0.2에서는, 전계 효과 이동도를 10cm2/Vs 이상으로 할 수 있다.
비특허문헌 3에서는, 캐리어 농도를 제어하기 때문에, 타겟은 Ga 원소를 포함하고, Ga 원소의 타겟의 전체 금속 원소에 대한 원자수 비가 0.33이다.
그러나, Ga 원소의 함유량이 타겟의 전체 금속 원소에 대한 원자수 비로 0.33을 넘는 경우, Ga이 산란원이 되어, 얻어지는 박막이 반도체층인 TFT 소자는, 그 이동도가 저하되어 버릴 우려가 있었다. 한쪽에서, Ga 원소의 함유량을 타겟의 전체 금속 원소에 대한 원자수 비로 0.33 미만으로 하면, 산란원이 되는 Ga이 소량이 되어, 높은 이동도가 기대될 수 있다고 하는 이점을 갖는 한편, 캐리어 농도를 1018cm-3 이하로 제어하기 어려워진다는 문제가 있었다.
본 발명의 성막 방법에서는, Ga 원소의 함유량이 인듐 원소에 대한 원자수 비로 0.5 미만이면, 제 2 타겟, 또는 Ga 원소를 함유하지 않는 제 3 타겟을 이용하여 성막한 경우에서도 적합한 TFT 소자를 얻을 수 있다. 특히, 제 3 타겟을 이용한 경우, 내약품성을 향상시킬 수 있기 때문에, 에칭 스톱퍼 층을 형성시키지 않고도 소스/드레인 전극을 습식 에칭으로 형성하는 것이 가능하고, 더욱 적합하게 동작하는 TFT 소자를 제작할 수 있어, 제조 비용을 저감할 수 있다.
제 1 타겟의 금속 산화물은, 바람직하게는 인듐 원소, 아연 원소로부터 실질적으로 이루어지거나 또는 그것만으로 이루어지는 산화물이며, 동일하게 제 2 타겟의 금속 산화물은, 바람직하게는 인듐 원소, 갈륨 원소 및 아연 원소로부터 실질적으로 이루어지거나 또는 그것만으로 이루어지는 산화물이며, 제 3 타겟의 금속 산화물은, 바람직하게는 인듐 원소, 주석 원소 및 아연 원소로부터 실질적으로 이루어지거나 또는 그것만으로 이루어지는 산화물이다.
제 1 내지 제 3 타겟은, 본 발명의 효과를 손상하지 않는 없는 범위에서, 예컨대 Mg, Ca, Sr, Ba, Ti, Zr, Hf, Al, Ge, Cu, Co, Fe, Ni, Mo 및 희토류 원소, 란타노이드 원소로부터 선택되는 1종류 이상의 원소를 포함할 수 있다.
본 발명의 성막 방법에 의해 얻어지는 박막을 어닐링 처리하는 것으로, 박막 중에 걷어들인 OH기가 O로서 산소 결함으로 들어가는 것에 의해 캐리어 농도를 저하시킬 수 있다. 어닐링 처리 조건은 바람직하게는 150 내지 400℃에서 5 내지 120분간 어닐링 처리이다.
어닐링 온도가 150℃ 미만인 경우, 막 중에 걷어들인 OH기가 충분히 산소 결합을 만들지 않기 때문에, 캐리어 농도를 저하시키는 효과를 얻기가 어려워, 400℃ 초과인 경우, 결정화가 진행되어 버릴 우려가 있다. 처리 시간에 관해서도 같다.
상기 어닐링 처리는, 150℃ 내지 400℃의 온도 범위이면 특별히 분위기에 제한을 받지 않지만, 적어도 산소를 함유하는 분위기 하에서 행하는 것이 바람직하다. 산소를 함유하는 분위기 하에서 행하는 것에 의해, 어닐링 처리한 박막을 TFT로 했을 때의 특성의 격차를 억제할 수 있다.
본 발명의 성막 방법에 의해 얻어지는 박막을 어닐링 처리하여 얻어지는 산화물 반도체(이하, 단지 본 발명의 산화물 반도체라 하는 경우가 있다)는, 박막 트랜지스터의 반도체 박막으로서 적합하게 이용할 수 있다.
본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터는, 전계 효과 이동도 및 온-오프(on-off) 비가 높고, 노멀리 오프(normally off)를 나타냄과 함께 핀치 오프가 명료한 트랜지스터이다. 또한, 본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터는, 산화물 반도체를 저온에서 성막할 수 있기 때문에, 무알칼리 유리 등의 내열 온도에 한계가 있는 기판 상에서 구성하는 것이 가능하다.
본 발명의 산화물 반도체는, 보통, n형 영역에서 사용되지만, P형 Si계 반도체, P형 산화물 반도체, P형 유기 반도체 등의 여러가지의 P형 반도체와 조합하여 PN 접합형 트랜지스터 등의 각종의 반도체 디바이스에 이용할 수 있다. 또한, TFT를 논리 회로, 메모리 회로, 차동 증폭 회로 등 각종의 집적 회로에도 적용할 수 있다. 또한, 전계 효과형 트랜지스터 이외에도 정전 유발형 트랜지스터, 숏키(schottky) 장벽형 트랜지스터, 숏키 다이오드, 저항 소자에 적응시킬 수 있다.
트랜지스터의 구성은, 바텀 게이트, 톱 게이트, 바텀 콘택트, 톱 콘택트 등의 공지된 구성을 제한없이 이용할 수 있다. 특히 바텀 게이트 구성이, 비정질 실리콘이나 ZnO의 TFT에 비하여 높은 성능이 얻어지기 때문에 유리하다. 바텀 게이트 구성은, 제조 시의 마스크 장수를 삭감하기 쉽고, 대형 디스플레이 등의 용도의 제조 비용을 저감하기 쉽기 때문에 바람직하다.
대면적의 디스플레이용으로서는, 채널 에치형의 바텀 게이트 구성의 박막 트랜지스터가 특히 바람직하다. 채널 에치형의 바텀 게이트 구성의 박막 트랜지스터는, 광 리소그래피 공정 시의 포토 마스크의 수가 적고 저비용으로 디스플레이용 패널을 제조할 수 있다. 그 중에서도, 채널 에치형의 바텀 게이트 구성 톱 콘택트 구성의 박막 트랜지스터가 이동도 등의 특성이 양호하고 공업화하기 쉽기 때문에 특히 바람직하다.
본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터는, 종래 양호한 특성을 얻기 어렵던 반도체 막의 막 두께가 50nm 이상, 더욱이는 60nm 이상, 70nm 이상이어도 적합하게 작동할 수 있다. 또한, 본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터는, 적합한 이동도, 온-오프 비 및 S값을 갖는다.
한편, 반도체 막의 막 두께의 상한은 예컨대 100nm이다.
본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터의 S값은, 바람직하게는 1V/decade 이하, 더욱 바람직하게는 0.7V/decade 이하, 특히 바람직하게는 0.5V/decade 이하이다. S값의 값이 1V/decade를 초과하면, 구동 전압이 높아지는 등 트랜지스터가 양호한 스위칭 특성을 나타내지 않게 될 우려가 있다.
본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터의 역치 전압은, 보통은 -5.0 내지 5.0V, 바람직하게는 -1.0 내지 2.0V, 보다 바람직하게는 -1.0 내지 1.0V, 더욱 바람직하게는 0 내지 1.0V이다. 5V보다 크면 구동 전압이 커지고, 소비 전력이 커지는 등의 우려가 있고, -5V보다 작으면 소비 전력이 커질 우려가 있다.
본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터의 채널 길이는, 보통 사용되는 범위이면 특별히 제한되는 것이 아니지만, 보통 10 내지 70㎛, 바람직하게는 20 내지 50㎛이다.
본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터의 채널 폭은, 보통 10 내지 100㎛이며, 바람직하게는 20 내지 70㎛이다.
디스플레이의 고세밀화를 위해, TFT는 미소(微小)로 할 필요가 있다. 그 경우, 원하는 온(on) 전류를 얻기 위해서는, TFT 채널층에 사용되는 반도체 막에는 높은 이동도가 필요해진다.
본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터는 높은 이동도를 갖기 때문에, 1 내지 10㎛ 영역, 또한 2 내지 8㎛의 영역에서도 적합하게 사용되는 것이 기대될 수 있다. 또한 채널 폭에 대하여, 본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터는 1 내지 10㎛의 영역, 또한 2 내지 8㎛의 영역에서도 적합하게 사용되는 것이 기대될 수 있다.
도 2는 본 발명의 산화물 반도체를 구비하여 이루어지는 박막 트랜지스터의 일 실시 형태를 나타내는 개략 단면도이다.
전계 효과형 트랜지스터인 박막 트랜지스터(1)는 바텀 게이트형이며, 유리 기판(60) 상에 게이트 전극(30)이 형성되고, 그 위에 게이트 절연막(50)이 형성되어 있다. 게이트 절연막(50) 상에는, 산화물 반도체 막(40)이 형성되고, 추가로 그 위에 드레인 전극(10)과 소스 전극(20)이 이격되어 형성되어 있다.
드레인 전극(10), 소스 전극(20) 및 게이트 전극(30)의 각 전극을 형성하는 재료에 특별히 제한은 없고, 일반적으로 사용되고 있는 재료를 임의로 선택할 수 있다.
예컨대, ITO, IZO, ZnO, SnO2 등의 투명 전극이나, Al, Ag, Cu, Cr, Ni, Mo, Au, Ti, Ta 등의 금속 전극 또는 이들을 포함하는 합금의 금속 전극을 이용할 수 있다.
드레인 전극(10), 소스 전극(20) 및 게이트 전극(30)의 각 전극은, 다른 2층 이상의 도전층을 적층한 다층 구조로 하는 것도 가능하고, 예컨대 도 3에서는, 각 전극(10, 20 및 30)은 각각 제 1 도전층(31, 21, 11) 및 제 2 도전층(32, 22, 12)으로 구성되어 있다. 특히 소스·드레인 전극은 저저항 배선에 대한 요구가 강하기 때문에, Al이나 Cu 등의 양도체를 Ti나 Mo 등의 밀착성이 우수한 금속으로 샌드위치하여 사용하는 경우가 있다.
게이트 절연막(50)을 형성하는 재료는 특별히 제한은 없고, 일반적으로 사용되고 있는 재료를 임의로 선택할 수 있다.
게이트 절연막(50)의 재료로서는, 예컨대 SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, HfO3, CaHfO3, PbTi3, BaTa2O6, SrTiO3, AlN 등의 화합물을 이용할 수 있다. 이들 중에서도, 바람직하게는 SiO2, SiNx, Al2O3, Y2O3, HfO3, CaHfO3이며, 보다 바람직하게는 SiO2, SiNx, Y2O3, HfO3, CaHfO3이다.
한편, 상기의 산화물의 산소수는, 반드시 화학양론비와 일치하고 있지 않아도 좋다(예컨대, SiO2여도 SiOx여도 좋다).
게이트 절연막(50)은, 다른 2층 이상의 절연막을 적층한 구조여도 좋다. 또한, 게이트 절연막(50)은 결정질, 다결정질, 비정질의 어느 것이어도 좋지만, 공업적으로 제조하기 쉬운 다결정질이거나, 비정질인 것이 바람직하다.
산화물 반도체 막(40)은, 본 발명의 성막 방법에 의해 얻어지는 산화물 반도체이다.
산화물 반도체 막(40)은, 보통은 홀 측정으로 구한 캐리어 밀도가 1018cm-3 미만이며, 바람직하게는 5×1017cm-3 미만이며, 보다 바람직하게는 1×1017cm-3 미만이다. 캐리어 밀도가 1018cm-3 이상인 경우, 누출 전류가 커질 우려가 있다.
한편, 캐리어 밀도의 하한으로서는, 산화물 반도체 막(40)을 구비하는 소자의 용도에도 의존하지만, 예컨대 1015cm-3 이상으로 하는 것이 바람직하다.
산화물 반도체 막(40)의 비저항은, 4단자법으로 구한 값이, 보통 10-1 내지 108Ωcm이며, 바람직하게는 101 내지 107Ωcm이며, 보다 바람직하게는 102 내지 106Ωcm이다.
비저항이 10-1Ωcm 미만인 경우, 전기가 용이하게 흘러 반도체 박막으로서 기능하지 않을 우려가 있다. 한편, 비저항이 108Ωcm 초과인 경우, 강한 전계를 걸지 않으면 반도체로서 기능하지 않을 우려가 있다.
산화물 반도체 막(40)의 막 두께는, 산화물 반도체(40) 자신의 비저항에 따라 적절히 최적의 값이 선정되고, 균일성의 관점에서는 막 두께가 두꺼운 쪽이 바람직하고, 성막 시간(공정의 사이클 시간)의 관점에서는 막 두께가 얇은 쪽이 바람직하다.
산화물 반도체 막(40)의 막 두께는, 보통은 20 내지 500nm, 바람직하게는 50 내지 150nm, 보다 바람직하게는 60 내지 140nm, 특히 바람직하게는 70 내지 130nm, 특히 바람직하게는 70 내지 110nm이다.
산화물 반도체의 막 두께가 20nm 미만인 경우, 대면적으로 성막했을 때의 막 두께의 불균일성에 의해, 제작한 TFT의 특성이 불균일하게 될 우려가 있다. 한편, 막 두께가 500nm 초과인 경우, 성막 시간이 길어져서 공업적으로 채용할 수 없을 우려가 있다.
박막 트랜지스터(1)의 전계 효과 이동도는, 보통 1cm2/Vs 이상이며, 바람직하게는 5cm2/Vs 이상, 보다 바람직하게 10cm2/Vs 이상, 더욱 바람직하게는 18cm2/Vs 이상, 특히 바람직하게는 30cm2/Vs 이상, 가장 바람직하게는 50cm2/Vs 이상이다.
전계 효과 이동도가 1cm2/Vs 미만인 경우, 스위칭 속도가 느려질 우려가 있다. 또한, 전계 효과 이동도의 상한은 예컨대 500cm2/Vs이다.
박막 트랜지스터(1)의 온-오프 비는, 보통 103 이상이며, 바람직하게는 104 이상, 보다 바람직하게 105 이상, 더욱 바람직하게는 106 이상이며, 특히 바람직하게는 107 이상이다.
또한, 박막 트랜지스터(1)는, 저소비 전력의 관점에서는 역치 전압(Vth)이 +에서 노멀리 오프가 되는 것이 바람직하다. 역치 전압(Vth)이 -에서 노멀리 온(normally on)이 되면, 소비 전력이 커질 우려가 있다.
본 발명의 산화물 반도체를 포함하는 전계 효과형 트랜지스터의 제조 방법은, 예컨대 이하의 방법에 의해 제조할 수 있다.
우선 절연성 기판 상에 금속막을 성막하여, 게이트 전극을 형성한다. 금속막으로서는 Mo, Al, Cr 및 이들을 주성분으로 하는 합금이 적합하게 사용된다. 이들 금속막의 적층막을 사용하여도 좋다.
게이트 전극 및 절연성 기판 상에, 플라즈마 CVD법에 의해 게이트 절연막을 성막한다. 다음으로, 스퍼터링법에 의해 채널이 되는 반도체층을 성막한다. 다음으로, 광 리소그라피 공정 및 에칭 공정을 거쳐서, TFT가 되는 영역의 반도체층을 섬 형상으로 형성한다. 계속해서, 소스 전극, 드레인 전극을 형성하기 위한 제 2 금속막을 성막한다. 이 제 2 금속막에는, 게이트 전극과 같이, Al, Cr나 Mo, 이들을 포함하는 합금 등의 재료를 이용할 수 있다. 적층막에 의해 구성하는 것도 가능하다.
성막한 제 2 금속막을 광 리소그라피 공정, 에칭 공정에 의해 원하는 형상의 소스 전극, 드레인 전극의 패턴을 얻는 것으로 트랜지스터가 얻어진다.
실시예
실시예 1 내지 30
마그네트론 스퍼터링 장치에, 표 1 내지 3에 나타내는 타겟 조성을 갖는 2인치의 타겟을 장착하고, 기판(A1)으로서 두께 100nm의 열 산화막 부착 실리콘 웨이퍼, 및 기판(B1)으로서 슬라이드 글라스(코닝사제 ＃1737)를 각각 장착했다.
기판을 챔버 내로 반송 후, 소정의 도달 압력으로 한 후, 표 1 내지 3에 나타내는 분압비의 Ar 가스 및 H2O 가스를 도입하여, 표 1 내지 3에 나타내는 스퍼터 조건으로 막 두께 50nm의 비정질막을 기판(A1) 및 기판(B1) 상에 각각 성막했다.
수득된 박막을 표 1 내지 3에 나타내는 어닐링 조건으로 오븐 중에서 어닐링 처리를 행하여, 기판(A1) 및 기판(B1) 상에 적층하여 이루어지는 산화물 반도체를 수득했다.
가열 처리 후의 산화물 반도체를 구비하여 이루어지는 기판(B1)을 1cm2으로 절단하여, 4 모퉁이에 Au 전극을 붙였다. Au 전극과 구리선을 은 페이스트에 의해 접착하여 홀 효과 측정용 소자(B1)로 하여, 캐리어 농도를 평가했다. 결과를 표 1 내지 3에 나타낸다.
한편, 캐리어 농도의 측정은, 실온에서 ResiTest 8300형(도요테크니카사제)을 이용하여 홀 효과 측정을 행하는 것에 의해 구했다.
가열 처리 후의 산화물 반도체를 구비하여 이루어지는 기판(A1)을 2인치 캐소드의 마그네트론 스퍼터링 장치에 재차 장착하고, 캐소드에 Au 타겟을 장착하여, 전용의 메탈 마스크를 이용하여, W/L=1000/200㎛이 되도록 Au 전극을 성막하여, TFT 소자(A1)를 제조했다.
수득된 TFT 소자(A1)를 케이스리-4200SCS에 세팅하여, 드레인 전압(Vds)=10V 및 게이트 전압(Vgs)=-20 내지 20V의 조건으로 전달 특성을 평가했다. 결과를 표 1 내지 3에 나타낸다.
비교예 1 내지 12 및 참고예 1 내지 2
표 4 및 5에 나타내는 타겟 조성을 갖는 타겟을 이용하여, 표 4 및 5에 나타내는 분압비의 Ar 가스 및 H2O 가스(비교예 5 내지 6 및 참고예 1 내지 2) 또는 Ar 가스 및 O2 가스(비교예 1 내지 4, 7 내지 12)를 도입하고, 표 4 및 5에 나타내는 조건으로 비정질막의 성막 및 어닐링 처리를 행한 것 외에는 실시예 1 내지 30과 같이 하여 산화물 반도체를 제조하고, 실시예 1 내지 30과 같이 하여 홀 효과 측정용 소자(B1)를 제조하여 캐리어 농도를 평가하고, 또한 TFT 소자(A1)를 제조하여 전달 특성을 평가했다. 결과를 표 4 및 5에 나타낸다.
Figure pct00001
Figure pct00002
Figure pct00003
Figure pct00004
Figure pct00005
실시예 및 비교예의 결과에 근거하여, 산소 농도 또는 수소 농도와 얻어지는 박막의 캐리어 농도의 관계를 도 4에 나타낸다.
실시예 31
바텀 게이트 구조 톱 콘택트 구성의 전계 효과 트랜지스터를 제작했다.
원자비 In:Sn:Zn=36:15:49의 ITZO 스퍼터링 타겟을 DC 마그네트론 스퍼터링 성막 장치에 장착하여 스퍼터링을 행하고, 열 산화막(100nm) 부착 실리콘 기판 상에 반도체층(막 두께 80nm)을 성막했다.
스퍼터 조건은, 도달 압력 2×10-4Pa, 스퍼터 압력 0.65Pa, 분압비 [H2O]/([H2O]+[Ar])=3%, 분압비 [O2]/([O2]+[Ar])=0%, 파워 밀도 5.0W/cm2, T-S 거리 5cm, 성막 속도 95nm/min으로 했다.
수득된 반도체층을 광 리소그라피하여, 반도체 영역(이른바, 섬)을 구성하여, 대기 하 300℃에서 1시간 열 처리했다. 포토 레지스트막을 형성한 후, DC 스퍼터링으로 Ti/Au/Ti의 적층 금속막을 성막하고, 리프트 오프로 패터닝하여 소스 전극 및 드레인 전극을 각각 형성했다. 그 후, 대기 하 300℃에서 1시간 열 처리했다.
다음으로, 플라즈마 CVD에서 SiOx 및 SiNx의 순으로 성막하여, 제 1 보호층, 제 2 보호층을 각각 형성했다. 콘택트 홀을 형성하여, 외부 배선과 접속했다. 그 후, 대기 하, 300℃에서 1시간 열 처리하여, W=20㎛ 및 L=20㎛이며, Si 기판을 게이트 전극으로 한 바텀 게이트 구성 또한 톱 콘택트 구성의 전계 효과형 트랜지스터를 제조했다.
수득된 전계 효과형 트랜지스터에 대하여, 그 특성 평가를 행했다.
그 결과, 전계 효과 이동도가 21cm2/Vs, 온-오프 비가 108 이상, 역치 전압이 0.3V, S값이 0.2V/decade였다.
상기 평가는, 반도체 파라미터 애널라이저(케이스리-4200)를 이용하여, 대기압의 건조 질소 분위기 하, 실온, 차광 환경 하에서 평가했다.
비교예 13
반도체층 성막 시의 수증기 분압 및 산소 분압을 각각 분압비 [H2O]/([H2O]+[Ar])=0%, 분압비 [O2]/([O2]+[Ar])=10%로 한 것 외에는 실시예 31과 같이 하여 전계 효과형 트랜지스터를 제조하여 평가했다.
그 결과, 수득된 전계 효과형 트랜지스터는, 역치 전압 -20V 이하의 노멀리 온 상태였다. 산소 분압 제어에서는, 채널층이 80nm의 박막 트랜지스터의 제작이 곤란한 것이 확인되었다.
실시예 32
소스 전극 및 드레인 전극에 Mo를 이용하고, 인산계 습식 에칭액을 이용하여, 채널층 상의 Mo 전극을 습식 에칭함으로써, 채널 에치형 바텀 게이트 구성 또한 톱 콘택트 구성의 전계 효과형 트랜지스터를 제조한 것 이외는, 실시예 31과 같이 하여 전계 효과형 트랜지스터를 제작하여 평가했다.
그 결과, 수득된 전계 효과형 트랜지스터는, 전계 효과 이동도가 19cm2/Vs이며, 온-오프 비가 108 이상이고, 역치 전압이 0.3V이며, S값이 0.2V/decade였다.
실시예 33
유리 기판상에, 실온에서 RF 스퍼터링하여, 몰리브덴 금속을 200nm 적층한 후, 드라이 에칭으로 패터닝하여, 게이트 전극을 제작했다. 게이트 전극은, 에칭 후에 순(順) 테이퍼로 되어 있었다. 게이트 전극을 적층한 기판에, 플라즈마 화학 기상 성장 장치(PECVD)로 SiNx, SiO2의 순으로 성막하고, 적층막을 게이트 절연막으로 했다.
실시예 31과 같은 스퍼터링 타겟을 DC 마그네트론 스퍼터링 성막 장치에 장착하고, 실시예 31과 동일한 조건으로 스퍼터링하여, 게이트 절연막 상에 반도체층(막 두께 80nm)을 성막했다. 그 후, 300℃에서 1시간 열 처리했다.
PECVD에서 SiOx를 성막하여 SiOx 박막을 형성했다. 계속하여, 레지스트막을 성막하여 패터닝했다. 건식 에칭(RIE)으로 박막을 패터닝하여 제 1 보호층(에칭 스톱퍼)을 형성했다. 리프트 오프용의 포토 레지스트 레지스트막을 도포하여 형성한 후, DC 스퍼터링으로 Ti/Au/Ti의 금속 적층막을 성막하고, 리프트 오프 및 패터닝하여 소스 전극 및 드레인 전극을 각각 형성했다. 또한, PECVD(PECVD SiNx:H)로 SiNx를 성막하여 제 2 보호층으로 했다. 콘택트 홀을 형성하여, 외부 배선과 접속했다. 그 후, 대기 하, 300℃에서 1시간 열 처리하여, W=20㎛, L=20㎛의 바텀 게이트 구조인 에칭 스톱퍼형 전계 효과형 트랜지스터를 제조했다.
수득된 전계 효과형 트랜지스터에 대하여 실시예 31과 같이 하여 평가했다.
그 결과, 전계 효과 이동도 18cm2/Vs, 온-오프 비가 108 이상, 역치 전압이 0.3V, S값이 0.2V/decade였다.
실시예 34
도 1의 성막 장치를 이용하여, 폭 1100mm, 길이 1250mm, 두께 0.7mm의 유리 기판을 가열하지 않고서 표 6의 조건으로 스퍼터링을 행했다.
여기서는, In:Sn:Zn(원자비)=36:15:49이며, 폭 200mm, 길이 1700mm, 두께 10mm의 6장의 타겟(100a 내지 100f)을 이용하여, 각 타겟(100a 내지 100f)을 기판의 폭방향에 평행하게, 타겟 사이의 거리가 2mm이 되도록 배치했다. 자계 형성 수단(200a 내지 200f)의 폭은 타겟(100a 내지 100f)과 같은 200nm로 했다.
가스 공급계에서 스퍼터 가스인 Ar과 H2O를 각각 99:1의 유량비로 계 내에 도입했다. 이때의 성막 분위기는 0.5Pa가 되었다. 교류 전원의 파워는 3W/cm2(=10.2kW/3400cm2)로 하고, 주파수는 10kHz로 했다.
이상의 조건으로 8초 성막하여, 수득된 ITZO의 막 두께를 측정하면 15nm였다. 성막 속도는 112.5nm/분으로 고속이며, 양산에 적합한 결과가 되었다.
또한, 이렇게 하여 수득된 ITZO 부착 유리 기판 전기로에 넣어, 공기 중 400℃ 15분의 조건으로 열 처리한 후, 1cm2의 크기로 잘라내어, 4탐침법에 의한 홀 측정을 행했다. 그 결과, 캐리어 농도가 2.5×1016cm-3이 되어, 충분히 반도체화되어 있는 것을 확인할 수 있었다.
실시예 35 내지 실시예 39
타겟 조성과 스퍼터 조건을 표 6과 같이 변경한 것 외에는 실시예 34와 같이 하여 반도체 박막을 수득했다. 또한, 실시예 34와 같이 하여 열 처리한 후, 홀 측정을 행하여, 전부 반도체화되어 있는 것을 확인했다.
비교예 14
스퍼터 조건을 표 6과 같이 변경한 것 외에는 실시예 34와 같이 하여 반도체 박막을 수득했다. 도입 가스에 물을 사용하지 않고, 아르곤과 산소를 도입하여 ITZO를 성막했다. 홀 측정의 결과, 캐리어 농도는 2.5×1017cm-3이며, 반도체화되었지만, 성막 속도가 36nm/분으로 느렸다. 이 성막 속도에서는 양산에 문제를 남긴다고 생각된다.
비교예 15
비교예 14에서 출력 파워를 20W/cm2로 증가시켜, 고속 성막을 행했다. 이것에 의해 성막 속도는 90nm/분으로 상승했다. 그러나, 캐리어 농도가 7.5×1018cm-3이며, 반도체화되지 않았다.
비교예 16
스퍼터 조건을 표 6과 같이 변경한 것 외에는 비교예 14와 같이 하여 반도체 박막을 수득했다. 캐리어 농도가 5.5×1019cm-3이며, 반도체화되지 않았다.
Figure pct00006
실시예 40 내지 46
마그네트론 스퍼터링 장치에, 표 7에 나타내는 타겟 조성을 갖는 2인치의 타겟을 장착하여, 기판(A1)으로서 두께 100nm의 열 산화막 부착 실리콘 웨이퍼, 및 기판(B1)으로서 슬라이드 글라스(코닝사 제품 ＃1737)를 각각 장착했다.
기판을 챔버 내로 반송한 후, 소정의 도달 압력으로 한 후, 표 7에 나타내는 분압비의 Ar 가스 및 H2O 가스를 도입하여, 표 7에 나타내는 스퍼터 조건으로 막 두께 50nm의 비정질막을 기판(A1) 및 기판(B1) 상에 각각 성막했다.
수득된 박막을 표 7에 나타내는 어닐링 조건으로 오븐 중에서 어닐링 처리를 행하여, 기판(A1) 및 기판(B1) 상에 적층하여 이루어지는 산화물 반도체를 수득했다.
가열 처리 후의 산화물 반도체를 구비하여 이루어지는 기판(B1)을 1cm2로 절단하고, 4 모퉁이에 Au 전극을 붙였다. Au 전극과 구리선을 은 페이스트에 의해 접착하여 홀 효과 측정용 소자(B1)로 하여 캐리어 농도를 평가했다. 결과를 표 7에 나타낸다.
한편, 캐리어 농도의 측정은, 실온에서 ResiTest 8300형(도요테크니카사제)을 이용하여 홀 효과 측정을 행하는 것에 의해 구했다.
가열 처리 후의 산화물 반도체를 구비하여 이루어지는 기판(A1)을 2인치 캐소드의 마그네트론 스퍼터링 장치에 재차 장착하고, 캐소드에 Au 타겟을 장착하여, 전용의 메탈 마스크를 이용하여, W/L=1000/200㎛가 되도록 Au 전극을 성막하여, TFT 소자(A1)를 제조했다.
수득된 TFT 소자(A1)를 케이스리-4200 SCS에 세팅하여, 드레인 전압(Vds)=10V 및 게이트 전압(Vgs)=-20 내지 20V의 조건으로 전달 특성을 평가했다. 결과를 표 7에 나타낸다.
실시예 47 내지 51
표 8에 나타내는 타겟 조성을 갖는 타겟을 이용하여, 표 8에 나타내는 분압비의 Ar 가스 및 H2O 가스를 도입하고, 표 8에 나타내는 조건으로 비정질막의 성막 및 어닐링 처리를 행한 것 이외는 실시예 40 내지 46과 같이 하여 산화물 반도체를 제조하고, 실시예 40 내지 46과 같이 하여 홀 효과 측정용 소자(B1)를 제조하여 캐리어 농도를 평가하고, 또한 TFT 소자(A1)를 제조하여 전달 특성을 평가했다. 결과를 표 8에 나타낸다.
Figure pct00007
본 발명의 산화물 반도체의 제조 방법에 의해 얻어지는 산화물 반도체는, 박막 트랜지스터 등의 전계 효과형 트랜지스터의 반도체 박막으로서 널리 이용할 수 있다.
상기에 본 발명의 실시 형태 및/또는 실시예를 몇 가지 상세하게 설명했지만, 당업자는, 본 발명의 신규한 교시 및 효과로부터 실질적으로 벗어나지 않고, 이들 예시인 실시 형태 및/또는 실시예에 많은 변경을 가하는 것이 용이하다. 따라서, 이들의 많은 변경은 본 발명의 범위에 포함된다.
이 명세서에 기재된 문헌의 내용을 모두 여기에 원용한다.

Claims (19)

  1. 희가스 원자 및 물 분자를 포함하고, 상기 물 분자의 함유량이 상기 희가스 원자에 대하여 분압비로 0.1 내지 10%인 기체의 분위기 하에서, 금속 산화물로 이루어지는 타겟을 스퍼터링하여, 기판 상에 박막을 성막하는 성막 방법.
  2. 제 1 항에 있어서,
    상기 기체의 압력이 0.1 내지 5.0Pa인 성막 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 스퍼터링이 직류 스퍼터인 성막 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 스퍼터링이 교류 스퍼터인 성막 방법.
  5. 제 3 항에 있어서,
    직류 파워 밀도가 1 내지 5W/cm2인 성막 방법.
  6. 제 4 항에 있어서,
    진공 챔버 내에 소정의 간격을 두고 병설된 3장 이상의 타겟에 대향하는 위치에, 기판을 순차적으로 반송하고,
    상기 각 타겟에 교류 전원으로부터 음전위 및 양전위를 교대로 인가하여 상기 타겟 상에 플라즈마를 발생시켜 상기 기판 표면 상에 박막을 성막하는 성막 방법으로서,
    상기 성막은, 상기 교류 전원으로부터의 출력의 적어도 하나를, 분기시켜 접속한 2장 이상의 타겟 사이에서 전위를 인가하는 타겟의 전환을 행하면서 행하는 성막 방법.
  7. 제 4 항 또는 제 6 항에 있어서,
    교류 파워 밀도가 5 내지 20W/cm2인 성막 방법.
  8. 제 4 항, 제 6 항 및 제 7 항 중 어느 한 항에 있어서,
    상기 교류 전원의 주파수가 10kHz 내지 1MHz인 성막 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    기판의 성막면에 대하여 수직 방향의 성막 속도가 1 내지 100nm/min인 성막 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 타겟과 기판 사이의 거리가, 기판의 성막면에 대하여 수직 방향으로 1 내지 15cm인 성막 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 분위기의 자장 강도가 300 내지 1000가우스인 성막 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 금속 산화물이 갈륨 원소(Ga), 아연 원소(Zn) 및 주석 원소(Sn)로 이루어지는 군으로부터 선택되는 1 이상의 원소, 및 인듐 원소(In)를 함유하고,
    타겟 중의 인듐 원소의 함유량이 하기 원자비를 만족시키는 성막 방법.
    0.2 ≤ [In]/전체 금속 원자 ≤ 0.8
    (상기 수학식 중, [In]은 타겟 중의 인듐 원소의 원자수이다.
    전체 금속 원자란, 타겟에 포함되는 모든 금속 원자의 원자수이다.)
  13. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 금속 산화물이 인듐 원소(In), 갈륨 원소(Ga) 및 아연 원소(Zn)를 함유하고,
    타겟 중의 인듐 원소, 갈륨 원소 및 아연 원소의 함유량이 하기 원자비를 만족시키는 성막 방법.
    0 < [In]/[Ga] < 0.5
    0.2 < [In]/([In]+[Ga]+[Zn]) < 0.9
    (상기 수학식 중, [In]은 타겟 중의 인듐 원소의 원자수이고, [Ga]은 타겟 중의 갈륨 원소의 원자수이며, [Zn]은 타겟 중의 아연 원소의 원자수이다.)
  14. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 금속 산화물이 인듐 원소(In), 주석 원소(Sn) 및 아연 원소(Zn)를 함유하고,
    타겟 중의 인듐 원소, 주석 원소 및 아연 원소의 함유량이 하기 원자비를 만족시키는 성막 방법.
    0.2 < [In]/([In]+[Sn]+[Zn]) < 0.9
    0 < [Sn]/([In]+[Sn]+[Zn]) < 0.5
    (상기 수학식 중, [In]은 타겟 중의 인듐 원소의 원자수이고, [Sn]은 타겟 중의 주석 원소의 원자수이며, [Zn]은 타겟 중의 아연 원소의 원자수이다.)
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 성막 방법에 의해 얻어지는 박막을 150 내지 400℃에서 5 내지 120분간 어닐링 처리하는 산화물 반도체 박막의 제조 방법.
  16. 제 15 항에 있어서,
    상기 어닐링 처리를, 적어도 산소를 함유하는 분위기 하에서 행하는 산화물 반도체 박막의 제조 방법.
  17. 제 15 항 또는 제 16 항에 기재된 박막의 제조 방법에 의해 얻어지는 산화물 반도체 박막을 구비하여 이루어지는 전계 효과형 박막 트랜지스터 소자.
  18. 제 17 항에 있어서,
    상기 산화물 반도체 박막이 채널층인 전계 효과형 박막 트랜지스터 소자.
  19. 제 17 항 또는 제 18 항에 있어서,
    이동도 10cm2/Vs 이상이며, 역치 전압이 -5 내지 5V인 전계 효과형 박막 트랜지스터 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388520B2 (en) 2013-12-27 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6078288B2 (ja) * 2012-06-13 2017-02-08 出光興産株式会社 スパッタリングターゲット、半導体薄膜及びそれを用いた薄膜トランジスタ
JP5965338B2 (ja) * 2012-07-17 2016-08-03 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
JP6052967B2 (ja) * 2012-08-31 2016-12-27 出光興産株式会社 スパッタリングターゲット
JP6006055B2 (ja) * 2012-09-07 2016-10-12 出光興産株式会社 スパッタリングターゲット
JP6284710B2 (ja) * 2012-10-18 2018-02-28 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
JP5947697B2 (ja) * 2012-10-19 2016-07-06 出光興産株式会社 スパッタリングターゲット
WO2014073213A1 (ja) * 2012-11-08 2014-05-15 出光興産株式会社 スパッタリングターゲット
JP6059513B2 (ja) * 2012-11-14 2017-01-11 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
TW201422835A (zh) * 2012-12-03 2014-06-16 Solar Applied Mat Tech Corp 濺鍍靶材及導電金屬氧化物薄膜
JP2014114498A (ja) * 2012-12-12 2014-06-26 Ulvac Japan Ltd スパッタ装置
WO2014112363A1 (ja) * 2013-01-15 2014-07-24 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
JP2014218706A (ja) * 2013-05-09 2014-11-20 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
JP2015018959A (ja) * 2013-07-11 2015-01-29 出光興産株式会社 酸化物半導体及び酸化物半導体膜の製造方法
CN103943683B (zh) * 2013-12-06 2017-12-26 山东大学（威海） 一种铟锡锌氧化物同质薄膜晶体管及其制备方法
KR20180121520A (ko) * 2016-02-29 2018-11-07 스미토모 긴조쿠 고잔 가부시키가이샤 산화물 반도체 박막, 산화물 반도체 박막의 제조 방법 및 그것을 이용한 박막 트랜지스터
US10643843B2 (en) 2016-06-12 2020-05-05 Beijing Naura Microelectronics Equipment Co., Ltd. Film forming method and aluminum nitride film forming method for semiconductor apparatus
CN107492478B (zh) * 2016-06-12 2019-07-19 北京北方华创微电子装备有限公司 半导体设备的成膜方法以及半导体设备的氮化铝成膜方法
US20240102152A1 (en) * 2020-05-11 2024-03-28 Yun-Chu TSAI Method of depositing layers of a thin-film transistor on a substrate and sputter deposition apparatus

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335046A (ja) * 1994-06-14 1995-12-22 Idemitsu Kosan Co Ltd 導電性透明基材の製造方法
KR100939998B1 (ko) * 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
JP2010103451A (ja) * 2007-11-26 2010-05-06 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた電界発光装置
CN103258857B (zh) * 2007-12-13 2016-05-11 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
CN101910450B (zh) * 2007-12-27 2012-08-29 Jx日矿日石金属株式会社 a-IGZO氧化物薄膜的制备方法
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388520B2 (en) 2013-12-27 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor

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