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KR20130059088A - 상변화 메모리 소자의 제조 방법 - Google Patents

상변화 메모리 소자의 제조 방법 Download PDF

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KR20130059088A
KR20130059088A KR1020110125212A KR20110125212A KR20130059088A KR 20130059088 A KR20130059088 A KR 20130059088A KR 1020110125212 A KR1020110125212 A KR 1020110125212A KR 20110125212 A KR20110125212 A KR 20110125212A KR 20130059088 A KR20130059088 A KR 20130059088A
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KR
South Korea
Prior art keywords
interlayer insulating
forming
layer
lower electrode
preliminary
Prior art date
Application number
KR1020110125212A
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English (en)
Inventor
오규환
박두환
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

본 발명은 상변화 메모리 소자의 제조 방법에 관한 것으로서, 기판을 제공하는 단계와, 기판 상에 액세스 소자 및 상기 액세스 소자를 상호 분리하는 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막 상에서, 제1 방향으로 연장되는 예비 하부 전극층 및 상기 예비 하부 전극층을 상호 분리하는 예비 층간 절연막을 형성하는 단계와, 상기 예비 층간 절연막 상에서, 각각 상기 제1 방향과 상이한 제2 방향으로 연장되는 제1 마스크 패턴 및 상기 제1 마스크 패턴의 양 측면상에 형성된 스페이서 패턴을 이용하여 제2 마스크 패턴을 형성하는 단계와, 상기 제2 마스크 패턴으로 상기 예비 층간 절연막 및 노출된 상기 예비 하부 전극층을 식각하여 스토리지 소자 구조체를 형성하는 단계, 및 상기 스토리지 소자 구조체로부터 하부 전극층, 상변화 물질층, 및 상부 전극층이 순차적으로 적층되는 스토리지 소자를 형성하는 단계를 포함하는 상변화 메모리 소자의 제조 방법을 제공한다. 본 발명의 상변화 메모리 소자의 제조 방법은 상변화 물질층과 상부 전극의 미스얼라인을 방지하고, 제조 공정의 단순화를 통해 제조 비용을 절감시키는 효과가 있다.

Description

상변화 메모리 소자의 제조 방법{Method of manufacturing phase change memory device}
본 발명의 기술적 사상은 상변화 메모리 소자의 제조 방법에 관한 것으로서, 상변화 물질층과 상부 전극의 미스얼라인(misalign)을 방지할 수 있는 상변화 메모리 소자의 제조 방법에 관한 것이다.
스토리지 소자로서 상변화 물질을 사용하는 기술이 개발되고 있다. 상변화 물질을 이용한 메모리 소자는 물질의 상변화에 따른 저항의 변화를 이용한 메모리 소자로서, 인가되는 전압의 크기와 지속시간에 따라 물질의 상(phase)이 가역적으로 변화하는 것을 이용한다. 전자 제품의 소형화 및 고성능화 요구로 인하여 상변화 메모리 소자 또한 고집적화가 요구되고 있고, 이에 따라 상변화 메모리 소자의 제조 공정의 미세화에 어려움을 겪고 있다. 특히, 상변화 메모리 소자의 집적 밀도가 감소함에 따라, 상변화 물질층과 상부 전극의 얼라인(align) 관리에 어려움을 겪고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 상변화 물질층과 상부 전극의 미스얼라인(misalign)을 방지하고, 상부 전극을 형성하기 위한 공정을 단순화하는 상변화 메모리 소자의 제조 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 일실시예에 따른 상변화 메모리 소자의 제조 방법은, 기판을 제공하는 단계와, 기판 상에 액세스 소자 및 상기 액세스 소자를 상호 분리하는 제1 층간 절연막을 형성하는 단계와, 상기 제1 층간 절연막 상에서, 제1 방향으로 연장되는 예비 하부 전극층 및 상기 예비 하부 전극층을 상호 분리하는 예비 층간 절연막을 형성하는 단계와, 상기 예비 층간 절연막 상에서, 각각 상기 제1 방향과 상이한 제2 방향으로 연장되는 제1 마스크 패턴 및 상기 제1 마스크 패턴의 양 측면상에 형성된 스페이서 패턴을 이용하여 제2 마스크 패턴을 형성하는 단계와, 상기 제2 마스크 패턴으로 상기 예비 층간 절연막 및 노출된 상기 예비 하부 전극층을 식각하여 스토리지 소자 구조체를 형성하는 단계, 및 상기 스토리지 소자 구조체로부터 하부 전극층, 상변화 물질층, 및 상부 전극층이 순차적으로 적층되는 스토리지 소자를 형성하는 단계를 포함한다.
바람직하게는, 상기 스토리지 소자 구조체는, 상기 예비 하부 전극층 및 상기 제2 마스크 패턴 잔류물을 포함할 수 있다.
바람직하게는, 상기 스토리지 소자를 형성하는 단계는, 인접한 상기 스토리지 소자 구조체를 상호 분리하는 제3 층간 절연막을 형성하는 단계와, 상기 스토리지 소자 구조체에서 상기 제2 마스크 패턴 잔류물을 제거하는 단계와, 상기 스토리 소자 구조체에서 상기 예비 하부 전극층의 일부를 제거하고, 상기 예비 하부 전극층의 나머지를 상기 하부 전극층으로 형성하는 단계와, 상기 하부 전극층 상에 상기 상변화 물질층을 형성하는 단계, 및 상기 상변화 물질층 상에 상기 상부 전극층을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 상변화 물질층은, 적어도 하나의 도펀트가 첨가되는 상변화 물질로 이루어질 수 있다.
바람직하게는, 상기 예비 하부 전극층은, 상기 예비 하부 전극층의 하부의 폭이 상기 예비 하부 전극층의 상부의 폭보다 클 수 있다.
바람직하게는, 상기 예비 하부 전극층은, 'L'자 형상일 수 있다.
바람직하게는, 상기 예비 하부 전극층 및 상기 예비 층간 절연막을 형성하는 단계는, 상기 제1 층간 절연막 상에 예비 층간 절연 물질층을 형성하는 단계와, 상기 예비 층간 절연 물질층에 상기 제1 방향으로 연장되는 트렌치(trench)를 형성하여 층간 절연 물질 패턴을 형성하는 단계와, 상기 트렌치의 각 측벽면 상에 상기 예비 하부 전극층을 형성하는 단계, 및 인접한 상기 예비 하부 전극층 사이의 간격을 채워 상기 예비 층간 절연막을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 스토리지 구조체를 형성하는 단계는, 상기 예비 층간 절연막 상에, 마스크 물질층을 형성하는 단계와, 상기 마스크 물질층 상에, 제1 물질층을 형성하는 단계와, 상기 제1 물질층 상에, 상기 제2 방향으로 연장되는 포토 레지스트 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴을 식각 마스크로 상기 제1 물질층을 식각하여 제1 마스크 패턴을 형성하는 단계와, 상기 제1 마스크 패턴의 각 측벽 상에 상기 스페이서 패턴을 형성하는 단계와, 상기 제1 마스크 패턴 및 상기 스페이서 패턴을 식각 마스크로 상기 마스크 물질층을 식각하여 상기 제2 마스크 패턴을 형성하는 단계, 및 상기 제2 마스크 패턴을 식각 마스크로 상기 예비 층간 절연막을 식각하고, 상기 제2 마스크 패턴의 일부를 식각하여 상기 스토리지 소자 구조체를 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 상변화 메모리 소자의 제조 방법은, 상기 제1 층간 절연막 상에, 상기 액세스 소자와 전기적으로 연결되는 콘택 플러그를 구비하는 제2 층간 절연막을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 상변화 메모리 소자의 제조 방법은, 상기 스토리지 소자 상에, 상기 상부 전극층과 연결되는 비트 라인 콘택 플러그 및 상기 비트 라인 콘택 플러그를 상호 분리하는 제4 층간 절연막을 형성하는 단계, 및 상기 제4 층간 절연층 상에, 상기 제2 방향으로 상기 비트 라인 콘택 플러그에 전기적으로 연결되는 비트 라인을 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 상변화 메모리 소자의 제조 방법은, 고집적화된 상변화 메모리 소자의 제조 시 상변화 물질층과 상부 전극을 셀프 얼라인(self align)되도록 형성함으로써 상변화 물질층과 상부 전극의 미스얼라인을 방지할 수 있고, 상변화 메모리 소자의 상부 전극을 제조하기 위한 공정을 단순화하여 상변화 메모리 소자의 제조 비용을 절감시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 레이아웃을 나타내는 개념도이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 소자를 나타내는 측단면도이다.
도 3 내지 도 19는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조도 방법을 순서에 따라 나타낸 측단면도들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 소자(100)의 레이아웃(layout)을 나타내는 개념도이다.
도 1을 참조하면, 셀 영역(101)에서 x 방향인 제1 방향으로 연장되는 복수의 워드 라인들(111, WL1, WL2, WL3, …, WLm)이 y 방향인 제2 방향으로 배열되어 있다. 도 1에서는 제1 방향과 제2 방향이 수직인 경우를 나타내었지만, 제1 방향과 제2 방향이 반드시 수직이어야 할 필요는 없으며 서로 상이한 방향이면 된다. 상기 워드 라인들(111, WL1, WL2, WL3, …, WLm)은 소자 분리막(112)에 의하여 분리되어 있을 수 있다.
제2 방향으로 연장되는 비트 라인들(190, BL1, BL2, …, BLi, BL(i+1), …, BLn)은 스토리지 소자(ST)들을 사이에 두고 워드 라인들(111, WL1, WL2, WL3, …, WLm)과 서로 전기적으로 연결될 수 있다. 선택적으로 워드 라인들(111, WL1, WL2, WL3, …, WLm)에 수평 방향의 응력을 부여하기 위한 변형막(미도시)이 더 제공되어 있을 수 있다.
도 2는 본 발명의 일 실시예에 따라 제조된 상변화 메모리 소자(100)를 나타내는 측단면도이며, 도 1의 X-X' 부분 및 Y-Y' 부분을 나타낸다. 상기 X-X' 부분은 상변화 메모리 소자(100)를 x방향을 따라 일부 절개하는 단면이고, 상기 Y-Y' 부분은 상변화 메모리 소자(100)를 y방향을 따라 일부 절개하는 단면이다.
도 1 및 도 2를 참조하면, 기판(110)에는 활성 영역들이 소자 분리막(112)에 의하여 서로 분리되어 제1 방향(x 방향)으로 연장될 수 있다. 상기 활성 영역에는 불순물을 도핑하여 워드 라인(111)을 형성할 수 있다.
워드 라인(111) 상에는 다이오드(121) 및 다이오드(121)를 상호 분리하는 제1 층간 절연막(120)이 형성될 수 있다. 다이오드(121)는 서로 다른 도전형의 제1 도전형층(121a) 및 제2 도전형층(121b)을 포함할 수 있고, 이에 따라 다이오드의 기능을 수행하여 액세스 소자로서 동작할 수 있다.
다이오드(121) 상에는 콘택 플러그(131) 및 콘택 플러그(131)를 상호 분리하는 제2 층간 절연막(130)이 형성될 수 있다. 콘택 플러그(131)는 다이오드(121)와 전기적으로 연결될 수 있다.
콘택 플러그(131) 상에는 스토리지 소자(ST)가 형성될 수 있고, 스토리지 소자(ST)는 제3 층간 절연막(140)을 통해 상호 분리될 수 있다. 스토리지 소자(ST)는 미스 얼라인(misalign)을 최소화하면서 순차적으로 적층되는 하부 전극층(150), 상변화 물질층(160), 및 상부 전극층(170)을 포함할 수 있다. 스토리지 소자(ST)의 구체적인 형성과정에 대해서는 후술한다. 스토리지 소자(ST)는 다이오드(121)와 전기적으로 연결될 수 있다. 즉, 하부 전극층(150)이 콘택 플러그(131)와 전기적으로 연결되어 제1 층간 절연막(120)에 구비되는 다이오드(121)와 전기적으로 연결될 수 있다.
하부 전극층(150)과 상부 전극층(170) 사이에 개재된 상변화 물질층(160)의 물질 상태에 따라서 소정의 데이터가 저장될 수 있다. 상세하게는, 상변화 물질층(160)을 결정화 온도(crystallization temperature)와 용융점(melting point) 사이의 온도로 일정 시간 가열한 후에 서서히 냉각하면, 상변화 물질층(160)은 결정(crystalline) 상태가 된다. 이러한 결정 상태를 셋 상태(set state)라고 지칭하며, 데이터 '0'이 저장된 상태일 수 있다. 반면, 상변화 물질층(160)을 상기 용융점 이상의 온도로 가열한 후에 급냉하면, 상변화 물질층(160)이 비정질(amorphous) 상태가 된다. 이러한 비정질 상태를 리셋 상태(reset state)라고 지칭하며, 데이터 '1'이 저장된 상태일 수 있다.
하부 전극층(150)은 상변화 물질층(160)의 물질 상태를 변경하는, 예를 들어 결정질 상태 또는 비정질 상태로의 물질 상태를 변경하는, 히터의 기능을 수행할 수 있다. 또한, 하부 전극층(150)과 상변화 물질층(160)은 일체형 구조(integral structure)를 가질 수 있고, 예를 들어 대쉬 셀(dash cell)의 형태를 가질 수 있다. 그러나 이러한 구조는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
스토리지 소자(ST)의 상부 전극층(170) 상에는 비트라인 콘택 플러그(181) 및 비트라인 콘택 플러그(181)를 상호 분리하는 제4 층간 절연막(180)이 형성될 수 있다. 비트라인 콘택 플러그(181) 상에는 비트 라인(190)이 형성될 수 있고, 비트라인 콘택 플러그(181)는 상부 전극층(170)과 비트 라인(190)을 전기적으로 연결할 수 있다.
도 3 내지 도 17은 본 발명의 일 실시예에 따른 도 1의 상변화 메모리 소자(100)의 제조 방법을 순서에 따라 나타낸 측단면도들이다. 이하에서는 상변화 메모리 소자(100)의 제조 방법을 각각 대응되는 도면을 참조하여 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 따른 다이오드(121) 및 다이오드(121)를 상호분리하는 제1 층간 절연막(120)을 형성하는 단계를 나타내는 측단면도이다. 도 3을 참조하면, 다이오드(121)는 기판(110)의 활성영역의 워드 라인(111) 상에 형성될 수 있다.
기판(110)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 기판(110)은 SOI (Silicon On Insulator) 기판, 갈륨-비소 기판, 실리콘 게르마늄 기판과 같은 기판으로 이루어질 수 있다. 기판(110)에는 예를 들면, 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 장치 형성에 필요한 단위 소자들(미도시)이 형성되어 있을 수 있다.
또한 기판(110)에는 상기 단위 소자들을 분리하기 위한 소자 분리막(112)들이 형성되어 있을 수 있다. 예를 들면, 소자 분리막(112)들은 실리콘 부분 산화(LOCOS, local oxidation of silicon) 공정 또는 쉘로우 트렌치 소자 분리(STI, shallow trench isolation) 공정에 의하여 형성될 수 있다. 또한 소자 분리막(112)들은 스퍼터링(sputtering), 화학 기상 증착법(CVD: Chemical Vapor Deposition), 플라즈마 강화 CVD(PECVD: Plasma Enhanced CVD), 또는 원자층 증착법(ALD: Atomic Layer Deposition) 등을 통해 형성될 수 있다. 또한, 소자 분리막(112)들은 포토리소그래피 방법, 식각 방법, 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 건식 식각 등을 이용하여 평탄화될 수 있다. 기판(110)에는 상기 단위 소자들을 덮고 있는 절연막(미도시), 상기 단위 소자들에 전기적으로 연결 가능한 도전 영역들(미도시), 및 상기 단위 소자들 또는 상기 도전 영역들을 연결하는 도전성 배선들(미도시)이 형성되어 있을 수 있다.
상기 활성 영역에는 불순물을 도핑하여 워드 라인(111)을 형성할 수 있다. 예를 들면, 워드 라인(111)은 불순물을 고농도로 주입하여 형성될 수 있다. 예를 들면, 1×1020 내지 1×1022 이온/cm3일 수 있다. 상기 불순물은 비소(As), 인(P), 안티몬(Sb), 비스무트(Bi)와 같은 n형 불순물일 수도 있고 붕소(B), 인듐(In), 갈륨(Ga)과 같은 p형 불순물일 수도 있다.
워드 라인(111) 상에 형성되는 다이오드(121)는 제1 도전형층(121a)과 제2 도전형층(121b)을 포함할 수 있다. 제1 도전형층(121a)과 제2 도전형층(121b)은 불순물 확산 또는 이온주입에 의하여 형성될 수 있다. 제1 도전형층(121a)과 제2 도전형층(121b)은 서로 반대되는 도전형 불순물들을 포함할 수 있다. 예를 들어, 제1 도전형층(121a)은 p-형 도전형 불순물들을 포함할 수 있고, 제2 도전형층(121b)은 n-형 도전형 불순물들을 포함할 수 있다. 또는 이와 반대일 수 있다. 본 발명의 기술적 사상은, 다이오드(121)를 대신하여 트랜지스터를 액세스 소자로서 사용하는 경우를 포함한다. 한편, 도 2 및 이하의 도면들에서는 다이오드(121)의 제1 도전형층(121a)과 제2 도전형층(121b)가 수평으로 적층되는 것으로 도시되고 있으나, 이에 한정되는 것은 아니다.
제1 층간 절연막(120)은 BPSG (boro-phospho-silicate glass), TOSZ (tonen silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX (flowable oxide), TEOS (tetraethylortho silicate) 또는 HDP CVD (high density plasma chemical vapor deposition) 산화물 등을 사용하여 형성될 수 있다. 선택적으로 제1 층간 절연막(120)은 실리콘 질화물을 더 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 콘택 플러그(131) 및 콘택 플러그(131)를 상호 분리하는 제2 층간 절연막(130)을 형성하는 단계를 나타내는 측단면도이다.
도 4를 참조하면, 제1 층간 절연막(120) 상에 다이오드(121)의 적어도 일부분을 노출하는 개구부를 포함하는 제2 층간 절연 물질층(미도시)을 형성하고, 상기 개구부 내에 다이오드(121)와 전기적으로 연결되는 콘택 플러그(131)를 형성한다.
콘택 플러그(131)는 다이오드(121)와 이후에 형성되는 하부 전극층(150, 도 2 참조) 사이의 접촉 저항을 낮추는 기능을 수행할 수 있다. 콘택 플러그(131)는 도전성 물질, 예를 들어 텅스텐(W), 티타늄 텅스텐(TiW), 또는 탄탈륨 텅스텐(TaW) 중에 적어도 어느 하나로 이루어질 수 있다. 도 4에서는 콘택 플러그(131)의 하부의 폭이 다이오드(121)의 상부의 폭에 비하여 큰 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 콘택 플러그(131)의 하부의 폭이 다이오드(121)의 상부의 폭에 비하여 크거나 서로 동일할 수 있고, 콘택 플러그(131)의 하부의 폭이 다이오드(121)의 상부의 폭에 비하여 작은 경우도 본 발명의 기술적 사상에 포함된다.
제2 층간 절연막(130)은 상기 제2 층간 절연 물질층을 이루는 물질로 이루어 질 수 있다. 상기 제2 층간 절연 물질층은, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 또는 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함하여 이루어질 수 있다. 또한, 제2 층간 절연막(130)은 제1 층간 절연막(120)과 동일한 물질로 이루어지거나 서로 다른 물질로 이루어질 수 있다. 한편, 도 4의 단계는 선택적인(optional) 공정이므로, 경우에 따라서는 생략될 수 있다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 예비 하부 전극층(151, 152)을 형성하는 단계를 설명하기 위한 측단면도들이다. 도 5 내지 도 8은 도 1의 상변화 메모리 소자(100)를 y방향을 따라 일부 절개한 측단면도들임을 알려둔다.
도 5를 참조하면, 제2 층간 절연막(130) 상에 예비(preliminary) 층간 절연 물질층(141)을 형성할 수 있다. 예비 층간 절연 물질층(141)은, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 이하에서는, 예비 층간 절연 물질층(142)이 실리콘 질화물을 포함하는 경우를 중심으로 설명하기로 한다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
도 6을 참조하면, 예비 층간 절연 물질층(141)을 제1 피치(P1)와 제1 폭(W1)을 가지도록 식각하여 복수의 트렌치(143)를 형성할 수 있다. 이를 통해, 예비 절연 물질층(141)으로부터, 상기 제1 방향(x 방향)으로 연장되며 상기 제2 방향(y 방향)으로 반복 배열되는 복수의 라인 형상을 가지는 층간 절연 물질 패턴(142)을 형성할 수 있다. 제1 폭(W1)은 예를 들면, 제1 피치(P1)의 1/2값을 가지도록 형성될 수 있다. 층간 절연 물질 패턴(142) 각각은 인접하는 두 개의 콘택 플러그(131)에 걸쳐 위치할 수 있다. 즉, 각 트렌치(143)의 하부면(143a)을 통하여 콘택 플러그(131) 각각의 상면의 적어도 일부가 외부로 노출될 수 있다.
도 6과 본 발명의 일 실시예에 따르는 예비 하부 전극층들(151, 152)을 나타내는 도 7a 및 도 7b를 참조하면, 트렌치(143)들 각각의 측벽면(143b, 143c)과 노출된 콘택 플러그(131) 상에 예비 하부 전극층들(151, 152)을 형성한다. 예비 하부 전극층들(151, 152)은, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 지르코늄(Zr), 크롬(Cr), 텅스텐(W), 니오븀(Nb), 또는 바나듐(V) 중 적어도 어느 하나를 포함할 수 있다. 또한, 예비 하부 전극층들(151, 152)은 상술한 물질들 중 적어도 어느 하나와 질소(N), 탄소(C), 알루미늄(Al), 붕소(B), 인(P), 산소(O), 실리콘(Si) 중 적어도 어느 하나와의 조합을 포함할 수 있다. 또한, 예비 하부 전극층들(151, 152)은, 예를 들어 TiN, TiW, TiCN, TiAlN, TiSiC, TiSiN, TaN, TaW, TaCN, TaAlN, TaSiC, TaSiN, MoN, MoW, MoCN, MoAlN, MoSiC, 또는 MoSiN를 포함할 수 있다.
예비 하부 전극층들(151, 152)은 다양한 형상으로 형성될 수 있다. 도 6 및 도 7a를 참조하면, 예비 하부 전극층(151)의 상부와 하부의 폭이 동일하도록 형성될 수 있다. 예를 들어, 인접한 예비 하부 전극층(151)들은 측면이 서로 평행한 형상을 가질 수 있다. 이 경우, 예비 하부 전극층(151)은 트렌치(143)들 각각의 하부면(143a) 및 측벽면(143b, 143c) 상에 콘포말(conformal)하게 예비 하부 전극 물질막(미도시)을 형성한 후, 이방성 식각을 통해 형성될 수 있다. 예를 들어, 상기 예비 하부 전극 물질막이 트렌치(143)들 각각의 하부면(143a)을 덮는 부분 중 콘택 플러그(131)에 접촉되는 부분을 선택적으로 식각하여 형성될 수 있다. 이를 통해, 예비 하부 전극층(151)이 콘택 플러그(131)와 전기적으로 연결될 수 있다.
도 6 및 도 7b를 참조하면, 예비 하부 전극층(152)은 상부와 하부의 폭이 상이하도록 형성될 수 있다. 예를 들어, 예비 하부 전극층(152)은 예비 하부 전극층(152)의 하부의 폭이 상부의 폭보다 더 큰 'L'자 형상으로 형성될 수 있다. 이 경우, 예비 하부 전극층(152)은 트렌치(143)들 각각의 하부면(143a) 및 측벽면(143b, 143c) 상에 콘포말(conformal)하게 상기 예비 하부 전극 물질막을 형성하고, 상기 예비 하부 전극 물질막 상에 상기 예비 하부 전극 물질막과 상이한 식각 선택비를 가지는 스페이서 막(미도시)을 형성한 후, 이방성 식각을 통해 형성될 수 있다. 상세하게는, 상기 예비 하부 전극 물질막이 트렌치(143)들 각각의 하부면(143a)을 덮는 부분 중 콘택 플러그(131)에 접촉되고 상기 스페이서 막과 접촉되지 않는 부분을 선택적으로 식각하여 형성될 수 있다. 상기 스페이서 막은 예비 층간 절연 물질층(141)을 구성하는 물질과 동일한 물질일 수 있다. 예비 하부 전극층(152)이 'L'자 형상을 갖는 경우, 예비 하부 전극층(152)의 하부 부분의 높이가 상부의 폭과 실질적으로 동일할 수 있다.
한편, 예비 하부 전극층(152)의 하부의 폭이 상부의 폭보다 더 작은 형상으로 예비 하부 전극층이 형성될 수도 있다. 이와 같이 본 발명의 기술적 사상은 다양한 형상의 예비 하부 전극층들(151, 152)을 포함한다. 이하에서는, 예비 하부 전극층이 도 7a에 도시된 예비 하부 전극층(151)의 형상을 가지는 경우를 중심으로 설명하기로 한다.
도 8을 참조하면, 층간 절연 물질 패턴(142)사이의 간격, 즉 트렌치(143)를 매립하여 예비 층간 절연막(144)을 형성할 수 있다. 다시 말해, 예비 하부 전극층(151)의 상면 및 측면과 노출된 콘택 플러그(131)를 덮도록 층간 절연 물질 패턴(142)과 동일한 물질, 예컨대 실리콘 질화물로 예비 하부 전극층(151) 사이의 간격을 매립하여 예비 층간 절연막(144)을 형성할 수 있다. 그리고, 예비 층간 절연막(144)을 평탄화하여 예비 하부 전극층(151)의 최상면을 노출시킨다. 상기 평탄화는, 예를 들어 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 에치백 공정을 이용하여 수행될 수 있고, 이를 통해 예비 하부 전극층(151)의 노드(node)가 분리될 수 있다.
도 9 내지 도 13은 본 발명의 일 실시예에 따른 제1 마스크 패턴(147) 및 스페이서 패턴(148)을 이용하여 제2 마스크 패턴(145)을 형성하는 단계 및 제2 마스크 패턴(145)을 이용하여 스토리지 소자 구조체(STS)를 형성하는 단계를 설명하기 위한 도면들이다. 즉, 도 9 내지 도 13은 제1 마스크 패턴(147) 및 제2 마스크 패턴(145)으로 더블 패터닝 공정을 수행하여 스토리지 소자 구조체(STS)를 형성하는 단계를 설명하기 위한 도면들이다. 도 9 내지 도 13, 및 이하 도면들은 도 1의 상변화 메모리 소자(100)를 x방향을 따라 일부 절개한 측단면도들임을 알려둔다.
도 9를 참조하면, 예비 하부 전극층(151)을 상호 분리시키는 예비 층간 절연막(144) 상에 마스크 물질층(146)을 형성한다. 그리고 마스크 물질층(146) 상에 제2 피치(P2)와 제3 폭(W3)을 갖는 제1 마스크 패턴(147)을 형성한다. 제4 폭(W4)을 갖는 스페이서 패턴(148)을 제1 마스크 패턴(147)의 양 측벽부상에서 서로 이격되도록 형성한다. 한편, xz 평면을 따르는 측단면도인 도 9에서는 후술되는 상변화 메모리 소자(100)의 제조 방법에 대한 설명의 편의를 위해 예비 하부 전극층(151) 상에 마스크 물질층(146)이 위치하는 것으로 도시하였음을 알려둔다.
마스크 물질층(146)은 예비 하부 전극층(151) 및 예비 층간 절연막(144)과 서로 다른 식각 선택비를 가질 수 있다. 마스크 물질층(146)은, 예를 들어 실리콘, 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드를 포함할 수 있다. 또한 마스크 물질층(146)은, 예를 들어 탄소(C), 탄소 질화물(CN), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON), 게르마늄 질화물(GeN), 게르마늄 실리콘 질화물(GeSiN), 하프늄 산화물(HfO2), 또는 알루미늄 산화물(Al2O3)를 포함할 수 있다. 이하에서는 마스크 물질층(146)이 다결정 실리콘을 포함하는 경우를 중심으로 설명하기로 한다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
제1 마스크 패턴(147)은 마스크 물질층(146) 상에 제1 물질층(미도시)을 형성하고, 상기 제1 물질층 상에서 상기 제2 방향(y 방향)으로 연장되는 복수개의 포토 레지스트 패턴을 형성하여 패터닝(patterning)함으로써 형성할 수 있다. 따라서, 제1 마스크 패턴(147)은 상기 제2 방향(y 방향)으로 연장되며 상기 제1 방향(x 방향)으로 반복되는 복수의 라인 형상일 수 있다.
제1 마스크 패턴(147)의 제3 폭(W3)은, 예를 들면 제2 피치(P2)의 1/4 값을 가지도록 형성될 수 있다. 상기 제1 물질층은 마스크 물질층(146)과 서로 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 상기 제1 물질층은, 예를 들어 탄소계 물질, 더욱 구체적으로는 SOH(Spin-On Hardmask) 또는 ACL(Amorphous Carbon Layer)로 이루어질 수 있다.
스페이서 패턴(148)은 제1 마스크 패턴(147)의 각 측면상에서 서로 이격되어 제4 폭(W4)을 가지도록 스페이서 패턴 물질층(미도시)을 형성한 후, 마스크 물질층(146)이 제5 폭(W5)의 크기로 상면이 노출되도록 에치백 공정을 통하여 형성할 수 있다. 상기 스페이서 패턴 물질층은, 예를 들면 실리콘 산질화물로 이루어질 수 있다. 상기 스페이서 패턴 물질층은 상기 제1 물질층 및 상기 마스크 물질층(146)과 서로 다른 식각 선택비를 가질 수 있다.
스페이서 패턴(148)의 제4 폭(W4)은, 예를 들면 제2 피치(P2)의 1/4 값일 수 있다. 인접하는 2개의 스페이서 패턴(148)들은 서로 제5 폭(W5)의 크기로 이격될 수 있다. 제5 폭(W5)은 제3 폭(W3) 또는 제4 폭(W4)과 동일한 값을 가지도록 형성될 수 있다. 즉, 제5 폭(W5)은 제2 피치(P2)의 1/4 값일 수 있다.
도 10을 참조하면, 제1 마스크 패턴(147) 및 스페이서 패턴(148)을 식각 마스크로 마스크 물질층(146)을 식각한다. 제1 마스크 패턴(147), 스페이서 패턴(148) 및 마스크 물질층(146)은 선택되는 식각제에 대하여 서로 다른 식각 선택비를 가질 수 있다. 상기 식각제는 제거하고자 하는 물질만을 선택적으로 식각시키고, 이외의 물질들은 식각시키지 않거나 거의 식각시키지 않는 특성을 가질 것이 요구된다. 이러한 식각 선택비에 기인하여, 마스크 물질층(146)의 제1 마스크 패턴(147) 및 스페이서 패턴(148)에 대응되는 부분 이외의 부분들이 식각되어, 예비 하부 전극층(151) 및 예비 층간 절연막(144)의 일부가 노출될 수 있다.
도 10 및 도 11을 참조하면, 선택되는 식각제들에 의하여 제1 마스크 패턴(147)과 제1 마스크 패턴(147)에 대응되는 마스크 물질층(146)을 식각한다. 전술된 바와 같이, 식각 선택비에 기인하여 스페이서 패턴(148) 및 스페이서 패턴(148)에 대응되는 마스크 물질층(146) 부분은 식각되지 않고 잔존할 수 있다.
도 11 및 도 12를 참조하면, 스페이서 패턴(148)을 제거하여 스페이서 패턴(148)에 대응되는 마스크 물질층(146)의 일부분으로 제2 마스크 패턴(145)을 형성할 수 있다. 따라서, 제2 마스크 패턴(145)은 제4 폭(W4)을 가지도록 형성될 수 있다. 또한 제2 마스크 패턴(145)은 상기 제1 마스크 패턴(147)과 동일하게 상기 제2 방향(y 방향)으로 연장되며 상기 제1 방향(x 방향)으로 반복되는 복수의 라인 형상일 수 있다.
도 12 및 도 13을 참조하면, 제2 마스크 패턴(145)을 식각마스크로 예비 하부 전극층(151) 및 예비 층간 절연막(144)을 식각하여 복수개의 스토리지 소자 구조체(STS)를 형성한다. 예비 하부 전극층(151) 및 예비 층간 절연막(144)을 선택된 식각제에 의해 제2 마스크 패턴(145)의 형상으로 식각하는 동안, 제2 마스크 패턴(145)의 일부(145b)는 제거되고, 제2 마스크 패턴(145)의 나머지 일부는 제2 마스크 패턴 잔류물(145a)로서 제거되지 않고 잔존할 수 있다. 따라서, 스토리지 소자 구조체(STS)는 제2 마스크 패턴 잔류물(145a) 및 예비 하부 전극층(151)으로 구성될 수 있다. 스토리지 소자 구조체(STS)의 예비 하부 전극층(151)은 콘택 플러그(131)와 전기적으로 연결될 수 있다. 스토리지 소자 구조체(STS)는 제4 폭(W4)을 가지도록 형성될 수 있다.
도 14는 본 발명의 일 실시예에 따른 제3 층간 절연막(140)을 형성하는 단계를 나타내는 측단면도이다.
도 14를 참조하면, 인접하는 스토리지 소자 구조체(STS)들 사이의 간격을 절연 물질로 충진하여 제3 층간 절연막(140)을 형성한다. 상기 절연 물질은 전술된 예비 층간 절연 물질층(141) 및 예비 층간 절연막(144)을 이루는 물질과 동일한 물질, 예컨대 실리콘 질화물로 이루어질 수 있다. 그러나 이에 한정되는 것은 아니다. 상기 절연 물질은, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 실리콘 산화물 및 실리콘 산질화물 중에 적어도 하나를 포함할 수 있다.
제3 층간 절연막(140)을 평탄화하여 스토리지 소자 구조체(STS)의 최상면을 노출시킨다. 즉, 제2 마스크 패턴 잔류물(145a)의 상면을 노출시킨다. 상기 평탄화는, 예를 들어 CMP 또는 에치백 공정을 이용하여 수행될 수 있다. 또한, 제2 마스크 패턴 잔류물(145a)은 소정의 두께를 가질 수 있다.
도 15 내지 도 17은 스토리지 소자 구조체(STS)로부터 하부 전극층(150), 상변화 물질층(160), 및 상부 전극층(170)을 포함하는 스토리지 소자(ST)를 형성하는 단계를 설명하기 위한 측단면도들이다.
도 15를 참조하면, 스토리지 소자 구조체(STS)에서 제2 마스크 패턴 잔류물(145a)과 예비 하부 전극층(151)의 일부를 제거하여 하부 전극층(150)을 형성한다. 제2 마스크 패턴 잔류물(145a)은, 예를 들어 에치백 공정을 이용하여 제거될 수 있다. 상기 예비 하부 전극층(151)의 일부는, 예를 들어 습식/건식 식각 공정을 이용하여 제거될 수 있다. 스토리지 소자 구조체(STS)에서 예비 하부 전극층(152)의 잔존부분이 하부 전극층(150)을 형성한다. 하부 전극층(150)은 두께(t1)를 가질 수 있다.
한편, 도 15에는 하부 전극층(150)의 상부 표면이 수평한 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 하부 전극층(150)의 상부 표면이 스토리지 소자 구조체(STS)의 축 방향과 소정의 각을 이루도록 하부 전극층(150)이 형성될 수도 있다.
도 16을 참조하면, 하부 전극층(150) 상에 상변화 물질층(160)을 형성한다. 상변화 물질층(160)은 스토리지 소자 구조체(STS)에서 예비 하부 전극층(151) 및 제2 마스크 패턴 잔류물(145a)이 제거된 영역의 일부 또는 전부를 덮도록 상변화 물질(미도시)을 충진한 후, 상변화 물질층(160)이 두께(t2)를 가지도록 상기 상변화 물질의 일부를 제거하여 형성할 수 있다. 상기 제거되는 상변화 물질의 일부는, 예를 들어 에치백 공정을 통해 제거될 수 있다. 상기 에치백 공정을 위한 식각가스는 아르곤(Ar), 수소(H2), 헬륨(He) 등을 포함할 수 있다.
상변화 물질층(160)은 상술한 바와 같이 다른 결정 상태에 의하여 데이터를 저장할 수 있는 칼코게나이드 물질과 같은 상기 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 Ge-Te, Ge-Sb-Te, Ge-Te-Se, Ge-Te-As, Ge-Te-Sn, Ge-Te-Ti, Ge-Bi-Te, Ge-Sn-Sb-Te, Ge-Sb-Se-Te, Ge-Sb-Te-S, Ge-Te-Sn-O, Ge-Te-Sn-Au, Ge-Te-Sn-Pd, Sb-Te, Se-Te-Sn, Sb-Se-Bi, In-Se, In-Sb-Te, Sb-Se, Ag-In-Sb-Te 또는 이들의 조합일 수 있다. 또한, 상변화 물질층(160)은 상기 상변화 물질 자체만을 포함할 수 있고, 도펀트가 첨가되는 상변화 물질을 포함할 수도 있다. 상기 도펀트는 탄소(C), 질소(N), 실리콘(Si), 산소(O), 비스무트(Bi), 주석(Sn) 또는 이들의 조합일 수 있다. 상기 도핑에 의하여 메모리 소자의 구동 전류가 감소될 수 있다. 또한, 상변화 물질층(160)은 금속 물질을 더 포함할 수 있다. 한편, 스토리지 소자 구조체(STS)에서 예비 하부 전극층(151) 및 제2 마스크 패턴 잔류물(145a)이 제거된 영역 내에 측벽 절연층을 형성하고, 측벽 절연층 내에 상변화 물질층(160)을 형성할 수도 있다.
한편, 도 16에는 상변화 물질층(160)의 상부 표면과 하부 표면이 수평한 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 상변화 물질층(160)의 상부 표면 또는 하부 표면이 스토리지 소자 구조체(STS)의 축 방향과 소정의 각을 이루도록 상변화 물질층(160)이 형성될 수도 있다.
도 17을 참조하면, 상변화 물질층(160) 상에 상부 전극층(170)을 형성한다. 상부 전극층(170)은 스토리지 소자 구조체(STS)에서 예비 하부 전극층(151) 및 제2 마스크 패턴 잔류물(145a)이 제거된 영역에 하부 전극층(150)과 상부 전극층(160)을 순차적으로 형성한 후, 나머지 영역을 상부 전극 물질(미도시)로 채워 두께(t3)를 가지도록 형성할 수 있다. 그리고, 상기 상부 전극 물질이 증착된 스토리지 소자 구조체(STS)의 상면을 평탄화하여 상부 전극층(170)의 노드를 분리할 수 있다. 상기 평탄화 공정은, 예를 들어 CMP, 건식/습식 식각을 이용하여 수행할 수 있다.
상부 전극층(170)은 상기 상부 전극 물질, 예를 들면 탄소 질화물(CN), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 코발트 실리콘물(CoSi), 텅스텐 실리콘물(WSi), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)로 이루어질 수 있다.
이와 같이, 제2 마스크 패턴 잔류물(145a)를 제거하지 않고 제2 마스크 패턴잔류물(145a)과 예비 하부 전극층(151)을 스토리지 소자 구조체(STS)로 하여, 하부 전극층(150), 상변화 물질층(160), 및 상부 전극층(170)을 순차적으로 적층하여 스토리지 소자(ST)를 형성함으로써 상변화 물질층(160)과 상부 전극층(170)의 미스얼라인을 방지할 수 있다. 즉, 상변화 물질층(160)과 상부 전극층(170)이 셀프 얼라인될 수 있다. 또한, 제2 마스크 패턴 잔류물(145a)의 제거 공정, 및 상부 전극층(170)을 별도로 형성하기 위한 추가적인 공정, 예를 들어 포토리소그래피 및 에칭 공정을 생략함으로써 상변화 메모리 소자(100)의 제조 공정 단순화 및 제조 비용의 절감, 상변화 물질층(160)의 손실 방지가 가능할 수 있다.
한편, 도 15 내지 도 17에서는 스토리지 소자(ST)의 하부 전극층(150)의 두께(t1), 상변화 물질층(160)의 두께(t2) 및 상부 전극층(170)의 두께(t3)가 각각 동일한 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 본 발명의 기술적 사상은 각 두께들(t1, t2, t3)이 서로 상이한 경우도 포함한다.
도 18은 상부 전극층(170) 상에 비트라인 콘택 플러그(181) 및 비트라인 콘택 플러그(181)를 상호 분리하는 제4 층간 절연막(180)을 형성하는 단계를 나타내는 측단면도이다.
도 18을 참조하면, 스토리지 소자(ST)상에서 비트라인 콘택 플러그(181)를 상부 전극층(170)과 전기적으로 연결되도록 형성한다. 비트라인 콘택 플러그(181)는 상부 전극층(170)과 후술되는 비트라인(190, 도 1 참조) 사이의 접촉 저항을 낮추는 기능을 수행할 수 있다. 도 16에는 비트라인 콘택 플러그(182)의 하부 폭이 상부 전극층(170)의 상부 폭보다 좁은 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 제4 층간 절연막(180)은, 예를 들면 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
도 19는 비트라인 콘택 플러그(181) 상에 비트 라인(190)을 형성하는 단계를 나타내는 측단면도이다.
도 19를 참조하면, 비트라인 콘택 플러그(181) 상에 비트 라인(190)을 형성하여 상변화 메모리 소자(100)를 완성한다. 비트 라인(190)은 상기 제2 방향(y 방향)으로 연장되며 상기 제1 방향(x 방향)으로 반복 배열되는 복수의 라인 형상을 가질 수 있다. 비트 라인(190)은 비트라인 콘택 플러그(182)와 전기적으로 연결될 수 있고, 비트라인(190)은 비트라인 콘택 플러그(182)를 통해서 상부 전극층(170)과 전기적으로 연결될 수 있다.
지금까지, 본 발명의 바람직한 실시예에 대해 도면을 참조하여 설명하였으나 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
100: 상변화 메모리 소자
ST: 스토리지 소자 STS: 스토리지 소자 구조체
110: 기판 111: 워드 라인
120, 130, 140, 180: 층간 절연막 121: 다이오드
131: 콘택 플러그 150: 하부 전극층
160: 상변화 물질층 170: 상부 전극층
181: 비트라인 콘택 플러그 190: 비트 라인

Claims (10)

  1. 기판을 제공하는 단계;
    기판 상에 액세스 소자 및 상기 액세스 소자를 상호 분리하는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에서, 제1 방향으로 연장되는 예비 하부 전극층 및 상기 예비 하부 전극층을 상호 분리하는 예비 층간 절연막을 형성하는 단계;
    상기 예비 층간 절연막 상에서, 각각 상기 제1 방향과 상이한 제2 방향으로 연장되는 제1 마스크 패턴 및 상기 제1 마스크 패턴의 양 측면상에 형성된 스페이서 패턴을 이용하여 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴으로 상기 예비 층간 절연막 및 노출된 상기 예비 하부 전극층을 식각하여 스토리지 소자 구조체를 형성하는 단계; 및
    상기 스토리지 소자 구조체로부터 하부 전극층, 상변화 물질층, 및 상부 전극층이 순차적으로 적층되는 스토리지 소자를 형성하는 단계;
    를 포함하는 상변화 메모리 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 스토리지 소자 구조체는,
    상기 예비 하부 전극층 및 상기 제2 마스크 패턴 잔류물을 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  3. 제2 항에 있어서, 상기 스토리지 소자를 형성하는 단계는,
    인접한 상기 스토리지 소자 구조체를 상호 분리하는 제3 층간 절연막을 형성하는 단계;
    상기 스토리지 소자 구조체에서 상기 제2 마스크 패턴 잔류물을 제거하는 단계;
    상기 스토리 소자 구조체에서 상기 예비 하부 전극층의 일부를 제거하고, 상기 예비 하부 전극층의 나머지를 상기 하부 전극층으로 형성하는 단계;
    상기 하부 전극층 상에 상기 상변화 물질층을 형성하는 단계; 및
    상기 상변화 물질층 상에 상기 상부 전극층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  4. 제3 항에 있어서, 상기 상변화 물질층은,
    적어도 하나의 도펀트가 첨가되는 상변화 물질로 이루어지는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 예비 하부 전극층은,
    상기 예비 하부 전극층의 하부의 폭이 상기 예비 하부 전극층의 상부의 폭보다 큰 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  6. 제5 항에 있어서, 상기 예비 하부 전극층은,
    상기 'L'자 형상인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 예비 하부 전극층 및 상기 예비 층간 절연막을 형성하는 단계는,
    상기 제1 층간 절연막 상에 예비 층간 절연 물질층을 형성하는 단계;
    상기 예비 층간 절연 물질층에 상기 제1 방향으로 연장되는 트렌치(trench)를 형성하여 층간 절연 물질 패턴을 형성하는 단계;
    상기 트렌치의 각 측벽면 상에 상기 예비 하부 전극층을 형성하는 단계; 및
    인접한 상기 예비 하부 전극층 사이의 간격을 채워 상기 예비 층간 절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  8. 제1 항에 있어서, 상기 스토리지 구조체를 형성하는 단계는,
    상기 예비 층간 절연막 상에, 마스크 물질층을 형성하는 단계;
    상기 마스크 물질층 상에, 제1 물질층을 형성하는 단계;
    상기 제1 물질층 상에, 상기 제2 방향으로 연장되는 포토 레지스트 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴을 식각 마스크로 상기 제1 물질층을 식각하여 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴의 각 측벽 상에 상기 스페이서 패턴을 형성하는 단계;
    상기 제1 마스크 패턴 및 상기 스페이서 패턴을 식각 마스크로 상기 마스크 물질층을 식각하여 상기 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 식각 마스크로 상기 예비 층간 절연막을 식각하고, 상기 제2 마스크 패턴의 일부를 식각하여 상기 스토리지 소자 구조체를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 층간 절연막 상에, 상기 액세스 소자와 전기적으로 연결되는 콘택 플러그를 구비하는 제2 층간 절연막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  10. 제1 항에 있어서,
    상기 스토리지 소자 상에, 상기 상부 전극층과 연결되는 비트 라인 콘택 플러그 및 상기 비트 라인 콘택 플러그를 상호 분리하는 제4 층간 절연막을 형성하는 단계; 및
    상기 제4 층간 절연층 상에, 상기 제2 방향으로 상기 비트 라인 콘택 플러그에 전기적으로 연결되는 비트 라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
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