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CN101552282B - 相变存储器件及其制造方法 - Google Patents

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CN101552282B CN200910132603.6A CN200910132603A CN101552282B CN 101552282 B CN101552282 B CN 101552282B CN 200910132603 A CN200910132603 A CN 200910132603A CN 101552282 B CN101552282 B CN 101552282B
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Abstract

本发明涉及相变存储器及其制造方法。一种相变存储器件包括下部电极以及共用所述下部电极的至少两个相变存储单元。另一种相变存储器件包括加热层，所述加热层具有较小的与相变材料层的接触面积以及较大的与PN二极管结构的接触面积。

Description

相变存储器件及其制造方法
相关申请
本申请要求2008年4月4日提交的韩国专利申请No.10-2008-0031473的优先权，其全文通过引用的方式并入本文中。
技术领域
本发明内容涉及非易失性存储器件，且更特定涉及使用相变材料的相变非易失性存储器件及其制造方法。
背景技术
近来，已提出相变随机存取存储(PRAM)器件作为非易失性半导体存储器件。相变存储器件的单位存储单元使用相变材料作为数据储存介质。相变材料根据供应至其的热而具有两种稳定相(例如，非晶相和晶相)。已知的相变材料有Ge-Sb-Te(GST)化合物，其为锗(Ge)、锑(Sb)和碲(Te)的混合物。
如果在接近相变材料的熔融温度(Tm)的温度下将相变材料加热短时间且接着快速冷却，则相变材料从晶相变至非晶相。与之相反，如果在低于熔融温度的结晶温度下将相变材料加热长时间，接着慢慢冷却，则相变材料从非晶相变至晶相。相变材料在非晶相下比在晶相下具有更高的电阻率。因此，储存于相变存储单元中的数据是逻辑″1″还是逻辑″0″可通过检测流经相变材料的电流来判定。
供应热以实现相变材料中的相变。例如，将电流供应至与相变材料连接的电极，使得由电极产生热且将热供应至相变材料。由供应至相变材料的热所导致的温度随所供应电流而变化。
因此，高集成相变存储器件的开发中最重要因素之一为向与相变材料连接的电极供应足够电流，即操作电流(例如，程序(写入)电流或擦除电流)。为此目的，已提出一种方法以使用PN二极管作为相变存储器件的开关元件。与金属氧化物半导体(MOS)晶体管或双极晶体管相比，PN二极管允许相变存储器件的较高集成比率且增大操作电流。
图1A为使用PN二极管的已知相变存储器件的示意平面图。图1B为沿着图1A的线X-X′截取的相变存储器件的横截面图。
参看图1A和图1B，已知的相变存储器件包括：具有器件隔离区域(未标示)和有源区12的衬底11；在衬底11的有源区12上，具有包括N型硅层13A和P型硅层13B的叠层的PN二极管结构的下部电极13；覆盖下部电极13且掩埋加热层15的绝缘层14；布置在绝缘层14上以接触加热层15的相变材料层16；以及布置在相变材料层16上的上部电极17。加热层15为塞状，且在相变材料层16中形成与加热层15接触的半球形的程序区域18。
为了相变存储器件的高集成度和低功率消耗，希望减小相变存储器件的尺寸。但是，需要足够高的操作电流，因为应产生高温热以改变相变材料层16的相。因此，在减小控制操作电流的下部电极13的尺寸(即，PN二极管的尺寸)方面存在限制。
因此，已提出一种方法以通过减小加热层15的尺寸来减小加热层15与相变材料层16之间的接触面积从而减小具有上述结构的相变存储器件的操作电流。此方法甚至可在操作电流减小的情况下产生高温热，因为加热层15的电阻随着相变材料层16与加热层15之间的接触面积的减小而增加。
然而，已知方法使用昂贵的精细图案化技术(例如，使用ArF曝光源的光刻工艺)来形成加热层15。此使相变存储器件的制造成本增加。此外，精细图案化技术具有难以增加相变存储器件的集成比率的限制。
发明内容
根据一个或多个实施方案，一种相变存储器件包括：下部电极；和共用该下部电极的至少两个相变存储单元。
根据一个或多个实施方案，一种制造相变存储器件的方法包括：形成包括PN二极管结构的下部电极，该PN二极管结构包括N型导电层与P型导电层的结；在P型导电层和N型导电层中的位于上部的一个上形成多个加热元件；选择性地蚀刻在加热元件之间的P型导电层和N型导电层中的位于上部的一个；在每一个加热元件上形成分离的相变材料层；以及在每一个相变材料层上形成分离的上部电极。
根据一个或多个实施方案，一种制造相变存储器件的方法包括：在衬底的有源区上形成包括PN二极管结构的下部电极；在PN二极管结构上形成加热层；在加热层上形成相变材料层；以及在相变材料层上形成上部电极；其中相变材料层与加热层之间的接触面积形成为小于加热层与PN二极管结构之间的接触面积。
根据一个或多个实施方案，一种相变存储器件包括：衬底，其上具有有源区；在衬底有源区上的包含PN二极管结构的下部电极；在PN二极管结构上的加热层；在加热层上的相变材料层；以及在相变材料层上的上部电极；其中相变材料层与加热层之间的接触面积小于加热层与PN二极管结构之间的接触面积。
附图说明
通过举例而非限制地结合附图说明各种实施方案，其中相同的附图标记表示相同的元部件。
图1A为使用PN二极管的已知相变存储器件的示意平面图。
图1B为沿着图1A的线X-X′截取的相变存储器件的横截面图。
图2A为根据第一实施方案的相变存储器件的示意平面图。
图2B为沿着图2A的线X-X′截取的相变存储的横截面图。
图3A至图3C为说明制造根据第一实施方案的相变存储器件的方法的示意图。
图4A为根据第二实施方案的相变存储器件的示意平面图。
图4B为沿着图4A的线A-A′截取的相变存储器件的横截面图。
图4C为沿着图4A的线B-B′截取的相变存储器件的横截面图。
图5A至图5C为表示已知相变存储器件的相变材料层与加热层之间的接触面积、根据第一实施方案的相变存储器件的相变材料层与加热层之间的接触面积以及根据第二实施方案的相变存储器件的相变材料层与加热层之间的接触面积之间的比较的示意平面图。
图6A为根据第三实施方案的相变存储器件的示意平面图。
图6B为沿着图6A的线X-X′截取的相变存储器件的横截面图
图7A至图7H为说明制造根据第三实施方案的相变存储器件的方法的示意图。
图8A为根据第四实施方案的相变存储器件的示意平面图。
图8B为沿着图8A的线A-A′截取的相变存储器件的横截面图。
图8C为沿着图8A的线B-B′截取的相变存储器件的横截面图。
图9为用于描述根据第三实施方案和第四实施方案的相变存储器件的操作原理的透视图。
具体实施方式
在附图中，为说明的清晰起见，将层和区域的尺寸放大。还应理解，当将层(或膜)称为位于另一层或衬底″上″时，该层(或膜)可直接位于所述另一层或衬底上，或亦可存在介入层。此外，应理解，当将层称为位于另一层″下″时，该层可直接位于所述另一层下，或也可存在一个或多个介入层。另外，还应理解，当将层称为在两个层″之间″时，该层可为所述两个层之间的唯一层，或可存在一个或多个介入层。
图2A为根据第一实施方案的相变存储器件的示意平面图。图2B为沿着图2A的线X-X′截取的相变存储的横截面图。
参看图2A及图2B，根据第一实施方案的相变存储器件包括：具有器件隔离区域(未标示)和有源区22的衬底21；覆盖衬底21的第一绝缘层24；布置在衬底21的有源区22上和在第一绝缘层24中且具有PN二极管结构的下部电极23；布置在第一绝缘层24中的下部电极23上的加热层25；埋入加热层25中的第二绝缘层28；布置为覆盖加热层25的相变材料层26；以及布置在相变材料层26上的上部电极27。在此，附图标记29表示布置在相变材料层26中的程序区域。
衬底21可为硅(Si)衬底。
有源区22可形成为棒型或线型。例如，有源区22可以是通过以杂质掺杂硅衬底而形成的杂质层。在一些实施方案中，有源层22由利用诸如磷(P)或砷(As)的N型杂质掺杂的N型杂质层形成。这是为了减小下部电极23(即，PN二极管)与用作字线和位线中之一的有源区22之间的势垒，从而增加下部电极23与有源区22之间的电导率。在此，将在有源区22之外的衬底21的其余区域称为器件隔离区域。
下部电极23具有PN二极管结构，其包括布置在衬底21的有源区22上的N型导电层23A与布置在N型导电层23A上的P型导电层23B的结。N型导电层23A和P型导电层23B可为硅层，且该硅层可包括多晶硅(多晶-Si)层和/或外延硅层。例如，N型导电层23A可为以N型杂质掺杂的N型硅层，P型导电层23B可为以P型杂质掺杂的P型硅层。N型杂质可为磷(P)或砷(As)，P型杂质可为硼(B)。
在一些实施方案中，以N型导电层23A的杂质掺杂浓度低于P型导电层23B的杂质掺杂浓度的方式形成下部电极23。其原因在于，如果N型导电层23A的杂质掺杂浓度高于P型导电层23B的杂质掺杂浓度，则N型导电层23A与P型导电层23B之间的势垒变低。如果N型导电层23A与P型导电层23B之间的势垒低，则PN二极管的阈值电压变低，并由此可在待用模式(stand-by mode)下通过字线(即，有源区)的高电压而将数据写入不合需要的相变存储单元中。可通过增加PN二极管的阈值电压来避免或至少减少此问题，通过以N型导电层23A的杂质掺杂浓度低于P型导电层23B的杂质掺杂浓度的方式形成下部电极23来增加PN二极管的阈值电压。
加热层25和上部电极27可由金属材料或金属化合物材料形成。金属材料可为钛(Ti)、钨(W)、铜(Cu)或铝(Al)。金属化合物材料可为氮化钛(TiN)、氮化钨(WN)、氮化钛铝(TiAlN)或钛钨(TiW)。
而且，可根据加热层25的沉积厚度来控制相变材料层26与加热层25之间的接触面积。因此，可根据加热层25的沉积厚度来控制相变存储器件的操作电流。作为参考，一种已知的方法通过经由图案化的蚀刻工艺来控制塞型加热层15的大小，从而使得难以减小相变材料层16与塞型加热层15之间的接触面积。然而，根据第一实施方案可通过控制加热层25的沉积厚度(不通过经由图案化的蚀刻工艺，而是通过生长/沉积工艺)来控制相变材料层26与加热层25之间的接触面积，从而使得可以较容易地控制相变材料层26与加热层25之间的接触面积。
相变材料层26可由硫属元素化合物形成。用于相变材料层26的硫属元素化合物包括下列物质中的至少一种：锗-锑-碲(Ge-Sb-Te)、砷-锑-碲(As-Sb-Te)、锶-锑-碲(Sn-Sb-Te)、锶-铟-锑-碲(Sn-In-Sb-Te)、砷-锗-锑-碲(As-Ge-Sb-Te)、5A族元素(包括钽(Ta)、铌(Nb)和钒(V))-锑-碲(5A族元素-Sb-Te)、6A族元素(包括钨(W)、钼(Mo)和铬(Cr))-锑-碲(6A族元素-Sb-Te)、5A族元素-锑-硒(5A族元素-Sb-Se)和6A族元素-锑-硒(6A族元素-Sb-Se)。在一些实施方案中，相变材料层26由Ge-Sb-Te(GST)化合物形成。
第一绝缘层24和第二绝缘层28可由选自氧化物层、氮化物层、氧氮化物层以及其堆叠结构(叠层)中的至少一种形成。氧化物层可包括氧化硅(SiO2)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、原硅酸四乙酯(TEOS)、未掺杂的硅酸盐玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂介电质(SOD)。氮化物层可包括氮化硅(Si3N4)。氧氮化物层可包括氧氮化硅(SiON)。
在图2B中具体说明的结构中，在根据第一实施方案的相变存储器件中加热层25形成为杯形，从而使得可减小相变材料层26与加热层25之间的接触面积，接触面积在具体所示的结构中呈环形形状。因此，可显著减小程序区域29的大小，从而使得可减少必须供应至程序区域29的热。应注意，不排除其它配置。例如，加热层25与相变材料层26之间的接触区域未必为环形，或加热层25未必为杯状；相反，加热层可为圆筒形或管状。
而且，如下文中将描述，可通过控制加热层25的沉积厚度来控制相变材料层26与加热层25之间的接触面积。因此，即使未使用昂贵的精细图案化技术，也可减小加热层25与相变材料层26之间的接触面积，由此使得可降低相变存储器件的制造成本。
图3A至图3C为说明制造根据第一实施方案的相变存储器件的方法的示意图。
参看图3A，将杂质离子注入至衬底21中以形成有源区22。杂质可为P型杂质或N型杂质。P型杂质可为硼(B)，N型杂质可为砷(As)或磷(P)。在一些实施方案中，使用N型杂质来实施离子注入工艺。这是为了减小有源区22与待经由后续工艺形成的下部电极23(即，PN二极管)之间的势垒，从而增加有源区22与下部电极23之间的电导率。
蚀刻衬底21的预定区域以形成用于器件隔离的沟槽(未图示)，且用绝缘层填充沟槽以形成器件隔离区域(未图示)。沟槽可形成为线型或棒型，但不排除其它配置。将衬底21的除器件隔离区域以外的其余区域限定为有源区22，并且由于器件隔离区域的线型或棒型导致有源区22具有线型或棒型。
在衬底21的有源区22上形成具有PN二极管结构的下部电极23。具有PN二极管结构的下部电极23可由依次堆叠在衬底21的有源区22上的N型导电层23A和P型导电层23B的堆叠结构形成。在一些实施方案中，以N型导电层23A的杂质掺杂浓度低于P型导电层23B的杂质掺杂浓度的方式形成下部电极23。其原因在于，如果N型导电层23A的杂质掺杂浓度低于P型导电层23B的杂质掺杂浓度，则N型导电层23A与P型导电层23B之间的势垒可增加，从而增加PN二极管的阈值电压。作为参考，PN二极管的高阈值电压可防止PN二极管的噪声导致的故障。
N型导电层23A和及P型导电层23B可由硅层形成，该硅层可包括多晶硅层或外延硅层。例如，N型导电层23A可由以N型杂质掺杂的N型硅层形成，P型导电层23B可由以P型杂质掺杂的P型硅层形成。
例如，可通过在经由化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺形成多晶硅层期间原位离子注入P型杂质或通过在形成多晶硅层之后离子注入P型杂质来形成P型硅层。而且，可通过在经由外延生长工艺形成外延硅层期间原位离子注入P型杂质或通过在形成外延硅层之后离子注入P型杂质来形成P型硅层。而且，可通过将P型杂质反掺杂(counter-doping)至N型硅层中来形成P型硅层。
在包括下部电极23的所得结构上形成第一绝缘层24。第一绝缘层24可由选自氧化物层、氮化物层、氧氮化物层及其堆叠结构中的至少一种形成。
在第一绝缘层24上形成光刻胶图案(未图示)。使用光刻胶图案作为蚀刻阻挡，蚀刻第一绝缘层24以形成暴露P型导电层23B的顶部的开口区域30。
开口区域30为其中将经由后续工艺形成加热层的区域。在已知的塞型加热层15的状况下，开口区域必须形成为具有小宽度以减小相变材料层16与加热层15之间的接触面积。因此，已知方法必须通过昂贵的精细图案化技术(例如，使用ArF曝光源的光刻蚀刻工艺)来形成开口区域，从而增加相变存储器件的制造成本。然而，如下文中将描述，甚至无需将开口区域30形成为具有小宽度也可减小相变材料层26与加热层25之间的接触面积。因此，可通过使用不昂贵的图案化技术的蚀刻工艺来形成开口区域30，从而使得可降低相变存储器件的制造成本。
参看图3B，(例如，通过沉积工艺)在包括开口区域30的第一绝缘层24上形成用于加热层的导电层。用于加热层的导电层可由金属材料或金属化合物材料形成。金属材料可为钛(Ti)、钨(W)、铜(Cu)或铝(Al)。金属化合物材料可为氮化钛(TiN)、氮化钨(WN)、氮化钛铝(TiAlN)或钛钨(TiW)。可根据用于加热层的导电层的沉积厚度来控制待经由后续工艺形成的加热层25与相变材料层26之间的接触面积。
在用于加热层的导电层的形成(例如，沉积)完成之后，形成第二绝缘层28以填充开口区域30中的剩余空间。第二绝缘层28可由选自氧化物层、氮化物层、氧氮化物层及其堆叠结构中的至少一种形成。
使第二绝缘层28和用于加热层的导电层平坦化以暴露第一绝缘层24的顶部，由此形成加热层25。可使用化学机械抛光(CMP)工艺或回蚀工艺来实施平坦化过程。
参看图3C，在第一绝缘层24和第二绝缘层28上形成相变材料层26和上部电极27以覆盖加热层25。上部电极27可由与加热层25相同的材料形成。即，上部电极27可由金属材料或金属化合物材料形成。相变材料层26可使用诸如锗-锑-碲(Ge-Sb-Te，GST)化合物的硫属元素化合物来形成。
虽然附图中未示出，但在一些实施方案中，在第一绝缘层24上形成钝化层以覆盖上部电极27，打开钝化层的预定区域以形成互连接触孔和互连，由此完成相变存储器件的制造。
在以上描述中，在根据第一实施方案的相变存储器件中加热层25形成为杯形，由此使得可能即使未使用昂贵的精细图案化技术，也减小相变材料层26与加热层25之间的接触面积。因此，可降低相变存储器件的制造成本。
在下文中，将给出根据第二实施方案的相变存储器件及其制造方法的描述，与第一实施方案相比，第二实施方案可进一步减小相变材料层与加热层之间的接触面积。为简单起见，将省略第二实施方案与第一实施方案之间的共同特征的详细描述，以下描述将集中在第一实施方案与第二实施方案之间的差异上。
图4A为根据第二实施方案的相变存储器件的示意平面图。图4B为沿着图4A的线A-A′截取的相变存储器件的横截面图。图4C为沿着图4A的线B-B′截-取的相变存储器件的横截面图。
参看图4A至图4C，根据第二实施方案的相变存储器件包括：具有器件隔离区域(未标示)和有源区32的衬底31、覆盖衬底31的第一绝缘层34、布置在衬底31的有源区32上并在第一绝缘层34中且具有PN二极管结构的下部电极33、布置在第一绝缘层34中的下部电极33上的加热层35、布置为覆盖加热层35的一部分的相变材料层36以及布置在相变材料层36上的上部电极37。加热层35可形成为杯型35A或塞型35B。如果加热层35形成为杯型35A，则相变存储器件可进一步包括埋入加热层35A中的第二绝缘层38。附图标记39表示布置在相变材料层36中的程序区域。
在以上描述中，在根据第二实施方案的相变存储器件中，布置相变材料层36以仅接触加热层35的暴露的顶部的一部分，由此使得可进一步减小加热层35与相变材料层36之间的接触面积，如下面将参考图5A至图5C所描述。
图5A至图5C为展示已知相变存储器件(参见图5A)的相变材料层与加热层之间的接触面积、根据第一实施方案的相变存储器件(参见图5B)的相变材料层与加热层之间的接触面积以及根据第二实施方案的相变存储器件(参见图5C)的相变材料层与加热层之间的接触面积间的比较的示意平面图。
参看图5A至图5C，可见，根据第一实施方案的相变材料层26与杯型加热层25之间的接触面积A2小于相变材料层16与已知的塞型加热层15之间的接触面积A1(A1＞A2)。
还可看出，根据第二实施方案的相变材料层36与塞型加热层35B之间的接触面积A3小于相变材料层16与已知的塞型加热层15之间的接触面积A1(A1＞A3)。还可以看出，根据第二实施方案的相变材料层36与杯型加热层35A之间的接触面积A4显著小于相变材料层16与已知的塞型加热层15之间的接触面积A1(A1＞A4)。
也可看出，根据第二实施方案的相变材料层36与杯型加热层35A之间的接触面积A4小于根据第一实施方案的相变材料层26与杯型加热层25之间的接触面积A2(A2＞A4)。
在以上描述中，在根据第二实施方案的相变存储器件中，相变材料层36布置为仅覆盖加热层35的暴露的顶部的一部分而非全部，由此使得与第一实施方案相比可进一步减小加热层35与相变材料层36之间的接触面积。因此，可进一步减小相变存储器件的操作电流。
可以容易地由已参考图3A至图3C描述的制造根据第一实施方案的相变存储器件的方法导出制造根据第二实施方案的相变存储器件的方法，因此，为简明起见，将省略后一方法的详细描述。
在下文中，将给出根据第三实施方案和第四实施方案的相变存储器件及其制造方法的描述，所述实施方案可减小加热层与相变材料层之间的接触面积，由此使得可提供高集成度的相变存储器件，同时减小器件的操作电流。为此目的，根据第三实施方案和第四实施方案的相变存储器件以两个相变存储单元共用一个下部电极的方式来配置。下部电极包括PN二极管，且每一相变存储单元包括加热层、相变材料层和上部电极。为便利起见，将省略第三/第四实施方案与第一/第二实施方案之间的共同特征的详细描述，以下描述将集中在实施方案之间的差异上。
图6A为根据第三实施方案的相变存储器件的示意平面图。图6B为沿着图6A的线X-X′截取的相变存储器件的横截面图。
参看图6A及图6B，根据第三实施方案的相变存储器件包括：具有器件隔离区域(未标示)和有源区42的衬底41、覆盖衬底41的第一绝缘层44、布置在有源区42上且具有共用区域和两个隔离区域的下部电极43以及各自布置在下部电极43的隔离区域之一上的两个相变存储单元53。每一个相变存储单元53包括：布置在下部电极43的相应隔离区域上的加热层45、布置为覆盖加热层45的相变材料层46以及布置在相变材料层46上的上部电极47。相变存储器件还可包括埋入在下部电极43的隔离区域与加热层45之间的第二绝缘层48。附图标记49表示布置在相变材料层46中的程序区域。
下部电极43中的共用区域由N型导电层43A形成，下部电极43中的隔离区域由N型导电层43A与P型导电区域43B的结所形成。即，下部电极43包括多个(至少两个)PN二极管，PN二极管中的每一个具有在相应隔离区域中的N型导电层43A与P型导电层43B的结，且多个(至少两个)相变存储单元53共用N型导电层43A。P型导电层43B与相应相变存储单元53电连接。
加热层45可具有塞形或杯形。然而，不排除其它配置。
在以上描述中，在根据第三实施方案的相变存储器件中，两个相变存储单元53共用一个下部电极43，从而使得可显著增加相变存储器件的集成比率。即，与第一实施方案和第二实施方案相比，第三实施方案可使相变存储器件的集成比率增加至两倍或两倍以上。
而且，第三实施方案可增加相变存储器件的集成比率，还可减小相变材料层46与加热层45之间的接触面积，由此使得可减小相变存储器件的所需操作电流，如将参考图7A至图7H在制造根据第三实施方案的相变存储器件的方法的以下描述中所论述。
图7A至图7H为说明制造根据第三实施方案的相变存储器件的方法的示意图。图7A、图7C、图7E及图7G为示意平面图，图7B、图7D、图7F和图7H分别为沿着平面图的线X-X′截取的横截面图。
参看图7A和图7B，将杂质离子注入至衬底41中以形成有源区42。杂质可为P型杂质或N型杂质。P型杂质可为硼(B)，N型杂质可为砷(As)或磷(P)。在一些实施方案中，使用N型杂质来实施离子注入工艺。这是为了减小有源区42与待经由后续工艺形成的下部电极43之间的势垒，从而增加有源区42与下部电极43之间的电导率。
蚀刻衬底41的预定区域以形成用于器件隔离的沟槽(未图示)，且用绝缘层填充沟槽以形成器件隔离区域(未图示)。沟槽可形成为线型或棒型，但不排除其它配置。将在衬底41的除器件隔离区域之外的其余区域限定为有源区42，由于器件隔离区域的线型或棒型导致有源区42具有线型或棒型。
在有源区42上形成具有PN二极管结构的下部电极43。PN二极管结构可由依次堆叠在衬底41的有源区42上的N型导电层43A和P型导电层43B的堆叠结构所形成。在一些实施方案中，以N型导电层43A的杂质掺杂浓度低于P型导电层43B的杂质掺杂浓度的方式形成下部电极43。其原因在于，如果N型导电层43A的杂质掺杂浓度低于P型导电层43B的杂质掺杂浓度，则PN二极管的阈值电压可增加。作为参考，PN二极管的高阈值电压可防止PN二极管的噪声导致的故障。
N型导电层43A和P型导电层43B可由硅层形成，该硅层可包括多晶硅层或外延硅层。例如，N型导电层43A可由以N型杂质掺杂的N型硅层形成，P型导电层43B可由以P型杂质掺杂的P型硅层形成。
例如，可通过在经由化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺形成多晶硅层期间原位离子注入P型杂质或通过在形成多晶硅层之后离子注入P型杂质来形成P型硅层。而且，可通过在经由外延生长工艺形成外延硅层期间原位离子注入P型杂质或通过在形成外延硅层之后离子注入P型杂质来形成P型硅层。另外，可通过将P型杂质反掺杂至N型硅层中来形成P型硅层。
在包括下部电极43的所得结构上形成第一绝缘层44。第一绝缘层44可由选自氧化物层、氮化物层、氧氮化物层及其堆叠结构中的至少一种形成。
在第一绝缘层44上形成光刻胶图案(未图示)。通过使用光刻胶图案作为蚀刻阻挡或屏蔽，蚀刻第一绝缘层44以形成暴露P型导电层43B的顶部的开口区域50。
开口区域50为其中将经由后续工艺形成加热层的区域。在已知的塞型加热层的情况下，开口区域必须形成为具有小宽度以减小相变材料层16与加热层15之间的接触面积。因此，已知的方法通过昂贵的精细图案化技术(例如，使用ArF曝光源的光刻蚀刻工艺)来形成开口区域，从而增加相变存储器件的制造成本。然而，由于加热层45可形成为圆筒形状(如下面本文中将描述)和/或可通过用于隔离下部电极43的后续工艺来减小加热层45的尺寸，因此甚至无需将开口区域50形成为具有小宽度，第三实施方案也可减小相变材料层46与加热层45之间的接触面积。因此，可通过使用不昂贵的图案化技术的蚀刻工艺来形成开口区域50，由此使得可降低相变存储器件的制造成本。
参看图7C和图7D，在包括开口区域50的第一绝缘层44上形成用于加热层的导电层51。用于加热层的导电层51可由金属材料或金属化合物材料形成。金属材料可为钛(Ti)、钨(W)、铜(Cu)或铝(Al)。金属化合物材料可为氮化钛(TiN)、氮化钨(WN)、氮化钛铝(TiAlN)或钛钨(TiW)。可根据加热层的导电层51的沉积厚度来控制待经由后续工艺形成的加热层与相变材料层之间的接触面积。
实施无掩模(毯覆式)蚀刻工艺(例如，回蚀工艺)以使得用于加热层的导电层51仅保持在开口区域50的侧壁上。即，用于加热层的剩余导电层51具有圆筒形状。或者，可稍后在形成隔离区域的过程期间移除用于加热层的导电层51的不需要部分，如下文中所论述。
参看图7E和图7F，在形成用于加热层的导电层51之后，在第一绝缘层44上形成线型光刻胶图案52以暴露开口区域50中的空间的一些或全部。在一些实施方案中，光刻胶图案52可垂直于线型有源区42来形成。保持在开口区域50侧壁上的导电层51的一部分也通过光刻胶图案52而暴露。
通过使用光刻胶图案52作为蚀刻阻挡或掩模，蚀刻暴露的下部电极43的P型导电层43B以及用于加热层的暴露的导电层51，以形成加热层45并且还在下部电极43中形成共用区域和隔离区域。可实施过蚀刻工艺以蚀刻N型导电层43A的一部分，以完全隔离下部电极43的两个隔离区域中的P型导电层43B。
经由以上蚀刻工艺形成包括共用区域以及两个隔离区域的下部电极43。共用区域由在作为蚀刻工艺的结果而获得的扩展开口区域50A底部的N型导电层43A形成，如图7F中所示。两个隔离区域由P型导电层43B的隔离部分以及下层N型导电层43A形成。即，通过以上蚀刻工艺，可形成下部电极43，以使得其包括具有N型导电层43A和P型导电层43B的结的PN二极管对，且PN二极管的N型导电层43A彼此连接。
而且，加热层45可通过以上蚀刻工艺而具有塞状。
可使用干蚀刻工艺或湿蚀刻工艺来实施用于形成加热层45和具有共用区域以及隔离区域的下部电极43的蚀刻工艺。干蚀刻工艺可使用氯气(Cl2)与氩气(Ar)的混合物的等离子体来实施，湿蚀刻工艺可使用硫酸(H2SO4)与过氧化氢(H2O2)的混合物的溶液或氢氧化铵(NH4OH)与过氧化氢(H2O2)的混合物的溶液来实施。
本文中，将通过以上蚀刻工艺而暴露共用区域中的N型导电层43A顶部的开口区域50称为扩展开口区域50A。
参看图7G及图7H，移除光刻胶图案52。可通过剥离(stripping)工艺来移除光刻胶图案52。
形成第二绝缘层48以填充扩展开口区域50A中的空间。第二绝缘层48可由选自氧化物层、氮化物层、氧氮化物层及其堆叠结构中的至少一种形成。
平坦化第二绝缘层48以暴露加热层45和第一绝缘层44的顶部。可使用化学机械抛光(CMP)工艺或回蚀工艺来实施平坦化过程。
在第一绝缘层44和第二绝缘层48上形成相变材料层46和上部电极47以覆盖加热层45。上部电极47可由与加热层45相同的材料形成。即，上部电极47可由金属材料或金属化合物材料形成。相变材料层46可使用诸如锗-锑-碲(Ge-Sb-Te，GST)化合物的硫属元素化合物来形成。
通过以上工艺，可形成相变存储器件，以使得两个相变存储单元53共用一个下部电极43。
虽然图中未示出，但在一些实施方案中，在第一绝缘层44和第二绝缘层48上形成钝化层以覆盖上部电极47，打开钝化层的预定区域以形成互连接触孔以及互连，由此完成相变存储器件的制造。
在以上描述中，形成根据第三实施方案的相变存储器件，以使得多个(至少两个)相变存储单元53共用一个下部电极43，由此使得可显著增加相变存储器件的集成比率。
图8A为根据第四实施方案的相变存储器件的示意平面图。图8B为沿着图8A的线A-A′截取的相变存储器件的横截面图。图8C为沿着图8A的线B-B′截取的相变存储器件的横截面图。
参看图8A至图8C，根据第四实施方案的相变存储器件包括：具有器件隔离区域和有源区62的衬底61、覆盖衬底61的第一绝缘层64、布置在有源区62上且具有共用区域和多个隔离区域的下部电极63以及各自布置在隔离区域之一上的多个相变存储单元71。每一个相变存储单元71包括：布置在相应隔离区域上的加热层65、布置在加热层65上的相变材料层66以及布置在相变材料层66上的上部电极67。相变存储器件还可包括埋入在下部电极63的隔离区域与加热层65之间的第二绝缘层68。附图标记69表示布置在相变材料层66中的程序区域。
下部电极63中的共用区域由N型导电层63A形成，下部电极63中的每一个隔离区域由P型导电区域63B与N型导电层63A的结所形成。即，下部电极63包括多个PN二极管，PN二极管中的每一个具有N型导电层63A与P型导电层63B的结，多个相变存储单元71共用N型导电层63A。P型导电层63B与相应相变存储单元71电连接。
如关于图6A及图6B所论述，加热层65可由杯状加热层65A或塞型加热层65B或圆筒形加热层(未图示)形成。如果加热层65由杯状或圆筒形加热层65A形成，则相变存储器件可进一步包括填充加热层65A中的空间的第三绝缘层70。第三绝缘层70可由与第一绝缘层64和第二绝缘层68相同的材料形成。即，第三绝缘层70可由选自氧化物层、氮化物层、氧氮化物层及其堆叠结构中的至少一种形成。
可形成相变材料层66以覆盖整个加热层65，或可形成相变材料层66以仅覆盖加热层65的一部分，从而进一步减小相变材料层66与加热层65之间的接触面积。
在以上描述中，在根据第四实施方案的相变存储器件中，多个(至少两个)相变存储单元71共用一个下部电极63，从而使得可显著增加相变存储器件的集成比率。即，与第一实施方案和第二实施方案相比，第四实施方案可使相变存储器件的集成比率增加至两倍或两倍以上。
而且，第四实施方案可增加相变存储器件的集成比率并且还可减小相变材料层66与加热层65之间的接触面积，由此使得可减小相变存储器件的所需操作电流。
可以容易地由制造根据第一实施方案和/或第二实施方案和/或第三实施方案的相变存储器件的方法导出制造根据第四实施方案的相变存储器件的方法，因此为简明起见，将省略后一方法的详细描述。
在根据第三实施方案和第四实施方案的相变存储器件中，虽然两个或两个以上相邻相变存储单元(即，包括加热层、相变材料层和上部电极的结构)共用一个下部电极，但相变存储单元彼此不干扰。将参考图9对此进行描述。
图9为用于描述根据第三实施方案和第四实施方案的相变存储器件的操作原理的透视图。图9说明根据第三实施方案的相变存储器件，且假设有源区42用作字线和上部电极47用作位线，但有源区42与上部电极47的角色可颠倒。
参看图9，将字线信号(例如，第一电压)施加至有源区42且同时将位线信号(例如，第二电压)施加至第一上部电极47A，以将数据写入第一单位单元的相变材料层46A中。如果第二电压高于第一电压，则第一单位单元的下部电极43(即，第一PN二极管)具有正向状态，因此，操作电流自第一上部电极47A流至有源区42。就此而言，由操作电流在加热层45处产生热，且第一单位单元的相变材料层46A根据所产生的热的强度和持续时间而变为非晶相或晶相中的一种。
因为第一单位单元与第二单位单元共用下部电极43的N型导电层43A(即，因为第一单位单元与第二单位单元彼此电连接)，所以施加至第一单位单元的操作电流可通过N型导电层43A流至第二单位单元。然而，操作电流不能流至第二上部电极47B以改变第二单位单元的相变材料层46B。其原因在于，施加至第一单位单元的操作电流在第二单位单元的下部电极43中为反向状态。即，因为反向偏压被施加至第二PN二极管，所以操作电流不能在第二单位单元中流动。
总之，尽管在根据第三和第四实施方案的相变存储器件中两个或两个以上相邻相变存储单元共用一个下部电极，但存储单元彼此不干扰。
如上所述，在相变存储器件中形成加热层，使得可有效地减小相变材料层与加热层之间的接触面积。
而且，在一些实施方案中，形成相变材料层以仅覆盖加热层的一部分，由此使得可进一步减小相变材料层与加热层之间的接触面积。
因此，可无需使用昂贵的精细图案化技术而减小相变材料层与加热层之间的接触面积(虽然在需要时在一些实施方案中仍可使用此技术)，由此使得可降低相变存储器件的制造成本。
而且，两个或两个以上相变存储单元可共用一个下部电极，由此使得可显著增加相变存储器件的集成比率。
因此，可减小相变存储器件的所需操作电流而同时增加相变存储器件的集成比率。
尽管已描述了特定实施方案，但对本领域技术人员而言显而易见的是，可做出各种改变和修改。

Claims (17)

1.一种相变存储器件，包括：
下部电极，其包括共用区域和至少两个隔离区域，其中所述下部电极形成在用作字线和位线中之一的有源区上；和
共用所述下部电极的至少两个相变存储单元，其中所述下部电极包括PN二极管结构，所述PN二极管结构包括N型导电层与P型导电层的结，所述下部电极中的所述共用区域由所述N型导电层形成，并且所述隔离区域包括所述P型导电层，每一个所述至少两个隔离区域中的所述P型导电层与另一隔离区域中的所述P型导电层隔离，并且至少两个相变存储单元共用所述N型导电层，
其中所述P型导电层布置在所述N型导电层上。
2.根据权利要求1的相变存储器件，其中每一个所述相变存储单元包括：
加热层，其布置在所述相应隔离区域上；
相变材料层，其布置在所述加热层上；和
上部电极，其布置在所述相变材料层上。
3.根据权利要求2的相变存储器件，其中所述加热层形成为塞型、杯型和圆筒型中的一种。
4.根据权利要求3的相变存储器件，其中所述相变材料层仅覆盖所述加热层的一部分。
5.根据权利要求1的相变存储器件，其中所述N型导电层和所述P型导电层中的每一个均包括硅层。
6.一种制造相变存储器件的方法，所述方法包括：
在用作字线和位线中之一的有源区上形成包括PN二极管结构的下部电极，所述PN二极管结构包括N型导电层与P型导电层的结；
在所述P型导电层上形成多个加热元件；
选择性地蚀刻在所述加热元件之间的所述N型导电层的上部和所述P型导电层以形成至少两个分离的P型导电层；
在所述加热元件中的每一个上形成分离的相变材料层；和
在每一个相变材料层上形成分离的上部电极，
其中每个相变材料层共用所述N型导电层，
其中所述P型导电层与所述每个相变材料层电连接，
其中所述P型导电层布置在所述N型导电层上。
7.根据权利要求6的方法，其中将每一个加热元件形成为塞型、杯型或圆筒型。
8.根据权利要求7的方法，其中通过以下步骤将所述加热元件形成为所述塞型：
形成具有开口区域的绝缘层，所述开口区域暴露所述P型导电层的顶部；和
用导电材料填充所述开口区域以获得所述加热元件。
9.根据权利要求7的方法，其中通过以下步骤将所述加热元件形成为所述杯型：
形成具有开口区域的绝缘层，所述开口区域暴露所述P型导电层的顶部；
在包括所述开口区域的所述绝缘层上形成导电层；和
移除在所述开口区域外的所述导电层。
10.根据权利要求7的方法，其中形成所述相变材料层以仅仅覆盖所述相应加热元件的一部分。
11.根据权利要求6的方法，其中所述N型导电层和所述P型导电层中的每一个均由硅层形成。
12.一种制造相变存储器件的方法，所述方法包括：
在衬底的用作字线和位线中之一的有源区上形成包括PN二极管结构的下部电极，所述PN二极管结构包括N型导电层和P型导电层的结；
在所述P型导电层上形成加热层；
在所述加热层上形成相变材料层；和
在所述相变材料层上形成上部电极；
其中所述相变材料层与所述加热层之间的接触面积形成为小于所述加热层与所述P型导电层之间的接触面积，
其中所述P型导电层彼此分离，并且所述相变材料层共用所述N型导电层，
其中所述P型导电层与所述每个相变材料层电连接，
其中所述P型导电层布置在所述N型导电层上。
13.根据权利要求12的方法，其中通过以下步骤将所述加热层形成为具有杯形：
形成具有开口区域的绝缘层，所述开口区域暴露所述P型导电层的顶部；
在包括所述开口区域的所述绝缘层上沉积预定厚度的导电层；和
移除在所述开口区域外的所述导电层，同时在所述开口区域中保留具有所述预定厚度的所述导电层。
14.根据权利要求12的方法，其中所述加热层在所述P型导电层上形成以具有暴露的顶表面，所述相变材料层形成为仅仅与所述加热层的所述暴露的顶表面的一部分电接触。
15.一种相变存储器件，包括：
衬底，其上具有用作字线和位线中之一的有源区；
在所述衬底的所述有源区上的包含PN二极管结构的下部电极，所述PN二极管结构包括N型导电层和P型导电层的结；
所述PN二极管结构上的加热层；
在所述加热层上的相变材料层；和
在所述相变材料层上的上部电极；
其中所述相变材料层与所述加热层之间的接触面积小于所述加热层与所述PN二极管结构之间的接触面积，
其中所述P型导电层彼此分离，并且所述相变材料层共用所述N型导电层，
其中所述P型导电层与所述每个相变材料层电连接，
其中所述P型导电层布置在所述N型导电层上。
16.根据权利要求15的器件，其中所述加热层具有杯形。
17.根据权利要求15的器件，其中所述相变材料层仅与所述加热层的顶表面的一部分电接触。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376882B (zh) * 2010-08-19 2013-07-17 中芯国际集成电路制造(上海)有限公司 环状电极形成方法
CN102544363A (zh) * 2010-12-29 2012-07-04 中芯国际集成电路制造(上海)有限公司 相变存储器底电极结构的制备方法
CN102148329B (zh) * 2011-01-24 2013-11-27 中国科学院上海微系统与信息技术研究所 一种电阻转换存储器结构及其制造方法
CN102185104A (zh) * 2011-04-12 2011-09-14 中国科学院上海微系统与信息技术研究所 多层堆叠电阻转换存储器结构
CN102800805B (zh) * 2011-05-25 2014-12-24 中芯国际集成电路制造(上海)有限公司 相变存储单元及其形成方法
JP2012248814A (ja) * 2011-05-31 2012-12-13 Toshiba Corp 半導体装置およびその製造方法
KR101812687B1 (ko) * 2011-06-13 2017-12-27 삼성전자주식회사 가변 저항 메모리 소자의 제조 방법
KR20130102399A (ko) * 2012-03-07 2013-09-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20130142520A (ko) * 2012-06-19 2013-12-30 에스케이하이닉스 주식회사 저항성 메모리 소자 및 그 제조 방법
KR20140028421A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9660188B2 (en) * 2014-08-28 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Phase change memory structure to reduce leakage from the heating element to the surrounding material
US9865811B2 (en) 2015-02-10 2018-01-09 Eugeniy Troyan Semiconductor memory devices for use in electrically alterable read only memory (ROM) and semiconductor thin film devices (spintrons and spin-orbitrons)
US20160233420A1 (en) * 2015-02-10 2016-08-11 Eugeniy Troyan SEMICONDUCTOR MEMORY DEVICES FOR USE IN ELECTRICALLY ALTERABLE READ ONLY MEMORY (ROM) AND SEMICONDUCTOR THIN FILM DEVICES (SPINTRONS and SPIN-ORBITRONS)
KR102495000B1 (ko) * 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
TWI587454B (zh) * 2016-05-09 2017-06-11 光磊科技股份有限公司 具備記憶元件與選擇器功能之單一記憶胞結構
KR102301774B1 (ko) * 2017-03-31 2021-09-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102375588B1 (ko) * 2017-07-06 2022-03-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11038101B2 (en) 2017-11-21 2021-06-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having a phase change memory device
JP6487090B1 (ja) * 2018-03-19 2019-03-20 株式会社東芝 不揮発性記憶装置及びその製造方法
KR102595902B1 (ko) * 2018-08-23 2023-10-30 삼성전자주식회사 저항성 메모리 소자
KR102574973B1 (ko) 2018-09-17 2023-09-06 에스케이하이닉스 주식회사 P-형 분리 구조를 갖는 이미지 센서
CN110767801B (zh) * 2019-09-24 2021-09-14 华中科技大学 纳米级相变存储器单元的垂直电极配置结构的加工方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750091B1 (en) * 1996-03-01 2004-06-15 Micron Technology Diode formation method
US6673700B2 (en) * 2001-06-30 2004-01-06 Ovonyx, Inc. Reduced area intersection between electrode and programming element
WO2003073512A1 (en) * 2002-02-22 2003-09-04 Ovonyx, Inc. Single level metal memory cell using chalcogenide cladding
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US6707087B2 (en) * 2002-06-21 2004-03-16 Hewlett-Packard Development Company, L.P. Structure of chalcogenide memory element
JP4167513B2 (ja) * 2003-03-06 2008-10-15 シャープ株式会社 不揮発性半導体記憶装置
TWI277207B (en) 2004-10-08 2007-03-21 Ind Tech Res Inst Multilevel phase-change memory, operating method and manufacture method thereof
KR100612872B1 (ko) * 2004-11-16 2006-08-14 삼성전자주식회사 채널의 물성이 인가전압에 따라 가변적인 트랜지스터와 그제조 및 동작 방법
JP4345676B2 (ja) * 2005-01-12 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
KR100675279B1 (ko) * 2005-04-20 2007-01-26 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들
JP4560818B2 (ja) 2005-07-22 2010-10-13 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP2007115956A (ja) * 2005-10-21 2007-05-10 Toshiba Corp 半導体記憶装置
JP4777820B2 (ja) * 2006-04-20 2011-09-21 エルピーダメモリ株式会社 半導体記憶装置およびその製造方法
US7696077B2 (en) * 2006-07-14 2010-04-13 Micron Technology, Inc. Bottom electrode contacts for semiconductor devices and methods of forming same
WO2008068867A1 (ja) * 2006-12-07 2008-06-12 Renesas Technology Corp. 半導体記憶装置
TWI327374B (en) * 2007-01-10 2010-07-11 Promos Technologies Inc Phase change memory device and method of fabricating the same
KR100911473B1 (ko) * 2007-06-18 2009-08-11 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
KR100881055B1 (ko) * 2007-06-20 2009-01-30 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
US7745812B2 (en) * 2007-06-21 2010-06-29 Qimonda North America Corp. Integrated circuit including vertical diode
KR20090002548A (ko) 2007-07-02 2009-01-09 주식회사 하이닉스반도체 상변화 메모리 장치 및 그 제조방법

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