KR101535653B1 - 상변화 메모리 소자의 제조방법 - Google Patents
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- 230000008859 change Effects 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims description 71
- 239000012782 phase change material Substances 0.000 claims abstract description 66
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 claims abstract description 28
- 150000001786 chalcogen compounds Chemical class 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims description 120
- 239000002184 metal Substances 0.000 claims description 120
- 230000002093 peripheral effect Effects 0.000 claims description 46
- 230000008569 process Effects 0.000 claims description 43
- 230000015654 memory Effects 0.000 claims description 33
- 238000000151 deposition Methods 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 15
- -1 ZrSiN Inorganic materials 0.000 claims description 7
- 229910052718 tin Inorganic materials 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 229910008807 WSiN Inorganic materials 0.000 claims description 3
- 150000004770 chalcogenides Chemical class 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 4
- 229910015345 MOn Inorganic materials 0.000 claims 2
- 229910019794 NbN Inorganic materials 0.000 claims 2
- 229910004491 TaAlN Inorganic materials 0.000 claims 2
- 229910004200 TaSiN Inorganic materials 0.000 claims 2
- 229910010038 TiAl Inorganic materials 0.000 claims 2
- 229910010037 TiAlN Inorganic materials 0.000 claims 2
- 229910010060 TiBN Inorganic materials 0.000 claims 2
- 229910010282 TiON Inorganic materials 0.000 claims 2
- 229910008482 TiSiN Inorganic materials 0.000 claims 2
- 229910008599 TiW Inorganic materials 0.000 claims 2
- 229910052782 aluminium Inorganic materials 0.000 claims 2
- 239000004020 conductor Substances 0.000 claims 2
- 229910052737 gold Inorganic materials 0.000 claims 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims 2
- 229910004166 TaN Inorganic materials 0.000 claims 1
- 229910003071 TaON Inorganic materials 0.000 claims 1
- 238000004381 surface treatment Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 abstract description 25
- 239000010408 film Substances 0.000 description 106
- 239000010409 thin film Substances 0.000 description 40
- 239000012071 phase Substances 0.000 description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000012535 impurity Substances 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 206010010144 Completed suicide Diseases 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910052714 tellurium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- 229910002909 Bi-Te Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- ZXTFQUMXDQLMBY-UHFFFAOYSA-N alumane;molybdenum Chemical compound [AlH3].[Mo] ZXTFQUMXDQLMBY-UHFFFAOYSA-N 0.000 description 1
- RVSGESPTHDDNTH-UHFFFAOYSA-N alumane;tantalum Chemical compound [AlH3].[Ta] RVSGESPTHDDNTH-UHFFFAOYSA-N 0.000 description 1
- DNXNYEBMOSARMM-UHFFFAOYSA-N alumane;zirconium Chemical compound [AlH3].[Zr] DNXNYEBMOSARMM-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- CFJRGWXELQQLSA-UHFFFAOYSA-N azanylidyneniobium Chemical compound [Nb]#N CFJRGWXELQQLSA-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- QDMRQDKMCNPQQH-UHFFFAOYSA-N boranylidynetitanium Chemical compound [B].[Ti] QDMRQDKMCNPQQH-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- UVGLBOPDEUYYCS-UHFFFAOYSA-N silicon zirconium Chemical compound [Si].[Zr] UVGLBOPDEUYYCS-UHFFFAOYSA-N 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
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Abstract
본 발명은 상변화 메모리 소자의 제조방법에 관한 것으로, 상변화 물질막이 포함된 기판을 제공하고, 상기 기판 상에 상기 상변화 물질막을 덮는 절연막을 형성하고, 상기 절연막을 패터닝하여 상기 상변화 물질막을 노출시키는 콘택홀을 형성하고, 상기 콘택홀의 일부를 채우는 상기 상부전극을 형성하고, 상기 콘택홀의 나머지 일부를 채우며 상기 상부전극과 자기정렬된 상기 비트라인을 형성하는 것을 특징으로 한다.
반도체, 상변화 메모리 소자(PRAM), 칼코겐 화합물, 스트랩핑
Description
본 발명은 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 상변화 물질막을 이용한 상변화 메모리 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화되면서 메모리 셀의 개수는 많아지고 메모리 셀의 크기는 작아지고 있다. 이에 따라 메모리 셀과 연결되는 워드라인 및 비트라인들의 길이 및 개수는 증가하고 있다. 이와 같은 워드라인 및 비트라인의 길이 및 개수 증가는 워드라인 및 비트라인 커패시턴스의 증가로 이어져 반도체 메모리 소자의 고속화 및 저전력화의 한계를 가져오게 되었다.
반도체 메모리 소자의 고성능화 및 저전력화의 방향으로서 휘발성인 디램(DRAM)과 같은 반도체 메모리 소자와 달리 리프레쉬 동작이 필요 없는 차세대 메모리 소자의 개발을 들 수 있다. 이러한 차세대 메모리 장치의 한 예로 상변화(phase change) 물질을 이용한 피램(PRAM)이 있다. 여기서, 상변화 물질이란 온도 변화에 따라 상(phase)이 변화됨으로 인하여 저항이 변화하는 칼코겐 화합물(chalcogenide)과 같은 물질을 말하여, 일반적으로 게르마늄(Ge), 안티몬(Sb) 및 텔륨(Te)의 합금이 이용된다.
상변화 물질은 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또는 결정화(crystalline) 상태로 빠르게 변화될 수 있는 성질 때문에 반도체 메모리 소자에 유용하게 이용될 수 있다. 즉, 상변화 물질은 비정질 상태에서는 고저항 상태가 되고 결정화 상태에서는 저저항 상태가 되기 때문에 비정질 상태인 경우를 '리셋(RESET)' 또는 논리 '1'이라고 정의하고, 결정 상태인 경우를 '셋(SET)' 또는 논리 '0'으로 정의하거나 또는 이와 반대로 정의함에 의해 반도체 메모리 소자에 응용될 수 있는 것이다.
본 발명의 목적은 고집적화 및 저전력화 추세에 부응할 수 있는 상변화 메모리 소자의 제조방법을 제공함에 있다. 본 발명의 다른 목적은 공정 단순화를 구현할 수 있는 상변화 메모뢰 소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 상변화 메모리 소자의 제조방법은 상변화 물질막 위에 비트라인 다마신 패턴을 형성하고, 이 다마신 패턴에 상부전극과 비트라인을 자기정렬적으로 형성하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은, 상변화 물질막이 포함된 기판을 제공하고; 상기 상변화 물질막 상에 다마신 패턴을 제공하고; 그리고 상기 다마신 패턴에 상부전극과 비트라인을 제공하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 다마신 패턴을 제공하는 것은 상기 기판 상에 상기 상변화 물질막을 덮는 절연막을 형성하고; 그리고 상기 절연막을 패터닝하여 상기 상변화 물질막을 노출시키는 콘택홀을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 상부전극 및 비트라인을 제공하는 것은 상기 콘택홀의 일부를 채우는 상기 상부전극을 형성하고; 그리고 상기 콘택홀의 나머지 일부를 채우며 상기 상부전극과 자기정렬된 상기 비트라인을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 기판을 제공하는 것은 반도체 기판 상에 워드라인을 형성하고; 상기 반도체 기판 상에 상기 워드라인과 접속되는 선택소자와 하부전극을 순차 형성하고; 상기 하부전극 상에 상기 상변화 물질막을 형성하고; 그리고 상기 반도체 기판 상에 상기 워드라인으로부터 상기 다마신 패턴까지 연장된 하부 금속 스터드를 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 다마신 패턴을 제공하는 것은 상기 콘택홀을 형성하는 것과 동시에 상기 하부 금속 스터드를 노출시키는 워드라인 콘택홀을 형성하는 것을 더 포함할 수 있다.
본 실시예에 있어서, 상기 상부전극 및 비트라인을 형성하는 것은 상기 워드라인 콘택홀의 일부를 채워 상기 하부 금속 스터드와 접속되는 중간 금속 스터드를 상기 상부전극과 동시에 형성하고; 그리고 상기 워드라인 콘택홀의 나머지 일부를 채워 상기 중간 금속 스터드와 접속되는 상부 금속 스터드를 상기 비트라인과 동시에 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 상변화 메모리 소자의 제조방법은, 반도체 기판에 워드라인을 형성하고; 상기 반도체 기판 상에 제1 절연막을 형성하고; 상기 제1 절연막을 관통하여 상기 워드라인과 전기적으로 연결되는 다이오드와 하부전극과 상변화 물질막을 순차 형성하고; 상기 제1 절연막을 관통하여 상기 워드라인과 전기적으로 연결되는 하부 금속 스터드를 형성하고; 상기 제1 절연막 상에 제2 절연막을 형성하고; 상기 제2 절연막을 패터닝하여 상기 상변화 물질막을 노출시키는 제1 콘택홀과 상기 하부 금속 스터드를 노출시키는 제 2 콘택홀을 형성하고; 상기 제1 콘택홀 내에 상기 상변화 물질과 전기적으로 연결되는 상부전극과 비트라인을 자기정렬적으로 형성하고; 그리고 상기 제2 콘택홀 내에 상기 하부 금속 스터드와 전기적으로 연결되는 중간 금속 스터드와 상부 금속 스터드를 자기정렬적으로 형성하는 것을 포함할 수 있다.
본 변형 실시예에 있어서, 상기 비트라인과 상기 상부 금속 스터드는 동시에 형성될 수 있다.
본 변형 실시예에 있어서, 상기 제2 절연막을 형성하기 이전에 상기 제1 절연막 상에 에치 스톱퍼를 형성하는 것을 더 포함할 수 있다.
본 변형 실시예에 있어서, 상기 제1 및 제2 콘택홀을 형성한 이후에 상기 제1 및 제2 콘택홀을 통해 노출된 에치 스톱퍼를 제거하고; 그리고 상기 제1 및 제2 콘택홀을 통해 노출된 상기 상변화 물질막을 세정하고 고주파 계면 처리하는 것을 더 포함할 수 있다.
본 발명에 의하면, 상변화 물질막 위에 비트라인 패턴을 형성하고, 그 패턴에 상부전극을 플러그 형태로 형성한 후, 금속성 박막을 증착하므로써 비트라인을 형성할 수 있게 된다. 이에 따라 1회의 포토 공정으로 상부전극과 비트라인을 자기정렬적으로 형성할 수 있어 고집적화를 이룰 수 있는 효과는 물론 공정 마진을 증대시키고 공정 단순화를 구현할 수 있는 효과가 있다.
이하, 본 발명에 따른 상변화 메모리 소자의 제조방법을 첨부한 도면을 참조 하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(장치 실시예)
도 1은 본 발명의 실시예에 따른 상변화 메모리 소자에 있어서 메모리 셀 어레이의 등가회로도이고, 도 2는 도 1의 등가회로도에 대응하는 메모리 셀 어레이를 도시한 평면도이다.
도 1 및 2를 참조하면, 본 발명의 실시예에 따른 상변화 메모리 소자(100)는 복수개의 비트라인(BL), 복수개의 비트라인(BL)과 대체로 직교하는 복수개의 워드라인(WL), 그리고 비트라인(BL)과 워드라인(WL)이 교차하는 부분에 정의되는 메모리 셀을 포함할 수 있다. 메모리 셀은 메모리 요소로서 가변 저항체(Rp)를 포함할 수 있다. 가변 저항체(Rp)는 그것에 인가되는 신호, 예를 들어 전압 또는 전류와 같은 전기적 신호 또는 광학적 신호 또는 방사선에 의해서 그것의 결정 상태가 가역적으로 변할 수 있는 물질, 예컨대 GST와 같은 상변화 물질막을 포함할 수 있다. 워드라인(WL)은 워드라인 콘택(WLC)을 통해 스트랩핑 워드라인(도 3의 270)과 전기적으로 연결될 수 있다.
가변 저항체(Rp)의 일단은 비트라인(BL)에 연결되고 타단은 선택소자를 통해 워드라인(WL)에 연결될 수 있다. 가변 저항체(Rp)를 선택하기 위한 선택소자로서 다이오드 혹은 트랜지스터 등이 사용될 수 있으며, 선택소자는 이에 한정되는 것은 아니다. 본 발명의 실시예에 의하면, 선택소자로서 다이오드(D)가 채택될 수 있다.
도 3은 본 발명의 실시예에 따른 상변화 메모리 소자를 도시한 단면도로서, 메모리 셀 어레이와 주변회로의 단면을 나타낸다. 본 발명의 실시예에 따른 상변화 메모리 소자에 대한 보다 명확한 이해를 위해서 셀 어레이에서는 워드라인 방향(워드라인이 신장하는 방향) 및 비트라인 방향(비트라인이 신장하는 방향)의 단면 모두가 도시되었다. 예컨대, 도 3에서 좌측은 도 2의 X-X 선을 절개한 워드라인 방향(A)의 단면이고, 중앙은 도 2의 Y-Y 선을 절개한 비트라인 방향(B)의 단면이고, 우측은 주변회로의 단면이다.
도 3을 참조하면, 셀 어레이에서는 반도체 기판(110)에 복수개의 워드라인(130: WL)이 제공될 수 있다. 인접한 워드라인들(130)은 소자분리막(120)에 의해 서로 전기적으로 절연될 수 있다. 반도체 기판(110) 상에는 복수개의 워드라인(130)들과 교차하는 복수개의 비트라인(240: BL)이 제공될 수 있다. 예를 들어 워드라인(130)은 불순물 이온이 도핑된 반도체층 혹은 금속성 박막으로 형성될 수 있고, 비트라인(240)은 금속성 박막으로 형성될 수 있다.
주변회로에서는 소자분리막(120)에 의해 한정된 활성 영역(115) 상에 셀 어레이를 구동하기 위한 소자, 예를 들어 구동 트랜지스터(101)가 제공될 수 있다. 그리고 비트라인(240)에 상응하는 제1 금속 배선(242: M1)이 제공될 수 있다. 이 제1 금속 배선(242)은 금속 콘택(201)을 통해 구동 트랜지스터(101)의 게이트(102) 혹은 소오스/드레인(103)과 전기적으로 연결될 수 있다.
셀 어레이에서는 워드라인(130)과 비트라인(240) 사이에 메모리 기능을 하는 상변화 물질막(190)이 제공될 수 있다. 상변화 물질막(190)은 도 1 및 2에서 보여진 가변 저항체(Rp)에 해당한다. 상변화 물질막(190)은 일례로서 칼코겐 화합물(chalcogenide)로 형성될 수 있고, 칼코겐 화합물은 게르마늄(Ge)과 텔륨(Te) 및 안티몬(Sb)을 포함할 수 있다.
상변화 물질막(190)과 워드라인(130) 사이에는 하부전극(170)과 선택소자(150)가 제공되고, 상변화 물질막(190)과 비트라인(240) 사이에는 상부전극(230)이 제공될 수 있다. 하부전극(170)은 선택소자, 예를 들어 다이오드(150)를 통해 워드라인(130)에 전기적으로 연결되고, 상부전극(230)은 비트라인(240)에 전기적으로 연결될 수 있다. 하부전극(170)과 상부전극(230)은 금속성 박막, 일례로 타이타늄나이트라이드(TiN) 혹은 타이타늄알루미늄나이트라이드(TiAlN) 등으로 형성될 수 있다.
하부전극(170)은 예를 들어 상변화 물질막(190)을 가열하는 히터(heater)로 사용될 수 있다. 하부전극(170)은 상변화 물질막(190)에 대응하여 제공될 수 있다. 예컨대, 복수개의 하부전극(170) 각각은 복수개의 상변화 물질막(190) 각각에 대응하여 제공될 수 있다. 비트라인 방향의 단면(B)에서 볼 수 있는 바와 같이 어느 하나의 상부전극(230)은 비트라인(240) 방향으로 제공된 복수개의 상변화 물질막(190)에 공통으로 접속할 수 있다. 또한, 워드라인 방향의 단면(A)에서 볼 수 있 는 바와 같이 복수개의 상부전극(230) 각각은 복수개의 상변화 물질막(190) 각각에 대응하여 제공될 수 있다. 주변회로에서는 상부전극(230)에 상응하는 금속 배리어막(232)이 제1 금속 배선(242)과 금속 콘택(201) 사이에 제공될 수 있다.
선택소자인 다이오드(150)는 반도체 기판(110) 상에 적층된 N형 반도체층(151) 및 P형 반도체층(152)을 포함할 수 있다. P형 반도체층(152)은 하부전극(170)에 인접하고 N형 반도체층(151)은 워드라인(130)에 인접할 수 있다. 다이오드(150)와 하부전극(170) 사이의 접촉 저항을 감소시키기 위하여 실리사이드층(153)이 더 제공될 수 있다.
셀 어레이에서는 워드라인 콘택(290: WLC)을 통해서 워드라인(130)에 전기적으로 연결된 배선, 이른바 스트랩핑 워드라인(270: SWL)이 비트라인(240) 상부에 제공될 수 있다. 스트랩핑 워드라인(270)은 워드라인(130)의 저항 감소를 위한 것이다. 인접한 워드라인 콘택(290) 사이에는 일정한 갯수의 메모리 셀이 제공될 수 있다. 예를 들어, 인접합 워드라인 콘택(290) 사이에는 다양한 갯수, 예를 들어 8개, 16개 혹은 32개의 메모리 셀이 제공될 수 있다. 스트랩핑 워드라인(270)은 일례로 금속성 박막으로 형성될 수 있다. 워드라인 콘택(290)은 복수개의 금속 스터드(200,235,245), 일례로 하부 금속 스터드(200)와 중간 금속 스터드(235)와 상부 금속 스터드(245)가 적층되어 형성될 수 있다. 워드라인 콘택(290)은 제1 비아(260)를 매개로 스트랩핑 워드라인(270)과 전기적으로 연결될 수 있다.
주변회로에서는 제1 금속 배선(242) 상부에 스트랩핑 워드라인(270)에 상응하는 제2 금속 배선(272: M2)이 제공될 수 있다. 제2 금속 배선(272)은 제2 비 아(261)를 통해 제1 금속 배선(242)과 전기적으로 연결될 수 있다.
본 발명의 실시예에서 다이오드(150), 하부전극(170) 그리고 상변화 물질막(190)은 절연막의 개구부 내에, 예를 들어 콘택홀 내에 한정될 수 있다. 이하에서, 설명의 편의을 위해서 다이오드(150)가 형성된 절연막을 제1 절연막(140), 하부전극(170)이 형성된 절연막을 제2 절연막(160), 그리고 상변화 물질막(190)이 형성된 절연막을 제3 절연막(180)이라고 칭한다. 유사하게, 상부전극(230)과 비트라인(240)과 제1 금속 배선(242)이 형성된 절연막을 제4 절연막(220), 제1 비아(260)와 제2 비아(261)가 형성된 절연막을 제5 절연막(250), 스트랩핑 워드라인(270)과 제2 금속 배선(272)이 형성된 절연막을 제6 절연막(280)이라고 칭하기로 한다.
셀 어레이에서 다이오드(150)는 제1 절연막(140)을 관통하고 워드라인(130)을 노출시키는 제1 콘택홀(145) 내에 제공될 수 있다. 이와 유사하게 하부전극(170)은 제2 절연막(160)을 관통하고 다이오드(150)를 노출시키는 제2 콘택홀(165) 내에 제공될 수 있고, 상변화 물질막(190)은 제3 절연막(180)을 관통하고 하부전극(170)을 노출시키는 제3 콘택홀(185) 내에 제공될 수 있다. 다이오드(150), 하부전극(170) 그리고 상변화 물질막(190)은 절연막 내의 콘택홀 내에 한정되기 때문에 상변화 메모리 소자(100)의 집적도를 향상시킬 수 있고, 아울러 상변화 물질막(190)의 높은 저항의 리셋 상태 혹은 낮은 저항의 셋 상태로 설정하기 위한 쓰기 전류를 낮출 수 있다. 더욱이, 제2 콘택홀(165)의 측면에 절연성 스페이서(172)가 더 제공될 수 있다. 이로 인해, 하부전극(170)과 상변화 물질막(190) 사이의 접촉 면적을 줄일 수 있어 쓰기 전류를 더욱 감소시킬 수 있다.
상부전극(230)과 비트라인(240)은 제3 절연막(180) 상에 금속성 박막을 증착하고 이를 패터닝하는 것에 의해 제공될 수 있다. 이와 다르게 도 4g 및 4h를 참조하여 후술한 바와 같이 제3 절연막(180) 상에 제4 절연막(220)의 증착과 패터닝으로 제4 콘택홀(225)을 형성하고 이를 금속성 박막으로 채우는 공정, 이른바 다마신 공정에 의해 상부전극(230)과 비트라인(240)이 제공될 수 있다. 상기 다마신 공정에 있어서 제3 절연막(180) 상에 에치 스톱퍼(210: etch stopper)가 더 제공될 수 있다.
워드라인 콘택(290)을 구성하는 금속 스터드(200,235,245)는 도 4d를 참조하여 후술한 바와 같이 제1 내지 제3 절연막(140,160,180)을 관통하는 하부 워드라인 콘택홀(205)을 형성한 후 이를 금속성 박막으로 채워 하부 금속 스터드(200)를 형성하는 것과, 그리고 도 4g 및 4h를 참조하여 후술한 바와 같이 제4 절연막(220)을 관통하는 상부 워드라인 콘택홀(226) 내에 중간 및 상부 금속 스터드(235,245)를 형성하는 것에 의해 제공될 수 있다. 제1 비아(260)는 도 4i를 참조하여 후술한 바와 같이 제4 절연막(220) 상에 제5 절연막(250)의 증착과 패터닝으로 상부 금속 스터드(245)를 노출시키는 제1 비아홀(255)을 형성한 후 이를 금속성 박막으로 채우는 것에 의해 제공될 수 있다.
스트랩핑 워드라인(270)은 도 4j를 참조하여 후술한 바와 같이 제5 절연막(250) 상에 금속성 박막의 증착과 패터닝에 의해 제공될 수 있다. 그리고 제5 절연막(250) 상에 스트랩핑 워드라인(270)을 덮는 제6 절연막(280)이 형성되므로써 본 발명의 실시예에 따른 상변화 메모리 소자(100)가 구현될 수 있다.
다른 예로서 도 5b에 도시된 바와 같이 본 발명의 다른 실시예의 상변화 메모리 소자(100a)는 실린더 형태의 상부전극(231)을 포함할 수 있다. 또 다른 예로서 도 6d에 도시된 바와 같이 본 발명의 또 다른 실시예의 상변화 메모리 소자(100b)는 제1 비아(260)의 매개없이 워드라인 콘택(291)이 워드라인(130)과 스트랩핑 워드라인(270)을 직접 전기적으로 연결시킬 수 있다.
(방법 실시예1)
도 4a 내지 4j는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 도시한 단면도이다. 도 4a 내지 4j에 있어서 A는 도 2의 X-X 선을 절개한 워드라인 방향의 단면이고, B는 도 2의 Y-Y 선을 절개한 비트라인 방향의 단면이다.
도 4a를 참조하면, 반도체 기판(110)을 제공하고 반도체 기판(110)을 가공하여 활성 영역(115)을 정의하는 소자분리막(120)을 형성할 수 있다. 반도체 기판(110)은 실리콘 표면을 가지는 임의의 반도체 기반 구조를 가리킬 수 있다. 이와 같은 반도체 기반 구조는 예를 들어 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs), 도핑 혹은 비도핑된 실리콘과 같은 반도체 구조에 의해 지지되는 실리콘 에피택셜층 등이 포함될 수 있다. 본 발명의 실시예에서 반도체 기판(110)은 P형 불순물이 도핑된 P형 실리콘 기판일 수 있다. 소자분리막(120)은 가령 샐로우 트렌치 아이솔레이션(STI) 공정 기술에 의해 형성될 수 있다.
셀 어레이의 반도체 기판(110)에 복수개의 워드라인(130)을 형성할 수 있다. 워드라인(130)은 반도체 기판(110)의 활성 영역(115)에 불순물 이온을 주입하는 것에 의해 형성될 수 있다. 예를 들어, 반도체 기판(110)이 P형 실리콘 기판인 경우 워드라인(130)은 N형 불순물 이온을 주입하여 형성할 수 있다. 이와는 다르게, 워드라인(130)은 여러 가지의 다른 방법들에 의해 형성될 수 있다. 예컨대, 워드라인(130)은 반도체 기판(110) 상에 복수개의 평행한 에피택셜 반도체층을 형성하고, 여기에 불순물 이온을 주입하는 것에 의해 혹은 에피택셜 반도체층의 형성과 함께 불순물을 도핑하여 형성될 수 있다. 또 다른 예로서, 워드라인(130)은 금속성 박막으로 형성될 수 있다.
워드라인(130)을 형성한 이후 혹은 그 이전에 주변회로의 반도체 기판(110) 상에 구동 트랜지스터(101)를 형성할 수 있다. 일례로, 실리콘 혹은 금속성 박막을 증착하고 패터닝하여 게이트(102)를 형성하고 활성 영역(115)에 불순물 이온을 주입하여 소오스/드레인(103)을 형성하여 구동 트랜지스터(101)를 구현할 수 있다.
도 4b를 참조하면, 반도체 기판(110) 상에 절연성 물질(예: SiO2)을 증착하여 제1 절연막(140)을 형성하고, 셀 어레이의 제1 절연막(140)을 패터닝하여 복수개의 워드라인(130)을 노출시키는 복수개의 제1 콘택홀(145)을 형성할 수 있다. 그리고 복수개의 제1 콘택홀(145) 내에 선택소자의 일례로서 복수개의 다이오드(150)를 형성할 수 있다. 다이오드(150)는 N형 반도체층(151)과 P형 반도체층(152)을 적층하므로써 형성될 수 있다. 일례로, 다이오드(150)는 제1 콘택홀(145) 내에 게르마늄, 실리콘, 혹은 실리콘게르마늄 등의 반도체층을 형성한 후 불순물을 주입하는 것에 의해 형성될 수 있다. 제1 콘택홀(145) 내의 반도체층은 선택적 에피택셜 성장법(SEG) 혹은 고상 에피택셜 성장법 등에 의해 형성될 수 있다. 선택적 에피택셜 성장법은 제1 콘택홀(145)에 의해 노출된 워드라인(130)을 씨드층(seed layer)으로 활용하여 에피택셜층을 성장하는 방법이다. 이와 다르게 고상 에피택셜 성장법은 제1 콘택홀(145) 내에 비정질 혹은 다결정 반도체층을 형성한 후 결정화시키는 방법이다. 본 발명의 실시예에 의하면, 전자의 선택적 에피택셜 성장법(SEG)에 의해 다이오드(150)를 형성할 수 있다.
도 4c를 참조하면, 제1 절연막(140) 상에 절연성 물질(예: SiO2)을 증착하여 제2 절연막(160)을 형성하고, 셀 어레이의 제2 절연막(160)을 패터닝하여 복수개의 다이오드(150)를 노출시키는 복수개의 제2 콘택홀(165)을 형성할 수 있다. 그리고 복수개의 제2 콘택홀(165) 내에 복수개의 하부전극(170)을 형성할 수 있다. 하부전극(170)은 제2 콘택홀(165)에 금속성 박막을 채우고 화학기계적연마(CMP) 혹은 에치백(etch back)과 같은 평탄화 공정을 진행하는 것에 의해 형성될 수 있다. 하부전극(170)은 상변화 물질막(도 3의 190)과 반응하지 않는 금속, 예컨대 타이타늄나이트라이드(TiN), 타이타늄알루미늄나이트라이드(TiAlN), 탄탈륨나이트라이드(TaN), 텅스텐나이트라이드(WN), 몰리브덴나이트라이드(MoN), 니오븀나이트라이드(NbN), 타이타늄실리콘나이트라이드(TiSiN), 타이타늄보론나이트라이드(TiBN), 지르코늄실리콘나이트라이드(ZrSiN), 텅스텐실리콘나이트라이드(WSiN), 텅스텐보론나이트라이드(WBN), 지르코늄알루미늄나이트라이드(ZrAlN), 몰리브덴알루미늄나이 트라이드(MoAlN), 탄탈륨실리콘나이트라이드(TaSiN), 탄탈륨알루미늄나이트라이드(TaAlN), 타이타늄텅스텐(TiW), 타이타늄알루미늄(TiAl), 타이타늄옥시나이트라이드(TiON), 타이타늄알루미늄옥시나이트라이드(TiAlON), 텅스텐옥시나이트라이드(WON), 탄탈륨옥시나이트라이드(TaON) 또는 이들의 조합일 수 있다.
하부전극(170)은 도 3을 참조하여 전술한 바와 같이 상변화 물질막(190)을 가열하는 히터로 사용될 수 있다. 따라서, 상변화 물질막(190)과 하부전극(170) 사이의 접촉 면적이 작을수록 상변화 물질막(190)을 가열하는데 소요되는 전류가 줄어들어 결국 쓰기 전류를 감소시킬 수 있다. 상변화 물질막(190)과 하부전극(170) 사이의 접촉 면적을 줄이기 위해서 제2 콘택홀(165)의 측벽에 절연성 스페이서(172)를 더 형성할 수 있다. 절연성 스페이서(172)는 가령 실리콘옥사이드(예: SiO2) 혹은 실리콘옥시나이트라이드(예: SiON) 혹은 실리콘나이트라이드(예: SiN, Si3N4) 등을 증착하여 형성할 수 있다. 다이오드(150)와 하부전극(170) 사이의 접촉 저항을 감소시키기 위해 실리사이드층(153)을 더 형성할 수 있다. 실리사이드층(153)은 예를 들어 코발트실리사이드, 니켈실리사이드 또는 타이타늄실리사이드와 같은 금속실리사이드로 형성될 수 있다.
도 4d를 참조하면, 제2 절연막(160) 상에 절연성 물질(예: SiO2)을 증착하여 제3 절연막(180)을 형성하고, 셀 어레이의 제3 절연막(180)을 패터닝하여 복수개의 하부전극(170)을 노출시키는 복수개의 제3 콘택홀(185)을 형성할 수 있다. 그리고 복수개의 제3 콘택홀(185) 내에 복수개의 상변화 물질막(190)을 형성할 수 있다.
상변화 물질막(190)은 가열 온도와 시간에 따라 비저항이 높은 비정질상(amorphous phase)과 비저항이 낮은 결정질상(crystalline phase)으로 상전이가 가능한 물질로 형성될 수 있다. 이러한 상전이가 가능한 물질로는 텔륨(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함할 수 있다. 예컨대, 상변화 물질막(190)은 Ge-Sb-Te(GST), Ge-Bi-Te(GBT), As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, In-Sn-Sb-Te, Ag-In-Sb-Te, 주기율표의 5A족 원소-Sb-Te, 주기율표의 6A족 원소-Sb-Te, 주기율표의 5A족 원소-Sb-Se, 주기율표의 6A족 원소-Sb-Se 등의 칼코겐 화합물 또는 이상에서 열거한 칼코겐 화합물에 불순물이 도핑된 칼코겐 화합물로 형성할 수 있다. 칼코겐 화합물에 도핑되는 불순물은 예를 들어 질소, 산소, 실리콘, 또는 이들의 조합을 포함할 수 있다.
셀 어레이에서 제3 콘택홀(185)을 형성하고 상변화 물질막(190)을 형성한 이후 혹은 그 이전에 제1 내지 제3 절연막(140,160,180)을 연속적으로 패터닝하여 워드라인(130)을 노출시키는 하부 워드라인 콘택홀(205)을 형성할 수 있다. 그리고 하부 워드라인 콘택홀(205) 내에 금속성 박막을 증착하는 것에 의해 하부 금속 스터드(200)가 형성될 수 있다.
주변회로에서 제1 내지 제3 절연막(140,160,180)을 연속적으로 패터닝하여 소오스/드레인(103) 혹은 게이트(102)를 노출시키는 제1 주변 콘택홀(206)을 형성할 수 있다. 그리고 제1 주변 콘택홀(206) 내에 금속성 박막을 증착하는 것에 의해 금속 콘택(201)을 형성할 수 있다. 제1 주변 콘택홀(206)과 하부 워드라인 콘택홀(205)은 동시에 형성될 수 있고, 하부 금속 스터드(200)와 금속 콘택(201)은 동시에 형성될 수 있다.
제1 내지 제3 절연막(140,160,180)을 패터닝하여 제1 내지 제3 콘택홀(145,165,185)을 형성하는 방법은 다양하다. 예를 들어 상술한 바와 같이 제1 내지 제3 절연막(140,160,180)을 연속적으로 패터닝하여 제1 내지 제3 콘택홀(145,165,185)을 동시에 형성할 수 있고, 또는 제1 내지 제3 콘택홀(145,165,185)을 개별적으로 형성할 수 있고, 또는 제1 및 제2 절연막(140,160)을 연속적으로 패터닝하여 제1 및 제2 콘택홀(145,165)을 동시에 형성할 수 있고, 또는 제2 및 제3 절연막(160,180)을 연속적으로 패터닝하여 제2 및 제3 콘택홀(165,185)을 동시에 형성할 수 있다.
이와 유사하게, 하부 워드라인 콘택홀(205)은 상술한 바와 같이 제1 내지 제3 절연막(140,160,180)을 연속적으로 패터닝하여 형성할 수 있고, 또는 제1 및 제2 절연막(140,160)을 연속적으로 패터닝하거나, 또는 제2 및 제3 절연막(160,180)을 연속적으로 패터닝하여 형성할 수 있다. 제1 주변 콘택홀(206)의 경우도 이와 마찬가지일 수 있다.
도 4e를 참조하면, 제3 절연막(180) 상에 절연성 물질(예: SiO2)을 증착하여 제4 절연막(220)을 형성할 수 있다. 선택적으로, 제4 절연막(220)을 형성하기 이전에 제3 절연막(180) 상에 에치 스톱퍼(210)를 더 형성할 수 있다. 에치 스톱 퍼(210)는 제4 절연막(220)과 식각 선택비가 있는 절연성 물질을 증착하여 형성할 수 있다. 예컨대 제4 절연막(220)을 실리콘옥사이드(예: SiO2)를 증착하여 형성하는 경우 에치 스톱퍼(210)는 실리콘옥시나이드라이드(예: SiON) 혹은 실리콘나이트라이드(예: SiN, Si3N4)를 증착하여 형성할 수 있다.
도 4f를 참조하면, 셀 어레이의 제4 절연막(220)을 패터닝하여 에치 스톱퍼(210)를 노출시키는 복수개의 제4 콘택홀(225)을 형성할 수 있다. 복수개의 제4 콘택홀(225)은 복수개의 상변화 물질막(190)마다 상하 대응하는 위치에 형성될 수 있다. 셀 어레이의 제4 절연막(220)에 대한 패터닝으로 제4 콘택홀(225) 형성시 하부 금속 스터드(200)와 상하 대응하는 위치에 오는 상부 워드라인 콘택홀(226)의 형성이 동시에 이루어질 수 있다.
셀 어레이의 제4 절연막(220)에 대한 패터닝시 주변회로의 제3 절연막(220)도 함께 패터닝되어 금속 콘택(201)과 상하 대응하는 위치에 오는 제2 주변 콘택홀(227)이 형성될 수 있다. 즉, 제4 절연막(220)의 패터닝에 의해 제4 콘택홀(225), 상부 워드라인 콘택홀(226) 그리고 제2 주변 콘택홀(227)은 동시에 형성될 수 있다.
도 4g를 참조하면, 제4 콘택홀(225), 상부 워드라인 콘택홀(226) 그리고 제2 주변 콘택홀(227)에 의해 노출된 에치 스톱퍼(210)를 제거할 수 있다. 에치 스톱퍼(210)의 제거는 습식 혹은 건식 에칭 기술을 채택하여 구현될 수 있다. 에치 스톱퍼(210)의 부분적 제거에 의해 제4 콘택홀(225)을 통해서는 상변화 물질막(190) 이 노출되고, 상부 워드라인 콘택홀(226)을 통해서는 하부 금속 스터드(200)가 노출되고, 제2 주변 콘택홀(227)을 통해서는 금속 콘택(201)이 노출될 수 있다.
에치 스톱퍼(210)의 제거를 위한 에칭 공정시 발생할 수 있는 오염물 등을 제거하기 위해 세정 공정을 더 진행할 수 있다. 아울러 고주파(RF)를 이용하여 제4 콘택홀(225)을 통해 노출된 상변화 물질막(190)에 대한 계면 처리를 더 진행할 수 있다. 이 경우 상부 워드라인 콘택홀(226)을 통해 노출된 하부 금속 스터드(200)와 제2 주변 콘택홀(227)을 통해 노출된 금속 콘택(201)에 대해서도 고주파를 이용한 계면 처리도 아울러 진행될 수 있다.
도 4h를 참조하면, 셀 어레이에서 제4 콘택홀(225) 내에 금속성 박막을 증착하여 상부전극(230)과 비트라인(240)을 순차 형성할 수 있다. 일례로 제4 콘택홀(225) 내에 상부전극을 위한 금속성 박막을 증착하고 비트라인(240)이 형성될 영역을 확보하기 위해 상부전극을 위한 금속성 박막의 일부를 제거하여 제4 콘택홀(225)의 상부면으로부터 리세스된 상부전극을 위한 금속성 박막, 즉 상부전극(230)을 플러그 형태로 형성할 수 있다. 이어서 제4 콘택홀(225) 내의 상부전극을 위한 금속성 박막의 일부 제거로 인해 확보된 영역에 비트라인을 위한 금속성 박막을 증착하여 비트라인(240)을 형성할 수 있다. 여기서의 증착은 화학기상증착법(CVD) 혹은 물리기상증착법(PVD)을 채택할 수 있다. 본 발명의 실시예에 의하면 물리기상증착법, 가령 스퍼터링 방법을 이용할 수 있다. 다른 예로서 제4 콘택홀(225)의 하부 영역에 상부전극을 위한 금속성 박막을 플러그 형태로 증착하여 상부전극(230)을 형성하고, 제4 콘택홀(225) 내에서 상부전극(230)에 의해 채워지지 않은 상부 영역에 비트라인을 위한 금속성 박막을 증착하여 비트라인(240)을 형성할 수 있다.
본 발명의 실시예에 따르면, 제4 콘택홀(225) 내에 비트라인(240)이 형성되는 것이므로 제4 콘택홀(225)이 형성된 제4 절연막(220)은 이른바 비트라인 다마신 패턴(300)이라 할 수 있고, 이 비트라인 다마신 패턴(300)을 이용하여 상부전극(230)과 비트라인(240)을 형성할 수 있다. 즉, 별개의 포토 공정을 이용하여 상변화 물질막(190) 상에 상부전극 콘택 및/또는 상부전극을 따로 형성할 필요가 없고 다마신 공정을 응용하여 제4 콘택홀(225) 내에 상부전극(230)과 비트라인(240)을 자기정렬적으로 형성할 수 있는 것이다.
상부전극(230)과 비트라인(240)을 상술한 다마신 공정이 아닌 별개의 공정으로 형성하게 되면 상부전극(230) 형성을 위한 포토 공정과 비트라인(240) 형성을 위한 포토 공정이 필요할 수 있다. 그렇지만, 본 실시예의 방법을 이용하게 되면 2 단계 포토 공정을 1 단계 포토 공정으로 축소시킬 수 있다.
상부전극(230)은 상변화 물질막(190)과 반응하지 않는 금속성 물질, 예컨대 상술한 하부전극(230)과 동일하거나 유사한 물질로 형성할 수 있다. 비트라인(240)은 타이타늄(Ti), 텅스텐(W), 실리콘(Si), 구리(Cu), 탄탈륨(Ta), 몰리브덴(Mo), 루비듐(Ru), 알루미늄(Al), 금(Au), 백금(Pt), 은(Ag), 또는 적어도 이들 중 어느 하나를 포함하는 합금 등과 같은 도전성 물질로 형성할 수 있다.
셀 어레이에서 상부전극(230)과 비트라인(240)의 형성과 동시에 또는 그 전후에 상부 워드라인 콘택홀(226) 내에 중간 금속 스터드(235)와 상부 금속 스터 드(245)를 형성할 수 있다. 본 발명의 실시예에 의하면 다마신 공정을 이용하여 중간 금속 스터드(235)와 상부 금속 스터드(245)를 자기정렬적으로 형성할 수 있다. 이 경우 중간 금속 스터드(235)는 상부전극(230)과 동시에 형성될 수 있고, 상부 금속 스터드(245)는 비트라인(240)과 동시에 형성될 수 있다. 즉, 본 발명의 실시예에 의하면 스트랩핑 구조를 위한 상부 금속 스터드(245)와 비트라인(240)은 동시에 형성될 수 있다.
중간 금속 스터드(235)는 상부전극(230)과 동일 유사한 물질로 형성될 수 있고, 상부 금속 스터드(245)는 비트라인(240)과 동일 유사한 물질로 형성될 수 있다. 상기와 같은 공정에 의하면 하부 워드라인 콘택홀(205)을 채우는 하부 금속 스터드(200)와 상부 워드라인 콘택홀(226)을 채우는 중간 및 상부 금속 스터드(235,245)는 서로 접속하여 워드라인(130)과 전기적으로 연결되는 워드라인 콘택(290)을 구성할 수 있다.
주변회로에서 상부전극(230)과 비트라인(240)의 형성과 동시에 또는 그 전후에 제2 주변 콘택홀(227) 내에 금속 배리어막(232)과 제1 금속 배선(242)을 형성할 수 있다. 본 발명의 실시예에 의하면 다마신 공정을 이용하여 금속 배리어막(232)과 제1 금속 배선(242)을 자기정렬적으로 형성할 수 있다. 이 경우 금속 배리어막(232)은 상부전극(230)과 동시에 형성될 수 있고, 제1 금속 배선(242)은 비트라인(240)과 동시에 형성될 수 있다. 이에 따라 금속 배리어막(232)은 상부전극(230)과 동일 유사한 물질로 형성될 수 있고, 제1 금속 배선(242)은 비트라인(240)과 동일 유사한 물질로 형성될 수 있다.
도 4i를 참조하면, 제4 절연막(220) 상에 절연성 물질(예: SiO2)을 증착하여 제5 절연막(250)을 형성하고, 셀 어레이의 제5 절연막(250)을 패터닝하여 워드라인 콘택(290)을 노출시키는 제1 비아홀(255)을 형성할 수 있다. 제1 비아홀(255) 내에 금속성 박막을 채우는 것에 의해 워드라인 콘택(290)과 접속되는 제1 비아(260)가 형성될 수 있다. 셀 어레이의 제5 절연막(250)을 패터닝하는 것과 동시에 주변회로의 제5 절연막(250)을 패터닝하여 제1 금속 배선(242)을 노출시키는 제2 비아홀(256)을 형성할 수 있다. 제2 비아홀(256) 내에 금속성 박막을 채우는 것에 의해 제1 금속 배선(242)과 접속되는 제2 비아(261)가 형성될 수 있다. 제1 및 제2 비아(260,261)는 동시에 형성될 수 있다.
본 발명의 실시예에 의하면 제5 절연막(250)을 패터닝하므로써 셀 어레이에는 제1 비아홀(255)이 형성되고, 이와 동시에 주변회로에는 제2 비아홀(256)이 형성될 수 있다. 즉, 두 개의 비아홀(255,256)은 동일한 제5 절연막(250)을 패터닝하여 형성되는 것이므로 셀 어레이와 주변회로 간의 단차가 발생되지 않는다. 또한, 비아홀(255,256) 형성을 위한 에칭 타겟이 동일하므로 에칭 타겟이 상이함에 따른 공정상의 문제점을 줄일 수 있다.
도 4j를 참조하면, 제5 절연막(250) 상에 금속성 박막을 증착하여 셀 어레이에는 제1 비아(260)와 접속되는 스트랩핑 워드라인(270: SWL)을 형성할 수 있다. 이와 동시에 주변회로에는 제2 비아(261)와 접속되는 제2 금속 배선(272: M2)을 형성할 수 있다. 그리고 제5 절연막(250) 상에 절연성 물질(예: SiO2)을 증착하여 스 트랩핑 워드라인(270)과 제2 금속 배선(272)을 덮는 제6 절연막(280)을 형성할 수 있다. 상기와 같은 일련의 과정을 통해 본 발명의 실시예에 따른 상변화 메모리 소자(100)가 구현될 수 있다.
(방법 실시예2)
도 5a 및 5b는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법을 도시한 단면도이다. 본 다른 실시예의 제조방법은 도 4a 내지 4j를 참조하여 전술한 제조방법과 동일 유사하므로, 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 5a를 참조하면, 도 4a 내지 4h를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 셀 어레이의 반도체 기판(110)에 워드라인(130)을 형성하고, 제1 절연막(140)을 관통하여 워드라인(130)과 접속되는 다이오드(150)를 형성하고, 제2 절연막(160)을 관통하여 다이오드(150)와 접속되는 하부전극(170)을 형성하고, 제3 절연막(180)을 관통하여 하부전극(170)과 접속되는 상변화 물질막(190)을 형성할 수 있다.
셀 어레이의 제1 내지 제3 절연막(140,160,180)을 연속적으로 패터닝하여 하부 워드라인 콘택홀(205)을 형성하고, 이를 금속성 박막으로 채워 워드라인(130)과 접속되는 하부 금속 스터드(200)를 형성할 수 있다. 이와 동시에 주변회로의 제1 내지 제3 절연막(140,160,180)을 연속적으로 패터닝하여 제1 주변 콘택홀(206)을 형성하고, 이를 금속성 박막으로 채워 구동 트랜지스터(101)와 연결되는 금속 콘 택(201)을 형성할 수 있다.
제3 절연막(180) 상에 에치 스톱퍼(210)와 제4 절연막(220)을 형성하고, 셀 어레이의 제4 절연막(220)을 패터닝하여 제4 콘택홀(225)과 상부 워드라인 콘택홀(226)을 동시에 형성할 수 있다. 즉, 제3 절연막(180) 상에 비트라인 다마신 패턴(300)을 형성할 수 있다. 이와 동시에 주변회로의 제4 절연막(220)을 패터닝하여 제2 주변 콘택홀(227)을 형성할 수 있다.
셀 어레이에서 제4 콘택홀(225)과 상부 워드라인 콘택홀(226)을 통해 노출된 에치 스톱퍼(210)와, 주변회로에서 제2 주변 콘택홀(227)을 통해 노출된 에치 스톱퍼(210)를 에칭하여 제거한 후 세정과 고주파를 이용한 계면 처리 공정을 진행할 수 있다.
셀 어레이의 워드라인 방향(A)에서는 제4 콘택홀(225)과 상부 워드라인 콘택홀(226)에 금속성 박막을 증착시켜 제4 콘택홀(225) 내에는 상부전극(231)과 비트라인(240)을 자기정렬적으로 형성할 수 있다. 셀 어레이의 비트라인 방향(B)에서는 상부 워드라인 콘택홀(226) 내에는 중간 금속 스터드(236)와 상부 금속 스터드(245)를 자기정렬적으로 형성할 수 있다. 이에 따라, 금속 스터드(200,236,245)가 적층된 워드라인 콘택(290)이 형성될 수 있다. 주변회로에서는 제2 주변 콘택홀(227)에 금속성 박막을 증착시켜 배리어막(233)과 제1 금속 배선(242)을 자기정렬적으로 형성할 수 있다.
상부전극(231) 형성을 위해서 금속성 박막을 증착하는 경우, 상부전극을 위한 금속성 박막은 제4 콘택홀(225)의 바닥면과 측면에 증착될 수 있다. 따라서, 상 부전극(231)은 마치 실린더 형태로 형성될 수 있다. 이때, 상부전극을 위한 금속성 박막은 제4 콘택홀(225)의 바닥면에는 두껍게 증착되고 제4 콘택홀(225)의 측면에는 얇게 증착될 수 있다. 이와 유사하게, 중간 금속 스터드(236)와 배리어막(233)은 실린더 형태로 형성될 수 있다.
도 5b를 참조하면, 도 4i 내지 4j를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 제4 절연막(220) 상에 제5 절연막(250)을 형성한 후, 셀 어레이에는 제5 절연막(250)을 관통하여 워드라인 콘택(290)과 접속되는 제1 비아(260)를 형성하고 이와 동시에 주변회로에는 제5 절연막(250)을 관통하여 제1 금속 배선(242)과 접속되는 제2 비아(261)를 형성할 수 있다. 셀 어레이의 제5 절연막(250) 상에는 제1 비아(260)와 접속되는 스트랩핑 워드라인(270)을 형성하고, 이와 동시에 주변회로의 제5 절연막(250) 상에는 제2 비아(261)와 접속되는 제2 금속 배선(272)을 형성할 수 있다. 그리고 제5 절연막(250) 상에 스트랩핑 워드라인(270)과 제2 금속 배선(272)을 덮는 제6 절연막(280)을 형성하여 본 발명의 다른 실시예에 따른 상변화 메모리 소자(100a)를 구현할 수 있다.
(방법 실시예3)
도 6a 내지 6d는 본 발명의 또 다른 실시예에 따른 상변화 메모리 소자의 제조방법을 도시한 단면도이다. 본 다른 실시예의 제조방법은 도 4a 내지 4j를 참조하여 전술한 제조방법과 동일 유사하므로, 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 6a를 참조하면, 도 4a 내지 4g를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 셀 어레이의 반도체 기판(110)에 워드라인(130)을 형성하고, 제1 절연막(140)을 관통하여 워드라인(130)과 접속되는 다이오드(150)를 형성하고, 제2 절연막(160)을 관통하여 다이오드(150)와 접속되는 하부전극(170)을 형성하고, 제3 절연막(180)을 관통하여 하부전극(170)과 접속되는 상변화 물질막(190)을 형성할 수 있다.
셀 어레이의 제1 내지 제3 절연막(140,160,180)을 연속적으로 패터닝하여 하부 워드라인 콘택홀(205)을 형성하고, 이를 금속성 박막으로 채워 워드라인(130)과 접속되는 하부 금속 스터드(200)를 형성할 수 있다. 이와 동시에 주변회로의 제1 내지 제3 절연막(140,160,180)을 연속적으로 패터닝하여 제1 주변 콘택홀(206)을 형성하고, 이를 금속성 박막으로 채워 구동 트랜지스터(101)와 연결되는 금속 콘택(201)을 형성할 수 있다.
제3 절연막(180) 상에 비트라인 다마신 패턴(300)을 형성할 수 있다. 일례로, 제3 절연막(180) 상에 에치 스톱퍼(210)와 제4 절연막(220)을 형성하고, 셀 어레이의 제4 절연막(220)을 패터닝하여 제4 콘택홀(225)을 형성할 수 있다. 이와 동시에 주변회로의 제4 절연막(220)을 패터닝하여 제2 주변 콘택홀(227)을 형성할 수 있다. 본 또 다른 실시예에 따르면 제4 콘택홀(225) 형성시 상부 워드라인 콘택홀(도 4g의 226)을 형성하지 아니할 수 있다.
셀 어레이에서 제4 콘택홀(225)을 통해 노출된 에치 스톱퍼(210)와, 주변회로에서 제2 주변 콘택홀(227)을 통해 노출된 에치 스톱퍼(210)를 에칭하여 제거한 후 세정과 고주파를 이용한 계면 처리 공정을 진행할 수 있다.
도 6b를 참조하면, 도 4h를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 셀 어레이에서는 제4 콘택홀(225)에 금속성 박막을 증착시켜 제4 콘택홀(225) 내에는 상부전극(230)과 비트라인(240)을 자기정렬적으로 형성할 수 있다. 이와 동시에 주변회로에서는 제2 주변 콘택홀(227)에 금속성 박막을 증착시켜 배리어막(232)과 제1 금속 배선(242)을 자기정렬적으로 형성할 수 있다. 상부전극(230)은 도 4h에 도시된 바와 같이 플러그 형태 혹은 도 5a에 도시된 바와 같이 실린더 형태로 형성할 수 있다. 배리어막(232)도 이와 마찬가지일 수 있다.
도 6c를 참조하면, 도 4i를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 제4 절연막(220) 상에 제5 절연막(250)을 형성한 후, 셀 어레이에서는 제4 및 제5 절연막(220,250)을 연속적으로 패터닝하여 하부 금속 스터드(200)를 노출시키는 상부 워드라인 콘택홀(257)을 형성할 수 있다. 이와 동시에 혹은 그 전후에 주변회로에서는 제5 절연막(250)을 패터닝하여 제1 금속 배선(242)을 노출시키는 비아홀(256)을 형성할 수 있다.
상부 워드라인 콘택홀(257) 내에 금속성 박막을 증착하여 하부 금속 스터드(200)와 전기적으로 연결되는 상부 금속 스터드(263)를 형성할 수 있다. 이에 따라, 워드라인(130)과 전기적으로 연결되는 워드라인 콘택(291)이 구현될 수 있다. 이와 동시에 혹은 그 전후에 비아홀(256) 내에 금속성 박막을 증착하여 제1 배선(242)과 전기적으로 연결되는 비아(261)를 형성할 수 있다. 여기서의 비아홀(256) 및 비아(261)는 도 4i에 도시된 제2 비아홀(261) 및 제2 비아(260)에 상당 하는 것이다.
본 또 다른 실시예에 따르면, 도 4i에 도시된 바와 같이 3개층의 금속 스터드(200,235,245)로 구성된 워드라인 콘택(290)과 다르게, 2개층의 금속 스터드(200,263)로 구성되는 워드라인 콘택(291)이 구현될 수 있다. 아울러 본 또 다른 실시예에 따르면 상부 워드라인 콘택홀(257)을 제4 및 제5 절연막(220,250)을 연속적으로 패터닝하여 형성하는 것이므로, 도 4i에 도시된 바와 같이 제5 절연막(250)을 패터닝하여 제1 비아홀(255)을 형성할 필요가 없고 이에 따라 제1 비아(260)를 형성할 필요가 없다.
도 6d를 참조하면, 도 4j를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 제5 절연막(250) 상에 금속성 박막을 증착하여 셀 어레이에는 워드라인 콘택(291)과 접속되는 스트랩핑 워드라인(270: SWL)을 형성할 수 있다. 이와 동시에 주변회로에는 비아(261)와 접속되는 제2 금속 배선(272: M2)을 형성할 수 있다. 그리고 제5 절연막(250) 상에 절연성 물질(예: SiO2)을 증착하여 스트랩핑 워드라인(270)과 제2 금속 배선(272)을 덮는 제6 절연막(280)을 형성할 수 있다. 상기와 같은 일련의 과정을 통해 본 발명의 또 다른 실시예에 따른 상변화 메모리 소자(100b)가 구현될 수 있다.
(응용예)
도 7a는 본 발명의 실시예에 따른 상변화 메모리 소자를 포함하는 시스템을 개략적으로 도시한 블록도이다.
도 7a를 참조하면, 본 실시예의 시스템(900)은 무선통신장치, 예를 들어 개인휴대단말기(PDA), 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(900)은 버스(950)를 통해서 서로 결합한 제어기(910), 키패드, 키보드, 화면(display) 같은 입출력 장치(920), 메모리(930), 무선인터페이스(940)를 포함할 수 있다. 제어기(910)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(930)는 예를 들어 제어기(910)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 아울러, 메모리(930)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(930)는 본 발명의 다양한 실시예들에 따른 상변화 메모리를 포함할 수 있다. 메모리(930)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(900)은 고주파(RF) 신호로 통신하는 무선통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선인터페이스(940)를 사용할 수 있다. 예를 들어 무선인터페이스(940)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(900)은 코드분할다중액세스(CDMA: Code Divsion Multiple Access), 모바일통신글로벌시스템(GSM: Global System for Mobile Communication), 북미디지털셀룰러(NADC: North American Digital Cellular), 시분할다중액세스(TDMA: Time Division Multiple Access), 확장시분할다중액세스(E-TDMA: Extended Time Division Multiple Access), 광대역코드분할다중액세스(WCDAM: Wideband Code Division Multiple Access), 코드분할다중액세스2000(CDMA2000)과 같은 차세대 통신시스템과 같은 통신 인터페이스 프로토콜에서 사용될 수 있다. 본 발명의 실시예에 따른 상변화 메모리 소자는 도 6b를 참조하여 후술한 바와 같이 메모리 카드에 응용될 수 있다.
도 7b는 본 발명의 실시예에 따른 상변화 메모리 소자가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
도 7b를 참조하면, 본 발명의 실시예에 따른 메모리 카드(1000)는 암호화를 위한 암호화 회로(1010), 로직 회로(1020), 전용 프로세서인 디지털 신호 프로세서(DSP; 1030), 그리고 메인 프로세서(1040)를 포함할 수 있다. 또한, 메모리 카드(1000)는 본 발명의 다양한 실시예들에 따른 상변화 메모리 소자(1100)와, 그 외의 다양한 종류의 메모리들, 예를 들면 에스램(1050: SRAM), 디램(1060: DRAM), 롬(1070: ROM), 플래시 메모리(1120: FLASH) 등을 포함할 수 있다. 그리고 상기 메모리 카드(1000)는 RF(고주파/마이크로파) 회로(1080) 및 입출력 회로(1090)를 포함할 수 있다. 메모리 카드(1000)에 구비된 기능 블록들(1010-1090)은 시스템 버스(1200)를 통해 상호 연결될 수 있다. 메모리 카드(1000)는 외부의 호스트의 제어에 따라 동작하며, 본 발명의 실시예에 따른 상변화 메모리 소자(1100)는 호스트의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력하는 기능을 수행할 수 있 다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 메모리 소자를 제조하는 반도체 산업 및 반도체 메모리 소자를 응용하는 통신 장치나 저장 장치 등의 전자 제품을 생산하는 제조업 등 산업 전반에 걸쳐 널리 유용하게 채택되어 이용될 수 있다.
도 1은 본 발명의 실시예에 따른 상변화 메모리 소자에 있어서 메모리 셀 어레이의 등가회로도.
도 2는 도 1의 등가회로도에 대응하는 메모리 셀 어레이를 도시한 평면도.
도 3은 본 발명의 실시예에 따른 상변화 메모리 소자를 도시한 단면도.
도 4a 내지 4j는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 도시한 단면되.
도 5a 및 5b는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법을 도시한 단면도.
도 6a 내지 6d는 본 발명의 또 다른 실시예에 따른 상변화 메모리 소자의 제조방법을 도시한 단면도.
도 7a는 본 발명의 실시예에 따른 상변화 메모리 소자를 포함하는 시스템을 도시한 블록도.
도 7b는 본 발명의 실시예에 따른 상변화 메모리 소자가 적용된 메모리 카드를 도시한 블록도.
Claims (10)
- 메모리 셀들의 어레이를 갖는 메모리 셀 어레이 영역 그리고 상기 어레이를 동작시키기 위한 트랜지스터들을 갖는 주변회로 영역을 포함하는 상변화 메모리 소자의 제조방법에 있어서,반도체 기판과, 상기 셀 어레이 영역 내의 상기 반도체 기판의 상부에 제공된 워드라인과, 상기 워드라인과 전기적으로 연결되고 상기 워드라인 상에 제공된 상변화 물질막과, 그리고 상기 워드라인과 접촉하며 상기 반도체 기판의 상부에서 노출된 하부 금속 스터드를 제공하고; 그리고다마신 공정을 진행하는 것을 포함하고;상기 다마신 공정은:상기 반도체 기판의 상면 상에 상기 상변화 물질막과 상기 하부 금속 스터드를 덮는 절연막을 형성하고;상기 절연막을 관통하며 상기 상변화 물질막을 노출시키는 상변화 콘택홀을 형성하고;상기 절연막을 관통하며 상기 하부 금속 스터드를 노출시키는 상부 워드라인 콘택홀을 형성하고;상기 상변화 콘택홀 내에 상기 상변화 물질막 상에 제공되는 상부전극과 상기 상부전극 상에 제공되고 상기 상부전극과 자기정렬되는 비트라인을 형성하고; 그리고상기 상부 워드라인 콘택홀 내에 상기 하부 금속 스터드와 접촉되는 제2 금속 스터드를 형성하는 것을;포함하는 상변화 메모리 소자의 제조방법.
- 제1항에 있어서,상기 다마신 공정은:상기 상변화 콘택홀의 하부를 채워 상기 상부전극을 형성하고; 그리고상기 상변화 콘택홀의 나머지 부분을 채워 상기 비트라인을 형성하는 것을;포함하는 상변화 메모리 소자의 제조방법.
- 제2항에 있어서,상기 반도체 기판을 제공하는 것은:상기 워드라인과 전기적으로 연결되는 스위치를 형성하고;상기 스위치 상에 하부전극을 형성하고;상기 하부전극 상에 상기 상변화 물질막을 형성하고;상기 워드라인으로부터 상기 반도체 기판의 상면까지 연장되는 하부 워드라인 콘택홀을 형성하고; 그리고상기 하부 워드라인 콘택홀 내에 상기 하부 금속 스터드를 형성하는 것을;포함하는 상변화 메모리 소자의 제조방법.
- 제3항에 있어서,상기 하부 금속 스터드를 노출시키는 상기 상부 워드라인 콘택홀은 상기 상변화 콘택홀과 동시에 형성되는 상변화 메모리 소자의 제조방법.
- 제4항에 있어서,상기 제2 금속 스터드는 상기 상부전극과 동시에 형성되고,상기 다마신 공정은 상기 비트라인을 형성하는 것과 동시에 상기 제2 금속 스터드 상에 제3 금속 스터드를 형성하는 것을 더 포함하는 상변화 메모리 소자의 제조방법.
- 제1항에 있어서,상기 상변화 물질막을 제공하는 것은 상기 반도체 기판 상에 칼코겐 화합물의 막을 형성하는 것을 더 포함하고,상기 다마신 공정은:TiN, TiAlN, TaN, WN, MoN, NbN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiW, TiAl, TiON, TiAlON, WON, TaON 중에서 선택된 적어도 어느 하나를 상기 상변화 콘택홀 내에 증착하는 것을 포함하는 제1 공정을 이용하여 상기 칼코겐 화합물 상에 상기 상부전극을 형성하고; 그리고Ti, W, Si, Cu, Ta, Mo, Ru, Al, Au, Pt, Ag 그리고 이들의 합금들 중에서 선택된 적어도 어느 하나의 도전성 물질을 상기 상변화 콘택홀 내에 증착하는 것을 포함하는, 상기 제1 공정과 별개인, 제2 공정을 이용하여 상기 비트라인을 형성하는 것을;포함하는 상변화 메모리 소자의 제조방법.
- 제1항에 있어서,상기 절연막을 형성하기 이전에,상기 반도체 기판의 상면 상에 에치 스톱퍼를 형성하는 것을;더 포함하는 상변화 메모리 소자의 제조방법.
- 제7항에 있어서,상기 에치 스톱퍼의 일부 제거에 의해 노출된 상기 상변화 물질막을 세정하고; 그리고상기 노출된 상변화 물질막을 고주파를 이용하여 표면처리하는 것을 더 포함하고,상기 상변화 콘택홀을 형성하는 것과 상기 상부 워드라인 콘택홀을 형성하는 것은, 상기 에치 스톱퍼를 일부 제거하여 상기 상변화 물질막과 상기 하부 금속 스터드를 노출시키는 것을 포함하는 상변화 메모리 소자의 제조방법.
- 메모리 셀들의 어레이를 갖는 메모리 셀 어레이 영역 그리고 상기 어레이를 동작시키기 위한 트랜지스터들을 갖는 주변회로 영역을 포함하는 상변화 메모리 소자의 제조방법에 있어서,반도체 기판과, 상기 셀 어레이 영역 내의 상기 반도체 기판의 상부에 제공된 워드라인과, 상기 워드라인과 전기적으로 연결되고 상기 워드라인 상에 제공된 상변화 물질막과, 그리고 상기 워드라인과 접촉하며 상기 반도체 기판의 상부에서 노출된 하부 금속 스터드를 제공하고; 그리고다마신 공정을 진행하는 것을 포함하고;상기 다마신 공정은:상기 반도체 기판의 상면 상에 상기 상변화 물질막과 상기 하부 금속 스터드를 덮는 절연막을 형성하고;상기 절연막을 관통하며 상기 상변화 물질막을 노출시키는 상변화 콘택홀과, 상기 절연막을 관통하며 상기 하부 금속 스터드를 노출시키는 상부 워드라인 콘택홀을 형성하고;상기 상변화 콘택홀 내에 상기 상변화 물질막 상에 제공되는 상부전극과, 상기 상부 워드라인 콘택홀 내에 상기 하부 금속 스터드 상에 제공되는 중간 금속 스터드를 동시에 형성하고; 이후에상기 상변화 콘택홀 내에 상기 상부전극 상에 제공되는 비트라인과, 상기 상부 워드라인 콘택홀 내에 상기 중간 금속 스터드 상에 제공되는 상부 금속 스터드를 동시에 형성하는 것을 포함하고,상기 비트라인은 상기 상부전극과 자기정렬되고, 상기 상부 금속 스터드는 상기 중간 금속 스터드와 자기정렬되고, 상기 상부전극과 상기 중간 금속 스터드는 동일한 물질로 형성되고, 상기 비트라인과 상기 상부 금속 스터드는 동일한 물질로 형성되고, 상기 비트라인과 상기 상부전극을 구성하는 물질은 상기 상부전극과 상기 중간 금속 스터드를 구성하는 물질과 상이한 상변화 메모리 소자의 제조방법.
- 제9항에 있어서,상기 상변화 물질막을 제공하는 것은:칼코겐 화합물을 형성하는 것을 포함하고,상기 상부전극과 상기 중간 금속 스터드를 형성하는 것은:상기 상변화 콘택홀과 상기 상부 워드라인 콘택홀 내에 TiN, TiAlN, TaN, WN, MoN, NbN, TiSiN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiW, TiAl, TiON, TiAlON, WON, TaON 중에서 선택된 적어도 어느 하나를 증착하는 것을 포함하고; 그리고상기 비트라인과 상기 상부 금속 스터드를 형성하는 것은:상기 상변화 콘택홀과 상기 상부 워드라인 콘택홀의 상부들 내에 Ti, W, Si, Cu, Ta, Mo, Ru, Al, Au, Pt, Ag 그리고 이들의 합금들 중에서 선택된 적어도 어느 하나의 도전성 물질을 증착하는 것을;포함하는 상변화 메모리 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090010222A KR101535653B1 (ko) | 2009-02-09 | 2009-02-09 | 상변화 메모리 소자의 제조방법 |
| US12/702,350 US8614135B2 (en) | 2009-02-09 | 2010-02-09 | Methods of manufacturing phase change memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090010222A KR101535653B1 (ko) | 2009-02-09 | 2009-02-09 | 상변화 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100090969A KR20100090969A (ko) | 2010-08-18 |
| KR101535653B1 true KR101535653B1 (ko) | 2015-07-10 |
Family
ID=42540754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090010222A KR101535653B1 (ko) | 2009-02-09 | 2009-02-09 | 상변화 메모리 소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8614135B2 (ko) |
| KR (1) | KR101535653B1 (ko) |
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|---|---|
| US8614135B2 (en) | 2013-12-24 |
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