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KR20120127185A - 반도체 장치와 그 제조 방법, 및 그것을 사용한 반도체 모듈 - Google Patents

반도체 장치와 그 제조 방법, 및 그것을 사용한 반도체 모듈 Download PDF

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KR20120127185A
KR20120127185A KR1020120013546A KR20120013546A KR20120127185A KR 20120127185 A KR20120127185 A KR 20120127185A KR 1020120013546 A KR1020120013546 A KR 1020120013546A KR 20120013546 A KR20120013546 A KR 20120013546A KR 20120127185 A KR20120127185 A KR 20120127185A
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protrusion
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다께시 와따나베
다까시 이모또
나오또 다께베
유우끼 구로
유스께 도우마에
가쯔노리 시부야
요시무네 고다마
유지 가라까네
마사또시 가와또
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가부시끼가이샤 도시바
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Abstract

본 발명의 일 실시 형태에 따르면, 배선 기판과, 배선 기판의 제1 면에 탑재된 반도체 칩과, 배선 기판의 제1 면에 형성된 제1 돌기 전극과, 배선 기판의 제2 면에 형성된 제2 돌기 전극과, 반도체 칩을 제1 돌기 전극과 함께 밀봉하는 밀봉 수지층을 구비하는 반도체 장치가 제공된다. 밀봉 수지층은 제1 돌기 전극의 일부를 노출시키는 오목부를 갖는다. 반도체 장치는 복수 적층되어 POP 구조의 반도체 모듈을 구성한다. 이 경우, 하단측 장치의 제1 돌기 전극과 상단측 장치의 제2 돌기 전극이 전기적으로 접속된다.

Description

반도체 장치와 그 제조 방법, 및 그것을 사용한 반도체 모듈{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME, AND SEMICONDUCTOR MODULE USING THE SAME}
본 출원은, 일본 특허 출원 제2011-106875호(출원일:2011년 5월 12일)를 기초 출원으로 하는 우선권을 공유한다. 본 출원은 이 기초 출원을 참조함으로써, 기초 출원의 모든 내용을 포함한다.
여기에 개시되는 실시 형태는, 일반적으로 반도체 장치와 그 제조 방법, 및 그것을 사용한 반도체 모듈에 관한 것이다.
반도체 장치의 소형화나 고밀도 실장화를 실현하기 위해, 1개의 패키지 내에 복수의 반도체 칩을 적층하여 수지 밀봉한 스택형 멀티칩 패키지가 실용화되고 있다. 멀티칩 패키지의 가일층의 고집적화나 고기능화를 도모하는 데 있어서, 배선 기판 상에 복수의 반도체 칩을 실장하여 수지 밀봉한 반도체 패키지를 입체적으로 적층한 구조, 즉, POP(Package on Package) 구조를 갖는 반도체 모듈의 실용화가 진행되고 있다.
POP 구조를 갖는 반도체 모듈에 있어서, 복수의 반도체 패키지 사이의 접속에는, 배선 기판 상에 적재한 땜납 볼로 이루어지는 돌기 전극(범프 전극)이나 밀봉 수지층 내에 형성된 관통 전극이 사용되고 있다. 돌기 전극은 관통 전극에 비해 형성이 용이하므로, POP 구조의 반도체 모듈의 제조 비용의 저감에 기여한다. 복수의 반도체 패키지 사이를 돌기 전극으로 접속하는 경우, 돌기 전극은 반도체 칩을 밀봉한 밀봉 수지층의 주위에 배치되고, 그 높이는 하단측의 반도체 패키지의 밀봉 수지층의 높이 이상으로 설정할 필요가 있다. 이로 인해, 돌기 전극(땜납 볼)의 직경이나 형성 피치가 커지는 경향이 있다. 이것은 반도체 모듈의 소형화나 입출력 수의 증대, 또한 반도체 패키지에 있어서의 반도체 칩의 적층 수의 증가에의 대응을 방해하는 요인이 된다.
본 발명의 실시 형태는, 반도체 모듈의 소형화나 입출력 수의 증대, 또한 반도체 칩의 적층 수의 증가 등을 방해하는 일 없이, POP 구조에 있어서의 상하의 장치 사이를 저비용으로 접속하는 것을 가능하게 한 반도체 장치와 그 제조 방법 및 그러한 반도체 장치를 사용한 반도체 모듈을 제공한다.
본 발명의 일 실시 형태에 따르면, 칩 탑재 영역과 제1 배선층을 구비하는 제1 면과, 제1 배선층과 전기적으로 접속된 제2 배선층을 구비하는 제2 면을 갖는 배선 기판과, 배선 기판의 제1 면에 탑재되고, 전극 패드를 갖는 반도체 칩과, 제1 배선층과 전극 패드를 전기적으로 접속하는 접속 부재와, 배선 기판의 제1 면에 형성되고, 제1 배선층과 전기적으로 접속된 제1 돌기 전극과, 배선 기판의 제2 면에 형성되고, 제2 배선층과 전기적으로 접속된 제2 돌기 전극과, 반도체 칩을 접속 부재 및 제1 돌기 전극과 함께 밀봉하도록, 배선 기판의 제1 면 상에 형성되고, 또한 제1 돌기 전극의 일부를 노출시키는 오목부를 갖는 밀봉 수지층을 구비하는 반도체 장치가 제공된다.
본 발명의 실시 형태에 따르면, 반도체 모듈의 소형화나 입출력 수의 증대, 또한 반도체 칩의 적층 수의 증가 등을 방해하는 일 없이, POP 구조에 있어서의 상하의 장치 사이를 저비용으로 접속하는 것을 가능하게 한 반도체 장치와 그 제조 방법 및 그러한 반도체 장치를 사용한 반도체 모듈을 제공할 수 있다.
도 1은 제1 실시 형태에 따른 반도체 장치를 도시하는 단면도.
도 2는 제2 실시 형태에 따른 반도체 장치를 도시하는 단면도.
도 3a 내지 도 3g는 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 4는 도 3a 내지 도 3g에 나타낸 반도체 장치의 제조 공정에 있어서의 밀봉 수지층의 형성 공정의 제1예를 나타내는 도면.
도 5는 도 3a 내지 도 3g에 나타낸 반도체 장치의 제조 공정에 있어서의 밀봉 수지층의 형성 공정의 제2예를 나타내는 도면.
도 6은 도 3a 내지 도 3g에 나타낸 반도체 장치의 제조 공정에 있어서의 밀봉 수지층의 형성 공정의 제3예를 나타내는 도면.
도 7은 제1 실시 형태에 따른 반도체 모듈을 나타내는 단면도.
도 8은 제1 실시 형태에 따른 반도체 모듈의 변형예를 나타내는 단면도.
도 9는 제1 실시 형태에 따른 반도체 모듈의 다른 변형예를 나타내는 단면도.
도 10은 제2 실시 형태에 따른 반도체 모듈을 나타내는 단면도.
도 11은 제3 실시 형태에 따른 반도체 모듈을 나타내는 단면도.
실시 형태의 반도체 장치와 그 제조 방법, 및 그것을 사용한 반도체 모듈에 대해, 도면을 참조하여 설명한다. 도 1은 제1 실시 형태에 따른 반도체 장치를 나타내는 단면도이다. 도 2는 제2 실시 형태에 따른 반도체 장치를 나타내는 단면도이다. 이들 도면에 나타내는 반도체 장치(1)는, 배선 기판(2)을 구비하고 있다. 배선 기판(2)은, 칩 탑재면으로 되는 제1 면(상면)(2a)과, 외부 접속면으로 되는 제2 면(하면)(2b)을 갖고 있다. 배선 기판(2)의 제1 면(2a)은, 중앙 부근에 형성된 칩 탑재 영역을 갖고 있다.
배선 기판(2)의 제1 면(2a)에는, 제1 배선층(3)이 형성되어 있다. 배선 기판(2)의 제2 면(2b)에는, 제2 배선층(4)이 형성되어 있다. 필요에 따라서, 배선 기판(2)의 내부에 배선층을 형성해도 된다. 제1 배선층(3)과 제2 배선층(4)은, 배선 기판(2) 내에 형성된 비아(5)를 통해 전기적으로 접속되어 있다. 제1 배선층(3)은, 칩 탑재 영역의 주위에 배치된 제1 접속 패드(3a)와, 제1 접속 패드(3a)보다 외주측에 배치된 제2 접속 패드(3b)를 갖고 있다. 제2 배선층(4)은, 제2 접속 패드(3b)와 대응하도록 배치된 제3 접속 패드(4a)를 갖고 있다. 제1 접속 패드(3a)는, 배선 기판(2) 상에 탑재되는 반도체 칩과의 접속부로서 기능한다. 제2 및 제3 접속 패드(3b, 4a)는, 후술하는 돌기 전극의 형성부로서 기능하는 것이며, 칩 탑재 영역 및 그것에 대응하는 영역을 제외한 외주 영역에 형성되어 있다.
배선 기판(2)의 칩 탑재 영역에는, 반도체 칩(6)이 탑재되어 있다. 배선 기판(2)에 대한 반도체 칩(6)의 탑재 수는, 특별히 한정되는 것은 아니며, 1개 또는 2개 이상의 어느 것이어도 된다. 도 1 및 도 2는 배선 기판(2)의 칩 탑재 영역에 복수의 반도체 칩(6, 6 …)을 적층하여 탑재한 반도체 장치(1)를 나타내고 있다. 반도체 칩(6)의 구체예로서는, NAND형 플래시 메모리 등의 반도체 메모리 칩을 들 수 있지만, 이것에 한정되는 것은 아니다. 복수의 반도체 칩(6, 6 …)은, 각각 1개의 외형변을 따라 배열된 전극 패드(6a)를 갖고 있다.
복수의 반도체 칩(6)은, 전극 패드(6a)가 노출되도록 계단 형상으로 적층되어 있다. 도 1 및 도 2에 나타낸 반도체 장치(1)에 있어서, 복수의 반도체 칩(6)은 제1 칩군(7)과 제2 칩군(8)으로 나뉘어져 있다. 제1 및 제2 칩군(7, 8)은, 각각 4개의 반도체 칩(6)으로 구성되어 있다. 제1 칩군(7)을 구성하는 4개의 반도체 칩(6)은, 배선 기판(2)의 칩 탑재 영역 상에 차례로 계단 형상으로 적층되어 있다. 제2 칩군(8)을 구성하는 4개의 반도체 칩(6)은, 제1 칩군(7) 상에 차례로 계단 형상으로 적층되어 있다. 제2 칩군(8)의 계단 방향은, 제1 칩군(8)의 계단 방향과는 역방향으로 되어 있다. 제1 칩군(7)과 제2 칩군(8)의 패드 배열 변의 방향은 역방향으로 되어 있다.
반도체 칩(6)의 적층 형상은, 상기한 계단 형상에 한정되는 것은 아니며, 복수의 반도체 칩(6)을 한 방향으로만 계단 형상으로 적층하거나, 패드 배열 변이 교대로 역방향으로 되도록 복수의 반도체 칩(6)을 적층하는 등의 적층 형상을 적용할 수 있다. 복수의 반도체 칩(6)은, 외형 변을 정렬시켜 적층해도 된다. 이 경우, 후술하는 접속 부재로서의 금속 와이어는, 복수의 반도체 칩(6) 사이를 접착하는 접착제층 내에 매립된다. 반도체 칩(6) 내에 형성된 관통 전극을 이용하여, 반도체 칩(6) 사이를 미세한 땜납 범프로 접속하면서 적층해도 된다. 반도체 칩(6)의 적층 형상이나 적층 수는 특별히 한정되는 것은 아니다.
제1 칩군(7)을 구성하는 복수의 반도체 칩(6)의 전극 패드(6a)는, 그 근방에 위치하는 제1 접속 패드(3a)와 금속 와이어(Au 와이어 등)(9)를 통해 전기적으로 접속되어 있다. 마찬가지로, 제2 칩군(8)을 구성하는 복수의 반도체 칩(6)의 전극 패드(6a)는, 그 근방에 위치하는 제1 접속 패드(3a)와 금속 와이어(9)를 통해 전기적으로 접속되어 있다. 제1 및 제2 칩군(7, 8)을 구성하는 반도체 칩(6)에 있어서, 전기 특성이나 신호 특성이 동등한 전극 패드(6a)는 금속 와이어(9)로 차례로 접속할 수 있다. 반도체 칩(6)의 전극 패드(6a)와 제1 접속 패드(3a)를 전기적으로 접속하는 접속 부재는, 금속 와이어(9)에 한정되는 것은 아니며, 잉크젯 인쇄 등으로 형성한 배선층(도체층)이어도 되고, 경우에 따라서는 상술한 미세한 땜납 범프여도 된다.
제1 배선층(3)의 제2 접속 패드(3b) 상에는, 제1 외부 접속 단자로서 제1 돌기 전극(10)이 형성되어 있다. 제2 배선층(4)의 제3 접속 패드(4a) 상에는, 제2 외부 접속 단자로서 제2 돌기 전극(11)이 형성되어 있다. 제1 및 제2 돌기 전극(10, 11)으로서는, 예를 들어 땜납 볼이 적용된다. 제2 및 제3 접속 패드 상에 땜납 볼을 각각 적재하여 리플로우함으로써, 땜납 볼(땜납 범프)로 이루어지는 제1 및 제2 돌기 전극(10, 11)이 형성된다. 돌기 전극(10, 11)은 땜납 볼에 한정되는 것은 아니며, 금속 도금막의 적층체 등을 적용하는 것도 가능하다. 단, 어느 정도의 높이를 갖는 돌기 전극(10, 11)을 저비용으로 제작할 수 있으므로, 땜납 볼로 이루어지는 돌기 전극(10, 11)을 적용하는 것이 바람직하다.
배선 기판(2)의 제1 면(2a) 상에는, 반도체 칩(6)을 금속 와이어(9)나 제1 돌기 전극(10)과 함께 밀봉하는 수지 밀봉층(12)이 형성되어 있다. 반도체 칩(6)이나 금속 와이어(9)는 수지 밀봉층(12)으로 완전히 밀봉되어 있지만, 제1 돌기 전극(10)을 외부 접속 단자로서 기능시키기 위해, 그 일부는 수지 밀봉층(12)으로부터 노출되어 있다. 수지 밀봉층(12)은 제1 돌기 전극(10)의 일부를 노출시키는 오목부(13)를 갖고 있다. 바꾸어 말하면, 제1 돌기 전극(10)은 그 대부분이 수지 밀봉층(12) 내에 매설되어 있지만, 그 일부는 수지 밀봉층(12)의 표면으로부터 제1 돌기 전극(10)을 향해 형성된 오목부(13) 내에 노출되어 있다.
이후에 상세하게 서술하는 바와 같이, 오목부(13)는 수지 밀봉층(12)의 제1 돌기 전극(10)에 상당하는 부분을 절삭 또는 용융하거나, 혹은 수지 밀봉용의 금형에 오목부(13)에 대응하는 볼록부를 형성해 둠으로써 형성된다. 수지 밀봉층(12)의 일부를 절삭 또는 용융하여 오목부(13)를 형성하는 경우에는, 수지 밀봉층(12)과 함께 제1 돌기 전극(10)의 일부를 절삭 또는 용융함으로써, 제1 돌기 전극(10)의 일부가 수지 밀봉층(12)의 오목부(13) 내에 노출된다. 볼록부를 갖는 금형을 사용하는 경우에는, 볼록부의 높이를 제1 돌기 전극(10)과 접촉시켜 노출면이 형성되는 높이로 조정해 둠으로써, 금형의 볼록부에 의해 형성되는 오목부(13) 내에 제1 돌기 전극(10)의 일부가 노출된다.
도 1에 나타내는 반도체 장치(1)의 오목부(13)는, 수지 밀봉층(12)의 단부면측의 측면이 개방된 형상을 갖고 있다. 즉, 도 1에 나타낸 오목부(13)는 수지 밀봉층(12)의 단부면까지 제거하도록 형성되어 있고, 이에 의해 한쪽의 측면이 개방되어 있다. 오목부(13)의 형상은, 도 1에 나타낸 형상에 한정되는 것은 아니다. 도 2에 나타낸 반도체 장치(1)의 오목부(13)는, 전체 측면이 벽면으로 된 홈 형상의 형상을 갖고 있다. 오목부(13)는 반도체 칩(6)이나 금속 와이어(9)의 수지 밀봉 상태를 저해하는 일 없이, 수지 밀봉층(12)의 표면으로부터 깊이 방향을 향해, 제1 돌기 전극(10)의 일부가 노출되는 위치까지 형성된 것이면 된다.
제1 및 제2 돌기 전극(10, 11)의 높이는, 이후에 상세하게 서술하는 바와 같이, 복수의 반도체 장치(1)를 적층하였을 때에, 상하의 반도체 장치(1) 사이를 전기적으로 접속하는 것이 가능한 높이로 설정되어 있다. 복수의 반도체 장치(1)를 적층하여 POP 구조의 반도체 모듈을 구성하는 경우, 하단측의 반도체 장치(1)의 제1 돌기 전극(10)과 상단측의 반도체 장치(1)의 제2 돌기 전극(11)을 접속함으로써, 상하의 반도체 장치(1) 사이가 전기적으로 접속된다. 따라서, 제1 돌기 전극(10)과 제2 돌기 전극(11)의 합계 높이(접속 높이)는, 반도체 장치(1)의 수지 밀봉층(12)의 두께(오목부(13)를 제외한 부분의 높이) 이상으로 설정된다. 예를 들어, 제1 및 제2 돌기 전극(10, 11)의 높이는, 각각 수지 밀봉층(12)의 두께의 약 1/2로 설정된다. 제1 및 제2 돌기 전극(10, 11)의 높이는, 반드시 동일하지 않아도 된다.
상술한 바와 같은 제1 돌기 전극(10)과 제2 돌기 전극(11)을 사용하여, POP 구조에 있어서의 상하의 반도체 장치(1) 사이를 전기적으로 접속함으로써, 돌기 전극(10, 11)의 높이, 그것에 기초하는 폭(예를 들어, 땜납 볼의 경우에는 직경)이나 형성 피치를 감소시킬 수 있다. 상하의 반도체 장치 사이를 상단측의 반도체 장치에 형성된 돌기 전극만으로 접속하는 경우에 비해, 각 돌기 전극(10, 11)의 크기를 약 1/2로 할 수 있고, 또한 형성 피치도 감소시킬 수 있다. 따라서, 반도체 모듈의 소형화를 방해하는 일 없이, 입출력 수의 증대나 반도체 칩의 적층 수의 증가에 대응하는 것이 가능해진다.
POP 구조의 반도체 모듈을 구성하는 데 있어서, 하단측의 반도체 장치(1)의 오목부(13)의 폭은, 그 중에 상단측의 반도체 장치(1)의 제2 돌기 전극(11)을 배치하는 것이 가능하도록 설정된다. 예를 들어, 제1 돌기 전극(10)과 제2 돌기 전극(11)의 크기를 대략 동일하게 한 경우, 오목부(13)의 폭은 돌기 전극(10, 11)의 크기(예를 들어, 땜납 볼의 경우에는 직경)의 1.2배 이상으로 하는 것이 바람직하다. 이에 의해, 하단측의 반도체 장치(1)의 제1 돌기 전극(10)과 상단측의 반도체 장치(1)의 제2 돌기 전극(11)을, 안정되게 전기적으로 접속할 수 있다. 오목부(13)의 폭의 상한은 특별히 한정되는 것은 아니다. 단, 오목부(13)의 폭을 지나치게 넓게 해도 반도체 장치(1)의 형상이 대형화될 뿐이므로, 오목부(13)의 폭은 돌기 전극(10, 11)의 크기 3배 이하로 하는 것이 바람직하다.
상술한 실시 형태의 반도체 장치(1)는, 예를 들어 이하와 같이 하여 제작된다. 반도체 장치(1)의 제조 공정에 대해서, 도 3a 내지 도 3g, 도 4, 도 5 및 도 6을 참조하여 설명한다. 도 3a에 도시한 바와 같이, 제1 배선층(3)이 형성된 제1 면(2a)과 제2 배선층(4)이 형성된 제2 면(2b)을 갖는 배선 기판(2)을 준비한다. 배선 기판(2)은 반도체 장치(1)에 대응하는 장치 형성 영역 X를 복수 갖고 있다. 이하의 각 공정은 복수의 장치 형성 영역 X에 대하여 실시된다. 배선 기판(2)의 제1 면(2a)에 형성된 제1 배선층(3)의 제2 접속 패드 상에, 제1 돌기 전극(10)을 형성한다. 제1 돌기 전극(10)으로서 땜납 볼을 적용하는 경우에는, 제2 접속 패드 상에 땜납 볼을 적재한 후에 리플로우한다.
다음에, 도 3b 및 도 3c에 도시한 바와 같이, 배선 기판(2)의 제1 면(2a)에 형성된 칩 탑재 영역에 반도체 칩(6)을 탑재한다. 반도체 칩(6)의 탑재 공정은, 반도체 칩(6)의 적층 수나 적층 형상에 응해서 적절히 실시된다. 도 3b는 제1 칩군(7)에 상당하는 복수의 반도체 칩(6)을 계단 형상으로 적층한 후, 이들 반도체 칩(6)의 전극 패드와 제1 배선층(3)의 제1 접속 패드를, Au 와이어 등의 금속 와이어(9)로 전기적으로 접속한 상태를 나타내고 있다. 도 3c는 제1 칩군(7) 상에 제2 칩군(8)에 상당하는 복수의 반도체 칩(6)을, 제1 칩군(7)과는 역방향으로 계단 형상으로 적층한 후, 이들 반도체 칩(6)의 전극 패드와 제1 배선층(3)의 제1 접속 패드를, Au 와이어 등의 금속 와이어(9)로 전기적으로 접속한 상태를 나타내고 있다.
이어서, 도 3d에 도시하는 바와 같이, 배선 기판(2)의 제1 면(2a) 상에, 반도체 칩(6)을 금속 와이어(9)나 제1 돌기 전극(10)과 함께 밀봉하는 밀봉 수지층(12)을, 예를 들어 몰드 성형에 의해 형성한다. 도 3d는 반도체 칩(6)을 밀봉 수지층(12)로 덮은 후에, 오목부(13)를 형성하는 경우를 나타내고 있다. 이 경우, 밀봉 수지층(12)은 반도체 칩(6)을 덮는 것이 가능한 두께로 균일하고 또한 평탄하게 형성된다. 밀봉 수지층(12)은 장치 형성 영역 X 사이의 절단 영역을 포함하여 전체적으로 형성된다. 밀봉 수지층(12)의 형성과 동시에 오목부(13)를 형성하는 경우, 밀봉 수지층(12)의 형상은 몰드 성형 직후에 도 3e에 나타낸 형상으로 된다.
다음으로, 도 3e에 나타낸 바와 같이, 밀봉 수지층(12)에 제1 돌기 전극(10)의 일부를 노출시키는 오목부(13)를 형성한다. 오목부(13)의 형성 공정은, 도 4에 나타낸 바와 같이, 밀봉 수지층(12)의 제1 돌기 전극(10)의 형성 위치(형성 영역)에 대응하는 부분을, 밀봉 수지층(12)의 표면측으로부터 블레이드(14)로 절삭 가공함으로써 실시된다. 이때, 오목부(13)의 깊이를 제1 돌기 전극(10)의 일부가 깎여지도록 설정함으로써, 오목부(13) 내에 제1 돌기 전극(10)의 일부가 노출된다. 밀봉 수지층(12)의 절삭 가공에 의한 오목부(13)의 형성 공정은, 블레이드 가공 대신에, 라우터 가공 등에 의해 실시해도 된다.
오목부(13)의 형성 공정은, 도 5에 나타낸 바와 같이, 밀봉 수지층(12)의 제1 돌기 전극(10)의 형성 위치(형성 영역)에 대응하는 부분을, 예를 들어 레이저(15)로 용융 가공함으로써 실시해도 된다. 이때, 제1 돌기 전극(10)의 일부가 노출되는 깊이까지 밀봉 수지층(12)을 용융 제거함으로써, 제1 돌기 전극(10)의 일부를 노출시키는 오목부(13)가 형성된다. 즉, 제1 돌기 전극(10)의 일부를 오목부(13) 내에 노출시킬 수 있다. 밀봉 수지층(12)의 용융 가공에는, 레이저(15)이외의 국소 가열을 적용해도 된다.
밀봉 수지층(12)의 절삭 가공이나 용융 가공을 실시하는데 있어서, 인접하는 장치 형성 영역 X의 밀봉 수지층(12)의 가공 영역을 일괄해서 절삭 혹은 용융해도 된다. 이 경우, 장치 형성 영역 X로 분할한 후에, 도 1에 나타낸 오목부(13)가 형성된다. 1군데의 장치 형성 영역 X의 가공 영역만을 절삭 혹은 용융함으로써, 장치 형성 영역 X로 분할한 후에, 도 2에 나타낸 오목부(13)가 형성된다. 오목부(13)의 형상은 도 1 및 도 2의 어느 것이어도 좋다. 단, 오목부(13)의 형성 비용을 저감하는 차원에서, 인접하는 장치 형성 영역 X의 밀봉 수지층(12)의 가공 영역을 일괄해서 절삭 혹은 용융하는 것이 바람직하다.
오목부(13)의 형성 공정은, 도 6에 나타낸 바와 같이, 오목부(13)에 대응하는 볼록부(16)를 갖는 금형(17)을 사용해서 밀봉 수지층(12)을 형성함으로써 실시해도 된다. 이 경우, 밀봉 수지층(12)의 형성과 동시에 오목부(13)가 형성된다. 즉, 밀봉 수지의 몰드 성형에 사용하는 상형(금형:17))에, 미리 오목부(13)에 대응하는 볼록부(16)를 형성해 둔다. 이러한 상형(금형:17))을 사용하여, 밀봉 수지층(12)을 몰드 성형함으로써, 오목부(13)를 갖는 밀봉 수지층(12)을 얻을 수 있다. 볼록부(16)의 높이를 제1 돌기 전극(10)과 소정의 면적에서 접촉하도록 조정해 두는 것에 의해, 볼록부(16)에 의해 형성되는 오목부(13) 내에 제1 돌기 전극(10)의 일부가 노출된다.
이 후, 도 3f에 나타낸 바와 같이, 배선 기판(2)의 제2 면(2b)에 형성된 제2 배선층(4)의 제4 접속 패드 상에, 제2 돌기 전극(11)을 형성한다. 제2 돌기 전극(11)은 제1 돌기 전극(10)과 마찬가지로 하여 형성된다. 도 3g에 나타낸 바와 같이, 배선 기판(2)을 블레이드 다이싱 등에 의해 장치 형성 영역(32)을 따라 절단함으로써, 개편화된 반도체 장치(1)가 제작된다. 도 3a 내지 도 3g는 도 1에 나타낸 반도체 장치(1)의 제조 공정을 나타내고 있다. 도 2에 나타낸 반도체 장치(1)는, 오목부(13)의 형상이 다른 것을 제외하고, 도 1에 나타낸 반도체 장치(1)와 마찬가지로 하여 제작된다. 오목부(13)의 형상은, 오목부(13)를 형성하는 블레이드(14)의 형상, 레이저(15)에 의한 가공 형상, 금형(17)의 볼록부(16)의 형상 등에 의해 조정된다.
다음에, 상술한 실시 형태의 반도체 장치(1)를 사용한 반도체 모듈에 대해서, 도 7 내지 도 11을 참조하여 설명한다. 이들의 도에 나타낸 바와 같이, 실시 형태의 반도체 모듈은 상술한 실시 형태의 반도체 장치(1)를 복수 구비하고 있다. 반도체 모듈은 복수의 반도체 장치(1)를 적층하여 구성한 POP 구조를 갖고 있다. 도 7은 제1 실시 형태에 따른 반도체 모듈(20)을 나타내고 있다. 반도체 모듈(20)은, 제1 내지 제4 반도체 패키지(1A 내지 1D)를 구비하고 있다. 4개의 반도체 패키지(1A 내지 1D)는, 모두 실시 형태의 반도체 장치(1)를 사용한 것이다. 반도체 장치(1)의 적층 수는 4개에 한정되는 것이 아니고, 그 이하 또는 그 이상이어도 좋다.
제1 반도체 패키지(1A) 상에는, 제2 반도체 패키지(1B)가 적층되어 있다. 제2 반도체 패키지(1B)의 제2 돌기 전극(11)은, 제1 반도체 패키지(1A)의 오목부(13) 내에 배치되어 있고, 게다가 제1 반도체 패키지(1A)의 제1 돌기 전극(10)과 전기적으로 접속되어 있다. 제2 반도체 패키지(1B)의 제2 돌기 전극(11)은, 제1 반도체 패키지(1A)의 제1 돌기 전극(10)의 오목부(13) 내에 노출된 부분, 바꾸어 말하면 제1 돌기 전극(10)의 밀봉 수지층(12)으로부터 노출된 부분과 전기적으로 접속되어 있다.
제1 및 제2 돌기 전극(10, 11)을 땜납 볼로 구성한 경우, 리플로우 공정 등에 의해 땜납 볼끼리를 전기적 및 기계적으로 접속한다.
제2 반도체 패키지(1B) 상에는, 제3 반도체 패키지(1C)가 적층되어 있다. 제3 반도체 패키지(1C) 상에는, 제4 반도체 패키지(1D)가 적층되어 있다. 제2 반도체 패키지(1B)와 제3 반도체 패키지(1C) 사이, 및 제3 반도체 패키지(1C)와 제4 반도체 패키지(1D) 사이도, 마찬가지로 하여 전기적 및 기계적으로 접속되어 있다. 즉, 상단측의 반도체 패키지(1C, 1D)의 제2 돌기 전극(11)은, 하단측의 반도체 패키지(1B, 1C)의 오목부(13) 내에 배치되고, 또한 제1 돌기 전극(10)의 노출 부분과 전기적으로 접속되어 있다.
상술한 바와 같이, 상단측의 반도체 패키지(1B, 1C, 1D)의 제2 돌기 전극(1)과 하단측의 반도체 패키지(1A, 1B, 1C)의 제1 돌기 전극(10)을 사용하여, POP 구조에 있어서의 상하의 반도체 장치(1) 사이가 전기적으로 접속되어 있다. 이에 의해, 돌기 전극(10, 11)의 높이, 거기에 기초하는 폭(예를 들어 땜납 볼의 경우에는 직경)이나 형성 피치를 감소시킬 수 있다. 상하의 반도체 패키지 사이를 상단측의 반도체 장치에 형성된 돌기 전극만으로 접속하는 경우에 비해, 돌기 전극(10, 11)의 크기를 약 1/2로 할 수 있고, 또한 형성 피치도 감소시킬 수 있다. 상하의 반도체 장치(1) 사이를 접속하는 돌기 전극(10, 11)의 크기나 형성 피치를 감소시킴으로써, 돌기 전극(10, 11)의 설치 수를 증대시킬 수 있다. 반도체 모듈(20)의 형상을 동일하게 한 경우, 다핀화(입출력 수의 증대)에 대응하는 것이 가능해진다. 동일한 입출력 수를 실현하는데 있어서는, 반도체 모듈(20)을 소형화하는 것이 가능해진다. 또한, 1개의 반도체 장치(1)에 있어서의 반도체 칩(6)의 적층 수를 증가시키는 경우, 바꾸어 말하면 반도체 칩(6)의 적층 수에 따라서 밀봉 수지층(12)의 높이가 높아지는 경우에 있어서도, 돌기 전극(10, 11)의 크기나 형성 피치의 증대를 억제할 수 있다. 따라서, 반도체 모듈(20)의 소형화나 다핀화를 방해하는 일 없이, 반도체 칩(6)의 적층 수의 증가에 대응하는 것이 가능해진다.
이 실시 형태에 있어서의 POP 구조의 반도체 모듈(20)은, 동일 구조의 반도체 장치(1)를 적층하여 구성하고 있기 때문에, 반도체 장치(1)를 용이하게 다단화할 수 있다. 따라서, 반도체 모듈(20)에 있어서의 반도체 칩(6)의 적층 수(예를 들어 반도체 칩(6)이 메모리 칩인 경우에는 기억 용량에 대응)를 용이하게 증대시킬 수 있다. 동일 구조의 반도체 장치(1)를 사용함으로써, 각 구성 재료(배선 기판(1) 등)이나 성형 부재(금형 등)이 1 종류이어도 되기 때문에, 반도체 모듈(20)의 제조 비용을 저감할 수 있다. 또한, 반도체 장치(1) 사이의 휨 방향을 맞출 수 있기 때문에, 반도체 모듈(20)의 제조성이나 신뢰성을 향상시키는 것이 가능해진다.
하단측의 반도체 장치(1)의 접속 단자가 되는 제1 돌기 전극(10)은, 노출 부분을 제외하고 밀봉 수지층(12) 내에 매설되어 있기 때문에, 노출된 돌기 전극끼리를 접속하는 경우에 비해, 제1 돌기 전극(10)과 상단측의 반도체 장치(1)의 접속 단자가 되는 제2 돌기 전극(11)과의 접속성이나 접속 후의 강도를 높일 수 있다. 또한, 상단측의 반도체 장치(1)의 접속 단자가 되는 제2 돌기 전극(11)은, 하단측의 반도체 장치(1)의 오목부(13) 내에 배치되기 때문에, 제1 돌기 전극(10)에 대한 위치 정밀도를 향상시키기 쉽다. 따라서, 상하의 반도체 장치(1) 사이의 접속 정밀도를 향상시키는 것이 가능해진다.
반도체 모듈(20)을 구성하는 반도체 장치(1)의 구성은, 다양하게 변형이 가능하다. 제1 및 제2 돌기 전극(10, 11)은, 반도체 칩(6)의 주위에 1 열로 형성되는 것에 한하지 않고, 반도체 칩(6)의 주위에 2 열 이상 형성해도 된다. 도 8은 각각 2 열로 형성된 제1 및 제2 돌기 전극(10A, 10B, 11A, 11B)을 갖는 반도체 장치(1A 내지 1D)를 적층한 반도체 모듈(20)을 나타내고 있다. 최상단에 위치하는 반도체 패키지(1D)는, 그 위에 반도체 패키지가 적층될 일이 없기 때문에, 도 9에 나타낸 바와 같이 제1 돌기 전극(10)과 오목부(13)를 생략해도 된다. 오목부(13) 만을 생략해도 된다.
도 10은 제2 실시 형태에 따른 반도체 모듈(30)을 나타내고 있다. 도 10에 나타낸 반도체 모듈(30)은, 제1 반도체 패키지(1A)와, 그 위에 적층된 제2 반도체 패키지(1B)를 구비하고 있다. 제1 및 제2 반도체 패키지(1A, 1B)는, 제1 실시 형태에 따른 반도체 모듈(20)과 같은 구성을 갖고, 또한 반도체 패키지(1A, 1B) 사이는 제1 실시 형태에 따른 반도체 모듈(20)과 마찬가지로 하여 접속되어 있다. 반도체 장치(1)의 적층 수는, 2개 이상이면 특별히 한정되는 것이 아니고, 제1 실시 형태와 마찬가지로 4개 혹은 그 이상이어도 된다.
제2 실시 형태에 따른 반도체 모듈(30)은, 최하단에 외부 접속 단자로서 땜납 범프 등을 사용한 돌기 전극(31)을 갖는 배선 기판(32)이 배치되어 있다. 제1 반도체 패키지(1A)와 최하단용 배선 기판(32)과는, 제1 반도체 패키지(1A)의 제2 돌기 전극(11)을 배선 기판(32)의 상면측의 배선층(33)과 접합함으로써 전기적으로 접속되어 있다. 배선 기판(32)의 돌기 전극(31)은, 반도체 모듈(1)에 있어서의 제2 돌기 전극(11)과는 다른 패턴으로 배열되어 있다.
반도체 모듈(30)의 제2 돌기 전극(11)은, 배선 기판(2)의 외주 영역에만 배치되기 때문에, 그 배열 형상은 제약을 받게 된다. 이러한 점에 대하여, 최하단용 배선 기판(32)을 사용함으로써, 외부 접속 단자로서의 돌기 전극(31)의 배열 형상의 자유도를 높일 수 있다. 예를 들어, 돌기 전극(31)의 배열 형상을 기존의 배선 패턴에 대응시킴으로써, 반도체 모듈(30)의 범용성을 높일 수 있다.
도 11은 제3 실시 형태에 따른 반도체 모듈(40)을 나타내고 있다. 도 11에 나타낸 반도체 모듈(40)은, 제2 실시 형태의 반도체 모듈(30)과 마찬가지로, 제1 반도체 패키지(1A)와 제2 반도체 패키지(1B)를 구비하고 있다. 반도체 패키지(1A, 1B)의 구성, 적층 수, 접속 형태 등은 제2 실시 형태와 같다. 제3 실시 형태에 따른 반도체 모듈(40)은, 최하단에 전용의 반도체 패키지(41)가 배치되어 있다. 최하단 전용의 반도체 패키지(41)는, 제2 실시 형태에 있어서의 배선 기판(32)과 마찬가지로, 반도체 장치(1)에 있어서의 제2 돌기 전극(11)과는 다른 패턴으로 배열된 돌기 전극(42)을 외부 접속 단자로서 갖는 배선 기판(43)을 구비하고 있다.
최하단 전용의 반도체 패키지(41)를 사용하는 것에 의해서도, 반도체 모듈(40)의 범용성을 높일 수 있다. 최하단 전용의 반도체 패키지(41)를 사용할 경우, 반도체 패키지(41) 내에 반도체 칩(6)과는 다른 반도체 칩(44), 예를 들어 반도체 칩(6)이 메모리 칩일 경우에는 컨트롤러 칩(44)을 배치할 수 있다. 또한, 최하단 전용의 반도체 패키지(41)에는, 수동 부품 등의 칩 부품(45)을 배치해도 된다. 이러한 최하단 전용의 반도체 패키지(41)를 사용함으로써, 반도체 모듈(40)의 고기능화를 도모할 수 있다. 최하단 전용의 반도체 패키지(41)는, 제1 및 제2 반도체 패키지(1A, 1B)와 마찬가지로, 제1 돌기 전극(10), 밀봉 수지층(12), 제1 돌기 전극(10)을 노출시키는 오목부(13) 등을 구비하고 있다.
본 발명의 몇 개의 실시 형태를 설명하였지만, 이들의 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않고 있다. 이들 신규한 실시 형태는, 그 밖의 여러가지 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 여러 가지 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허청구의 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (20)

  1. 칩 탑재 영역과 제1 배선층을 구비하는 제1 면과, 상기 제1 배선층과 전기적으로 접속된 제2 배선층을 구비하는 제2 면을 갖는 배선 기판과,
    상기 배선 기판의 상기 제1 면에 탑재되고, 전극 패드를 갖는 반도체 칩과,
    상기 제1 배선층과 상기 전극 패드를 전기적으로 접속하는 접속 부재와,
    상기 배선 기판의 상기 제1 면에 형성되고, 상기 제1 배선층과 전기적으로 접속된 제1 돌기 전극과,
    상기 배선 기판의 상기 제2 면에 형성되고, 상기 제2 배선층과 전기적으로 접속된 제2 돌기 전극과,
    상기 반도체 칩을 상기 접속 부재 및 상기 제1 돌기 전극과 함께 밀봉하도록, 상기 배선 기판의 상기 제1 면 상에 형성되고, 또한 상기 제1 돌기 전극의 일부를 노출시키는 오목부를 갖는 밀봉 수지층
    을 구비하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 돌기 전극은 땜납 볼을 구비하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 오목부는 상기 밀봉 수지층의 단부면측의 측면이 개방된 형상을 갖는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 돌기 전극과 상기 제2 돌기 전극의 합계 높이는 상기 밀봉 수지층의 두께 이상인, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 돌기 전극은 상기 수지 밀봉층의 두께의 약 1/2의 높이를 갖는, 반도체 장치.
  6. 제1항에 있어서,
    상기 오목부는 상기 제1 및 제2 돌기 전극의 크기의 1.2배 이상 3배 이하의 범위의 폭을 갖는, 반도체 장치.
  7. 제1항에 있어서,
    상기 배선 기판의 상기 제1 면에는 복수의 상기 반도체 칩이 적층되어 있는, 반도체 장치.
  8. 제7항에 있어서,
    상기 복수의 반도체 칩에 있어서의 최하단의 상기 반도체 칩의 상기 전극 패드와 상기 제1 배선층 사이, 및 상기 복수의 반도체 칩의 상기 전극 패드 사이는, 상기 접속 부재로서의 금속 와이어로 차례로(順) 접속되어 있는, 반도체 장치.
  9. 배선 기판의 제1 면에 형성된 칩 탑재 영역에, 전극 패드를 갖는 반도체 칩을 탑재하는 공정과,
    상기 배선 기판의 상기 제1 면에 형성된 제1 배선층과 상기 전극 패드를 접속 부재를 통해 전기적으로 접속하는 공정과,
    상기 배선 기판의 상기 제1 면 상에, 상기 제1 배선층과 전기적으로 접속된 제1 돌기 전극을 형성하는 공정과,
    상기 배선 기판의 상기 제1 면 상에, 상기 반도체 칩을 상기 접속 부재 및 상기 제1 돌기 전극과 함께 밀봉함과 함께, 상기 제1 돌기 전극의 일부를 노출시키는 오목부를 갖는 밀봉 수지층을 형성하는 공정과,
    상기 제1 배선층과 전기적으로 접속된 제2 배선층을 구비하는 상기 배선 기판의 제2 면 상에, 상기 제2 배선층과 전기적으로 접속된 제2 돌기 전극을 형성하는 공정
    을 구비하는, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 밀봉 수지층의 형성 공정은, 상기 배선 기판의 상기 제1 면 상에 상기 반도체 칩, 상기 접속 부재 및 상기 제1 돌기 전극을 밀봉하는 수지층을 평탄하게 형성하는 공정과, 상기 수지층의 상기 제1 돌기 전극의 형성 위치에 대응하는 부분을, 상기 제1 돌기 전극의 일부가 깎여지도록 절삭하여 상기 오목부를 형성하는 공정을 구비하는, 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 밀봉 수지층의 형성 공정은, 상기 배선 기판의 제1 면 상에 상기 반도체 칩, 상기 접속 부재 및 상기 제1 돌기 전극을 밀봉하는 수지층을 평탄하게 형성하는 공정과, 상기 수지층의 상기 제1 돌기 전극의 형성 위치에 대응하는 부분을, 상기 제1 돌기 전극의 일부가 노출되도록 용융하여 상기 오목부를 형성하는 공정을 구비하는, 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 밀봉 수지층의 형성 공정은, 상기 오목부에 대응하는 볼록부를 갖는 금형을 사용하여, 상기 오목부를 갖는 밀봉 수지층을 성형하는 공정을 구비하는, 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 제1 및 제2 돌기 전극은 땜납 볼을 구비하는, 반도체 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 배선 기판의 제1 면에 복수의 상기 반도체 칩을 적층하는, 반도체 장치의 제조 방법.
  15. 제1항에 기재된 반도체 장치를 구비하는 제1 반도체 패키지와,
    제1항에 기재된 반도체 장치를 구비하고, 상기 제1 반도체 패키지 상에 적층된 제2 반도체 패키지를 구비하고,
    상기 제2 반도체 패키지에 있어서의 상기 제2 돌기 전극은, 상기 제1 반도체 패키지에 있어서의 상기 오목부 내에 배치되고, 또한 상기 제1 돌기 전극의 상기 밀봉 수지층으로부터 노출된 부분과 전기적으로 접속되어 있는, 반도체 모듈.
  16. 제15항에 있어서,
    상기 제1 및 제2 돌기 전극은 땜납 볼을 구비하는, 반도체 모듈.
  17. 제15항에 있어서,
    상기 제1 반도체 패키지에 있어서의 상기 제1 돌기 전극과 상기 제2 반도체 패키지에 있어서의 상기 제2 돌기 전극과의 접속 높이는, 상기 제1 반도체 패키지에 있어서의 상기 밀봉 수지층의 두께 이상인, 반도체 모듈.
  18. 제15항에 있어서,
    상기 제1 반도체 패키지와 상기 제2 반도체 패키지는 동일 구조의 상기 반도체 장치를 구비하는, 반도체 모듈.
  19. 제15항에 있어서,
    상기 제1 반도체 패키지의 하측에 배치된 최하단용 배선 기판을 더 구비하고,
    상기 최하단용 배선 기판은, 상기 제1 반도체 패키지의 상기 제2 돌기 전극과는 다른 패턴으로 배열된 외부 접속 단자를 갖고, 또한 상기 제1 반도체 패키지에 있어서의 상기 제2 돌기 전극과 전기적으로 접속되어 있는, 반도체 모듈.
  20. 제15항에 있어서,
    상기 제1 반도체 패키지의 하측에 배치된 최하단 전용의 반도체 장치를 더 구비하고,
    상기 최하단 전용의 반도체 장치는, 배선 기판의 제1 면에 형성된 제1 돌기 전극과, 상기 배선 기판의 제2 면에 형성되고, 상기 제1 반도체 패키지의 상기 제2 돌기 전극과는 다른 패턴으로 배열된 외부 접속 단자를 구비하고,
    상기 최하단 전용의 반도체 장치의 상기 제1 돌기 전극은, 상기 제1 반도체 패키지에 있어서의 상기 제2 돌기 전극과 전기적으로 접속되어 있는, 반도체 모듈.
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