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KR101890483B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR101890483B1
KR101890483B1 KR1020160148654A KR20160148654A KR101890483B1 KR 101890483 B1 KR101890483 B1 KR 101890483B1 KR 1020160148654 A KR1020160148654 A KR 1020160148654A KR 20160148654 A KR20160148654 A KR 20160148654A KR 101890483 B1 KR101890483 B1 KR 101890483B1
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KR
South Korea
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semiconductor device
electrodes
chip
wiring board
sealing resin
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KR1020160148654A
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Inventor
신 다케우치
Original Assignee
토와 가부시기가이샤
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Publication date
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Abstract

PoP형의 반도체 장치를 구성하는 하측의 반도체 장치의 생산성을 향상시킨다.
배선 기판(2)의 상면에, 복수의 배선(4)과, 배선(4)의 일단부에 상당하는 본딩 리드(5)와, 배선(4)의 타단부에 상당하는 랜드(6)를 설치한다. 배선 기판(2)의 중앙부에 반도체 칩(3)을 장착한다. 반도체 칩(3)의 전극 패드(11)와 본딩 리드(5)를 본딩 와이어를 사용해서 전기적으로 접속한다. 각 랜드(6) 위에 땜납 볼(13)을 각각 설치한다. 배선 기판(2)의 상면에, 반도체 칩(3), 복수의 배선(4), 본딩 와이어(12), 땜납 볼(13) 등을 덮는 밀봉 수지(14)를 설치한다. 밀봉 수지(14)에 땜납 볼(13)의 상부를 노출시키는 연속 홈(15)을 설치한다. 하측의 반도체 장치(1)에 설치된 땜납 볼(13)과 상측의 반도체 장치에 설치된 땜납 볼을 전기적으로 접속함으로써, PoP형의 반도체 장치를 제조한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 들어, 전자 기기의 소형화, 고기능화에 수반하여, 전자 기기에 사용되는 반도체 장치의 더 한층의 소형화, 고집적화가 요구되고 있다. 이와 같은 요구에 부응하기 위해서, 반도체 패키지의 실장 기술에 있어서, 3차원 실장되는 반도체 장치의 개발이 진행되고 있다. 예를 들어, PoP(Package on Package)라 불리는, 반도체 패키지가 높이 방향으로 적층된 3차원 구조의 (적층형의) 반도체 장치가 주목받고 있다.
본 출원 서류에 있어서, 「반도체 패키지가 적층되었다」 등의 문언에서의 「적층」이라는 용어를 다음의 의미로 사용한다. 그것은, 「복수의 반도체 패키지가 각각 갖는 접속 단자끼리가 서로 전기적으로 접속된 상태에 있어서, 그것들 반도체 패키지가 겹쳐진 상태」라고 하는 의미이다. 덧붙여서, 적절히 「A와 B가 전기적으로 접속된다」라고 하는 것을 단순히 「A와 B가 접속된다」라고 한다.
PoP형의 반도체 장치는, 하측의 반도체 장치(하측의 반도체 패키지)와 상측의 반도체 장치(상측의 반도체 패키지)가 적층되어 구성되는 적층형 반도체 장치이다. PoP형의 반도체 장치는, 하측의 반도체 장치의 회로 기판에 설치된 복수의 전극과 상측의 반도체 장치의 이면에 설치된 복수의 전극을, 땜납 볼 등의 접합 부재를 사용해서 전기적으로 접속함으로써 제조된다.
적층형 반도체 장치로서, 「하측의 반도체 패키지의 상면에, 적어도 하측의 배선 기판의 상면에 실장된 반도체 소자와, 하측의 반도체 패키지와 상측의 반도체 패키지의 전기적 접속을 도모하기 위한 돌기 전극을 피복하도록 밀봉재를 배치함으로써, (생략), 신뢰성 저하를 방지할 수 있는 적층형 반도체 장치」가 제안되어 있다(예를 들어, 특허문헌 1의 단락 〔0011〕, 도 1 내지 도 3 참조).
일본 특허공개 제2008-171904호 공보
그러나, 특허문헌 1에 개시된 종래의 적층형 반도체 장치에는, 다음과 같은 과제가 있다. 특허문헌 1의 도 1 내지 도 3에 도시된 바와 같이, 하측의 반도체 패키지(1)는, 배선 기판(2)과, 배선 기판(2)의 상면의 반도체 탑재부로부터 외측으로 설치된 랜드부(7)를 구비한다. 상측의 반도체 패키지(10)는, 기판 배선이 깔린 배선 기판(11)과, 배선 기판(11)의 하면에 설치된 랜드부(13)와, 그 랜드부(13)에 접합된 돌기 전극(14)를 구비한다. 돌기 전극(14)은, 선단부가 하측의 반도체 패키지(1)의 랜드부(7)에 접합하고 있으며, 반도체 패키지(1)와 반도체 패키지(10)를 전기적으로 접속한다.
이와 같은 적층형 반도체 장치에서는, 하측의 반도체 패키지(1)와 상측의 반도체 패키지(10)를 돌기 전극(14)에 의해 전기적으로 접속하기 위해서, 하측의 반도체 패키지(1)의 높이에 상당하는 돌기 전극(14)의 크기가 필요하게 된다. 이것은, 돌기 전극(14)을 형성하는 땜납 볼의 크기를 하측의 반도체 패키지(1)의 두께와 동일 정도로 크게 하는 것을 의미한다. 땜납 볼이 커지게 되면, 인접하는 땜납 볼과 땜납 볼 사이의 중심 간 간격을 크게 할 필요가 있다. 인접하는 땜납 볼끼리의 중심 간 간격이 커지게 되면, 적층형 반도체 장치가 커진다는 문제가 발생한다.
본 발명은, 상기한 과제를 해결함으로써 반도체 장치를 소형화할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위해서, 본 발명에 관한 반도체 장치는, 배선 기판과, 배선 기판의 한쪽 면에 장착된 칩과, 칩에 형성된 복수의 칩 전극과 배선 기판의 한쪽 면에 형성된 복수의 기판 전극을 각각 전기적으로 접속하는 복수의 접속 부재와, 배선 기판의 한쪽 면에 있어서 복수의 기판 전극에 각각 연결되어 칩의 주위에 형성된 복수의 외부 전극과, 복수의 외부 전극의 위에 각각 형성된 복수의 제1 돌기 형상 전극과, 배선 기판의 한쪽 면에 형성되고 적어도 칩과 복수의 제1 돌기 형상 전극을 덮는 밀봉 수지와, 밀봉 수지에 형성되고 복수의 제1 돌기 형상 전극에서의 적어도 상부를 노출시키는 개구를 구비한다.
본 발명에 관한 반도체 장치는, 전술한 반도체 장치에 있어서, 복수의 제1 돌기 형상 전극에 의해 형성되고 평면에서 볼 때 칩의 주위를 둘러싸는 제1 돌기 형상 전극군을 구비하고, 제1 돌기 형상 전극군은 복수 형성되고, 복수의 제1 돌기 형상 전극군은, 각각 평면에서 볼 때 칩을 둘러싸서 다중으로 형성되는 것을 특징으로 한다.
본 발명에 관한 반도체 장치는, 전술한 반도체 장치에 있어서, 개구는, 물리적 가공 또는 물리적 가공 중 어느 하나에 의해 형성되는 것을 특징으로 한다.
본 발명에 관한 반도체 장치는, 전술한 반도체 장치에 있어서, 개구는, 연속하는 홈인 것을 특징으로 한다.
본 발명에 관한 반도체 장치는, 전술한 반도체 장치로 이루어지는 제1 반도체 장치에 대하여, 복수의 제1 돌기 형상 전극에 대응하는 위치에 형성된 복수의 제2 돌기 형상 전극을 갖는 제2 반도체 장치가 중첩되어 구성되고, 복수의 제1 돌기 형상 전극과 복수의 제2 돌기 형상 전극이 각각 전기적으로 접속되는 것을 특징으로 한다.
본 발명에 관한 반도체 장치는, 전술한 반도체 장치에 있어서, 개구에서의 복수의 제1 돌기 형상 전극과 복수의 제2 돌기 형상 전극의 주위에 형성된 충전재를 구비하는 것을 특징으로 한다.
상기한 과제를 해결하기 위해서, 본 발명에 관한 반도체 장치의 제조 방법은, 한쪽 면과, 복수의 칩 전극을 갖는 칩이 한쪽 면에 장착되는 장착용 영역과, 한쪽 면에 있어서 장착용 영역의 주위에 형성된 복수의 기판 전극과, 한쪽 면에 있어서 형성되고 복수의 기판 전극에 연결되는 복수의 외부 전극을 갖는 배선 기판을 준비하는 공정과, 장착용 영역에 칩을 장착하는 공정과, 복수의 칩 전극과 복수의 기판 전극을 전기적으로 접속하는 공정과, 복수의 외부 전극의 위에 복수의 제1 돌기 형상 전극을 형성하는 공정과, 배선 기판의 한쪽 면에 있어서 적어도 칩과 복수의 제1 돌기 형상 전극을 덮는 밀봉 수지를 형성하는 공정과, 복수의 제1 돌기 형상 전극에서의 적어도 상부를 노출시킬 것을 목적으로 하여 밀봉 수지에 있어서 개구를 형성하는 공정을 구비한다.
본 발명에 관한 반도체 장치의 제조 방법은, 전술한 반도체 장치의 제조 방법에 있어서, 배선 기판을 준비하는 공정에 있어서는, 다음의 특징을 갖는 제1 돌기 형상 전극군을 갖는 배선 기판을 준비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(1) 복수의 제1 돌기 형상 전극에 의해 형성된 제1 돌기 형상 전극군이며, 평면에서 볼 때 상기 칩의 주위를 둘러싸는 것.
(2) 복수의 군만큼 형성된 제1 돌기 형상 전극군이며, 각각 평면에서 볼 때 칩을 둘러싸서 다중으로 형성되는 것.
본 발명에 관한 반도체 장치의 제조 방법은, 전술한 반도체 장치의 제조 방법에 있어서, 개구를 형성하는 공정에 있어서, 물리적 가공 또는 화학적 가공 중 어느 하나에 의해 개구를 형성하는 것을 특징으로 한다.
본 발명에 관한 반도체 장치의 제조 방법은, 전술한 반도체 장치의 제조 방법에 있어서, 개구를 형성하는 공정에 있어서, 개구로서 연속하는 홈을 형성하는 것을 특징으로 한다.
본 발명에 관한 반도체 장치의 제조 방법은, 전술한 반도체 장치의 제조 방법에 의해 제조된 반도체 장치로 이루어지는 제1 반도체 장치를 준비하는 공정과, 제1 반도체 장치가 갖는 복수의 제1 돌기 형상 전극에 대응하는 위치에 형성된 복수의 제2 돌기 형상 전극을 갖는 제2 반도체 장치를 준비하는 공정과, 제1 반도체 장치의 상방에, 복수의 제1 돌기 형상 전극과 복수의 제2 돌기 형상 전극이 서로 대향하도록 위치 정렬해서 제2 반도체 장치를 배치하는 공정과, 제1 반도체 장치와 제2 반도체 장치를 중첩하는 공정과, 복수의 제1 돌기 형상 전극과 복수의 제2 돌기 형상 전극을 전기적으로 접속하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 관한 반도체 장치의 제조 방법은, 전술한 반도체 장치의 제조 방법에 있어서, 제1 반도체 장치가 갖는 개구에서의 복수의 제1 돌기 형상 전극과 복수의 제2 돌기 형상 전극의 주위를 채우는 충전재를 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 장치에 있어서, 배선 기판과, 배선 기판의 한쪽 면에 형성된 복수의 외부 전극과, 복수의 외부 전극의 위에 각각 형성된 복수의 제1 돌기 형상 전극과, 배선 기판의 한쪽 면에 형성되고 칩과 복수의 제1 돌기 형상 전극을 덮는 밀봉 수지를 구비한다. 제1 돌기 형상 전극의 상부를 노출시키는 개구를 밀봉 수지에 형성한다. 개구를 형성하기 위해서는, 제1 돌기 형상 전극의 상부를 노출시킬 때까지 밀봉 수지를 제거한다. 이것에 의해, 첫 번째로, 제1 돌기 형상 전극의 상부를 노출시키면 되므로, 제1 돌기 형상 전극의 상단부를 칩의 상면보다도 낮은 위치로 할 수 있다. 따라서, 제1 돌기 형상 전극을 소형화할 수 있으므로, 반도체 장치를 소형화 할 수 있다. 두 번째로, 개구를 형성하는 시간을 단축할 수 있다. 따라서, 반도체 장치를 생산할 때의 생산성을 향상시킬 수 있다.
도 1은, 본 발명에 관한 반도체 장치의 실시예 1에 있어서, 하측의 반도체 장치의 구성을 나타내는 개략도이며, (a)는 평면도, (b)는 A-A선 단면도이다.
도 2의 (a) 내지 (e)는, 실시예 1에 있어서, 하측의 반도체 장치가 제조되는 과정을 나타내는 개략 단면도이다.
도 3은, 본 발명에 관한 반도체 장치의 실시예 2에 있어서, 하측의 반도체 장치에 대응하는 상측의 반도체 장치의 구성을 나타내는 개략도이며, (a)는 평면도, (b)는 B-B선 단면도이다.
도 4의 (a) 내지 (d)는, 실시예 2에 있어서, 상측의 반도체 장치가 제조되는 과정을 나타내는 개략 단면도이다.
도 5의 (a) 내지 (c)는, 실시예 2에 있어서, 하측의 반도체 장치와 상측의 반도체 장치가 적층되는 과정을 나타내는 개략 단면도이다.
도 6은, 본 발명에 관한 반도체 장치의 실시예 3에 있어서, 하측의 반도체 장치의 구성을 나타내는 개략도이며, (a)는 평면도, (b)는 C-C선 단면도이다.
도 7은, 본 발명에 관한 반도체 장치의 실시예 3에 있어서, 상측의 반도체 장치의 구성을 나타내는 개략도이며, (a)는 평면도, (b)는 D-D선 단면도이다.
도 8의 (a) 내지 (b)는, 실시예 3에 있어서, 하측의 반도체 장치와 상측의 반도체 장치가 적층되는 과정을 나타내는 개략 단면도이다.
도 1에 도시된 바와 같이, 배선 기판(2)의 상면에, 복수의 배선(4)과, 배선(4)의 일단부에 상당하는 본딩 리드(5)와, 배선(4)의 타단부에 상당하는 랜드(6)를 설치한다. 배선 기판(2)의 중앙부에 반도체 칩(3)을 장착한다. 반도체 칩(3)의 전극 패드(11)와 본딩 리드(5)를 본딩 와이어를 사용해서 전기적으로 접속한다. 각 랜드(6) 위에 땜납 볼(13)을 각각 설치한다. 배선 기판(2)의 상면에, 반도체 칩(3), 복수의 배선(4), 본딩 와이어(12), 땜납 볼(13) 등을 덮는 밀봉 수지(14)를 설치한다. 밀봉 수지(14)에 땜납 볼(13)의 상부를 노출시키는 연속 홈(15)을 설치한다. 하측의 반도체 장치(1)에 설치된 땜납 볼(13)과 상측의 반도체 장치에 설치된 땜납 볼을 전기적으로 접속함으로써, PoP형의 반도체 장치를 제조한다.
[실시예 1]
본 발명에 관한 반도체 장치의 실시예 1에 대하여, 도 1 내지 도 2를 참조하여 설명한다. 본 출원 서류에서의 어느 도면에 대해서도, 알기 쉽게 하기 위해서, 적절히 생략하거나 또는 과장해서 모식적으로 그려져 있다. 동일한 구성 요소에 대해서는, 동일한 부호를 부여하여 설명을 적절히 생략한다.
본 발명은, PoP형의 반도체 장치를 구성하는 반도체 장치 중 하측의 반도체 장치와, PoP형의 반도체 장치의 양쪽에 대하여 적용된다.
도 1에 도시된 바와 같이, 반도체 장치(1)는 PoP형의 반도체 장치를 구성하는 반도체 장치 중 하측의 반도체 장치이다. 반도체 장치(1)는, 배선 기판(2)과 배선 기판(2)의 위에 탑재된 반도체 칩(3)을 구비한다. 배선 기판(2)으로서는, 예를 들어 프린트 기판, 금속 베이스 기판, 세라믹스 기판, 필름 베이스 기판 등이 사용된다. 배선 기판(2)의 상면에는, 칩 형상의 전자 부품의 일종인 반도체 칩(3)이 탑재된다.
반도체 칩(3)으로서는, CMOS(Complementary Metal Oxide Semiconductor) 등의 디지털 제어계의 디바이스, 파워계의 디바이스 등이 탑재된다. 실시예 1에 있어서는, 반도체 칩(3)의 표면측(전극 패드가 형성되어 있는 한쪽 면의 측)이 위를 향하도록 배선 기판(2)의 상면에 반도체 칩(3)이 탑재된다(페이스 업 실장). 1매의 배선 기판(2)의 상면에 복수의 칩(칩 형상의 전자 부품)이 탑재되어도 되고, 복수의 칩에는 수동 소자의 칩이 포함되어도 된다. 배선 기판(2)의 상면에 탑재되는 칩에 대해서는, 다른 실시예에 있어서도 마찬가지이다.
도 1의 (b)에 도시된 바와 같이, 배선 기판(2)의 상면[반도체 칩(3)이 탑재되는 한쪽 면]에는, 제품에 대응해서 복수의 배선(4)이 설치된다. 배선(4)의 재료로서는, 작은 전기 저항률을 갖는 구리(Cu) 등을 사용하는 것이 바람직하다. 도 1의 (b)의 우측에 도시된 바와 같이, 복수의 배선(4)의 일단부(내측)는 반도체 칩(3)에 접속되는 본딩 리드(5)를 구성한다. 복수의 배선(4)의 타단부(외측)는 상측의 반도체 장치(도 3 참조)에 접속되는 접속 전극에 상당하는 랜드(6)를 구성한다. 각 랜드(6)는 반도체 칩(3)의 주위를 둘러싸도록 설치할 수 있다. 도 1에 있어서는, 편의상, 랜드(6)가 반도체 칩(3)의 주위에 24개 설치된 경우가 도시된다. 본딩 리드(5)와 랜드(6)는, 배선 기판(2) 위의 배선 길이가 가장 짧아지도록 배치되는 것이 바람직하다.
배선 기판(2)의 하면(다른 쪽의 면)에는, 외부의 기기와 전기적으로 접속되는 외부 전극에 상당하는 랜드(7)가 설치된다. 배선 기판(2)의 상면에 설치된 복수의 배선(4)은, 배선 기판(2)의 내부에 설치된 비아 배선(8) 및 내부 배선(도시없음)을 경유해서 랜드(7)에 접속된다. 랜드(7)는, 배선 기판(2)의 하면에 있어서 그리드 형상(grid-like)으로 설치된다.
배선 기판(2)의 상면에서의 본딩 리드(5) 및 랜드(6)의 표면 이외의 영역에 있어서, 복수의 배선(4)을 보호하기 위한 솔더 레지스트(9)가 설치된다. 솔더 레지스트(9)는 절연성의 수지 피막이다. 반도체 칩(3)은, 배선 기판(2)의 중앙부에 형성된 솔더 레지스트(9) 위에 접착제(10)에 의해 장착된다. 반도체 칩(3)의 표면측에는, 반도체 칩(3)의 주위에 있어서 복수의 전극 패드(11)가 설치되어 있다. 복수의 전극 패드(11)은 금선, 동선 등으로 이루어지는 본딩 와이어(12)를 경유해서 본딩 리드(5)에 각각 전기적으로 접속된다.
배선 기판(2)에 있어서, 솔더 레지스트(9)에 의해 피복되지 않은 각 랜드(6) 위에는, 땜납 볼(돌기 형상 전극)(13)이 각각 설치된다. 땜납 볼(13)은, 상측의 반도체 장치(도 3 참조)에 대하여 접속되기 위한 접속 단자이다. 각 랜드(6)와 각 땜납 볼(13)의 사이에는 플럭스의 얇은 층이 존재한다. 플럭스는, 랜드(6)의 표면 및 땜납 볼(13)의 표면을 활성화시키는 기능과, 점착력에 의해 땜납 볼(13)을 랜드(6)에 임시 고정하는 기능을 갖는다.
땜납 볼(13)은, 예를 들어 주석(Sn) 단체 또는 Sn에 소량의 비스무트(Bi), 아연(Zn), 은(Ag), 구리(Cu) 등을 첨가한 Sn 합금 또는 상기한 금속을 복수 첨가한 Sn 합금 등으로 이루어진다. 땜납 볼(13)의 재료는 납 프리 땜납(lead-free solder)인 것이 바람직하다. 돌기 형상 전극으로서, 땜납 볼(13)을 대신하여, 예를 들어 도금, 와이어 본딩 등에 의해 형성된 범프를 사용할 수 있다. 이것에 대해서는, 다른 실시예에 있어서도 마찬가지이다.
실시예 1에 있어서는, 땜납 볼(13)의 크기가, 반도체 장치(1)를 구성하는 밀봉 수지(14)의 높이의 거의 절반의 높이가 되도록 설정된다. 땜납 볼(13)의 상단부 위치가 칩의 상면 위치보다도 낮게 설정되는 것이 바람직하다. 이것에 대해서는, 다른 실시예에 있어서도 마찬가지이다.
배선 기판(2)의 상면에는, 반도체 칩(3), 복수의 배선(4), 본딩 와이어(12), 솔더 레지스트(9), 땜납 볼(13)을 덮도록 밀봉 수지(14)가 설치된다. 밀봉 수지(14)로서는, 예를 들어 열경화성의 에폭시 수지 또는 실리콘 수지가 사용된다.
도 1의 (a)에 도시된 바와 같이, 땜납 볼(13)의 상부를 밀봉 수지(14)로부터 노출시키도록, 밀봉 수지(14)에 연속 홈(개구)(15)이 형성된다. 반도체 장치(1)와 상측의 반도체 장치(도 3 참조)를 접속시키기 위해서, 땜납 볼(13)의 상부를 밀봉 수지(14)로부터 노출시킨다. 연속 홈(15)은, 평면에서 볼 때 땜납 볼(13) 위에 겹치도록 반도체 장치(1)의 주위에 설치된다. 도 1의 (a)에 있어서 파선에 의해 도시된 바와 같이, 밀봉 수지(14)의 측면(외주면)까지 달하는 연속 홈(15)을 형성해도 된다. 이에 의해, 밀봉 수지(14)의 측면에 개구부 OP가 형성된다. 밀봉 수지(14)의 측면까지 달하는 연속 홈(15)을 형성해도 되는 것에 대해서는, 다른 실시예에 있어서도 마찬가지이다.
배선 기판(2)의 하면에서의 각 랜드(7)의 표면 이외의 영역에 있어서, 솔더 레지스트(16)가 설치된다. 땜납 볼(17)이 플럭스의 층을 사이에 두고 각 랜드(7)의 위에 각각 설치된다. 땜납 볼(17)은, PoP형 반도체 장치에 있어서 외부의 기기와 접속되는 외부 단자에 상당한다.
도 2를 참조하여, PoP형의 반도체 장치에 있어서, 하측의 반도체 장치인 반도체 장치(1)를 제조하는 공정을 설명한다. 우선, 도 2의 (a)에 도시된 바와 같이, 하측의 반도체 장치(1)에 대응하는 배선 기판(2)을 미리 준비한다. 배선 기판(2)의 상면에는, 본딩 리드(5)와 랜드(6)를 갖는 Cu로 이루어지는 배선(4)이 형성되어 있다. 배선(4)은, 배선 기판(2)의 내부에 형성된 비아 배선(8)과 내부 배선(도시없음)을 경유하여, 배선 기판(2)의 하면 랜드(7)에 접속되어 있다. 배선(4), 본딩 리드(5), 랜드(6), 랜드(7)의 표면에는 도금 처리에 의해 도금층(도시없음)이 형성되어 있다. 도금층은 납 프리의 도금층인 것이 바람직하다.
다음으로, 배선 기판(2)의 표면에 절연성의 수지 피막인 솔더 레지스트(9)를 형성한다. 포토리소그래피법에 의해, 본딩 리드(5) 및 랜드(6)의 영역에 형성된 솔더 레지스트(9)를 제거한다. 여기까지의 공정에 의해, 본딩 리드(5) 및 랜드(6)에 개구부가 형성되고, 배선(4)의 표면층(Cu 또는 도금층)이 노출된다. 이어서, 땜납 범프용 포토레지스트막을 패터닝해서 랜드(6)의 영역을 개구한다. 다음으로, 예를 들어 땜납 볼 마운터를 사용하여, 각 랜드(6) 위에 플럭스의 층을 사이에 두고 일괄적으로 땜납 볼(13)을 탑재한다.
다음으로, 질소 분위기 중에서 리플로우 처리를 행하고, 땜납 볼(13)을 용융해서 랜드(6)에 접합시킨다. 그 후, 땜납 범프용 포토레지스트막을 제거한다.
다음으로, 도 2의 (b)에 도시된 바와 같이, 예를 들어 다이 본더를 사용하여, 반도체 칩(3)의 표면측이 위를 향하도록 하고, 접착제(10)를 사용해서 배선 기판(2)의 중앙부에 반도체 칩(3)을 탑재한다. 이어서, 와이어 본더를 사용하여, 반도체 칩(3)의 표면측에 설치된 각 패드 전극(11)과 배선 기판(2)에 설치된 각각의 본딩 리드(5)를 본딩 와이어(12)를 경유해서 전기적으로 접속한다. 본딩 와이어(12)와 반도체 칩(3)의 코너부의 접촉을 피하기 위해서, 본딩 와이어(12)가 루프 형상을 형성하도록 하여 본딩 와이어(12)를 형성한다.
다음으로, 도 2의 (c)에 도시된 바와 같이, 예를 들어 트랜스퍼 몰드법 또는 압축 성형법을 채용하는 수지 성형 장치를 사용하여, 배선 기판(2) 위에 밀봉 수지(14)를 성형한다. 여기까지의 공정에 의해, 반도체 칩(3), 배선(4), 본딩 와이어(12), 솔더 레지스트(9), 땜납 볼(13) 등을 포함하는 배선 기판(2)의 상면이, 밀봉 수지(14)에 의해 덮인다.
다음으로, 도 2의 (d)에 도시된 바와 같이, 배선 기판(2)의 하면에 솔더 레지스트(16)를 형성한다. 포토리소그래피법에 의해, 랜드(7)의 영역에 형성된 솔더 레지스트(16)를 제거한다. 이어서, 땜납 범프용 포토레지스트막을 패터닝해서 랜드(7)의 영역을 개구한다. 이어서, 땜납 볼 마운터를 사용해서 각 랜드(7) 위에 일괄해서 땜납 볼(17)을 탑재한다. 이어서, 리플로우 처리를 행하고, 땜납 볼(17)을 용융해서 랜드(7)에 접합시킨다. 또한, 도 2의 (d)에 도시한 배선 기판(2)의 하면에 땜납 볼(17)을 형성하는 공정을, 도 2의 (a)에 도시한 배선 기판(2)의 상면에 땜납 볼(13)을 형성한 공정 후에 행해도 된다.
다음으로, 도 2의 (e)에 도시된 바와 같이, 반도체 장치(1)에 있어서, 땜납 볼(13)의 적어도 상부를 밀봉 수지(14)로부터 노출시키도록 하여, 밀봉 수지(14)에 연속 홈(개구)(15)을 형성한다. 평면에서 볼 때 복수의 땜납 볼(13) 위에 겹치도록 하여 반도체 장치(1)의 주위에 연속 홈(15)을 형성한다[도 1의 (a) 참조]. 예를 들어, 레이저광, 회전 날, 연삭 지립, 이온빔 등의 물리적 가공을 사용하여, 밀봉 수지(14)에 연속 홈(15)을 형성한다. 에칭 등의 화학적 가공을 사용하여, 밀봉 수지(14)에 연속 홈(15)을 형성해도 된다. 여기까지의 공정에 의해, PoP형의 반도체 장치를 구성하는 하측의 반도체 장치인 반도체 장치(1)가 완성된다.
본 실시예에 의하면, PoP형의 반도체 장치를 구성하는 하측의 반도체 장치(1)에 있어서, 땜납 볼(13)의 상부를 노출시키도록 밀봉 수지(14)의 상부에 연속 홈(개구)(15)을 형성한다. 연속 홈(15)은, 반도체 장치(1)에 성형된 밀봉 수지(14)의 두께 중 절반 정도의 두께의 밀봉 수지(14)를 제거함으로써 형성된다. 이에 의해, 개구를 얕게 형성할 수 있다. 따라서, 연속 홈(15)을 형성하는 공정수를 단축할 수 있다. 따라서, PoP형의 반도체 장치를 구성하는 하측의 반도체 장치인 반도체 장치(1)를 생산할 때의 생산성을 향상시킬 수 있다.
또한, 땜납 볼(13) 위에 4개의 연속 홈(15)을 연속해서 형성하므로, 개구를 형성하는 공정수를 단축할 수 있다. 따라서, PoP형의 반도체 장치를 구성하는 하측의 반도체 장치인 반도체 장치(1)를 생산할 때의 생산성을 향상시킬 수 있다.
다음의 변형예를 채용해도 된다. 제1 변형예는, 땜납 볼(13) 위에 연속 홈(15)을 형성하는 것을 대신하여, 레이저광, 연삭 지립, 이온빔, 에칭 등을 사용하여 각 땜납 볼(13) 위의 밀봉 수지(14)에 각각 개별의 개구를 형성하는 것이다. 이들 개별의 개구로서, 도 1의 (a)에서의 좌측 하방의 부분에 파선에 의해 3개의 개구 H가 편의적으로 도시된다. 에칭을 사용해서 밀봉 수지(14)에 복수의 개별의 개구를 일괄적으로 형성하는 경우에는, 개구를 형성하는 공정수를 단축할 수 있다.
제2 변형예는, 도 1의 (b)에 도시된 상태[땜납 볼(17)을 형성하기 전의 상태이어도 됨)로부터, 밀봉 수지(14)의 상면을 연마(연삭을 포함함. 이하 동일)하는 것이다. 도 1의 (b)에 있어서, 연마 후의 밀봉 수지(14)의 상면이 파선에 의해 도시된다. 연마하기 위해서, 연마 지립, 연마 휠 등이 사용된다. 연마는, 루프 형상을 갖는 본딩 와이어(12)가 노출되지 않도록, 연마되는 두께를 제어 또는 측정하면서 행해지는 것이 바람직하다. 밀봉 수지(14)의 상면을 연마함으로써, 첫 번째로, 개구하는 공정수를 단축할 수 있다. 두 번째로, PoP형의 반도체 장치[도 5의 (c) 참조]의 두께를 저감할 수 있다. 하측의 반도체 장치가 갖는 밀봉 수지(14)의 상면을 연마해도 되는 것에 대해서는, 다른 실시예에 있어서도 마찬가지이다.
[실시예 2]
본 발명에 관한 반도체 장치의 실시예 2에 대하여, 도 3 내지 도 5를 참조하여 설명한다. 이하, 실시예 2 및 실시예 3에 있어서, 실시예 1과 동일한 재료를 사용하는 것, 또는 실시예 1과 동일한 기능을 갖는 것에는 실시예 1과 동일한 부호를 부여하여, 설명을 적절히 생략한다. 실시예 1과 상이한 구성과 기능을 갖는 것에는 다른 부호를 부여한다.
도 3에 도시된 바와 같이, 반도체 장치(18)는, PoP형의 반도체 장치를 구성하는 상측의 반도체 장치이다. 반도체 장치(18)는, 배선 기판(19)과, 그 배선 기판(19)의 위에 탑재된 반도체 칩(20)을 구비한다. 반도체 칩(20)으로서는, DRAM(Dynamic Random Access Memory), 플래시 메모리, 로직 디바이스, 아날로그 디바이스, MEMS(Micro Electro Mechanical Systems) 센서 등을 탑재한 칩, 이들 칩을 연직 방향으로 적층한 것, 또는 수평 방향으로 배열한 것 등이 사용된다. 반도체 칩(20)은, 표면측이 위를 향하도록 배선 기판(19)에 탑재된다.
도 3의 (b)에 도시된 바와 같이, 배선 기판(19)의 상면에는 복수의 배선(4)이 설치된다. 복수의 배선(4)의 일단부(내측)에는, 반도체 칩(20)에 접속되는 본딩 리드(5)가 설치된다. 복수의 배선(4)의 타단부(외측)는, 배선 기판(19)의 내부에 설치된 비아 배선(8) 및 내부 배선(도시없음)을 경유하여, 배선 기판(19)의 하면에 설치된 랜드(21)에 접속된다. 상측의 반도체 장치(18)에 설치된 랜드(21)는, 하측의 반도체 장치(1)(도 1 참조)에 접속되는 접속 전극이다. 배선 기판(19)의 하면에 있어서, 각 랜드(21)는, 하측의 반도체 장치(1)의 배선 기판(2)의 위에 설치된 각 랜드(6)에 대응하는 위치에 각각 설치된다.
배선 기판(19)의 상면에서의 본딩 리드(5)의 표면 이외의 영역에 있어서, 솔더 레지스트(9)가 설치된다. 반도체 칩(20)은, 배선 기판(19)의 중앙부에 형성된 솔더 레지스트(9) 위에 접착제(10)에 의해 장착된다. 반도체 칩(20)의 표면측에는 복수의 전극 패드(11)가 반도체 칩(20)의 주위에 설치된다. 복수의 전극 패드(11)는 본딩 와이어(12)를 경유해서 본딩 리드(5)에 각각 전기적으로 접속된다.
배선 기판(19)의 상면에는 반도체 칩(20), 복수의 배선(4), 본딩 와이어(12), 솔더 레지스트(9)를 덮도록 밀봉 수지(14)가 설치된다.
배선 기판(19)의 하면에서의 각 랜드(21)의 표면 이외의 영역에 있어서, 솔더 레지스트(16)가 설치된다. 땜납 볼(22)이 플럭스의 층을 사이에 두고 각 랜드(21)의 위에 각각 설치된다. 땜납 볼(22)은 하측의 반도체 장치(1)(도 1 참조)에 접속되는 접속 단자에 상당한다. 실시예 2에 있어서는, 땜납 볼(22)의 크기가, 하측의 반도체 장치(1)를 구성하는 밀봉 수지의 높이의 거의 절반의 높이가 되도록 설정된다. 이것에 의해, 하측의 반도체 장치(1)에 설치된 땜납 볼(13)의 크기와, 상측의 반도체 장치(18)에 설치된 땜납 볼(22)의 크기는, 거의 동일한 크기가 된다.
도 4를 참조하여, PoP형의 반도체 장치에 있어서, 상측의 반도체 장치인 반도체 장치(18)를 제조하는 공정을 설명한다. 우선, 도 4의 (a)에 도시된 바와 같이, 상측의 반도체 장치(18)에 대응하는 배선 기판(19)을 미리 준비한다. 배선 기판(19)의 상면에는, 본딩 리드(5)를 갖는 Cu로 이루어지는 배선(4)이 형성되어 있다. 배선(4)은, 배선 기판(19)의 내부에 형성된 비아 배선(8)과 내부 배선(도시없음)을 경유하여, 배선 기판(19)의 하면 랜드(21)에 접속되어 있다. 배선(4), 본딩 리드(5), 랜드(21)의 표면에는 도금 처리에 의해 납 프리의 도금층(도시없음)이 형성되어 있다.
다음으로, 배선 기판(19)의 표면에 솔더 레지스트(9)를 형성한다. 포토리소그래피법에 의해, 본딩 리드(5)의 영역에 형성된 솔더 레지스트(9)를 제거한다. 여기까지의 공정에 의해, 본딩 리드(5)에 개구부가 형성되고, 본딩 리드(5)의 표면층(도금층)이 노출된다.
다음으로, 도 4의 (b)에 도시된 바와 같이, 다이 본더를 사용하여, 반도체 칩(20)의 표면측이 위를 향하도록 하여, 배선 기판(19)의 중앙부에 반도체 칩(20)을 탑재한다. 이어서, 외이어 본더를 사용하여, 반도체 칩(20)의 표면측에 설치된 패드 전극(11)과 배선 기판(19)에 설치된 본딩 리드(5)를 본딩 와이어(12)를 사용해서 접속한다. 본딩 와이어(12)가 루프 형상을 형성하도록 하여 본딩 와이어(12)를 형성한다.
다음으로, 도 4의 (c)에 도시된 바와 같이, 트랜스퍼 몰드법 또는 압축 성형법을 채용하는 수지 성형 장치를 사용하여, 배선 기판(19) 위에 밀봉 수지(14)를 성형한다. 여기까지의 공정에 의해, 반도체 칩(20), 배선(4), 본딩 와이어(12), 솔더 레지스트(9) 등을 포함하는 배선 기판(19)의 상면이, 밀봉 수지(14)에 의해 덮인다.
다음으로, 도 4의 (d)에 도시된 바와 같이, 배선 기판(19)의 하면에 솔더 레지스트(16)를 형성한다. 포토리소그래피법에 의해, 랜드(21)의 영역에 형성된 솔더 레지스트(16)를 제거한다. 이어서, 땜납 범프용 포토레지스트막을 패터닝해서 랜드(21)의 영역을 개구한다. 이어서, 땜납 볼 마운터를 사용해서 각 랜드(21) 위에 일괄해서 땜납 볼(22)을 탑재한다. 이어서, 리플로우 처리를 행하고, 땜납 볼(22)을 용융해서 랜드(21)에 접합시킨다. 그 후, 땜납 범프용 포토레지스트막을 제거한다. 여기까지의 공정에 의해, PoP형의 반도체 장치를 구성하는 상측의 반도체 장치인 반도체 장치(18)가 완성된다.
도 5를 참조하여, 하측의 반도체 장치인 반도체 장치(1)와 상측의 반도체 장치인 반도체 장치(18)를 적층해서 PoP형의 반도체 장치를 제조하는 공정에 대하여 설명한다. 우선, 도 5의 (a)에 도시된 바와 같이, 하측의 반도체 장치(1)의 상방에 상측의 반도체 장치(18)를 이동시켜서, 위치 정렬한다. 하측의 반도체 장치(1)의 배선 기판(2)의 상면에 설치된 접속 단자인 복수의 땜납 볼(13)의 위치에, 상측의 반도체 장치(18)의 배선 기판(19)의 하면에 설치된 접속 단자인 복수의 땜납 볼(22)을 각각 위치 정렬한다.
다음으로, 도 5의 (b)에 도시된 바와 같이, 상측의 반도체 장치(18)를 하강시켜서, 하측의 반도체 장치(1) 위에 상측의 반도체 장치(18)를 중첩한다. 여기까지의 공정에 의해, 하측의 반도체 장치(1)에 설치된 연속 홈(15) 중에 상측의 반도체 장치(18)에 설치된 복수의 땜납 볼(22)이 삽입된다. 하측의 반도체 장치(1)에 설치된 땜납 볼(13)과 상측의 반도체 장치(18)에 설치된 땜납 볼(22)은, 하측의 반도체 장치(1)의 밀봉 수지(14)의 높이의 거의 절반의 크기를 갖는다. 따라서, 하측의 반도체 장치(1)의 연속 홈(15) 내에서, 하측의 땜납 볼(13)과 상측의 땜납 볼(22)이 접촉한다.
다음으로, 도 5의 (c)에 도시된 바와 같이, 중첩된 하측의 반도체 장치(1)와 상측의 반도체 장치(18)에 대하여, 질소 분위기 중에서 리플로우 처리를 행한다. 리플로우 처리를 행함으로써, 하측의 땜납 볼(13)과 상측의 땜납 볼(22)이 용융해서 서로 접합한다. 이것에 의해, 하측의 반도체 장치(1)의 랜드(6)와 상측의 반도체 장치(18)의 랜드(21)가 땜납 볼(13) 및 땜납 볼(22)을 사이에 두고 접속된다. 하측의 반도체 장치(1)와 상측의 반도체 장치(18)가 땜납 볼(13) 및 땜납 볼(22)을 사이에 두고 적층된다. 여기까지의 공정에 의해, PoP형의 반도체 장치(23)를 제조할 수 있다.
본 실시예에 의하면, 하측의 반도체 장치(1)에 설치된 땜납 볼(13)과 상측의 반도체 장치(18)에 설치된 땜납 볼(22)을 전기적으로 접속함으로써, 하측의 반도체 장치(1)와 상측의 반도체 장치(18)를 적층한다. 따라서, 종래와 같이 상측의 반도체 장치에 설치된 땜납 볼에 의해서만 하측의 반도체 장치와 상측의 반도체 장치를 적층하는 경우에 비하여, 상측의 땜납 볼(22)의 크기와 하측의 땜납 볼(13)의 크기의 양쪽 직경을, 절반 정도로 할 수 있다. 구체적으로는, 땜납 볼(13)의 크기와 땜납 볼(22)의 크기의 양쪽을, 하측의 반도체 장치(1)에 설치된 밀봉 수지(14)의 높이의 거의 절반의 크기로 한다. 이것에 의해, 인접하는 땜납 볼(13)끼리의 중심 간 간격과, 인접하는 땜납 볼(22)끼리의 중심 간 간격의 양쪽을, 작게 할 수 있다. PoP형의 반도체 장치(23)에 있어서, 땜납 볼(13, 22)의 수가 매우 많아진 경우에 있어서도, 소직경의 땜납 볼(13, 22)을 작은 중심 간 간격으로 배치해서 사용할 수 있다. 따라서, PoP형의 반도체 장치(23)를 소형화할 수 있다.
본 실시예에 의하면, 개구 연속 홈(15)을 얕게 형성할 수 있다. 이에 의해, 개구를 형성하는 공정수를 단축할 수 있다. 따라서, PoP형의 반도체 장치를 구성하는 하측의 반도체 장치인 반도체 장치(1)를 생산할 때의 생산성을 향상시킬 수 있다.
본 실시예에 의하면, 땜납 볼(13) 위에 4개의 연속 홈(15)을 연속해서 형성하므로, 개구를 형성하는 공정수를 단축할 수 있다. 따라서, PoP형의 반도체 장치를 구성하는 하측의 반도체 장치인 반도체 장치(1)를 생산할 때의 생산성을 향상시킬 수 있다.
본 실시예에 의하면, 하측의 반도체 장치(1)에 설치된 연속 홈(15) 중에 상측의 반도체 장치(18)에 설치된 복수의 땜납 볼(22)을 삽입한다. 이것에 의해, 하측의 반도체 장치(1)에 상측의 반도체 장치(18)를 중첩할 때의 위치 정렬을 용이하게 할 수 있다. 따라서, PoP형의 반도체 장치(23)를 생산할 때의 생산성을 향상시킬 수 있다.
[실시예 3]
본 발명에 관한 반도체 장치의 실시예 3에 대하여, 도 6 내지 도 8을 참조하여 설명한다. 도 6에 도시된 바와 같이, 반도체 장치(24)는 PoP형의 반도체 장치를 구성하는 하측의 반도체 장치이다. 반도체 장치(24)는, 배선 기판(25)과 배선 기판(25)의 위에 탑재된 반도체 칩(26)을 구비한다. 실시예 3에 있어서는, 반도체 칩(26)의 표면측[전극 패드(11)가 형성되어 있는 한쪽 면의 측]이 아래를 향하도록 하여 배선 기판(25)에 탑재된다(페이스 다운 실장). 반도체 칩(26)은, 범프(27)를 사용해서 배선 기판(25)에 플립 칩 실장된다.
도 6의 (b)에 도시된 바와 같이, 배선 기판(25)의 상면에는 복수의 배선(4)이 설치된다. 복수의 배선(4)의 일단부(내측)는, 범프(27)를 경유해서 반도체 칩(26)의 전극 패드(11)에 접속되는 기판 전극(28)을 구성한다. 복수의 배선(4)의 타단부(외측)는, 상측의 반도체 장치(도 7 참조)에 접속되는 접속 전극에 상당하는 랜드(6)를 구성한다. 실시예 3에 있어서는, 각 랜드(6)가 반도체 칩(26)의 주위를 둘러싸도록 2겹으로 설치된다. 도 6에 있어서는, 랜드(6)가 반도체 칩(26)의 최외주에 32개, 그 내측에 24개, 합계 56개의 랜드(6)가 배선 기판(25) 위에 설치되어 있다. 이것으로 한정하지 않고, 반도체 칩(26)의 주위를 둘러싸는 랜드(6)를 3겹 이상으로 설치해도 된다.
배선 기판(25)의 하면에는, 외부의 기기와 전기적으로 접속되는 외부 전극에 상당하는 랜드(7)가 설치된다. 배선 기판(25)의 상면에 설치된 복수의 배선(4)은, 배선 기판(25)의 내부에 설치된 비아 배선(8) 및 내부 배선(도시없음)을 경유하여, 각각의 랜드(7)에 접속된다. 랜드(7)는, 배선 기판(25)의 하면에 있어서 그리드 형상으로 설치된다.
배선 기판(25)의 상면에서의 기판 전극(28) 및 랜드(6)의 표면 이외의 영역에 있어서, 솔더 레지스트(9)가 설치된다. 각 기판 전극(28)은, 범프(27)를 경유하여, 반도체 칩(26)에 설치된 각각의 전극 패드(11)에 접속된다. 각 랜드(6)의 위에는, 땜납 볼(13)(돌기 형상 전극)이 각각 설치된다. 땜납 볼(13)은, 상측의 반도체 장치(도 7 참조)에 접속되기 위한 접속 단자이다. 랜드(6)가 반도체 칩(26)의 주위를 둘러싸도록 2겹으로 설치되어 있는 것에 대응하여, 땜납 볼(13)이 반도체 칩(26)의 주위를 둘러싸도록 2겹으로 설치된다.
배선 기판(25)의 상면에는, 반도체 칩(26), 복수의 배선(4), 기판 전극(28), 솔더 레지스트(9), 땜납 볼(13)을 덮도록, 밀봉 수지(14)가 설치된다. 실시예 3에 있어서는, 범프(27)를 사용하여, 반도체 칩(26)이 배선 기판(25)에 플립 칩 실장된다. 실시예 1에 있어서 본딩 와이어를 사용하는 것에 비하여, 본 실시예에서는 본딩 와이어를 사용하지 않는다. 이에 의해, 반도체 칩(26)을 수지 밀봉하는 밀봉 수지(14)의 높이를 작게 할 수 있다. 따라서, 땜납 볼(13)의 크기를 작게 할 수 있다. 이 경우에도, 땜납 볼(13)의 크기가, 반도체 장치(24)를 구성하는 밀봉 수지(14)의 높이의 거의 절반의 높이가 되도록 설정된다.
도 6의 (b)에 도시된 바와 같이, 반도체 칩(26)과 기판 전극(28)을 접속하는 각각의 범프(27)의 사이에도 밀봉 수지(14)에 의해 충전된다. 이것으로 한정하지 않고, 반도체 칩(26)과 기판 전극(28)의 사이에 언더필(밀봉재)을 미리 흘려 넣어서 각 범프(27) 사이를 전기적으로 절연해 둘 수 있다.
도 6의 (a)에 도시된 바와 같이, 하측의 반도체 장치인 반도체 장치(24)와 상측의 반도체 장치를 적층시키기 위해서는, 땜납 볼(13)의 상부를 노출시킬 필요가 있다. 땜납 볼(13)의 상부를 노출시키기 위해서, 밀봉 수지(14)에 연속 홈(15a, 15b)이 각각 설치된다. 각각의 연속 홈(15a, 15b)은 평면에서 볼 때 땜납 볼(13) 위에 겹치도록, 반도체 칩(26)의 주위에 2겹으로 설치된다.
배선 기판(25)의 하면에서의 각 랜드(7)의 표면 이외의 영역에 있어서, 솔더 레지스트(16)가 설치된다. 각 랜드(7)에는, 외부의 기기와 전기적으로 접속되는 PoP형 반도체 장치의 외부 단자에 상당하는 땜납 볼(17)이 각각 설치된다.
도 7에 도시된 바와 같이, 반도체 장치(29)는 PoP형의 반도체 장치를 구성하는 상측의 반도체 장치이다. 반도체 장치(29)는, 배선 기판(30)과, 그 배선 기판(30)의 위에 탑재된 반도체 칩(31)을 구비한다. 반도체 칩(31)으로서는, DRAM, 플래시 메모리, 로직 디바이스, 아날로그 디바이스, MEMS, 센서 등을 탑재한 칩, 이 칩을 연직 방향으로 적층한 것, 또는 수평 방향으로 배열한 것 등이 사용된다. 반도체 칩(31)은 표면측이 아래를 향하도록 하여 배선 기판(30)에 탑재된다. 반도체 칩(31)은 범프(27)를 경유해서 배선 기판(30)에 플립 칩 실장된다.
도 7의 (b)에 도시된 바와 같이, 배선 기판(30)의 상면에는 복수의 배선(4)이 설치된다. 복수의 배선(4)의 일단부(내측)는 기판 전극(28)을 구성한다. 기판 전극(28)은 범프(27)를 경유해서 반도체 칩(31)의 전극 패드(11)에 접속된다. 복수의 배선(4)의 타단부(외측)는 배선 기판(30)의 내부에 설치된 비아 배선(8) 및 내부 배선(도시없음)을 경유하여, 배선 기판(30)의 하면에 설치된 랜드(21)에 각각 접속된다. 상측의 반도체 장치(29)에 설치된 랜드(21)는 하측의 반도체 장치(24)(도 6 참조)에 접속되는 접속 전극이다. 각 랜드(21)는 반도체 칩(31)의 주위를 둘러싸도록 해서 2겹으로 설치된다. 배선 기판(30)의 하면에 있어서, 각 랜드(21)는 하측의 반도체 장치(24)의 배선 기판(25)의 위에 설치된 각 랜드(6)에 대응하는 위치에 각각 설치된다.
배선 기판(30)의 하면에서의 각 랜드(21)의 표면 이외의 영역에 있어서, 솔더 레지스트(16)가 설치된다. 각 랜드(21)에는, 하측의 반도체 장치(24)(도 6 참조)에 접속되는 접속 단자에 상당하는 땜납 볼(22)이 각각 설치된다. 실시예 3에 있어서는, 땜납 볼(22)의 크기가, 하측의 반도체 장치(24)를 구성하는 밀봉 수지의 높이의 거의 절반의 높이가 되도록 설정된다. 따라서, 하측의 반도체 장치(24)에 설치된 땜납 볼(13)의 크기와, 상측의 반도체 장치(29)에 설치된 땜납 볼(22)의 크기는 거의 동일한 크기로 된다.
배선 기판(30)의 상면에는 반도체 칩(31), 복수의 배선(4), 기판 전극(28), 솔더 레지스트(9)를 덮도록 밀봉 수지(14)가 설치된다.
도 8을 참조하여, 하측의 반도체 장치인 반도체 장치(24)와 상측의 반도체 장치인 반도체 장치(29)를 적층해서 PoP형의 반도체 장치를 제조하는 공정에 대하여 설명한다. 우선, 도 8의 (a)에 도시된 바와 같이, 하측의 반도체 장치(25)의 상방에 상측의 반도체 장치(29)를 이동시켜서, 위치 정렬한다. 하측의 반도체 장치(24)의 최외주에 설치된 복수의 땜납 볼(13)의 위치에, 상측의 반도체 장치(29)의 최외주에 설치된 복수의 땜납 볼(22)을 각각 위치 정렬한다. 마찬가지로, 하측의 반도체 장치(24)의 최외주 내측에 설치된 복수의 땜납 볼(13)의 위치에, 상측의 반도체 장치(29)의 최외주 내측에 설치된 복수의 땜납 볼(22)을 각각 위치 정렬한다.
다음으로, 도 8의 (b)에 도시된 바와 같이, 상측의 반도체 장치(18)를 하강시켜서, 하측의 반도체 장치(25) 위에 상측의 반도체 장치(29)를 중첩한다. 여기까지의 공정에 의해, 하측의 반도체 장치(24)에 설치된 연속 홈(15a, 15b) 중에 상측의 반도체 장치(29)에 설치된 복수의 땜납 볼(22)이 각각 삽입된다. 하측의 반도체 장치(24)에 설치된 땜납 볼(13)과 상측의 반도체 장치(29)에 설치된 땜납 볼(22)은, 하측의 반도체 장치(24)의 밀봉 수지(14)의 높이의 거의 절반의 크기를 갖는다. 따라서, 하측의 반도체 장치(24)의 연속 홈(15a, 15b) 내에서, 하측의 땜납 볼(13)과 상측의 땜납 볼(22)이 접촉한다.
다음으로, 중첩된 하측의 반도체 장치(24)와 상측의 반도체 장치(29)에 대하여, 질소 분위기 중에서 리플로우 처리를 행한다. 리플로우 처리를 행함으로써, 하측의 땜납 볼(13)과 상측의 땜납 볼(22)이 용융해서 서로 접합한다. 이것에 의해, 하측의 반도체 장치(24)의 랜드(6)와 상측의 반도체 장치(29)의 랜드(21)가 땜납 볼(13) 및 땜납 볼(22)을 사이에 두고 접속된다. 하측의 반도체 장치(24)와 상측의 반도체 장치(29)가 땜납 볼(13) 및 땜납 볼(22)을 사이에 사이에 두고 적층된다. 여기까지의 공정에 의해, PoP형의 반도체 장치(32)를 제조할 수 있다.
본 실시예에 의하면, 반도체 장치(24, 29)에 있어서, 반도체 칩(26, 31)은 범프(27)를 사용해서 배선 기판(25, 30)에 각각 플립 칩 실장된다. 이것에 의해, 본딩 와이어를 사용하는 경우에 비하여, 본딩 와이어의 단락을 방지하기 위한 루프 형상을 형성할 필요가 없다. 따라서, 밀봉 수지(14)의 높이를 작게 할 수 있으므로, 땜납 볼(13) 및 땜납 볼(22)의 크기를 작게 할 수 있다. 이것에 의해, 인접하는 땜납 볼(13)끼리의 중심 간 간격과, 인접하는 땜납 볼(22)끼리의 중심 간 간격의 양쪽을, 작게 할 수 있다. PoP형의 반도체 장치(23)에 있어서, 땜납 볼(13, 22)의 수가 매우 많아진 경우에 있어서도, 소직경의 땜납 볼(13, 22)을 작은 중심 간 간격으로 배치해서 사용할 수 있다. 따라서, PoP형의 반도체 장치(23)를 소형화할 수 있다.
다음의 변형예를 채용해도 된다. 제1 변형예는, 도 6의 (b)에 도시한 상태로부터 밀봉 수지(14)의 상면을 연마하는 것에 추가하여, 반도체 칩(26)의 상면을 연마하는 것이다. 이 경우에는, 반도체 칩(26)의 기능을 방해하지 않을 정도의 두께까지 반도체 칩(26)을 연마할 수 있다. 도 6의 (b)에 있어서는, 연마 후의 반도체 장치(24)의 상면이 파선에 의해 도시된다. 따라서, PoP형의 반도체 장치(24)의 두께를 한층 더 저감할 수 있다. 또한, 밀봉 수지(14)에 연속 홈(15a, 15b)을 각각 형성하는 공정수를 저감할 수 있다.
제2 변형예는, 밀봉 수지(14)에 연속 홈(15a, 15b)을 각각 형성하는 공정을 대신하여, 땜납 볼(13)의 상부를 노출시킬 때까지 밀봉 수지(14)의 상면과 반도체 칩(26)의 상면을 순차 연마해도 된다. 이 경우에는, 밀봉 수지(14)의 상면과 반도체 칩(26)의 상면을 순차 연마하는 공정이, 땜납 볼(13)의 상부를 노출시킬 것을 목적으로 하여 밀봉 수지(14)에 있어서 개구를 형성하는 공정에 상당한다.
여기까지 설명한 각 실시예에 의하면, 하측의 반도체 장치에 설치된 연속 홈 중에 상측의 반도체 장치에 설치된 복수의 땜납 볼(22)을 삽입한 후에 리플로우 처리를 행한다. 이에 의해, 하측의 땜납 볼(13)과 상측의 땜납 볼(22)을 전기적으로 접속한다. 여기까지의 공정에 의해, PoP형의 반도체 장치(32)를 제조할 수 있다.
다음의 변형예를 채용해도 된다. 우선, 하측의 반도체 장치와 상측의 반도체 장치를 적층하기 직전에, 하측의 반도체 장치에 설치된 연속 홈 중에 소정량의 수지 재료를 공급한다. 수지 재료로서, 과립 형상, 가루 상태, 페이스트상, 젤리 형상의 등의 고형 형상 수지 또는 반고형 형상 수지를 사용한다. 수지 재료로서 액상 수지(상온에서 액상의 수지)를 사용해도 된다. 고형 형상 수지 또는 반고형 형상 수지의 경우에는, 리플로우 처리를 행하는 공정에서 수지 재료가 용융해서 유동성 수지가 형성된 상태에 있어서, 유동성 수지가 유동하기 쉬운 것이 바람직하다. 액상 수지의 경우에는, 리플로우 처리를 행하는 온도에 있어서 유동하기 쉬운 것이 바람직하다. 수지 재료로서 열경화성 수지와 열가소성 수지의 어느 것을 사용해도 된다.
다음으로, 하측의 반도체 장치에 설치된 연속 홈 중에, 상측의 반도체 장치에 설치된 복수의 땜납 볼(22)을 삽입한다. 땜납 볼(22)을 연속 홈에 삽입함으로써, 수지 재료가 땜납 볼(22)의 주위로 압출된다. 이 상태에 있어서, 리플로우 처리를 행한다.
리플로우 처리 공정에 있어서, 하측의 땜납 볼(13)과 상측의 땜납 볼(22)이 용융해서 접합되고, 수지 재료가 용융해서 유동성 수지가 생성된다. 이것에 의해, 땜납 볼(13)과 땜납 볼 주위의 공간을 유동성 수지에 의해 충전한다. 땜납 볼(13, 22)의 주위 공간에 있어서 유동성 수지가 경화한다. 이것에 의해, 하측의 땜납 볼(13)과 상측의 땜납 볼(22) 주위의 공간을, 경화 수지에 의해 충전한다. 따라서, 땜납 볼(13)과 땜납 볼(22)을 주위로부터 절연할 수 있다. 이것에 의해, 첫 번째로, PoP형의 반도체 장치의 외부에서 하측의 땜납 볼(13)과 상측의 땜납 볼(22)의 주변에 수분 등이 침입하는 것이 억제된다. 두 번째로, PoP형의 반도체 장치가 기계적인 강도가 향상된다. 따라서, PoP형의 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하의 다른 변형예를 채용해도 된다. 하측의 반도체 장치와 상측의 반도체 장치를 적층한 후에, 하측의 반도체 장치에 설치된 연속 홈 중에 소정량의 수지 재료를 공급한다. 이 경우에는, 홈(15)[도 1의 (a) 참조] 및 홈(15a)[도 6의 (a) 참조]을 형성하는 공정에 있어서, 밀봉 수지(14)의 각 외주면에 도달하는 홈(15) 및 홈(15a)을 형성한다. 이것에 의해, 밀봉 수지(14)의 측면(외주면)에 개구부를 형성한다. 하측의 땜납 볼(13)과 상측의 땜납 볼(22)이 접합된 상태에 있어서[도 5의 (b) 참조], 밀봉 수지(14)의 외측으로부터 개구부를 경유해서 연속 홈 중에 수지 재료를 주입한다. 예를 들어, 디스펜서를 사용해서 연속 홈 중에 액상 수지를 주입한다. 이 경우에는, 액상 수지를 주입하는 개구부와는 반대측의 개구부로부터 홈(15) 및 홈(15a)의 내부를 흡인하는 것이 바람직하다. 이에 의해, 홈(15) 및 홈(15a)의 내부에 액상 수지를 단시간에 충전할 수 있다. 연속 홈 중에 수지 재료를 공급하지 않는 경우에 비하여 홈의 폭을 넓게 해서 홈(15) 및 홈(15a)을 형성하는 것이 바람직하다.
또한, PoP형의 반도체 장치에 관하여 반도체 장치를 출하하는 형태에는, 2개의 형태가 있다. 제1 형태는, 하측의 반도체 장치와 상측의 반도체 장치를 적층한 적층형 반도체 장치(최종 제품으로서 기능하는 반도체 장치)로서 출하하는 형태이다. 제2 형태는, 하측의 반도체 장치만을 반제품으로서 출하하는 형태이다. 이 반제품은, 하측의 반도체 장치이며, 그 반제품 자체가 기능할 수 있다. 또한, 이 반제품이 다른 반도체 장치(상측의 반도체 장치)와 조합됨으로써 최종 제품이 완성된다. 이 경우에는, 하측의 반도체 장치를 구입한 사람이, 용도에 따라서 상측의 반도체 장치를 스스로 적층해서 적층형 반도체 장치로서 사용한다. 본 발명은 어느 쪽의 형태에 대해서도 적용된다.
도 1에는, 반도체 칩(3)을 둘러싸는 땜납 볼(13)의 군이 1군만 도시된다. 도 1에 도시된 땜납 볼(13)의 군의 평면 형상은 직사각형이다. 도 6에는, 반도체 칩(26)을 둘러싸는 땜납 볼(13)의 군이 2군만 나타난다. 반도체 칩(26)을 둘러싸는 땜납 볼(13)의 군의 수는 3 이상이어도 된다. 반도체 칩(26)을 둘러싸는 땜납 볼(13)의 군의 수가 복수인 경우에는, 땜납 볼(13)의 각 군이, 각각 평면에서 볼 때 반도체 칩(26)에 먼 측으로부터 가까운 측을 향해서 순차 형성된다.
도 6에 도시되어 있는 내측의 땜납 볼(13)의 군의 평면 형상과 외측의 땜납 볼(13)의 군의 평면 형상은, 상사한 동심의 직사각형이다. 반도체 칩(26)을 둘러싸는 땜납 볼(13)의 군의 평면 형상은, 직사각형(정사각형을 포함함) 이외여도 되고, 타원(진원을 포함함)이어도 되며, 선분과 곡선과의 조합이어도 된다.
반도체 칩(26)을 둘러싸는 땜납 볼(13)의 군의 평면 형상은, 폐쇄된 선분 형상 및 폐쇄된 곡선 형상으로 한정되지 않는다. 그 평면 형상은, 예를 들어 라틴 문자인 「L」의 형상이어도 되고, 그리스 문자인 「Π」의 형상이어도 된다. 라틴 문자인 「L」의 형상을 갖는 땜납 볼(13)의 군 또는 그리스 문자의 「Π」의 형상을 갖는 땜납 볼(13)의 군이, 2군 이상이어도 된다.
반도체 칩(26)을 둘러싸는 땜납 볼(13)의 평면 형상은, 연속하는 곡선으로 이루어지는 와권 형상이어도 되고, 소용돌이에 유사한 꺾은 선 형상(복수의 선분이 연결된 형상)이어도 된다. 이들 경우에는, 반도체 칩(26)을 둘러싸는 1주분의 땜납 볼(13)이 1군의 땜납 볼(13)의 군에 상당한다. 그들 땜납 볼(13)의 각 군이, 각각 평면에서 볼 때 반도체 칩(26)에 먼 측으로부터 가까운 측을 향해서 순차 형성된다.
본 발명은, 전술한 각 실시예로 한정되는 것은 아니라, 본 발명의 취지를 일탈하지 않는 범위 내에서, 필요에 따라서, 임의로 또한 적절하게 조합, 변경하거나, 또는 선택해서 채용할 수 있는 것이다.
1, 24: 반도체 장치(반도체 장치, 제1 반도체 장치)
2, 25: 배선 기판
3, 26: 반도체 칩(칩)
4: 배선
5: 본딩 리드(기판 전극)
6: 랜드(외부 전극)
7: 랜드
8: 비아 배선
9: 솔더 레지스트
10: 접착제
11: 전극 패드(칩 전극)
12: 본딩 와이어(접속 부재)
13: 땜납 볼(제1 돌기 형상 전극)
14: 밀봉 수지
15, 15a, 15b: 연속 홈(개구)
16: 솔더 레지스트
17: 땜납 볼
18, 29: 반도체 장치(제2 반도체 장치)
19, 30: 배선 기판
20, 31: 반도체 칩
21: 랜드
22: 땜납 볼(제2 돌기 형상 전극)
23: PoP형의 반도체 장치
27: 범프(접속 부재)
28: 기판 전극
32: PoP형의 반도체 장치

Claims (12)

  1. 배선 기판과,
    상기 배선 기판의 한쪽 면에 장착된 칩과,
    상기 칩에 형성된 복수의 칩 전극과 상기 배선 기판의 한쪽 면에 형성된 복수의 기판 전극을 각각 전기적으로 접속하는 복수의 접속 부재와,
    상기 배선 기판의 한쪽 면에 있어서 상기 복수의 기판 전극에 각각 연결되어 상기 칩의 주위에 형성된 복수의 외부 전극과,
    상기 복수의 외부 전극의 위에 각각 형성된 복수의 제1 돌기 형상 전극과,
    상기 배선 기판의 한쪽 면에 형성되고 적어도 상기 칩과 상기 복수의 제1 돌기 형상 전극을 덮는 밀봉 수지와,
    상기 밀봉 수지에 형성되고 상기 복수의 제1 돌기 형상 전극에서의 적어도 상부를 노출시키는 개구를 포함하고,
    상기 개구는, 평면에서 볼 때 상기 복수의 제1 돌기 형상 전극 위에 겹쳐지도록, 밀봉 수지를 제거하여 형성되는 홈이고,
    상기 홈은, 평면에서 볼 때 상기 칩을 둘러싸도록 연속하여 형성되는 복수개의 연속 홈인 것을 특징으로 하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 돌기 형상 전극에 의해 형성되고 평면에서 볼 때 상기 칩의 주위를 둘러싸는 제1 돌기 형상 전극군을 구비하고,
    상기 제1 돌기 형상 전극군은 복수 형성되고,
    상기 복수의 제1 돌기 형상 전극군은, 각각 평면에서 볼 때 상기 칩을 둘러싸서 다중으로 형성되는 것을 특징으로 하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 복수개의 연속 홈은, 물리적 가공 또는 화학적 가공 중 어느 하나에 의해 형성되는 것을 특징으로 하는, 반도체 장치.
  4. 삭제
  5. 제1항에 기재된 반도체 장치로 이루어지는 제1 반도체 장치에 대하여, 상기 복수의 제1 돌기 형상 전극에 대응하는 위치에 형성된 복수의 제2 돌기 형상 전극을 갖는 제2 반도체 장치가 중첩되어 구성되고,
    상기 복수의 제1 돌기 형상 전극과 상기 복수의 제2 돌기 형상 전극이 각각 전기적으로 접속되는 것을 특징으로 하는, 반도체 장치.
  6. 제5항에 있어서,
    상기 복수개의 연속 홈에서의 상기 복수의 제1 돌기 형상 전극과 상기 복수의 제2 돌기 형상 전극의 주위에 형성된 충전재를 구비하는 것을 특징으로 하는, 반도체 장치.
  7. 한쪽 면과, 복수의 칩 전극을 갖는 칩이 상기 한쪽 면에 장착되는 장착용 영역과, 상기 한쪽 면에 있어서 상기 장착용 영역의 주위에 형성된 복수의 기판 전극과, 상기 한쪽 면에 있어서 형성되어 상기 복수의 기판 전극에 연결되는 복수의 외부 전극을 갖는 배선 기판을 준비하는 공정과,
    상기 장착용 영역에 상기 칩을 장착하는 공정과,
    상기 복수의 칩 전극과 상기 복수의 기판 전극을 전기적으로 접속하는 공정과,
    상기 복수의 외부 전극 위에 복수의 제1 돌기 형상 전극을 형성하는 공정과,
    상기 배선 기판의 한쪽 면에 있어서 적어도 상기 칩과 상기 복수의 제1 돌기 형상 전극을 덮는 밀봉 수지를 형성하는 공정과,
    상기 복수의 제1 돌기 형상 전극에서의 적어도 상부를 노출시킬 것을 목적으로 하여 상기 밀봉 수지에 있어서 개구를 형성하는 공정을 포함하고,
    상기 개구는, 평면에서 볼 때 상기 복수의 제1 돌기 형상 전극 위에 겹쳐지도록 밀봉 수지에 형성되는 홈이고,
    상기 홈은, 평면에서 볼 때 상기 칩을 둘러싸도록 연속하여 형성되는 복수개의 연속 홈인 것을 특징으로 하는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 배선 기판을 준비하는 공정에 있어서는, 다음의 특징을 갖는 제1 돌기 형상 전극군을 갖는 상기 배선 기판을 준비하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
    (1) 상기 복수의 제1 돌기 형상 전극에 의해 형성된 상기 제1 돌기 형상 전극군이며, 평면에서 볼 때 상기 칩의 주위를 둘러싸는 것.
    (2) 복수의 군만큼 형성된 상기 제1 돌기 형상 전극군이며, 각각 평면에서 볼 때 상기 칩을 둘러싸서 다중으로 형성되는 것.
  9. 제7항에 있어서,
    상기 복수개의 연속 홈은, 물리적 가공 또는 화학적 가공 중 어느 하나에 의해 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  10. 삭제
  11. 제7항에 기재된 반도체 장치의 제조 방법에 의해 제조된 상기 반도체 장치로 이루어지는 제1 반도체 장치에 대하여, 상기 복수의 제1 돌기 형상 전극에 대응하는 위치에 형성된 복수의 제2 돌기 형상 전극을 갖는 제2 반도체 장치가 중첩되어 적층되고,
    상기 복수의 제1 돌기 형상 전극과 상기 복수의 제2 돌기 형상 전극이 각각 전기적으로 접속되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 반도체 장치가 갖는 상기 복수개의 연속 홈에서의 상기 복수의 제1 돌기 형상 전극과 상기 복수의 제2 돌기 형상 전극의 주위를 충전재로 채우는 것을 특징으로 하는, 반도체 장치의 제조 방법.
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