KR101332859B1 - 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 원 레이어 섭스트레이트를 갖는 반도체 패키지와, 이를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용하여, 반도체 칩이 적층 구성되는 팬 아웃 타입 패키지를 제조할 수 있도록 한 새로운 구조의 반도체 패키지 및 이의 제조 방법에 관한 것이다.
이를 위해, 본 발명은 원 레이어 섭스트레이트와 반도체 칩의 본딩패드 간을 도전성 와이어로 연결시킴과 함께, 상기 원 레이어 섭스트레이트는 팬 아웃 패키지의 출력회로부에 도전 가능하게 연결되도록 하고, 상기 반도체 칩은 팬 아웃 패키지의 반도체 칩 위에 적층되도록 한 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지와, 이를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법에 제공하고자 한 것이다.
이를 위해, 본 발명은 원 레이어 섭스트레이트와 반도체 칩의 본딩패드 간을 도전성 와이어로 연결시킴과 함께, 상기 원 레이어 섭스트레이트는 팬 아웃 패키지의 출력회로부에 도전 가능하게 연결되도록 하고, 상기 반도체 칩은 팬 아웃 패키지의 반도체 칩 위에 적층되도록 한 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지와, 이를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법에 제공하고자 한 것이다.
Description
본 발명은 원 레이어 섭스트레이트를 갖는 반도체 패키지와, 이를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용하여, 반도체 칩이 적층 구성되는 팬 아웃 타입 패키지를 제조할 수 있도록 한 새로운 구조의 반도체 패키지 및 이의 제조 방법에 관한 것이다.
각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 복합화 추세를 충족하기 위한 중요한 기술 중의 하나가 바로 반도체 패키지 조립 기술이며, 그에 따라 패키지의 크기 및 두께가 칩 크기에 가깝게 제조되는 웨이퍼 레벨의 칩 스케일 패키지, 칩 사이즈 패키지(Chip Size Package), 칩 적층형 패키지 등이 개발되고 있다.
웨이퍼 레벨 패키지 및 칩 사이즈 패키지에 있어서, 칩의 면적내에 전기적 신호 전달을 위한 솔더볼과 같은 입출력단자가 전기적으로 연결되면 팬-인(fan-in)으로 분류되고, 별도의 인터포져 등을 이용하여 칩의 면적 바깥쪽까지 도전라인을 연장하는 동시에 연장된 부위에 입출력 단자를 융착하면 팬-아웃 타입으로 분류된다.
팬 인 타입의 경우에는 칩의 면적내에 솔더볼을 융착시켜야 함에 따라 입출력 단자의 수를 늘릴 수 없는 단점이 있지만, 반면에 팬 아웃 타입 패키지(fan-out package)는 칩으로부터 전달되는 전기적 신호의 경로인 입출력 단자의 수 즉, 솔더볼의 수를 증가시킬 수 있는 장점을 갖는다.
여기서, 첨부한 도 4를 참조로 종래의 팬 아웃 타입 반도체 패키지에 대한 구성을 살펴보면 다음과 같다.
종래의 팬 아웃 타입 패키지는, 웨이퍼 레벨의 반도체 칩(100)과, 반도체 칩(100)의 신호입출력단자인 본딩패드(102)를 노출시키며 반도체 칩(100)을 봉지하는 몰딩 컴파운드 수지(104)와, 반도체 칩(104)의 본딩패드에 도전 가능하게 연결되는 재배선층(106)과, 재배선층(106)을 절연하기 위한 패시베이션층(108)과, 패시베이션층(108)을 통하여 외부로 노출된 재배선층(110)의 볼랜드(112)에 부착되는 솔더볼(114) 등을 포함하여 구성되어 있다.
그러나, 종래의 팬 아웃 타입 패키지는 하나의 반도체 칩만이 내장된 구조이고, 또한 하나의 반도체 칩으로부터의 전기적 신호가 재배선층을 통하여 출력되는 구조이기 때문에 여러개의 반도체 칩을 적층 구성하는데 어려움이 있었다.
본 발명은 상기와 같은 점을 해결하기 위하여 안출한 것으로서, 원 레이어 섭스트레이트와 반도체 칩이 도전성 와이어로 연결되는 팬 아웃 패키지 제조용 반도체 패키지를 팬 아웃 패키지와 적층 조합하여, 반도체 칩이 상하로 적층 구성되는 형태의 팬 아웃 패키지를 제공하는데 그 목적이 있다.
또한, 본 발명은 반도체 칩이 상하로 적층된 상태에서, 상부칩 위에 또 다른 칩을 더 적층 구성하여 고집적화 및 다기능화를 더욱 실현시킬 수 있도록 한 팬 아웃 타입 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 원 레이어 섭스트레이트와 반도체 칩의 본딩패드 간을 도전성 와이어로 연결시킴과 함께, 상기 원 레이어 섭스트레이트는 팬 아웃 패키지의 입출력회로부에 도전 가능하게 연결되도록 하고, 상기 반도체 칩은 팬 아웃 패키지의 반도체 칩 위에 적층되도록 한 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 제공한다.
본 발명의 일 구현예에서, 상기 원 레이어 섭스트레이트는 소정의 회로 배선 경로을 이루는 단층의 금속회로패턴과, 금속회로패턴의 도전성 와이어가 연결되는 부분을 제외한 표면에 도포된 패시베이션층으로 구성된 것임을 특징으로 한다.
본 발명의 일 구현예에서, 상기 원 레이어 섭스트레이트와 연결되는 반도체 칩은 본딩패드가 상면에 형성된 상부칩으로 채택되고, 상기 팬 아웃 패키지의 반도체 칩은 본딩패드가 저면에 형성된 하부칩으로 채택되어, 상부칩의 저면과 하부칩의 상면이 접착되며 적층되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는:
하부칩과; 상기 하부칩의 저면과 동일 평면을 이루면서 하부칩의 주변에 배열되는 원 레이어 섭스트레이트와; 상기 하부칩의 상면에 적층 부착되는 상부칩과; 상기 상부칩의 상면에 형성된 본딩패드와, 원 레이어 섭스트레이트 간에 도전 가능하게 연결되는 도전성 와이어와; 상부칩 및 하부칩, 원 레이어 섭스트레이트, 도전성 와이어를 봉지시키되, 원 레이어 섭스트레이트 및 하부칩의 저면을 외부로 노출시키면서 몰딩되는 몰딩 컴파운드 수지와; 하부칩의 저면에 형성된 본딩패드와, 원 레이어 섭스트레이트의 저면에 도전 가능하게 연결되는 입출력회로부; 를 포함하여 구성된 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지를 제공한다.
본 발명의 다른 구현예에서, 상기 원 레이어 섭스트레이트는 소정의 회로 배선 경로을 이루는 단층의 금속회로패턴과, 금속회로패턴의 도전성 와이어가 연결되는 부분을 제외한 표면에 도포된 패시베이션층으로 구성된 것임을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 입출력회로부는: 하부칩의 저면에 형성된 본딩패드와, 원 레이어 섭스트레이트의 저면을 제외하고 몰딩 컴파운드 수지의 저면에 걸쳐 도포되는 제1패시베이션층과; 일단부는 제1패시베이션층을 통하여 노출된 하부칩의 저면에 형성된 본딩패드 및 원 레이어 섭스트레이트의 저면에 도전 가능하게 연결되고, 타단부는 볼랜드가 형성되는 자리까지 연장되는 재배선층과; 재배선층의 볼랜드를 제외한 제1패시베이션층의 표면에 걸쳐 도포되는 제2패시베이션층; 으로 구성된 것을 특징으로 한다.
바람직하게는, 상기 볼랜드에는 최종 입출력단자로서 솔더볼이 융착되는 것을 특징으로 한다.
본 발명의 다른 구현예에 따른 반도체 패키지는: 상기 상부칩의 상면에 적층 부착되어 몰딩 컴파운드 수지로 봉지되는 제3칩과; 몰딩 컴파운드 수지의 상면에서 제3칩의 상면에 형성된 본딩패드까지 관통 형성되는 도전성의 제1관통 몰드 비아와; 몰딩 컴파운드 수지의 상면을 통해 노출된 제1관통 몰드 비아와 도전 가능하게 연결되는 스택용 입출력회로부와; 몰딩 컴파운드 수지의 상면 테두리 부분에서 입출력회로부까지 도전 가능하게 관통 형성되는 관통 몰드 비아; 를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 스택용 입출력회로부는: 제1 및 관통 몰드 비아를 제외한 몰딩 컴파운드 수지의 상면에 걸쳐 도포되는 제1패시베이션층과; 일단부는 제1패시베이션층을 통하여 노출된 제1 및 관통 몰드 비아에 도전 가능하게 연결되고, 타단부는 적층용 볼랜드가 형성되는 자리까지 연장되는 재배선층과; 재배선층의 적층용 볼랜드를 제외한 제1패시베이션층의 표면에 걸쳐 도포되는 제2패시베이션층; 으로 구성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 캐리어에 접착된 필름 상에 원 레이어 섭스트레이트를 소정의 회로 배열로 부착시키는 단계와; 상기 필름의 중앙부분 표면에 하부칩을 부착시키는 단계와; 상기 하부칩의 상면에 상부칩을 적층 부착시키는 단계와; 상기 상부칩의 상면에 형성된 본딩패드와, 원 레이어 섭스트레이트의 금속회로패턴 간을 도전성 와이어로 연결하는 단계와; 상부칩 및 하부칩, 도전성 와이어, 원 레이어 섭스트레이트를 봉지시키기 위하여 몰딩 컴파운드 수지로 몰딩하는 단계와; 상기 캐리어를 분리시킴과 함께, 원 레이어 섭스트레이트의 금속회로패턴 저면과 하부칩의 저면에 형성된 본딩패드가 노출되도록 필름을 떼어내는 단계와; 상기 몰딩 컴파운드 수지의 저면에 걸쳐, 하부칩의 본딩패드와, 원 레이어 섭스트레이트의 금속회로패턴과 도전 가능하게 연결되는 입출력회로부를 형성하는 단계; 를 포함하는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법을 제공한다.
본 발명의 또 다른 구현예에서, 상기 입출력회로부를 형성하는 단계는:
하부칩의 저면에 형성된 본딩패드와, 원 레이어 섭스트레이트의 저면을 제외하고 몰딩 컴파운드 수지의 저면에 걸쳐 제1패시베이션층을 도포하는 과정과; 일단부는 하부칩의 저면에 형성된 본딩패드 및 원 레이어 섭스트레이트의 저면에 연결되고, 타단부는 볼랜드가 형성되는 자리까지 연장되는 재배선층을 도금 공정을 이용하여 형성하는 과정과; 재배선층의 볼랜드를 제외한 제1패시베이션층의 표면에 걸쳐 제2패시베이션층을 도포하는 과정; 으로 진행되는 것을 특징으로 한다.
바람직하게는, 상기 볼랜드에 솔더볼을 융착시키는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 구현예는: 상기 몰딩 컴파운드 수지에 의한 몰딩 단계 전에, 상부칩의 상면에 제3칩을 더 적층 부착하는 단계가 더 진행되는 것을 특징으로 한다.
본 발명의 또 다른 구현예는: 상기 몰딩 컴파운드 수지에 의한 몰딩 단계 후, 몰딩 컴파운드 수지의 상면에서 제3칩의 상면에 형성된 본딩패드까지 도전성의 제1관통 몰드 비아를 형성하는 단계와; 몰딩 컴파운드 수지의 상면 테두리 부분에서 입출력회로부의 재배선층까지 관통 몰드 비아를 형성하는 단계와; 몰딩 컴파운드 수지의 상면을 걸쳐 제1관통 몰드 비아 및 관통 몰드 비아와 도전 가능하게 연결되는 스택용 입출력회로부를 형성하는 단계; 가 더 진행되는 것을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 스택용 입출력회로부를 형성하는 단계는: 제1 및 관통 몰드 비아를 제외한 몰딩 컴파운드 수지의 상면에 걸쳐 제1패시베이션층을 형성하는 과정과; 일단부는 제1패시베이션층을 통하여 노출된 제1 및 관통 몰드 비아에 도전 가능하게 연결되고, 타단부는 적층용 볼랜드가 형성되는 자리까지 연장되는 재배선층을 도금 공정을 이용하여 형성하는 과정과; 재배선층의 적층용 볼랜드를 제외한 제1패시베이션층의 표면에 걸쳐 제2패시베이션층을 형성하는 과정; 으로 진행되는 것을 특징으로 한다.
바람직하게는, 상기 적층용 볼랜드에 솔더볼을 매개로 제3의 반도체 패키지가 더 적층되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 팬 아웃 패키지의 반도체 칩 위에 상부칩을 적층하는 동시에 원 레이어 섭스트레이트와 적층된 상부칩 간을 도전성 와이어로 연결하여, 반도체 칩이 상하로 적층 구성되는 형태의 팬 아웃 패키지를 제공할 수 있다.
또한, 본 발명은 반도체 칩이 상하로 적층된 상태에서, 상부칩 위에 또 다른 제3칩을 더 적층 구성함과 함께 제3의 반도체 패키지를 적층하여, 고집적화 및 다기능화를 더욱 실현시킬 수 있다.
도 1은 본 발명에 따른 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지의 일 실시예를 나타내는 단면도,
도 2a 내지 도 2h는 도 1의 팬 아웃 타입 반도체 패키지를 제조하는 과정을 순서대로 나타낸 단면도,
도 3a 및 도 3b는 본 발명에 따른 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지의 다른 실시예를 나타내는 단면도,
도 4는 종래의 팬 아웃 타입 패키지를 나타낸 단면도.
도 2a 내지 도 2h는 도 1의 팬 아웃 타입 반도체 패키지를 제조하는 과정을 순서대로 나타낸 단면도,
도 3a 및 도 3b는 본 발명에 따른 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지의 다른 실시예를 나타내는 단면도,
도 4는 종래의 팬 아웃 타입 패키지를 나타낸 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 원 레이어 섭스트레이트를 이용하여 웨이퍼 레벨의 팬 아웃 패키지내에 반도체 칩을 상하로 적층 구성할 수 있도록 한 점에 주안점이 있다.
이를 위해, 첨부한 도 1에 도시된 바와 같이 원 레이어 섭스트레이트(10)와 상부칩으로 채택되는 반도체 칩(20)의 본딩패드(22) 간을 도전성 와이어(16)로 연결시킨 형태의 패키지를 구성하고, 이와 함께 상기 원 레이어 섭스트레이트(10)는 팬 아웃 패키지의 입출력회로부(40)에 도전 가능하게 연결되도록 하고, 상기 상부칩(20)으로 채택되는 반도체 칩(20)은 하부칩(30)으로 채택된 팬 아웃 패키지의 반도체 칩(30) 위에 적층되도록 한다.
바람직하게는, 상기 원 레이어 섭스트레이트(10)는 상부칩(20) 및 하부칩(30)의 주변에 소정의 회로 배선 경로을 이루며 단층으로 형성된 금속회로패턴(12, 예를 들어, 동박(copper foil))을 단독으로 사용하거나, 또는 금속회로패턴(12)의 도전성 와이어가 연결되는 부분만을 제외한 나머지 표면이 절연을 위하여 패시베이션층(14)이 도포된 것으로 구성된다.
따라서, 상기 상부칩(20)이 하부칩(30) 위에 적층된 상태에서, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)과 상부칩(20)의 본딩패드(22)를 도전성 와이어(16)로 연결한 후, 상부칩(20)과 하부칩(30), 그리고 도전성 와이어(16)를 봉지시키는 몰딩 공정을 진행한 다음, 몰딩 컴파운드 수지(18)의 저면을 통하여 노출되는 하부칩(30)의 본딩패드(32)와 원 레이어 섭스트레이트(10)의 금속회로패턴(12)에 도전 가능하게 연결되는 입출력회로부(40)을 구성함으로써, 본 발명에 따른 원 레이어 섭스트레이트를 갖는 반도체 패키지가 완성될 수 있다.
여기서, 본 발명에 따른 원 레이어 섭스트레이트를 이용한 반도체 패키지의 구성을 보다 상세하게 설명하면 다음과 같다.
하부칩(30)이 제공됨과 함께 하부칩(30)의 저면과 동일 평면을 이루면서 하부칩(30)의 주변에 원 레이어 섭스트레이트(10)가 배열되며, 상기와 같이 원 레이어 섭스트레이트(10)는 상부칩(20) 및 하부칩(30)의 주변에 소정의 회로 배선 경로을 이루며 단층으로 형성된 금속회로패턴(12, 예를 들어, 동박(copper foil))을 단독으로 사용하거나, 또는 금속회로패턴(12)의 도전성 와이어가 연결되는 부분만을 제외한 나머지 표면이 절연을 위하여 패시베이션층(14)이 도포된 것으로 구성된다.
상기 하부칩(30)의 상면에는 보다 큰 크기의 상부칩(20)이 적층 부착된 다음, 상부칩(20)의 상면에 형성된 본딩패드(22)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)이 도전성 와이어(16)에 의하여 도전 가능하게 연결된다.
이렇게 상부칩(20) 및 하부칩(30)이 적층되고, 상부칩(20)의 본딩패드(22)와 금속회로패턴(12)이 도전성 와이어(16)에 의하여 도전 가능하게 연결된 상태에서, 상부칩(20) 및 하부칩(30)을 비롯하여 원 레이어 섭스트레이트(10), 도전성 와이어(16) 등을 외부력으로부터 보호하기 위하여 몰딩 컴파운드 수지(18)로 봉지시키게 되며, 이때 금속회로패턴(12)과 하부칩(30)의 저면은 몰딩 컴파운드 수지(18)의 저부를 통하여 외부로 노출되는 상태가 된다.
특히, 상기 하부칩(30)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 저면에는 입출력회로부(40)가 도전 가능하게 형성된다.
보다 상세하게는, 상기 입출력회로부(40)는 상부칩(20)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)의 저면을 제외하고 몰딩 컴파운드 수지(18)의 저면에 걸쳐 도포되는 제1패시베이션층(41)과; 일단부는 제1패시베이션층(41)을 통하여 노출된 하부칩(30)의 본딩패드(32)에 도전 가능하게 연결되거나 금속회로패턴(12)의 저면에 도전 가능하게 연결되고, 타단부는 볼랜드(42)가 형성되는 자리까지 연장되는 복수의 재배선층(43)과; 재배선층(43)의 볼랜드(42)를 제외한 제1패시베이션층(41)의 표면에 걸쳐 도포되는 제2패시베이션층(44)으로 구성된다.
이때, 상기 제2패시베이션층(44)은 재배선층(43)들을 밀봉하면서 외부로부터의 기계적 충격, 수분, 각종 이물질 등이 재배선층(43)으로 침투하는 것을 차단하는 기능을 하고, 동시에 서로 인접하는 재배선층(43)간의 쇼트 현상을 방지하는 절연 역할을 하게 된다.
최종적으로, 상기 입출력회로부(40)의 볼랜드(42)에 입출력단자로서 솔더볼(45)을 융착시킴으로써, 본 발명의 일 실시예에 따른 원 레이어 섭스트레이트를 이용한 팬 아웃 타입 반도체 패키지가 완성된다.
여기서, 본 발명의 일 실시예에 따른 원 레이어 섭스트레이트를 이용한 팬 아웃 타입 반도체 패키지의 제조 과정을 보다 상세하게 설명하면 다음과 같다.
먼저, 일종의 지지블럭인 캐리어(70) 위에 접착 성분을 갖는 필름(71)을 부착하고, 필름(71)의 상면 테두리 영역쪽에 원 레이어 섭스트레이트(10)를 소정의 회로 배열로 부착시킨다(도 2a 참조).
상기와 같이, 원 레이어 섭스트레이트(10)는 소정의 회로 배선 경로을 이루며 단층으로 형성된 금속회로패턴(12)과, 금속회로패턴(12)의 도전성 와이어가 연결되는 부분만을 제외한 나머지 표면이 절연을 위하여 패시베이션층(14)이 도포된 구조로 구비된다.
다음으로, 상기 필름(71)의 중앙부분 표면에 하부칩(30)을 부착시키되, 하부칩(30)의 본딩패드(32)가 필름(71)쪽으로 향하도록 부착시킨다(도 2b 참조).
이어서, 상기 하부칩(30)의 상면에 보다 큰 크기의 상부칩(20)을 적층 부착시키되, 상부칩(20)의 본딩패드(22)가 위쪽으로 향하도록 부착시킨다(도 2c 참조).
연이어, 상기 상부칩(20)의 상면에 형성된 본딩패드(22)에 볼 본딩(1차 본딩)이 이루어짐과 함께 원 레이어 섭스트레이트(10)의 금속회로패턴(12)에 스티치 본딩(2차 본딩)이 이루어짐으로써, 상부칩(20)과 금속회로패턴(12)이 도전성 와이어(16)에 의하여 도전 가능하게 연결되는 상태가 된다(도 2d 참조).
다음으로, 상기 상부칩(20) 및 하부칩(30)을 비롯하여, 도전성 와이어(16), 원 레이어 섭스트레이트(10)를 외부력으로부터 보호하기 위하여 몰딩 컴파운드 수지(18)로 봉지시키는 몰딩 단계가 진행된다(도 2e 참조).
이어서, 상기 캐리어(70)를 분리시킴과 함께, 원 레이어 섭스트레이트(10)의 금속회로패턴(12) 저면과 하부칩(30)의 저면에 형성된 본딩패드(32)가 노출되도록 필름(71)을 떼어내는 단계가 진행된다(도 2f 참조).
이때, 상기 하부칩(30)의 본딩패드(32) 및 원레이 섭스트레이트(10)의 금속회로패턴(12)은 몰딩 컴파운드 수지(18)의 저면과 동일 평면을 이루면서 외부로 노출되는 상태가 된다.
연이어, 상기 몰딩 컴파운드 수지(18)의 저면에 걸쳐, 하부칩(30)의 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)과 도전 가능하게 연결되는 입출력회로부(40)를 형성하는 단계가 진행된다(도 2g 참조).
보다 상세하게는, 상기 입출력회로부(40)를 형성하기 위하여 하부칩(30)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)을 제외하고 몰딩 컴파운드 수지(18)의 저면에 걸쳐 제1패시베이션층(41)을 도포하는 과정이 선행된 후, 재배선층(43) 및 제2패시베이션층(44)을 형성하는 과정이 진행된다.
즉, 상기 재배선층(43)의 통상의 전기도금을 이용하여 형성되는 바, 일단부는 하부칩(30)의 저면에 형성된 본딩패드(32)에 연결되거나, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)에 연결되고, 타단부는 볼랜드(42)가 형성되는 자리까지 연장되며, 또한 상기 제2패시베이션층(44)은 재배선층(43)의 볼랜드(42)를 제외한 제1패시베이션층(41)의 표면에 걸쳐 도포되어 재배선층(43)들을 밀봉하면서 서로 인접하는 재배선층(43)간의 쇼트 현상을 방지하는 절연 역할을 하게 된다.
최종적으로, 도 2h에서 보듯이 상기 볼랜드(42)에 솔더볼(45)을 융착시킴으로써, 본 발명의 일 실시예에 따른 원 레이어 섭스트레이트를 이용한 팬 아웃 타입 반도체 패키지가 완성된다.
여기서, 본 발명의 다른 실시예에 따른 원 레이어 섭스트레이트를 이용한 팬 아웃 타입 반도체 패키지 및 그 제조 방법을 첨부한 도 3a 내지 도 3j를 참조로 설명하면 다음과 같다.
본 발명의 다른 실시예에 따른 패키지는 반도체 칩을 하나 더 적층 구성하고, 또한 제3의 반도체 패키지를 적층시킬 수 있도록 한 점에 특징이 있다.
즉, 상기 몰딩 컴파운드 수지(18)에 의한 몰딩 단계 전에, 상부칩(20)의 상면에 제3칩(50)을 더 적층 부착하고, 몰딩 단계 후에 제3의 반도체 패키지(80)를 더 적층시키게 된다.
이를 위해, 본 발명의 다른 실시예에 따른 패키지 제조 과정중 첨부한 도 3a 내지 도 3d에 도시된 바와 같은 과정은 상기한 일 실시예의 패키지 제조 과정과 동일하게 진행되고, 이어서 도 3e에서 보듯이 제3칩(50)을 상부칩(20)의 상면에 적층하고, 제3칩(50)의 상면에 형성된 본딩패드(51)에 구리필러 또는 솔더볼 등과 같은 입출력단자(52)를 부착시킨다.
이어서, 상기 상부칩(20) 및 하부칩(30)을 비롯하여, 제3칩(50), 입출력단자(52), 도전성 와이어(16), 원 레이어 섭스트레이트(10)를 외부력으로부터 보호하기 위하여 몰딩 컴파운드 수지(18)로 봉지시키는 몰딩 단계가 진행된다(도 3f 참조).
다음으로, 상기 캐리어(70)를 분리시킴과 함께, 원 레이어 섭스트레이트(10)의 금속회로패턴(12) 저면과 하부칩(30)의 저면에 형성된 본딩패드(32)가 노출되도록 필름(71)을 떼어내는 단계가 진행된다(도 3g 참조).
연이어, 상기 몰딩 컴파운드 수지(18)의 상면 테두리 부분에서 원 레이어 섭스트레이트(10)까지 관통 몰드 비아(53)를 도전 가능하게 형성한다(도 3h 참조).
이때, 상기 관통 몰드 비아(53)는 레이저 가공을 이용하여 몰딩 컴파운드 수지(18)에 레이저 홀을 뚫고, 레이저 홀내에 전도성 충진재를 충진시킨 것이다.
이와 함께, 상기 몰딩 컴파운드 수지(18)의 상면을 입출력단자(52)가 노출될 때까지 그라인딩하는 과정이 진행된다(도 3i 참조).
이어서, 상기한 일 실시예와 같이 상기 몰딩 컴파운드 수지(18)의 저면에 걸쳐, 하부칩(30)의 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)과 도전 가능하게 연결되는 입출력회로부(40)를 형성하는 단계가 진행된 후(도 3j 참조), 상기 몰딩 컴파운드 수지(18)의 상면을 걸쳐 입출력단자(52) 및 관통 몰드 비아(53)와 도전 가능하게 스택용 입출력회로부(60)를 형성하는 과정(도 3k 참조)과, 볼랜드(42)에 솔더볼(45)를 부착시키는 과정(도 3l 참조)을 진행함으로써, 본 발명의 다른 실시예에 따른 팬 아웃 패키지가 완성된다.
이때, 상기 입출력단자(52)는 스택용 입출력회로부(60)의 재배선층(63)과 제3칩(50)의 본딩패드(51)를 전기적 신호 교환 가능하게 연결시키는 역할을 하고, 관통 몰드 비아(53)는 스택용 입출력회로부(60)의 재배선층(63)과 입출력회로부(40)의 재배선층(43)을 전기적 신호 교환 가능하게 연결시키는 역할을 한다.
바람직하게는, 상기 스택용 입출력회로부(60)는 상기한 일 실시예에 따른 입출력회로부(40)의 구성과 같이, 제1패시베이션층(61)과, 재배선층(63)과, 제2패시베이션층(64) 등을 포함하여 구성된다.
즉, 스택용 입출력회로부(60)는: 입출력수단(52) 및 관통 몰드 비아(53)를 제외한 몰딩 컴파운드 수지(18)의 상면에 걸쳐 도포되는 제1패시베이션층(61)과; 일단부는 제1패시베이션층(61)을 통하여 노출된 입출력단자(52) 및 관통 몰드 비아(53)에 도전 가능하게 연결되고, 타단부는 적층용 볼랜드(62)가 형성되는 자리까지 연장되는 재배선층(63)과, 재배선층(63)의 적층용 볼랜드(62)를 제외한 제1패시베이션층(61)의 표면에 걸쳐 도포되는 제2패시베이션층(64); 을 포함하여 구성된다.
다시 말해서, 입출력단자(52) 및 관통 몰드 비아(53)를 제외한 몰딩 컴파운드 수지(18)의 상면에 걸쳐 제1패시베이션층(61)을 형성하고, 이어서 일단부는 제1패시베이션층(61)을 통하여 노출된 입출력단자(52) 및 관통 몰드 비아(53)에 도전 가능하게 연결하는 동시에 타단부는 적층용 볼랜드(62)가 형성되는 자리까지 연장되는 재배선층(63)을 도금 공정을 이용하여 형성한 다음, 재배선층(63)의 적층용 볼랜드(62)를 제외한 제1패시베이션층(61)의 표면에 걸쳐 제2패시베이션층(64)을 형성하는 과정을 진행함으로써, 스택용 입출력회로부(60)가 형성된다.
최종적으로, 첨부한 도 3m에서 보듯이 상기 적층용 볼랜드(62)에 솔더볼(65)을 매개로 제3의 반도체 패키지(80)를 더 적층함으로써, 고집적화 및 다기능화를 더욱 실현시킬 수 있다.
10 : 원 레이어 섭스트레이트
12 : 금속회로패턴
14 : 패시베이션층
16 : 도전성 와이어
18 : 몰딩 컴파운드 수지
20 : 반도체 칩, 상부칩
22 : 본딩패드
30 : 반도체 칩, 하부칩
32 : 본딩패드
40 : 입출력회로부
41 : 제1패시베이션층
42 : 볼랜드
43 : 재배선층
44 : 제2패시베이션층
45 : 솔더볼
50 : 제3칩
51 : 본딩패드
52 : 입출력단자
53 : 관통 몰드 비아
60 : 스택용 입출력회로부
61 : 제1패시베이션층
62 : 적층용 볼랜드
63 : 재배선층
64 : 제2패시베이션층
65 : 솔더볼
70 : 캐리어
71 : 필름
80 : 제3의 반도체 패키지
12 : 금속회로패턴
14 : 패시베이션층
16 : 도전성 와이어
18 : 몰딩 컴파운드 수지
20 : 반도체 칩, 상부칩
22 : 본딩패드
30 : 반도체 칩, 하부칩
32 : 본딩패드
40 : 입출력회로부
41 : 제1패시베이션층
42 : 볼랜드
43 : 재배선층
44 : 제2패시베이션층
45 : 솔더볼
50 : 제3칩
51 : 본딩패드
52 : 입출력단자
53 : 관통 몰드 비아
60 : 스택용 입출력회로부
61 : 제1패시베이션층
62 : 적층용 볼랜드
63 : 재배선층
64 : 제2패시베이션층
65 : 솔더볼
70 : 캐리어
71 : 필름
80 : 제3의 반도체 패키지
Claims (16)
- 삭제
- 삭제
- 삭제
- 하부칩(30)과;
상기 하부칩(30)의 저면과 동일 평면을 이루면서 하부칩(30)의 주변에 배열되는 원 레이어 섭스트레이트(10)와;
상기 하부칩(30)의 상면에 적층 부착되는 상부칩(20)과;
상기 상부칩(20)의 상면에 형성된 본딩패드(22)와, 원 레이어 섭스트레이트(10) 간에 도전 가능하게 연결되는 도전성 와이어(16)와;
상부칩(20) 및 하부칩(30), 원 레이어 섭스트레이트(10), 도전성 와이어(16)를 봉지시키되, 원 레이어 섭스트레이트(10) 및 하부칩(30)의 저면을 외부로 노출시키면서 몰딩되는 몰딩 컴파운드 수지(18)와;
하부칩(30)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 저면에 도전 가능하게 연결되는 입출력회로부(40);
상기 상부칩(20)의 상면에 적층 부착되어 몰딩 컴파운드 수지(18)로 봉지되는 제3칩(50)과;
몰딩 컴파운드 수지(18)의 상면에서 제3칩(50)의 상면에 형성된 본딩패드(51)까지 관통 형성되는 도전성의 제1관통 몰드 비아(52)와;
몰딩 컴파운드 수지(18)의 상면을 통해 노출된 제1관통 몰드 비아(52)와 도전 가능하게 연결되는 스택용 입출력회로부(60)와;
몰딩 컴파운드 수지(18)의 상면 테두리 부분에서 입출력회로부(40)까지 도전 가능하게 관통 형성되는 관통 몰드 비아(53);
를 포함하여 구성된 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
- 청구항 4에 있어서,
상기 원 레이어 섭스트레이트(10)는:
소정의 회로 배선 경로을 이루는 단층의 금속회로패턴(12)과, 금속회로패턴(12)의 도전성 와이어가 연결되는 부분을 제외한 표면에 도포된 패시베이션층(14)으로 구성된 것임을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
- 청구항 4에 있어서,
상기 입출력회로부(40)는:
하부칩(20)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 저면을 제외하고 몰딩 컴파운드 수지(18)의 저면에 걸쳐 도포되는 제1패시베이션층(41)과;
일단부는 제1패시베이션층(41)을 통하여 노출된 하부칩(30) 저면의 본딩패드 (32) 및 원 레이어 섭스트레이트(10)의 저면에 도전 가능하게 연결되고, 타단부는 볼랜드(42)가 형성되는 자리까지 연장되는 재배선층(43)과;
재배선층(43)의 볼랜드(42)를 제외한 제1패시베이션층(41)의 표면에 걸쳐 도포되는 제2패시베이션층(44);
으로 구성된 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
- 청구항 6에 있어서,
상기 볼랜드(42)에는 최종 입출력단자로서 솔더볼(45)이 융착되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
- 삭제
- 청구항 4에 있어서,
상기 스택용 입출력회로부(60)는:
제1 및 관통 몰드 비아(52,53)를 제외한 몰딩 컴파운드 수지(18)의 상면에 걸쳐 도포되는 제1패시베이션층(61)과;
일단부는 제1패시베이션층(61)을 통하여 노출된 제1 및 관통 몰드 비아(52,53)에 도전 가능하게 연결되고, 타단부는 적층용 볼랜드(62)가 형성되는 자리까지 연장되는 재배선층(63)과;
재배선층(63)의 적층용 볼랜드(62)를 제외한 제1패시베이션층(61)의 표면에 걸쳐 도포되는 제2패시베이션층(64);
으로 구성된 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지.
- 캐리어(70)에 접착된 필름(71) 상에 원 레이어 섭스트레이트(10)를 소정의 회로 배열로 부착시키는 단계와;
상기 필름(71)의 중앙부분 표면에 하부칩(30)을 부착시키는 단계와;
상기 하부칩(30)의 상면에 상부칩(20)을 적층 부착시키는 단계와;
상기 상부칩(20)의 상면에 형성된 본딩패드(22)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12) 간을 도전성 와이어(16)로 연결하는 단계와;
상부칩(20) 및 하부칩(30), 도전성 와이어(16), 원 레이어 섭스트레이트(10)를 봉지시키기 위하여 몰딩 컴파운드 수지(18)로 몰딩하는 단계와;
상기 캐리어(70)를 분리시킴과 함께, 원 레이어 섭스트레이트(10)의 금속회로패턴(12) 저면과 하부칩(30)의 저면에 형성된 본딩패드(32)가 노출되도록 필름(71)을 떼어내는 단계와;
상기 몰딩 컴파운드 수지(18)의 저면에 걸쳐, 하부칩(30)의 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 금속회로패턴(12)과 도전 가능하게 연결되는 입출력회로부(40)를 형성하는 단계를 포함하고,
상기 몰딩 컴파운드 수지(18)에 의한 몰딩 단계 전에, 상부칩(20)의 상면에 제3칩(50)을 더 적층 부착하고, 제3칩의 상면에 형성된 본딩패드(51)에 입출력단자(52)를 부착하는 단계가 더 진행되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
- 청구항 10에 있어서,
상기 입출력회로부(40)를 형성하는 단계는:
하부칩(30)의 저면에 형성된 본딩패드(32)와, 원 레이어 섭스트레이트(10)의 저면을 제외하고 몰딩 컴파운드 수지(18)의 저면에 걸쳐 제1패시베이션층(41)을 도포하는 과정과;
일단부는 하부칩(30)의 저면에 형성된 본딩패드(32) 및 원 레이어 섭스트레이트(10)의 저면에 연결되고, 타단부는 볼랜드(42)가 형성되는 자리까지 연장되는 재배선층(43)을 도금 공정을 이용하여 형성하는 과정과;
재배선층(43)의 볼랜드(42)를 제외한 제1패시베이션층(41)의 표면에 걸쳐 제2패시베이션층(44)을 도포하는 과정;
으로 진행되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
- 청구항 11에 있어서,
상기 볼랜드(42)에 솔더볼(45)을 융착시키는 단계를 더 포함하는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
- 삭제
- 청구항 10에 있어서,
상기 몰딩 컴파운드 수지(18)에 의한 몰딩 단계 후, 몰딩 컴파운드 수지(18)의 상면에서 제3칩(50)의 상면에 형성된 본딩패드(51)에 부착된 입출력단자(52) 노출될 때까지 그라인딩하는 단계와;
몰딩 컴파운드 수지(18)의 상면 테두리 부분에서 입출력회로부(40)의 재배선층(43)까지 관통 몰드 비아(53)를 형성하는 단계와;
몰딩 컴파운드 수지(18)의 상면을 걸쳐 입출력단자(52) 및 관통 몰드 비아(53)와 도전 가능하게 연결되는 스택용 입출력회로부(60)를 형성하는 단계;
가 더 진행되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
- 청구항 14에 있어서,
상기 스택용 입출력회로부(60)를 형성하는 단계는:
제1 및 관통 몰드 비아(52,53)를 제외한 몰딩 컴파운드 수지(18)의 상면에 걸쳐 제1패시베이션층(61)을 형성하는 과정과;
일단부는 제1패시베이션층(61)을 통하여 노출된 제1 및 관통 몰드 비아(52,53)에 도전 가능하게 연결되고, 타단부는 적층용 볼랜드(62)가 형성되는 자리까지 연장되는 재배선층(63)을 도금 공정을 이용하여 형성하는 과정과;
재배선층(63)의 적층용 볼랜드(62)를 제외한 제1패시베이션층(61)의 표면에 걸쳐 제2패시베이션층(64)을 형성하는 과정;
으로 진행되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
- 청구항 15에 있어서,
상기 적층용 볼랜드(62)에 솔더볼(65)을 매개로 제3의 반도체 패키지(80)가 더 적층되는 것을 특징으로 하는 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 제조 방법.
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|---|---|---|---|
| KR1020110146611A KR101332859B1 (ko) | 2011-12-30 | 2011-12-30 | 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법 |
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| KR1020110146611A KR101332859B1 (ko) | 2011-12-30 | 2011-12-30 | 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법 |
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