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KR20110015934A - 비휘발성 메모리 장치 및 이의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 이의 프로그램 방법 Download PDF

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KR20110015934A
KR20110015934A KR1020090073390A KR20090073390A KR20110015934A KR 20110015934 A KR20110015934 A KR 20110015934A KR 1020090073390 A KR1020090073390 A KR 1020090073390A KR 20090073390 A KR20090073390 A KR 20090073390A KR 20110015934 A KR20110015934 A KR 20110015934A
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KR
South Korea
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phase change
change material
material pattern
unit cell
data
Prior art date
Application number
KR1020090073390A
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English (en)
Inventor
안형근
조성래
김익수
임동현
신희주
조은희
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US12/853,329 priority patent/US8625325B2/en
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Abstract

비휘발성 메모리 장치 및 이의 프로그램 방법이 제공된다. 비휘발성 메모리 장치는, 기판 및 상기 기판 상에 형성된 제1 전극, 상기 제1 전극 상에 형성된 제1 상변화 물질 패턴, 상기 제1 상변화 물질 패턴 상에 형성된 제2 상변화 물질 패턴 및 상기 제2 상변화 물질 패턴 상에 형성된 제2 전극을 포함하는 단위 셀을 포함하되, 상기 제2 상변화 물질 패턴의 부피가 상기 제1 상변화 물질 패턴의 부피보다 크고, 상기 제1 상변화 물질 패턴에 포함된 물질과 상기 제2 상변화 물질 패턴에 포함된 물질이 서로 다르다.
비휘발성 메모리 장치, 상변화 물질, 수직 셀 다이오드, 비트 라인

Description

비휘발성 메모리 장치 및 이의 프로그램 방법{Nonvolatile memory device and programming method thereof}
본 발명은 비휘발성 메모리 장치의 제조 방법 및 비휘발성 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 비휘발성 메모리 장치로 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 메모리 장치가 주로 채택되고 있다. 그러나 최근에 플래쉬 메모리 장치를 대신하여 새로운 비휘발성 메모리 장치로 상변화 메모리 장치가 제안되고 있다.
상변화 메모리 장치는 데이터 저장 요소로 상변화 물질을 포함한다. 상변화 물질은 온도에 따라 두 개의 안정된 상태(two stable states)를 갖는다. 상기 상변화 물질은, 용융 온도(melting temperature)보다 높은 온도에서 가열된 후에 냉각되면, 비정질 상태(amorphous state)로 변환되고, 용융 온도(Tm)보다 낮고 결정화 온도(crystallization temperature)보다 높은 온도에서 가열된 후에 냉각되면, 결정질 상태(crystalline state)로 변한다. 비정질 상태를 갖는 상변화 물질의 비저항은 결정질 상태를 갖는 상변화 물질의 비저항보다 높다. 따라서, 읽기 모드에서 상변화 물질을 통하여 흐르는 전류를 감지함으로써, 상변화 메모리 셀에 저장된 정보가 논리 "1"인지 또는 논리"0"인지를 판별할 수 있다.
상변화 메모리 장치는 비휘발성을 가지면서도 빠른 읽기/쓰기 동작이 가능하며 동작 전압이 낮은 장점을 갖지만, 플래쉬 메모리 장치에 비하여 집적도가 떨어진다.
상변화 메모리 장치의 집적도를 개선하기 위해서는 단위 셀 내에 멀티 레벨(Multi-Level)이 프로그램 될 수 있어야 하고, 상변화 메모리 장치의 불필요한 칩-사이즈의 증가를 발생시키지 않기 위하여, 순방향 펄스가 단위 셀에 인가되는 것으로 단위 셀 내에 멀티 레벨(Multi-Level)이 프로그램 될 수 있어야 한다.
본 발명이 해결하고자 하는 과제는 칩-사이즈를 증가시키지 않으며, 단위 셀 내에 멀티 레벨(Multi-Level)을 포함하는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 및 상기 기판 상에 형성된 제1 전극, 상기 제1 전극 상에 형성된 제1 상변화 물질 패턴, 상기 제1 상변화 물질 패턴 상에 형성된 제2 상변화 물질 패턴 및 상기 제2 상변화 물질 패턴 상에 형성된 제2 전극을 포함하는 단위 셀을 포함하되, 상기 제2 상변화 물질 패턴의 부피가 상기 제1 상변화 물질 패턴의 부피보다 크고, 상기 제1 상변화 물질 패턴에 포함된 물질과 상기 제2 상변화 물질 패턴에 포함된 물질이 서로 다르다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 기판 및 상기 기판 상에 형성되고, 인가되는 펄스의 크기에 따라 00, 01, 10 및 11 데이터 중 어느 하나의 데이터를 포함하며, 제1 상변화 물질 패턴과 상기 제1 상변화 물질 패턴과 접합는 제2 상변화 물질 패턴을 포함하는 단위 셀을 포함하되, 상기 제2 상변화 물질 패턴의 부피가 상기 제1 상변화 물질 패턴의 부피보다 크고, 상기 제1 상변화 물질 패턴에 포함된 물질과 상기 제2 상변화 물질 패턴에 포함된 물질이 서로 다르다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 일 실시예 따른 비휘발성 메모리 장치의 프로그램 방법은, 기판 및 상기 기판 상에 형성된 제1 전극, 상기 제1 전극 상에 형성된 제1 상변화 물질 패턴, 상기 제1 상변화 물질 패턴 상에 형성된 제2 상변화 물질 패턴 및 상기 제2 상변화 물질 패턴 상에 형성된 제2 전극을 포함하는 단위 셀을 포함하되, 상기 제2 상변화 물질 패턴의 부피와 상기 제1 상변화 물질 패턴의 부피가 서로 다르고, 상기 제1 상변화 물질 패턴에 포함된 물질과 상기 제2 상변화 물질 패턴에 포함된 물질이 서로 다른 비휘발성 메모리 장치를 제공하는 단계와, 상기 단위 셀에 상기 제1 전극에서 상기 제2 전극 방향으로 흐르는 제1 펄스를 인가하여, 상기 단위 셀을 초기화하는 초기화 단계와, 상기 단위 셀에 상기 제1 전극에서 상기 제2 전극 방향으로 흐르는 제2 펄스를 인가하여, 상기 단위 셀을 프로그램하는 프로그램 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에 서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방 향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1a는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이고, 도 1b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 프로그램하는 예시적인 회로도이고, 도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 간략 회로도이다. 본 발명의 실시예들에서는 설명의 편의를 위해서 16개의 메모리 뱅크를 예로 드나, 이에 제한되는 것은 아니다. 또한, 도 2에서는 설명의 편의상 제1 메모리 블록(BLK0)과 관련된 영역만을 중심으로 도시한다.
우선, 도 1a을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크(10_1~10_16), 다수의 센스 앰프 및 라이트 드라이버(20_1~20_8), 주변 회로 영역(30)을 포함한다.
다수의 메모리 뱅크(10_1~10_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(10_1~10_16)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(10_1~10_16)에 대응하여 라이트/리드하려는 비휘발성 메모리 셀의 행 및 열을 각각 지정하는 행 디코더 및 열 디코더가 배치된다.
센스 앰프 및 라이트 드라이버(20_1~20_8)은 2개의 메모리 뱅크(10_1~10_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(20_1~20_8)가 2개의 메모리 뱅크(10_1~10_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(20_1~20_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(30)에는 상기 행 디코더, 열 디코더, 센스 앰프 및 라이트 드라이버 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치된다.
도 1b를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 비휘발성 메모리 장치를 프로그램하기 위한 신호를 인가하는 신호 발생 장치(60)와 제1 신호 라인(104, 105, 106)을 통해 전기적으로 연결된다, 또한, 비휘발성 메모리 장치에 프로그램된 정보를 독출하기 위하여 비휘발성 메모리 장치는 센싱 장치(50)와 제2 신호 라인(101, 102, 103)을 통해 연결된다.
도 2를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 메모리 블록(BLK0) 내에는, 다수의 비휘발성 메모리 단위 셀(Cp), 다수의 비트 라인(BL0,BL1), 다수의 워드 라인(WL0∼WL3)이 배치된다.
다수의 비휘발성 메모리 단위 셀(Cp)은 워드 라인(WL0∼WL3)과 비트 라 인(BL0,BL1)이 교차되는 영역에 위치한다. 비휘발성 메모리 단위 셀(Cp)은 관통 전류에 따라 결정 상태 또는 비정질 상태로 변화하고, 각 상태마다 서로 다른 저항을 갖는 상변화 소자(Rp)와, 상변화 소자(Rp)에 흐르는 관통 전류를 제어하는 수직 셀 다이오드(Dp)를 포함한다. 여기서, 상변화 소자(Rp)는 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 구성될 수 있다. 예를 들어, 상변화 소자(Rp)는 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 포함할 수 있다. 본 발명에 따른 비휘발성 메모리 단위 셀(Cp)에 포함된 상변화 소자(Rp)에 대해서는 후술하도록 한다.
도면에는, 상변화 소자(Rp)가 비트 라인(BL0, BL1)과 커플링되어 있고 수직 셀 다이오드(Dp)가 워드 라인(WL0~ WL3)에 커플링되어 있는 것으로 도시되어 있으나, 반대로, 상변화 소자(Rp)가 워드 라인(WL0~WL3)과 커플링되어 있고 수직 셀 다이오드(Dp)가 비트 라인(BL0, BL1)에 커플링되어 있는 것으로 도시되어 있을 수 있다.
이하에서, 도 2를 참조하여 비휘발성 메모리 장치의 동작을 설명한다.
우선, 비휘발성 메모리 장치의 라이트 동작은, 상변화 소자(Rp)를 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 논리 레벨 1의 비정질 상태로 되도록 하거나, 결정화 온도(crystallization; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 논리 레벨 0의 결정 상태가 되도록 한다. 여기서, 상변화 소자(Rp)을 상변화시키기 위해서는 상당히 높은 레벨의 라이트 전류가 가변 저항 물질(Rp)을 관통하게 되는데, 예를 들어 리셋을 시키기 위한 라이트 전류는 약 1mA 정도의 크기로 제공되고, 셋을 시키기 위한 라이트 전류의 0.6 내지 0.7mA 정도의 크기로 제공된다. 이러한 라이트 전류는 라이트 회로(미도시)로부터 제공되어 비트 라인(BL0, BL1), 수직 셀 다이오드(Dp), 상변화 물질(Rp)을 거쳐서 워드라인(WL0~ WL3)으로 빠져나가게 된다.
한편, 비휘발성 메모리 장치의 리드 동작은, 상변화 소자(Rp)가 상변화되지 않는 레벨의 리드 전류를 상변화 소자(Rp)에 제공하여 저장된 데이터를 리드하게 된다. 이러한 리드 전류는 리드 회로(미도시)로부터 제공되어 비트 라인(BL0~BL3), 수직 셀 다이오드(Dp), 상변화 물질(Rp)을 거쳐서 워드 라인(WL0, WL1)으로 빠져나가게 된다.
도 3 및 도 4를 참조하여 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 비휘발성 메모리 단위 셀을 설명한다. 도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 비휘발성 메모리 단위 셀(Cp, 이하, ‘단위 셀’이라 한다.)의 사시도이고, 도 4는 도 3의 I-I’ 라인을 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 단위 셀(Cp)을 포함할 수 있다. 단위 셀(Cp)은 수직 셀 다이오드(Dp), 제1 전극(142), 각각 상변화 물질(Rp)을 포함하는 제1 상변화 물질 패턴(144), 제2 상변화 물질 패턴(152) 및 제2 전극(154)를 포함한다.
먼저, 수직 셀 다이오드(Dp)는 제1 반도체 패턴(132)과 제2 반도체 패턴(134)을 포함할 수 있다. 단위 셀(Cp)에 정보가 저장되는 경우, 수직 셀 다이오드(Dp)는 비트 라인(BL0, BL1)을 통해 인가되는 라이트 전류가 제1 전극(142)에서 제2 전극방향으로 흐르도록 한다. 제1 반도체 패턴(132)과 제2 반도체 패턴(134)는 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 반도체 패턴(132)가 제1 도전형(예를 들어, N형)인 경우, 제2 반도체 패턴(134)은 제2 도전형(예를 들어, P형)일 수 있다.
수직 셀 다이오드(Dp) 상에 제1 전극(142)이 위치한다. 제1 전극(142)은 예를들어, 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있다.
제1 전극(142) 상에 제1 상변화 물질 패턴(144)이 위치한다. 제1 상변화 물질 패턴(144)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 이러한 물질 중에서, 비정질 상태의 저항 값이 대략 500㏀이하인 물질이 제1 상변화 물질 패턴(144)을 이루는 물질로 선택될 수 있다. 대표적으로, SbTe가 선택될 수 있다.
제1 상변화 물질 패턴(144)과 제1 전극(142)은 제3 몰드막 패턴(140) 내에 형성된 제3 개구부(141)내에 위치하는데, 이에 따라, 제1 상변화 물질 패턴(144)과 제1 전극(142)은 서로 동일한 경계면을 가질 수 있다. 즉, 제1 상변화 물질 패턴(144)의 경계면은 제1 전극(142)의 경계면으로부터 수직으로 연장될 수 있다. 이에 의해, 제1 상변화 물질 패턴(144)의 폭(w1_2)과 제1 전극(142)의 폭(w1_1)은 실질적으로 서로 동일할 수 있다.
제1 상변화 물질 패턴(144) 상에 제2 상변화 물질 패턴(152)이 위치한다. 제2 상변화 물질 패턴(152)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 이러한 물질 중에서, 비정질 상태의 저항 값이 대략 1㏁이상인 물질이 제2 상변화 물질 패턴(152)을 이루는 물질로 선택될 수 있다. 대표적으로, GeSbTe, GeBiTe, 탄소(C)나 질소(N)가 도핑된 GeSbTe 등이 선택될 수 있다. 이때, 단위 셀(Cp)에 데이터를 저장하기 위한 프로그램 시, 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)에 의한 저항 값의 분포가 현저하게 되도록 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)을 이루는 물질은 서로 다른 물질이 선택될 수 있다. 특히, 제2 상변화 물질 패턴(152)의 비정질 상태에서의 저항 값이 제1 상변화 물질 패턴(144)의 비정질 상태에서의 저항 값보다 크게 되도록, 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)이 선택될 수 있다.
한편, 단위 셀(Cp)에 데이터를 저장하기 위한 프로그램 시, 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)에 의한 저항 값의 분포가 현저하게 되도록 제2 상변화 물질 패턴(152)의 부피는 제1 상변화 물질 패턴(144)의 부피보다 크게 형성할 수 있다. 이는, 제2 상변화 물질 패턴(152)의 비정질 영역의 크기를 가변적으로 형성하기 위함이다. 이에 의해, 제2 상변화 물질 패턴에는 프로그램 영역이 가변적으로 형성될 수 있어, 단위 셀의 저장 용량을 증가 시킬 수 있다. 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)의 상태를 변화시켜 단위 셀(Cp)에 데이터를 프로그램 하는 것에 대해서는 후술하도록 한다. 이러한 제1 상변화 물질 패턴(144) 및 제2 상변화 물질 패턴(152)를 포함하는 단위 셀(Cp)은 멀티 레벨 셀(multi-level cell, MLC)을 구현할 수 있다.
제2 상변화 물질 패턴(152) 상에 제2 전극(154)가 위치한다. 제2 전극(154)은 상술한 제1 전극(142)을 이루는 물질과 동일한 물질로 이루어질 수 있으나 이에 한정되는 것은 아니다. 이때, 제2 전극(154)을 이루는 대표적인 물질은 타이타늄/타이타늄 질화막(Ti/TiN)일 수 있다. 한편, 제2 상변화 물질 패턴(152)과 제2 전극(154)은 동시에 형성될 수 있는데, 이에 의해, 제2 상변화 물질 패턴(152)과 제2 전극(154)은 서로 동일한 경계면을 가질 수 있고, 제2 상변화 물질 패턴(152)과 제2 전극(154)은 서로 동일한 가로 세로 폭을 가질 수 있다.
도 5a 내지 7b를 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명한다. 도 5a는 본 발명에 따른 예시적인 비휘발성 메모리 장치의 사시도이고, 도 6a는 도 5a의 II-II’ 라인을 따라 절단한 단면도이고, 도 7a는 도 5a의 III-III’ 라인을 따라 절단한 단면도이다. 한편, 도 5b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 사시도이고, 도 6b은 도 5b의 IV-IV’ 라인을 따라 절단한 단면도이고, 도 7b은 도 5b의 V-V’ 라인을 따라 절단한 단면도이다.
도 5a, 도 6a 및 도 7a에 도시된 비휘발성 메모리 장치(1’)는 제2 상변화 물질 패턴(157)와 제2 전극(158)이 비트 라인(BL0, BL1)과 나란하게 형성되어 있는 것을 제외하고, 다음에 설명할 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)와 실질적으로 유사하므로, 반복되는 설명은 생략하기로 한다. 따라서, 도 5a, 도 6a 및 도 7a 에 도시된 비휘발성 메모리 장치(1’)에 포함된 기판, 비트 라인, 워드 라인 및 상변화 물질 패턴에 대해서는 후술하기로 한다.도 5b 도 7을 참조하면 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 기판, 비트 라인, 단위 셀, 워드 라인을 포함할 수 있다.
기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 등이 사용될 수 있다.
제1 몰드막 패턴(120)이 기판(110) 상에 형성되어 있다. 제1 몰드막 패턴(120)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다.
제1 몰드막 패턴(120)에는 제1 개구부(121)가 형성되어 있다. 제1 개구부(121)는 워드 라인(WL0∼WL3)으로 채워진다. 이때, 개구부(121)가 기판(110) 상에 제1 방향으로 연장되어 형성되어 있으므로, 채워진 워드 라인(WL0∼WL3) 역시 제1 방향으로 연장되어 있다.
또한, 워드 라인(WL0∼WL3)은 반도체 기판(110)과 동일한 도전형(예를 들어, N형)일 수 있다. 여기서, 워드 라인(WL0∼WL3)의 불순물 농도는 1*1019atoms/㎤보다 더 높을 수 있으나, 이에 제한되는 것은 아니다. 한편, 워드 라인(WL0∼WL3)은 에피택시얼층(epitaxial layer)일 수 있다. 여기서, 단결정 반도체 기판(110)을 사용한 경우, 워드 라인(WL0∼WL3) 역시 단결정이 된다.
한편, 상술한 바와 달리, 기판(110) 내에 소자 분리 영역(미도시)을 형성하고 소자 분리영역 사이에 기판(110)과 도전형이 다른 불순물을 임플란트하여 워드 라인(WL0∼WL3)이 형성될 수도 있다.
워드 라인(WL0∼WL3) 및 제1 몰드막 패턴(120) 상에, 워드 라인(비트)의 소정 영역의 상면을 노출하는 제2 개구부(131)를 구비하는 제2 몰드막 패턴(130)이 배치된다. 제2 몰드막 패턴(130)은 제1 몰드막 패턴(120)과 동일하게 실리콘 산화 막(SiOx)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제2 몰드막 패턴(130)은 SiN, SiON과 같은 실리콘 질화막일 수도 있다.
제2 개구부(131) 내에는 제1 및 제2 반도체 패턴(132, 134)이 채워져 있다. 제1 및 제2 반도체 패턴(132, 134)은 상술한 바와 같이 수직 셀 다이오드(Dp)를 구성한다. 여기서, 다수의 제1 반도체 패턴(132)은 워드 라인(WL0∼WL3)보다 낮은 불순물 농도일 수 있다. 또한, 제2 반도체 패턴(134)의 불순물 농도는 제1 반도체 패턴(132)보다 높을 수 있다. 한편, 제1 및 제2 반도체 패턴(132, 134)은 에피택시얼층일 수 있다. 이러한 경우, 제1 및 제2 반도체 패턴(132, 134)은 워드 라인(WL0∼WL3)과 같이 단결정일 수 있다.
제1 및 제2 반도체 패턴(132, 134) 및 제2 몰드막 패턴(130) 상에, 제2 반도체 패턴(134)의 소정 영역의 상면을 노출하는 제3 개구부(141)를 구비하는 제3 몰드막 패턴(140)이 배치된다. 제3 몰드막 패턴(140)은 제1 몰드막 패턴(120)과 동일하게 실리콘 산화막(SiOx)일 수 있으나, 이에 제한되는 것은 아니다.
제3 개구부(141)에는 제1 전극(142)과 제1 상변화 물질 패턴(144)이 채워진다. 제1 전극(142)과 제1 상변화 물질 패턴(144)에 대해서는 전술한 바와 같다. 한편, 제1 상변화 물질 패턴(144) 상에는 제2 상변화 물질 패턴(152)과 제2 전극(154)가 순차적으로 형성되어 있다.
비트 라인(BL0, BL1)은 제2 전극(154)상에 형성되어 있다. 이때, 비트 라인(워드)은 워드 라인(WL0~WL3)과 교차하여 배치될 수 있다. 비트 라인(BL0, BL1)을 이루는 물질은 예를 들어, 알루미늄(Al) 또는 텅스텐(W)이 사용될 수 있다.
도 8 내지 도 17b를 참조하여 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조방법을 설명한다. 이하에서는, 설명의 편의상, 도 6b에 표시된 ‘A’부분을 기준으로 설명한다.
도 8 내지 도 17b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다. 이중에서, 도 12b, 도 13b, 도 15b, 도 16b, 도 17b는 각 단계별 사시도이다. 참고로, 도 8 내지 도 17b에 도시된 것은 도 6에 표시된 A부분을 제조하는 공정을 대표적으로 도시한 것이다.
먼저 도 8을 참조하면, 기판(110) 상에 제1 몰드막(미도시)을 형성하고, 통상의 포토리소그라피 공정을 이용하여 제1 개구부(121)를 포함하는 제1 몰드막 패턴(120)을 형성한다. 여기서, 제1 몰드막(미도시)은 실리콘 산화물 등을 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 형성될 수 있다.
다음으로, 제1 개구부(121) 내에 워드 라인(WL0)을 형성한다. 구체적으로, 워드 라인(WL0)은 제1 개구부(121)에 의해 노출된 반도체 기판(110)을 씨드층으로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 방식을 이용하여 성장시킬 수 있다. 여기서, 단결정 반도체 기판(110)의 경우, 성장된 다수의 에피택시얼층 역시 단결정이 된다. 이외에, 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식을 사용하여 워드 라인(WL0)이 형성될 수 있다. 이렇게 형성된 반도체층을 제1 몰드막 패턴(120)의 상면이 노출되도록 평탄화하여 워드 라인(WL0)을 완성한다.
다음으로, 도 10을 참조하면, 도 9의 결과물 상에, 제2 개구부(131)를 포함하는 제2 몰드막 패턴(130)을 형성한다. 제2 몰드막 패턴(130)은 상술한 제1 몰드막 패턴(120)과 동일한 방법으로 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 11을 참조하면, 도 10의 결과물의 제2 개구부(131) 내에 제1 및 제2 반도체 패턴(132, 134)을 형성하여, 수직 셀 다이오드(Dp)를 형성한다.
이러한 제1 및 제2 반도체 패턴(132, 134)은 여러 가지 방법을 통해서 형성할 수 있다. 예를 들어, 제1 및 제2 반도체 패턴(132, 134)은 선택적 에피택시얼 성장 방식을 이용하여 성장시킬 수 있는데, 제1 반도체 패턴(132)은 제1 개구부(121)에 의해 노출된 워드 라인(WL0)을 씨드층으로 하여 성장시키고, 제2 반도체 패턴(134)은 제1 반도체 패턴(132)을 씨드층으로 하여 성장시킬 수 있다. 여기서, 워드 라인(WL0)이 단결정일 경우, 성장된 제1 및 제2 반도체 패턴(132, 134) 역시 단결정이 된다. 또는, 제1 및 제2 반도체 패턴(132, 134)은 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식을 사용하여 형성할 수도 있다. 이어서, 제1 반도체 패턴(132)에는 제2 도전형(예를 들어, N형)의 불순물을 이온 주입하고, 제2 반도체 패턴(134)에는 제1 도전형(예를 들어, P형)의 불순물을 이온 주입한다. 다만, 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장시 인시츄로 불순물이 도핑된 경우에는 이온 주입 공정을 생략할 수 있다.
다음으로, 도 12a 및 도 12b를 참조하면, 도 11의 결과물 상에 제2 반도체 배턴(134)을 부분 노출 시키는 제3 개구부(141)를 포함하는 제3 몰드막 패턴(140)을 형성한다. 그 후, 제3 개구부(141)를 채우는 도전막(미도시)을 형성한다. 도전 막은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)등의 방식으로 형성할 수 있다. 그 후, 도전막을 전면 이방성 식각하여 도전 패턴(142’)을 형성한다.
다음으로, 도 13a 및 도 13b를 참조하면, 도전 패턴(142’)을 리세스하여 제1 전극(142)을 형성한다. 도전 패턴(142’)이 리세스됨으로써, 제3 개구부(141)내에 리세스 영역(143)이 형성된다.
다음으로, 도 14를 참조하면, 리세스 영역(143)을 채우도록 제3 몰드막 패턴(140) 상에 제1 상변화 물질막(144’)를 형성한다. 여기서, 제1 상변화 물질막(144’)은 화학기상증착 공정, 원자층증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다. 이때, 제1 상변화 물질막(144’)은 예를 들어, SbTe로 형성될 수 있다.
다음으로, 도 15a 및 도 15b를 참조하면, 제3 몰드막 패턴(140)을 노출하도록 제1 상변화 물질막(144’)에 평탄화 공정을 수행한다. 여기서, 평탄화 공정은 예를 들어, 화학적 기계적 연마 공정 또는 에치백 공정을 포함할 수 있다. 이에 의해, 제1 상변화 물질 패턴(144)이 형성된다.
다음으로, 도 16a 및 도 16b를 참조하면, 도 15a의 결과물 상에 순차적으로 제2 상변화 물질막(152’)과 도전막(154’)을 형성한다.
제2 상변화 물질막(152’)은 예를 들어, 화학기상증착 공정, 원자층증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다. 이때, 제2 상변화 물질막(144’)은 예를 들어, GeSbTe, GeBiTe, C-doped GeSbTe, N-doped GeSbTe 중 어느 하나의 물질로 형성될 수 있다. 도전막(154’)은 예를 들어, 타이타늄(Ti) /타이타늄 질화막(Ti/TiN)의 이중막으로 형성될 수 있다. 이때, 도전막(154’)은 예를 들어, 화학기상증착 공정 또는 물리기상증착 공정 등에 의해 형성될 수 있다.
다음으로, 도 17a 및 도 17b를 참조하면, 제2 상변화 물질막(152’)과 도전막(154’)을 동시에 패터닝하여 제2 상변화 물질 패턴(152)과 제2 전극(154)를 형성한다. 이에 의해, 제2 상변화 물질 패턴(152)의 폭과 제2 전극(154)의 폭은 서로 동일하게 형성될 수 있다.
한편, 도시하지는 않았지만, 제2 전극(154) 상에 워드 라인(WL0)과 교차하도록 비트 라인(BL0, BL1)을 형성한다. 상술한 방법에 의해 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치가 형성될 수 있다. 상술한 제조 방법은 예시적인 것으로, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법이 상술한 사항에 한정되는 것은 아니다.
도 18a 및 도 18b를 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다. 도 18a는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 단면도이고, 도 18b는 본 발명의 제2 실시예의 변형예에 따른 비휘발성 메모리 장치의 단면도이다. 도 6과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 설명은 생략하기로 한다.
도 18a를 참조하면, 제2 실시예에 따른 비휘발성 메모리 장치(2_a)는 제1 상변화 물질 패턴의 일부를 노출하는 개구부(151)을 포함하는 절연막 패턴(150)과 개구부(151) 내에 위치하는 제2 상변화 물질 패턴(252)을 포함한다. 이때, 제2 상변 화 물질 패턴(252)은 개구부(151) 내를 채우도록 형성될 수 있다. 제2 상변화 물질 패턴(252)은 예를 들어, 절연막 패턴(150) 상에 제2 상변화 물질막(미도시)를 형성한 후, 절연막 패턴(150)의 상면이 노출되도록 제2 상변화 물질막(미도시)을 화학적 기계적 평탄화(Chemical Mechanical Planarization, CMP) 공정으로 평탄화하는 다마신(Damascene) 공정에 의해 형성될 수 있다.
한편, 제2 실시예에 의한 제2 상변화 물질 패턴(252)을 형성하는 물질은 제1 실시예의 제2 상변화 물질 패턴(152)을 형성하는 물질과 실질적으로 동일하므로, 반복되는 설명은 생략한다.
도 18b를 참조하면, 제2 실시예의 변형예에 따른 비휘발성 메모리 장치(2_b)는 개구부(156)의 형상이 제2 실시예에 따른 비휘발성 메모리 장치(2_a)와 다르다. 즉, 변형예에 따른 비휘발성 메모리 장치(2_b)의 개구부(156)는 제1 상변화 물질 패턴(144)과 인접한 곳의 폭(w3)이 제2 전극(154)과 인접한 곳에서의 폭(w4)보다 좁다. 즉, 개구부(156)의 폭은 제1 상변화 물질 패턴(144)과 인접한 절연막 패턴의 일면(150a)에서 제2 전극(154)과 인접한 절연막 패턴의 타면(150b)으로 갈수록 커진다. 이에 의해, 상기 개구부(156)내에 위치하는 제2 상변화 물질 패턴(254)의 폭도 제1 상변화 물질 패턴(144)과 인접한 곳에서 제2 전극(154)과 인접한 곳으로 갈수록 커지게 된다. 즉, 단위 셀(Cp)의 길이 방향과 나란한 방향으로 자른 제2 상변화 물질 패턴(254)의 단면은 사다리꼴 형상이 될 수 있다.
본 발명의 제2 실시예 및 변형예에 따른 비휘발성 메모리 장치(2_a, 2_b)에 포함된 단위 셀은 상술한 제1 상변화 물질 패턴(144) 및 제2 상변화 물질 패 턴(252, 254)를 포함함으로써, 멀티 레벨 셀(multi-level cell, MLC)을 구현할 수 있다.
도 19를 참조하여, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다. 도 19는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 단면도이다. 도 6과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 설명은 생략하기로 한다.
도 19를 참조하면, 제3 실시예에 따른 비휘발성 메모리 장치(3)는 제1 패턴(352a), 제2 패턴(352b) 및 제3 패턴(352c)를 포함하는 제2 상변화 물질 패턴(352)을 포함한다.
여기서, 제1 패턴(352a)과 제2 패턴(352b)은 서로 나란하게 배치될 수 있다. 제3 패턴(352c)는 제1 패턴(352a) 및 제2 패턴(352b)과 맞닿고, 제1 패턴(352a) 및 제2 패턴(352b)과 수직을 이루도록 배치될 수 있다. 즉, 제1 패턴(352a), 제2 패턴(352b) 및 제3 패턴(352c)은 전체적으로 U-자 형상을 이루도록 배치될 수 있다. 이에 의해, 제2 상변화 물질 패턴(352)은 전체적으로 U-자 형상이 될 수 있다. 한편, 제2 상변화 물질 패턴(352)의 제3 패턴(352c)은 제1 상변화 물질 패턴(144)과 접촉할 수 있다. 이에 의해, 제2 상변화 물질 패턴(352)과 제1 상변화 물질 패턴(144)은 전체적으로 소리 굽쇠(tuning folk) 형상을 이룰 수 있다.
한편, 제3 실시예에 따른 비휘발성 메모리 장치(3)의 제2 상변화 물질 패턴(352)은 제2 전극(154)과 접촉하는 면적이 상대적으로 작다. 즉, 제2 상변화 물질 패턴(352)의 제1 패턴(352a) 및 제2 패턴(352b)만이 제2 전극(154)과 접촉하게 되고, 제2 전극(154)의 하면 중 일부만이 제1 패턴(352a) 및 제2 패턴(352b)과 접촉한다. 이에 의해, 제2 상변화 물질 패턴(352)의 상변화시 제2 전극(154)으로 유실되는 열 손실을 최소화할 수 있다. 따라서, 제3 실시예에 의한 비휘발성 메모리 장치(3)는 상대적으로 적은 소비 전력으로 제2 상변화 물질 패턴(352)의 상변화를 유도할 수 있다. 이에 의해, 제3 실시예에 의한 비휘발성 메모리 장치(3)는 상대적으로 적은 소비 전력으로 데이터를 단위 셀(Cp)에 프로그램할 수 있다.
제3 실시예에 의한 비휘발성 메모리 장치(3)는 다양한 방법으로 형성될 수 있는데. 대표적으로 다음과 같은 방법으로 형성될 수 있다. 먼저, 제3 몰드막 패턴(140) 상에 개구부(미도시)를 포함하는 절연막 패턴(150)을 형성한다. 이후, 상기 개구부 내의 하면과 측벽 상에 제2 상변화 물질 패턴(352)을 컨포말(conformal)하게 형성한 후, 상기 개구부에 절연물질을 매립하여 제2 상변화 물질 패턴(352)을 덮는다. 이후 제2 전극(154)을 형성하여 제3 실시예에 의한 비휘발성 메모리 장치(3)를 완성한다.
본 발명의 제3 실시예에 따른 비휘발성 메모리 장치(3)에 포함된 단위 셀은 상술한 제1 상변화 물질 패턴(144) 및 제2 상변화 물질 패턴(352)를 포함함으로써, 멀티 레벨 셀(multi-level cell, MLC)을 구현할 수 있다.
도 20을 참조하여, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다. 도 20은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 단면도이다. 도 6과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 설명은 생략하기로 한다.
도 20를 참조하면, 제4 실시예에 따른 비휘발성 메모리 장치(4)는 제4 패턴과 제5 패턴을 포함하는 제2 상변화 물질 패턴(352)을 포함한다.
여기서, 제4 패턴은 제1 상변화 물질 패턴과 접촉하도록 배치되고, 제5 패턴은 제4 패턴과 접촉하도록 배치하되, 제5 패턴과 제4 패턴이 서로 수직을 이루도록 배치할 수 있다. 즉, 제4 패턴과 제5 패턴은 전체적으로 L-자 형상을 이루도록 배치될 수 있다. 이에 의해, 제2 상변화 물질 패턴(452)는 전체적으로 L-자 형상이 될 수 있다.
한편, 제4 실시예에 따른 비휘발성 메모리 장치(4)는 단위 셀과 이웃하는 타 단위 셀을 포함할 수 있다. 이때, 단위 셀과 타 단위 셀은 기판(110)의 일면 상에서 단위 셀의 길이 방향과 나란한 방향으로 연장된 가상의 선(L)을 사이에 두고 서로 대칭일 수 있다.
제4 실시예에 의한 비휘발성 메모리 장치(4)는 다양한 방법으로 형성될 수 있는데. 대표적으로 다음과 같은 방법으로 형성될 수 있다.
먼저, 제3 몰드막 패턴(140) 상에 개구부(미도시)를 포함하는 절연막 패턴(150)을 형성한다. 이때, 개구부는 단위 셀 및 타 단위 셀의 제1 상변화 물질 패턴(144)을 동시에 노출시키도록 형성될 수 있다. 즉, 개구부가 단위 셀과 타 단위 셀에 걸쳐 형성될 수 있다. 이후, 상기 개구부 내의 하면과 측벽 상에 제2 상변화 물질막(미도시)을 컨포말(conformal)하게 형성한다. 이후, 제2 상변화 물질막 중 개구부 내의 하면에 형성된 제2 상변화 물질막을 일부 제거하여 제2 상변화 물질막을 2개의 부분으로 나눈다. 각각의 부분은 각각 단위 셀 및 타 단위 셀의 제2 상변 화 물질 패턴(452)이 된다. 이에 의해, 단위 셀과 타 단위 셀의 제2 상변화 물질 패턴(452)이 동시에 형성될 수 있다. 이후, 상기 개구부에 절연물질을 매립하여 제2 상변화 물질 패턴(452)을 덮는다. 이후, 단위 셀 및 타 단위 셀의 각각에 제2 전극(154)을 형성하여 제4 실시예에 의한 비휘발성 메모리 장치(4)를 완성한다.
제4 실시예에 의한 비휘발성 메모리 장치(4)에 의할 경우, 단위 셀과 이와 이웃하는 타 단위 셀의 제2 상변화 물질 패턴(452)을 하나의 공정으로 동시에 형성할 수 있다. 또한, 제4 실시예에 의한 비휘발성 메모리 장치(4)의 제2 상변화 물질 패턴(452)은 상변화 시 제2 전극(154)으로 유실되는 열 손실을 최소화할 수 있는 구조이다. 이에 의해, 제4 실시예에 의한 비휘발성 메모리 장치(4)는 상대적으로 적은 소비 전력으로 데이터를 단위 셀(Cp)에 프로그램할 수 있다.
본 발명의 제4 실시예에 따른 비휘발성 메모리 장치(4)에 포함된 단위 셀은 상술한 제1 상변화 물질 패턴(144) 및 제2 상변화 물질 패턴(452)를 포함함으로써, 멀티 레벨 셀(multi-level cell, MLC)을 구현할 수 있다.
도 21을 참조하여 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다. 도 21은 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치의 단면도이다. 도 6과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 설명은 생략하기로 한다.
도 21을 참조하면, 제5 실시예에 따른 비휘발성 메모리 장치(5)는 제1 상변화 물질 패턴(144), 제2 상변화 물질 패턴(552), 제3 상변화 물질 패턴(146)을 포함하는 단위 셀을 포함한다. 즉, 제5 실시예에 따른 비휘발성 메모리 장치(5)는 제 1 상변화 물질 패턴(144) 및 제2 상변화 물질 패턴(552) 사이에 제3 상변화 물질 패턴(146)이 위치한다.
이때, 제3 상변화 물질 패턴(146)은 제1 상변화 물질 패턴(144)과 접하는 일면과 제2 상변화 물질 패턴(552)과 접하는 타면을 포함할 수 있다. 제3 상변화 물질 패턴(146)은 타면의 폭이 일면의 폭보다 크게 형성될 수 있다. 또한, 타면의 폭은 제2 상변화 물질 패턴(552)의 폭보다 작게, 일면의 폭은 제1 상변화 물질 패턴(144)의 폭보다 크게 형성할 수 있다. 이에 의해, 제1 상변화 물질 패턴(144), 제3 상변화 물질 패턴(146), 제2 상변화 물질 패턴(552)의 구간별로 인가되는 전류의 세기에 따라 순차적으로 상태가 변할 수 있다.
즉, 상대적으로 가장 폭이 좁은 제1 상변화 물질 패턴(144)은 상대적으로 가장 작은 세기의 전류에 의해서도 결정질 상태에서 비정질 상태로 상이 변화될 수 있다. 또한, 상대적으로 중간 정도의 폭을 갖는 제3 상변화 물질 패턴(146)은 이보다 큰 세기의 전류가 인가되어야 결정질 상태에서 비정질 상태로 상이 변화될 수 있을 것이다. 마지막으로, 상대적으로 가장 폭이 큰 제2 상변화 물질 패턴(552)은 상대적으로 가장 큰 세기의 전류가 인가되어야 결정질 상태에서 비정질 상태로 상이 변화될 수 있을 것이다.
한편, 제5 실시예에 의한 비휘발성 메모리 장치(5)는 제2 상변화 물질 패턴(552)의 비정질 상태에서의 저항값이 제3 상변화 물질 패턴(146)의 비정질 상태에서의 저항값보다 크게 되도록 한다. 또한, 제3 상변화 물질 패턴(146)의 비정질 상태에서의 저항값이 제1 상변화 물질 패턴(144)의 비정빌 상태에서의 저항값 보다 크게 되도록 한다.
이를 위해, 제3 상변화 물질 패턴(146)은 2개의 원소를 화합한 GaSb, InSb, InSe. SbTe, GeTe, 3개의 원소를 화합한 GeSbTe, GeBiTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 이루어 질 수 있다. 이러한 물질 중에서, 비정질 상태의 저항 값이 대략 1㏁이상인 물질이 제3 상변화 물질 패턴(146)을 이루는 물질로 선택될 수 있다. 대표적으로, GeSbTe, GeBiTe, 탄소(C)나 질소(N)가 도핑된 GeSbTe 등이 선택될 수 있다.
한편, 제5 실시예에서의 제2 상변화 물질 패턴(552)은 앞선 실시예들의 제2 상변화 물질 패턴(152, 252, 254, 352, 452)과 달리, 비정질 상태의 저항 값이 대략 10㏁이상인 물질로 이루어 질 수 있다. 이러한 물질의 대표적인 예로는 InSbTe가 있다. 다만, 제5 실시예에서의 제1 상변화 물질 패턴(144)은 앞선 실시예들의 제1 상변화 물질 패턴(144)와 실질적으로 동일한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제5 실시예에 의할 경우, 비휘발성 메모리 장치(5)는 3개의 구간에 걸쳐 각각 크기와 형성 물질이 다른 상변화 물질 패턴을 포함함으로써, 보다 명확한 저항 레벨의 분포를 형성할 수 있다. 이에 따라, 양질의 성능을 갖는 비휘발성 메모리 장치가 제공될 수 있다.
본 발명의 제5 실시예에 따른 비휘발성 메모리 장치(5)에 포함된 단위 셀은 상술한 제1 상변화 물질 패턴(144), 제3 상변화 물질 패턴(146) 및 제2 상변화 물질 패턴(552)을 포함함으로써, 멀티 레벨 셀(multi-level cell, MLC)을 구현할 수 있다.
도 22a 내지 도 25b를 참조하여, 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명한다. 도 22a는 단위 셀을 초기화하고 00데이터를 프로그램하는 펄스의 크기를 예시적으로 나타낸 것이고, 도 22b는 00데이터가 프로그램된 비휘발성 메모리 장치의 단면도이다. 도 23a는 단위 셀을 초기화하고 01데이터를 프로그램하는 펄스의 크기를 예시적으로 나타낸 것이고, 도 23b는 01데이터가 프로그램된 비휘발성 메모리 장치의 단면도이다. 도 24a는 단위 셀을 초기화하고 10데이터를 프로그램하는 펄스의 크기를 예시적으로 나타낸 것이고, 도 24b는 10데이터가 프로그램된 비휘발성 메모리 장치의 단면도이다. 도 25a는 단위 셀을 초기화하고 11데이터를 프로그램하는 펄스의 크기를 예시적으로 나타낸 것이고, 도 25b는 11데이터가 프로그램된 비휘발성 메모리 장치의 단면도이다.
여기서는 대표적으로 제1 실시예에 의한 비휘발성 메모리 장치(1)가 제공된다. 상술한 바와 같이, 제1 실시예에 의한 비휘발성 메모리 장치(1)는 멀티 레벨 셀(multi-level cell, MLC)로서 2비트의 데이터를 포함할 수 있다. 여기서 2비트의 데이터는 00, 01, 10 및 11의 데이터를 포함할 수 있다. 이를 위해, 비휘발성 메모리 장치(1)에 포함된 단위 셀(Cp)은 인가되는 펄스의 크기에 따라 00, 01, 10 및 11 데이터 중 어느 하나의 데이터를 포함할 수 있다.
먼저, 도 22a 및 도 22b를 참조하면, 단위셀(Cp)에 00데이터를 프로그램 하 기 위하여 제1 펄스(P1_1)와 제2 펄스(P2_1)를 순차적으로 인가한다. 이때, 제1 펄스(P1_1)와 제2 펄스(P2_1)는 비트 라인(BL0)을 통해 제공되며, 수직 셀 다이오드(Dp)를 거쳐 제1 전극(142)에서 제2 전극(154) 방향으로 흐른다.
여기서 제1 펄스(P1_1)는 단위 셀(Cp)의 이전 상태와 관계없이 단위 셀(Cp)를 초기화 시킨다. 이에 의해, 단위 셀(Cp)의 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)을 모두 결정질 상태로 변환한다. 이때, 제1 펄스(P1_1)의 세기는 후술할 11 데이터를 입력하기 위한 제2 펄스(P2_4)보다 크거나 같을 수 있다. 이는, 단위 셀(Cp)의 이전 상태에 영향받지 않고 단위 셀(Cp)의 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)을 모두 결정질 상태로 변환하기 위함이다.
한편, 제1 펄스(P1_1)는 단위 셀(Cp)의 이전 상태와 관계없이 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)을 모두 결정질로 변환시키기 위해, 전류의 세기를 상대적으로 크게 하고, 하강 시간(t1_1)을 상대적 길게 한다.
예를 들어, 단위 셀(Cp)이 11데이터를 포함하고 있다고 하면, 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)은 모두 비정질 상태일 것이다. 이를 초기화 하기 위해서는 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)을 모두 용융 온도이상으로 가열하여 서서히 냉각시키는 것이 필요하다. 따라서, 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)을 모두 용융 온도이상으로 가열하기 위하여 제1 펄스(P1_1)의 전류의 세기를 상대적으로 크게 하는 것이다. 다음으로, 용융된 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)을 서서히 냉각시켜 결정질 상태로 변환하기 위해, 제1 펄스(P1_1)의 하강 시간(t1_1)을 상대 적으로 길게 하는 것이다.
상술한 바와 같이 제1 펄스(P1_1)의 인가에 의해 단위 셀(Cp)을 초기화한 후에, 00데이터를 단위 셀(Cp)에 프로그램 하기 위하여 제2 펄스(P2_1)를 인가한다. 이때, 제2 펄스(P2_1)의 전류의 세기(I1)는 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)을 비정질 상태로 변환할 수 없는 정도의 세기이다. 이때, 제2 펄스(P2_1)의 하강 시간(t2_1)을 제1 펄스(P1_1)의 하강 시간(t1_1)보다 짧게 한다. 이러한 제2 펄스(P2_1)를 인가함에 따라 단위 셀(Cp)에 00데이터가 프로그램된다.
단위 셀(Cp)에 00데이터를 프로그램 하면, 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152) 은 결정질 상태가 된다. 즉, 단위 셀(Cp)이 00데이터를 포함할 때에는, 제1 상변화 물질 패턴(144)과 제2 상변화 물질 패턴(152)은 결정질 상태이다.
다음으로, 도 23a 및 23b를 참조하면, 단위셀(Cp)에 01데이터를 프로그램 하기 위하여 제1 펄스(P1_2)와 제2 펄스(P2_2)를 순차적으로 인가한다. 이때, 제1 펄스(P1_2)와 제2 펄스(P2_2)는 비트 라인(BL0)을 통해 제공되며, 수직 셀 다이오드(Dp)를 거쳐 제1 전극(142)에서 제2 전극(154) 방향으로 흐른다.
여기서, 제1 펄스(P1_2)는 단위 셀(Cp)을 초기화 하기 위한 것으로, 이는 상술한 바와 동일하므로, 반복되는 설명은 생략한다.
상술한 바와 같이 제1 펄스(P1_2)의 인가에 의해 단위 셀(Cp)을 초기화한 후에, 01데이터를 단위 셀(Cp)에 프로그램 하기 위하여 제2 펄스(P2_2)를 인가한다. 이때, 제2 펄스(P2_2)의 전류의 세기(I2)는 제1 상변화 물질 패턴(144)을 완전히 비정질 상태로 변환할 수 있으나, 제2 상변화 물질 패턴(152)을 비정질 상태로 변환할 수 없는 정도의 세기이다. 이때, 제2 펄스(P2_2)의 하강 시간(t2_2)을 제1 펄스(P1_2)의 하강 시간(t1_2)보다 짧게 한다. 이러한 제2 펄스(P2_2)를 인가함에 따라 단위 셀(Cp)에 01데이터가 프로그램된다.
단위 셀(Cp)에 01데이터를 프로그램 하면, 제1 상변화 물질 패턴(144)은 비정질 상태(144a)가 되나, 제2 상변화 물질 패턴(152)은 결정질 상태가 된다. 즉, 단위 셀(Cp)이 01데이터를 포함할 때에는, 제1 상변화 물질 패턴(144)은 비정질 상태(144a)이나 제2 상변화 물질 패턴(152)은 결정질 상태이다.
다음으로, 도 24a 및 24b를 참조하면, 단위셀(Cp)에 10데이터를 프로그램 하기 위하여 제1 펄스(P1_3)와 제2 펄스(P2_3)를 순차적으로 인가한다. 이때, 제1 펄스(P1_3)와 제2 펄스(P2_3)는 비트 라인(BL0)을 통해 제공되며, 수직 셀 다이오드(Dp)를 거쳐 제1 전극(142)에서 제2 전극(154) 방향으로 흐른다.
여기서, 제1 펄스(P1_3)는 단위 셀(Cp)을 초기화 하기 위한 것으로, 이는 상술한 바와 동일하므로, 반복되는 설명은 생략한다.
상술한 바와 같이 제1 펄스(P1_3)의 인가에 의해 단위 셀(Cp)을 초기화한 후에, 10데이터를 단위 셀(Cp)에 프로그램 하기 위하여 제2 펄스(P2_3)를 인가한다. 이때, 제2 펄스(P2_3)의 전류의 세기(I3)는 제1 상변화 물질 패턴(144)을 완전히 비정질 상태로 변환할 수 있고, 제2 상변화 물질 패턴(152)의 일부를 비정질 상태로 변환할 수 있는 정도의 세기이다. 이때, 제2 펄스(P2_3)의 하강 시간(t2_3)을 제1 펄스(P1_3)의 하강 시간(t1_3)보다 짧게 한다. 이러한 제2 펄스(P2_3)를 인가함에 따라 단위 셀(Cp)에 10데이터가 프로그램된다.
단위 셀(Cp)에 10데이터를 프로그램 하면, 제1 상변화 물질 패턴(144)은 비정질 상태(144a)가 되고, 제2 상변화 물질 패턴(152)의 일부도 비정질 상태(152a_1) 상태가 된다. 이때, 제2 상변화 물질 패턴(152)의 다른 일부는 결정질 상태(152b_1)가 된다.
즉, 단위 셀(Cp)이 10데이터를 포함할 때에는, 제1 상변화 물질 패턴(144)은 비정질 상태(144a)이고, 제2 상변화 물질 패턴(152)의 일부는 비정질 상태(152a_1) 상태이고, 제2 상변화 물질 패턴(152)의 다른 일부는 결정질 상태(152b_1)이다.
다음으로, 도 25a 및 25b를 참조하면, 단위셀(Cp)에 11데이터를 프로그램 하기 위하여 제1 펄스(P1_4)와 제2 펄스(P2_4)를 순차적으로 인가한다. 이때, 제1 펄스(P1_4)와 제2 펄스(P2_4)는 비트 라인(BL0)을 통해 제공되며, 수직 셀 다이오드(Dp)를 거쳐 제1 전극(142)에서 제2 전극(154) 방향으로 흐른다.
여기서, 제1 펄스(P1_4)는 단위 셀(Cp)을 초기화 하기 위한 것으로, 이는 상술한 바와 동일하므로, 반복되는 설명은 생략한다.
상술한 바와 같이 제1 펄스(P1_4)의 인가에 의해 단위 셀(Cp)을 초기화한 후에, 11데이터를 단위 셀(Cp)에 프로그램 하기 위하여 제2 펄스(P2_4)를 인가한다. 이때, 제2 펄스(P2_4)의 전류의 세기(I4)는 제1 상변화 물질 패턴(144)을 완전히 비정질 상태로 변환할 수 있고, 제2 상변화 물질 패턴(152)의 일부를 비정질 상태로 변환할 수 있는 정도의 세기이다. 이때, 제2 펄스(P2_4)의 하강 시간(t2_4)을 제1 펄스(P1_4)의 하강 시간(t1_4)보다 짧게 한다. 이러한 제2 펄스(P2_4)를 인가함에 따라 단위 셀(Cp)에 11데이터가 프로그램된다.
단위 셀(Cp)에 11데이터를 프로그램 하면, 제1 상변화 물질 패턴(144)은 비정질 상태(144a)가 되고, 제2 상변화 물질 패턴(152)의 일부도 비정질 상태(152a_2) 상태가 된다. 이때, 제2 상변화 물질 패턴(152)의 다른 일부는 결정질 상태(152b_2)가 된다. 한편, 단위 셀에 10데이터를 프로그램 한 경우의 제2 상변화 물질 패턴(152)의 비정질 영역의 크기(152a_1, 도 24b 참조)는, 단위 셀에 11데이터를 프로그램 한 경우의 제2 상변화 물질 패턴(152)의 비정질 영역의 크기(152a_2)보다 작다.
즉, 단위 셀(Cp)이 11데이터를 포함할 때에는, 제1 상변화 물질 패턴(144)은 비정질 상태(144a)이고, 제2 상변화 물질 패턴(152)의 일부는 비정질 상태(152a_2) 상태이고, 제2 상변화 물질 패턴(152)의 다른 일부는 결정질 상태(152b_2)이다. 한편, 단위 셀(Cp)이 10데이터를 포함할 때의 제2 상변화 물질 패턴(152)의 비정질 영역의 크기(152a_1)는 단위 셀(Cp)이 11데이터를 포함할 때의 제2 상변화 물질 패턴(152)의 비정질 영역의 크기(152a_2)보다 작다.
한편, 단위 셀(Cp)에 11데이터를 프로그램할 때 인가되는 제2 펄스(P2_4)의 크기(I4)는 단위 셀(Cp)에 10데이터를 프로그램할 때 인가되는 제2 펄스(P2_3)의 크기(I3)보다 크다(I4 〉I3). 단위 셀(Cp)에 10데이터를 프로그램할 때 인가되는 제2 펄스(P_3)의 크기(I3)는 단위 셀(Cp)에 01데이터를 프로그램할 때 인가되는 제2 펄스(P2_2)의 크기보다 크다(I3 〉I2). 단위 셀(Cp)에 01데이터를 프로그램할 때 인가되는 제2 펄스(P2_2)의 크기는 단위 셀(Cp)에 00데이터를 프로그램할 때 인가되는 제2 펄스(P2_1)의 크기보다 크다(I2 〉I1).
도 26을 참조하여 본 발명에 따른 비휘발성 메모리 장치의 전기적 특성을 설명한다. 도 26은 본 발명에 따른 비휘발성 메모리 장치에 의해 구현된 저항 레벨의 산포도이다.
도 26을 참조하면, 단위 셀(Cp)에 11데이터를 프로그램 하기 위해서는, 상대적으로 가장 큰 세기의 전류가 인가됨을 알 수 있다(I4). 또한, 단위 셀(Cp)이 11 데이터를 포함하는 경우, 단위 셀(Cp)은 상대적으로 가장 큰 저항 값을 갖는다는 것을 알 수 있다.
다음으로, 단위 셀(Cp)에 10데이터를 프로그램 하기 위해서는, 11데이터를 프로그램할 때보다 작은 세기의 전류가 인가됨을 알 수 있다(I3). 또한, 단위 셀(Cp)이 10데이터를 포함하는 경우, 단위 셀(Cp)은 11데이터를 포함할 때보다 저항 값이 작다는 것을 알 수 있다.
다음으로, 단위 셀(Cp)에 01데이터를 프로그램 하기 위해서는, 10데이터를 프로그램할 때보다 작은 세기의 전류가 인가됨을 알 수 있다(I2). 또한, 단위 셀(Cp)이 01데이터를 포함하는 경우, 단위 셀(Cp)은 10데이터를 포함할 때보다 저항 값이 작다는 것을 알 수 있다.
다음으로, 단위 셀(Cp)에 00데이터를 프로그램 하기 위해서는, 01데이터를 프로그램할 때보다 작은 세기의 전류가 인가됨을 알 수 있다(I1). 또한, 단위 셀(Cp)이 00데이터를 포함하는 경우, 단위 셀(Cp)은 01데이터를 포함할 때보다 저 항 값이 작다는 것을 알 수 있다.
한편, 본 발명에 따른 비휘발성 메모리 장치는 단위 셀(Cp)에 00, 01, 10 및 11데이터를 포함하는 각 경우에 따라 저항 레벨이 중첩되지 않고 확연히 구별됨을 알 수 있다. 이에 따라, 본 발명에 따른 비휘발성 메모리 장치는 단위 셀의 각 상태에 따른 저항 레벨의 산포도가 우수함을 알 수 있다. 또한 본 발명에 따른 비휘발성 메모리 장치는 서로 크기가 다르고 구성하는 물질을 달리하는 제1 상변화 물질 패턴과 제2 상변화 물질 패턴을 포함함으로써, 단위 셀에 각 상태를 프로그램 할 경우에, 순방향으로만 펄스를 인가하여도 00, 01, 10 및 11데이터를 모두 프로그램할 수 있다. 이에 의해, 역방향 펄스의 인가가 필요치 않으므로, 비휘발성 메모리 장치 내에 역방향 펄스의 인가를 위한 추가의 회로가 필요하지 않다. 이에 따라, 비휘발성 메모리 장치의 칩-사이즈의 증가가 발생되지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a 내지 도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 1b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 프로그램하는 예시적인 회로도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 간략 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 비휘발성 메모리 단위 셀의 사시도이다.
도 4는 도 3의 I-I’ 라인을 따라 절단한 단면도이다.
도 5a는 본 발명에 따른 예시적인 비휘발성 메모리 장치의 사시도이다.
도 5b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 6a는 도 5a의 II-II’ 라인을 따라 절단한 단면도이다.
도 6b은 도 5b의 IV-IV’ 라인을 따라 절단한 단면도이다.
도 7a는 도 5a의 III-III’ 라인을 따라 절단한 단면도이다.
도 7b은 도 5b의 V-V’ 라인을 따라 절단한 단면도이다.
도 8 내지 도 17b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도이다.
도 18a는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 18b는 본 발명의 제2 실시예의 변형예에 따른 비휘발성 메모리 장치의 단 면도이다.
도 19는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 20은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 21은 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 22a는 단위 셀을 초기화하고 00데이터를 프로그램하는 펄스의 크기를 예시적으로 나타낸 것이다.
도 22b는 00데이터가 프로그램된 비휘발성 메모리 장치의 단면도이다.
도 23a는 단위 셀을 초기화하고 01데이터를 프로그램하는 펄스의 크기를 예시적으로 나타낸 것이다.
도 23b는 01데이터가 프로그램된 비휘발성 메모리 장치의 단면도이다.
도 24a는 단위 셀을 초기화하고 10데이터를 프로그램하는 펄스의 크기를 예시적으로 나타낸 것이다.
도 24b는 10데이터가 프로그램된 비휘발성 메모리 장치의 단면도이다.
도 25a는 단위 셀을 초기화하고 11데이터를 프로그램하는 펄스의 크기를 예시적으로 나타낸 것이다.
도 25b는 11데이터가 프로그램된 비휘발성 메모리 장치의 단면도이다.
도 26은 본 발명에 따른 비휘발성 메모리 장치에 의해 구현된 저항 레벨의 산포도이다.
(도면의 주요부분에 대한 부호의 설명)
110: 기판 120: 제1 몰드막 패턴
132: 제1 반도체 패턴 134: 제2 반도체 패턴
142: 제1 전극 144: 제1 상변화 물질 패턴
152: 제2 상변화 물질 패턴 154: 제2 전극

Claims (27)

  1. 기판; 및
    상기 기판 상에 형성된 제1 전극, 상기 제1 전극 상에 형성된 제1 상변화 물질 패턴, 상기 제1 상변화 물질 패턴 상에 형성된 제2 상변화 물질 패턴 및 상기 제2 상변화 물질 패턴 상에 형성된 제2 전극을 포함하는 단위 셀을 포함하되,
    상기 제2 상변화 물질 패턴의 부피가 상기 제1 상변화 물질 패턴의 부피보다 크고,
    상기 제1 상변화 물질 패턴에 포함된 물질과 상기 제2 상변화 물질 패턴에 포함된 물질이 서로 다른 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 전극의 폭과 상기 제1 상변화 물질 패턴의 폭이 서로 동일한 비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 제2 상변화 물질 패턴의 폭과 상기 제2 전극의 폭이 서로 동일한 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 상변화 물질 패턴 상에 형성되고, 개구부를 포함하는 절연막 패턴을 더 포함하되, 상기 제2 상변화 물질 패턴은 상기 개구부 내에 위치하는 비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    상기 절연막 패턴은 상기 제1 상변화 물질 패턴과 인접한 일면과 상기 제2 전극과 인접한 타면을 포함하되, 상기 제2 상변화 물질 패턴의 폭은 상기 일면에서 상기 타면으로 갈수록 커지는 비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 제2 상변화 물질 패턴은 U-자 형상인 비휘발성 메모리 장치.
  7. 제 5항에 있어서,
    상기 제2 상변화 물질 패턴과 상기 제1 상변화 물질 패턴은 소리굽쇠 형상을 이루는 비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 제2 상변화 물질 패턴은 L-자 형상인 비휘발성 메모리 장치.
  9. 제8 항에 있어서,
    상기 단위 셀과 이웃한 타 단위 셀을 더 포함하되, 상기 단위 셀과 상기 타 단위 셀은 상기 기판의 일면 상에서 상기 단위 셀의 길이 방향과 나란한 방향으로 연장된 가상의 선을 사이에 두고 서로 대칭인 비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 제2 상변화 물질 패턴의 비정질 상태에서의 저항값이 상기 제1 상변화 물질 패턴의 비정질 상태에서의 저항값보다 큰 비휘발성 메모리 장치.
  11. 제1 항에 있어서,
    상기 단위 셀은 상기 제1 상변화 물질 패턴과 상기 제2 상변화 물질 패턴 사이에 형성된 제3 상변화 물질 패턴을 더 포함하는 비휘발성 메모리 장치.
  12. 제11 항에 있어서,
    상기 제3 상변화 물질 패턴은 상기 제1 상변화 물질 패턴과 접하는 일면과 상기 제2 상변화 물질 패턴과 접하는 타면을 포함하되, 상기 일면의 폭은 상기 타면의 폭보다 작은 비휘발성 메모리 장치.
  13. 제11 항에 있어서,
    상기 제2 상변화 물질 패턴의 비정질 상태에서의 저항값이 상기 제3 상변화 물질 패턴의 비정질 상태에서의 저항값보다 크고, 상기 제3 상변화 물질 패턴의 비 정질 상태에서의 저항값이 상기 제1 상변화 물질 패턴의 비정질 상태에서의 저항값 보다 큰 비휘발성 메모리 장치.
  14. 제1 항에 있어서,
    상기 단위셀은 상기 기판 상에 형성되고, 상기 제1 전극과 전기적으로 연결된 다이오드를 더 포함하는 비휘발성 메모리 장치.
  15. 기판; 및
    상기 기판 상에 형성되고, 인가되는 펄스의 크기에 따라 00, 01, 10 및 11 데이터 중 어느 하나의 데이터를 포함하며, 제1 상변화 물질 패턴과 상기 제1 상변화 물질 패턴과 접하는 제2 상변화 물질 패턴을 포함하는 단위 셀을 포함하되,
    상기 제2 상변화 물질 패턴의 부피가 상기 제1 상변화 물질 패턴의 부피보다 크고, 상기 제1 상변화 물질 패턴에 포함된 물질과 상기 제2 상변화 물질 패턴에 포함된 물질이 서로 다른 비휘발성 메모리 장치.
  16. 제15 항에 있어서,
    상기 단위 셀이 00 데이터를 포함할 때에는, 상기 제1 상변화 물질 패턴이 결정질 상태이고, 상기 단위 셀이 01, 10 및 11 중 어느 하나의 데이터를 포함할 때에는, 상기 제1 상변화 물질 패턴이 비정질 상태인 비휘발성 메모리 장치.
  17. 제16 항에 있어서,
    상기 단위 셀이 00 및 01 중 어느 하나의 데이터를 포함할 때에는, 상기 제2 상변화 물질 패턴은 결정질 상태이고, 상기 단위 셀이 10 및 11 중 어느 하나의 데이터를 포함할 때에는, 상기 제2 상변화 물질 패턴의 일부는 비정질 상태인 비휘발성 메모리 장치.
  18. 제17 항에 있어서,
    상기 단위 셀이 10데이터를 포함할 때의 상기 제2 상변화 물질 패턴의 비정질 영역의 크기는, 상기 단위 셀이 11데이터를 포함할 때의 상기 제2 상변화 물질 패턴의 비정질 영역의 크기보다 작은 비휘발성 메모리 장치.
  19. 제15 항에 있어서,
    상기 11 데이터를 포함하는 상기 단위 셀의 저항 값은 상기 10 데이터를 포함하는 상기 단위 셀의 저항 값보다 크고,
    상기 10 데이터를 포함하는 상기 단위 셀의 저항 값은 상기 01 데이터를 포함하는 상기 단위 셀의 저항 값보다 크며,
    상기 01 데이터를 포함하는 상기 단위 셀의 저항 값은 상기 00 데이터를 포함하는 상기 단위 셀의 저항 값보다 큰 비휘발성 메모리 장치.
  20. 기판 및 상기 기판 상에 형성된 제1 전극, 상기 제1 전극 상에 형성된 제1 상변화 물질 패턴, 상기 제1 상변화 물질 패턴 상에 형성된 제2 상변화 물질 패턴 및 상기 제2 상변화 물질 패턴 상에 형성된 제2 전극을 포함하는 단위 셀을 포함하되, 상기 제2 상변화 물질 패턴의 부피와 상기 제1 상변화 물질 패턴의 부피가 서로 다르고, 상기 제1 상변화 물질 패턴에 포함된 물질과 상기 제2 상변화 물질 패턴에 포함된 물질이 서로 다른 비휘발성 메모리 장치를 제공하는 단계;
    상기 단위 셀에 상기 제1 전극에서 상기 제2 전극 방향으로 흐르는 제1 펄스를 인가하여, 상기 단위 셀을 초기화하는 초기화 단계; 및
    상기 단위 셀에 상기 제1 전극에서 상기 제2 전극 방향으로 흐르는 제2 펄스를 인가하여, 상기 단위 셀을 프로그램하는 프로그램 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  21. 제20 항에 있어서,
    상기 제1 펄스의 하강 시간이 상기 제2 펄스의 하강 시간에 비하여 긴 비휘발성 메모리 장치의 프로그램 방법.
  22. 제20 항에 있어서,
    상기 초기화 단계에서 상기 단위 셀의 상기 제1 상변화 물질 패턴과 상기 제2 상변화 물질 패턴은 모두 결정질 상태인 비휘발성 메모리 장치의 프로그램 방법.
  23. 제20 항에 있어서,
    상기 프로그램 단계는 상기 단위 셀에 00, 01, 10 및 11 데이터를 프로그램 하는 것을 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  24. 제23 항에 있어서,
    상기 단위 셀에 00 데이터를 프로그램하면, 상기 제1 상변화 물질 패턴은 결정질 상태가 되고, 상기 단위 셀에 01, 10, 11 데이터를 프로그램하면, 상기 제1 상변화 물질 패턴은 비정질 상태가 되는 비휘발성 메모리 장치의 프로그램 방법.
  25. 제24 항에 있어서,
    상기 단위 셀에 00, 01 데이터를 프로그램 하면, 상기 제2 상변화 물질 패턴은 결정질 상태가 되고, 단위 셀에 10, 11 데이터를 프로그램 하면, 상기 제2 상변화 물질 패턴의 일부는 비정질 상태가 되는 비휘발성 메모리 장치의 프로그램 방법.
  26. 제25 항에 있어서,
    상기 단위 셀에 10 데이터를 프로그램 한 경우의 상기 제2 상변화 물질 패턴의 비정질 영역의 크기는, 상기 단위 셀에 11 데이터를 프로그램 한 경우의 상기 제2 상변화 물질 패턴의 비정질 영역의 크기보다 작은 비휘발성 메모리 장치의 프로그램 방법.
  27. 제23 항에 있어서,
    상기 단위 셀에 11 데이터를 프로그램할 때 인가되는 상기 제2 펄스의 크기는 상기 단위 셀에 10 데이터를 프로그램할 때 인가되는 상기 제2 펄스의 크기보다 크고,
    상기 단위 셀에 10 데이터를 프로그램할 때 인가되는 상기 제2 펄스의 크기는 상기 단위 셀에 01 데이터를 프로그램할 때 인가되는 상기 제2 펄스의 크기보다 크며,
    상기 단위 셀에 01 데이터를 프로그램할 때 인가되는 상기 제2 펄스의 크기는 상기 단위 셀에 00 데이터를 프로그램할 때 인가되는 상기 제2 펄스의 크기보다 큰 비휘발성 메모리 장치의 프로그램 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297640B2 (en) * 2010-11-29 2019-05-21 Micron Technology, Inc. Cross-point memory with self-defined memory elements
US9688540B2 (en) * 2013-01-15 2017-06-27 Solan, LLC Segmented graphene growth on surfaces of a patterned substrate layer and devices thereof
US20150376778A1 (en) * 2013-02-01 2015-12-31 Solan, LLC Graphene growth on sidewalls of patterned substrate
US9837269B2 (en) * 2014-12-02 2017-12-05 HGST, Inc. Deposition method for planar surfaces
US10269804B2 (en) * 2016-05-11 2019-04-23 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US11152569B2 (en) * 2017-11-30 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. PCRAM structure with selector device
US10693065B2 (en) * 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
US10854813B2 (en) * 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10541364B2 (en) 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
KR20220049201A (ko) * 2020-10-14 2022-04-21 에스케이하이닉스 주식회사 리드 기준을 생성하는 비휘발성 메모리 장치 및 이의 동작 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7319057B2 (en) * 2001-10-30 2008-01-15 Ovonyx, Inc. Phase change material memory device
US6927410B2 (en) * 2003-09-04 2005-08-09 Silicon Storage Technology, Inc. Memory device with discrete layers of phase change memory material
KR100657956B1 (ko) * 2005-04-06 2006-12-14 삼성전자주식회사 다치 저항체 메모리 소자와 그 제조 및 동작 방법
US7973384B2 (en) * 2005-11-02 2011-07-05 Qimonda Ag Phase change memory cell including multiple phase change material portions
US7635855B2 (en) * 2005-11-15 2009-12-22 Macronix International Co., Ltd. I-shaped phase change memory cell
US7688618B2 (en) * 2006-07-18 2010-03-30 Qimonda North America Corp. Integrated circuit having memory having a step-like programming characteristic
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
KR20080064605A (ko) 2007-01-05 2008-07-09 삼성전자주식회사 상변화 메모리 소자 및 그 제조 방법
JP2008218492A (ja) 2007-02-28 2008-09-18 Elpida Memory Inc 相変化メモリ装置
US7704788B2 (en) 2007-04-06 2010-04-27 Samsung Electronics Co., Ltd. Methods of fabricating multi-bit phase-change memory devices and devices formed thereby
US20090045386A1 (en) * 2007-08-14 2009-02-19 Industrial Technology Research Institute Phase-change memory element
KR100914299B1 (ko) * 2008-01-02 2009-08-28 주식회사 하이닉스반도체 전자빔 노광 장비
US7897953B2 (en) * 2008-01-16 2011-03-01 Micron Technology, Inc. Multi-level programmable PCRAM memory

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