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KR100801084B1 - 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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KR100801084B1
KR100801084B1 KR1020070002149A KR20070002149A KR100801084B1 KR 100801084 B1 KR100801084 B1 KR 100801084B1 KR 1020070002149 A KR1020070002149 A KR 1020070002149A KR 20070002149 A KR20070002149 A KR 20070002149A KR 100801084 B1 KR100801084 B1 KR 100801084B1
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KR
South Korea
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variable resistance
patterns
pattern
inter
cell
Prior art date
Application number
KR1020070002149A
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Inventor
김영태
박명진
이근호
Original Assignee
삼성전자주식회사
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Publication date
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Priority to TW097100723A priority patent/TWI449169B/zh
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Abstract

비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 반도체 기판, 반도체 기판 상에 형성된 다수의 가변 저항 패턴, 및 다수의 가변 저항 패턴과 동일 레벨에 형성되고, 다수의 가변 저항 패턴과 전기적으로 절연되고, 가변 저항 패턴보다 열 전도도가 높은 물질을 포함하는 다수의 셀간 베리어 패턴을 포함한다.
비휘발성 메모리 장치, 고집적화, 라이트 펄스, 주울 열, 셀간 베리어 패턴

Description

저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법{Nonvolatile memory device using variable resistive element and fabricating method thereof}
도 1 및 도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도 및 회로도이다.
도 3a는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 3b는 도 3a의 B-B'를 따라 절단한 단면도이다.
도 3c는 도 3a의 C-C'를 따라 절단한 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 5는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에서 사용되는 셀간 베리어 패턴을 설명하기 위한 개념적인 도면이다.
도 6a 및 도 6b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도 및 사시도이다.
도 7a 및 도 7b는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도 및 사시도이다.
도 8은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 9는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제7 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 제8 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 13a 내지 도 16c는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 레이아웃도 및 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
1~8 : 비휘발성 메모리 장치
110 : 반도체 기판 120 : 하부 몰드막 패턴
130 : 상부 몰드막 패턴 132 : 제1 반도체 패턴
134 : 제2 반도체 패턴 140 : 절연막 패턴
142 : 하부 전극 컨택 152, 252 : 가변 저항 패턴
154, 254 : 상부 전극 컨택 156 : 비트 라인 컨택 플러그
172, 272, 372, 572, 672, 772, 872: 셀간 베리어 패턴
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
이러한 저항체를 이용한 비휘발성 메모리 장치의 일 예로서 상변화 메모리 장치를 자세히 설명하면, 상변화 물질은 결정 상태에서는 저항이 낮고 비정질 상태에서는 저항이 높기 때문에, 결정 상태는 셋(set) 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 또는 1데이터로 정의한다. 또한, 상변화 메모리 장치는 상변화 물질에 셋 펄스 또는 리셋 펄스와 같은 라이트 펄스를 제공하고 이로 인해 발생하는 주울(joule)열을 이용하여 라이트하게 된다. 구체적으로, 1데이터를 라이트할 때는 리셋 펄스를 이용하여 상변화 물질을 녹는점 이상으로 가열한 후 빠르게 냉각시켜 비정질 상태가 되도록 하고, 0데이터를 라이트할 때에는 셋 펄스를 이용하여 상변화 물질을 결정화 온도 이상 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
이러한 상변화 메모리 장치를 고집적화하려 할 때 중요한 이슈(critical issue)는, 라이트할 때 사용되는 라이트 펄스의 양을 감소시키는 것이다. 종래에는 라이트 펄스를 감소시키기 위해, 상변화 물질과 접촉하고 있는 하부 전극 컨택(BEC)의 사이즈(size)를 스케일링(scaling)하거나, 상변화 물질에 질소를 도핑하는 등의 여러가지 방법이 연구되었으나, 이러한 방법들은 공정에 실제로 적용하기 어렵거나 여러가지 부작용(side effect)을 유발하였다. 예를 들어, 하부 전극 컨택의 사이즈를 과도하게 스케일링하게 되면, 상변화 물질의 저항 산포 특성이 현저하게 저하된다.
반면, 하부 전극 컨택의 사이즈는 그대로 유지하면서 이웃하는 하부 전극 컨택 사이의 간격을 좁히게 되면 상변화 메모리 셀 간의 간격이 가까워지게 되므로, 특정 상변화 메모리 셀에 데이터를 라이트할 때 발생한 주울 열이 인접한 상변화 메모리 셀에 영향을 주어 인접한 상변화 메모리 셀에 데이터가 라이트될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 고집적화가 가능한 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 고집적화가 가능한 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으 며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 비휘발성 메모리 장치는 반도체 기판, 반도체 기판 상에 형성된 다수의 가변 저항 패턴, 및 다수의 가변 저항 패턴과 동일 레벨에 형성되고, 다수의 가변 저항 패턴과 전기적으로 절연되고, 가변 저항 패턴보다 열 전도도가 높은 물질을 포함하는 다수의 셀간 베리어 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 비휘발성 메모리 장치는 반도체 기판, 반도체 기판 상에 일 방향으로 연장되어 형성된 다수의 가변 저항 패턴, 및 다수의 가변 저항 패턴과 교차하도록 연장되어 형성되고, 다수의 가변 저항 패턴과 전기적으로 절연되고, 가변 저항 패턴보다 열 전도도가 높은 물질을 포함하는 다수의 셀간 베리어 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 비휘발성 메모리 장치는 반도체 기판, 반도체 기판 내에 제1 방향으로 연장되어 형성된 다수의 워드 라인, 각 워드 라인 상에 제1 방향을 따라 분리 배열된 다수의 셀 다이오드, 다수의 억세스 다이오드 상에 다수의 워드 라인과 교차하도록 제2 방향으로 연장된 다수의 가변 저항 패턴, 다수의 가변 저항 패턴과 동일 레벨에 형성되고, 다수의 가변 저항 패턴과 전기적으로 절연되고, 가변 저항 패턴보다 열 전도도가 높은 물질을 포함하는 다수의 셀간 베리어 패턴, 및 다수의 가변 저항 패턴 상에 제2 방향으로 연장되어 형성된 다수의 비트 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 다수의 가변 저항 패턴을 형성하고, 다수의 가변 저항 패턴과 동일 레벨에 형성되고, 다수의 가변 저항 패턴과 전기적으로 절연되고, 가변 저항 패턴보다 열 전도도가 높은 물질을 포함하는 다수의 셀간 베리어 패턴을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는" 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)"는 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)", "아래(beneath)"에 기술된 소자는 다른 소자의 "위(above)", "상부(upper)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1 및 도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도 및 회로도이다. 본 발명의 실시예들에서는 설명의 편의를 위해서 16개의 메모리 뱅크를 예로 드나, 이에 제한되는 것은 아니다. 또한, 도 2에서는 설명의 편의상 제1 메모리 블록(BLK0)과 관련된 영역만을 중심으로 도시한다.
우선, 도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크(10_1~10_16), 다수의 센스 앰프 및 라이트 드라이버(20_1~20_8), 주변 회로 영역(30)을 포함한다.
다수의 메모리 뱅크(10_1~10_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(10_1~10_16)은 매트릭스 형태로 배열된 다수의 상변화 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 여기서, 상변화 메모리 셀은 결정 상태 또는 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자와, 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함할 수 있다. 여기서, 억세스 소자는 가변 저항 소자와 직렬로 커플링된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(10_1~10_16)에 대응하여 라이트/리드하려는 상변화 메모리 셀의 행 및 열을 각각 지정하는 행 디코더 및 열 디코더가 배치된다.
센스 앰프 및 라이트 드라이버(20_1~20_8)은 2개의 메모리 뱅크(10_1~10_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(20_1~20_8)가 2개의 메모리 뱅크(10_1~10_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아 니다. 즉, 센스 앰프 및 라이트 드라이버(20_1~20_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(30)에는 상기 행 디코더, 열 디코더, 센스 앰프 및 라이트 드라이버 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치된다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)는 메모리 블록(BLK0), 다수의 글로벌 비트 라인(GBLj; j=0~n), 다수의 비트 라인(BL0, BL1, BL2, BL3), 다수의 워드 라인(WL0, WL1), 컬럼 선택 트랜지스터(YSELk; k=0~3), 디스차지 트랜지스터(DCHk; k=0~3)를 포함한다.
메모리 블록(BLK0)은 다수의 상변화 메모리 셀(Cp)을 포함한다. 다수의 상변화 메모리 셀(Cp)은 워드 라인(WL0, WL1)과 비트 라인(BL0, BL1, BL2, BL3)이 교차되는 영역에 위치하고, 특히, 다수의 비트 라인(BL0, BL1, BL2, BL3)은 계층적 비트 라인 구조를 갖기 위해 각 글로벌 비트 라인(GBLj; j=0~n)에 연결되어 분기될 수 있다. 자세히 설명하면, 다수의 글로벌 비트 라인(GBLj; j=0~n)은 다수의 메모리 블록(도 1의 BLKi; i=0~7)에 공통되도록 일방향으로 연장되어 형성된다. 다수의 비트 라인(BL0, BL1, BL2, BL3)은 각각 컬럼 선택 트랜지스터(YSELk; k=0~3)를 통해서 글로벌 비트 라인(GBLj; j=0~n)과 선택적으로 연결되고, 각 비트 라인(BL0, BL1, BL2, BL3)에는 다수의 상변화 메모리 셀(Cp)이 연결된다.
상변화 메모리 셀(Cp)은 관통 전류에 따라 결정 상태 또는 비정질 상태로 변화하고, 각 상태마다 서로 다른 저항을 갖는 상변화 물질(Rp)와, 상변화 물질(Rp)에 흐르는 관통 전류를 제어하는 억세스 소자(D)를 포함한다. 상변화 물질(Rp)은 워드 라인(WL0, WL1)과 억세스 소자(D) 사이에 연결되고, 억세스 소자(D)로는 애노드(anode)는 비트 라인(BL0, BL1, BL2, BL3)에 연결되고 캐소드(cathode)는 상변화 물질(Rp)과 연결된 셀 다이오드를 사용할 수 있다.
컬럼 선택 트랜지스터(YSELk; k=0~3)는 컬럼 선택 신호(YSi; i=0~3)에 응답하여 글로벌 비트 라인(GBLj; j=0~n)과 비트 라인(BL0, BL1, BL2, BL3)을 선택적으로 연결한다. 여기서, 컬럼 선택 신호(YSi; i=0~3)는 컬럼 어드레스 및 블록 정보(block information)를 디코딩한 신호에 의해서 턴온된다.
디스차지(discharge) 트랜지스터(DCHi; i=0~3)는 라이트 동작 또는 리드 동작 하기 전후에 비트 라인(BL0, BL1, BL2, BL3)의 전압을 디스차지한다. 디스차지 트랜지스터(DCHk; k=0~3)는 비트 라인(BL0, BL1, BL2, BL3)과 접지 전압 사이에 형성되어, 컬럼 선택 신호의 상보 신호(YSBi; i=0~3)에 응답하여 디스차지 하기 때문에, 컬럼 선택 트랜지스터(YSELk; k=0~3)가 턴오프되었을 때 턴온되게 된다.
이하에서, 도 2를 참조하여 비휘발성 메모리 장치(1)의 동작을 설명한다.
우선, 비휘발성 메모리 장치(1)의 라이트 동작은, 상변화 물질(Rp)을 녹는점(melting temperature; Tm) 이상으로 가열한 후 빠르게 냉각시켜 논리 레벨 1의 비정질 상태로 되도록 하거나, 결정화 온도(crystallization; Tx) 이상 녹는점(Tm) 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 논리 레벨 0의 결정 상태가 되도록 한다. 여기서, 상변화 물질(Rp)을 상변화시키기 위해서는 상당히 높은 레벨의 라이트 전류가 상변화 물질(Rp)을 관통하게 되는데, 예를 들어 리셋을 시키기 위한 라이트 전류는 약 1mA 정도의 크기로 제공되고, 셋을 시 키기 위한 라이트 전류의 0.6 내지 0.7mA 정도의 크기로 제공된다. 이러한 라이트 전류는 라이트 회로(미도시)로부터 제공되어 글로벌 비트 라인(GBLj; j=0~n), 비트 라인(BL0, BL1, BL2, BL3), 셀 다이오드(D), 상변화 물질(Rp)을 거쳐서 워드 라인(WL0, WL1)으로 빠져 나가게 된다.
한편, 비휘발성 메모리 장치(1)의 리드 동작은, 상변화 물질(Rp)이 상변화되지 않는 레벨의 리드 전류를 상변화 물질(Rp)에 제공하여 저장된 데이터를 리드하게 된다. 이러한 리드 전류는 리드 회로(미도시)로부터 제공되어 글로벌 비트 라인(GBLj; j=0~n), 비트 라인(BL0, BL1, BL2, BL3), 셀 다이오드(D), 상변화 물질(Rp)을 거쳐서 워드 라인(WL0, WL1)으로 빠져 나가게 된다.
도 3a는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이고, 도 3b는 도 3a의 B-B'를 따라 절단한 단면도이고, 도 3c는 도 3a의 C-C'를 따라 절단한 단면도이고, 도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다. 도 4에서는 설명의 편의상 층간 절연막, 메탈간 절연막 등을 생략하여 도시한다. 도 5는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에서 사용되는 셀간 베리어 패턴을 설명하기 위한 개념적인 도면이다.
도 3a 내지 도 3c, 도 4를 참조하면, 반도체 기판(110) 상에, 반도체 기판(110)의 소정 영역의 상면을 노출하는 다수의 개구부(121)를 구비하는 하부 몰드막 패턴(120)이 배치된다. 여기서, 반도체 기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다.
또한, 하부 몰드막 패턴(120)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE - TEOS (Plasma Enhanced - Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다.
하부 몰드막 패턴(120)의 다수의 개구부(121)는 다수의 워드 라인(WL0, WL1)으로 채워진다. 다수의 개구부(121)가 제1 방향으로 연장되어 형성되어 있으므로, 채워진 워드 라인(WL0, WL1) 역시 제1 방향으로 연장되어 형성된다. 또한, 다수의 워드 라인(WL0, WL1)은 예를 들어, N+형일 수 있다. 다수의 워드 라인(WL0, WL1)은 에피택시얼층(epitaxial layer)일 수 있다. 여기서, 단결정 반도체 기판(110)을 사용한 경우, 다수의 워드 라인(WL0, WL1) 역시 단결정이 된다.
다수의 워드 라인(WL0, WL1) 및 하부 몰드막 패턴(120) 상에, 다수의 워드 라인(WL0, WL1)의 소정 영역의 상면을 노출하는 다수의 개구부(131)를 구비하는 상부 몰드막 패턴(130)이 배치된다. 상부 몰드막 패턴(130)은 전술한 하부 몰드막 패턴(120)과 동일하게 실리콘 산화막(SiOx)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상부 몰드막 패턴(130)은 SiN, SiON과 같은 실리콘 질화막일 수도 있다.
상부 몰드막 패턴(130)의 다수의 개구부(131)는 예를 들어, N-형을 갖는 다수의 제1 반도체 패턴(132)과, 각 제1 반도체 패턴(132) 상에 적층되고 예를 들어, P+형을 갖는 다수의 제2 반도체 패턴(134)이 채워진다. 구체적으로, 제1 및 제2 반도체 패턴(132, 134)은 다수의 개구부(131)의 위치를 따라, 각 워드 라인(WL0, WL1) 상에 제1 방향(워드 라인(WL0, WL1)의 연장 방향)을 따라 분리 배열된다.
이러한 제1 및 제2 반도체 패턴(132, 134)은 셀 다이오드(D)를 구성한다. 여기서, 다수의 제1 반도체 패턴(132)은 워드 라인(WL0, WL1)보다 낮은 불순물 농도일 수 있다. 또한, 제2 반도체 패턴(134)의 불순물 농도는 제1 반도체 패턴(132)보다 높을 수 있다. 이는 셀 다이오드(D)는 역 바이어스(reverse bias)가 인가되는 경우, 역 바이어스된 셀 다이오드(reverse biased cell diode)를 통해서 흐르는 누설 전류를 감소시키기 위함이다. 역 바이어스는 라이트 또는 리드시 비선택된 상변화 메모리 셀의 셀 다이오드(D)에 인가될 수 있다.
한편, 제1 및 제2 반도체 패턴(132, 134)은 에피택시얼층일 수 있다. 이러한 경우, 제1 및 제2 반도체 패턴(132, 134)은 워드 라인(WL0, WL1)과 같이 단결정일 수 있다.
도면에서는 상부 몰드막 패턴(130)의 다수의 개구부(131)에 제1 및 제2 반도체 패턴(132, 134)이 채워진 경우만을 예로 들었으나, 다수의 개구부(131) 내의 제2 반도체 패턴(134) 상에 도전성 플러그가 선택적으로 더 채워질 수 있다. 이러한 도전성 플러그는 저항성 접촉을 갖는 금속 플러그일 수 있다. 예를 들어, 도전성 플러그는 텅스텐 플러그일 수 있다.
다수의 셀 다이오드(D) 및 상부 몰드막 패턴(130) 상에, 다수의 컨택홀(141)을 구비하는 절연막 패턴(140)이 배치된다. 절연막 패턴(140)은 산화막(SiOx)일 수 있다. 컨택홀(141)에는 하부 전극 컨택(BEC; Bottom Electrode Contact)(142)이 채워진다. 하부 전극 컨택(142)은 예를 들어 TiN을 사용할 수 있다.
하부 전극 컨택(142) 상에는 다수의 컨택홀(141)과 접속되는 다수의 가변 저항 패턴(152)이 배치된다. 다수의 가변 저항 패턴(152)은 라인 타입(line type)으로, 다수의 워드 라인(WL0, WL1)과 교차되도록 제2 방향으로 연장되어 배치될 수 있다.
가변 저항 패턴(152)은 예를 들어, 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 상변화 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
가변 저항 패턴(152)이 다수의 상변화 메모리 셀에 대응되도록 배치되는 라인 타입(line type)인 경우, 상변화 물질이 상변화 메모리 셀 단위로 배치되는 경우(즉, 도트 타입(dot type)으로 패터닝하는 경우)에 비해 식각 공정이 간단하고 정확성이 높아진다. 따라서, 상변화 물질이 받는 스트레스가 줄어들어 반복적인 라이트 및/또는 리드 동작에 대하여 그 특성을 유지하는 내구성(endurance)이 우수해 진다.
다수의 셀간 베리어 패턴(172)은 다수의 가변 저항 패턴(152)과 동일 레벨에 형성되고, 가변 저항 패턴(152)보다 열 전도도가 높은 물질로 구성된다. 예를 들 어, 셀간 베리어 패턴(172)은 알루미늄과 같은 금속 물질 또는 나노 튜브를 포함할 수 있다. 또한, 셀간 베리어 패턴(172) 상에는 하드 마스크 패턴(176)이 형성되고, 셀간 베리어 패턴(172)의 측벽에는 스페이서(174)가 형성되어 있어, 셀간 베리어 패턴(172)과 가변 저항 패턴(152)은 서로 전기적으로 절연되어 있다.
본 발명의 제1 실시예에서, 다수의 셀간 베리어 패턴(172)은 다수의 가변 저항 패턴(152)과 교차하도록 제1 방향으로 연장되어 형성될 수 있다. 도 3b에서와 같이, 다수의 셀간 베리어 패턴(172)과 다수의 가변 저항 패턴(152)이 동일 레벨에서 교차되도록 형성됨에 따라, 가변 저항 패턴(152)은 셀간 베리어 패턴(172) 사이에 형성되는 제1 부분과, 셀간 베리어 패턴(172) 상에 형성된 제2 부분으로 구분될 수 있다.
셀간 베리어 패턴(172)은 가변 저항 패턴(152)을 관통하여 흐르는 전류가 특정한 영역으로만 흐르도록 한다. 구체적으로, 가변 저항 패턴(152)을 관통하여 흐르는 전류가 라이트하려는 상변화 메모리 셀 방향으로만 흐르고, 이웃한 상변화 메모리 셀 방향으로는 흩어지지 않도록 한다. 즉, 셀간 베리어 패턴(172)은 셀간 전기적 베리어 역할을 한다. 따라서, 셀간 베리어 패턴은 라이트할 때 사용되는 라이트 펄스의 양을 감소시킬 수 있다.
또한, 도 5를 참조하면, 셀간 베리어 패턴(172)은 라이트하려는 상변화 메모리 셀에서 발생한 주울 열이 이웃한 상변화 메모리 셀에 전달되지 않는 셀간 열적 베리어 역할을 한다. 즉, 셀간 베리어 패턴(172)은 가변 저항 패턴(152)보다 열전도도가 높은 물질이기 때문에, 이웃한 상변화 메모리 셀로 전달될 가능성이 있는 주울 열이 셀간 베리어 패턴(172)으로 빠지게 된다(도면 부호 a 참조).
따라서, 셀간 베리어 패턴(172)이 사용되는 비휘발성 메모리 장치는 고집적화가 가능하다.
가변 저항 패턴(152) 상에는 상부 전극 컨택(154)(TEC; Top Electrode Contact)이 배치될 수 있다. 상부 전극 컨택(154)은 예를 들어, Ti/TiN을 적층하여 구성할 수 있다.
상부 전극 컨택(154) 상에, 다수의 컨택홀(155)을 구비하는 절연막 패턴(150)이 배치된다. 절연막 패턴(150)은 산화막(SiOx)일 수 있다. 컨택홀(155)에는 비트 라인 컨택 플러그(156)가 채워진다. 비트 라인 컨택 플러그(156)는 예를 들어 TiN을 사용할 수 있다.
비트 라인 컨택 플러그(156) 상에는 가변 저항 패턴(152)과 동일하게 평행하게 연장되어, 워드 라인(WL0, WL1)과 교차되는 비트 라인(BL0, BL1, BL2, BL3)이 배치된다. 여기서 가변 저항 패턴(152)이 비트 라인(BL0, BL1, BL2, BL3)과 완전히 평행하게 연장된 경우만을 설명하였으나, 가변 저항 패턴(152)의 일부가 비트 라인(BL0, BL1, BL2, BL3)과 평행하게 연장되는 경우가 가능함은 본 발명이 속하는 기술 분야의 당업자에게 자명한 사실이다. 또한, 비트 라인(BL0, BL1, BL2, BL3)은 예를 들어, 알루미늄(Al) 또는 텅스텐(W)을 사용할 수 있다.
도 6a 및 도 6b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도 및 사시도이다.
도 6a 및 도 6b를 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치(2)에서 다수의 셀간 베리어 패턴(272)은 다수의 가변 저항 패턴(152)과 동일 레벨에 형성되고, 다수의 가변 저항 패턴(152) 사이에 배치되고, 가변 저항 패턴(152)과 평행하도록 제2 방향으로 연장되어 형성될 수 있다.
도 7a 및 도 7b는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도 및 사시도이다.
도 7a 및 도 7b를 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치(3)에서 셀간 베리어 패턴(372)은 다수의 가변 저항 패턴(152)과 동일 레벨에 형성되고, 라인 크로스 타입(line cross type)일 수 있다. 즉, 셀간 베리어 패턴(372)은 다수의 가변 저항 패턴(152)과 교차되도록 제1 방향으로 연장된 제1 서브 베리어 패턴과, 다수의 가변 저항 패턴(152)과 평행하도록 제2 방향으로 연장된 제2 서브 베리어 패턴을 포함할 수 있다.
도 8은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 8을 참조하면, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치(4)에서 다수의 가변 저항 패턴(252)은 도트 타입(dot type)으로 형성되어 상변화 메모리 셀마다 분리되어 있다. 상부 전극 컨택(254)도 가변 저항 패턴(252)과 같이 도트 타입으로 형성되어 있다. 다수의 셀간 베리어 패턴(172)은 다수의 가변 저항 패턴(252) 사이에 배치되고 가변 저항 패턴(252)의 일면과 평행하도록 제1 방향으로 연장되어 형성될 수 있다.
또한, 도면으로는 설명하지 않았으나, 다수의 가변 저항 패턴이 도트 타입으 로 형성되고, 다수의 셀간 베리어 패턴은 가변 저항 패턴의 타면과 평행하도록 제2 방향으로 연장되어 형성될 수 있다.
또한, 도면으로는 설명하지 않았으나, 다수의 가변 저항 패턴이 도트 타입으로 형성되고, 셀간 베리어 패턴은 도 7a 및 도 7b에서 도시된 것과 유사한 라인 크로스 타입(line cross type)일 수 있다. 즉, 셀간 베리어 패턴은 가변 저항 패턴의 일면과 평행하도록 제1 방향으로 연장되어 형성된 제1 서브 베리어 패턴과, 가변 저항 패턴의 타면과 평행하도록 제2 방향으로 연장되어 형성된 제2 서브 베리어 패턴을 포함할 수 있다.
도 9는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치(5)에서 다수의 가변 저항 패턴(252)는 도트 타입으로 형성되고, 다수의 셀간 베리어 패턴(572)은 상기 다수의 가변 저항 패턴(252) 사이에 배치될 수 있다. 구체적으로, 다수의 가변 저항 패턴(252) 상에 절연막(571)을 형성하고, 절연막(571) 상에 금속 물질층을 도포한 후, 절연막(571)의 상면이 드러나도록 금속 물질층을 에치백 공정 또는 CMP(Chemical Mechanical Polishing) 공정하여 셀간 베리어 패턴(572)을 형성할 수 있다.
도 10은 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치(6)에 서 다수의 셀간 베리어 패턴(672)은 다수의 가변 저항 패턴(152)보다 낮은 레벨에 형성되어 있다는 점이 제1 실시예와 다르다. 예를 들어 도 10에 도시된 바와 같이, 셀간 베리어 패턴(672)은 하부 전극 패턴(142)과 동일 레벨에 형성될 수 있다.
도 11은 본 발명의 제7 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 제7 실시예에 따른 비휘발성 메모리 장치(7)에서 다수의 셀간 베리어 패턴(772)은 다수의 가변 저항 패턴(152)보다 높은 레벨에 형성되어 있다는 점이 제1 실시예와 다르다. 예를 들어 도 11에 도시된 바와 같이, 셀간 베리어 패턴(772)은 비트 라인 컨택 플러그(156)와 동일 레벨에 형성될 수 있다.
도 12는 본 발명의 제8 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 제8 실시예에 따른 비휘발성 메모리 장치(8)에서 다수의 가변 저항 패턴(252a, 252b)은 도트 타입으로 형성되되, 인접한 가변 저항 패턴(252a, 252b)은 다른 레벨에 형성될 수 있다. 도면에서는 2개의 레벨에 가변 저항 패턴(252a, 252b)이 형성되어 있으나, 이에 한정되는 것은 아니다. 즉, 인접한 가변 저항 패턴(252a, 252b)이 3이상의 레벨에 형성될 수도 있다. 이와 같이 함으로써, 라이트하려는 상변화 메모리 셀에서 발생한 주울 열이 이웃한 상변화 메모리 셀에 전달되지 않도록 할 수 있다.
뿐만 아니라, 다수의 셀간 베리어 패턴(872a, 872b)을 상기 다수의 가변 저 항 패턴(252a, 252b)이 형성된 레벨 각각에 형성함으로써, 이웃한 상변화 메모리 셀에 전달되는 주울 열을 최소화할 수 있다. 다만, 도 12에서는 다수의 셀간 베리어 패턴(872a, 872b)을 상기 다수의 가변 저항 패턴(252a, 252b)이 형성된 레벨 각각에 형성시킨 것을 도시하였으나, 이에 한정되지 않는다. 즉, 다수의 가변 저항 패턴(252a, 252b)이 형성된 다수의 레벨 중 적어도 하나의 레벨에 형성되어도 무관하다.
구체적으로, 다수의 가변 저항 패턴(252a), 상부 전극 컨택(254a)을 형성하고 그 위에 절연막(871a)을 형성하고, 절연막(871a) 상에 금속 물질층을 도포한 후, 절연막(871a)의 상면이 드러나도록 금속 물질층을 에치백 공정 또는 CMP(Chemical Mechanical Polishing) 공정하여 셀간 베리어 패턴(872a)을 형성할 수 있다. 이어서, 다수의 가변 저항 패턴(252a), 셀간 베리어 패턴(872a)의 상부에 절연막(150a)를 형성한다. 절연막(150a) 내에 제1 비트 라인 컨택 플러그(156a)를 형성한다. 이어서, 다수의 가변 저항 패턴(252b), 상부 전극 컨택(254b)을 형성하고 그 위에 절연막(871b)을 형성하고, 절연막(871b) 상에 금속 물질층을 도포한 후, 절연막(871b)의 상면이 드러나도록 금속 물질층을 에치백 공정 또는 CMP(Chemical Mechanical Polishing) 공정하여 셀간 베리어 패턴(872b)을 형성할 수 있다. 이어서, 다수의 가변 저항 패턴(252b), 셀간 베리어 패턴(872b)의 상부에 절연막(150b)을 형성한다. 절연막(150b) 내에 제1 비트 라인 컨택 플러그(156a)와 얼라인하도록 제2 비트 라인 컨택 플러그(156b)를 형성한다.
한편, 본 발명의 제8 실시예에서, 제1 및 제2 비트 라인 컨택 플러그(156a, 156b)를 서로 얼라인되도록 형성하는 것을 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 절연막(150a, 150b)를 관통하는 컨택홀을 형성하고, 컨택홀을 채우는 비트 라인 컨택 플러그를 형성할 수도 있다.
이하 도 13a 내지 도 16c, 도 3a 내지 도 3c, 도 4를 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다. 도 13a 내지 도 16c는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 각 제조 공정 중간 단계별 레이아웃도 및 단면도들이다.
우선 도 13a 내지 도 13c를 참조하면, 반도체 기판(110) 상에, 반도체 기판(110)의 소정 영역의 상면을 노출하고, 제1 방향으로 연장되어 형성된 다수의 개구부(121)를 구비하는 하부 몰드막 패턴(120)을 형성한다.
도 14a 내지 도 14c를 참조하면, 하부 몰드막 패턴(120)의 다수의 개구부(121)를 채우도록 다수의 워드 라인(WL0, WL1)을 형성한다.
구체적으로, 다수의 워드 라인(WL0, WL1)은 하부 몰드막 패턴(120)에 의해 노출된 반도체 기판(110)을 씨드층으로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 방식을 이용하여 성장시킬 수 있다. 여기서, 단결정 반도체 기판(110)의 경우, 성장된 다수의 에피택시얼층 역시 단결정이 된다.
또는, 다수의 워드 라인(WL0, WL1)은 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식을 사용하여 형성할 수 있다. 구체적으로, 하부 몰드막 패턴(120)의 다수의 개구부를 매립하도록 다결정 반도체층(polycrystalline semiconductor layer) 또는 비정질 반도체층(amorphous semiconductor layer)을 형 성하고, 형성된 반도체층을 하부 몰드막 패턴(120)의 상면이 노출되도록 평탄화한다. 그 후, 성장된 다결정 또는 비정질 반도체층을 약 400℃의 온도에서 이온빔을 주입함으로써 단결정으로 변화시킨다.
이와 같이, 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장 방식을 이용하여 다수의 워드 라인(WL0, WL1)을 형성하면, 하부 몰드막 패턴(120)의 다수의 개구부(121) 내에 어떠한 보이드(voids) 또는 틈(seams)이 형성되는 것을 근본적으로 방지하므로, 워드 라인(WL0, WL1)의 저항을 줄일 수 있다.
이어서, 에피택시얼층이 성장된 반도체 기판(110)의 전면에 N+형 불순물을 이온 주입하여 다수의 워드 라인(WL0, WL1)을 완성한다. 다만, 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장시 인시츄로 불순물이 도핑된 경우에는 이온 주입 공정을 생략할 수 있다.
이어서, 다수의 워드 라인(WL0, WL1) 및 하부 몰드막 패턴(120) 상에, 다수의 워드 라인(WL0, WL1)의 소정 영역의 상면을 노출하는 다수의 개구부(131)를 구비하는 상부 몰드막 패턴(130)을 형성한다. 상부 몰드막 패턴(130)의 개구부(131)은 각 워드 라인(WL0, WL1)의 연장 방향을 따라 다수 개가 배열된다. 또한, 개구부(131)는 하부의 워드 라인(WL0, WL1)과의 오정렬을 방지하기 위해 워드 라인(WL0, WL1)의 폭보다 작은 폭을 갖도록 형성할 수 있다.
도 15a 내지 도 15c를 참조하면, 상부 몰드막 패턴(130)의 다수의 개구부(131)를 채우도록 제1 및 제2 반도체 패턴(132, 134)을 형성하여, 다수의 셀 다이오드(D)를 완성한다.
구체적으로, 제1 및 제2 반도체 패턴(132, 134)은 선택적 에피택시얼 성장 방식을 이용하여 성장시킬 수 있는데, 제1 반도체 패턴(132)은 상부 몰드막 패턴(130)에 의해 노출된 워드 라인(WL0, WL1)을 씨드층으로 하여 성장시키고, 제2 반도체 패턴(134)은 제1 반도체 패턴(132)을 씨드층으로 하여 성장시킬 수 있다. 여기서, 워드 라인(WL0, WL1)이 단결정일 경우, 성장된 제1 및 제2 반도체 패턴(132, 134) 역시 단결정이 된다.
또는, 제1 및 제2 반도체 패턴(132, 134)은 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식을 사용하여 형성할 수 있다.
이어서, 제1 반도체 패턴(132)에는 N-형의 불순물을 이온 주입하고, 제2 반도체 패턴(134)에는 P+형의 불순물을 이온 주입한다. 여기서, 제1 반도체 패턴(132)은 워드 라인(WL0, WL1)보다 낮은 불순물 농도일 수 있고, 제2 반도체 패턴(134)의 불순물 농도는 제1 반도체 패턴(132)보다 높을 수 있다. 다만, 선택적 에피택시얼 성장 또는 고상 에피택시얼 성장시 인시츄로 불순물이 도핑된 경우에는 이온 주입 공정을 생략할 수 있다.
도면에는 도시하지 않았으나, 제2 반도체 패턴(134) 상에 상부 몰드막 패턴(130)의 다수의 개구부(131)를 채우는 도전성 플러그가 선택적으로 더 형성될 수 있다. 이러한 경우에는, 제1 및 제2 반도체 패턴(134)이 상부 몰드막 패턴(130)의 다수의 개구부(131)의 하부 영역만을 채우고, 상부 영역에는 도전성 플러그가 채워지게 된다.
이어서, 다수의 셀 다이오드(D) 및 상부 몰드막 패턴(130) 상에 다수의 컨택 홀(141)을 구비하는 절연막 패턴(140)을 형성한다.
그 후, 다수의 컨택홀(141)을 매립하는 하부 전극 컨택(BEC; Bottom Electrode Contact)(142)을 형성한다.
도 16a 내지 도 16c를 참조하면, 절연막 패턴(140) 상에 다수의 셀간 베리어 패턴(172)을 형성한다.
구체적으로, 나중에 형성될 가변 저항 패턴(152)보다는 열 전도도가 높은 물질로, 예를 들어, 알루미늄과 같은 금속 물질층을 절연막 패턴(140) 상에 형성한다. 이어서, 금속 물질층 상에 하드 마스크 패턴(176)을 형성한다. 하드 마스크 패턴(176)을 이용하여 금속 물질층을 패터닝하여, 제1 방향으로 연장된 셀간 베리어 패턴(172)을 형성한다. 이어서, 셀간 베리어 패턴(172)의 측벽에 스페이서(174)를 형성한다.
다시 도 3a 내지 도 3c, 도 4를 참조하면, 하부 전극 컨택(142)과 절연막 패턴(140)과 셀간 베리어 패턴(172) 상에 상변화 물질층, 상부 전극 컨택용 도전층을 순차적으로 적층하고, 상부 전극 컨택(154), 가변 저항 패턴(152)을 형성한다. 가변 저항 패턴(152)은 셀간 베리어 패턴(172)과 교차되도록 제2 방향으로 연장되어 있다.
이어서, 다수의 컨택홀(155)을 구비하는 절연막 패턴(150)을 형성한다. 컨택홀(155) 내에 비트 라인 컨택 플러그(156)를 형성한다.
이어서, 절연막 패턴(150), 비트 라인 컨택 플러그(156) 상에 비트 라인용 도전층을 적층하고, 이를 패터닝하여 비트 라인(BL0, BL1, BL2, BL3)을 형성한다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 제조 방법으로부터, 본 발명이 속하는 기술 분야의 당업자라면 제2 내지 제8 실시예의 제조 방법은 충분히 기술적으로 유추할 수 있으므로 그 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 셀간 베리어 패턴은 가변 저항 패턴을 관통하여 흐르는 전류가 특정한 영역으로만 흐로도록 한다. 구체적으로, 가변 저항 패턴을 관통하여 흐르는 전류가 라이트하려는 상변화 메모리 셀 방향으로만 흐르고, 이웃한 상변화 메모리 셀 방향으로는 흩어지지 않도록 한다. 즉, 셀간 베리어 패턴은 셀간 전기적 베리어 역할을 한다. 따라서, 셀간 베리어 패턴은 라이트할 때 사용되는 라이트 펄스의 양을 감소시킬 수 있다.
둘째, 셀간 베리어 패턴은 라이트하려는 상변화 메모리 셀에서 발생한 주울 열이 이웃한 상변화 메모리 셀에 전달되지 않는 셀간 열적 베리어 역할을 한다. 즉, 셀간 베리어 패턴은 가변 저항 패턴보다 열전도도가 높은 물질이기 때문에, 이 웃한 상변화 메모리 셀로 전달될 가능성이 있는 주울 열이 셀간 베리어 패턴으로 빠지게 된다.
셋째, 셀간 베리어 패턴이 사용되는 비휘발성 메모리 장치는 고집적화가 가능하다.

Claims (33)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 다수의 가변 저항 패턴; 및
    상기 다수의 가변 저항 패턴과 동일 레벨에 형성되고, 상기 다수의 가변 저항 패턴과 전기적으로 절연되고, 상기 가변 저항 패턴보다 열 전도도가 높은 물질을 포함하는 다수의 셀간 베리어 패턴을 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서, 상기 다수의 가변 저항 패턴은 일 방향으로 연장되어 형성되고,
    상기 다수의 셀간 베리어 패턴은 상기 다수의 가변 저항 패턴과 교차하도록 연장되어 형성된 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 각 가변 저항 패턴은 상기 셀간 베리어 패턴 사이에 형성된 제1 부분과, 상기 셀간 베리어 패턴 상에 형성된 제2 부분을 포함하는 비휘발성 메모리 장치.
  4. 제 1항에 있어서, 상기 다수의 가변 저항 패턴은 일 방향으로 연장되어 형성되고,
    상기 다수의 셀간 베리어 패턴은 상기 다수의 가변 저항 패턴 사이에 배치되고 상기 가변 저항 패턴과 평행하도록 연장되어 형성된 비휘발성 메모리 장치.
  5. 제 1항에 있어서, 상기 다수의 가변 저항 패턴은 일 방향으로 연장되어 형성되고,
    상기 다수의 셀간 베리어 패턴은 상기 다수의 가변 저항 패턴과 교차되도록 연장된 제1 서브 베리어 패턴과, 상기 다수의 가변 저항 패턴 사이에 배치되고 상기 가변 저항 패턴과 평행하도록 연장된 제2 서브 베리어 패턴을 포함하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서, 상기 다수의 가변 저항 패턴은 메모리 셀마다 분리되어 형성되고,
    상기 다수의 셀간 베리어 패턴은 상기 다수의 가변 저항 패턴 사이에 배치되고 상기 가변 저항 패턴의 일면과 평행하도록 연장되어 형성된 제1 서브 베리어 패턴을 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 다수의 셀간 베리어 패턴은 상기 가변 저항 패턴의 타면과 평행하고 상기 제1 서브 베리어 패턴과 교차되도록 연장되어 형성된 제2 서브 베리어 패턴을 더 포함하는 비휘발성 메모리 장치.
  8. 제 1항에 있어서, 상기 다수의 가변 저항 패턴은 메모리 셀마다 분리되어 형성되되, 인접한 가변 저항 패턴은 다른 레벨에 형성되고,
    상기 다수의 셀간 베리어 패턴은 상기 가변 저항 패턴이 형성된 각 레벨 중 적어도 하나의 레벨에 형성되는 비휘발성 메모리 장치.
  9. 제 1항에 있어서,
    상기 셀간 베리어 패턴은 금속 물질 또는 도전성 나노 튜브를 포함하는 비휘발성 메모리 장치
  10. 반도체 기판;
    상기 반도체 기판 상에 일 방향으로 연장되어 형성된 다수의 가변 저항 패턴; 및
    상기 다수의 가변 저항 패턴과 교차하도록 연장되어 형성되고, 상기 다수의 가변 저항 패턴과 전기적으로 절연되고, 상기 가변 저항 패턴보다 열 전도도가 높은 물질을 포함하는 다수의 셀간 베리어 패턴을 포함하는 비휘발성 메모리 장치.
  11. 제 10항에 있어서,
    상기 셀간 베리어 패턴과 상기 가변 저항 패턴은 동일 레벨에 형성된 비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 각 가변 저항 패턴은 상기 셀간 베리어 패턴 사이에 형성된 제1 부분과, 상기 셀간 베리어 패턴 상에 형성된 제2 부분을 포함하는 비휘발성 메모리 장치.
  13. 제 10항에 있어서,
    상기 셀간 베리어 패턴은 상기 가변 저항 패턴보다 낮은 레벨에 형성된 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 각 가변 저항 패턴 하부에는 적어도 하나의 하부 전극 컨택(BEC)이 배치되고, 상기 셀간 베리어 패턴은 상기 하부 전극 컨택과 동일 레벨에 형성되는 비휘발성 메모리 장치.
  15. 제 10항에 있어서,
    상기 셀간 베리어 패턴은 상기 가변 저항 패턴보다 높은 레벨에 형성된 비휘발성 메모리 장치.
  16. 제 15항에 있어서,
    상기 각 가변 저항 패턴 상부에는 적어도 하나의 비트 라인 컨택 플러그가 배치되고, 상기 셀간 베리어 패턴은 상기 비트 라인 컨택 플러그과 동일 레벨에 형성되는 비휘발성 메모리 장치.
  17. 제 10항에 있어서,
    상기 셀간 베리어 패턴은 금속 물질 또는 도전성 나노 튜브를 포함하는 비휘발성 메모리 장치
  18. 반도체 기판;
    상기 반도체 기판 내에 제1 방향으로 연장되어 형성된 다수의 워드 라인;
    상기 각 워드 라인 상에 상기 제1 방향을 따라 분리 배열된 다수의 셀 다이오드;
    상기 다수의 억세스 다이오드 상에 상기 다수의 워드 라인과 교차하도록 제2 방향으로 연장된 다수의 가변 저항 패턴;
    상기 다수의 가변 저항 패턴과 동일 레벨에 형성되고, 상기 다수의 가변 저항 패턴과 전기적으로 절연되고, 상기 가변 저항 패턴보다 열 전도도가 높은 물질을 포함하는 다수의 셀간 베리어 패턴; 및
    상기 다수의 가변 저항 패턴 상에 상기 제2 방향으로 연장되어 형성된 다수의 비트 라인을 포함하는 비휘발성 메모리 장치.
  19. 제 18항에 있어서,
    상기 다수의 셀간 베리어 패턴은 상기 제1 방향으로 연장되어 형성된 비휘발성 메모리 장치.
  20. 제 19항에 있어서,
    상기 각 가변 저항 패턴은 상기 셀간 베리어 패턴 사이에 형성된 제1 부분과, 상기 셀간 베리어 패턴 상에 형성된 제2 부분을 포함하는 비휘발성 메모리 장치.
  21. 제 18항에 있어서,
    상기 다수의 셀간 베리어 패턴은 상기 다수의 가변 저항 패턴 사이에 배치되도록 상기 제2 방향으로 연장되어 형성된 비휘발성 메모리 장치.
  22. 제 18항에 있어서,
    상기 다수의 셀간 베리어 패턴은 상기 제1 방향으로 연장된 제1 서브 베리어 패턴과, 상기 다수의 가변 저항 패턴 사이에 배치되도록 상기 제2 방향으로 연장된 제2 서브 베리어 패턴을 포함하는 비휘발성 메모리 장치.
  23. 제 18항에 있어서,
    상기 각 셀 다이오드 상에 위치하여, 상기 각 셀 다이오드와 상기 가변 저항 패턴을 전기적으로 연결하는 다수의 하부 전극 컨택을 포함하는 비휘발성 메모리 장치.
  24. 제 18항에 있어서,
    상기 워드 라인은 N형 에피택시얼층인 비휘발성 메모리 장치.
  25. 제 24항에 있어서,
    상기 셀 다이오드는 N형의 제1 반도체 패턴과, 상기 제1 반도체 패턴 상에 형성되고 P형의 제2 반도체 패턴을 포함하는 비휘발성 메모리 장치.
  26. 반도체 기판 상에 다수의 가변 저항 패턴을 형성하고,
    상기 다수의 가변 저항 패턴과 동일 레벨에 형성되고, 상기 다수의 가변 저항 패턴과 전기적으로 절연되고, 상기 가변 저항 패턴보다 열 전도도가 높은 물질을 포함하는 다수의 셀간 베리어 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  27. 제 26항에 있어서, 상기 다수의 가변 저항 패턴은 일 방향으로 연장되어 형성되고,
    상기 다수의 셀간 베리어 패턴은 상기 다수의 가변 저항 패턴과 교차하도록 연장되어 형성된 비휘발성 메모리 장치의 제조 방법.
  28. 제 27항에 있어서,
    상기 각 가변 저항 패턴은 상기 셀간 베리어 패턴 사이에 형성된 제1 부분과, 상기 셀간 베리어 패턴 상에 형성된 제2 부분을 포함하는 비휘발성 메모리 장치의 제조 방법.
  29. 제 26항에 있어서, 상기 다수의 가변 저항 패턴은 일 방향으로 연장되어 형성되고,
    상기 다수의 셀간 베리어 패턴은 상기 다수의 가변 저항 패턴 사이에 배치되고 상기 가변 저항 패턴과 평행하도록 연장되어 형성된 비휘발성 메모리 장치의 제조 방법.
  30. 제 26항에 있어서, 상기 다수의 가변 저항 패턴은 일 방향으로 연장되어 형성되고,
    상기 다수의 셀간 베리어 패턴은 상기 다수의 가변 저항 패턴과 교차되도록 연장된 제1 서브 베리어 패턴과, 상기 다수의 가변 저항 패턴 사이에 배치되고 상기 가변 저항 패턴과 평행하도록 연장된 제2 서브 베리어 패턴을 포함하는 비휘발성 메모리 장치의 제조 방법.
  31. 제 26항에 있어서, 상기 다수의 가변 저항 패턴은 메모리 셀마다 분리되어 형성되고,
    상기 다수의 셀간 베리어 패턴은 상기 다수의 가변 저항 패턴 사이에 배치되고 상기 가변 저항 패턴의 일면과 평행하도록 연장되어 형성된 제1 서브 베리어 패턴을 포함하는 비휘발성 메모리 장치의 제조 방법.
  32. 제 30항에 있어서,
    상기 다수의 셀간 베리어 패턴은 상기 가변 저항 패턴의 타면과 평행하고 상기 제1 서브 베리어 패턴과 교차되도록 연장되어 형성된 제2 서브 베리어 패턴을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  33. 제 26항에 있어서, 상기 다수의 가변 저항 패턴은 메모리 셀마다 분리되어 형성되되, 인접한 가변 저항 패턴은 다른 레벨에 형성되고,
    상기 다수의 셀간 베리어 패턴은 상기 가변 저항 패턴이 형성된 각 레벨 중 적어도 하나의 레벨에 형성되는 비휘발성 메모리 장치의 제조 방법.
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