[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20100101918A - 복수 열의 리드를 갖는 ｑｆｎ 반도체 패키지 제조방법 - Google Patents

복수 열의 리드를 갖는 ｑｆｎ 반도체 패키지 제조방법 Download PDF

Info

Publication number
KR20100101918A
KR20100101918A KR1020090020361A KR20090020361A KR20100101918A KR 20100101918 A KR20100101918 A KR 20100101918A KR 1020090020361 A KR1020090020361 A KR 1020090020361A KR 20090020361 A KR20090020361 A KR 20090020361A KR 20100101918 A KR20100101918 A KR 20100101918A
Authority
KR
South Korea
Prior art keywords
semiconductor package
common frame
qfn
leads
manufacturing
Prior art date
Application number
KR1020090020361A
Other languages
English (en)
Inventor
천정환
Original Assignee
에스티에스반도체통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티에스반도체통신 주식회사 filed Critical 에스티에스반도체통신 주식회사
Priority to KR1020090020361A priority Critical patent/KR20100101918A/ko
Publication of KR20100101918A publication Critical patent/KR20100101918A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

QFN 반도체 패키지 제조공정에서 공용 프레임을 사용한 QFN 반도체 패키지 제조방법에 관해 개시한다. 이를 위해 본 발명은, QFN 반도체 패키지 제조용 공용 프레임을 준비하는 단계와, 상기 공용 프레임 상부면에 스터드 본딩으로 스터드 범프를 형성하는 단계와, 상기 공용 프레임 상부면에 접착수단으로 반도체 칩을 탑재하는 단계와, 상기 반도체 칩의 본드패드와 상기 스터드 범프를 와이어로 연결하는 단계와, 상기 공용 프레임 상부면에 봉지재로 몰딩을 수행하여 상기 반도체 칩, 와이어 및 스터드 범프를 밀봉하는 단계와, 상기 공용 프레임의 하부면을 식각하여 독립된 QFN 리드를 형성하는 단계를 구비하는 것을 특징으로 하는 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법을 제공한다. 따라서 QFN 반도체 패키지의 리드(lead) 수를 쉽게 증가시키고, 비용 및 납기 기일을 줄일 수 있다.
공용(universal), 리드프레임, QFN, 반도체 패키지.

Description

복수 열의 리드를 갖는 ＱＦＮ 반도체 패키지 제조방법{Method for manufacturing a QFN semiconductor package having plurality row of leads}
본 발명은 하부면에 보다 많은 개수의 연결단자를 형성할 수 있는 QFN(Quad Flat No-leads) 반도체 패키지의 제조방법에 관한 것으로, 더욱 상세하게는 복수 열의 리드를 포함하는 QFN 반도체 패키지의 제조방법에 관한 것이다.
최근들어 모바일 폰(Mobile phone), 엠피쓰리(MP3) 플레이어 및 노트북과 같이 휴대 가능한 전자제품의 수요가 급격히 늘어나면서, 반도체 패키지의 형태 역시 박형화, 소형화, 다기능화로 변화되고 있는 추세이다.
이러한 반도체 패키지에 대한 요구를 충족하기 위하여 CSP(Chip Scale Package), QFN(Quad Flat Non-leads) 패키지와 같이 얇고 작은 크기를 갖는 반도체 패키지의 사용이 현저하게 증가되고 있다. 이와 동시에 다기능화 기능을 충족시키기 위하여 반도체 패키지 내에 높은 밀도의 I/O 단자(Input/Output terminals)를 집어넣으려는 다양한 시도가 이루어지고 있다.
도 1은 종래 기술에 의한 QFN 반도체 패키지 제조방법을 설명하기 위한 공정흐름도(flow-chart)이고, 도 2는 종래 기술에 의한 QFN 반도체 패키지를 보여주는 단면도이다.
도 1 및 도 2를 참조하면, QFN 반도체 패키지를 제조하기 위한 기본 프레임(14)을 준비한다(S10). 상기 기본 프레임(14)은 반도체 칩 접착부(10)와 리드(12)로 이루어져 있으며, 하나의 특정 기능을 수행하는 반도체 칩(18)에 적합하도록 특정화된 리드프레임으로써, 반도체 칩 접착부(10)와 리드(12)는 서로 전기적으로 연결이 분리된 형태인 것이 바람직하다.
이어서 상기 QFN 반도체 패키지의 기본 프레임(14) 위에 접착수단(16)을 이용하여 반도체 칩(18)을 탑재부(10)에 부착한다(S20). 그 후, 상기 반도체 칩(18)의 본드 패드(미도시)와 상기 기본 프레임(14)의 리드(12)를 와이어(22)로 연결하는 와이어 본딩(wire bonding) 공정을 수행한다(S30). 이어서 상기 기본 프레임(14)의 상부면, 반도체 칩(18) 및 와이어(22)를 봉지재(24)로 밀봉하는 몰딩(molding) 공정을 수행하여(S40) QFN 반도체 패키지(20)의 제조를 완성한다.
상술한 종래 기술에 의한 QFN 반도체 패키지 제조방법은, 반도체 칩의 종류에 따라 별도의 기본 프레임을 준비해야 하기 때문에 기본 프레임의 개발 및 제조에 비용이 많이 소요된다. 또한 리드를 효과적으로 증가시키는데 있어서 많이 제한이 따르는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 공용으로 사용이 가능한 QFN 반도체 패키지용 프레임을 사용하여 리드의 수를 쉽게 증가시킬 수 있고, 비용 및 납기 기간을 줄일 수 있는 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법은, QFN 반도체 패키지 제조용 공용 프레임을 준비하는 단계와, 상기 공용 프레임 상부면에 스터드 본딩으로 스터드 범프를 형성하는 단계와, 상기 공용 프레임 상부면에 접착수단으로 반도체 칩을 탑재하는 단계와, 상기 반도체 칩의 본드패드와 상기 스터드 범프를 와이어로 연결하는 단계와, 상기 공용 프레임 상부면에 봉지재로 몰딩을 수행하여 상기 반도체 칩, 와이어 및 스터드 범프를 밀봉하는 단계와, 상기 공용 프레임의 하부면을 식각하여 독립된 QFN 리드를 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 공용 프레임은 리드프레임용 구리 동판에 선도금(pre-plating)이 진행된 것으로, 상기 선도금은, 니켈, 금(Au), 은(Ag)으로 이루어진 금속군에서 선택된 하나를 포함하는 단일층 혹은 다층 구조인 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 공용 프레임은 내부에 정해 진 패턴의 식각 굴곡부(etching groove)가 미리 형성된 것이 적합하다.
바람직하게는, 상기 스터드 범프는 재질이 금(Au)인 것이 적합하고, 상기 스터드 범프를 형성하는 방법은, 상기 공용 프레임 위에서 식각굴곡부가 아닌 영역에 복수 열(row)로 형성하는 것이 적합하며, 상기 봉지재는 에폭시 몰드 컴파운드(EMC)인 것이 적합하다.
한편, 상기 공용 프레임의 하부면을 식각하는 방법은, 상기 공용 프레임과 상기 봉지재와 식각 선택비를 갖는 식각액을 사용하여 하부면 전체를 일정한 두께로 식각하는 것이 적합하다.
따라서, 상술한 본 발명에 따르면, 첫째, 반도체 칩의 기능에 특화된 QFN 기본 프레임을 사용하지 않고, 공용 프레임을 사용함으로써 QFN 반도체 패키지용 리드프레임에서 핀(pin)의 수를 복수 열로 제작하여 용이하게 증가시킬 수 있다.
둘째, 반도체 패키지 제조회사에서는 반도체 칩의 기능별로 특화된 리드프레임의 개발 및 제작비용을 줄일 수 있으며, 이에 따른 공정 진행시간을 줄여서 납기를 빠르게 가져갈 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제 공되는 것이다.
도 3은 본 발명에 의한 QFN 반도체 패키지 제조방법을 설명하기 위한 공정흐름도(flow-chart)이다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 의한 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법은, 먼저 QFN 반도체 패키지 제조에 사용되는 공용(universal) 프레임을 준비(S100)한다. 상기 공용 프레임에 관해서는 도 4를 참조하여 상세히 설명하기로 한다. 이어서, 상기 공용 프레임에서 식각굴곡부(etching groove)가 형성되지 않은 리드 영역에 스터드(stud) 본딩을 수행하여 스터드 범프(stud bump)를 형성(S120)한다.
한편, 본 발명의 바람직한 실시예에서는 상기 스터드 범프가 형성된 영역은 공용 프레임에서 리드로 사용되는 영역이 되고, 스터드 범프가 형성되지 않은 영역은 리드로 사용되지 않는 영역이 된다. 즉, QFN 반도체 패키지를 제조하는 제조업체에서 복수 열(row)로 형성된 리드 중에서, 반도체 칩의 기능 및 종류에 따라 선택적으로 이를 채용하여 사용할 수 있는 방식이다. 따라서 반도체 칩의 종류 및 기능에 따라 별도의 특성화된 QFN용 기본 프레임을 사용하지 않아도 되는 장점이 있다. 이에 따라, 각각의 반도체 칩에 대해 별도의 QFN 기본 프레임을 준비하지 않아도 되기 때문에, 각각의 반도체 칩에 대하여 QFN 기본 프레임을 설계하고, 준비하지 않고 반도체 칩의 종류 및 기능에 관계없이 사용이 가능한 공용 프레임을 사용한다. 이에 따라, QFN 기본 프레임의 설계 및 제조비용을 절약할 수 있으며, 공용 프레임을 사용함으로써 납기 기간을 단축시킬 수 있으며, 복수개의 열로 만들 어진 리드를 쉽게 증가시킬 수 있는 장점이 있다.
계속해서 상기 스터드 범프가 형성된 공용 프레임에 반도체 칩을 탑재(S130)하고, 반도체 칩의 본드패드와 공용 프레임에서 스터드 범프를 통해 미리 선정된 리드를 와이어로 연결하는 와이어 본딩(wire bonding) 공정을 수행(S140)한다.
이어서 봉지재를 사용하여 상기 공용 프레임의 상부면, 반도체 칩 및 와이어를 밀봉하는 몰딩 공정(molding process, S150)하고, 마지막으로 습식식각(wet etching)을 통해 상기 공용 프레임의 하부면을 일정한 두께로 식각하여 각각의 리드를 서로 분리시켜 완성된 형태의 리드를 형성(S160)한다.
도 4는 본 발명에 의한 QFN 반도체 패키지 제조공정에 사용되는 공용 프레임의 단면도이다.
도 4를 참조하면, 본 발명의 바람직한 실시예에 의한 공용 프레임(110)은, 반도체 칩 탑재부(102)와 리드(104)로 구성되며, 하부면 식각 굴곡부(108)와 상부면 식각 굴곡부(106)를 포함한다. 여기서 공용 프레임(110)은 표면에 니켈, 금(Au) 및 은(Ag)으로 이루어진 금속군에서 선택된 하나를 재질로 하는 단일층 혹은 다층막이 형성된 선도금(Pre-plating)이 진행된 것이 바람직하다. 여기서 상기 상부면/하부면 식각굴곡부(106, 108)를 형성하는 이유는 후속공정에서 식각굴곡부(106, 108)가 있는 부분을 용이하게 제거하여 분리된 형태의 리드를 만들기 위해서이다.
도 5는 본 발명에 의한 QFN 반도체 패키지의 와이어 본딩 공정을 설명하기 위한 평면도이고, 도 6은 상기 도 5의 단면도이다.
도 5 및 도 6을 참조하면, 도 4의 공용 프레임(110)에서 식각굴곡부(106, 108)가 없는 영역인 리드 영역에 와이어 본딩 공정을 이용하여 금 재질의 스터드 범프(stud bump, 116)를 형성한다. 앞서 설명되었듯이 상기 스터드 범프(116)는 복수 열로 형성된 리드(104)에서 QFN 제조업자가 반도체 칩의 종류 및 용도에 따라 필요한 것만을 선택적으로 선정하여 형성한다. 도면에서는 2열로 형성되었으나, 이는 예시적인 것이고, 3열, 4열 혹은 그 이상으로 확장하는 것이 가능하다. 또한 도면에서는 반도체 칩(112)을 중심으로 좌/우측에만 복수 열의 리드를 도시하였으나, 이는 필요에 따라 반도체 칩(112)을 중심으로 좌/우측만 아니라, 상하측에도 배치할 수 있다.
이어서, 반도체 칩 탑재부(102)에 접착수단(118)을 사용하여 반도체 칩(112)을 탑재한다. 그 후, 상기 반도체 칩(112)에 있는 본드패드(114)와 스터드 범프(116)가 형성된 리드(104)를 와이어(120)로 연결하는 와이어 본딩 공정을 진행한다.
도 7은 본 발명의 바람직한 실시예에 따라 QFN 반도체 패키지 제조공정을 완료한 단면도이다.
도 7을 참조하면, 상기 와이어 본딩이 진행된 결과물에, 봉지재(122)인 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)를 사용한 몰딩 공정을 진행하여 상기 공용 프레임(110)의 상부면, 반도체 칩(112) 및 와이어(120)를 밀봉한다. 그 후, 상기 공용 프레임(110)과 봉지재(122)에 대해 식각 선택비를 갖는 식각액을 사용하여 상기 공용 프레임(110)의 하부면을 일정한 두께로 식각한다. 상기 식각에 의하여 반도체 칩 탑재부(102A)와 각각의 리드(104A)는 서로 분리되어 전기적으로 연결 되지 않은 상태가 되며, 완성된 리드(104)가 형성된다. 상기 공용 프레임(110)의 하부면을 일정한 두께로 식각하는 방식은 습식식각을 일 예로 들었지만 가령, 레이저(LASER)를 사용하거나, 혹은 건식 식각과 같은 다른 방식으로 당업자의 수준에서 변형이 가능하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
도 1은 종래 기술에 의한 QFN 반도체 패키지 제조방법을 설명하기 위한 공정흐름도(flow-chart)이다.
도 2는 종래 기술에 의한 QFN 반도체 패키지를 보여주는 단면도이다.
도 3은 본 발명에 의한 QFN 반도체 패키지 제조방법을 설명하기 위한 공정흐름도(flow-chart)이다.
도 4는 본 발명에 의한 QFN 반도체 패키지 제조공정에 사용되는 공용 프레임의 단면도이다.
도 5는 본 발명에 의한 QFN 반도체 패키지의 와이어 본딩 공정을 설명하기 위한 평면도이다.
도 6은 상기 도 5의 단면도이다.
도 7은 본 발명의 바람직한 실시예에 따라 QFN 반도체 패키지 제조공정을 완료한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: QFN 반도체 패키지, 102: 반도체 칩 탑재부,
104: 리드(lead), 106: 상부 식각 굴곡부,
108: 하부 식각굴곡부, 110: 공용(universal) 프레임,
112: 반도체 칩, 114: 본드 패드,
116: 스터드 범프(stud bump), 118: 접착수단,
120: 와이어(wire), 112: 봉지재(EMC).

Claims (8)

  1. QFN 반도체 패키지 제조용 공용 프레임을 준비하는 단계;
    상기 공용 프레임 상부면에 스터드 본딩으로 스터드 범프를 형성하는 단계;
    상기 공용 프레임 상부면에 접착수단으로 반도체 칩을 탑재하는 단계;
    상기 반도체 칩의 본드패드와 상기 스터드 범프를 와이어로 연결하는 단계;
    상기 공용 프레임 상부면에 봉지재로 몰딩을 수행하여 상기 반도체 칩, 와이어 및 스터드 범프를 밀봉하는 단계; 및
    상기 공용 프레임의 하부면을 식각하여 독립된 QFN 리드를 형성하는 단계를 구비하는 것을 특징으로 하는 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법.
  2. 제1항에 있어서,
    상기 공용 프레임은 리드프레임용 구리 동판에 선도금(pre-plating)이 진행된 것을 특징으로 하는 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법.
  3. 제1항에 있어서,
    상기 공용 프레임은 내부에 정해진 패턴의 식각 굴곡부(etching groove)가 미리 형성된 것을 특징으로 하는 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법.
  4. 제2항에 있어서,
    상기 구리 동판의 선도금은, 니켈, 금(Au), 은(Ag)으로 이루어진 금속군에서 선택된 하나를 포함하는 단일층 혹은 다층 구조인 것을 특징으로 하는 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법.
  5. 제1항에 있어서,
    상기 스터드 범프는 재질이 금(Au)인 것을 특징으로 하는 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법.
  6. 제1항에 있어서,
    상기 스터드 범프를 형성하는 방법은,
    상기 공용 프레임 위에서 식각굴곡부가 아닌 영역에 복수 열(row)로 형성하는 것을 특징으로 하는 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법.
  7. 제1항에 있어서,
    상기 공용 프레임의 하부면을 식각하는 방법은,
    상기 공용 프레임과 상기 봉지재와 식각선택비를 갖는 식각액을 사용하여 하부면 전체를 일정한 두께로 식각하는 것을 특징으로 하는 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법.
  8. 제1항에 있어서,
    상기 봉지재는 에폭시 몰드 컴파운드(EMC)인 것을 특징으로 하는 복수 열의 리드를 갖는 QFN 반도체 패키지 제조방법.
KR1020090020361A 2009-03-10 2009-03-10 복수 열의 리드를 갖는 ｑｆｎ 반도체 패키지 제조방법 KR20100101918A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090020361A KR20100101918A (ko) 2009-03-10 2009-03-10 복수 열의 리드를 갖는 ｑｆｎ 반도체 패키지 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090020361A KR20100101918A (ko) 2009-03-10 2009-03-10 복수 열의 리드를 갖는 ｑｆｎ 반도체 패키지 제조방법

Publications (1)

Publication Number Publication Date
KR20100101918A true KR20100101918A (ko) 2010-09-20

Family

ID=43007231

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090020361A KR20100101918A (ko) 2009-03-10 2009-03-10 복수 열의 리드를 갖는 ｑｆｎ 반도체 패키지 제조방법

Country Status (1)

Country Link
KR (1) KR20100101918A (ko)

Similar Documents

Publication Publication Date Title
US8422243B2 (en) Integrated circuit package system employing a support structure with a recess
TWI466254B (zh) 引腳延伸之半導體封裝及其製造方法
US20090127682A1 (en) Chip package structure and method of fabricating the same
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
TWI455213B (zh) 無外引腳封裝結構及其製作方法
US8105881B2 (en) Method of fabricating chip package structure
KR101440933B1 (ko) 범프 기술을 이용하는 ｉｃ 패키지 시스템
US9331003B1 (en) Integrated circuit packaging system with pre-molded leadframe and method of manufacture thereof
JP5278037B2 (ja) 樹脂封止型半導体装置
WO2013037184A1 (en) Islandless pre-encapsulated etching-then-plating lead frame structures and manufacturing method
CN100541748C (zh) 引线框架、半导体芯片封装、及该封装的制造方法
JP5767294B2 (ja) 半導体装置
KR100923869B1 (ko) 몰딩후 연결단자가 분리되는 반도체 패키지 제조방법 및이에 의한 반도체 패키지
JP3222955U (ja) 予備成形リードフレーム
JP2010165777A (ja) 半導体装置及びその製造方法
JP5561072B2 (ja) 半導体装置の製造方法
JP6326647B2 (ja) 半導体素子搭載用リードフレーム及びその製造方法
JP2005191158A (ja) 半導体装置及びその製造方法
KR20100101918A (ko) 복수 열의 리드를 갖는 ｑｆｎ 반도체 패키지 제조방법
JP5420737B2 (ja) 半導体装置の製造方法
KR101358637B1 (ko) 두께를 얇게 할 수 있는 반도체 패키지 제조방법
KR102563273B1 (ko) 반도체 패키지의 제조 방법
TWI758227B (zh) 封裝導線架的製作方法
KR20130113795A (ko) 실리콘 기판을 이용한 반도체 패키지 제조방법
KR101384343B1 (ko) 칩 패드가 없는 반도체 패키지 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application