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KR20130113795A - 실리콘 기판을 이용한 반도체 패키지 제조방법 - Google Patents

실리콘 기판을 이용한 반도체 패키지 제조방법 Download PDF

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KR20130113795A
KR20130113795A KR1020120036275A KR20120036275A KR20130113795A KR 20130113795 A KR20130113795 A KR 20130113795A KR 1020120036275 A KR1020120036275 A KR 1020120036275A KR 20120036275 A KR20120036275 A KR 20120036275A KR 20130113795 A KR20130113795 A KR 20130113795A
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lead
forming
semiconductor package
silicon substrate
contact hole
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Inventor
남기원
오지훈
Original Assignee
에스티에스반도체통신 주식회사
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Abstract

반도체 패키지의 두께를 얇게 하고, 리드간 간격을 좁게 형성할 수 있는 실리콘 기판을 이용한 반도체 패키지 제조방법에 관해 개시한다. 이를 위해 본 발명은, 실리콘 재질의 베이스 기판으로 리드부 및 칩 탑재부를 웨이퍼 제조 기술로 형성한 후, 칩 탑재부에 반도체 칩을 탑재하고, 와이어와 반도체 칩을 와이어를 연결한 후, 봉지재를 형성한 후, 마지막으로 실리콘 기판의 하부를 식각하여 돌출형 리드를 형성하는 것을 특징으로 하는 실리콘 기판을 이용한 반도체 패키지 제조방법을 제공한다.

Description

실리콘 기판을 이용한 반도체 패키지 제조방법{Method for semiconductor package using a silicon substrate}
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 상세하게는 실리콘 기판을 반도체 패키지용 기본 프레임(Base frame)으로 사용하여 웨이퍼 제조공정의 기술을 사용하여 리드부 및 칩 탑재부를 형성하는 반도체 패키지 제조방법에 관한 것이다.
최근들어 모바일 폰(Mobile phone), 엠피쓰리(MP3) 플레이어 및 노트북과 같이 휴대 가능한 전자제품의 수요가 급격히 늘어나면서, 반도체 패키지의 형태 역시 박형화, 소형화, 다기능화로 변화되고 있는 추세이다.
이러한 반도체 패키지에 대한 요구를 충족하기 위하여 CSP(Chip Scale Package), QFN(Quad Flat No-lead) 패키지와 같이 얇은 두께를 갖고 크기가 작은 반도체 패키지의 사용이 현저하게 증가되고 있다. 이와 동시에 다기능화 기능을 충족시키기 위하여 반도체 패키지 내에 높은 밀도의 I/O 단자(Input/Output terminals)를 집어넣으려는 다양한 시도가 이루어지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 실리콘 기판을 이용하여 반도체 패키지의 두께를 얇게 하고, 리드간 간격을 좁게 형성할 수 있는 실리콘 기판을 이용한 반도체 패키지 제조방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 양태에 의한 실리콘 기판을 이용한 반도체 패키지 제조방법은, 실리콘 재질의 베이스 기판을 준비하는 단계와, 상기 베이스 기판에 하부 콘택홀을 형성하는 단계와, 상기 하부 콘택홀과 부분 중첩되는 리드용 콘택홀을 형성하는 단계와, 상기 베이스 기판 위에 상기 리드용 콘택홀과 칩 탑재부를 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 채우는 리드부 및 칩 탑재부를 형성하는 단계와, 상기 칩 탑재부 위에 반도체 칩을 탑재하는 단계와, 상기 반도체 칩과 상기 리드부를 와이어로 연결하는 단계와, 상기 베이스 기판 상부, 반도체 칩 및 와이어를 밀봉하는 봉지재를 형성하는 단계와, 상기 하부 콘택홀을 채우는 리드부가 외부로 노출되도록 상기 베이스 기판을 식각하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 실험적인 실시예에 의하면, 상기 포토레지스트 패턴을 채우는 리드부 및 칩 탑재부를 형성하는 방법은, 상기 포토레지스트 패턴이 형성된 베이스 기판 위에 표면처리층을 적층하는 공정과, 상기 표면처리층 위에 시드층을 형성하는 공정과, 상기 시드층을 이용하여 리드부 및 칩 탑재부를 전기도금으로 형성하는 공정과, 상기 포토레지스트 패턴 위에 형성된 전기도금층을 제거하는 공정을 포함하는 것일 수 있다.
또한 본 발명의 실험적인 실시예에 의하면, 상기 표면 처리층은, 금(Au) 팔라듐(Pd) 및 은(Ag)으로 이루어진 금속군 중에서 선택된 하나의 금속을 포함하는 단일막 혹은 복합막일 수 있고, 상기 시드층(seed layer)은, 구리층(Copper layer)일 수 있다.
한편, 상기 하부 콘택홀을 채우는 리드부가 외부로 노출되도록 상기 베이스 기판을 식각하는 방법은, 상기 표면처리층과 상기 실리콘의 식각률 차이를 이용하여 진행하는 것이 적합하다.
따라서, 상술한 본 발명의 기술적 사상에 의하면, 리드프레임이나 인쇄회로기판 대신에 실리콘 기판을 웨이퍼 제조 기술을 이용하여 가공하여 리드부 및 칩 탑재부를 마련하기 때문에, 리드간의 간격을 보다 좁게 형성할 수 있으며, 기본 프레임의 두께를 얇게 형성하여 반도체 패키지의 전체적인 두께를 얇게 만들 수 있다.
도1 내지 도 6은 본 발명의 실험적인 실시예에 의한 실리콘 기판을 이용한 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성요소의 "바로 위에" 있다거나 "직접 연결 되어 있다고" 기재된 경우에는, 중간ㅇ pEh 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접~사이에"등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. 예컨대 "포함한다" 또는 "가진다"등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1 내지 도 6은 본 발명의 실험적인 실시예에 의한 실리콘 기판을 이용한 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 먼저 실리콘 기판(100)을 준비한다. 상기 실리콘 기판(100)은 내부에 회로소자가 형성되지 않은 상태인 것이 적합하며, 웨이퍼 가공 처리를 위해 원형일 수 있다. 본 발명은 반도체 패키지를 제조하기 위한 기본프레임(base frame)으로 인쇄회로기판이나 리드프레임 대신에 가공되지 않은 실리콘 기판(100)을 사용한다.
이어서 상기 실리콘 기판(100) 위에 포토레지스트 패턴(102)을 형성한다. 상기 포토레지스트 패턴(102)은 하부 콘택홀이 형성되는 영역을 개구(open)하는 형태일 수 있다. 계속해서 상기 포토레지스트 패턴(102)을 마스크로 사용하여 상기 실리콘 기판(100)의 일부를 식각하여 하부 콘택홀(104)을 형성한다. 상기 하부 콘택홀(104)을 형성하기 위한 방식은 건식식각(dry etching)이 이용될 수도 있다.
도 2를 참조하면, 상기 하부 콘택홀(104)을 형성하기 위한 포토레지스트 패턴(102)을 제거하고, 실리콘 기판(100)에 리드용 콘택홀(108)을 형성하기 위한 다른 포토레지스트 패턴(106)을 형성한다. 그리고 상기 포토레지스트 패턴(106)을 마스크로 상기 실리콘 기판(100)의 일부를 등방성(isotropic)으로 식각한다. 상기 리드용 콘택홀(108)은 상기 하부 콘택홀(104)과 부분적으로 중첩(overlapping)되는 형태일 수 있다. 따라서 실리콘 기판(100) 내부에는 "T"자 형태의 리드부를 형성하기 위한 음각부가 형성된다.
도 3을 참조하면, 상기 리드용 콘택홀(108)을 식각하기 위한 포토레지스트 패턴(106)을 제거하고, 리드부(116) 및 칩 탑재부(114)를 동시에 형성하기 위한 다른 포토레지스트 패턴(110)을 형성한다. 상기 포토레지스트 패턴(110)에 의해 반도체 패키지의 기본프레임으로 사용되는 리드부(116) 및 칩 탑재부(114)의 형태가 정의(definition)된다.
계속해서 상기 포토레지스트 패턴(110)이 형성된 실리콘 기판(100) 위에 표면처리층(112)을 얇은 두께로 적층한다. 상기 표면처리층(112)은, 금(Au) 팔라듐(Pd) 및 은(Ag)으로 이루어진 금속군 중에서 선택된 하나의 금속을 포함하는 단일막 혹은 복합막일 수 있다. 그 후 상기 표면처리층(112) 위에 시드층(seed layer)을 얇은 두께로 형성한다. 상기 표면처리층(112) 및 시드층(seed layer)은 스퍼터링(sputtering)을 사용하여 형성될 수 있다.
이어서 상기 시드층(seed layer)을 이용하여 전기도금(electroplating)을 진행하여 시드층을 이루는 구리(copper)가 성장하여 상기 하부콘택홀 및 리드용 콘택홀 내부를 채우도록 한다. 이때 상기 포토레지스트 패턴(110) 위에 과잉 성장된 구리층은 화학기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 통하여 제거할 수 있다.
한편, 기존의 반도체 패키지는, 기본프레임으로 리드프레임이나 혹은 인쇄회로기판을 사용하였다. 이에 따라 리드를 보다 조밀하게 제조하거나, 칩 탑재부의 두께를 보다 얇게 제조하는데 한계가 있었다. 하지만, 본 발명의 실시예에 의한 반도체 패키지는 실리콘 기판(100)에 웨이퍼 제조기술을 사용하여 리드부(116) 및 칩 탑재부(114)를 형성하는 특징이 있다. 따라서 비교적 공정 제어가 용이한 웨이퍼 제조 기술을 이용하여 반도체 패키지의 기본 프레임을 구성하는 리드부(116) 및 칩 탑재부(114)를 형성하기 때문에, 리드부(116) 사이의 간격을 보다 조밀(fine pitch)하게 형성할 수 있다. 그리고 리드부(116) 및 칩 탑재부(114)의 두께를 더욱 얇게 조정할 수 있기 때문에 후속공정을 통하여 반도체 패키지의 제조를 완료하면, 반도체 패키지의 전체적인 두께를 보다 얇게 제어할 수 있는 장점이 있다고 할 수 있다. 따라서 소형화된 전자 장치에 적합한 얇은 두께의 반도체 패키지를 제조하는 것이 가능하며, 높은 밀도의 입출력 단자(I/O terminals)를 더욱 효과적으로 반도체 패키지 내부에 설계할 수 있게 된다.
도 4를 참조하면, 상기 도 3에서 리드부(116)와 칩 탑재부(114)를 정의하기 위해 사용된 포토레지스트 패턴(110)을 제거한다. 이에 따라 상기 실리콘 기판(100) 위에 리드부(116) 및 칩 탑재부(114)가 돌출된 형태로 마련된다. 상기 리드부(116) 및 칩 탑재부(114)는 시드층을 이용한 전기 도금되는 두께를 조절하여 가급적 얇은 두께로 형성하는 것이 적합하다. 상기 리드부(116)는 일부가 실리콘 기판(100)에 파묻힌 형태로 형성되며, 실리콘 기판(100)과 리드부(116)를 구성하는 구리층 사이에는 표면처리층(112)이 만들어진다. 동시에 구리층으로 이루어진 칩 탑재부(114) 역시 실리콘 기판(100)과 사이에 표면처리층(112)이 만들어진다.
이어서 상기 칩 탑재부(114) 위에 접착수단, 예컨대 다이접착 필름(DAF: Die Attach Film)을 사용하여 반도체 칩(120)을 탑재한다. 계속해서 상기 반도체 칩(120)이 본드패드(미도시)와 상기 리드부(116)를 전기적으로 연결하는 와이어(122)를 와이어 본딩(wire bonding) 공정을 통해 형성한다. 상기 와이어(122)는 반도체 패키지의 높이를 가급적 낮추기 위해 높이가 낮은 방식은 로우 루프형(low loop type)으로 연결하는 것이 적합하다.
도 5를 참조하면, 상기 와이어 본딩이 완료된 실리콘 기판(100) 위에 몰딩 공정(molding process)을 진행하여 봉지재(124)를 형성한다. 상기 봉지재(124)는 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)일 수 있다. 상기 봉지재(124)는 상기 실리콘 기판(100) 위의 반도체 칩(120), 와이어(122) 및 리드부(116)를 밀봉하는 형태로 형성되는 것이 적합하다.
도 6을 참조하면, 상기 몰딩 공정이 완료된 실리콘 기판(100)의 하부를 식각하여 하부 콘택부(126)의 표면에 형성된 표면처리층(112)을 외부로 노출시킨다. 이때 상기 식각은 표면처리층(112)과 상기 실리콘 기판(100)을 구성하는 실리콘의 식각선택비를 이용하여 식각이 진행될 수 있다. 상기 식각은 습식 식각 혹은 건식식각 중에서 선택된 하나의 방식에 따라 진행할 수 있다. 또한 상기 식각 공정을 진행하기 전에 상기 실리콘 기판(100)을 백 그라인딩(back grinding)과 같은 공정을 통하여 일부를 제거하는 공정을 먼저 진행시킬 수도 있다.
따라서 반도체 패키지에서 리드부(116)와 전기적, 물리적으로 연결된 하부 콘택부(126)가 실리콘 기판(100)의 하부로 돌출된 형태로 마련되며, 상기 하부 콘택부(126)는 반도체 패키지가 인쇄회로기판으로 연결되는 외부연결단자의 기능을 수행하게 된다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
100: 실리콘 기판, 102: 포토레지스트 패턴,
104: 하부 콘택홀, 106: 포토레지스트 패턴,
108: 리드용 콘택홀, 110: 포토레지스트 패턴,
112: 표면처리층, 114: 칩 탑재부,
116: 리드부, 118: 다이 접착필름(DAF),
120: 반도체 칩, 122: 와이어,
124: 봉지재, 126: 하부 콘택부.

Claims (5)

  1. 실리콘 재질의 베이스 기판을 준비하는 단계;
    상기 베이스 기판에 하부 콘택홀을 형성하는 단계;
    상기 하부 콘택홀과 부분 중첩되는 리드용 콘택홀을 형성하는 단계;
    상기 베이스 기판 위에 상기 리드용 콘택홀과 칩 탑재부를 정의하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 채우는 리드부 및 칩 탑재부를 형성하는 단계;
    상기 칩 탑재부 위에 반도체 칩을 탑재하는 단계;
    상기 반도체 칩과 상기 리드부를 와이어로 연결하는 단계;
    상기 베이스 기판 상부, 반도체 칩 및 와이어를 밀봉하는 봉지재를 형성하는 단계; 및
    상기 하부 콘택홀을 채우는 리드부가 외부로 노출되도록 상기 베이스 기판을 식각하는 단계를 구비하는 것을 특징으로 하는 실리콘 기판을 이용한 반도체 패키지 제조방법.
  2. 제1항에 있어서,
    상기 포토레지스트 패턴을 채우는 리드부 및 칩 탑재부를 형성하는 방법은,
    상기 포토레지스트 패턴이 형성된 베이스 기판 위에 표면처리층을 적층하는 공정;
    상기 표면처리층 위에 시드층을 형성하는 공정;
    상기 시드층을 이용하여 리드부 및 칩 탑재부를 전기도금으로 형성하는 공정; 및
    상기 포토레지스트 패턴 위에 형성된 전기도금층을 제거하는 공정을 포함하는 것을 특징으로 하는 실리콘 기판을 이용한 반도체 패키지 제조방법.
  3. 제2항에 있어서,
    상기 표면처리층은,
    금(Au) 팔라듐(Pd) 및 은(Ag)으로 이루어진 금속군 중에서 선택된 하나의 금속을 포함하는 단일막 혹은 복합막인 것을 특징으로 하는 실리콘 기판을 이용한 반도체 패키지 제조방법.
  4. 제2항에 있어서,
    상기 시드층은,
    구리층(Copper layer)인 것을 특징으로 하는 실리콘 기판을 이용한 반도체 패키지 제조방법.
  5. 제2항에 있어서,
    상기 하부 콘택홀을 채우는 리드부가 외부로 노출되도록 상기 베이스 기판을 식각하는 방법은,
    상기 표면처리층과 상기 실리콘의 식각률 차이를 이용하여 진행하는 것을 특징으로 하는 실리콘 기판을 이용한 반도체 패키지 제조방법.
KR1020120036275A 2012-04-06 2012-04-06 실리콘 기판을 이용한 반도체 패키지 제조방법 KR20130113795A (ko)

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