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KR20100032572A - 저항성 메모리 소자 및 그 제조 방법 - Google Patents

저항성 메모리 소자 및 그 제조 방법 Download PDF

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KR20100032572A
KR20100032572A KR1020080091526A KR20080091526A KR20100032572A KR 20100032572 A KR20100032572 A KR 20100032572A KR 1020080091526 A KR1020080091526 A KR 1020080091526A KR 20080091526 A KR20080091526 A KR 20080091526A KR 20100032572 A KR20100032572 A KR 20100032572A
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KR
South Korea
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memory device
nanowire
resistive memory
nanowires
layer
Prior art date
Application number
KR1020080091526A
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이유진
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주식회사 하이닉스반도체
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Publication date
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Priority to US12/342,774 priority patent/US20100065836A1/en
Priority to TW097150658A priority patent/TW201013920A/zh
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Abstract

본 발명은 저항성 메모리 소자 및 그 제조 방법에 관한 것으로서, 본 발명의 저항성 메모리 소자는, 기판 상의 절연막; 상기 절연막을 관통하는 나노 와이어 하부 전극; 상기 절연막 상에 위치하면서 상기 나노 와이어 하부 전극과 접속하는 저항층; 및 상기 저항층 상의 상부 전극을 포함하고, 본 발명에 의한 저항성 메모리 소자 및 그 제조 방법은, 하부 전극으로 나노 와이어(nanowire)를 이용함으로써 메모리 소자의 균일도를 향상시키고 리셋 전류를 감소시킬 수 있다.
저항성 메모리 소자, ReRAM, 저항층, 나노 와이어

Description

저항성 메모리 소자 및 그 제조 방법{RESISTIVE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 비휘발성 ReRAM(Resistive Random Access Memory) 소자와 같이 저항 변화를 이용하는 저항성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 디램과 플래시 메모리를 대체할 수 있는 차세대 메모리 소자에 대한 연구가 최근 활발히 수행되고 있다.
이러한 차세대 메모리 소자 중 하나는, 인가되는 전압에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태 사이를 스위칭(switching)할 수 있는 물질 즉, 저항층을 이용하는 저항성 메모리 소자이다. 이러한 특성을 갖는 저항층 물질로는 전이금속 산화물 등을 포함하는 이원 산화물(binary oxide)이나 페로브스카이트(perovskite) 계열의 산화물이 이용되고 있다.
이러한 저항성 메모리 소자의 구조 및 상기 스위칭 기작을 간략히 설명하면 다음과 같다.
일반적으로 저항성 메모리 소자는 상하부 전극 및 상하부 전극 사이에 개재되는 저항층을 포함하는 구조를 갖는다. 여기서, 상하부 전극은 통상적으로 메모리 소자의 전극으로 이용되는 금속 물질 등으로 이루어지고, 저항층은 전술한 바와 같이 저항 변화 특성을 갖는 이원 산화물이나 페로브스카이트 계열의 산화물로 이루어진다.
상기 상하부 전극에 소정 전압을 인가하면, 인가되는 전압에 따라서 상기 저항층 내에는 필라멘트 전류 통로(filamentary current path)가 생성되거나 또는 이미 생성된 필라멘트 전류 통로가 사라지게 된다. 이때, 저항층 내에 필라멘트 전류 통로가 생성되는 경우 상대적으로 저항이 낮은 상태 즉, 셋(set) 상태를 나타내고, 저항층 내에 필라멘트 전류 통로가 소멸되는 경우 상대적으로 저항이 높은 상태 즉, 리셋(reset) 상태를 나타낸다. 이와 같이 저항층이 쌍안정적인 셋 상태 또는 리셋 상태 사이에서 스위칭되기 때문에, 저항층의 상태에 따라 서로 다른 데이터(예컨대, 비트데이터 '0' 또는 '1')를 저장할 수 있게 된다.
그러나, 상기의 필라멘트 전류 통로는 저항층 내에서 랜덤(random)하게 형성되기 때문에, 상기 상하부 전극에 동일한 전압를 인가하더라도 생성되는 필라멘트 전류 통로의 위치나 개수가 일정하지 않고 항상 변하게 된다. 이와 같은 필라멘트 전류 통로의 불규칙한 생성 때문에 메모리 소자의 균일도(uniformity)가 저하되는 문제점 즉, 셋 전류/리셋 전류(Iset/Ireset) 또는 셋 전압/리셋 전압(Vset/Vreset)이 불균일한 문제점이 있다.
나아가, 리셋 전류가 불균일하면서 지나치게 높은 값을 갖는 경우에는 메모리 소자 자체의 신뢰도를 감소시키고 소비 전력이 증가되는 문제점이 있다.
최근 제안된 2005년 IEEE 논문 "Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application"에서는, 하부 전극을 플러그(plug) 형태로 만들어 저항층과의 접촉 면적을 감소시킴으로써 메모리 소자의 균일도를 향상시키면서 특히 리셋 전류를 감소시키고자 하였다. 이는 하부 전극에 접하는 부분의 저항층 내에만 필라멘트 전류 통로가 생성되기 때문에 하부 전극의 면적 및 위치에 따라 생성되는 필라멘트 전류 통로를 어느 정도 제어할 수 있기 때문이다.
이 논문에서 제안된 바와 같이 플러그 형태의 하부 전극을 이용하는 경우에는, 특히 리셋 전류 감소 및 메모리 소자의 집적도 향상이라는 측면에서 저항층과 접하는 하부 전극의 크기를 감소시키는 것이 매우 중요하다.
그러나, 플러그 형태의 하부 전극의 크기를 감소시키는 것에는 한계가 있다. 일반적으로 플러그 형태의 하부 전극을 만들기 위해서는 절연막을 식각하여 홀을 형성하고 이 홀에 금속 물질을 매립하는 방식을 이용하거나, 또는, 금속 물질을 증착하고 이를 패터닝하는 방식을 이용하여야 하는데, 이러한 방식을 이용함에 있어서 필요한 공정들(예컨대, 포토리소그래피 공정, 식각 공정 등)에 한계가 있기 때문이다.
따라서, 상기의 논문에서 제안된 방법을 이용하더라도 메모리 소자의 균일도 향상 및 리셋 전류 감소를 원하는 수준까지 이르게 하는 것은 여전히 어려운 실정 이며, 메모리 소자의 집적도를 만족시키면서도 메모리 소자의 균일도 향상 및 리셋 전류 감소를 더욱 개선할 수 있는 새로운 기술의 개발이 요구되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하부 전극으로 나노 와이어(nanowire)를 이용함으로써 메모리 소자의 균일도를 향상시키고 리셋 전류를 감소시킬 수 있는 저항성 메모리 소자 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 저항성 메모리 소자는, 기판 상의 절연막; 상기 절연막을 관통하는 나노 와이어 하부 전극; 상기 절연막 상에 위치하면서 상기 나노 와이어 하부 전극과 접속하는 저항층; 및 상기 저항층 상의 상부 전극을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 저항성 메모리 소자의 제조 방법은, 기판상에 절연막을 관통하는 나노 와이어 하부 전극을 형성하는 단계; 상기 절연막 상에 상기 나노 와이어 하부 전극과 접속하는 저항층을 형성하는 단계; 및 상기 저항층 상에 상부 전극을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 저항성 메모리 소자 및 그 제조 방법은, 하부 전극으로 나노 와이어(nanowire)를 이용함으로써 메모리 소자의 균일도를 향상시키고 리 셋 전류를 감소시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 본 발명의 일실시예에 따른 저항성 메모리 소자를 나타내는 단면도이다.
도1에 도시된 바와 같이, 본 발명의 일실시예에 따른 저항성 메모리 소자는, 기판(10), 기판(10) 상에 위치하는 절연막(11), 절연막(11)을 관통하는 나노 와이어(12), 절연막(11) 상에 위치하면서 나노 와이어(12)와 접속하는 저항층(13), 및 저항층(13) 상의 상부 전극(14)을 포함한다. 여기서, 상기 나노 와이어(12)는 저항성 메모리 소자의 하부 전극으로 이용된다.
이와 같이 하부 전극으로 나노 와이어(12)를 이용하는 경우 종래 기술에 비하여 다음과 같은 장점을 갖는다.
일반적으로 나노 와이어의 직경은 수nm 내지 수십nm에 불과하고 이 직경은 나노 와이어의 성장 조건에 따라 조절될 수 있다. 또한, 나노 와이어의 위치 및 개수도 나노 와이어의 성장 조건에 따라 조절될 수 있다.
따라서, 본 발명에서와 같이 하부 전극으로 나노 와이어(12)를 이용하는 경우 종래 기술에 비하여 하부 전극의 직경을 크게 감소시킬 수 있기 때문에, 저항 층(13)과 나노 와이어(12)의 접촉 면적이 감소되어 리셋 전류가 감소되는 효과가 있다.
나아가, 필라멘트 전류 통로는 나노 와이어(12)와 접하는 부분의 저항층(13) 내에서만 생성되기 때문에(도면부호 "F" 참조), 나노 와이어(12)의 위치 및 개수를 조절하여 필라멘트 전류 통로의 위치 및 개수를 조절할 수 있고 그에 따라, 메모리 소자의 균일도를 향상시킬 수 있다. 즉, 메모리 소자의 셋 전류/리셋 전류(Iset/Ireset) 또는 셋 전압/리셋 전압(Vset/Vreset) 분포를 균일하게 할 수 있다.
또한, 하부 전극 자체의 면적을 감소시킬 수 있기 때문에 메모리 소자의 집적도 향상에도 유리하다.
이러한 저항성 메모리 소자의 각 구성 요소를 좀더 상세히 설명하면 다음과 같다.
기판(10)은 요구되는 소정의 하부 구조물을 포함할 수 있다. 예컨대, 본 명세서에서는 도시되지 않았으나, 기판(10)에는 저항성 메모리 소자의 하부 전극과 연결되는 선택 소자(선택 트랜지스터 또는 선택 다이오드)가 포함될 수 있다.
절연막(11)은 산화막으로 이루어지는 것이 바람직하고, 상부 전극(14)은 금속 물질(예를 들어, Ni, Co, Ti, Al, Au, Pt, Ta, Cr 또는 Ag)로 이루어지는 것이 바람직하나, 이에 한정되는 것은 아니다.
저항층(13)은 이원 산화물(예를 들어, MgO, TiO2, NiO, SiO2, Nb2O5, HfO2, CuOX, ZnOX) 또는 페로브스카이트 계열의 산화물로 이루어진다.
하부 전극으로 이용되는 나노 와이어(12)로는 금속 나노 와이어(예를 들어, Cu 나노 와이어, Ag 나노 와이어, Au 나노 와이어, Fe 나노 와이어 등) 또는 반도체 나노 와이어(예를 들어, GaAs 나노 와이어, GaP 나노 와이어, GaN 나노 와이어 등)가 이용될 수 있다. 또는, 나노 와이어(12)이 전도성 증가를 위하여 상기의 금속 나노 와이어 또는 반도체 나노 와이어에 불순물(예를 들어, Ge)이 도핑된 나노 와이어를 이용할 수도 있다.
또한, 나노 와이어(12)의 직경, 위치 및 개수는 전술한 바와 같이 나노 와이어의 성장 조건에 따라 조절 가능한 것으로서, 저항성 메모리 소자의 크기, 요구되는 리셋 전류의 레벨, 전류의 센싱 마진 등을 고려하여 적절하게 조절되어야 한다. 예를 들어, 나노 와이어(12) 하나의 직경은 1~30nm의 범위를 갖는 것이 바람직하다. 또한, 나노 와이어(12)의 개수는 1개 또는 복수개일 수 있으며, 특히 나노 와이어(12)의 직경이 상대적으로 큰 경우(예를 들어, 20nm)에는 나노 와이어(12)의 개수가 1개인 것이 바람직하고, 나노 와이어의 직경이 상대적으로 작은 경우(예를 들어, 10nm)에는 나노 와이어(12)의 개수가 2개 또는 그 이상인 것이 바람직하나 이에 한정되는 것은 아니다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 저항성 메모리 소자의 제조 방 법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(20) 상에 나노 와이어 성장의 촉매로 사용되는 촉매층(21)을 형성한다. 여기서, 촉매층(21)은 Au, Pt 또는 Pd의 금속으로 이루어지는 것이 바람직하며, 10~100Å의 두께로 증착되는 것이 바람직하다.
이어서, 촉매층(21) 상에 나노 와이어의 형성 영역을 한정하기 위하여 포토레지스트 패턴(22)을 형성한다.
도2b에 도시된 바와 같이, 포토레지스트 패턴(22)을 식각 마스크로 촉매층(21)을 식각하여 나노 와이어가 형성될 영역의 기판(20) 상에 촉매층 패턴(21a)을 형성한 후, 잔류하는 포토레지스트 패턴(22)을 제거한다.
도2c에 도시된 바와 같이, 촉매층 패턴(21a)을 기초로 기판(20) 상에 나노 와이어(23)를 성장시킨다. 이 과정을 좀더 상세히 설명하면 다음과 같다.
우선, 박막 형태인 촉매층 패턴(21a)을 일정 온도에서 열처리하면, 표면 응집 현상에 따라 촉매층 패턴(21a)이 nm크기의 양자점을 형성한다. 다음으로, 이렇게 형성된 양자점 상에 원하는 물질의 소스 가스(source gas)를 주입함으로써 나노 와이어(23)를 성장시킨다. 이러한 나노 와이어(23)는 전술한 바와 같이 금속 나노 와이어 또는 반도체 나노 와이어일 수 있으며, 나노 와이어(23)를 성장시키는 과정에서 불순물(예를 들어, Ge)을 인시튜(insitu)로 도핑할 수도 있다.
도2d에 도시된 바와 같이, 나노 와이어(23)를 포함하는 결과물의 전체 구조 상에 절연막(24)을 형성한다. 이때, 절연막(24)은 산화막인 것이 바람직하다.
여기서, 도면에 도시된 바와 같이, 절연막(24)이 일반적으로 하부의 단차를 따라 형성되기 때문에, 나노 와이어(23)가 위치하는 부분에서의 절연막(24) 높이가 다른 부분에 비하여 더 높게 된다. 따라서, 후속 도2e의 공정을 수행한다.
도2e에 도시된 바와 같이, 절연막(24) 및 나노 와이어(23)의 높이가 동일하여 지도록 평탄화 공정(예를 들어, CMP(Chemical Mechanical Polishing))을 수행한다.
도2f에 도시된 바와 같이, 평탄화된 결과물 상에 저항층용 물질막(이원 산화물 또는 페로브스카이트 계열 산화물)과 상부 전극용 도전막을 순차적으로 증착하고 이를 패터닝하여, 나노 와이어(23), 저항층(25) 및 상부 전극(26)이 순차적으로 적층된 저항성 메모리 소자를 형성한다.
도3a 내지 도3d는 본 발명의 다른 일실시예에 따른 저항성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(30) 상에 제1 절연막(31)을 형성한다. 여기서, 제1 절연막(31)은 산화막인 것이 바람직하다.
이어서, 제1 절연막(31) 상에 나노 와이어의 형성 영역을 한정하기 위한 포토레지스트 패턴(미도시됨)을 형성한 후, 이 포토레지스트 패턴을 식각 마스크로 절연막(31)을 식각하여 개구부(32)를 형성한다. 그에 따라, 나노 와이어가 형성될 영역의 기판(30)이 노출된다.
이어서, 개구부(32) 내에 노출된 기판(30) 상에 나노 와이어 성장의 촉매로 사용되는 촉매층을 형성하고 이 촉매층을 기초로 하여 나노 와이어(33)를 성장시킨다. 이 과정을 좀더 상세히 설명하면 다음과 같다.
우선, 개구부(32) 내의 기판(30) 상에 촉매층을 형성한다. 이때, 촉매층은 Au, Pt 또는 Pd의 금속으로 이루어지는 것이 바람직하며, 10~100Å의 두께로 증착되는 것이 바람직하다. 이어서, 촉매층을 일정 온도에서 열처리하여 nm크기의 양자점을 형성한다. 이어서, 이렇게 형성된 양자점 상에 원하는 물질의 소스 가스를 주입함으로써 개구부(32) 내의 기판(30) 상에 나노 와이어(33)를 성장시킨다. 이러한 나노 와이어(33)는 전술한 바와 같이 금속 나노 와이어 또는 반도체 나노 와이어일 수 있으며, 나노 와이어(33)를 성장시키는 과정에서 불순물(예를 들어, Ge)을 인시튜(insitu)로 도핑할 수도 있다.
도3b에 도시된 바와 같이, 나노 와이어(33)를 포함하는 결과물의 전체 구조 상에 제2 절연막(34)을 형성한다. 이때, 제2 절연막(24)은 제1 절연막(31)과 동일한 물질막(예를 들어, 산화막)인 것이 바람직하다.
도3c에 도시된 바와 같이, 제1 및 제2 절연막(31, 34)과 나노 와이어(33)의 높이가 동일하여 지도록 평탄화 공정(예를 들어, CMP)을 수행한다.
도3d에 도시된 바와 같이, 평탄화된 결과물 상에 저항층용 물질막(이원 산화물 또는 페로브스카이트 계열 산화물)과 상부 전극용 도전막을 순차적으로 증착하고 이를 패터닝하여, 나노 와이어(33), 저항층(35) 및 상부 전극(36)이 순차적으로 적층된 저항성 메모리 소자를 형성한다.
도4는 본 발명의 일실시예에 따른 저항성 메모리 소자의 특성과 종래 기술에 따른 저항성 메모리 소자의 특성을 비교하기 위한 그래프이다.
공정상의 한계로 인하여 종래의 플러그형 하부 전극이 가질 수 있는 최소 직경은 50nm 정도이나, 본 발명에서 이용되는 나노 와이어 하부 전극의 직경은 그 이하가 될 수 있으며 수nm 정도까지 작아질 수 있다. 그에 따라, 본 도면에서는 50nm 직경의 플러그형 하부 전극을 이용하는 경우의 리셋 전류와, 그 이하의 직경(20nm, 30nm, 40nm)을 갖는 나노 와이어 하부 전극을 이용하는 경우의 리셋 전류를 나타내는 시뮬레이션 결과를 도시하고 있다.
도4를 참조하면, 플러그형 하부 전극을 이용하는 경우의 리셋 전류는 0.3mA 내지 1.5mA 사이 정도의 값을 가지므로, 그 분포가 넓고(즉, 리셋 전류의 값이 균일하지 않음), 리셋 전류가 1.5mA까지 커질 수 있다.
반면, 나노 와이어 하부 전극을 이용하는 경우, 나노 와이어의 직경이 감소할수록 리셋 전류의 분포가 좁아지면서(즉, 리셋 전류의 값이 균일하여 짐), 리셋 전류의 크기가 작아짐을 알 수 있다 .
따라서, 본 발명의 일실시예에서와 같이 나노 와이어의 하부 전극을 이용하는 경우 메모리 소자의 균일도를 향상시키면서 리셋 전류를 감소시킬 수 있음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 본 발명의 일실시예에 따른 저항성 메모리 소자를 나타내는 단면도.
도2a 내지 도2f는 본 발명의 일실시예에 따른 저항성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
도3a 내지 도3d는 본 발명의 다른 일실시예에 따른 저항성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
도4는 본 발명의 일실시예에 따른 저항성 메모리 소자의 특성과 종래 기술에 따른 저항성 메모리 소자의 특성을 비교하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판 11 : 절연막
12 : 나노 와이어 13 : 저항층
14 : 상부 전극

Claims (14)

  1. 기판 상의 절연막;
    상기 절연막을 관통하는 나노 와이어 하부 전극;
    상기 절연막 상에 위치하면서 상기 나노 와이어 하부 전극과 접속하는 저항층; 및
    상기 저항층 상의 상부 전극
    을 포함하는 저항성 메모리 소자.
  2. 제1항에 있어서,
    상기 저항층은,
    이원 산화물 또는 페로브스카이트 계열 산화물로 이루어지는
    저항성 메모리 소자.
  3. 제1항에 있어서,
    상기 나노 와이어 하부 전극은,
    금속 나노 와이어 또는 반도체 나노 와이어로 이루어지는
    저항성 메모리 소자.
  4. 제1항에 있어서,
    상기 나노 와이어 하부 전극은,
    불순물이 도핑된 금속 나노 와이어 또는 불순물이 도핑된 반도체 나노 와이어로 이루어지는
    저항성 메모리 소자.
  5. 제1항에 있어서,
    상기 나노 와이어 하부 전극은,
    1개의 나노 와이어 또는 복수개의 나노 와이어로 이루어지는
    저항성 메모리 소자.
  6. 제5항에 있어서,
    상기 나노 와이어의 직경은 1nm 내지 30nm인
    저항성 메모리 소자.
  7. 제1항에 있어서,
    상기 나노 와이어 하부 전극 및 상기 상부 전극에 인가되는 전압에 따라,
    상기 나노 와이어 하부 전극이 위치하는 부분의 상기 저항층 내에 필라멘트 전류 통로가 생성되거나 소멸되어 상기 저항층이 서로 다른 저항 상태를 나타내는
    저항성 메모리 소자.
  8. 제1항에 있어서,
    상기 기판은, 선택 트랜지스터 또는 선택 다이오드를 포함하고,
    상기 나노 와이어 하부 전극은 상기 선택 트랜지스터 또는 상기 선택 다이오드에 연결되는
    저항성 메모리 소자.
  9. 기판상에 절연막을 관통하는 나노 와이어 하부 전극을 형성하는 단계;
    상기 절연막 상에 상기 나노 와이어 하부 전극과 접속하는 저항층을 형성하는 단계; 및
    상기 저항층 상에 상부 전극을 형성하는 단계
    를 포함하는 저항성 메모리 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 저항층은, 이원 산화물 또는 페로브스카이트 계열 산화물로 이루어지는
    저항성 메모리 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 나노 와이어 하부 전극 형성 단계는,
    상기 기판상에 촉매층을 형성하는 단계;
    상기 나노 와이어가 형성될 영역에 상기 촉매층이 존재하도록 상기 촉매층을 패터닝하는 단계;
    패터닝된 상기 촉매층을 기초로 상기 기판상에 상기 나노 와이어를 성장시키는 단계;
    결과물의 전체 구조 상에 상기 절연막을 형성하는 단계; 및
    평탄화 공정을 수행하는 단계를 포함하는
    저항성 메모리 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 나노 와이어 하부 전극 형성 단계는,
    기판상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 선택적으로 식각하여 상기 나노 와이어가 형성될 영역의 상기 기판을 노출시키는 단계;
    노출된 상기 기판 상에 촉매층을 형성하는 단계;
    상기 촉매층을 기초로 상기 기판상에 상기 나노 와이어를 성장시키는 단계;
    결과물의 전체 구조 상에 제2 절연막을 형성하는 단계; 및
    평탄화 공정을 수행하는 단계를 포함하는
    저항성 메모리 소자의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 촉매층 형성 단계는,
    금속층의 증착에 의하여 수행되는
    저항성 메모리 소자의 제조 방법.
  14. 제11항 또는 제12항에 있어서,
    상기 촉매층은 10~100Å의 두께를 갖는
    저항성 메모리 소자의 제조 방법.
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