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KR20100039193A - 크로스 포인트 어레이 메모리 소자 및 그 제조 방법 - Google Patents

크로스 포인트 어레이 메모리 소자 및 그 제조 방법 Download PDF

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Publication number
KR20100039193A
KR20100039193A KR1020090012118A KR20090012118A KR20100039193A KR 20100039193 A KR20100039193 A KR 20100039193A KR 1020090012118 A KR1020090012118 A KR 1020090012118A KR 20090012118 A KR20090012118 A KR 20090012118A KR 20100039193 A KR20100039193 A KR 20100039193A
Authority
KR
South Korea
Prior art keywords
oxide
layer
electrode
resistor
forming
Prior art date
Application number
KR1020090012118A
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English (en)
Inventor
이병규
이두현
이명재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US12/588,107 priority Critical patent/US8105884B2/en
Publication of KR20100039193A publication Critical patent/KR20100039193A/ko
Priority to US13/338,902 priority patent/US8586962B2/en

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    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

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Abstract

크로스 포인트 어레이 메모리 소자 및 그 제조 방법이 개시된다. 개시된 크로스 포인트 어레이 메모리 소자는 하부 전극 상에 홀이 형성되고, 상기 홀 내부에 스토리지 노드가 형성된 구조이다. 상기 스토리지 노드는 저항체 및 스위칭 구조체를 포함할 수 있다.

Description

크로스 포인트 어레이 메모리 소자 및 그 제조 방법{Cross point array memory device and manufacturing method for the same}
본 발명의 실시예는 크로스 포인트 어레이 메모리 소자 및 그 제조 방법에 관한 것으로, 스토리지 노드로서 저항변화 물질을 적용한 크로스 포인트 어레이 메모리 소자 및 그 제조방법에 관한 것이다.
통상적인 반도체 메모리 어레이는 회로적으로 연결된 수많은 단위 메모리 셀들을 포함한다. 대표적인 반도체 메모리인 DRAM(Dynamic Random Access Memory)의 경우, 단위 메모리 셀은 한 개의 스위치와 한 개의 커패시터로 구성되는 것이 일반적이다. DRAM은 집적도가 높고 동작 속도가 빠른 이점이 있다. 그러나, 전원이 꺼진 후에는 저장된 데이타가 모두 소실되는 단점이 있다. 전원이 꺼진 후에도 저장된 데이타가 보존될 수 있는 비휘발성 메모리 소자의 대표적인 예가 플래쉬 메모리이다. 플래쉬 메모리는 휘발성 메모리와 달리 비휘발성의 특성을 지니고 있으나 DRAM에 비해 집적도가 낮고 동작 속도가 느린 단점이 있다.
현재, 많은 연구가 진행되고 있는 비휘발성 메모리 소자로, MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), PRAM(Phase- change Random Access Memory) 및 RRAM(resistance random access memory) 등이 있다. 여기서 RRAM(resistance random access memory: 저항성 메모리 소자)은 주로 전이 금속 산화물의 저항 변환(variable resistance) 특성, 즉 상태에 따라 저항 값이 변화하는 특성을 이용한 것이다.
상기 RRAM의 경우 크로스 포인트 어레이 구조를 중심으로 연구가 진행되고 있다. 크로스 포인트 어레이 구조는 복수개의 하부전극과 복수개의 상부전극이 서로 교차하도록 형성되어 있고, 그 교차 지점에 메모리 노드가 형성되는 구조로 메모리 소자가 형성된다. 이러한 구조는 랜덤 액서스가 가능한 구조로서 데이터 저장 및 판독시 유리한 측면이 있으나 인접하는 노드와 전류 패스(current path)가 형성되어 누설 전류(leackage current)가 발생하는 문제가 있다. 따라서 크로스 포인트 어레이 구조에서는 스위칭 구조체를 스토리지 노드와 함께 형성하여 전류 리키지를 감소하는 구성으로 형성하고 있다.
본 발명의 한 측면은 새로운 구조의 크로스 포인트 어레이 메모리 소자를 제공하는 것이다.
본 발명의 다른 측면은 크로스 포인트 어레이 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 한 측면에 따라 서로 평행하도록 형성된 복수개의 하부 전극; 상기 하부 전극과 서로 교차하는 방향으로, 서로 평행하도록 형성된 복수개의 상부 전극; 상기 하부 전극과 상기 상부 전극의 사이에서 형성되며, 상기 하부 전극과 상기 하부 전극의 교차점 부분에 하부전극의 일부 표면을 노출시키는 홀을 포함하는 절연층; 및 상기 홀 내부에서 하부 전극의 노출 지역과 상기 홀의 측벽에 형성되어 스토리지 노드를 형성하는 저항체, 중간전극층, 및 스위칭 구조체를 포함하는 크로스 포인트 어레이 메모리 소자가 제공된다.
상기 크로스 포인트 어레이 메모리 소자에서 상기 저항체는 인가되는 펄스의 크기에 따라 두가지 이상의 저항 특성을 나타내는 물질일 수 있다.
보다 구체적으로, 상기 저항체는 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Co 산화물, Cu 산화물, Nb 산화물 또는 이들 중 적어도 2종 이상의 물질을 포함하는 전이금속 산화물일 수 있다.
상기 스위치 구조체는 n형 산화물 반도체층과 p형 산화물 반도체층을 포함 하는 다이오드일 수 있다.
본 발명의 다른 측면에 따라 서로 평행하도록 복수개의 하부 전극을 형성하는 단계; 상기 하부 전극 상에 절연층을 형성하는 단계; 상기 절연층에 나노임프린팅 공정을 진행하여 하부 전극에 대응하는 위치에 복수개의 홀을 형성하는 단계; 상기 홀의 하부면 및 측벽에 스토리지 노드 및 스위칭 구조체를 형성하는 단계; 및 상기 홀에 대응하는 위치에 서로 평행하도록 복수개의 상부전극을 형성하는 단계를 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법이 제공된다.
본 발명의 한 측면에 따르면 3차원 구조를 지닌 저항성 메모리 소자를 제공함으로써 저항체로 인가되는 스위칭 전류의 조절이 가능하다.
이하, 첨부된 도면을 참조하여 저항성 메모리 소자 및 그 제조 방법에 대해 상세히 설명하고자 한다. 여기서, 도면에 도시된 각각 층 또는 영역들의 두께 및 폭은 설명을 위하여 과장되게 도시한 것임을 명심하여야 한다.
도 1은 본 발명의 실시예에 따른 크로스 포인트 어레이 메모리 소자의 사시도를 나타낸 도면이다. 그리고, 도 2는 상기 도 1의 V-V1라인으로 절단한 단면을 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 기판(300) 상에 서로 평행하도록 복수개의 하부 전극(bottom electrode)(301)이 형성되어 있으며, 상기 하부 전극과 교차하는 방향으로 복수개의 상부전극(306)이 형성되어 있다. 하부 전극(301) 및 상부 전극(306) 사이에는 메모리 저항체(303)를 포함하는 스토리지 노드가 형성되어 있다.
구체적으로 설명하면, 상기 하부 전극(301)과 상기 상부 전극(306) 사이에는 상기 하부 전극(301)과 상기 상부 전극(306)의 교차점에 각각 홀(h)을 형성한 절연층(302)이 형성되어 있다. 상기 홀(h)의 바닥은 하부전극(301)의 표면 일부를 노출시키도록 형성되며, 상기 홀(h)의 형태는 깔대기형(Cone shape), 실리더형, 피라미드형, 비대칭 다각형 등의 다양한 형태를 가질 수 있다. 상기 홀(h)의 내부에는 저항체(303), 중간 전극(304), 및 스위치 구조체(305)가 형성되어 있다. 보다 상세하게 설명하면, 절연층(302)의 홀(h)의 바닥 및 측면에는 저항체(303), 중간 전극(304), 스위치 구조체(305)가 Layer 형태로 형성될 수 있다. 스위치 구조체(305) 상에는 상부 전극(306)이 형성되어 있다.
기판(300)은 통상적인 반도체 소자에 사용되는 Si 기판을 사용하거나, 이와는 달리 유리, 플라스틱 등의 절연성 기판도 사용할 수 있다.
하부 전극(301), 중간 전극(304) 및 상부 전극(306)은 통상적으로 반도체 소자에 사용되는 전극 물질을 사용할 수 있으며, 예를 들어 Al, Hf, Zr, Zn, W, Co, Au, Pt, Ru, Ir, Ti 또는 전도성 금속 산화물 등을 사용할 수 있다.
절연층(302)은 전류를 차단하는 절연 물질로 형성할 수 있으며, 예를 들어 SiO2, Si3N4, Al2O3 등으로 형성할 수 있다.
저항체(303)는 정보의 저장 및 소거가 저항특성의 변화에 의해 이루어지는 저항변화 메모리 소자에 사용되는 저항 변환 물질(variable resistance material) 로 형성될 수 있다. 이러한 저항체로는 예를 들어 정보의 저장과 소거가 같은 방향의 펄스 인가에 의해 이루어지는 유니폴라(unipolar) 물질을 사용가능하며, 이러한 유니폴라 물질로는 전이금속 산화물이 있을 수 있다. 상기 전이금속 산화물로는 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Co 산화물, Cu 산화물, Nb 산화물 또는 이들 중 적어도 이종 이상의 산화물을 포함하는 물질 등이 예시된다. 구체적으로 NiO, TiO2, HfO, ZrO, ZnO, WO3, CoO, CuO, Nb2O5 중 또는 이 중 적어도 어느 한 물질을 포함하는 화합물일 수 있다.
스위치 구조체(305)는 다이오드, 제나 다이오드, 바리스터, 문턱전압 스위칭 소자 등의 non-ohmic 구조체로 형성할 수 있다. 구체적으로는 n형 산화물 반도체층과 p형 산화물 반도체층의 이중층(bilayer) 구조를 포함하는 산화물 다이오드일 수 있다.
상기 스위치 구조체(305)가 다이오드인 경우 저항체로 흘러가는 전류의 방향을 조절하는 역할을 한다. 한쪽 방향으로의 전류는 통과시키도록 하나, 다른 방향으로의 전류 흐름은 제어하여 크로스 포인트 어레이 구조에서 발생가능한 누설 전류(leckage current)를 방지하는 역할을 한다.
상기 저항체(303) 물질이 Unipolar 특성을 나타내는 물질인 경우 상기 저항체가 나타내는 동작 특성을 도 3에 나타낸 I-V 그래프와 같은 특성을 나타낼 수 있다. 도 3을 참조하면, 하부 전극(301) 및 상부 전극(306)을 통하여 인가하는 전압의 크기를 0V에서 점차적으로 증가시키면, 전압에 비례하여 G1 그래프를 따라 전류 값이 증가한다. 그러나, V1 이상의 전압을 인가하면, 저항체의 저항이 크게 증가하여 전류 값이 감소하게 된다. V1 ~ V2 범위로 전압을 인가하면 저항체에 흐르는 전류 값은 G2 그래프를 따라 증가한다. 그리고, V2(V2 > V1) 이상의 전압을 가하게 되면, 저항이 갑자기 감소하여 전류가 증가하게 되어 다시 G1 그래프를 따르게 된다. 일반적인 저항성 메모리 소자는 낮은 저항 상태(low resistance state : LRS)인 G1 그래프에서 높은 저항 상태(high resistance state : HRS)인 G2 그래프로 변화하는 리셋 전류(reset current) 값, 즉 V1 전압에서의 G1 그래프의 전류 값은 단위 셀의 사이즈가 작아질수록 감소하는 경향을 나타낸다. 단위 셀의 사이즈를 작게 하여 리셋 전류를 감소시키는 것은 소비 전력 측면이나 집적도 측면에서 바람직하다.
한편 상기 스토리지 노드로 흐르는 전류 값의 특성은 스위치 구조체(305)가 조절하게 되는데 다이오드와 같은 스위치 구조체(305)를 사용하는 경우 스토리지 노드로 인가되는 전류의 크기는 스위치 구조체(305)의 면적에 연관된다. 즉, 스토리지 노드를 셋 또는 리셋 시키기 위하여 큰 전류가 요구되는 경우 상부전극(306)과 중간 전극(304) 사이에 형성된 스위치 구조체(305)의 면적을 높임으로서 전류 크기를 늘일 수 있다. 이때 도 2에 따르면 저항체(303)이 형성된 면적 역시 상기 스위치 구조체(305)와 유사한 면적이나, 하부 전극(301)과 접촉하는 면적이 절연체(302)에 의해 제한되므로 스토리지 노드로 작용하는 유효 면적은 절연체(302)로부터 하부전극(301)이 노출되는 면적으로 대응되어 그만큼 전극이 적어진다.
도 4는 스위치 구조체의 면적에 따라 특정의 전류 밀도 값에서의 소자에 공 급할 수 있는 전류 값을 나타낸 그래프이다.
예를 들어, 10-2μm2의 면적을 지닌 원형 구조의 스위치의 경우, 저항 변환 물질이 10-4A(0.1mA)의 전류로 스위칭을 한다고 가정하면, 106A/cm2의 전류 밀도가 요구된다. 이는 한 변의 길이가 100nm인 사각형 구조의 스위치도 동일하다. 그러나 본 발명의 실시예에 의한 저항성 메모리 소자와 같이 홀 내부에 스위치 구조체를 3차원 구조로 형성한 경우에는 스위치 구조체의 면적이 매우 넓어진다. 예를 들어, 본 발명의 실시예에 의한 저항성 메모리 소자와 같이 3차원 구조로 스위치 구조체를 형성한 경우, 바닥면의 면적은 10-2μm2이나, 총 면적이 10-1μm2인 경우, 105A/cm2의 전류 밀도에서 10-4A의 스위칭 전류를 흐르게 할 수 있다. 즉, 2차원 구조의 스위치에 비해 요구되는 전류 밀도를 1/10로 감소시킬 수 있다. 결과적으로 본 발명의 실시예에 의한 저항성 메모리 소자의 경우 스토리지 노드의 면적은 증가시키지 않으면서 스위치 구조체를 3차원 구조로 형성하여 높은 집적도를 지니면서 안정된 스위칭 전류를 유지할 수 있다.
따라서 개시된 크로스 포인트 어레이 메모리 소자에서는, 저항체(303)과 중간 전극(304)이 접하는 중간 전극(25)의 바닥면 영역에서 스토리지 노드의 구동을 위한 전위가 인가되므로 절연층(23)의 홀(h)의 AR(aspect ratio)을 조절하여 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 스위치 구조체(26)와 중간 전극(304)의 접촉면이 3차원 구조로 홀의 단면적에 비해 매우 넓어짐으로써 메모리 소자의 스위칭을 위한 전류 밀도를 향상시키는데 매우 큰 장점이 있다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 크로스 포인트 어레이 메모리 소자의 제조 방법에 대해 상세하게 설명하고자 한다.
도 5a 내지 도 5f는 본 발명의 실시예에 의한 크로스 포인트 어레이 메모리 소자의 제조 방법을 나타낸 도면이다.
도 5a를 참조하면, 기판(301) 상에 전극 물질을 도포하고 패터닝하여 하부 전극(301)을 형성한다. 상기 전극물질로는 예를 들어 Al, Hf, Zr, Zn, W, Co, Au, Pt, Ru, Ir, Ti 또는 IZO, ITO와 같은 전도성 금속 산화물 등을 사용할 수 있다
도 5b를 참조하면, 하부 전극(301) 상에 절연 물질을 스핀코팅, 디스펜싱, 스프레이코팅 등의 박막형성법으로 도포한다. 그리고, 원기둥형, 깔대기형, 피라미드 형상 등의 입체적 형상이 성형된 스탬프(S)를 이용하여 나노임프린트 공정을 진행하여 스탬프(S)와 같은 형상의 역상이 되는 패턴을 하부 전극(301) 라인에 대응하는 위치에 형성할 수 있다.
상기 나노임프린트 공정 이후, 하부 전극(301)을 노출시키기 위해서 애쉬 공정 등의 추가처리를 진행할 수 있다. 도 5c는 상기 나노 임프린트 공정 이후 홀(h) 패턴이 형성된 구조를 나타낸 단면도이다.
상기 하부전극(301) 상에 형성되는 절연물질은 정보가 저장되는 저항체 사이의 단락이나 리키지를 방지하기 위해서 절연성이 우수한 유기물 또는 무기물질을 사용하며, 예를 들어 HSQ(Hydrogen silsesquioxane), PES(photocurable epoxy silane resin) 등을 사용할 수 있다.
상기 나노임프린트 공정에서 사용되는 스탬프(S)는 Si, 폴리머, 금속, 쿼쯔 등의 다양한 재질을 사용하여 제조된 마스터를 이용하여 제작 가능하다. 예를 들어, 마스터 위에 폴리머 등을 도포하여 패턴을 복사하거나, 도금 등에 의하여 금속형태로 패턴을 복사하거나, 쿼쯔나 글래스 또는 다른 Si 웨이퍼 위에 마스터와 폴리머를 이용하여 패턴을 전사한 후 에칭 등의 공정을 통하여 제조 가능하다.
다음으로 도 5d를 참조하면, 상기 나노임프린팅 공정이 진행된 이후 홀(h) 내부에 저항변환 물질을 도포하여 저항체(303)를 형성한다. 이러한 저항체 물질로는 정보의 저장과 소거가 같은 방향의 펄스 인가에 의해 이루어지는 유니폴라(unipolar) 물질을 사용가능하며, 이러한 유니폴라 물질로는 전이금속 산화물이 있을 수 있다. 상기 전이금속 산화물로는 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Co 산화물, Cu 산화물, Nb 산화물, 또는 이들 중 이종 이상의 물질을 포함하는 산화물 등이 예시된다.
상기 저항체(303)를 형성한 다음에는 Al, Hf, Zr, Zn, W, Co, Au, Pt, Ru, Ir, Ti 또는 전도성 금속 산화물 등을 도포하여 중간 전극(304)을 형성한 뒤, 그 상부에 스위칭 물질층, 즉 스위치 구조체 (305)를 형성하고, 최종적으로 상부전극 물질(306a)로 홀을 채우도록 한다. 상기 스위치 구조체(305)로 산화물 다이오드를 이용하는 경우 n형 산화물 반도체층와 p형 산화물 반도체층을 형성하여 상기 스위치 구조체(305)를 형성할 수 있다. 한편 n형 산화물 반도체층과 p형 산화물 반도체층의 적층 순서는 서로 바뀔 수 있다. 이러한 n 형 산화물 반도체로는 Zn 산화물, InZn 산화물 등이 예시되며, p형 산화물 반도체로는 Cu 산화물이 예시된다.
도 5e를 참조하면, 상기와 같이 저항체(303), 중간전극(304) 및 스위치 구조체(305) 및 홀을 채우는 상부전극물질(306a)이 증착된 이후 평탄화 공정을 진행하여 홀 지역 이외에 형성된 저항체 물질, 중간전극, 다이오드 물질 및 상부전극 물질을 제거한다.
도 5f를 참조하면, 상기 홀이 형성된 지역 상부로 전극물질을 도포하고 패터닝하여 상부전극(306)을 형성한다.
도 6a 내지 도 6g는 본 발명의 실시예에 의한 크로스 포인트 어레이 메모리 소자의 제조 방법을 나타낸 도면이다.
도 6a를 참조하면, 기판(301) 상에 전극 물질을 도포하고 패터닝하여 하부 전극(301)을 형성한다. 상기 전극물질로는 금속 또는 전도성 금속 산화물 등을 사용할 수 있다.
도 6b 및 도 6c를 참조하면, 하부 전극(301) 상에 절연 물질을 스핀 코팅, 디스펜싱, 스프레이 코팅 등의 박막 형성법으로 도포한다. 그리고, 원기둥형, 깔대기형, 피라미드 형상 등의 입체적 형상이 성형된 스탬프(S)를 이용하여 나노임프린트 공정을 진행하여 스탬프(S)와 같은 형상의 역상이 되는 패턴을 하부 전극(301) 라인에 대응하는 위치에 형성할 수 있다. 나노임프린트 공정 이후, 하부 전극(301)을 노출시키기 위해서 애쉬 공정 등의 추가처리를 진행할 수 있다. 나노 임프린트 공정을 실시하면 절연층(302)은 스탬프(S)의 역상을 지닌 홀(h) 패턴이 형성된 구조가 된다.
도 6d를 참조하면, 홀(h) 내부에 저항변환 물질을 도포하여 저항체(303)를 형성한다. 이러한 저항체 물질로는 정보의 저장과 소거가 같은 방향의 펄스 인가에 의해 이루어지는 유니폴라(unipolar) 물질을 사용가능하며, 이러한 유니폴라 물질로는 전이금속 산화물이 있을 수 있다. 저항체(303)를 형성한 다음에는 금속 또는 전도성 금속 산화물 등을 도포하여 중간 전극(304)을 형성한 뒤, 그 상부에 스위치 구조체(305)를 형성한다. 스위치 구조체(305)로 산화물 다이오드를 이용하는 경우 n형 산화물 반도체층와 p형 산화물 반도체층을 형성할 수 있다. n형 산화물 반도체층과 p형 산화물 반도체층의 적층 순서는 서로 바뀔 수 있다.
도 6e를 참조하면, 식각 공정, 예를 들어 건식 식각을 실시하여 홀들, 즉 단위 셀들 사이의 저항체(303), 중간전극(304) 및 스위치 구조체(305) 물질을 일부 식각한다. 이에 의해 절연층(302)의 일부가 노출될 수 있다. 도 5e에서는 평탄화 공정에 의하여 단위 셀들 사이의 물질층을 제거하였으나, 여기서는 식각 공정으로 단위 셀들 사이의 물질층을 제거한다.
도 6f 및 도 6g를 참조하면, 홀들 사이의 식각 영역, 노출된 절연층(302) 상에 절연 물질, 예를 들어 Si 산화물 또는 Si 질화물 등을 도포하여 패시베이션층(307)을 형성한다. 도 6g를 참조하면, 스위치 구조체(305) 상에 전극 물질을 도포하고 패터닝하여 상부전극(306)을 형성한다.
상술한 바와 같이, 나노 임프린트 공정에 의해서 홀을 형성하고, 그 내부에 저항체, 중간 전극 및 스위치 구조체를 형성하는 경우 에칭 공정수를 줄일 수 있으며, 에칭에 의한 소자 데미지를 감소시킬 수 있다. 또한 전체 공정 측면에서 공정 효율이 높아질 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 크로스 포인트 어레이 메모리 소자의 사시도이다.
도 2는 상기 도 1의 V-V1라인으로 절단한 단면을 나타낸 단면도이다.
도 3은 크로스 포인트 어레이 메모리 소자의 저항체의 I-V 특성을 나타내는 그래프이다.
도 4는 스위치 구조체의 면적에 따라 특정의 전류 밀도 값에서의 소자에 공급할 수 있는 전류 값을 나타낸 그래프이다.
도 5a 내지 도 5f는 본 발명의 실시예에 의한 저항성 메모리 소자의 제조 방법을 나타낸 도면이다.
도 6a 내지 도 6g는 본 발명의 실시예에 의한 저항성 메모리 소자의 제조 방법을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
301... 하부 전극 302... 절연층
303... 저항체 304... 중간전극
305... 스위치 구조체 306... 상부전극
307... 패시베이션층

Claims (14)

  1. 서로 평행하도록 형성된 복수개의 하부 전극;
    상기 하부 전극과 서로 교차하는 방향으로, 서로 평행하도록 형성된 복수개의 상부 전극;
    상기 하부 전극과 상기 상부 전극의 사이에 형성된 것으로, 상기 하부 전극과 상기 상부 전극의 교차점 부분에 하부 전극의 일부 표면을 노출시키는 홀을 포함하는 절연층; 및
    상기 홀 내부에서 하부 전극의 노출 지역과 상기 홀의 측벽에 형성되어 스토리지 노드를 형성하는 저항체, 중간전극층, 및 스위칭 구조체를 포함하는 크로스 포인트 어레이 메모리 소자.
  2. 제 1항에 있어서,
    상기 저항체는 인가되는 펄스의 크기에 따라 두가지 이상의 저항 특성을 나타내는 물질인 크로스 포인트 어레이 메모리 소자.
  3. 제 2항에 있어서,
    상기 저항체는 전이금속 산화물인 크로스 포인트 어레이 메모리 소자.
  4. 제 3항에 있어서,
    상기 전이금속 산화물은 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Co 산화물, Cu 산화물, Nb 산화물 또는 이들 중 적어도 이종 이상의 물질을 포함하는 산화물인 크로스 포인트 어레이 메모리 소자
  5. 제 1 항에 있어서,
    상기 스위치 구조체는 다이오드, 바리스타, 또는 문턱전압 스위칭 소자인 크로스 포인트 어레이 메모리 소자.
  6. 제 5 항에 있어서
    상기 스위치 구조체는 n형 산화물 반도체층과 p형 산화물 반도체층을 포함하는 다이오드인 크로스 포인트 어레이 메모리 소자.
  7. 서로 평행하도록 복수개의 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 절연층을 형성하는 단계;
    상기 절연층에 나노임프린팅 공정을 진행하여 하부 전극에 대응하는 위치에 복수개의 홀을 형성하는 단계;
    상기 홀의 하부면 및 측벽에 스토리지 노드를 형성하는 단계; 및
    상기 홀에 대응하는 위치에 서로 평행하도록 복수개의 상부 전극을 형성하는 단계를 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 홀의 하부면에 남아있는 절연성 물질을 제거하여 상기 하부 전극을 노출시키는 단계를 추가로 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.
  9. 제 7항에 있어서,
    상기 스토리지 노드를 형성하는 단계는 상기 홀의 하부면 및 측벽에 각각 저항체층, 중간전극 물질층 및 스위칭 물질층을 형성하는 공정을 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.
  10. 제 9항에 있어서
    상기 상부전극을 형성하는 단계는,
    상기 저항체층, 중간전극 물질층 및 스위칭 물질층을 형성한 이후, 상기 홀을 채우도록 상부전극 물질을 증착하는 단계; 및
    상기 홀이 아닌 지역에 형성된 저항체, 중간전극, 스위칭 물질 및 상부전극 물질을 제거하고 평탄화하는 단계를 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 저항체는 전이 금속 산화물인 크로스 포인트 어레이 메모리 소자의 제조방법.
  12. 제 10항에 있어서,
    상기 전이 금속 산화물은 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Co 산화물, Cu 산화물, Nb 산화물 또는 이들 중 적어도 이종 이상의 물질을 포함하는 산화물인 크로스 포인트 어레이 메모리 소자의 제조방법.
  13. 제 9 항에 있어서
    상기 스위치 물질층을 형성하는 단계는 n형 산화물 반도체층과 p형 산화물 반도체층을 형성하는 단계를 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.
  14. 제 9항에 있어서
    상기 상부전극을 형성하는 단계는,
    상기 저항체층, 중간전극 물질층 및 스위칭 물질층을 형성한 이후, 상기 홀들 사이의 상기 저항체층, 중간 전극 물질층 및 스위칭 물질층의 일부를 식각하여 상기 절연층의 일부를 노출시키는 단계;
    노출된 상기 절연층 상에 절연 물질을 도포하여 패시베이션층을 형성하는 단계; 및
    상기 스위칭 물질층 상에 상부 전극을 형성하는 단계;를 포함하는 크로스 포인트 어레이 메모리 소자의 제조방법.
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