KR101052875B1 - 저항성 램 소자의 제조방법 - Google Patents
저항성 램 소자의 제조방법 Download PDFInfo
- Publication number
- KR101052875B1 KR101052875B1 KR1020080137336A KR20080137336A KR101052875B1 KR 101052875 B1 KR101052875 B1 KR 101052875B1 KR 1020080137336 A KR1020080137336 A KR 1020080137336A KR 20080137336 A KR20080137336 A KR 20080137336A KR 101052875 B1 KR101052875 B1 KR 101052875B1
- Authority
- KR
- South Korea
- Prior art keywords
- material layer
- lower electrode
- tmo
- upper electrode
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000007772 electrode material Substances 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 22
- 238000000151 deposition Methods 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- GNRSAWUEBMWBQH-UHFFFAOYSA-N nickel(II) oxide Inorganic materials [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 claims description 3
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 claims description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 44
- 239000011229 interlayer Substances 0.000 description 19
- 230000010354 integration Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- -1 TiO 2 Chemical class 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 스위칭 특성을 확보할 수 있는 저항성 램 소자(Resistance RAM device)의 제조방법을 개시한다. 개시된 본 발명에 따른 저항성 램 소자의 제조방법은, 하부전극콘택을 구비한 반도체 기판의 상부에 절연막을 형성하는 단계; 상기 절연막을 식각하여 하부전극콘택을 노출시키는 홀을 형성하는 단계; 상기 절연막의 바텀 부분에 선택적으로 하부전극 물질층과 TMO 물질층을 차례로 증착하는 단계; 상기 하부전극 물질층 및 TMO 물질층이 형성된 홀을 완전 매립하도록 상기 홀 및 절연막 상에 상부전극 물질층을 증착하는 단계; 및 상기 상부전극 물질층 및 절연막의 일정 두께를 제거해서 하부전극과 TMO 및 상부전극의 적층 패턴을 형성하는 단계;를 포함한다.
Description
본 발명은 저항성 램 소자의 제조방법에 관한 것으로, 보다 상세하게는, 스위칭 특성을 확보할 수 있는 저항성 램 소자의 제조방법에 관한 것이다.
메모리 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 유지하는 비휘발성의 롬(ROM) 소자로 크게 구분된다. 상기 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 롬 소자로는 이이피롬(EEPROM)과 같은 플래쉬(Flash) 메모리를 들 수 있다.
그런데, 잘 알려진 바와 같이, 상기 디램은 매우 우수한 메모리 소자임에도 불구하고, 높은 전하저장 능력이 요구되고, 이에 따라, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 비휘발성 메모리 소자이면서 고집적화를 이룰 수 있고, 구조가 단순한 새로운 메모리 소자를 요구하게 되었다. 현재 차세대 메모리로 유력하게 대두되고 있는 소자로는 상변화 램(Phase change RAM), 저항성 램(Resistance RAM; 이하, ReRAM) 및 자기 램(Magnetic RAM) 등이 있다.
이 중에서, 상기 ReRAM 소자는 하부전극과 상부전극 사이에 두 개의 저항 상태에 따라 정보를 저장할 수 있는 이원 전이 금속 산화막(Binary transition metal oxide; 이하, "TMO"라 칭함)을 배치시켜 구현한 메모리 소자로서, 상기 TMO에 임의의 전기적 신호가 인가됨에 따라 상기 TMO가 저항이 큰 전도가 되지 않는 오프-상태에서 저항이 작은 전도가 가능한 온-상태로 바뀌는 특성에 의해 정보를 저장하게 된다.
이러한 ReRAM 소자는 비휘발성 메모리 소자의 특성이 있고, 하부전극과 상부전극 사이에 TMO를 개재시켜 구성하기 때문에 전형적인 램 소자 및 플래쉬 메모리 소자에 비해 구조가 단순하여 제조가 용이하다는 이점을 갖는다.
그러나, 도시하고 설명하는 않았지만, 종래의 ReRAM 소자는 패턴을 형성하기 위한 식각 공정에서 이상적인 식각 프로파일(etch profile)이 형성되지 못하고, 상부전극의 측면(side) 부분이 많이 식각되는 문제가 있으로, 이로 인해, 스위칭 특성이 저하되는 문제가 있다.
자세하게, 상기 ReRAM 소자의 온/오프(On/Off) 특성은 TMO 물질의 계면에서 발생되는 필라멘트 패스(filament path)에 따라 결정되며, 상부전극과 TMO 사이의 계면 면적이 감소할 경우, 온 상태의 패스가 확률적으로 줄어들게 되므로 스위칭 마진이 감소하게 된다.
따라서, 상부전극 및 TMO를 형성하기 위한 식각시 이상적인 식각 프로파일이 형성되지 못하고 상부전극의 측면 부분이 많이 식각되면, 상부전극과 TMO 사이의 계면 면적이 줄어들 수 밖에 없으며, 특히, 소자 크기가 점차 줄어들면, TMO와 상부전극의 면적이 하부전극에 비해 감소하게 되므로, 결국, 종래의 ReRAM 소자는 스위칭 특성이 확보하지 못하는 문제가 있다.
본 발명은 소자 크기의 감소에도 불구하고 스위칭 특성을 확보할 수 있는 ReRAM 소자의 제조방법을 제공한다.
일 실시예에서, 본 발명에 따른 ReRAM 소자의 제조방법은, 하부전극콘택을 구비한 반도체 기판의 상부에 절연막을 형성하는 단계; 상기 절연막을 식각하여 하부전극콘택을 노출시키는 홀을 형성하는 단계; 상기 절연막의 바텀 부분에 선택적으로 하부전극 물질층과 TMO 물질층을 차례로 증착하는 단계; 상기 하부전극 물질층 및 TMO 물질층이 형성된 홀을 완전 매립하도록 상기 홀 및 절연막 상에 상부전극 물질층을 증착하는 단계; 및 상기 상부전극 물질층 및 절연막의 일정 두께를 제거해서 하부전극과 TMO 및 상부전극의 적층 패턴을 형성하는 단계;를 포함한다.
또한, 본 발명에 따른 ReRAM 소자의 제조방법은, 상기 절연막을 형성하는 단계 전, 상기 반도체 기판 상에 스위칭 소자를 형성하는 단계; 상기 스위칭 소자의 상부에 상기 스위칭 소자와 전기적으로 연결되는 플러그를 형성하는 단계; 상기 플러그 상에 금속 패드를 형성하는 단계; 및 상기 금속 패드의 상부에 상기 금속 패드와 콘택되는 하부전극콘택을 형성하는 단계;를 더 포함한다.
상기 하부전극콘택은 80∼4000Å의 높이로 형성한다.
상기 홀은 5:1∼20:1의 에스펙트 비를 갖도록 형성한다.
상기 하부전극 물질층 및 상부전극 물질층은 Ti, Ni, Al, Au, Ag, Pt, Cu 및 Cr 중 어느 하나로 형성한다.
상기 TMO 물질층은 MgO, ZnO, TiO2, NiO, SiO2, Nb2O5 및 HfO2 중 어느 하나의 이원화 금속 산화물로 형성한다.
상기 TMO 물질층은 PCMO 및 LCMO 중 어느 하나의 페로브스카이트(perovskite) 계열 물질로 형성한다.
상기 하부전극 물질층과 TMO 물질층 및 상부전극 물질층의 형성은 IMP-PVD 공정으로 수행한다.
게다가, 본 발명에 따른 ReRAM 소자의 제조방법은, 상기 하부전극과 TMO 및 상부전극의 적층 패턴을 형성하는 단계 후, 상기 적층 패턴의 상부에 상기 상부전극과 콘택되는 상부전극콘택을 형성하는 단계; 및 상기 상부전극콘택 상에 금속배선을 형성하는 단계;를 더 포함한다.
본 발명은 하부전극 콘택을 형성한 후, 층간절연막을 두껍게 증착하여 소자 형성을 위한 패턴 홀을 우선 형성하고, 상기 형성된 홀의 바텀 부분 내에만 하부전극 물질, TMO 및 상부전극 물질 순으로 증착한 후, CMP 공정을 통해 셀을 구성한다.
따라서, 본 발명은 상부전극과 TMO 사이의 계면 면적이 상기 상부전극의 측면 식각으로 인해 감소되는 것을 방지할 수 있기 때문에 ReRAM 소자의 스위칭 특성을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 ReRAM 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(100) 상에 게이트(102)와 소오스 영역(104) 및 드레인 영역(106)을 포함하는 트랜지스터로 이루어진 스위칭 소자(110)를 형성한다. 상기 스위칭 소자(110)를 덮도록 반도체 기판(100) 상에 제1층간절연막(112)을 형성한 후, 상기 제1층간절연막(112) 내에 공지의 기술에 따라 소오스 영역(104) 및 드레인 영역(106)과 각각 콘택되는 제1 및 제2 콘택플러그(114a, 114b)를 형성한다.
상기 제1 및 제2 콘택플러그(114)를 포함한 제1층간절연막(112) 상에 제1절연막(116)을 형성한 후, 예를 들어, 다마신 공정(damascene process)에 따라 상기 제1절연막(116) 내에 제1콘택플러그(114a)를 통해 소오스 영역(104)과 콘택되는 소오스 라인(118a) 및 제2콘택플러그(114b)를 통해 드레인 영역(106)과 콘택되는 금속 패드(118b)를 형성한다.
상기 소오스 라인(118a) 및 금속 패턴(118b)를 포함한 제1절연막(116) 상에 80∼4000Å의 두께로 제2절연막(120)을 형성한다. 그런다음, 상기 제2절연막(120)을 식각하여 상기 금속 패드(118b)를 노출시키는 제1홀(122)을 형성한 후, 상기 제1홀(122) 내에 도전막을 매립시켜 하부전극콘택(124)을 형성한다. 여기서, 상기 하 부전극콘택(124)은 제1홀(122)을 매립하도록 Ti, Ni, Al, Au, Ag, Pt, Cu, Cr 및 W 등의 도전막을 증착한 후, 상기 제2절연막(120)이 노출될 때까지 상기 도전막을 CMP(Chemical Mechanical Polishing)하여 형성한다. 이때, 상기 하부전극콘택(124)은 제2절연막(120)의 두께에 해당하는 80∼4000Å의 높이로 형성된다.
도 1b를 참조하면, 상기 하부전극콘택(122)을 포함한 제2절연막(120) 상에 제2층간절연막(130)을 증착한다. 그런다음, 상기 제2층간절연막(130)을 식각하여 상기 하부전극콘택을 노출시키는 제2홀(132)을 형성한다. 이때, 상기 제2홀(132)은 에스펙트 비(aspect ratio)가 5:1∼20:1, 바람직하게, 10:1 정도가 되도록 형성한다. 따라서, 상기 제2층간절연막(130)은 후속에서 형성할 제2홀(132)의 크기, 즉, 직경을 고려하여 상기 제2홀(132)이 5:1∼20:1의 에스펙트 비를 가질 수 있는 정도의 두께로 증착함이 바람직하다.
도 1c를 참조하면, 상기 제2홀(132)을 포함한 제2층간절연막(130) 상에 IMP-PVD(Ionized Metal Plasma - Physical Vapor Deposition) 방식에 따라 하부전극 물질층(134)과 TMO 물질층(136) 및 상부전극 물질층(138)을 차례로 증착한다. 이때, 상기 IMP-PVD 방식은 직진성이 매우 강하기 때문에, 상기 하부전극 물질층(134)과 TMO 물질층(136)은 상기 제2홀(132)의 측벽에는 잘 증착되지 않고, 상기 제2홀(132)의 바텀 부분과 상기 제2층간절연막(130) 상에만 주로 증착된다. 본 발명에서는 상기 하부전극 물질층(134)과 TMO 물질층(136)의 증착이 상기 제2홀(132)의 바텀 부분에서만 주로 이루어지도록 공정 조건을 제어한다.
부연하면, 상기 IMP-PVD 방식은 증착하고자 하는 금속의 타겟(target)과 웨이퍼 사이에 고밀도 플라즈마를 형성해준 상태로, 즉, 고밀도 RF ring을 형성해준 상태로, 금속 타겟을 스퍼터링하면, 상기 금속 타겟으로부터 떨어져나온 금속 이온이 상기 고밀도 RF ring 바이어스(BIAS)에 의해 직진 방향으로만 웨이퍼에 입사되는 원리를 이용하는 증착 방식이다.
따라서, 하부전극 물질로서 Ti를, 그리고, TMO 물질로서 TiO2를 IMP-PVD 방식으로 증착하고자 한다면, 제2홀(132)을 포함한 제2층간절연막(130)이 형성된 반도체 기판(100)과 Ti 타겟(도시안됨) 사이에 고밀도 플라즈마를 발생시켜 RF ring을 형성해준 상태로 Ti 타겟을 스퍼터링하면, Ti 이온은 고밀도 RF ring BIAS에 의해 거의 직진 방향으로만 반도체 기판(100)으로 입사하게 되며, 이에 따라, 도시된 바와 같이, 상기 제2홀(132)의 바텀 부분과 제2층간절연막(130) 상에만 Ti막이 주로 증착된다. 또한, Ti를 증착하는 과정에서 제2홀(132)을 포함한 제2층간절연막(130)이 형성된 반도체 기판(100) 주위에 O2 가스를 주입해주면, 마찬가지로, 상기 제2홀(132)의 바텀 부분과 제2층간절연막(130) 상에는 TiO2막이 증착된다.
부연하면, 상기 IMP-PVD 방식은 증착하고자 하는 금속의 타겟(target)과 웨이퍼 사이에 고밀도 플라즈마를 형성해준 상태로, 즉, 고밀도 RF ring을 형성해준 상태로, 금속 타겟을 스퍼터링하면, 상기 금속 타겟으로부터 떨어져나온 금속 이온이 상기 고밀도 RF ring 바이어스(BIAS)에 의해 직진 방향으로만 웨이퍼에 입사되는 원리를 이용하는 증착 방식이다.
따라서, 하부전극 물질로서 Ti를, 그리고, TMO 물질로서 TiO2를 IMP-PVD 방식으로 증착하고자 한다면, 제2홀(132)을 포함한 제2층간절연막(130)이 형성된 반도체 기판(100)과 Ti 타겟(도시안됨) 사이에 고밀도 플라즈마를 발생시켜 RF ring을 형성해준 상태로 Ti 타겟을 스퍼터링하면, Ti 이온은 고밀도 RF ring BIAS에 의해 거의 직진 방향으로만 반도체 기판(100)으로 입사하게 되며, 이에 따라, 도시된 바와 같이, 상기 제2홀(132)의 바텀 부분과 제2층간절연막(130) 상에만 Ti막이 주로 증착된다. 또한, Ti를 증착하는 과정에서 제2홀(132)을 포함한 제2층간절연막(130)이 형성된 반도체 기판(100) 주위에 O2 가스를 주입해주면, 마찬가지로, 상기 제2홀(132)의 바텀 부분과 제2층간절연막(130) 상에는 TiO2막이 증착된다.
한편, 상기 상부전극 물질층(138)은 후속하는 CMP 공정을 고려해서 상기 제2 홀(132)을 완전히 매립시킬 수 있을 정도의 두께로 증착한다. 따라서, 상기 상부전극 물질층(138)은 상기 제2홀(132)의 바텀 부분에만 주로 증착되는 하부전극 물질층(134) 및 TMO 물질층(136)과는 달리 상기 제2홀(132) 내에 증착됨은 물론 제2층간절연막(130) 상에도 증착된다.
상기 하부전극 물질층(142) 및 상부전극 물질층(146)은 Ti, Ni, Al, Au, Ag, Pt, Cu 및 Cr 등을 증착하여 형성하며, 상기 TMO 물질층(144)은 MgO, ZnO, TiO2, NiO, SiO2, Nb2O5 및 HfO2 등의 이원화 금속 산화물로 형성하거나, PCMO 및 LCMO 등의 페로브스카이트(perovskite) 계열 물질로 형성한다.
도 1d를 참조하면, CMP 공정에 따라 상부전극 물질층 및 제2층간절연막(130)의 일정 두께를 제거하고, 이를 통해, 하부전극(135)과 TMO(137) 및 상부전극(139)의 적층 패턴(140)을 형성한다.
여기서, 본 발명의 실시예에서는 상기 하부전극(134a)과 TMO(136a) 및 상부전극(138a)의 적층 패턴(140)을 식각 공정이 아닌 증착 및 CMP 공정을 통해 형성하기 때문에 상기 상부전극(138a)과 TMO(136a)의 면적이 하부전극(134a)에 비해 감소되는 현상을 방지할 수 있다.
따라서, 본 발명은 상부전극(138a)과 TMO(136a) 사이의 계면 면적을 확보할 수 있으며, 특히, 소자의 크기가 감소되더라도 상기 상부전극(138a)과 TMO(136a) 사이의 계면 면적이 감소되는 현상을 방지할 수 있다. 그러므로, 본 발명은 제조 완료된 ReRAM 소자의 스위칭 특성을 확보할 수 있다.
도 1e를 참조하면, 하부전극과 TMO 및 상부전극의 적층 패턴(140)을 포함한 제2층간절연막(130) 상에 제3층간절연막(142)을 형성한 후, 상기 제3층간절연막(142) 내에 하부전극콘택(122)의 형성 공정과 동일한 공정 및 하부전극콘택(122)과 동일한 물질로 상부전극콘택(144)을 형성한다. 그리고나서, 상기 상부전극콘택(144)을 포함한 제3층간절연막(142) 상에, 예를 들어, 금속막을 증착한 후, 상기 금속막을 패터닝하여 일 방향으로 배열된 상부전극콘택들(144)과 연결되는 금속배선(152)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 일 실시예에 따른 ReRAM 소자의 제조를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 저항성 램 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
Claims (9)
- 하부전극콘택을 구비한 반도체 기판의 상부에 절연막을 형성하는 단계;상기 절연막을 식각하여 하부전극콘택을 노출시키는 홀을 형성하는 단계;상기 절연막의 바텀 부분에 선택적으로 하부전극 물질층과 TMO 물질층을 차례로 증착하는 단계;상기 하부전극 물질층 및 TMO 물질층이 형성된 홀을 완전 매립하도록 상기 홀 및 절연막 상에 상부전극 물질층을 증착하는 단계; 및상기 상부전극 물질층 및 절연막의 일정 두께를 제거해서 하부전극과 TMO 및 상부전극의 적층 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막을 형성하는 단계 전,상기 반도체 기판 상에 스위칭 소자를 형성하는 단계;상기 스위칭 소자의 상부에 상기 스위칭 소자와 전기적으로 연결되는 플러그를 형성하는 단계;상기 플러그 상에 금속 패드를 형성하는 단계; 및상기 금속 패드의 상부에 상기 금속 패드와 콘택되는 하부전극콘택을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
- 제 2 항에 있어서,상기 하부전극콘택은 80∼4000Å의 높이로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
- 제 1 항에 있어서,상기 홀은 5:1∼20:1의 에스펙트 비를 갖도록 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
- 제 1 항에 있어서,상기 하부전극 물질층 및 상부전극 물질층은 Ti, Ni, Al, Au, Ag, Pt, Cu 및 Cr 중 어느 하나로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
- 제 1 항에 있어서,상기 TMO 물질층은 MgO, ZnO, TiO2, NiO, SiO2, Nb2O5 및 HfO2 중 어느 하나의 이원화 금속 산화물로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
- 제 1 항에 있어서,상기 TMO 물질층은 PCMO 및 LCMO 중 어느 하나의 페로브스카이트(perovskite) 계열 물질로 형성하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
- 제 1 항에 있어서,상기 하부전극 물질층과 TMO 물질층 및 상부전극 물질층의 형성은 IMP-PVD 공정으로 수행하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
- 제 1 항에 있어서,상기 하부전극과 TMO 및 상부전극의 적층 패턴을 형성하는 단계 후,상기 적층 패턴의 상부에 상기 상부전극과 콘택되는 상부전극콘택을 형성하는 단계; 및상기 상부전극콘택 상에 금속배선을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 저항성 램 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080137336A KR101052875B1 (ko) | 2008-12-30 | 2008-12-30 | 저항성 램 소자의 제조방법 |
| US12/427,819 US7833898B2 (en) | 2008-12-30 | 2009-04-22 | Method for manufacturing resistance RAM device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080137336A KR101052875B1 (ko) | 2008-12-30 | 2008-12-30 | 저항성 램 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100078943A KR20100078943A (ko) | 2010-07-08 |
| KR101052875B1 true KR101052875B1 (ko) | 2011-07-29 |
Family
ID=42285440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080137336A KR101052875B1 (ko) | 2008-12-30 | 2008-12-30 | 저항성 램 소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7833898B2 (ko) |
| KR (1) | KR101052875B1 (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010245441A (ja) * | 2009-04-09 | 2010-10-28 | Toshiba Corp | 不揮発性記憶装置の製造方法 |
| TWI496146B (zh) * | 2011-09-23 | 2015-08-11 | Univ Nat Sun Yat Sen | 具氮化矽絕緣層之電阻式隨機存取記憶體構造 |
| TWI501234B (zh) * | 2011-09-23 | 2015-09-21 | Univ Nat Sun Yat Sen | 具二氧化矽絕緣層之電阻式隨機存取記憶體構造 |
| US9172036B2 (en) | 2013-11-22 | 2015-10-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Top electrode blocking layer for RRAM device |
| US9230647B2 (en) | 2013-12-27 | 2016-01-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal line connection for improved RRAM reliability, semiconductor arrangement comprising the same, and manufacture thereof |
| US9728719B2 (en) | 2014-04-25 | 2017-08-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Leakage resistant RRAM/MIM structure |
| US9871198B2 (en) * | 2015-08-13 | 2018-01-16 | Macronix International Co., Ltd. | Method for manufacturing a resistive random access memory device |
| WO2018004574A1 (en) * | 2016-06-29 | 2018-01-04 | Intel Corporation | Rram devices with amorphous bottom ballast layer |
| WO2018004562A1 (en) * | 2016-06-29 | 2018-01-04 | Intel Corporation | Approaches for fabricating self-aligned pedestals for rram devices and the resulting structures |
| WO2018004587A1 (en) * | 2016-06-30 | 2018-01-04 | Intel Corporation | Rram devices with two-dimensional thermal barrier layers |
| TWI681541B (zh) | 2016-10-19 | 2020-01-01 | 聯華電子股份有限公司 | 具記憶體結構之半導體元件及其製造方法 |
| US10115769B1 (en) * | 2017-06-13 | 2018-10-30 | Macronix International Co., Ltd. | Resistive random access memory device and method for manufacturing the same |
| US11289647B2 (en) * | 2017-10-19 | 2022-03-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Resistive random access memory device |
| KR20190122421A (ko) * | 2018-04-20 | 2019-10-30 | 삼성전자주식회사 | 반도체 소자 |
| US11856878B2 (en) | 2021-11-06 | 2023-12-26 | International Business Machines Corporation | High-density resistive random-access memory array with self-aligned bottom electrode contact |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070090814A (ko) * | 2006-03-02 | 2007-09-06 | 키몬다 아게 | 자기-정렬된 처리를 이용하여 제조된 상 변화 메모리 |
| KR20080010621A (ko) * | 2006-07-27 | 2008-01-31 | 삼성전자주식회사 | 폴리실리콘 패턴의 형성방법과 폴리실리콘 패턴을 포함한다층 교차점 저항성 메모리 소자 및 그의 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7433253B2 (en) * | 2002-12-20 | 2008-10-07 | Qimonda Ag | Integrated circuit, method of operating an integrated circuit, method of manufacturing an integrated circuit, memory module, stackable memory module |
| US7492635B2 (en) * | 2005-01-06 | 2009-02-17 | Samsung Electronics Co., Ltd. | NOR-type hybrid multi-bit non-volatile memory device and method of operating the same |
| US20080203469A1 (en) * | 2007-02-28 | 2008-08-28 | Qimonda Ag | Integrated circuit including an array of memory cells having dual gate transistors |
| US20090034355A1 (en) * | 2007-07-30 | 2009-02-05 | Qimonda Ag | Integrated circuit including memory cells with tunnel fet as selection transistor |
| US8665629B2 (en) * | 2007-09-28 | 2014-03-04 | Qimonda Ag | Condensed memory cell structure using a FinFET |
| US8063394B2 (en) * | 2008-10-08 | 2011-11-22 | Qimonda Ag | Integrated circuit |
-
2008
- 2008-12-30 KR KR1020080137336A patent/KR101052875B1/ko active IP Right Grant
-
2009
- 2009-04-22 US US12/427,819 patent/US7833898B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070090814A (ko) * | 2006-03-02 | 2007-09-06 | 키몬다 아게 | 자기-정렬된 처리를 이용하여 제조된 상 변화 메모리 |
| KR20080010621A (ko) * | 2006-07-27 | 2008-01-31 | 삼성전자주식회사 | 폴리실리콘 패턴의 형성방법과 폴리실리콘 패턴을 포함한다층 교차점 저항성 메모리 소자 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100167462A1 (en) | 2010-07-01 |
| US7833898B2 (en) | 2010-11-16 |
| KR20100078943A (ko) | 2010-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101052875B1 (ko) | 저항성 램 소자의 제조방법 | |
| US7667220B2 (en) | Multilevel-cell memory structures employing multi-memory with tungsten oxides and manufacturing method | |
| US7741669B2 (en) | Nonvolatile memory cells employing a transition metal oxide layers as a data storage material layer and methods of manufacturing the same | |
| US7911030B2 (en) | Resistive memory device and method of fabricating the same | |
| KR101851101B1 (ko) | 개선된 형성 전압 특성을 갖는 저항성 랜덤 액세스 메모리 (ｒｒａｍ) 및 이의 제조 방법 | |
| US8916847B2 (en) | Variable resistance memory device and method for fabricating the same | |
| CN104659050A (zh) | Rram器件的顶电极阻挡层 | |
| CN104766925A (zh) | 通过在HK HfO之前沉积Ti覆盖层改善RRAM的数据保持 | |
| CN104037187A (zh) | 具有双间隔件的一晶体管和一阻变随机存取存储器的结构 | |
| US8987695B2 (en) | Variable resistance memory device and method for fabricating the same | |
| WO2011090152A1 (ja) | 半導体装置及びその製造方法 | |
| JP5324724B2 (ja) | 不揮発性記憶装置の製造方法 | |
| KR101009334B1 (ko) | 저항성 메모리 소자 및 그 제조 방법 | |
| US20090302301A1 (en) | Resistance ram device having a carbon nano-tube and method for manufacturing the same | |
| KR20130126325A (ko) | 가변 저항 메모리 장치 및 그 제조 방법 | |
| CN111584711A (zh) | 一种rram器件及形成rram器件的方法 | |
| KR101133392B1 (ko) | 3차원 입체 구조를 가지는 비휘발성 메모리 | |
| WO2016203751A1 (ja) | 整流素子、スイッチング素子および整流素子の製造方法 | |
| US11778932B2 (en) | Resistive random access memory and manufacturing method thereof | |
| US20220158093A1 (en) | Memory devices and method of forming the same | |
| JP5939482B2 (ja) | 抵抗変化型メモリ素子およびその製造方法 | |
| KR102432689B1 (ko) | 다중층 선택 소자 및 그 제조 방법 | |
| CN112864185B (zh) | 电桥式随机存取存储器及其制造方法 | |
| CN112786780B (zh) | 电阻式随机存取存储器阵列及其制造方法 | |
| KR101007562B1 (ko) | 저항성 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140623 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150623 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160621 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170620 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180625 Year of fee payment: 8 |