KR20080037690A - 공핍가능한 콜렉터 컬럼을 가진 바이폴라 방법 및 구조 - Google Patents
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Abstract
본 발명의 따라서, 바이폴라 트랜지스터를 포함하는 집적회로를 구현하는 다양한 방법이 있다. 본 발명의 실시예에 따라서, 바이폴라 트랜지스터는, 기판과, 복수의 교호의 도핑 영역을 포함하는 콜렉터와, 여기서, 복수의 교호의 도핑 영역은 제 1 네트(net) 전도성부터 제 2 네트 전도성까지 수평 방향으로 교호하고, 그리고, 콜렉터와 전기가 통하는 콜렉터 접촉부를 포함한다. 또한, 바이폴라 트랜지스터는 콜렉터 아래에 있는 높게 도핑된 매설층과, 베이스 접촉부와 전기가 통하는 베이스와, 여기서 베이스는 제 2 네트 전도성의 형태로 도핑되고, 베이스는 복수의 교호의 도핑 영역의 일 부분에 걸쳐 있고, 베이스 내에 증착된 에미터를 포함하며, 그리고 에미터는 제 1 네트 전도성으로 도핑되고, 에미터 아래의 교호의 도핑 영역의 일 부분은 수평방향으로 약 3×1012㎝-2 미만의 농도로 도핑된다.
바이폴라 트랜지스터, 기판, 콜렉터, 콜렉터 접촉부, 매설층, 베이스, 에미터
Description
본 발명은 바이폴라 트랜지스터를 가진 집적회로에 관한 것이다. 특히, 본 발명은 초접합(super junction)을 포함하는 바이폴라 트랜지스터에 관한 것이다.
많은 바이폴라 트랜지스터는 요구된 콜렉터 저항(RCS)을 충족시키기 위해 설정된 크기를 가진다. RCS는 베이스와 매설된 층 사이에 콜렉터의 길이와 콜렉터 저항률에 비례한다. 이로써, RCS를 줄이기 위한 한 가지는 콜렉터 저항률과 콜렉터 길이 양자를 일반적으로 감소시키는 것이다.
도 1은, N+ 매설층(104) 위에 형성된 N-콜렉터(102)와, N-콜렉터(102)에 형성된 P 베이스(106) 및 N+ 싱커(sinker)(108)와, P 베이스(106)에 형성된 N+ 에미터(110) 및 P+ 베이스 접촉부(112)와, 그리고 N+ 싱커(108)에 형성된 N+ 콜렉터 접촉부(114)로 구성되는 종래의 NPN 바이폴라 트랜지스터(100)을 도시한 것이다. 종래의 바이폴라 트랜지스터에서, 콜렉터(102)는 전체에 동일한 전도성으로 도핑된다. 종래 바이폴라 트랜지스터(100)의 항복 전압(BVCEO 및 BVCBO) 양자는, N-콜렉터(102)의 저항률이 감소될 시 감소된다. N-콜렉터(102)의 길이가 항복(breakdown) 에서 콜렉터 공핍층 미만으로 감소될 시, 이러한 항복전압도 감소된다. 이로써, 트레이드 오프는, 주어진 크기의 바이폴라 트랜지스터에 대한 RCS와 항복 사이에 있다. 종래의 PNP 바이폴라 트랜지스터는 유사한 구조를 일반적으로 가지지만, 역전도성을 가진다.
주어진 콜렉터 도핑을 가진 트랜지스터의 항복을 증가시키기 위한 한가지 접근 방안은 접합형 전계 효과 트랜지스터(JFET)를 가진 콜렉터를 캐스케이드(cascade)하는 것이다. 그러나, JFET를 필요한 영역은 여러 경우에서 콜렉터 도핑을 감소시킴으로써 절약되는 영역보다 더 많은 영역이 소비될 수 있으므로, 다른 방법 및 구조가 요구된다.
그러므로, 종래 기술의 상술된 문제 및 이외의 문제를 극복하고, 개선된 RCS를 달성하면서 바이폴라 트랜지스터의 크기를 감소시키는 장치가 필요하다.
본 발명에 따르면, 바이폴라 트랜지스터를 포함하는 집적회로를 구현하는 다양한 방법이 있다. 본 발명의 실시예에 따라서, 바이폴라 트랜지스터는, 기판과, 복수의 교호의 도핑 영역을 포함하는 콜렉터와, 그리고 콜렉터와 전기가 통하는 콜렉터 접촉부를 포함하며, 여기서 복수의 교호의 도핑 영역은 제 1 네트(net) 전도성부터 제 2 네트 전도성까지 수평 방향으로 교호한다. 바이폴라 트랜지스터는, 콜렉터 아래에 있는 높게 도핑된 매설층과, 베이스 접촉부와 전기가 통하는 베이스와, 베이스 내에 증착된 에미터를 포함하며, 그리고 베이스는 제 2 네트 전도성의 형태로 도핑되고, 베이스는 복수의 교호의 도핑 영역의 일 부분에 걸쳐 있고, 그리고 에미터는 제 1 네트 전도성으로 도핑되고, 에미터 아래의 교호의 도핑 영역의 일 부분은 수평방향으로 3×1012㎝-2 미만의 농도로 도핑된다.
본 발명의 또 다른 실시예에서, 바이폴라 트랜지스터를 포함하는 또 다른 집적회로가 있다. 바이폴라 트랜지스터는 기판과, 기판에 형성되고 베이스와, 베이스 아래에 증착된 제 1 네트 전도성으로 도핑된 제 1 도핑영역과, 제 1 도핑 영역에 대향하는 측에 증착된 제 2 네트 전도성으로 도핑된 제 2 도핑 영역을 포함하는 콜렉터와, 콜렉터와 전기가 통하는 콜렉터 접촉부를 포함하며, 여기서 베이스는 제 2 네트 전도성의 형태로 도핑된다. 또한, 바이폴라 트랜지스터는, 제 1 도핑영역과 제 2 도핑 영역 아래에 매설되어 있는 더 높게 도핑된 층과, 베이스내에 증착된 제 1 네트 전도성으로 도핑된 에미터를 포함하며, 에미터 아래에 증착된 도핑 영역은, BVCEO 절대값 미만인 크기값을 역 바이어스 콜렉터 베이스에서 공핍된다.
본 발명의 또 다른 실시예에 따라서, 바이폴라 트랜지스터를 포함하는 집적회로를 형성하는 방법이 있다. 방법은, 기판 위에 장치층을 형성하는 단계와, 장치층에 제 1 매설영역을 형성하는 단계와, 그리고 장치층 위에, 제 1 네트 전도성으로 도핑된 제 1 층을 형성하는 단계를 포함한다. 또한 방법은, 제 1 층에 제 2 전도성 형태의 도펀트 물질을 사용하여 적어도 하나의 제 2 전도성의 형태 영역을 형성하는 단계와, 제 1 층에 베이스 영역을 형성하는 단계와, 그리고 베이스 영역의 일 부분에 에미터를 형성하는 단계를 포함하며, 여기서 적어도 하나의 제 2 전도성의 형태 영역은, 제 1 전도성 형태로 도핑된 적어도 하나의 영역에 의해 결합된다.
본 발명의 또 다른 실시예에 따라서, 바이폴라 트랜지스터를 구현하는 방법이 있다. 방법은, 기판 위에 장치층을 형성하는 단계와, 장치층 아래의 매설영역을 형성하는 단계와, 그리고 장치층 위에 장치층의 일 부분을 노출시키는 개구부를 포함하는 패턴화된 층을 형성하는 단계를 포함한다. 또한, 방법은, 제 1 전도성 형태의 도펀트를, 장치층에서 제 1 전도성 형태 도펀트의 컬럼을 형성하기 위해 장치층의 노출된 부분에 제공하는 단계와, 제 2 전도성 형태의 도펀트를, 장치층에서 진성 베이스를 형성하기 위해 장치층의 노출된 부분에 제공하는 단계와, 장치층의 노출된 일 부분과 접촉하는 에미터를 형성하는 단계와, 그리고 에미터와 접촉하는 에비터 접촉부를 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따라서, 바이폴라 트랜지스터를 구현하는 방법이 있다. 방법은, 기판 위에 장치층을 형성하는 단계와, 장치층 아래의 매설영역을 형성하는 단계와, 장치층 위에 장치층의 제 1 부분을 노출시키는 제 1 개구부를 포함하는 패턴화된 절연체를 형성하는 단계와, 제 1 전도성 형태의 도펀트를, 장치층에서 베이스를 형성하기 위해 장치층의 노출된 제 1 부분에 제공하는 단계와, 그리고 장치층의 노출된 제 1 부분 위에, 장치층의 제 1 부분의 영역을 노출시키는 제 2 개구부를 포함하는 패턴화된 베이스 절연체를 형성시키는 단계를 포함한다. 또한, 방법은, 제 2 전도성 형태의 도펀트를, 장치층에서 제 2 전도성 형태 도펀트의 컬럼을 형성하기 위해 장치층의 제 1 부분의 노출된 영역에 제공하는 단계와, 장치층의 제 1 부분의 노출된 영역의 일 부분을 접촉하는 에미터를 형성하는 단계와, 그리고 에미터 위에 에미터 접촉부를 형성하는 단계를 포함한다.
상술한 기재 및 다음의 상세한 설명 양자는 일례 및 설명만이고, 청구항에 따라서 본 발명에 국한되지 않음을 이해하여야 한다.
도 1은 종래의 NPN 바이폴라 트랜지스터 도면이다.
도 2는 초접합의 개략적인 도면이다.
도 3a는 본 발명의 다양한 실시예에 따라서, 초접합 구조를 포함하는 NPN 바이폴라 트랜지스터의 개략적인 도면이다.
도 3b은 본 발명의 다양한 실시예에 따라서, 초접합 구조를 포함하는 PNP 바이폴라 트랜지스터의 개략적인 도면이다.
도 4a-4e는 본 발명의 다양한 실시예에 따라서, 초접합 구조를 포함하는 NPN 및 PNP 바이폴라 트랜지스터를 포함하는 집적회로 장치를 형성하는 방법을 제시한 개략적인 도면이다.
도 5a-5i는 본 발명의 다양한 실시예에 따라서, 초접합 구조를 포함하는 PNP 2 중 다결정질 실리콘 바이폴라 트랜지스터 구조를 포함하는 집적회로 장치를 형성하는 방법을 제시한 개략적인 도면이다.
도 6a-6i는 본 발명의 다양한 실시예에 따라서, 초접합 구조를 포함하는 PNP 단일 다결정질 실리콘 바이폴라 트랜지스터 구조를 포함하는 집적회로 장치를 형성하는 방법을 제시한 개략적인 도면이다.
도 7은 종래의 콜렉터 구조와 비교하여 여기에서 상술된 초접합 구조를 사용 하여 달성된 일례의 콜렉터 저항을 나타내는 그래프이다.
도 8은 종래의 콜렉터 구조와 비교하여 여기에서 상술된 초접합 구조를 사용하여 달성된 일례의 콜렉터 저항을 나타내는 그래프이다.
도 9는 확상 단계 전에 초접합 구조에 대한 일례의 도펀트 프로파일을 제시한 도면이다.
도 10a-c은 확상 단계 후에 초접합 구조에 대한 일례의 도펀트 프로파일을 제시한 도면이다.
다음 설명에 있어서, 참조는 그에 대한 일부를 형성하는 첨부된 도면으로 구현되며, 그리고 본 발명이 실행될 수 있는 설명 특정 일례의 실시예의 방식으로 제시된다. 이러한 실시예는 당업자가 본 발명을 실행하기 위해 충분한 설명로 기술되고, 다른 실시예가 이용될 수 있고 본 발명의 기술영역으로부터 벗어남 없이 변형도 구현될 수 있음을 이해하여야 한다. 그러므로, 다음의 설명은 이에 국한되지 않는다.
본 발명의 기술 영역에서 설정된 다양한 범위 및 파라미터가 근사적인 것에도 불구하고, 특정 실시예에서 설정된 다양한 값은 가능한 한 정확하게 기재하였다. 그러나, 다양한 값은 해당 테스트 측정에서 발견된 기준 편차로부터 필요한 특정 오차를 본래적으로 포함한다. 게다가, 여기에 기재된 모든 범위는 그에 포함된 여러 및 모든 서브-범위를 포함함을 이해하여야 한다. 예를 들면, "10 미만"의 범위는 최소값 0과 최대값 10 사이(및 포함), 즉, 0 이상의 최소값과 10 이하의 최대 값, 예를 들면 1 내지 5의 여러 및 모든 서브-범위를 포함할 수 있다.
대표적인 본 실시예의 특정 실시예를 설명하기에 앞서, 초접합 구조를 설명한다. 다양한 실시예에 따라서, 도 2a, 2b 각각에서 도시된 바와 같이, 초접합 구조는 NPN 바이폴라 트랜지스터(200)와 PNP 바이폴라 트랜지스터(250)의 콜렉터-베이스 접합에서 형성될 수 있다. 일반적으로, 초접합 구조는, 주어진 항복전압에 대해 종래 장치의 동일 접합과 비교하여, PN 접합의 약하게 도핑된 측의 도핑이 증가되도록 하고, 약하게 도핑된 측의 길이가 감소되도록 하는 구조이다. 바이폴라 트랜지스터 장치에 있어서, 도 1의 종래 장치(100)에서 도시된바와 같이, 균일한 콜렉터 도핑은 도 2a 및 2b에 도시된 바와 같이, 대안적 P 및 N 도핑 컬럼으로 대체된다. 게다가, 컬럼의 도핑은 일치될 수 있다. 예를 들면, P 컬럼의 도핑에 대한 두께배는 N 컬림의 도핑에 대한 두께배와 동일할 수 있다.
컬럼의 두께는 판별될 수 있어, 접합이 역바이어스된 경우, 항복이 일어나기 전에 전제적으로 공핍된다. 초접합 컬럼 특성은 다음과 같이 표현된다.
여기서, tN=N 컬럼의 두께, ND=N 컬럼의 도핑, tp=P 컬럼의 두께, NA=N 컬럼의 도핑이고; 그리고
여기서, tmax = 컬럼의 최대 두께, Emax = 항복이 일어나기 전 최대 전계, ε = 실리콘 등의 기판 유전체 상수, N = 컬럼의 도핑 레벨이다.
공핍가능한 컬럼의 도핑이 공핍되기 때문에, 항복으로부터 분리되고, 상수 전계는 컬럼의 길이를 연장시킨다. 항복은 다음과 같다.
여기서, BV = 항복전압, ECrit = 항복용 주전계, I = 컬럼의 길이이다.
초접합의 공핍가능한 컬럼은, 동일한 항복전압의 종래 DMOS 구조에서보다 짧고 높게 도핑된 층을 가진 드레인 영역을 형성하기 위해 사용될 수 있다. 특히, 그것들은 주어진 영역에서 감소된 "온(on)" 저항을 제공한다.
초접합은 바이폴라 트랜지스터 장치의 Rcs를 감소시키기 위해 적용될 수도 있다. 게다가, 유사한 컬럼 구조는, 예를 들면, 장치가 동일한 웨이퍼에서 형성될 시, NPN 및 PNP 바이폴라 트랜지스터 장치 양자를 향상시키기 위해 사용될 수 있다.
도 2a를 참조하여, NPN 바이폴라 트랜지스터(200)의 개략적인 도시는, N+ 매설층(204) 위에 형성된 202로 칭하는 콜렉터와, 콜렉터(202)에 형성된 P 베이스(206) 및 선택적 N+ 싱커(208)와, P 베이스(206)에 형성된 N+ 에미터(210) 및 P+ 베이스 접촉부(212)와, 그리고 선택적 N+ 싱커(208)에서 형성된 N+ 콜렉터 접촉부(214)를 포함함을 제시한다. 콜렉터(202)의 도핑은 교호의 N 및 P로 도핑된 영역 이나 컬럼(203a-i)을 포함한다.
도 2b에서, PNP 바이폴라 트랜지스터(250)의 개략적인 도시는, P+ 매설층(254) 위에 형성된 252로 칭하는 콜렉터와, 콜렉터(252)에 형성된 N 베이스(256) 및 선택적 P+ 싱커(258)와, N 베이스(256)에 형성된 P+ 에미터(260) 및 N+ 베이스 접촉부(262)와, 그리고 선택적 P+ 싱커(208)에 형성된 콜렉터 접촉부(264)를 포함함을 제시한다. 콜렉터(252)의 도핑은 교호의 P 및 N 도핑된 영역이나 컬럼(253a-i)을 포함한다.
도 2a에서 도시된 바와 같이, 베이스(206) 아래에 있는 영역은 적어도 교호의 N 및 P 컬럼(203c-203f)을 포함한다. 유사하게 도 2b에서, 베이스(256) 아래에 있는 영역은 적어도 교호의 N 및 P 컬럼(253c-253f)을 포함한다.
N 및 P 컬럼을 형성하기 위한 단계는, PNP 바이폴라 트랜지스터 장치와 NPN 바이폴라 트랜지스터 장치가 유사할 수 있다. 예를 들면, NPN은 N+ 매설층(204) 등의 N+ 매설층 위에 형성될 수 있고, 그리고 PNP는 P+ 매설층(254) 등의 P+ 매설층 위에 형성될 수 있다. 또한, 콜렉터 접촉부(214)는 203h 등의 N 컬럼에서 형성될 수 있다. 대안적으로, 싱커(208) 등의 선택적 N+ 싱커는 컬럼(203g 및 203h) 등의 N 및/또는 P 컬럼을 통해 형성되어, 매설층은 장치면과 연결된다. PNP 콜렉터 접촉부는 전도 형태가 역으로 된 NPN과 유사한 방식으로 형성될 수 있다.
종래 초접합에서, P 및 N 컬럼의 집적화된 도핑은 일치화를 필요로 한다. 본 발명의 다양한 실시예에 따라서, 초접한 구조는, 요구된 BVCEO 를 충족시키기 위해 고안된 적어도 바이폴라에 대해서, RCS 향상을 유지하는 동시에 일치화 필요 조건을 완화시킴을 제공한다.
다양한 실시예에 따라서, 바이폴라 트랜지스터 장치는 에미터 아래에 위치한 제 1 전도성 형태의 적어도 하나의 공핍가능한 컬럼을 포함하는 초접합 구조를 포함함을 제공한다. 공핍가능한 컬럼은 대향하는 제 2 전도성 형태에 적어도 도핑된 하나의 컬럼에 인접하여 형성될 수 있다. 다양한 실시예에 따라서, 제 2 전도성 형태 컬럼은 공핍가능한 컬럼의 각 측에 인접하여 형성될 수 있다. 인접한 컬럼은 충분히 높게 도핑되어서, 이러한 컬럼은 역바이어스 중에 전체적으로 공핍되지 않는다.
예를 들면, 에미터 아래에 있는 컬럼은 BVCEO 절대값 미만인 크기를 가진 베이스와 콜렉터에 인가된 역바이어스 전압으로 공핍되기 위해 고안될 수 있다. 게다가, 종래 구조와 반대로, 여기에서 상술된 구조는 에미터 아래에 위치된 콜렉터 컬럼(N-형 컬럼 등)에 인접한 대향 전도성의 컬럼(P-형 컬럼 등)을 포함할 수 있다. 다양한 실시예에 따라서, 공핍층은, 콜렉터 베이스 접합이 역바이어스 될 시 P-형과 N-형 컬럼들 사이에서 수직 접합으로부터 퍼질 수 있다. N-형 컬럼의 두께 및 도핑은 N-형 컬럼이 전체적으로 공핍됨을 확보하기 위해 여기서 상술된 [수학식 1 및 2]를 사용하여 판별될 수 있다. 또한, 이는 수직접합으로부터 콜렉터의 전체 길이를 가로질러 유사한 공핍을 제공할 수 없는 종래의 구조와 반대적인 구조이다. 종래 구조는 베이스와 콜렉터 사이에서 수평 접합으로부터만 공핍될 수 있다. 그리 고 몇 실시예에서, 공핍가능한 컬럼은, BVCEO가 컬럼에서 일어나기 전에 전체적으로 공핍되기 위해 고안될 수 있다.
다양한 실시예에 따라서, 컬럼의 공핍 특성은 에미터 아래에 있는 컬럼의 ㄷ도핑을 제어함으로써 달성될 수 있다. 상술된 바와 같이, 제 2 전도성의 컬럼과 제 1 전도성으로 도핑된 에미터 아래에 있는 공핍가능한 컬럼은 에미터 아래에 있는 컬럼에 근접하여 형성될 수 있다. 다양한 실시예에 따라서, 제 2 전도성 형태 컬럼들 사이의 수평방향으로의 도핑은 약 3E12 atoms/㎠ 미만일 수 있다. 여러 경우에 있어서, 이 도핑은 약 1E12 atoms/㎠ 미만일 수 있다. 이 도핑은 적합한 Emax를 사용하여 상술된 tmax에 대한 [수학식 2]을 사용하여 유도될 수 있다. Emax가 항복전압의 기능을 서서히 감소시킬 수 있는 점이 주목된다. 그와 같이, 모든 전압에 대한 단일 해결책일 수는 없다.
본 발명의 다양한 실시예에 따라서, 컬럼의 길이는 주어진 항복전압을 제공하기 위해 제어될 수 있다. 예를 들면, 베이스와 매설층 사이의 에미터 아래에 공핍가능한 컬럼의 일반 길이는 BVCEO에 의해 판별될 수 있다. 이로써, 컬럼의 길이는 상술된 [수학식 3]을 사용하여 판별될 수 있다. 일례의 실시예에서, Ecrit는 2E5 V/㎝일 수 있다. Ecrit이 전압 증가에 따라 서서히 감소될 수 있어서, [수학식 3]으로부터 획득된 그 결과는 저 전압(예를 들면, 약 30V) 장치에 대한 최소 획득가능한 전압을 개략적으로 측정할 수 있다라는 점을 주목해야 한다. 그러나, 이 계산은 매 설층에 대한 베이스 길이를 판별하기 위해 일반적 가이드 선으로써 사용될 수 있다.
도 3a 및 3b는 여기서 기재된 바와 같이, 초접합 구조를 각각 가지는 NPN 및 PNP 바이폴라 트랜지스터 장치(300 및 350)를 도시한 것이다. 도 3a에서, NPN 바이폴라 트랜지스터(300)는, N+ 매설층(304) 위에 형성된 302로 칭하는 콜렉터와, 콜렉터(302)에 형성된 P 베이스(306) 및 선택적 N+ 싱커(308)와, P 베이스(306)에 형성된 N+ 에미터(310) 및 P+ 베이스 접촉부(312)와, 그리고 선택적 N+ 싱커(308)에서 형성된 N+ 콜렉터 접촉부(314)를 포함한다. NPN 바이폴라 트랜지스터(300)는 교호의 P 및 N이 도핑된 영역 또는 컬럼(303a-e 표시)을 포함할 수도 있다. 게다가, NPN 바이폴라 트랜지스터(300)는, 단일 N-형 컬럼이 고려될 수 있는 교호의 N과 N+ 영역(303 e-g)을 포함한다.
도 3b에서, PNP 바이폴라 트랜지스터(350)는, P+ 매설층(354) 위에 형성된 352로 칭하는 콜렉터와, 콜렉터(352)에 형성된 N 베이스(356) 및 선택적 P+ 싱커(358)와, N 베이스(356)에 형성된 P+ 에미터(360) 및 N+ 베이스 접촉부(362)와, 그리고 선택적 P+ 싱커(308)에 형성된 콜렉터 접촉부(364)를 포함한다. PNP 바이폴라 트랜지스터(350)는, 교호의 N 및 P가 도핑된 영역 또는 컬럼(353a-e 표시)을 포함할 수도 있다.
다양한 실시예에 따라서, NPN 바이폴라 트랜지스터(300) 및 PNP 바이폴라 트랜지스터(350)는 각 에미터(310 및 360) 아래에 공핍가능한 컬럼(303c 및 353b) 각각을 포함한다. 공핍가능한 컬럼(303c 및 353b)은, 전체적으로 공핍되지 않은 303b 및 303d와, 353a 및 353c 등에 대향하는 전도성 형태의 컬럼에 의해 2 개의 측에 연결된다. 이는 전체적으로 공핍되는 교호의 P와 N 컬럼 모두를 가질 수 있는 종래의 초접합 구조와 반대인 구조이다. 게다가, 여기서 상술된 본 발명의 실시예는 종래 장치보다 컬럼이 적게 든다.
다양한 실시예에 따라서, 도 3a 및 도 3b에서 도시된 컬럼을 구현하기 위해 사용된 층은, 도 1에서 도시된 바와 같이, 적은 BVCEO를 가지고 집적회로의 다른 영역에 형성된 종래의 구조 바이폴라 장치의 콜렉터를 구현하기 위해 사용될 수 있다. 이로써, 2개의 다른 항복전압을 가진 바이폴라 장치의 2개의 세트를 구현하는 공통 처리 단계를 사용할 수 있다. 초접합 구조의 컬럼 중 하나는 에미터에 자체-정렬되는 초접합 구조를 포함하는 다중의 바이폴라 트랜지스터 장치를 가지는 집적회로 장치는 고려될 수 있다. 집적회로 장치 등을 형성하는 예시는 도 4a-4e에서 도시된다. 또한, 2중 폴리 결정질의 실리콘("폴리 실리콘" 또는 "폴리") 바이폴라 트랜지스터 구조를 형성하는 방법은 도 5a-5i에서 제시되고, 그리고 단일 폴리 트랜지스터 구조를 형성하는 방법은 도 6a-6i에서 도시된다. 바이폴라 트랜지스터는 에미터에 자체 정렬된 초접합 구조의 공핍가능한 컬럼을 포함할 수 있다. 게다가, 여기서 몇몇 기재된 바와 같이, 바이폴라 트랜지스터 장치를 구현하는 다양한 방법은, 다중 에픽택셜 콜렉터 층 증착의 사용없이, 콜렉터 컬럼을 형성하기 위해 다양한 에너지로 다중 이온 주입의 사용을 포함한다.
상술된 바와 같이, 동일한 집적 회로에 대해 초접합 구조를 포함하는 NPN 및 PNP 바이폴라 트랜지스터 장치를 형성하는 방법의 제시는 도 4a-4e에서 도시된다. 도 4a에서, N-형 에픽택셜 층 등의 장치층(410)은 기판(415) 위에 형성될 수 있다. 다양한 실시예에 따라서, 장치층(410)은 약 2 ㎛ 내지 약 15 ㎛의 범위에서 두께를 가질 수 있다. 기판(415)은 실리콘 등의 반도체 웨이퍼(417)와 결합 산화물(419)을 포함한다. 다양한 실시예에 따라서, 장치층(410)은 취급하기 용이하도록 결합 산화물(419)을 반도체 웨이퍼(417)에 결합될 수 있다.
도 4b에서, 높게 도핑된 N+ 및 P+ 매설 영역(422 및 424)은 장치층(410)에 형성될 수 있다. 다양한 실시예에 따라서, 높게 도핑된 N+ 매설 영역(422)은 마스크함으로써, 그리고 N-형 이온을 장치층(410)의 일 부분내에 이온 주입함으로써 형성될 수 있다. 유사하게, 높기 도핑된 P+ 매설 영역(424)은 마스크함으로써, 그리고 P-형 이온을 장치층(410)의 또 다른 부분에 이온 주입함으로써 형성될 수 있다. 높게 도핑된 N+ 매설 영역(422)은 NPN 장치용 매설 영역으로서 역할을 할 수 있고, 그리고 높게 도핑된 P+ 매설 영역(424)은 PNP 장치용 매설 영역으로서 역할할 수 있다. 다양한 실시예에 따라서, N+ 매설 영역(422)은, 약 70 KeV 내지 약 130 KeV의 에너지와, 약 8E14 ions/㎠ 내지 약 3E15 ions/㎠의 도즈(dose)로 인(또는 다른 N-형 도펀트)을 주입하여 구현될 수 있다. 실시예를 더 보면, N+ 매설 영역(422)은 약 100 KeV의 에너지와, 약 1E15 ions/㎠의 도즈로 인(또는 다른 N-형 도펀트)을 주입하여 구현될 수 있다. 다양한 실시예에 따라서, P+ 매설 영역(424)은 약 20 KeV 내지 약 40 KeV의 에너지와, 약 8E14 ions/㎠ 내지 약 3E15 ions/㎠의 도즈로 BF2(또는 또 다른 P-형 도펀트)를 주입하여 구현될 수 있다. 실시예를 더 보면, P+ 매설 영역(424)은 약 30 KeV의 에너지와, 약 1E15 ions/㎠의 도즈로 BF2(또는 또 다른 P-형 도펀트)를 주입하여 구현될 수 있다. 여러 실시예에 따라서, 매설 영역(422 및 424)은 확산처리를 사용하여 형성될 수 있다.
도 4c에서 도시된 바와 같이, 제 1 에픽택셜 층(430)은 장치층(410) 위에 형성된다. 다양한 실시예에 따라서, 제 1 에픽택셜 층(430)은 도핑된 N-형일 수 있다. 다음으로, 제 1 에픽택셜 층(430)은 마스크되고 콜렉터를 형성할 수 있는 도펀트로 주입된다. 예를 들면, 제 1 에픽택셜 층(430)이 도핑된 N-형일 경우, P-형 이온(434)이, 매설 영역(422) 위에 있는 제 1 에픽택셜 층(430)의 영역(435 및 436)으로 주입되도록, 제시된 마스크 층(432) 등과 함께 제 1 에픽택셜 층(430)은 마스크될 수 있다. 마스크 층(432)은, 제 1 에픽택셜 층(430)이 도핑된 N-형일 경우, P-형 이온(434)이, 매설 영역(424) 위에 있는 제 1 에픽택셜 층(430)의 하나의 영역(437)에 주입되도록 정해질 수도 있다. 다양한 실시예에 따라서, 붕소 등의 P-형 이온은 약 150 KeV 내지 약 220 KeV의 에너지와, 약 1E12 ions/㎠ 내지 약 1E13 ions/㎠의 도즈로 주입될 수 있다. 실시예를 더 보면, 붕소 등의 P-형 이온은 약 180 KeV의 에너지와, 약 5E12 ion/㎠의 도즈로 주입될 수 있다. 다양한 실시예에 따라서, 이온이 확산된 후에 원하는 항복전압에 필요한 적당한 도핑을 제공하도록 도즈는 선택될 수 있다.
도 4d에 도시된 바와 같이, 제 2 에픽택셜 층(440)은 제 1 에픽택셜 층(430) 위에 형성될 수 있다. 다양한 실시예에 따라서, 제 2 에픽택셜 층(440)은 도핑된 N-형일 수 있다. 제 1 에픽택셜 층(430) 및 제 2 에픽택셜 층(440)의 부분은, NPN 및 PNP 바이폴라 트랜지스터 각각에서 콜렉터(448) 및 콜렉터(449)가 일반적으로 될 수 있는 영역을 형성한다. 다음으로, 집적회로(400)는, 영역(435, 436, 및 437)으로 주입된 도펀트(434)가 NPN 콜렉터(448)의 P-형 컬럼(445, 446)을 확산하고 형성하도록, 그리고 PNP 콜렉터(449)의 P-형 컬럼(447)을 형성하도록 가열될 수 있다. 다양한 실시예에 따라서, NPN 콜렉터(448) 도핑은 약 1E15 ions/㎠ 내지 약 5E16 ions/㎠일 수 있다. 약 70V의 BVCEO에 대해, 약 2E15 ions/㎠의 도핑이 사용될 수 있다. 또한, 약 70V의 BVCEO를 가진 장치에 대해, 컬럼(445 및 446)은 약 5 마이크론의 길이와, 약 8 마이크론의 두께를 가질 수 있다. 게다가, 여기서 상술한 바와 같이, [수학식 1 및 2]은 원하는 항복전압에 대해 길이 및 두께를 설정하여 사용될 수 있다. 또한, 에미터 아래에 있는 컬럼의 두께는 그 위에 있는 에미터의 유사한 면적보다 더 클 수 있어서, 에미터 전체는 실질적으로 전도성 형태 등의 콜렉터 컬럼 위에 있다. 다양한 실시예에 따라서, PNP 콜렉터(449) 도핑은 약 1E15 ions/㎠ 내지 약 1E17 ions/㎠ 일 수 있고, 그리고 여러 실시예에 있어서, 약 4E15 ions/㎠ 일 수 있다. 또한 약 70V의 BVCEO를 가진 장치에 대해, 컬럼(447)은 4 마이크론의 길이와 약 4 마이크론의 두께를 가질 수 있다. 게다가, 여기서 상술한 바와 같이, [수학식 1 및 2]은 원하는 항복전압용 길이 및 두께를 설정하여 사용될 수 있다. 또한, 에미터 아래에 있는 컬럼의 두께는 그 위에 있는 에미터의 유사한 면 적보다 클 수 있어서, 에미터 전체는 실질적으로 전도성 형태 등의 콜렉터 위에 놓일 수 있다.
다양한 실시예에 따라서, 트랜지스터의 N-형 컬럼은 2 개의 N-형 에픽택셜 층(430 및 440)으로부터 형성될 수 있다. 또한, P-형 컬럼은 에픽택셜 층(430 및 440)내의 P-형 주입으로부터 형성될 수 있다. 게다가, P-형 주입은 N+ 및 P+ 매설 영역(422 및 424) 아래로, 그리고 그것이 증착된 후에 그 다음 N 에픽택셜 층(440)을 통하여 위로 각각 확산된다. 도면은 NPN 콜렉터(448)에 형성된 2 개의 컬럼과, PNP 콜렉터(449)에 형성된 1 개의 컬럼을 도시하면서, 보다 많은 컬럼이 형성될 수 있음을 이해하여야 한다. 게다가 상술된 절차는 다시간을 걸쳐 실행될 수 있다.
도 4e에서 도시된 바와 같이, P-형 베이스(450)는 NPN 콜렉터(448)에서 형성되고, 그리고 N-형 베이스(460)는 PNP 콜렉터(449)에서 형성된다. 베이스(450)를 형성하기 위해, 표면은 제 1 마스크(미도시)에 의해 마스크될 수 있고, 그리고 P-형 이온은 P-형 베이스(450)를 형성하기 위해 주입될 수 있다. 유사하게, 표면은 제 1 마스크 또는 제 2 마스크(미도시) 중 어느 하나에 의해 마스크될 수 있고, N-형 이온은 N-형 베이스(460)를 형성하기 위해 주입될 수 있다. 다음으로, N-형 에미터(470)는 P-형 베이스(450)에서 형성될 수 있고, P-형 에미터(480)는 N-형 베이스(460)에서 형성될 수 있다. 이로써, 공핍가능한 컬럼인 N 컬럼은 에미터(470) 아래에서 직접적으로 형성된다. 유사하게, 공핍가능한 컬럼인 P 컬럼은 에미터(480) 아래에서 직접적으로 형성된다.
다양한 실시예에 따라서, 집적회로는 당업자가 주지한 절차에 따라서 계속 진행될 수 있다. 예를 들면, 레벨간 유전체 층(interlevel dielectric layer)은 형성될 수 있고, 접촉홀은 패턴화될 수 있고, 그리고 다양한 구성재는 필요에 따라 전기적으로 접촉될 수 있다. 게다가, 도 1의 종래 장치 등의 이외의 NPN 및 PNP 바이폴라 장치는 동일한 집적회로 위에 형성될 수 있다. 이는 다른 항복전압을 가진 바이폴라 트랜지스터가 동일한 장치 위에 형성되도록 하게 한다.
다양한 실시예에 따라서, 초접합 구조를 가지는 2 중 폴리 트랜지스터 구조가 제공된다. 여기에 기재된 바와 같이 초접합 구조를 가지는 콜렉터를 포함한 2 중 폴리 트랜지스터 구조는 형성될 수 있다. 몇몇 선택은 콜렉터 주입을 마스크하기 위해 존재한다. 다양한 실시예에 따라서, 초접합 구조의 컬럼은 베이스 폴리의 개구부를 통해 구현된 다른 에너지로 일련의 주입으로 형성될 수 있다. 예를 들면, 개구부는 베이스 폴리를 통하여 에미터 영역에 노출되어 형성되고, 콜렉터는 개구부를 통하여 주입된다. 베이스 폴리의 외측 가장자리는 포토레지스터 마스크를 사용하여 다음 단계에서 패턴화될 수 있다. 대안적으로, 베이스 폴리는 패턴을 남기기 위해 단일 마스크로 패턴화되어 산화물의 상부층(overlying layer)이 충분히 두꺼워서, 높은 에너지로 주입된 이온을 아일랜드(island)에 이르는 것으로부터 막을 수 있다. 포토레지스트는 에미터를 노출시키기 위해 큰 크기를 가진 개구부로 패턴화될 수 있어서, 베이스 폴리 적층의 가장자리는 에미터 개구부의 주변 주위에 노출된다. 그 후 주입은 콜렉터를 형성할 수 있다. 또한, 2 중 폴리 트랜지스터 구조의 콜렉터는 베이스 폴리 후와 포토레지스터 제거 전에 이온 주입을 사용하여 형성될 수 있다. 이 경우에 있어서, 필드 산화물은 원하지 않는 영역에서 콜렉터 주입 을 막기 위해 충분한 두께를 가져야한다.
2 중 폴리 트랜지스터(500)를 형성하는 일례의 방법은 예를 들면, 도 5a-i에서 도시된다. 도 5a-i는 PNP 바이폴라 트랜지스터를 형성하면서, NPN 바이폴라 트랜지스터가 도핑 설계를 역으로 함으로써 유사하게 형성될 수 있음을 이해하여야 한다. 도 5a를 참조하면, 집적회로(500)는 P+ 매설층(502)과, P+ 매설층(502) 위에 형성된 N-형 에픽택셜 층(504)(장치층이라고도 칭함)을 포함한다. N-형 에픽택셜 층(504)은 결과적 바이폴라 트랜지스터의 N-형 콜렉터 컬럼을 형성한다. P+ 싱커 주입(505)은 P-형 이온을 N-형 에픽택셜 층(504)으로 주입함으로써 형성될 수도 있다. 다양한 실시예에 따라서, P+ 싱커 주입은 붕소 등일 수 있으며, 그리고 약 30 KeV 내지 약 70 KeV의 에너지와 약 8E14 ions/㎠ 내지 약 5E15 ions/㎠의 도즈로 주입될 수 있다. 실시예를 더 보면, P+ 싱커 주입은 약 50 KeV의 에너지와 약 2E15 ion/㎠의 도즈로 주입될 수 있다.
도 5b에서, 필드 산화물(508)은 형성되고, 그리고 P+ 싱커(505) 주입은 에픽택셜 층(504)으로 확산되어서, 매설층(502)과 접촉되는 P+ 싱커(506)를 형성한다. 필드 산화물(508)은 형성되어서, P+ 싱커(506)와 장치 영역을 형성할 수 있는 에픽택셜 층(504)의 일 부분(510)을 노출시킨다. 다양한 실시예에 따라서, 필드 산화물(508)은 LOCOS 등의 국부 산화 산화물일 수 있거나 좁은 트렌치(trench) 격리 산화물(STI)일 수 있다. 그러나, 다른 필드 산화물 기술도 고려될 수 있다는 점을 이해하여야 한다.
도 5c는 베이스 접촉부(512)로서 작용하는 패턴화된 제 1 폴리를 도시한 것 으로서, 베이스 접촉부(512)는 패턴화된 산화물(514)과 패턴화된 포토레지스트(516)을 사용하여 패턴화된다. 베이스 접촉부(512)는 홀(518)(개구부라고도 칭함)을 통하여 에픽택셜 층(504)을 노출시키기위해 패턴화될 수 있다. P-형 이온은 홀(518)을 통하여 에픽택셜 층(504)으로 주입될 수 있다. 다양한 실시예에 따라서, P-형 이온은 1 MeV의 에너지와 1.4 E12 ㎝-2의 도즈; 750 KeV의 에너지와 1.4 E12 ㎝-2의 도즈; 500 KeV의 에너지와 1.4 E12 ㎝-2의 도즈; 300 KeV의 에너지와 1.0 E12 ㎝-2의 도즈; 140 KeV의 에너지와 1.2 E12 ㎝-2의 도즈; 그리고 30 KeV의 에너지와6.2 E11 ㎝-2의 도즈로 주입될 수 있다. 도 5d에서 도시된 바와 같이, 패턴화된 포토레지스트(516)는 제거될 수 있고, 그리고 장치(500)는 주입된 P-형 이온을 확산시키기 위해 가열될 수 있어서 에픽택셜 층(504)의 컬럼(520)을 형성할 수 있다. 이로써, 컬럼(520)은 네트(net) P-형 전도성으로 도핑되는 에픽택셜 층(504)(콜렉터라고도 칭함)의 영역일 수 있다. 게다가, 컬럼(520)은 매설층(502)을 접촉시키도록 에픽택셜 층(504)의 두께에 걸쳐 있다.
도 5e에서 도시된 바와 같이, N-형 진성 베이스(522)는 마스크로서 베이스 접촉부(512)와 패턴화된 산화물(514)을 사용하여 N-형 이온을 주입함으로써 형성될 수 있다. 다음으로, 진성 베이스 주입은 베이스 접촉부(512)에 의해 접촉된 진성 베이스(522)를 형성하도록 열처리화(anneal)될 수 있다. 이로써, 진성 베이스(522)는 에픽택셜 층(504)의 표면부에서 형성될 수 있다.
도 5f는 스페이서(524)가 홀의 측벽 상에 형성된 후의 장치(500)를 도시한 것이다. 스페이서(526)는 베이스 접촉부(512)의 측과 패턴화된 산화물(514) 상에 형성될 수도 있다. 스페이서(524 및 526)는 장치(500) 위에 증착된 절연층을 에칭시킴으로써 형성될 수 있다. 다양한 실시예에 따라서, 스페이서는 산화물, 질화물, 또는 질산화물, 또는 그 조합을 포함할 수 있다. 예를 들면, 스페이서는 실리콘 산화물을 포함할 수 있다. 대안적으로, 스페이서는 얇은 실리콘 산화물 위에 증착된 질화물인 층과 진성베이스(522)를 접촉하는 실리콘 산화물의 얇은 층 (예를 들면, < 약 100 Å)을 포함할 수 있다.
다음으로, 폴리 실리콘 등의 전도 물질의 층은 장치(500) 위에 증착될 수 있다. 그 후 도 5g에 도시된 바와 같이, 전도 물질은 에미터 접촉부(528)로서 작용하는 제 2 폴리를 형성하기 위해 패턴화될 수 있고 측벽 스페이서(524) 사이에서 증작될 수 있다. 게다가, 전도 물질은 P+ 싱커(506) 위에 콜렉터 접촉부(530)를 형성시키기 위해 패턴화될 수 있다. 다양한 실시예에 따라서, 에미터(532)는 에미터 접촉부 아래의 홀(518)에 의해 노출된 에픽택셜 층(504)의 일 부분에서 형성될 수 있다. 예를 들면, 에미터(532)는 스페이서(526) 사이에서 노출된 에픽택셜 층(504)의 일 부분에서 형성될 수 있다. 이로써, 에미터(532)는 에픽택셜 층(504)을 접촉한다. 여러 실시예에 따라서, 에미터(532)는, 에미터 접촉부(528)를 형성하는 전도 물질로부터 진성 베이스(522)로 도펀트를 확산함으로써 형성될 수 있다. 다른 실시예에서, 에미터(532)는 도펀트를 진성 베이스(522)로 이온 주입함으로써 형성될 수 있다. 이로써, 에미터(532)는 콜렉터 컬럼(520) 위에 자체 정렬되기 위해 형성될 수 있다.
도 5h에서, 레벨간 유전체(ILD)(532)는 베이스 접촉부(512)와, 에미터 접촉부(528)와, 그리고 콜렉터 접촉부(530)의 부분을 노출시키는 창을 형성하기 위해 증착 및 패턴화가 될 수 있다. ILD는 산화물일 수 있다. 도 5i에 도시된 바와 같이, 금속층은 ILD(532) 위에 증착 및 패턴화될 수 있어서, 패턴화된 창을 통하여 베이스 접촉부 금속(534)과, 에미터 접촉부 금속(536)과, 그리고 콜렉터 접촉부 금속(538)을 형성한다. 다양한 실시예에 따라서, 금속층은, 당업자가 주지하는 바와 같이, 알루미늄, 티탄늄, 또는 다른 접촉부 금속을 포함한다.
단일 폴리 트랜지스터 구조의 경우에서, 베이스 폴리를 통한 개구부는 에미터 영역 및 그 아래 자체 정렬된 초접합 컬럼을 정하기 위해 사용될 수 있다.
도 6a-i는 단일 폴리 PNP 바이폴라 트랜지스터(600)에서 초접합 구조를 가지는 집적회로를 형성하는 방법을 도시한 것이다. 도 6a-i는 PNP 바이폴라 트랜지스터를 도시하지만, 도핑 설계를 역으로 함으로써 NPN 바이폴라 트랜지스터도 유사하게 형성될 수 있음을 이해하여야 한다. 도 6a를 참조하면, 트랜지스터(600)는 P+ 매설층(602)과 P+ 매설층(602) 위에 형성된 N-형 에픽택셜 층(604)(장치층이라고도 칭함)을 포함한다. N-형 에픽택셜 층(604)의 부분은 결과적 바이폴라 트랜지스터의 N-형 콜렉터 컬럼을 형성한다. P+ 싱커 주입(605)은 N-형 에픽택셜 층(604)으로 P-형 이온을 주입함으로서 형성될 수도 있다. 다양한 실시예에 따라서, 붕소(또는 또 다른 P-형 도펀트)는, 약 30 KeV 내지 약 100 KeV의 에너지와 약 8E14 ions/㎠ 내지 약 4E15 ion/㎠의 도즈로 주입될 수 있다. 실시예를 더 보면, 붕소(또는 또 다 른 P-형 도펀트)는 약 50 KeV의 에너지와 2E15 ions/㎠의 도즈로 주입될 수 있다.
도 6b에서, 필드 산화물(608) 등의 절연체는 성장되고, 그리고 P+ 싱커(605) 주입은 매설층(602)을 접촉하는 P+ 싱커(606)를 형성하기 위해 에픽택셜 층(604)으로 확산된다. 다양한 실시예에 따라서, 필드 산화물(608)은 LOCOS 등의 국부 산화 산화물일 수 있거나 좁은 트렌치 격리 산화물(STI)일 수 있다. 그러나, 다른 필드 산화물 기술도 고려될 수 있다는 점을 이해하여야 한다.
도 6c에서, 필드 산화물(608)은 장치 영역을 형성할 수 있는 에픽택셜 층(604)의 일 부분(610)을 노출시키도록 홀(개구부라고도 칭함)을 형성시키기 위해 패턴화된다. 또한, 도 6c는 에픽택셜 층(604)의 노출된 부분내의 N-형 베이스 주입(611)의 결과를 도시한 도면이다. 다양한 실시예에 따라서, 인(또는 또 다른 N-형 도펀트)은 약 30 KeV 내지 약 100 KeV의 에너지와, 약 2E13 ions/㎠ 내지 약 5E14 ion/㎠의 도즈로 주입될 수 있다. 실시예를 더 보면, 인(또는 또 다른 N-형 도펀트)은 약 50 KeV의 에너지와 약 5E13 ions/㎠ 내지 약 2E14 ions/㎠의 도즈로 주입될 수 있다.
도 6d에서, N-형 베이스 주입(611)은 N-형 베이스(612)를 형성하기 위해 확산된다. 베이스 산화물(614)은 N-형 베이스(612) 위에 성장될 수도 있다. 도 6e에서 도시된 바와 같이, 베이스 산화물(614)을 통한 개구부(616)는, 장치층의 영역을 노출시키기위해 패턴화된 포토레지스트(618)를 사용하여 형성된다. 도 6f에서, P-형 콜렉터 컬럼(620)은 개구부(616)를 형성하기 위해 형성된 마스크로 형성될 수 있다. P-형 이온은 개구부를 통하여 주입될 수 있어서, 콜렉터 컬럼(620)은 개구 부(616)로 자체 정렬된다. 다양한 실시예에 따라서, P-형 주입은, 1 MeV의 에너지와 1.4 E12 ㎝-2의 도즈; 750 KeV의 에너지와 1.4 E12 ㎝-2의 도즈; 500 KeV의 에너지와 1.4 E12 ㎝-2의 도즈; 300 KeV의 에너지와 1.0 E12 ㎝-2의 도즈; 140 KeV의 에너지와 1.2 E12 ㎝-2의 도즈; 그리고 30 KeV의 에너지와 6.2 E11 ㎝-2의 도즈로 붕소(또는 또 다른 P-형 도펀트)가 구현될 수 있다. 게다가, 콜렉터 컬럼(620)은 매설층(602)을 접촉시키기 위해 에픽택셜 층(604)의 두께에 걸쳐 있다.
그 후, 도 6g에 도시된 바와 같이, 높게 도핑된 에미터 폴리(622)는 개구부(616) 위에 형성될 수 있어서, 에미터 영역은 에미터 폴리가 베이스(612)와 접촉하는 영역을 정하는 개구부(616)에 의해 정해지게 된다. 이 시점의 공정에서, 콜렉터 컬럼(620)은 포토레지스트(618)가 제거된 후, 적절하게 확산 및 활성화될 수 있다. 다양한 실시예에 따라서, 콜렉터는 에미터 폴리를 증착하기 전에 확산될 수 있다. 도 6h는 도펀트가 베이스 접촉부 영역(624)을 형성하기 위해 베이스로 확산되도록 하는 패턴화된 홀(622)을 도시한 것이다. 도 6h에서, 강하게 도핑된 에미터 폴리(622)로부터의 도펀트는, 콜렉터 컬럼(620) 위에 위치 및 자체 정렬된 에미터(626)를 형성하기 위해 확산될 수 있다.
도 6i는 베이스 접촉 영역(624)을 노출시키는 트렌치를 가지는 패턴화된 ILD(632)를 도시한 것이다. ILD는 에미터 폴리(622) 위에 증착될 수 있다. 도 6i에 도시된 바와 같이, 금속층은 ILD(632) 위에 증착될 수 있고, 패턴화될 수 있어서, 패턴화된 트렌치를 통해 베이스 접촉부 금속(634)과, 에미터 접촉부 금속(636)과, 그리고 콜렉터 접촉부 금속(638)을 형성시킨다. 양한 실시예에 따라서, 금속층은 당업자가 주지하는 바와 같이, 알루미늄, 티타늄, 또는 다른 접촉부 금속을 포함할 수 있다.
다양한 실시예에 따라서, 에미터 아래에 있는 컬럼의 부분이 전체적으로 공핍되는 경우, VCB의 절대값은 BVCEO의 절대값 미만이다. 이는 PNP 장치에 있어서 VCB 및 BVCEO 양자가 음이며, 또한 NPN 장치에 있어서 그 양자는 양인 것은 참일 수 있다. NPN 장치의 다양한 실시예에 따라서, 공핍하는 영역은, 에미터 아래의 콜렉터가 형성되는 에픽택셜 층의 컬럼일 수 있다. 게다가, 다양한 실시예에 따라서, 에미터 아래에 있는 컬럼은 장치가 어떻게 형성되든지 간에 공핍하는 컬럼일 수 있다.
공핍가능한 컬럼으로 구형된 장치의 콜렉터-베이스 캐패시턴스는 종래 장치 것과는 다르다. 예를 들면, 그것이 초기에 더 높을 수 있다. 이는 콜럼의 더 높은 도핑과 증가된 접합영역의 결과일 수 있다. 그러나, 컬럼이 전체적으로 공핍되는 경우, 콜렉터-베이스 캐패시턴스는 급격하게 떨어질 수 있다.
다양한 실시예에 따라서, 여기에 상술된 바와 같이, 에미터 아래의 공핍가능한 컬럼으로 구현된 장치는, NPN 장치에 있어서 적어도 69 V의 BVCEO를 가질 수 있으며, 약 83의 HFE를 가질 수 있으며, 그리고 PNP 장치에 있어서, 적어도 82 V의 BVCEO를 가질 수 있으며, 약 101의 HFE를 가질 수 있다. HFE는 전류 게인의 측정값으로서, 일반적으로 에미터 전압에 대해 특정 콜렉터에서 콜렉터 전류 대 베이스 전류의 비율로서 설명될 수 있다. 이는, 에미터 아래의 공핍가능한 컬럼없이 동일하게 도핑된 층으로 구현된 종래의 PNP 장치에 대한 40V와, 종래의 NPN 장치에 대한 37V의 BVCEO와는 반대이다. 게다가, 이러한 신료 장치는 에미터 영역과 유사하게 구현된 장치보다 1.5㏀ 등의 낮은 RCS를 가질 수 있다.
종래의 콜렉터 구조의 콜렉터 저항(사선으로 표시된 실선으로 도시)과 비교하여 여기에서 기재된 초접합 구조를 사용하여 달성된 일례의 콜렉터 저항(실선으로 도시)은 도 7 및 8에서 도시된다. 이 도면에서, NPN 콜렉터 도핑은 약 2E15 atoms ㎝-3이고, 콜럼 길이는 약 5 마이크론이고, 그리고 컬럼 두께는 약 8 마이크론이다. PNP 콜렉터 도핑 약 4E15 atoms ㎝-3이고, 콜럼 길이는 약 4 마이크론이고, 그리고 콜럼 두께는 약 4 마이크론이다.
다양한 실시예에 따라서, 본 발명의 장치는 에미터 아래의 공핍가능한 콜렉터 컬럼을 포함하고, 장치는 종래 장치의 BVCEO의 2 배 정도를 달성할 수 있다. 게다가, 에미터 아래의 공핍가능한 콜렉터 컬럼을 포함하는 본 발명의 NPN 장치는 종래 장치보다 약 3배 낮은 RCS를 달성할 수 있다. 또한, 에미터 아래의 공핍가능한 콜렉터 컬럼을 포함하는 본 발명의 PNP 장치는 종래 장치보다 약 30% 미만인 RCS를 달성할 수 있다.
일례의 실시예를 더 보면, 여기에서 기재된 초접합 구조를 포함하는 PNP 바이폴라 트랜지스터는 약 30 V의 항복을 가질 수 있다. 이 일례에서, 에미터 아래의 컬럼은, 베이스가 형성되기 이전에 약 2.3 ㎛가 길 수 있다. 초접합의 컬럼은 예를 들면, 다음의 파라미터: 1 MeV의 에너지와, 1.4 E12 ㎝-2의 도즈; 750 KeV의 에너지와, 1.4 E12 ㎝-2의 도즈; 500 KeV의 에너지와, 1.4 E12 ㎝-2의 도즈; 300 KeV의 에너지와, 1.0 E12 ㎝-2의 도즈; 140 KeV의 에너지와, 1.2 E12 ㎝-2; 및 30 KeV의 에너지와, 6.2 E11 ㎝-2의 도즈로 6 개의 붕소 주입을 사용하여 형성될 수 있다. 게다가, 이 일례의 실시예에서, 이온은 약 5.0 E15 ㎝-3의 농도로 도핑된 약 3 ㎛ 두께의 N-형 에픽택셜 층으로 주입될 수 있다. 에픽택셜 층은, 약 2.0 E17 ㎝-3의 농도로 도핑된 매설층 위에 형성될 수 있다. 매설층의 도펀트는 예를 들면 붕소일 수 있다. 또한, 초접합 컬럼 주입은 1.0 ㎛ 넓은 마스크 개구부를 통해 구현될 수 있고, 도펀트는 예를 들면, 약 15분 동안 1200 ℃에서 확산될 수 있다. 확산이 일어나기 전의 일례의 도펀트 프로파일은 도 9에서 도시되고, 그리고 확산이 일어난 후의 일례의 도펀트 프로파일은 도 10a-c에서 도시된다.
본 발명이 하나 이상의 이행에 관하여 설명하였지만, 대안 및/도는 변형은 첨부된 청구항의 기술영역 및 요지로부터 벗어남없이 설명되기 위해 구현될 수 있다. 게다가, 본 발명의 특정 예가 여러 이행 중 단지 하나에 관하여 개시되었지만, 그러한 특징은 다른 이행의 하나 이상의 다른 특징으로 조합될 수 있고, 주어진 또 는 특정 기능에 대,해서도 기대할 수 있으며, 그리고 그에 대한 이점이 있을 수 있다. 또한, "포함한", "포함하다", "가지는", "가지다", "지닌" 또는 그에 대한 변형의 용어는 상세한 설명 및 청구항에서 사용되는 범위에 대해서, 그러한 용어는 "포함하는" 용어와 유사한 방식으로 포함됨을 의미한다.
본 발명의 다른 실시예는 여기에서 기재된 본 발명의 명세서 및 관행을 고려하여 당업자로부터 명백할 것이다. 명세서 및 일례는 다음 청구항에 의해 나타난 본 발명의 기술 영역 및 요지로 일례만으로서 고려됨을 의미한다.
Claims (40)
- 바이폴라 트랜지스터를 포함한 집적회로로서:기판;복수의 교호의 도핑 영역을 포함하는 콜렉터;상기 콜렉터와 전기가 통하는 콜렉터 접촉부;상기 콜렉터 아래에 있는 높게 도핑된 매설층;베이스 접촉부와 전기가 통하는 베이스; 및상기 베이스 내에 증착된 에미터를 포함하며, 그리고복수의 교호의 상기 도핑 영역은 제 1 네트(net) 전도성부터 제 2 네트 전도성까지 수평 방향으로 교호하고,상기 베이스는 제 2 네트 전도성의 형태로 도핑되고, 상기 베이스는 복수의 교호의 상기 도핑 영역의 일 부분에 걸쳐 있고, 그리고상기 에미터는 제 1 네트 전도성으로 도핑되고, 상기 에미터 아래의 교호의 상기 도핑 영역의 일 부분은 수평방향으로 3×1012㎝-2 미만의 농도로 도핑됨을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 1 항에 있어서,상기 에미터 아래의 교호의 상기 도핑 영역의 일 부분은 수평 방향으로 2× 1012㎝-2 미만의 농도로 도핑됨을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 1 항에 있어서,상기 에미터 아래에 증착된 교호의 상기 도핑 영역의 일 부분은 상기 제 1 네트 전도성의 형태로 도핑됨을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 3 항에 있어서,상기 에미터 아래에 증착된 상기 도핑 영역의 폭은 상기 에미터의 폭과 동일함을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 3 항에 있어서,상기 에미터 아래에 증착된 상기 도핑 영역은 상기 베이스로부터 더 높게 도핑된 상기 매설층까지 확장됨을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 5 항에 있어서,상기 베이스로부터 상기 매설층까지 정해짐에 따라, 상기 에미터 아래의 교 호의 상기 도핑 영역의 길이는 BVCEO/Ecrit에 의해 정해지게 됨을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 1 항에 있어서,상기 콜렉터 접촉부와 전기가 통하고, 더 높게 도핑된 상기 매설층과 전기가 통하는 전기 싱커(sinker)를 더 포함함을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 3 항에 있어서,상기 에미터 아래에 증착된 상기 도핑 영역에 근접하여 증착된 적어도 하나의 제 2 도핑 영역을 더 포함하며, 그리고적어도 하나의 상기 제 2 도핑 영역은 제 2 네트 전도성의 형태로 도핑됨을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 8 항에 있어서,상기 에미터 아래에 증착된 상기 도핑 영역은, BVCEO 절대값 미만인 크기의 콜렉터 베이스 전압을 역바이어스에서 공핍함을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 8 항에 있어서,상기 에미터 아래에 증착된 상기 도핑 영역에 근접하여 증착된 상기 제 2 도핑 영역은, BVCEO 미만인 콜렉터 전압을 역바이어스 하에 공핍함을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 1 항에 있어서,제 2 바이폴라 트랜지스터를 더 포함하고, 상기 바이폴라 트랜지스터는 상기 제 2 바이폴라 트랜지스터보다 큰 항복 전압을 가짐을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 8 항에 있어서,상기 에미터 아래에 증착된 상기 도핑 영역에 근접하여 증착된 상기 제 2 도핑 영역은, BVCEO 항복전압의 크기 미만인 콜렉터 베이스 전압의 크기에서 전체적으로 공핍되지 않음을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 1 항에 있어서,상기 에미터 아래의 상기 도핑 영역을 가로지르는 전체 길이는 3E12 ions/㎝2 미만의 값을 가짐을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 1 항에 있어서,상기 에미터 아래의 상기 도핑 영역의 일 부분은 상기 에미터와 자체 정렬됨을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 바이폴라 트랜지스터를 포함한 집적회로로서:기판;상기 기판에 형성된 베이스;상기 베이스 아래에 증착된 제 1 네트 전도성으로 도핑된 제 1 도핑영역과,상기 제 1 도핑 영역에 대향하는 측에 증착된 제 2 네트 전도성으로 도핑된 제 2 도핑 영역을 포함하는 콜렉터;상기 콜렉터와 전기가 통하는 콜렉터 접촉부;상기 제 1 도핑영역과 상기 제 2 도핑 영역 아래에 매설되어 있는 더 높게 도핑된 층; 및상기 베이스내에 증착된 제 1 네트 전도성으로 도핑된 에미터를 포함하며, 그리고상기 베이스는 제 2 네트 전도성의 형태로 도핑되고, 상기 에미터 아래에 증착된 도핑 영역은, BVCEO 절대값 미만인 크기값을 역 바이어스 콜렉터 베이스에서 공핍됨을 특징으로 바이폴라 트랜지스터를 포함한 집적회로.
- 제 15 항에 있어서,상기 제 1 도핑 영역에 근접하여 증착된 상기 제 2 도핑 영역은, 콜렉터 대 베이스 접합의 역 바이어스 하에 전체적으로 공핍되지 않음을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 15 항에 있어서,상기 바이폴라 트랜지스터는 적어도 69 볼트의 BVCEO를 포함하는 NPN 바이폴라 트랜지스터임을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 15 항에 있어서,상기 바이폴라 트랜지스터는 적어도 82 볼트의 BVCEO를 포함하는 PNP 바이폴라 트랜지스터임을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 15 항에 있어서,상기 바이폴라 트랜지스터는 NPN 바이폴라 트랜지스터이고, 그리고 상기 콜렉터는 적어도 2 × 1015 atoms/㎤로 도핑됨을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 15 항에 있어서,상기 바이폴라 트랜지스터는 NPN 바이폴라 트랜지스터이고, 그리고 상기 제 1 도핑 영역은 4 ㎛ 내지 6 ㎛ 의 길이를 가지고, 그리고 상기 제 1 도핑 영역은 7 ㎛ 내지 9 ㎛ 의 폭을 가짐을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 15 항에 있어서,상기 바이폴라 트랜지스터는 PNP 바이폴라 트랜지스터이고, 그리고 상기 콜렉터는 적어도 4 × 1015 atoms/㎤로 도핑됨을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 15 항에 있어서,상기 바이폴라 트랜지스터는 PNP 바이폴라 트랜지스터이고, 그리고 상기 제 1 도핑 영역은 3 ㎛ 내지 5 ㎛ 의 길이를 가지고, 그리고 상기 제 1 도핑 영역은 3 ㎛ 내지 5 ㎛ 의 폭을 가짐을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 18 항에 있어서,적어도 82 볼트의 BVCEO를 포함하는 PNP 바이폴라 트랜지스터를 더 포함함을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 제 15 항에 있어서,상기 에미터 아래에 증착된 도핑 영역은 상기 에미터에 자체 정렬됨을 특징으로 하는 바이폴라 트랜지스터를 포함한 집적회로.
- 바이폴라 트랜지스터를 포함한 집적회로를 형성하는 방법으로서, 상기 방법은:기판 위에 장치층을 형성하는 단계;상기 장치층에, 제 1 매설영역을 형성하는 단계;상기 장치층 위에, 제 1 네트 전도성으로 도핑된 제 1 층을 형성하는 단계;상기 제 1 층에, 제 2 전도성 형태의 도펀트 물질을 사용하여 적어도 하나의 제 2 전도성의 형태 영역을 형성하는 단계;상기 제 1 층에 베이스 영역을 형성하는 단계; 및상기 베이스 영역의 일 부분에 에미터를 형성하는 단계를 포함하며, 그리고적어도 하나의 상기 제 2 전도성의 형태 영역은, 제 1 전도성 형태로 도핑된 적어도 하나의 영역에 의해 결합됨을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 에미터는 적어도 하나의 상기 제 2 전도성의 형태 영역 중 하나의 위에 형성됨을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 에미터는 적어도 하나의 상기 제 1 전도성 형태의 영역 중 하나 위에 형성됨을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 장치층에 제 2 매설 영역을 형성하는 단계를 더 포함하며, 그리고상기 제 1 매설 영역은 제 1 네트 전도성으로 도핑되고, 그리고 상기 제 2 매설 영역은 제 2 네트 전도성으로 도핑되고, 그리고 NPN 바이폴라 트랜지스터는 상기 제 1 매설 영역을 사용하여 형성되고, 그리고 PNP 바이폴라 트랜지스터는 상기 제 2 매설 영역을 사용하여 형성됨을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 에미터 위에 형성되는 영역은, 상기 에미터의 폭과 동일한 폭을 포함함을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 에미터 위에 형성되는 영역에 근접한 영역은, 콜렉터 베이스 접합의 역 바이어스 하에서 전체적으로 공핍되지 않음을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 에미터 위에 형성되는 영역은, VCB 절대값이 BVCEO 절대값 미만일 경우, 전체적으로 공핍됨을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 바이폴라 트랜지스터는 적어도 69 볼트의 BVCEO를 포함하는 NPN 바이폴라 트랜지스터임을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 바이폴라 트랜지스터는 적어도 82 볼트의 BVCEO를 포함하는 PNP 바이폴라 트랜지스터임을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 바이폴라 트랜지스터는 NPN 바이폴라 트랜지스터이고, 그리고 상기 제 1층은 적어도 2 × 1015 atoms/㎤로 도핑됨을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 바이폴라 트랜지스터는 NPN 바이폴라 트랜지스터이고, 그리고제 1 에픽택셜 층으로부터 상기 제 2 전도성 형태의 도펀트 물질의 일 부분 을 상기 제 1 매설 영역으로 확산시킴으로써 형성된 적어도 하나의 상기 제 2 전도성의 형태 영역은 4 ㎛ 내지 6 ㎛ 의 길이를 가지고, 그리고 상기 제 1 전도성 형태로 도핑된 영역은 7 ㎛ 내지 9 ㎛ 의 폭을 가짐을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 바이폴라 트랜지스터는 PNP 바이폴라 트랜지스터이고, 그리고 적어도 하나의 상기 제 2 전도성의 형태 영역은 적어도 4 × 1015 atoms/㎤로 도핑됨을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,상기 바이폴라 트랜지스터는 PNP 바이폴라 트랜지스터이고, 그리고 상기 제 1 전도성 형태로 도핑된 적어도 하나의 영역은 3 ㎛ 내지 5 ㎛ 의 길이를 가지고, 그리고 상기 제 1 전도성 형태로 도핑된 적어도 하나의 영역은 3 ㎛ 내지 5 ㎛ 의 폭을 가짐을 특징으로 하는 집적회로의 형성방법.
- 제 25 항에 있어서,제 2 바이폴라 트랜지스터를 형성하는 단계를 더 포함하며, 그리고상기 바이폴라 트랜지스터는 상기 제 2 바이폴라 트랜지스터의 항복 전압보 다 큰 항복 전압을 가짐을 특징으로 하는 집적회로의 형성방법.
- 바이폴라 트랜지스터를 구현하는 방법으로서, 상기 방법은:기판 위에 장치층을 형성하는 단계;상기 장치층 아래의 매설영역을 형성하는 단계;상기 장치층 위에, 상기 장치층의 일 부분을 노출시키는 개구부를 포함하는 패턴화된 층을 형성하는 단계;제 1 전도성 형태의 도펀트를, 상기 장치층에서 제 1 전도성 형태 도펀트의 컬럼을 형성하기 위해 상기 장치층의 노출된 부분에 제공하는 단계;제 2 전도성 형태의 도펀트를, 상기 장치층에서 진성 베이스를 형성하기 위해 상기 장치층의 노출된 부분에 제공하는 단계;상기 장치층의 노출된 부분과 접촉하는 에미터를 형성하는 단계; 및상기 에미터와 접촉하는 에비터 접촉부를 형성하는 단계를 포함함을 특징으로 바이폴라 트랜지스터 구현 방법.
- 바이폴라 트랜지스터를 구현하는 방법으로서, 상기 방법은:기판 위에 장치층을 형성하는 단계;상기 장치층 아래의 매설영역을 형성하는 단계;상기 장치층 위에, 상기 장치층의 제 1 부분을 노출시키는 제 1 개구부를 포함하는 패턴화된 절연체를 형성하는 단계;제 1 전도성 형태의 도펀트를, 상기 장치층에서 베이스를 형성하기 위해 상기 장치층의 노출된 상기 제 1 부분에 제공하는 단계;상기 장치층의 노출된 상기 제 1 부분 위에, 상기 장치층의 상기 제 1 부분의 영역을 노출시키는 제 2 개구부를 포함하는 패턴화된 베이스 절연체를 형성시키는 단계;제 2 전도성 형태의 도펀트를, 상기 장치층에서 제 2 전도성 형태 도펀트의 컬럼을 형성하기 위해 상기 장치층의 상기 제 1 부분의 노출된 영역에 제공하는 단계;상기 장치층의 상기 제 1 부분의 노출된 영역의 일 부분을 접촉하는 에미터를 형성하는 단계; 및상기 에미터 위에 에미터 접촉부를 형성하는 단계를 포함함을 특징으로 하는바이폴라 트랜지스터 구현 방법.
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