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KR20070080830A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Publication number
KR20070080830A
KR20070080830A KR1020070011969A KR20070011969A KR20070080830A KR 20070080830 A KR20070080830 A KR 20070080830A KR 1020070011969 A KR1020070011969 A KR 1020070011969A KR 20070011969 A KR20070011969 A KR 20070011969A KR 20070080830 A KR20070080830 A KR 20070080830A
Authority
KR
South Korea
Prior art keywords
region
scribe
alignment
pattern
semiconductor
Prior art date
Application number
KR1020070011969A
Other languages
English (en)
Inventor
신야 스즈키
토시아키 사와다
마사토시 이와사키
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20070080830A publication Critical patent/KR20070080830A/ko

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Abstract

[과제]
얼라인먼트 정밀도의 향상과 반도체장치의 제조단가 저감을 동시에 가능하게 한다.
[해결 수단]
나중에 각각 반도체칩이 되는 반도체 웨이퍼의 복수의 반도체칩영역(2)에 각각 반도체 집적회로를 형성하고 나서, 복수의 반도체칩영역(2) 사이의 스크라이브 영역(3)에서 반도체 웨이퍼를 절단하고, 반도체장치를 제조한다. 반도체칩영역(2)은, 긴 변(4)과 짧은 변(5)을 갖는 장방형상(長方形狀)이며, 스크라이브 영역(3)은, 짧은 변(5)에 접하는 제1 스크라이브 영역3a와, 긴 변(4)에 접하는 제2 스크라이브 영역3b을 갖는다. 제2 스크라이브 영역3b의 폭은 제1 스크라이브 영역3a의 폭보다도 작다. 포토리소그래피 공정에서는, X방향 및 Y방향의 2방향의 얼라인먼트를 하기 위한 제1 및 제2 얼라인먼트 패턴13a,13b이 모두 제1 스크라이브 영역3a에 형성되며, 제2 스크라이브 영역3b에는 형성되지 않는다.
얼라인먼트 패턴, 스크라이브 영역, 포토리소그래피

Description

반도체장치의 제조방법{A method of manufacturing a semiconductor device}
도1은, 본 발명의 1 실시형태인 반도체장치의 제조공정을 나타내는 제조 프로세스 흐름도이다.
도2는, 본 발명의 1 실시형태의 반도체장치의 제조공정 중에 있어서의 반도체 웨이퍼의 개념적인 평면도이다.
도3은, 본 발명의 1 실시형태의 반도체장치의 제조공정 중에 있어서의 반도체 웨이퍼의 요부 평면도이다.
도4는, 얼라인먼트 패턴을 형성한 영역 근방을 확대한 반도체 웨이퍼의 요부 평면도이다.
도5는, 본 발명의 1 실시형태의 반도체장치의 제조공정 중에 있어서의 요부 단면도이다.
도6은, 도5에 계속되는 반도체장치의 제조공정 중에 있어서의 요부 단면도이다.
도7은, 포토리소그래피 공정의 노광공정에서 1샷(shot)으로 노광되는 영역을 나타내는 평면도이다.
도8은, 비교예의 반도체장치의 제조공정 중에 있어서의 반도체 웨이퍼의 요부 평면도이다.
도9은, 비교예의 반도체장치의 제조공정 중에 있어서의 반도체 웨이퍼의 요부 평면도이다.
도10은, 반도체 웨이퍼의 다이싱공정을 나타내는 제조 프로세스 플로우도이다.
도11은, 반도체 웨이퍼의 다이싱공정의 설명도이다.
도12는, 반도체 웨이퍼의 다이싱공정의 설명도이다.
도13은, 반도체 웨이퍼의 다이싱공정의 설명도이다.
도14은, 반도체 웨이퍼의 다이싱공정의 설명도이다.
도15는, 반도체 웨이퍼의 다이싱공정의 설명도이다.
도16은, 반도체칩을 LCD패널에 설치한 상태를 나타내는 평면도이다.
도17은, 반도체칩을 LCD패널에 설치한 상태를 나타내는 요부 단면도이다.
도18은, 본 발명의 다른 실시형태의 반도체장치의 제조공정 중에 있어서의 반도체 웨이퍼의 요부 평면도이다.
도19는, 얼라인먼트 패턴을 형성한 영역 근방을 확대한 반도체 웨이퍼의 요부 평면도이다.
도20은, 본 발명의 다른 실시형태의 반도체장치의 제조공정 중에 있어서의 반도체 웨이퍼의 요부 평면도이다.
도21, 본 발명의 다른 실시형태의 반도체장치의 제조공정 중에 있어서의 반도체 웨이퍼의 요부 평면도이다.
[부호의 설명]
1 반도체 웨이퍼
1b 이면(裏面)
2 반도체칩영역
3 스크라이브 영역
3a 제1 스크라이브 영역
3b 제2 스크라이브 영역
4 긴 변
5 짧은 변
6 반도체소자형성 영역
7 보호막
8 패드 전극
12 반도체칩
13a 제1 얼라인먼트 패턴
13b 제2 얼라인먼트 패턴
14a,14b 패턴
21 얼라인먼트 패턴
22 금속층 패턴
23 블레이드
24 홈(溝)
25 블레이드
31 LCD패널
32 유리기판
33 LCD부
34 ACF
35 전극
36 FPC
36a 베이스 필름
36b 도체 패턴
38 외부 단자
39 칩 부품
51 TEG패턴
103a 제1 스크라이브 영역
103b 제2 스크라이브 영역
113a 제1 얼라인먼트 패턴
113b 제2 얼라인먼트 패턴
D1,D2,D3 치수
T1,T2 두께
W1,W2,W3,W4 폭
본 발명은, 반도체장치의 제조방법에 관한 것으로, 특히, 반도체 웨이퍼에 포토리소그래피 공정 등을 이용해서 반도체집적회로를 형성하고 나서 스크라이브 영역에서 반도체 웨이퍼를 절단하는 반도체장치의 제조기술에 유효하게 적용할 수 있는 기술에 관한 것이다.
반도체 웨이퍼에 격자모양으로 늘어선 복수의 반도체칩영역에 각각 반도체집적회로를 형성하고, 반도체 웨이퍼의 각 반도체칩영역 사이의 스크라이브 영역에서 반도체 웨이퍼를 절단함으로써, 각각 개별화된 반도체칩영역으로 이루어지는 반도체칩이 제조된다. 특개소 63-250119호 공보(특허문헌1)에는, 반도체 웨이퍼 위로 매트릭스모양으로 배열된 복수의 직사각형의 반도체칩과 상기 복수의 반도체칩을 매트릭스 모양으로 구분하고 있는 스크라이브 라인을 갖는 반도체장치에 있어서, 이웃하는 상기 반도체칩의 긴 변 간의 스크라이브 라인 폭에 비교해서 이웃하는 상기 반도체칩의 짧은 변 간의 스크라이브 라인 폭이 크고, 동시에 상기 짧은 변간의 스크라이브 라인 위로 얼라인먼트용 패턴 및 TEG가 배치되는 기술이 기재되어 있다.
특개 2001-250800호 공보(특허문헌2)에는, 반도체 웨이퍼에 있어서의 스크라이브 라인에 따라, 우선, 반도체 웨이퍼 상의 테스트 패턴의 폭보다도 두꺼운 날 두께를 갖는 절단 날을 이용해서 오목 홈(凹溝)을 형성하고, 다음에, 이 오목 홈 내를, 얇은 날두께를 갖는 절단 날에 의해 절단 홈을 따라, 절단하는 기술이 기재되어 있다.
[특허문헌1]
특개소 63-250119호 공보
[특허문헌2]
특개 2001-250800호 공보
[발명이 해결하려고 하는 과제]
본 발명자의 검토에 의하면, 다음과 같은 것을 알게 됐다.
반도체 웨이퍼의 복수의 반도체칩영역에 반도체집적회로를 형성하기 위해서는, 복수의 포토리소그래피 공정이 행하여진다. 포토리소그래피 공정의 중의 노광(露光)공정에서는, 포토마스크(레티클-reticle)의 패턴을 축소해서 반도체 웨이퍼의 주면(主面)에 투영함으로써 포토마스크의 패턴에 대응하는 회로패턴이 반도체 웨이퍼상의 포토레지스트막에 인화된다. 스텝퍼(stepper)를 이용할 경우는, 1샷(shot)의 노광에서, 포토마스크의 패턴을 1개의 단위로서 반도체 웨이퍼에 투영·노광하고, 이것을 반도체 웨이퍼를 스텝하면서 반복하고, 복수 샷으로 반도체 웨이퍼의 주면 전체를 노광한다.
각 포토리소그래피 공정의 노광공정에서는, 이미 반도체 웨이퍼의 주면에 형성되어 있는 패턴에, 그 다음으로 형성해야 할 패턴을 정확하게 포개 맞추는 얼라인먼트의 조작을 하고, 그것에 의해서 형성되는 포토레지스트 패턴의 어긋남을 방지할 필요가 있다.
이 때문에, 각 포토리소그래피 공정에서, 반도체칩영역 사이의 스크라이브 영역에 얼라인먼트 패턴을 형성해 두고, 이 얼라인먼트 패턴을, 다음 포토리소그래피 공정의 노광공정 얼라인먼트에 이용함으로써 반도체칩영역 내의 패턴에, 포토마스크의 패턴을 정확하게 포갤 수 있고, 형성되는 포토레지스트 패턴의 어긋남을 방지 할 수가 있다.
최근, 반도체장치의 미세화나 고집적화가 진행되고, 노광공정의 얼라인먼트 정밀도를 높이는 것이 요구되고 있어, 노광공정의 얼라인먼트에, 서로 직교하는 2방향의 얼라인먼트를 행하는 것이 바람직하며, 이로 인해, 얼라인먼트 정밀도를 향상하고, 반도체장치의 미세화나 고집적화에 유리해지며, 또한, 반도체장치의 제조수율을 향상할 수 있다. 이 때문에, 2방향의 얼라인먼트를 위한 2종류의 얼라인먼트 패턴을 스크라이브 영역에 형성하는 것이 바람직하다.
한편, 반도체장치의 제조 단가를 저감하기 위해서는, 1매의 반도체 웨이퍼로부터 취득할 수 있는 반도체칩의 수를 증대시키는 것이 요구된다. 스크라이브 영역은, 반도체칩자체로서는 불필요한 영역이므로, 스크라이브 영역의 폭을 축소하면, 1매의 반도체 웨이퍼로부터 취득할 수 있는 반도체칩의 수를 증대시킬 수 있다. 그렇지만, 얼라인먼트 패턴을 형성하기 위해서 스크라이브 영역의 폭을 크게하면, 반도체 웨이퍼로부터의 반도체칩의 취득수가 감소하고, 반도체장치의 제조 단가가 증대해버린다.
본 발명의 목적은, 얼라인먼트 정밀도의 향상과, 반도체장치의 제조 단가 저감의 양립이 가능하게 되는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
[과제를 해결하기 위한 수단]
본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.
본 발명은, 포토리소그래피 공정에서 이용하는 얼라인먼트 패턴에 2종류의 얼라인먼트 패턴을 이용하고, 그것들 2종류의 얼라인먼트 패턴을 모두 제1 방향으로 연장하는 제1 스크라이브 영역에 형성하고, 제1 방향에 교차하는 제2 방향으로 연장하는 제2 스크라이브 영역에는 형성하지 않는 것이다.
또한, 본 발명은, 포토리소그래피 공정에서 2방향의 얼라인먼트를 하고, 2방향의 얼라인먼트를 행하기 위한 2종류의 얼라인먼트 패턴을 모두 제1 방향으로 연장하는 제1 스크라이브 영역에 형성하고, 제1 방향에 교차하는 제2 방향으로 연장하는 제2 스크라이브 영역에는 형성하지 않는 것이다.
[발명을 실시하기 위한 최선의 형태]
이하의 실시형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태에 분할해서 설명하지만, 특별히 명시했을 경우를 제외하고, 그것들은 서로 무관계한 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시형태에 있어서, 요소의 수(數)등 (개수, 수치, 양, 범위 등을 포함한다)을 언급할 경우, 특별히 명시했을 경우 및 원리적으로 분명히 특정한 수에 한정될 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하이여도 좋다. 더욱이, 이하의 실시형태에 있어서, 그 구성 요소(요소스텝 등도 포함한다)는, 특별히 명시했을 경우 및 원리적으로 명백히 필수라고 생각될 경우 등을 제외하고, 반드시 필수가 아닌 것은 말할 필요도 없다. 마찬가지로, 이하의 실시형태에 있어서, 구성 요소 등의 형상, 위치관계 등을 언급할 때는, 특별히 명시했을 경우 및 원리적으로 명백히 필수라고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기수치 및 범위에 관해서도 마찬가지이다.
이하, 본 발명의 실시형태를 도면에 근거해서 상세히 설명한다. 또, 실시형태를 설명하기 위한 전체도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 또한, 이하의 실시형태에서는, 특별히 필요한 때 이외는 동일 또는 같은 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시형태에서 이용하는 도면에 있어서는, 단면도이여도 도면을 보기 쉽게 하기 위해서 해칭(hatching)을 생략할 경우도 있다. 또한, 평면도이여도 도면을 보기 쉽게 하기 위해서 해칭을 붙일 경우도 있다.
(실시형태1)
본 실시형태의 반도체장치의 제조방법을 도면을 참조해서 설명한다. 도1은, 본 발명의 1실시형태인 반도체장치의 제조공정(제조방법)을 나타내는 제조 프로세스 플로우도이다. 도2는, 본 실시형태의 반도체장치의 제조공정 중 (웨이퍼프로세스 중 또는 웨이퍼프로세스 후에 다이싱 전(前))에 있어서의 반도체 웨이퍼의 개념적인 평면도(전체 평면도), 도3은 그 요부 평면도(부분확대 평면도)이다. 도4는, 도3에 있어서, 얼라인먼트 패턴을 형성한 영역 근방을 더욱 확대한 반도체 웨이퍼의 요부 평면도(부분확대 평면도)이다. 도5는, 본 실시형태의 반도체장치의 제조공정중 (웨이퍼프로세스 후에 다이싱 전(前))에 있어서의 반도체 웨이퍼의 요부 단면도이다. 도5는, 도3의 Ａ-A선에 대응하는 영역의 단면이 나타내져 있다.
우선, 반도체 웨이퍼(반도체기판)(1)을 준비한다 (스텝S1).반도체 웨이퍼(1)는, 예를 들어 단결정 실리콘 등으로 이루어지며, 예를 들어 평면원형모양에 가까운 형상을 가진다. 그리고, 반도체 웨이퍼(1)에 대하여 웨이퍼프로세스를 실시한다(스텝S2). 여기서 웨이퍼프로세스는, 전공정(前工程)이라고도 불리고, 일반적으로, 반도체 웨이퍼(1)의 주면(主面) 상 또는 표층부분에 여러가지 반도체소자 또는 반도체집적회로를 형성하여, 배선층(및 패드 전극)을 형성하고, 표면보호막을 형성한 후, 반도체 웨이퍼(1)에 형성된 복수의 반도체칩영역(2)의 각각의 전기적 시험을 프로브 등으로 행할 수 있는 상태까지의 공정을 말한다.
도2∼도5에 나타내지는 것 같이, 반도체 웨이퍼(1)의 주면은, 복수의 반도체칩영역(반도체소자형성 영역, 단위집적회로영역)(2)과, 각 반도체칩영역(2)의 사이의 스크라이브 영역(스크라이브 라인)(3)을 가지고 있다. 반도체칩영역(2)은, 후술하는 다이싱공정에서 반도체 웨이퍼(1)를 다이싱했을 때에, 각각 개별의 반도체칩(후술하는 반도체칩(12)에 대응)이 되는 영역에 대응하고, 반도체 웨이퍼(1)의 주면에 2차원적(X방향 및 Y방향)으로 규칙적으로 나란히 배치(배열)되어 있다. 각 반도체칩영역(2)은, 서로 같은 치수(평면형상) 및 구조를 가지며, 각각, 긴 변(4)과, 긴 변(4)보다도 짧은 짧은 변(5)을 갖는 사변(四邊)형상(여기서는 장방형상)의 평 면형상을 가진다. 스크라이브 영역(3)은, 이웃하는 반도체칩영역(2)에 끼워져 있었던 영역, 즉 반도체칩영역(2)의 사이의 영역이며, 반도체 웨이퍼(1)의 주면에 대하여 격자모양으로 존재한다. 바꾸어 말하면, 스크라이브 영역(3)에 둘러싸여진 영역(반도체소자 또는 반도체집적회로가 형성된 영역)이 반도체칩영역(2)에 대응한다.후술하는 다이싱공정에서는, 스크라이브 영역(3)에 따라 반도체 웨이퍼(1)이 절단 또는 다이싱된다.
또한, 도5의 단면도에는, 스텝S2의 웨이퍼프로세스가 완료한 상태가 나타내져 있다. 도5에 나타내지는 것 같이, 반도체 웨이퍼(1) 상에 반도체소자, 층간 절연막 및 배선층이 형성된 영역, 즉 반도체집적회로가 형성된 영역으로서, 반도체집적회로영역(반도체소자 형성영역)(6)이 나타내지고 있고, 이 반도체집적회로영역(6) 상에 표면보호용의 보호막(절연막, 패시베이션(passivation)막)(7)이 형성되어 있다. 반도체집적회로영역(6) 및 보호막(7)은, 반도체 웨이퍼(1)의 각 반도체칩영역(2)에 형성되며, 스크라이브 영역(3)에는 형성되지 않는다. 보호막(7)에는 개구부가 마련되어져, 그 개구부로부터 패드전극(본딩패드, 전극 패드)(8)이 노출되어 있다. 패드전극(8)은, 도2∼도4에서는 도시되지 않고 있지만, 반도체칩영역(2)의 긴 변(4) 근방에 그 긴 변(4)에 따라 복수 개 나란히 배치되어, 반도체칩영역(2)에 형성된 반도체집적회로(반도체소자)에 배선층(내부배선층) 등을 통해서 전기적으로 접속되어 있다. 패드전극(8) 위로 범프전극을 형성할 수도 있다.
스텝S2의 웨이퍼프로세스에서는, 반도체 웨이퍼(1) 주면의 각 반도체칩영역(2)에 반도체집적회로가 형성된다. 즉, 스텝S2로, 반도체 웨이퍼(1) 주면의 각 반도체칩영역(2)에 반도체소자 (예를 들어 트랜지스터 소자 등), 층간 절연막 및 배선층 (즉 반도체집적회로영역(6))이 형성되어, 보호막(7)이 더 형성된다. 따라서, 스텝S2는, 나중에 각각 반도체칩(12)이 되는 반도체 웨이퍼(1)의 복수의 반도체칩영역(2)에, 각각 반도체집적회로를 형성하는 공정으로 간주할 수 있다. 보호막(7)은, 반도체칩영역(2)에는 형성하지만, 스크라이브 영역(3)에는 형성하지 않는 것이 바람직하고, 이로 인해, 후술하는 반도체 웨이퍼(1)의 다이싱공정에서, 반도체 웨이퍼(1)의 절단을 용이하게 할 수가 있다.
반도체칩영역(2)은 일반적으로 패시베이션으로서 이용할 수 있는 보호막(7)을 형성한 영역까지 대응하고, 패시베이션막(보호막7)을 형성하지 않을 경우는, 알루미늄 등으로 이루어지는 표면전극이 형성된 영역까지 대응한다. 스크라이브 영역(3)은, 반도체칩영역(2) 사이의 영역에 대응하므로, 반도체칩영역(2)의 보호막(7) 단부에서 그것과 이웃하는 반도체칩영역(2)의 보호막(7) 단부까지의 영역에 거의 대응한다.
다음으로, 필요에 응해서 반도체 웨이퍼(1)의 이면(반도체소자 또는 반도체집적회로형성 측의 주면과는 반대 측의 주면)을 감삭하는 백 그라인드(이면연삭)공정이나 검사공정 등을 한 후, 반도체 웨이퍼(1)를 다이싱(절단)하고, 반도체 웨이퍼(1)를 개개의 반도체칩(12)으로 분리(분할)한다(스텝S3). 도6은, 도5에 계속되는 반도체장치의 제조공정 중의 요부 단면도이며, 반도체 웨이퍼(1)를 다이싱한 상태가 나타내져 있다. 또한, 도6은, 도5에 대응하는 영역이 나타내져 있다.
스텝S3의 반도체 웨이퍼(1)의 다이싱공정에 대해서는, 상세한 것은 후술하지 만, 고속회전된 다이싱블레이드를 이용해서 복수의 반도체칩영역(2)의 사이의 스크라이브 영역(3)에 따라 반도체 웨이퍼(1)를 절단(다이싱)한다. 도6에 나타내지는 것 같이, 다이싱에 의해 반도체 웨이퍼(1)는 개개의 반도체칩영역(2)으로 분리(분할)되어, 각각 개별화된 반도체칩(12)이 된다. 즉, 각 반도체칩영역(2)이, 각각 반도체칩(12)으로 된다. 반도체칩영역(2)은, 상기와 같이 장방형상이므로, 반도체칩(12)도 긴 변(4)과 짧은 변(5)을 갖는 장방형상의 외형을 가지고 있다.
이와같이, 반도체칩(12)로서의 반도체장치가 제조된다. 반도체 웨이퍼(1)의 주변부에 형성된 반도체칩으로서 완전한 구조를 갖지 않는 무효 칩(무효반도체칩)은, 다이싱공정 후에 제거된다. 그 이외의 정상적인 반도체칩(12)은, 스텝S3의 다이싱공정 후에, 유효 칩으로서, 다음 공정, 예를 들어 검사공정 또는 다이본딩공정 등으로 운반된다.
상기 스텝S2의 웨이퍼프로세스는, 복수의 포토리소그래피 공정을 포함하고 있다. 각 포토리소그래피 공정은, 반도체 웨이퍼(1) 위에 포토레지스트막을 형성(도포)하는 공정, 포토레지스트막을 노광하는 공정, 노광된 포토레지스트막을 현상해서 포토레지스트 패턴(패터닝 된 포토레지스트막)을 형성하는 공정으로 구성된다. 포토리소그래피 공정에 의해 형성된 포토레지스트 패턴은, 예를 들어, 반도체 웨이퍼(1) 위에 형성한 도전 막이나 절연막 등을 가공(패터닝) 하기 위한 에칭 마스크로서 사용하거나, 이온 주입을 할 때의 이온 주입 저지 마스크 등으로서 사용된다.
포토리소그래피 공정 중의 노광공정에서는, 노광장치(예를 들어 스텝퍼)가 이용되며, 포토마스크(레티클)의 패턴을 축소해서 반도체 웨이퍼(1)의 주면에 투영(조사, 전사)함으로써 포토마스크(레티클)의 패턴에 대응하는 패턴(회로패턴)이 포토레지스트막에 인화된다. 포토마스크(레티클)에는, 반도체칩영역(2)에 형성해야 할 포토레지스트 패턴에 대응하는 패턴과, 스크라이브 영역(3)에 형성해야 할 얼라인먼트 패턴에 대응하는 패턴이 형성되어 있다. 노광 장치로서 스텝퍼(스텝식 투영 노광장치)를 이용할 경우는, 1샷 (1회의 노광 광조사(光照射))의 노광으로, 포토마스크(레티클)의 패턴을 1개의 단위(샷 단위)로서 반도체 웨이퍼(1)에 투영노광하고, 이것을 반도체 웨이퍼(1)를 스텝하면서 반복적으로 행하여, 복수 샷으로 반도체 웨이퍼(1)의 주면 전체를 노광한다.
상기와 같이, 스텝S2의 웨이퍼프로세스는 복수의 포토리소그래피 공정을 포함하고 있지만, 포토리소그래피 공정마다, 다른 포토마스크의 패턴으로 반도체 웨이퍼(1)를 노광한다. 각 포토리소그래피 공정의 노광공정에서는, 이미 반도체 웨이퍼(1)의 주면에 형성되어 있는 패턴(반도체칩영역(2) 내의 패턴)에, 다음으로 형성해야 할 패턴(포토마스크의 패턴)을 정확하게 포개서 맞추는(최적의 상대 위치 관계로 한다) 얼라인먼트(위치 맞춤) 조작을 행하고, 그것에 의해, 반도체 웨이퍼(1)의 주면에 형성되는 포토레지스트 패턴의 맞춤 오차를 방지해야 한다. 각 포토리소그래피 공정에서, 반도체칩영역(2)의 사이의 스크라이브 영역(3)에 얼라인먼트 패턴을 형성해 두고, 이 얼라인먼트 패턴을, 다음 포토리소그래피 공정의 노광공정 얼라인먼트에 이용함으로써 반도체칩영역(2) 내의 패턴에, 포토마스크의 패턴을 정확하게 포갤 수 있고, 반도체 웨이퍼(1)의 주면에 형성되는 포토레지스트 패턴의 어긋남을 방지할 수가 있다. 또한, 스텝퍼(스텝식 투영노광장치(投影露光裝置)를 이용할 경우는, 반도체 웨이퍼(1)을 반복해 스텝 하고, 복수 샷에서 반도체 웨이퍼(1)을 노광하므로, 1샷 마다 얼라인먼트가 필요하게 된다.
도7은, 포토리소그래피 공정의 노광공정에서 1샷으로 노광되는 영역을 나타내는 평면도다. 반도체 웨이퍼(1)의 주면에 있어서, 포토리소그래피 공정의 노광공정에서 1샷으로 노광되는 영역인 샷 영역(11)이, 도7에 나타내져 있다. 도7에서는, 8개의 반도체칩영역(2)이, 1샷으로 노광될 경우에 대해서 예시하고 있지만, 1샷으로 노광되는 반도체칩영역(2)의 수는, 이것에 한정되지 않고, 여러가지로 변경가능하다. 예를 들어, 반도체칩영역(2)이 X방향에 수열(數列)∼10수열 정도, Y방향에 2열 정도 배열한 영역을 1샷으로 노광할 수도 있고, 이 경우, 10∼30개 정도의 반도체칩영역(2)이 1샷으로 노광되게 된다.
최근, 반도체장치의 미세화(微細化)나 고집적화가 진행되고, 노광공정의 얼라인먼트 정밀도를 높이는 것이 요구되고 있다. 이 때문에, 노광공정의 얼라인먼트에서는, 서로 교차(직교)하는 2방향의 얼라인먼트를 행하는 것이 바람직하다. 이로 인해, 얼라인먼트 정밀도를 향상하고, 반도체장치의 미세화나 고집적화에 유리하게 된다.
이를 위해, 본 실시형태에서는, 얼라인먼트 패턴에는, 2방향의 얼라인먼트를 하기 위한 2종류의 얼라인먼트 패턴, 즉 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b가 있다. 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b는, 서로 다른 방향의 얼라인먼트에 이용하기 위한 얼라인먼트 패턴이며, 제1 얼라인먼트 패턴13a 는, X방향의 얼라인먼트에 이용할 수 있으며, 제2 얼라인먼트 패턴13b는, Y방향의 얼라인먼트에 이용할 수 있다.
여기에서, 얼라인먼트 패턴이란, 포토리소그래피 공정(노광공정) 등에서 사용하는 얼라인먼트 패턴(얼라인먼트용 패턴, 얼라인먼트 마크, 얼라인먼트 타겟)이다. 얼라인먼트 패턴은, 반도체기판영역, 절연막, 반도체막 또는 도전막(금속막) 등의 凹모양 또는 凸모양의 패턴 등에 의해 형성되며, 반도체칩영역(2)에 형성되는 반도체집적회로에 영향을 주지 않도록, 스크라이브 영역(3)에 형성할 수가 있다.
본 실시형태에서는, 제1 얼라인먼트 패턴(얼라인먼트 패턴형성영역) 13a는, X방향의 얼라인먼트를 행하기 위한 얼라인먼트 패턴(또는 X방향의 얼라인먼트를 행하기 위한 얼라인먼트 패턴이 형성된 영역)이다. 제2 얼라인먼트 패턴(얼라인먼트 패턴 형성영역) 13b는, X방향에 교차(직교)하는 Y방향의 얼라인먼트를 행하기 위한 얼라인먼트 패턴(또는 Y방향의 얼라인먼트를 하기 위한 얼라인먼트 패턴이 형성된 영역)이다. 제1얼라인먼트 패턴13a와 제2얼라인먼트 패턴13b의 한쪽은, 다른 쪽을 90°회전시킨 패턴에 거의 대응하는 패턴형상을 가지고 있다.
도2∼도4에 나타내지는 것 같이, 스크라이브 영역(3)은, X방향(제1방향)으로 연장하는 제1 스크라이브 영역3a와, X방향에 교차(직교)하고 Y방향(제2방향)으로 연장하는 제2 스크라이브 영역3b를 가지고 있다.
제1 스크라이브 영역3a는, Y방향에 이웃하는 반도체칩영역(2)의 짧은 변(5)사이에 위치하고, 반도체칩영역(2)의 짧은 변(5)에 접하는 스크라이브 영역이다.제2 스크라이브 영역3b는, X방향에 이웃하는 반도체칩영역(2)의 긴 변(4) 사이에 위 치하고, 반도체칩영역(2)의 긴 변(4)에 접하는 스크라이브 영역이다.
제1 스크라이브 영역3a의 연장방향인 X방향은, 반도체칩영역(2)의 짧은 변(5)에 평행한 방향이며, 제2 스크라이브 영역3b의 연장방향인 Y방향은, 반도체칩영역(2)의 긴 변(4)에 평행한 방향이다. 반도체칩영역(2)은 장방(長方)형상의 평면형상을 가지므로, X방향과 Y방향은, 서로 직교하는 방향이다.
본 실시형태에서는, 도3, 도4 및 도7 등으로부터도 알 수 있는 것 같이, 제2 스크라이브 영역3b의 폭(X방향의 치수) W2는, 제1 스크라이브 영역3a의 폭(Y방향의 치수)W1보다도 작다 (좁다, 즉 W2 < W1).그리고, 스텝S2의 웨이퍼프로세스의 포토리소그래피 공정에서 사용되는 모든 얼라인먼트 패턴은, 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 얼라인먼트 패턴을 형성하지 않는다. 상기와 같이, 포토리소그래피 공정에서 사용되는 얼라인먼트 패턴에는, 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b의 2종류의 얼라인먼트 패턴이 있어서, 2종류의 얼라인먼트 패턴 (제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b)의 양쪽을 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는, 어느 쪽의 얼라인먼트 패턴도 형성하지 않는다. 이 때문에, 노광공정에서 사용하는 포토마스크(레티클)에 있어서, 제2 스크라이브 영역3b에 대응하는 영역의 폭은, 제1 스크라이브 영역3a에 대응하는 영역의 폭보다도 작게(좁게), 또한, 제1 얼라인먼트 패턴13a 및제2 얼라인먼트 패턴13b에 대응하는 패턴은, 모두 제1 스크라이브 영역3a에 대응하는 영역에 형성되어 있어, 제2 스크라이브 영역3b에 대응하는 영역에는 형성되지 않고 있다.
도8 및 도9는, 비교예의 반도체장치의 제조공정 중에 있어서의 반도체 웨이퍼의 요부 평면도이며, 본 실시형태의 도3 및 도4에 각각 대응하는 것이다.
도8 및 도9에 나타내지는 비교예(이하 단순히 비교예로 부른다)에서는, 본 실시형태와 같은 반도체칩영역(2)이 반도체 웨이퍼의 주면(主面)에 2차원적으로 (X방향 및 Y방향에) 규칙적으로 나란히 배치(배열)되어 있고, 각 반도체칩영역(2)의 사이에 스크라이브 영역(103)이 마련되어 있다. 스크라이브 영역(103)은, 본 실시형태의 스크라이브 영역(3)에 대응하는 것이며, 반도체칩영역(2)의 짧은 변(5)에 평행한 방향(X방향)으로 연장하는 제1 스크라이브 영역103a(본 실시형태의 제1 스크라이브 영역3a에 대응하는 것)과, 반도체칩영역(2)의 긴 변(4)에 평행한 방향(Y방향)으로 연장하는 제2 스크라이브 영역103b(본 실시형태의 제2 스크라이브 영역3b에 대응하는 것)를 가진다.
비교예에서는, 제1 스크라이브 영역 103a의 폭 W3과, 제2 스크라이브 영역 103b의 폭 W4는 같다 (W3 = W4). 그리고, 포토리소그래피 공정에서 사용되는 얼라인먼트 패턴 중, 제1 얼라인먼트 패턴113a(본 실시형태의 제1 얼라인먼트 패턴13a에 대응하는 것)는, 제1 스크라이브 영역103a에 형성되어, 제2 얼라인먼트 패턴113b(본 실시형태의 제2 얼라인먼트 패턴13b에 대응하는 것)는, 제2 스크라이브 영역103b에 형성된다. 이 때문에, 비교예의 경우, 노광공정에서 이용하는 포토마스크(레티클)에 있어서, 제1 스크라이브 영역103a에 대응하는 영역의 폭은, 제2 스크라이브 영역 103b에 대응하는 영역의 폭과 같고, 또한, 제1 얼라인먼트 패턴113a에 대응하는 패턴은, 제1 스크라이브 영역 103a에 대응하는 영역에 형성되며, 제2 얼 라인먼트 패턴113b에 대응하는 패턴은, 제2 스크라이브 영역103b에 대응하는 영역에 형성되어 있다.
제1 얼라인먼트 패턴(얼라인먼트 패턴 형성영역)113a는, X방향의 얼라인먼트를 행하기 위한 얼라인먼트 패턴(또는 얼라인먼트 패턴이 형성된 영역)이며, 제2 얼라인먼트 패턴(얼라인먼트 패턴 형성영역)113b는, Y방향의 얼라인먼트를 행하기 위한 얼라인먼트 패턴(또는 얼라인먼트 패턴이 형성된 영역)이다. 제1 얼라인먼트 패턴113a와 제2 얼라인먼트 패턴113b의 한쪽은, 다른 쪽을 90°회전시킨 패턴에 거의 대응하는 패턴 형상을 가지고 있다. 따라서, 제1 얼라인먼트 패턴113a와 제2 얼라인먼트 패턴113b는, 거의 같은 치수를 갖고, 제1 얼라인먼트 패턴113a는 X방향으로 길게 연장 하며, 제2 얼라인먼트 패턴113b는 Y방향으로 길게 연장하고 있다. 즉, 제1 얼라인먼트 패턴113a 또는 그 형성영역은, Y방향보다도 X방향으로 길게, 제2 얼라인먼트 패턴113b 또는 그 형성영역은, X방향보다도 Y방향으로 길다. 이 때문에, 도8 및 도9의 비교예와 같이, X방향으로 연장하는 제1 얼라인먼트 패턴113a는, X방향으로 연장하는 제1 스크라이브 영역103a에 설치하고, Y방향으로 연장하는 제2 얼라인먼트 패턴113b는, Y방향으로 연장하는 제2 스크라이브 영역103b에 설치하는 것이, 일반적이다.
도8 및 도9에 나타내지는 비교예에서는, 2방향(X방향 및 Y방향)의 얼라인먼트를 행하는 2종류의 얼라인먼트 패턴, 즉 제1 얼라인먼트 패턴113a와 제2 얼라인먼트 패턴113b를 스크라이브 영역에 형성함으로써 노광공정의 얼라인먼트 정밀도를 향상할 수 있다. 그렇지만, 도8 및 도9에 나타내지는 비교예에서는, 제1 얼라인먼 트 패턴113a를 제1 스크라이브 영역103a에 형성하고, 제2 얼라인먼트 패턴113b를 제2 스크라이브 영역 103b에 형성하고 있다. 이 때문에, 제1 스크라이브 영역103a의 폭 W3은, 제1 얼라인먼트 패턴113a의 Y방향 치수보다도 크게 해야 하고, 제2 스크라이브 영역103b의 폭 W4는, 제2 얼라인먼트 패턴113b의 X방향 치수보다도 크게 해야 한다. 따라서, 제1 스크라이브 영역103a의 폭 W3과 제2 스크라이브 영역103b의 폭 W4를 축소하는데는 한계가 있으며, 반도체 웨이퍼에 형성할 수 있는 반도체칩영역(2)의 수(數), 즉 하나의 반도체 웨이퍼로부터 취득할 수 있는 반도체칩(12)의 수를 증가시키는데, 한계가 있다.
이에 비하여, 본 실시형태에서는, 도3, 도4 및 도7에 나타내지는 것 같이, 스텝S2의 웨이퍼프로세스에서는, 포토리소그래피 공정에서 사용되는 얼라인먼트 패턴(즉 제1 얼라인먼트 패턴13a 및 제2 얼라인먼트 패턴13b)을, 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 얼라인먼트 패턴을 형성하지 않도록 하고 있다. 즉, 스텝S2의 웨이퍼프로세스에서는, 포토리소그래피 공정에서 사용되는 2종류의 얼라인먼트 패턴(제1 얼라인먼트 패턴13a 및제2 얼라인먼트 패턴13b)이 제1 스크라이브 영역3a에 형성되고, 제2 스크라이브 영역3b에는 얼라인먼트 패턴이 형성되지 않는다.
제1 얼라인먼트 패턴13a는, X방향의 얼라인먼트를 행하기 위한 얼라인먼트 패턴(또는 얼라인먼트 패턴이 형성된 영역)이므로, 비교예의 제1 얼라인먼트 패턴113a와 같이, 제1 얼라인먼트 패턴13a 또는 그 형성영역은, Y방향보다도 X방향으로 길다. 제2 얼라인먼트 패턴13b는, Y방향의 얼라인먼트를 하기 위한 얼라인먼트 패 턴 (또는 얼라인먼트 패턴이 형성된 영역)이므로, 비교예의 제2 얼라인먼트 패턴113b와 같이, 제2 얼라인먼트 패턴13b 또는 그 형성 영역은, X방향보다도 Y방향으로 길다. 본 실시형태에서는, X방향으로 길게 연장하는 제1 얼라인먼트 패턴13a뿐만 아니라, Y방향으로 길게 연장하는 제2 얼라인먼트 패턴13b도, X방향으로 연장하는 제1 스크라이브 영역3a에 형성하므로, 제1 스크라이브 영역3a의 폭 W1은, 비교예의 제1 스크라이브 영역 103a의 폭 W3보다도 넓게할 필요가 생긴다.
그 대신, 본 실시형태에서는, 제2 스크라이브 영역3b에는, 얼라인먼트 패턴을 형성하지 않는다, 즉 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b의 어느 쪽도 형성하지 않으므로, 제2 스크라이브 영역3b의 폭 W2는, 비교예의 제2 스크라이브 영역103b의 폭 W4보다도 좁게(W2 < W4)할 수 있다. 이 때문에, 제2 스크라이브 영역3b의 폭 W2는, 제1 스크라이브 영역3a의 폭 W1보다도 좁게(W2 < W1)된다. 예를 들어, 제1 스크라이브 영역3a의 폭 W1을 200㎛정도(W1=200㎛)로 하고 제2 스크라이브 영역3b의 폭 W2를 50㎛정도(W2=50㎛) 또는 그 이하로 할 수가 있다.
제1 얼라인먼트 패턴13a는, X방향의 얼라인먼트에 이용할 수 있으므로, 예를 들어, 제1 스크라이브 영역3a에 있어서 X방향으로 반복해 늘어선 패턴에 의해 형성된다. 또한, 제2 얼라인먼트 패턴13b은, Y방향의 얼라인먼트에 이용할 수 있으므로, 예를 들어, 제1 스크라이브 영역3a에 있어서 Y방향으로 반복해 늘어선 패턴에 의해 형성된다. 예를 들어, 도4에 예시되는 것 같이, 제1 스크라이브 영역3a에 있어서, 제1 얼라인먼트 패턴13a는, 예를 들어, X방향의 치수가 4㎛정도 Y방향의 치수가 50㎛정도의 패턴(오목모양 패턴 또는 볼록모양 패턴)14a가 10∼20㎛정도의 간 격으로 X방향으로 복수배열한 패턴구성을 가지고 있으며, 전체로서 X방향에 140㎛정도 Y방향에 50㎛정도의 치수를 가지고 있다. 또한, 도4에 예시되는 것 같이, 제1 스크라이브 영역3a에 있어서, 제2 얼라인먼트 패턴13b는, 예를 들어, Y방향의 치수가 4㎛정도 X방향의 치수가 50㎛정도의 패턴(凹모양 패턴 또는 凸모양 패턴)14b가 10∼20㎛정도의 간격으로 Y방향에 복수배열한 패턴 구성을 가지고 있으며, 전체로서 X방향에 50㎛정도 Y방향에 140㎛정도의 치수를 가지고 있다.
이렇게, 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b는, 서로 90°회전한 관계이므로, 거의 같은 치수를 가지고 있다. 즉, 제1 얼라인먼트 패턴13a 또는 그 형성영역의 X방향의 치수D1은, 제2 얼라인먼트 패턴13b 또는 그 형성영역의 Y방향의 치수D2과 거의 같으며(D1=D2), 제1 얼라인먼트 패턴13a 또는 그 형성영역의 Y방향의 치수는, 제2 얼라인먼트 패턴13b 또는 그 형성영역의 X방향의 치수D3과 거의 같다.
본 실시형태에서는, 제1 스크라이브 영역3a의 폭 W1을 넓힐 필요는 생기지만, 제2 얼라인먼트 패턴13b의 Y방향의 치수D2를, 축소하지 않고 비교예의 제2 얼라인먼트 패턴113b과 거의 같게 하고 있으므로, 제2 얼라인먼트 패턴13b를 제1 스크라이브 영역3a에 형성해도, 제2 얼라인먼트 패턴13b를 이용하는 Y방향의 얼라인먼트의 정밀도가 저하되는 것을 방지할 수 있다. 즉, 본 실시형태에서는, 제1 스크라이브 영역3a에 형성하는 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b를, 서로 90°회전한 관계이므로, 거의 같은 치수로 함으로 인해 X방향 및 Y방향의 2방향 얼라인먼트의 정밀도를 높일 수 있다.
도8 및 도9의 비교예에서는, 제2 얼라인먼트 패턴113b를 제2 스크라이브 영역 103b에 형성하므로, 제2 스크라이브 영역 103b의 폭 W4는, 제2 얼라인먼트 패턴113b의 X방향의 치수보다도 크게 할 필요가 있었지만, 본 실시형태에서는, 제1 및 제2 얼라인먼트 패턴13a,13b의 양쪽을 제1 스크라이브 영역3a에 형성하므로, 제2 스크라이브 영역3b의 폭 W2을 좁게 할 수 있다. 예를 들어, 제2 스크라이브 영역3b의 폭 W2를, 제2 얼라인먼트 패턴13b의 X방향의 치수(예를 들어 패턴14b의 X방향의 치수)D3이하(W2≤D3)로 하는 것도 가능하다.
반도체칩영역(2)(및 그것으로부터 형성되는 반도체칩(12))은, 긴 변(4)과 긴 변(4)보다도 짧은 짧은 변(5)을 갖는 장방(長方)형상의 외형치수를 가지고 있다. 반도체칩(12)이 LCD(액정 모니터)드라이버용의 반도체칩일 경우는, 예를 들어, 긴 변(4)을 12mm정도, 짧은 변을 1mm정도로 할 수가 있고, 긴 변(4)은 짧은 변(5)보다도 몇 배 또는 그 이상의 치수를 갖는다. 이 때문에, 도2에서도 알 수 있는 것처럼, 반도체 웨이퍼(1)의 주면에 있어서, X방향으로 배열하는 반도체칩영역(2)의 수는, Y방향으로 배열하는 반도체칩영역(2)의 수보다도 많아진다. 즉, 반도체 웨이퍼(1)의 주면에 있어서, Y방향으로 연장하는 제2 스크라이브 영역3b의 수는, X방향으로 연장하는 제1 스크라이브 영역3a의 수보다도 많아진다. 이 때문에, 본 실시형태와 같이, 제1 얼라인먼트 패턴13a뿐만 아니라 제2 얼라인먼트 패턴13b도 제1 스크라이브 영역3a에 배치한 만큼, 제1 스크라이브 영역3a의 폭 W1이 넓어졌다고 해도, 제2 스크라이브 영역3b에는 얼라인먼트 패턴을 배치하지 않는 만큼, 제2 스크라이브 영역3b의 폭 W2를 좁게함으로써 반도체 웨이퍼(1)의 주면에 배열되는 반도 체칩영역(2)의 총수를 증가시킬 수 있다. 따라서, 하나의 반도체 웨이퍼(1)로부터 취득할 수 있는 반도체칩(12)의 총수(취득 수, 칩 취득 수)를 증가시킬 수 있고, 반도체칩(12)의 제조 단가(제조 코스트)를 저감할 수가 있다.
예를 들어, 반도체 웨이퍼(1)로서 직경 8인치의 반도체 웨이퍼를 이용했을 경우, 도8 및 도9의 비교예를 적용해서 반도체칩(반도체칩(12)에 대응하는 것)을 제조하면, 1매의 반도체 웨이퍼로부터 취득할 수 있는 반도체칩의 수는 2000개정도이었던 것이, 본 실시형태를 적용해서 반도체칩(12)을 제조하면, 1매의 반도체 웨이퍼로부터 취득할 수 있는 반도체칩(12)의 수를 2200개정도(10%증가)라고 할 수가 있다.
또한, 반도체 웨이퍼(1)의 주면(主面)에 있어서, 복수의 제1 스크라이브 영역3a가 X방향으로 연장하고, 복수의 제2 스크라이브 영역3b가 Y방향으로 연장하고 있지만, 이들 복수의 제1 스크라이브 영역3a끼리는 같은 치수의 폭 W1을 갖으며, 동시에 이들 복수의 제2 스크라이브 영역3b끼리도 같은 치수의 폭 W2를 갖고 있는 것이 바람직하다. 또한, 반도체 웨이퍼(1)의 주면에 있어서, 복수의 반도체칩영역(2)이 X방향 및 Y방향에 매트릭스(행렬)상(狀)으로 배열되어 있지만, 이들 복수의 반도체칩영역(2)끼리도 같은 치수를 갖고 있는 것이 바람직하다. 이로 인해, 반도체 웨이퍼(1)의 주면에 있어서, 반도체칩영역(2)을, X방향으로 같은 피치(같은 간격)으로 배열시킴과 동시에, Y방향으로 같은 피치(같은 간격)으로 배열시킬 수 있고, 그것에 의해, 스텝S2의 웨이퍼프로세스 후에 스텝S3의 다이싱공정 전(前)에 행하는 검사공정(예를 들어 프로브시험) 등을 행하기 쉽게 할 수 있다.
또한, 스텝S2의 웨이퍼프로세스 중, 얼라인먼트의 정밀도가 특히 요구되기 쉬운 포토리소그래피 공정(노광공정)의 얼라인먼트 패턴(13a,13b)에 대해서 설명했지만, 포토리소그래피 공정(노광공정) 이외의 공정에서 사용하는 얼라인먼트 패턴 에 관해서도, 마찬가지이다. 즉, 스텝S2의 웨이퍼프로세스의 포토리소그래피 공정(노광공정)이외의 공정에서 사용하는 얼라인먼트 패턴도, 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 형성하지 않도록 한다. 이 때문에, 스텝S2의 웨이퍼프로세스의 포토리소그래피 공정(노광공정) 이외의 공정에서 사용하는 얼라인먼트 패턴에, 제1 및 제2 얼라인먼트 패턴13a,13b와 같은 2방향의 얼라인먼트를 행하기 위한 2종류의 얼라인먼트 패턴이 있을 경우는, 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 형성하지 않도록 한다.
또한, 스텝퍼(스텝식 투영 노광 장치)를 이용할 경우는, 반도체 웨이퍼(1)를 반복해 스텝하며, 복수 샷에서 반도체 웨이퍼(1)를 노광하므로, 1샷 마다 2방향(X방향 및 Y방향)의 얼라인먼트를 행하여, 1샷(1샷 영역) 마다 제1 얼라인먼트 패턴13a 및 제2 얼라인먼트 패턴13b이 필요하게 된다. 이 때문에, 도7에 나타내지는 것 같이, 제1 얼라인먼트 패턴13a 및 제2 얼라인먼트 패턴13b는, 반도체 웨이퍼(1)의 주면에 있어서, 샷 영역(포토리소그래피 공정의 노광공정에서 1샷으로 노광되는 영역)마다 형성된다.
이렇게, 본 실시형태에서는, 2방향(X방향 및 Y방향)의 얼라인먼트를 하기 위한 2종류의 얼라인먼트 패턴, 즉 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b를 스크라이브 영역(3)에 설치함으로써, 얼라인먼트 정밀도를 향상할 수 있고, 반도체장치의 미세화나 고집적화에 유리하게 된다. 또한, 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b를 포함하는 모든 얼라인먼트 패턴을 제1 스크라이브 영역3a에 배치하고, 제2 스크라이브 영역3b에는 얼라인먼트 패턴을 전혀 배치하지 않도록 함으로써, 제2 스크라이브 영역3b의 폭 W2를 좁게 할 수가 있고, 하나의 반도체 웨이퍼(1)로부터 취득할 수 있는 반도체칩(12)의 총수를 증가시켜서 반도체칩(12)의 제조단가(제조 코스트)를 저감할 수가 있다. 따라서, 얼라인먼트 정밀도의 향상과, 반도체장치 제조단가 저감이 동시에 가능하게 된다.
다음으로, 본 실시형태의 상기 스텝S3의 반도체 웨이퍼(1) 다이싱(절단, 절삭)공정에 대해서, 보다 상세히 설명한다. 도10은, 스텝S3의 다이싱공정을 보다 상세히 나타내는 제조 프로세스 흐름도이다. 도11∼도15는, 스텝S3의 반도체 웨이퍼(1) 다이싱공정의 설명도이며, 다이싱공정 중의 요부 단면도가 나타내져 있다.또, 도11∼도13은, X방향에 수직이며 Y방향에 평행한 면의 단면(제1 스크라이브 영역3a 근방영역의 단면)이 나타내지며, 도14 및 도15는, Y방향에 수직이며 X방향에 평행한 면의 단면(제2 스크라이브 영역3b 근방 영역의 단면)이 나타내져 있다.
도11에는, 스텝S2의 웨이퍼 프로세스를 행한 후의, 반도체 웨이퍼(1)의 제1 스크라이브 영역3a 근방 영역의 요부 단면도가 나타내져 있다. 또, 반도체 웨이퍼(1)의 이면(상기 반도체소자 형성영역(6)의 형성 측과는 반대 측의 주면)1b는 다이싱 테이프(도시하지 않음) 등으로 붙여져 있다.
상기와 같이, 제1 스크라이브 영역3a에 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b이 형성되어 있으며, 이것들 제1 및 제2 얼라인먼트 패턴13a,13b에 는, 노광공정에 의해 여러가지 막의 패턴(凹모양 패턴 또는 凸모양 패턴)이 제1 및 제2 얼라인먼트 패턴13a,13b로서 사용되며, 배선층 등에 이용하는 금속층으로 구성되는 패턴도, 제1 및 제2 얼라인먼트 패턴13a,13b에 사용된다. 이 때문에, 제1 스크라이브 영역3a에는, 금속층패턴(메탈패턴)으로 이루어지는 얼라인먼트 패턴(21)도, 제1 및 제2 얼라인먼트 패턴13a,13b으로서 형성되어 있다.
또한, 반도체칩영역(2)에는, 얼라인먼트 패턴(21)과 동층(同層)의 금속층패턴(22)이, 배선층 등으로서 형성되어 있다. 또, 도11에서는, 반도체칩영역(2)에 금속층패턴(22)을 모식적으로 나타내는 대신에 반도체소자 형성영역(6)의 도시를 생략하고 있어, 금속층패턴(22)은, 보호막(7)으로 덮혀 있다.
스텝S3의 다이싱을 행하기 위해서는, 도12에 나타내지는 것 같이, 우선, 블레이드(다이싱블레이드, 다이싱 소(saw), 절단 날)(23)을 이용하고, 제1 스크라이브 영역3a에 따라 반도체 웨이퍼(1)에 홈(溝)(凹홈, 凹모양의 홈)(24)을 형성한다 (스텝S3a).
스텝S3a에서는 반도체 웨이퍼(1)를 완전히 절단하지는 않고, 제1 스크라이브 영역3a에 있어서 반도체 웨이퍼(1)의 상부만을 절단(절삭)하고 하부를 남기는 하프 컷을 하고, 그것에 의해서 제1 스크라이브 영역3a에 따라 홈(溝)(24)을 형성하지만, 제1 스크라이브 영역3a로부터 얼라인먼트 패턴(21)이 제거되어, 제1 스크라이브 영역3a에 얼라인먼트 패턴(21)이 남지 않도록 한다. 이 때문에, 블레이드(23)은, 날의 두께T1가 두껍게, 제1 스크라이브 영역3a로부터 얼라인먼트 패턴(21)을 제거할 수 있을 만큼 충분한 두께를 가지고 있다. 형성된 홈(溝)(24)의 폭(Y방향의 폭)은, 블레이드(23)의 날 두께T1에 거의 대응하게 된다. 또한, 스텝S3a에서는 제2 스크라이브 영역3b의 절삭(다이싱)은 행하지 않는다.
다음으로, 도1 3에 나타내지는 것 같이, 블레이드(다이싱블레이드, 다이싱 소(saw), 절단 날)(25)를 이용하고, 제1 스크라이브 영역3a에 따라 홈(溝)(24)의 저부에서 반도체 웨이퍼(1)를 절단한다 (스텝S3b). 이때 이용하는 블레이드(25)의 날 두께(폭)T2는, 블레이드(23)의 날 두께(폭)T1보다도 얇다(작다, 즉 T2 < T1). 스텝S3b에서는, 제1 스크라이브 영역3a에 있어서 반도체 웨이퍼(1)를 완전히 절단하는 풀 컷(full cut)을 행한다. 이 때문에, 스텝S3b에서는, 홈(溝)(24)의 저부에서, 홈(溝)(24)의 폭보다도 작은 폭으로, 반도체 웨이퍼(1)가 절단된다.
다음으로, 도14 및 도15에 나타내지는 것 같이, 블레이드(25)를 이용하고, 제2 스크라이브 영역3b에 따라 반도체 웨이퍼(1)를 절단한다 (스텝S3c). 도14는, 제2 스크라이브 영역3b를 절단하기 전의 상태가 나타내져 있으며, 도15는, 스텝S3c으로 제2 스크라이브 영역3b에 따라 반도체 웨이퍼(1)를 절단한 상태가 나타내져 있다.
스텝S3c에서는, 스텝S3b와 같은 블레이드(25)를 이용할 수 있다. 스텝S3c에서는, 제2 스크라이브 영역3b에 있어서 반도체 웨이퍼(1)를 완전히 절단하는 풀 컷을 행한다. 또, 스텝S3b 전에 스텝S3c를 행할 수도 있다. 스텝S3a,S3b,S3c에 의해, 스텝S3의 반도체 웨이퍼(1) 다이싱이 행하여지고, 반도체 웨이퍼(1)는 복수의 반도체칩(12)으로 분리되어서 각각 형성된다.
본 실시형태에서는, 반도체 웨이퍼(1)를 제1 스크라이브 영역3a에 따라 절단 하기 위해, 우선 스텝S3a에서 날의 두께T1이 두꺼운 블레이드(23)을 이용해서 하프 컷을 행하여 홈(溝)(24)을 형성하고나서, 스텝S3b에서 블레이드(23)보다도 날의 두께가 얇은 블레이드(25)를 이용해서 풀 컷을 행하여 홈(溝)(24)의 저부에서 반도체 웨이퍼(1)를 절단한다. 즉, 반도체 웨이퍼(1)를 제1 스크라이브 영역3a에 따라 절단(다이싱)하기 위해, 스텝S3a 및 스텝S3b의 2단계의 조작을 행한다. 그리고, 반도체 웨이퍼(1)를 제2 스크라이브 영역3b에 따라 절단하기 위해, 스텝S3c에서 날의 두께가 얇은 블레이드(25)를 이용해서 풀 컷을 행한다. 즉, 반도체 웨이퍼(1)를 제2 스크라이브 영역3b에 따라 절단(다이싱)하기 위해, 스텝S3c의 1단계의 조작을 행한다. 즉, 반도체 웨이퍼(1)는, 제1 스크라이브 영역3a에 따라, 스텝S3a와 스텝S3b의 2단계 공정에서 절단되어, 제2 스크라이브 영역에 따라, 스텝S3c의 1단계 공정에서 절단된다. 따라서, 반도체 웨이퍼(1)를 다이싱하여 복수의 반도체칩으로 분리하기 위해, 스텝S3a∼S3c의 3단계 조작(다이싱조작)을 행한다.
본 실시형태와는 달리, 스텝S3a를 생략하고, 반도체 웨이퍼(1)를 제1 스크라이브 영역3a에 따라 절단하기 위해, 날의 두께가 얇은 블레이드(25)를 이용한 풀 컷만을 행한 경우, 스텝S3의 다이싱공정 후에, 반도체칩(12)의 단부(端部)에 금속층 패턴(메탈패턴)으로 구성되는 얼라인먼트 패턴(21)의 일부가 잔존할 가능성이 있다.특히, 상기와 같이 제1 스크라이브 영역3a에 제1 얼라인먼트 패턴13a뿐만 아니라 제2 얼라인먼트 패턴13b도 형성했을 경우, 제1 스크라이브 영역3a에 있어서의 제2 얼라인먼트 패턴13b에 대응하는 얼라인먼트 패턴21의 Y방향의 치수가 커지고, 다이싱을 행하여도, 제2 얼라인먼트 패턴13b에 대응하는 얼라인먼트 패턴(21)이 완 전히는 제거되지 않고, 부분적으로 잔존하기 쉬워진다. 반도체칩(12)의 단부에 금속의 잔존물이 있으면, 그 후, 반도체칩(12)을 설치했을 때에, 단자(端子) 간의 단락(短絡) 등을 야기할 가능성이 생긴다.
또한, 본 실시형태 와는 달리, 스텝S3b를 생략하는 동시에 스텝S3a를 풀 컷했을 경우, 즉, 반도체 웨이퍼(1)를 제1 스크라이브 영역3a에 따라 절단하기 위해, 날의 두께가 두꺼운 블레이드(23)를 이용한 풀 컷만을 행하는 것도 생각할 수 있다. 그렇지만, 이 경우, 날의 두께가 두꺼운 블레이드(23)로 풀 컷을 하였으므로, 절편(切片) 등이 생기기 쉬워진다.
이에 비하여, 본 실시형태에서는, 스텝S3a에서 날의 두께가 두꺼운 블레이드(23)를 이용해서 반도체 웨이퍼(1)의 제1 스크라이브 영역3a를 하프 컷(half cut)하여 홈(溝)(24)을 형성함으로써 제1 스크라이브 영역3a로부터 얼라인먼트 패턴(21)을 제거한다. 이로 인해, 스텝S3의 다이싱공정 후에, 반도체칩2의 단부에 금속층 패턴(메탈 패턴)으로 구성되는 얼라인먼트 패턴(21)이 잔존하는 것을 방지할 수가 있다. 특히, 제1 스크라이브 영역3a에서는, 제2 얼라인먼트 패턴13b에 대응하는 얼라인먼트 패턴(21)의 Y방향의 치수가 커지지만, 스텝S3a에서 얼라인먼트 패턴(21)의 Y방향의 치수보다도 날의 두께가 두꺼운 블레이드(23)을 이용함으로써 제1 스크라이브 영역3a에 있어서의 얼라인먼트 패턴(21)을 완전히 제거할 수 있게 된다. 즉, 얼라인먼트 패턴(21)을 포함하는 제1 및 제2 얼라인먼트 패턴13a,13b이, 스텝S3a로 모두 제거된다. 이로 인해, 반도체칩(12)의 단부에 금속의 잔존물이 생기지 않도록 할 수가 있고, 반도체칩(12)을 설치했을 때의 단자 간의 단락 등을 방 지할 수가 있다. 더욱이, 본 실시형태에서는, 스텝S3a 후(後), 스텝S3b에서 날의 두께가 얇은 블레이드(25)를 이용하고, 반도체 웨이퍼(1)의 제1 스크라이브 영역3a의 홈(溝)(24)의 저부를 절단(풀 컷)한다. 이로 인해, 절편(切片)이 생기는 것을 방지하면서, 반도체 웨이퍼(1)를 절단할 수가 있다. 또한, 본 실시형태에서는, 반도체 웨이퍼(1)의 제2 스크라이브 영역3b에는, 얼라인먼트 패턴을 형성하지 않은 것으로부터, 금속층 패턴(메탈 패턴)로 구성되는 얼라인먼트 패턴(21)은 형성되지 않으므로, 스텝S3c에서 날의 폭이 좁은 블레이드(25)를 이용해서 반도체 웨이퍼(1)의 제2 스크라이브 영역3b를 풀 컷한다. 이로 인해, 절편(切片)이 생기는 것을 방지하면서, 반도체 웨이퍼(1)를 절단할 수가 있고, 반도체장치(반도체칩(12))의 제조수율을 향상할 수 있다. 또한, 제2 스크라이브 영역3b에는 홈(溝)(24)에 대응하는 것을 형성하지 않으므로, 1단계의 조작으로 제2 스크라이브 영역3b에 따라 반도체 웨이퍼(1)를 절단할 수가 있고, 반도체장치의 제조공정수가 증가하는 것을 방지할 수 있다. 또한, 스텝S3b와 스텝S3c에서 같은 블레이드(25)를 이용하는 것이 바람직하고, 이로 인해, 다이싱장치의 블레이드(25)를 교환하는 일없이, 스텝S3b과 스텝S3c를 행할 수 있고, 처리량(throughput)을 향상하고, 다이싱공정에 요하는 시간을 단축할 수 있다.
다음으로, 본 실시형태에서 제조된 반도체칩(반도체장치)(12)의 설치예에 대해서 설명한다. 도16은, 반도체칩(12)을 LCD(Liquid crystal display)패널(액정 패널)에 설치한 상태를 나타내는 평면도(설명도)이며, 도17은, 그 요부 단면도이다. 도16의 B-B선의 단면이 도17에 거의 대응한다. 상기(스텝S1∼스텝S3)와 같이 하여 제조된 반도체칩(12)은, 도16 및 도17에 모식적으로 나타내지도록, LCD패널 등에 설치(탑재)되어서 사용된다.
도16 및 도17에 나타내지는 것 같이, LCD패널(31)에서는, 유리기판(유리판)(32)의 주면 위로 LCD부(33)가 마련되어 있다. LCD부(33)는, 액정재료(기름상태의 투명한 액정조성물(液晶組成物))이 유리기판(32)와 다른 유리기판(LCD부(33)로서 도시된 유리기판)의 사이에 끼워 넣어져 있어, 주위가 밀폐된 구조를 가져서, 각 유리기판의 내면에는, 액정에 전압을 인가하는 전극(투명전극)이 설치되어 있다. 유리기판(32)의 이면에 편광(偏光)필터를 설치하고, LCD부(33)를 구성하는 유리기판의 표면에 렌즈필터(필터)을 설치할 수도 있다.
유리기판(32)의 주면의 단부(端部)에는, 반도체칩(12)이 ACF(Anisotropic Conductive Film : 이방성도전(異方性導電)필름(34)을 사이에 두고 설치(탑재),고정되어 있다. 반도체칩(12)의 전극(35)은, ACF(34)를 사이에 두고, 유리기판(32)의 주면에 형성된 단자에 전기적으로 접속되어 있다. 또, 반도체칩(12)의 전극(35)은, 상기 도5의 패드전극(8) 또는 그 위에 형성된 범프전극 등에 대응하는 것이다. 또한, 유리기판(32) 주면의 또 다른 단부에, FPC(플렉시블 프린트배선판, 플렉시블 배선기판)(36)이 ACF(37)을 사이에 두고 접합되어서, FPC(36)의 도체패턴36b(의 단자를 구성하는 부분)가 유리기판(32)의 주면에 형성된 단자에 전기적으로 접속되어 있다. FPC(36)은, 절연성의 베이스 필름(절연층)36a 위에 도체 패턴36b을 형성한 것이며, 가요성(可撓性)을 가지고 있다. 이로 인해, 반도체칩(12)의 전극(35)은, ACF(34), 유리기판(32)의 주면에 형성된 단자 및 배선, ACF(37)을 사이에 두고, FPC(36)의 단자(도체패턴36b)에 전기적으로 접속되며, 다시 FPC(36)의 도체 패턴36b로 이루어지는 배선을 통해서 FPC(36)의 외부단자(38)에 전기적으로 접속되어 있다. FPC(36)에는, 필요에 따라서, 칩 콘덴서 등의 칩부품(39) 등이 탑재되어 있다. 또한, 도16에서 화살표에 의해 모식적으로 나타내지는 것 처럼 FPC(36)을 LCD패널(31)의 이면 측에 구부려 접음으로써 LCD패널(31) 또는 LCD모듈의 사이즈를 축소할 수가 있다.
반도체칩(12)은, LCD패널(31)의 유리기판(32) 주면의 단부(端部) 근방에 있어서, 유리기판(32)의 측면에 따르는 것처럼 탑재되어, LCD패널 또는 LCD모듈의 LCD드라이버에 사용된다. LCD드라이버용의 반도체칩(12)은, 긴 변(4)을 유리기판 (32)의 측변에 거의 평행하게 배치하면, 반도체칩(12)의 긴 변(4)은 유리기판(31)의 측변보다도 작으면 되므로, 반도체칩(12)의 긴 변(4)이 길어져도, LCD패널(31)자체의 치수를 증대시키도록 작용하지는 않는다. 그렇지만, LCD드라이버용의 반도체칩(12)의 짧은 변(5)이 길면, LCD패널(31)에 있어서, 표시 부분 이외의 영역의 치수를 증가시키도록 작용하므로, 같은 표시 사이즈의 LCD패널 전체의 치수를 증대시켜버린다. 이로 인해, LCD드라이버용의 반도체칩(12)은, 짧은 변(5)은 될 수 있는 한 짧은 것이 바람직하다. 짧은 변(5)을 짧게 하면, 같은 반도체집적회로를 형성하는데 필요한 면적을 확보하기 위해서, 긴 변(4)을 길게 해야 한다. 이로 인해, LCD드라이버용의 반도체칩(12)은, 긴 변(4)이 짧은 변(5)보다도 상당히 크며, 즉 긴 변(4)과 짧은 변(5)의 비가 상당히 커서, 예를 들어, 긴 변(4)을 12mm정도, 짧은 변(5)을 1mm정도로 할 수가 있어서, 긴 변(4)은 짧은 변(5)보다도 몇 배 또는 그 이상의 치수를 갖게 된다.
본 실시형태는, 얼라인먼트 패턴을 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 형성하지 않음으로써 제1 스크라이브 영역3a의 폭 W1이 넓어졌다고 해도, 제2 스크라이브 영역3b의 폭 W2을 좁게 할 수가 있으므로, 반도체 웨이퍼(1)의 주면(主面)에 있어서, 짧은 변(5)에 평행한 X방향으로 배열하는 반도체칩영역(2)의 수를 많게 하여, 반도체 웨이퍼로부터의 반도체칩(12)의 취득수를 증가시키는 것이다. LCD드라이버용의 반도체칩과 같이 , 긴 변(4)과 짧은 변(5)의 비가 큰 반도체칩(12)을 제조할 경우, 반도체 웨이퍼(1)의 주면에 있어서의 제2 스크라이브 영역3b의 개수가 특히 많아지므로, 제2 스크라이브 영역3b의 폭 W2를 좁게 한 것에 의한 반도체 웨이퍼로부터의 반도체칩(12)의 취득수의 증가효과가 커진다.이로 인해, 본 실시형태는, LCD드라이버용의 반도체칩과 같이, 긴 변(4)과 짧은 변(5)의 비가 큰 반도체칩(12)을 제조할 경우에 적용하면, 효과가 훨씬 크다.
또한, 본 실시형태는, 반도체칩영역(2)의 설계는 변경하지 않고, 스크라이브 영역(3)의 설계를 변경하는 것만으로 적용가능하다. 이로 인해, 스크라이브 영역의 설계를 변경한 포토마스크를 준비하는 것만으로 본 실시형태를 적용할 수 있고, 포토마스크에 있어서 반도체칩영역(2)에 대응하는 영역의 회로패턴은 변경할 필요가 없으며, 새로 준비하는 포토마스크의 설계나 제작이 용이하다. 따라서, 이미 사용하고 있는 반도체장치의 제조공정이나 제조설비에 대한 본 실시형태의 도입이 용이하다.
(실시형태2)
도18은, 본 실시형태의 반도체장치의 제조공정 중에 있어서의 반도체 웨이퍼의 요부평면도이며, 도19는, 얼라인먼트 패턴을 형성한 영역근방을 더욱 확대한 반도체 웨이퍼의 요부평면도이며, 각각 상기 실시형태 1의 도3 및 도4에 대응하는 것이다.
도18 및 도19에 나타내지는 것 같이, 본 실시형태에 있어서도, 상기 실시형태 1과 같이, 포토리소그래피 공정에서 사용되는 얼라인먼트 패턴(즉 제1 얼라인먼트 패턴13a 및 제2 얼라인먼트 패턴13b)을, 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 얼라인먼트 패턴을 형성하지 않도록 하고 있다.
그렇지만, 상기 실시형태 1에서는, 상기 도3 및 도4에 나타내지는 것 같이, 비교예의 제2 얼라인먼트 패턴113b로 같은 치수의 제2 얼라인먼트 패턴13b를 제1 스크라이브 영역3a에 형성하도록 하고 있었으므로, 제2 얼라인먼트 패턴13b 또는 그 형성 영역의 치수는, Y방향으로 길고, 제1 스크라이브 영역3a의 폭 W1은, 비교예의 제1 스크라이브 영역103a의 폭 W3보다도 넓게 할 필요가 있었다.
이에 비하여, 본 실시형태에서는, 도18 및 도19에 나타내지는 것 같이, 제2 얼라인먼트 패턴13b는, Y방향의 얼라인먼트를 행하기 위한 얼라인먼트 패턴(또는 얼라인먼트 패턴이 형성된 영역)이지만, X방향으로 연장하는 제1 스크라이브 영역3a에 형성할 수 있도록 하기 위해서, 상기 비교예의 제2 얼라인먼트 패턴113b에 비하여, Y방향의 치수를 짧게(작게) 한다. 즉, 상기 실시형태 1에서는, 제1 얼라인먼트 패턴13a의 X방향D1 치수와 제2 얼라인먼트 패턴13b의 Y방향 치수D2이 거의 같았지만 (D1=D2), 본 실시형태에서는, 제1 얼라인먼트 패턴13a의 X방향 치수D1보다도, 제2 얼라인먼트 패턴13b의 Y방향 D2의 치수를 작게 한다(D1>D2). 이로 인해, 제1 스크라이브 영역3a에 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b의 양쪽을 형성한다고 해도, 제1 스크라이브 영역3a의 폭 W1을 증대시킬 필요가 없어진다. 예를 들어, 본 실시형태에서는, 제1 스크라이브 영역3a의 폭 W1을, 비교예의 제1 스크라이브 영역103a의 폭 W3과 거의 같은 정도로 할 수가 있다 (W1=W3).
예를 들어, 본 실시형태에서도, 상기 실시형태 1과 같이, 도19에 나타내지는 것 같이, 제1 스크라이브 영역3a에 있어서, 제1 얼라인먼트 패턴13a는, 예를 들어, X방향의 치수가 4㎛정도 Y방향의 치수가 50㎛정도의 패턴(凹모양 패턴 또는 凸모양 패턴)14a가 10∼20㎛정도의 간격으로 X방향에 복수배열한 패턴구성을 갖고, 전체로서 X방향에 140㎛정도 Y방향에 50㎛정도의 치수를 가지고 있다. 그리고, 제1 스크라이브 영역3a에 있어서, 제2 얼라인먼트 패턴13b은, 예를 들어, Y방향의 치수가 4㎛정도 X방향의 치수가 50㎛정도의 패턴(凹모양 패턴 또는 凸모양 패턴)14b가 10∼20㎛정도의 간격으로 Y방향에 복수배열한 패턴구성을 갖고 있지만, 본 실시형태에서는, 상기 실시형태 1보다도 배열하는 패턴14b의 수가 적다. 이로 인해, 제2 얼라인먼트 패턴13b는, 전체로서의 Y방향 치수D2가, 상기 실시형태 1보다도 작고, 예를 들어, 전체로서 X방향에 50㎛정도 Y방향에 70㎛정도의 치수를 가지고 있다.
이렇게, 본 실시형태에서는, 제1 스크라이브 영역3a에 형성하는 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b는, 서로 90°회전한 관계이지만, 다른 치수를 가지고 있다. 즉, 제2 얼라인먼트 패턴13b 또는 그 형성 영역의 Y방향 치수D2는, 제1 얼라인먼트 패턴13a 또는 그 형성 영역의 X방향 치수D1보다도 작 다(D1>D2). 한편, 제1 얼라인먼트 패턴13a 또는 그 형성 영역의 Y방향의 치수는, 제2 얼라인먼트 패턴13b 또는 그 형성 영역의 X방향과 거의 같다고 할 수가 있다.
그리고, 본 실시형태에서도, 상기 실시형태 1과 같이, 제2 스크라이브 영역3b에는, 얼라인먼트 패턴을 형성하지 않으므로, 제2 스크라이브 영역3b의 폭 W2는, 비교예의 제2 스크라이브 영역103b의 폭 W4보다도 좁게 할 수 있다(W2 < W4). 즉 도8 및 도9의 비교예에서는, 제2 얼라인먼트 패턴113b를 제2 스크라이브 영역103b에 형성하므로, 제2 스크라이브 영역103b의 폭 W4는, 제2 얼라인먼트 패턴113b의 X방향 치수보다도 크게 해야 했지만, 본 실시형태에서는, 제1 및 제2 얼라인먼트 패턴13a,13b의 양쪽을 제1 스크라이브 영역3a에 형성하므로, 제2 스크라이브 영역3b의 폭 W2를 좁게 할 수 있다. 예를 들어, 제2 스크라이브 영역3b의 폭 W2를, 제2 얼라인먼트 패턴13b의 X방향 치수(예를 들어 패턴14b의 X방향 치수)D3이하(W2≤D3)로 하는 것도 가능하다. 이로 인해, 본 실시형태에서도, 제2 스크라이브 영역3b의 폭 W2는, 제1 스크라이브 영역3a의 폭 W1보다도 좁게(W2 < W 1)된다. 예를 들어, 제1 스크라이브 영역3a의 폭 W1을 120㎛정도(W1=120㎛)로 하여 제2 스크라이브 영역3b의 폭 W2를 50㎛정도(W2=50㎛) 또는 그 이하로 할 수가 있다.
본 실시형태의 다른 구성 및 제조공정은, 상기 실시형태 1과 거의 같으므로, 여기에서는 그 설명은 생략한다.
본 실시형태에서도, 상기 실시형태 1과 같이, 2방향(X방향 및 Y방향)의 얼라인먼트를 하는 2종류의 얼라인먼트 패턴(즉 제1 얼라인먼트 패턴13a 및 제2 얼라인먼트 패턴13b)을 스크라이브 영역(3)에 설치하는 것에 의해, 얼라인먼트 정밀도를 향상할 수 있고, 반도체장치의 미세화나 고집적화에 유리하게 된다. 또한, 포토리소그래피 공정에서 사용되는 얼라인먼트 패턴(즉 제1 얼라인먼트 패턴13a 및 제2 얼라인먼트 패턴13b)을, 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 얼라인먼트 패턴을 형성하지 않도록 하여, 제2 스크라이브 영역3b의 폭 W2를(제1 스크라이브 영역3a의 폭 W1보다도)좁게 한다. 이로 인해, 상기 실시형태 1과 같이, 반도체 웨이퍼(1)의 주면에 있어서, X방향에 배열하는 반도체칩영역(2)의 수를 증가시킬 수 있으며, 하나의 반도체 웨이퍼(1)로부터 취득할 수 있는 반도체칩(12)의 총수를 증가시킬 수 있고, 반도체칩(12)의 제조단가(제조 코스트)를 저감 할 수가 있다. 따라서, 얼라인먼트 정밀도의 향상과, 반도체장치의 제조단가 저감이 동시에 가능하게 된다.
또한, 본 실시형태에서는, 상기 실시형태 1과 다르고, 제1 스크라이브 영역3a에 형성하는 제1 얼라인먼트 패턴13a와 제2 얼라인먼트 패턴13b는, 서로 90°회전한 관계이지만, 다른 치수를 갖고, 제2 얼라인먼트 패턴13b 또는 그 형성 영역의 Y방향 치수는, 제1 얼라인먼트 패턴13a 또는 그 형성 영역의 X방향 치수보다도 작게 한다.이로 인해, 본 실시형태에서는, 상기실시형태 1보다도, 더욱, 제1 스크라이브 영역3a의 폭 W1을 좁게 할 수가 있고, 반도체 웨이퍼(1)의 주면에 있어서, Y방향에 배열하는 반도체칩영역(2)의 수를 증가시킬 수 있으며, 그로 인해, 하나의 반도체 웨이퍼(1)로부터 취득할 수 있는 반도체칩(12)의 총수를 더욱 증가시킬 수 있다. 이로 인해, 반도체칩(12)의 제조단가를 더욱 저감할 수가 있다.
또한, 제2 얼라인먼트 패턴13b 또는 그 형성 영역의 Y방향 치수를 지나치게 작게 하면, 제2 얼라인먼트 패턴13b을 이용한 Y방향의 얼라인먼트의 정밀도가 저하할 가능성이 있다. 이로 인해, 요구되는 얼라인먼트의 정밀도를 감안하여, 제1 얼라인먼트 패턴13a 또는 그 형성 영역의 X방향 치수와 비교한, 제2 얼라인먼트 패턴13b 또는 그 형성 영역의 Y방향 치수의 축소량을 정하고, 정해진 제2 얼라인먼트 패턴13b 또는 그 형성 영역의 Y방향의 치수에 따라, 제1 스크라이브 영역3a의 폭 W1을 정하면 된다. 이로 인해, 요구되는 얼라인먼트 정밀도를 만족시키면서, 반도체 웨이퍼로부터 취득할 수 있는 반도체칩(12)의 수를 최대한 증가시킬 수 있다. 단지, 반도체장치의 미세화 등을 위해 포토리소그래피 공정의 얼라인먼트 정밀도를 높이는 것을 가장 중요시할 경우에는, 상기 실시형태 1을 적용하는 것이, 가장 적합하다.
(실시형태3)
도20 및 도21은, 본 실시형태의 반도체장치의 제조공정 중에 있어서의 반도체 웨이퍼의 요부평면도이며, 어느 쪽도 상기 실시형태 1의 도3에 대응하는 것이다.
상기 실시형태 1, 2에서는, 얼라인먼트 패턴의 형성위치에 대해서 설명했다.본 실시형태에서는, TEG패턴의 형성 위치에 대해서 설명한다. TEG패턴 이외의 구성 및 제조공정에 대해서는, 상기실시형태 1, 2와 같으므로 여기에서는 그 설명은 생략한다. 또한, 얼라인먼트 패턴의 배치에 관해서도, 상기 실시형태 1, 2와 같으므로, 도20 및 도21에서는, 제1 및 제2 얼라인먼트 패턴13a ,13b의 도시는 생략하고 있다.
스텝S2의 웨이퍼 프로세스에 있어서, TEG(Test Element Group)패턴(51)을 형성할 경우는, 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 형성하지 않도록 한다. TEG패턴(51)은, 웨이퍼 프로세스를 확인하기 위한 TEG패턴, 테스트 패턴 또는 QC(Quality Control)패턴이다. TEG패턴(51)에 의해, 형성한 트랜지스터 소자의 문턱치전압(Vth)의 측정, 어긋남의 확인, 혹은 막후(膜厚)검사 등 을 할 수 있고, 웨이퍼 프로세스가 정확히 행하여지고 있는지를 확인할 수가 있다.
즉, 스텝S2의 웨이퍼프로세스에 있어서, 얼라인먼트 패턴이나 TEG패턴과 같은 스크라이브 영역(3)에 형성해야 할 패턴은, 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 전혀 형성하지 않도록 한다.
도20에는, TEG패턴(51)을 1개에 정리하여, 제1 스크라이브 영역3a에 형성한 예가 나타내져 있다. 도20의 경우는, 이로 인해, 제1 스크라이브 영역3a의 폭 W1이 넓어지는 것을 방지할 수 있고, 반도체 웨이퍼로부터 취득할 수 있는 반도체칩(12)의 총수 증가의 면에서 유리하다.
또한, 도21에는, 제1 스크라이브 영역3a의 폭 W1을 넓히고, 복수의 TEG패턴(51)을, 제1 스크라이브 영역3a에 Y방향에 병렬로 배치한 예가 나타내져 있다. 도21의 경우는, TEG패턴(51)에 의한 웨이퍼 프로세스의 확인을, 보다 정확하게 할 수 있다. 또한, TEG패턴(51)을 X방향에 병렬(일렬)로 배치할 경우는, TEG패턴(51)의 치수가 길면, 모든 TEG패턴(51)을 제1 스크라이브 영역3a에 배치할 수 없는 가능성이 있지만, 도21과 같이 제1 스크라이브 영역3a의 폭 W1을 넓혀서 복수의 TEG패턴(51)을 제1 스크라이브 영역3a에 Y방향에 병렬로 배치하면, 모든 TEG패턴(51) 을 제1 스크라이브 영역3a에 배치할 수가 있다.
도20 및 도21은, 상기 실시형태 1, 2의 어느 쪽에도 적용가능하다. 단지, 도21의 경우는, 도20의 경우보다도 제1 스크라이브 영역3a의 폭 W1을 넓게 할 필요가 있으므로, 상기 실시형태 1에 적용하면 가장 적합하다.
본 실시형태에서는, 상기실시형태 1, 2와 같이, 스텝S2의 웨이퍼 프로세스에 있어서, 포토리소그래피 공정에서 사용되는 얼라인먼트 패턴(즉 제1 얼라인먼트 패턴13a 및 제2 얼라인먼트 패턴13b)을, 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 얼라인먼트 패턴을 형성하지 않도록 한다. 게다가, 본 실시형태에서는, 스텝S2의 웨이퍼 프로세스에 있어서, TEG패턴(51)을, 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 TEG패턴(51)을 형성하지 않도록 한다. 즉, 스텝S2의 웨이퍼 프로세스에 있어서, 얼라인먼트 패턴이나 TEG패턴과 같은 스크라이브 영역(3)에 형성해야 할 패턴은, 모두 제1 스크라이브 영역3a에 형성하고, 제2 스크라이브 영역3b에는 전혀 형성하지 않도록 한다. 그리고, 제2 스크라이브 영역3b의 폭 W2을(제1 스크라이브 영역3a의 폭 W1보다도) 좁게 한다. 이로 인해, 상기실시형태 1과 같이, 반도체 웨이퍼(1)의 주면에 있어서, X방향으로 배열하는 반도체칩영역(2)의 수를 증가시킬 수 있으며, 하나의 반도체 웨이퍼(1)로부터 취득할 수 있는 반도체칩(12)의 총수를 증가시킬 수 있고, 반도체칩(12)의 제조단가를 저감 할 수가 있다.
이상, 본 발명자에 의해 행하여진 발명을 그 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되나 것은 아니고, 그 요지를 일탈하 지 않는 범위에서 여러가지로 변경가능한 것은 말할 필요도 없다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
얼라인먼트 정밀도의 향상과, 반도체장치의 제조단가 저감이 동시에 가능하게 된다.
본 발명은, 반도체장치의 제조기술에 가장 적합하게 적용된 것이다.

Claims (20)

  1. (a)반도체 웨이퍼를 준비하는 공정,
    (b)나중에 각각 반도체칩이 되는 상기 반도체 웨이퍼의 복수의 반도체칩영역에, 각각 반도체집적회로를 형성하는 공정,
    (c)상기 복수의 반도체칩영역의 사이의 스크라이브 영역에 따라 상기 반도체 웨이퍼를 절단하는 공정을 갖고, 상기 스크라이브 영역은, 제1 방향으로 연장하는 제1 스크라이브 영역과, 상기 제1 방향에 교차하는 제2 방향으로 연장하는 제2 스크라이브 영역을 갖고, 상기 제2 스크라이브 영역의 폭은 상기 제1 스크라이브 영역의 폭보다도 작고, 상기(b)공정에서는, 포토리소그래피 공정에서 사용되는 2종류의 얼라인먼트 패턴이 상기 제1 스크라이브 영역에 형성되어, 상기 제2 스크라이브 영역에는 얼라인먼트 패턴이 형성되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서,
    상기 2종류의 얼라인먼트 패턴은, 서로 다른 방향의 얼라인먼트에 이용하기 위한 얼라인먼트 패턴인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서,
    상기 2종류의 얼라인먼트 패턴은, 상기 제1 방향의 얼라인먼트에 이용하기 위한 제 1 얼라인먼트 패턴과 상기 제2 방향의 얼라인먼트에 이용하기 위한 제2 얼라인먼트 패턴인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서,
    상기 제1 얼라인먼트 패턴은, 상기 제1 스크라이브 영역에 있어서, 상기 제1 방향으로 반복해 늘어선 패턴에 의해 형성되며, 상기 제2 얼라인먼트 패턴은, 상기 제1 스크라이브 영역에 있어서, 상기 제2 방향으로 반복해 늘어선 패턴에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제3항에 있어서,
    상기 제1 얼라인먼트 패턴과 상기 제2 얼라인먼트 패턴은, 한 쪽이 다른 쪽을 90°회전시킨 패턴인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제3항에 있어서,
    상기 제1 얼라인먼트 패턴의 상기 제1 방향의 치수와, 상기 제2 얼라인먼트 패턴의 상기 제2 방향의 치수가 같은 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제3항에 있어서,
    상기 제1 얼라인먼트 패턴의 상기 제1 방향의 치수보다도, 상기 제2 얼라인먼트 패턴의 상기 제2 방향의 치수가, 작은 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제3항에 있어서,
    상기 제2 스크라이브 영역의 폭이, 상기 제2 얼라인먼트 패턴의 상기 제1 방향의 치수이하인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1항에 있어서,
    상기 제1 방향과 상기 제2 방향과는 서로 직교하는 방향인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제1항에 있어서,
    상기 반도체칩영역은, 긴 변 및 상기 긴 변보다도 짧은 짧은 변을 갖는 장방형상(長方形狀)의 평면형상을 갖고, 상기 제1 스크라이브 영역은, 상기 반도체칩영역의 상기 짧은 변에 접하는 스크라이브 영역이며, 상기 제2 스크라이브 영역은, 상기 반도체칩영역의 상기 긴 변에 접하는 스크라이브 영역인 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서,
    상기 반도체칩은, LCD드라이버용의 반도체칩인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제1항에 있어서,
    상기 반도체칩영역은, 긴 변 및 상기 긴 변보다도 짧은 짧은 변을 갖는 장방형상의 평면형상을 갖고, 상기 제1 방향은, 상기 반도체칩영역의 상기 짧은 변에 평행한 방향이며, 상기 제2 방향은, 상기 반도체칩영역의 상기 긴 변에 평행한 방향인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제1항에 있어서,
    상기(b)공정에서는, TEG패턴이 상기 제1 스크라이브 영역에 형성되고, 상기 제2 스크라이브 영역에는 TEG패턴이 형성되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제1항에 있어서,
    상기(b)공정에서는, 상기 스크라이브 영역에 형성해야 할 패턴은, 모두 상기 제1 스크라이브 영역에 형성하고, 상기 제2 스크라이브 영역에는 형성하지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제1항에 있어서,
    상기 2종류의 얼라인먼트 패턴은, 포토리소그래피 공정의 노광(露光) 공정에서 1샷(shot)으로 노광되는 영역마다 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제1항에 있어서,
    상기(c)공정은, (c1) 제1 블레이드를 이용하고, 상기 제1 스크라이브 영역에 따라 상기 반도체 웨이퍼에 홈(溝)을 형성하는 공정,
    (c2) 상기 (c1)공정 후, 상기 제1 블레이드보다도 날의 두께가 얇은 제2 블레이드를 이용하고, 상기 제1 스크라이브 영역에 따라 상기 홈의 저부에서 상기 반도체 웨이퍼를 절단하는 공정,
    (c3) 상기 제2 스크라이브 영역에 따라 상기 반도체 웨이퍼를 절단하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제16항에 있어서,
    상기 반도체 웨이퍼는, 상기 제1 스크라이브 영역에 따라, 상기(c1)공정 및 상기 (c2)공정의 2단계 공정에서 절단되어, 상기 제2 스크라이브 영역에 따라, 상기 (c3)공정의 1단계 공정에서 절단되는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제16항에 있어서,
    상기 (c3)공정에서는, 상기 제2 블레이드를 이용하고, 상기 제2 스크라이브 영역에 따라 상기 반도체 웨이퍼를 절단하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제16항에 있어서,
    상기 (c1)공정에서는, 상기 반도체 웨이퍼는 하프 커트(half-cut), 상기 (c2) 및 (c3)공정에서는, 상기 반도체 웨이퍼는 풀 커트(full-cut)되는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제16항에 있어서,
    상기 (b)공정에서 상기 제1 스크라이브 영역에 형성된 상기 2종류의 얼라인먼트 패턴은, 상기 (c1)공정으로 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
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