JP4211892B2 - 半導体ウェハ - Google Patents

Description

本発明は、基板と、その基板上に形成された複数のデバイスチップ領域と、基板上に格子状に形成され、デバイスチップ領域をそれぞれに分けるために設けられたスクライブラインと、デバイスチップ領域とは異なる領域に設けられ、半導体ウェハの位置合せ用の金属膜からなるアライメントマークが少なくとも１つ形成されているブランク領域と、を備えた半導体ウェハに関する。

アナログ回路を備えた半導体装置では、アナログ特性を向上させるために、通常レーザートリミングが行なわれる。このレーザートリミング工程では、半導体ウェハの位置と角度（θ）を合わせる方法として、例えば、スクライブラインなどウェハ上の露光領域以外の領域に、例えばアルミニウム又はアルミニウム合金などの導電性材料からなるアライメントマークを配置し、このアライメントマークを利用してウェハの位置と角度を合わせる方法がある。また、別の方法として、半導体装置の電気的な特性を測定するためのＴＥＧ（Test Element Group）チップを複数配置し、ＴＥＧチップを利用してθ合わせを行なう方法もある。

半導体装置の製造において、１枚の半導体ウェハで製造可能なデバイスチップの個数を増加させることは製造コストの低減化などに繋がるために重要な課題となっている。そのため、スクライブラインの幅を狭くする方法などが提案されているが、スクライブラインの幅を狭くすると、アライメントマークやＴＥＧチップを形成することが困難になる。

そこで、半導体ウェハにデバイスチップ領域とは異なる領域を設け、その領域内にアライメントマークやＴＥＧ領域を配置することにより、微細なデバイスチップを製造する半導体ウェハのθ合わせを行なうことが提案されている（例えば、特許文献１参照）。
特開２００１−１３５５６９号公報

スクライブラインに配置するアルミニウムやアルミニウム合金等の導電性金属パターンや、ＴＥＧチップ内に配置されるアルミニウムやアルミニウム合金等の導電性金属は、ダイシングの際にダイシングカッターにそれらの金属が付着し、ダイシングカッターの切断性の低下を招き、シリコン基板の表面に形成された絶縁膜クラックによるデバイス信頼性の低下を引き起こす原因となっている。

ＴＥＧチップ内のアルミニウムやアルミニウム合金等の導電性金属からなる配線やスクライブラインのアルミニウムやアルミニウム合金等の導電性金属がダイシングの際に、ダイシングカッターに接触しないように位置やサイズを調節することは、多品種・多チップサイズの製造ラインにおいては困難である。

本発明の目的は、ダイシングの際に、ウェハに配置された導電性金属を切断することによって生じる不具合を防止することである。

本発明の半導体ウェハは、基板と、上記基板上に形成された複数のデバイスチップ領域と、上記基板上に格子状に形成され、上記デバイスチップ領域をそれぞれに分けるために設けられたスクライブラインと、上記デバイスチップ領域とは異なる領域に設けられ、半導体ウェハの位置合せ用の金属膜からなるアライメントマークが少なくとも１つ形成されているブランク領域と、を備えた半導体ウェハであって、上記ブランク領域は上記デバイスチップ領域の配列の中に設けられており、かつ１つの上記ブランク領域は上記デバイスチップ領域２つ分以上の大きさを備え、上記アライメントマークは上記ブランク領域内で２つ以上の上記デバイスチップ領域に対応する部分にまたがって配置されており、上記ブランク領域の上記スクライブラインと交差する全ての領域には、上記アライメントマークの存在しないスクライブ領域を備えていることを特徴とするものである。

また、上記スクライブ領域は、上記スクライブラインと同じ幅をもつライン状の領域とすることができる。
スクライブ領域をスクライブラインと同じ幅を持つライン状の領域とすることで、スクライブ領域のパターニングをスクライブラインのパターニングと同様に行なうことができるので、加工が容易になる。

また、露光によりデバイスチップが形成された半導体ウェハを平坦化する場合、例えばＣＭＰ（Chemical Mechanical Polishing）プロセスを多層アルミニウム又はアルミニウム合金配線に適用した場合、ブランク領域近傍のデバイスチップ領域とその他のデバイスチップ領域との間で絶縁膜研磨レートに差が生じ、ブランク領域近傍に配置されているデバイスチップがその他のデバイスチップよりも多く研磨されてしまい、電気的特性が変動してしまうという問題がある。
その原因としては、ブランク領域のスクライブライン以外の部分で、例えばアルミニウムやアルミニウム合金等の金属膜の占める面積が、デバイスチップにおいて金属膜の占める面積と著しく異なる（凹凸量が異なる）ために、研磨レート差を生じさせることが挙げられる。そして、その影響範囲は、ブランク領域近傍に配置されているデバイスチップにまで到達する。

そこで、本発明の半導体ウェハにおいては、ブランク領域内に配置されるアライメントマークは複数の金属膜パターンから形成されており、それぞれの上記金属膜パターンが互いに分離して、又は少なくとも１つの上記金属膜パターンが他の金属膜パターンに連続して配置されているのが好ましい。
ブランク領域内に配置されるアライメントマークは複数の金属膜パターンから形成されており、それぞれの上記金属膜パターンが互いに分離して、又は少なくとも１つの上記金属膜パターンが他の金属膜パターンに連続して配置されているようにすれば、例えばブランク領域内における金属膜の面積比率をデバイスチップ領域内における金属膜の面積比率に近づけることができ、ＣＭＰプロセスなどの表面平坦化プロセスにおいて、ブランク領域の近傍のデバイスチップ領域とその他の領域のデバイスチップ領域の表面研磨レートを同程度のものにすることができるので、ブランク領域の近傍のデバイスチップ領域とその他の領域のデバイスチップ領域との電気的特性の変動を抑制することができる。

また、ブランク領域は、３つ以上のデバイスチップ領域が１列に並んで配置された大きさであり、ブランク領域において、ブランク領域の両端のデバイスチップ領域に対応する部分にはアライメントマークが形成されており、それらの部分の間のデバイスチップ領域に対応する部分にはデバイスチップ領域が形成されているのが好ましい。
ここで、「複数のデバイスチップ領域が１列に並んで配置された大きさ」とは、隣り合うデバイスチップ領域の間のスクライブラインの幅も含んでいる。
ブランク領域の大きさを、複数のデバイスチップ領域が１列に並んで配置された大きさと同じにすれば、ブランク領域の大きさを必要最小限にすることができる。また、ブランク領域内にデバイスチップ領域を設けることにより、半導体ウェハ内にデバイスチップ領域をより多く形成することができる。

基板と、上記基板上に形成された複数のデバイスチップ領域と、上記基板上に格子状に形成され、上記デバイスチップ領域をそれぞれに分けるために設けられたスクライブラインと、上記デバイスチップ領域とは異なる領域に設けられ、半導体ウェハの位置合せ用の金属膜からなるアライメントマークが少なくとも１つ形成されているブランク領域と、を備えた半導体ウェハにおいて、上記ブランク領域は上記デバイスチップ領域の配列の中に設けられており、かつ１つの上記ブランク領域は上記デバイスチップ領域２つ分以上の大きさを備え、上記アライメントマークは上記ブランク領域内で２つ以上の上記デバイスチップ領域に対応する部分にまたがって配置されており、ブランク領域のスクライブラインと交差する全ての領域にアライメントマークの存在しないスクライブ領域を備えているようにしたので、金属膜からなるアライメントマークを切断することなくダイシングを行なうことができるようになり、ダイシングカッターに金属膜が付着しないので、ダイシングカッターの切断性の低下や、それに伴って発生する、基板上に形成された膜の破損を防止することができる。

また、スクライブ領域がスクライブラインと同じ幅を持つライン状の領域であるようにすることで、スクライブ領域のパターニングをスクライブラインのパターニングと同様に行なうことができるので、加工が容易になる。

ブランク領域内に配置されるアライメントマークは複数の金属膜パターンから形成されており、それぞれの上記金属膜パターンが互いに分離して、又は少なくとも１つの上記金属膜パターンが他の金属膜パターンに連続して配置されているようにすれば、例えばブランク領域内における金属膜の面積比率をデバイスチップ領域内における金属膜の面積比率に近づけることができ、ＣＭＰプロセスなどの表面平坦化プロセスにおいて、ブランク領域の近傍のデバイスチップ領域とその他の領域のデバイスチップ領域の表面研磨レートを同程度のものにすることができるので、ブランク領域の近傍のデバイスチップ領域とその他の領域のデバイスチップ領域との電気的特性の変動を抑制することができる。

ブランク領域の大きさを、３つ以上のデバイスチップ領域が１列に並んで配置された大きさにし、ブランク領域において、ブランク領域の両端のデバイスチップ領域に対応する部分にはアライメントマークが形成されており、それらの部分の間のデバイスチップ領域に対応する部分にはデバイスチップ領域が形成されているようにすれば、１枚の半導体ウェハ内にデバイスチップ領域をより多く形成することができるので、コストの低減を図ることができる。

以下に本発明の好適な実施形態を説明する。尚、以下に説明する本発明の実施例は本発明の好ましい形態の一例を示したにすぎず、本発明はこれに限定されるものではない。

本発明の半導体ウェハの一実施例を図面を参照しながら説明する。図１は本発明の半導体ウェハの一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は１つのブランク領域近傍を示す拡大図である。
（Ａ）に示すように、半導体ウェハ２は、シリコン基板の面上にデバイスチップを形成するためのデバイスチップ領域４が複数形成され、マトリクス状に配置されている。また、これらのデバイスチップ領域４をそれぞれに分離するために、ダイシング用のスクライブライン８が格子状に設けられている。斜線で示す領域６は、デバイスパターンを形成しないブランク領域であり、ブランク領域６は半導体ウェハ２の３つの領域に互いに間隔をもって設けられている。

１つのブランク領域６には、（Ｂ）に示すように、例えばアルミニウムやアルミニウム合金などの金属膜で形成されたアライメントマーク１２が形成されている。また、ブランク領域６におけるスクライブライン８と交差する全ての領域には、アライメントマーク１２が存在しないスクライブ領域１０が形成されている。スクライブ領域１０はスクライブライン８と同じ幅に形成されており、アライメントマーク１２はスクライブ領域１０によって４つに分割されている。

ここで、この実施例のスクライブ領域１０はスクライブライン８と同じ幅に形成されているが、本発明のスクライブ領域１０は、幅がスクライブライン８の幅よりも広く形成されていてもよいし、狭く形成されていてもよい。但し、スクライブ領域１０はダイシングする際に用いるダイシングカッターの幅よりも広い幅をもつことが必要である。
これに伴い、４つに分割されたアライメントマーク１２のうちの１つの大きさが、１つのデバイスチップ領域４の大きさよりも小さくても大きくてもよいが、アライメントマーク１２を用いてアライメントを行なう、例えばレーザートリミング装置などの装置で認識することができる程度の大きさ、例えば図１（Ａ）において上下方向（長手方向）に２．５ｍｍ以上が必要である。

この実施例において、ブランク領域６は、４つのデバイスチップ領域４を、スクライブライン８を含めて１列に並べて配置した領域となっているが、本発明はこれに限定されるものではなく、ブランク領域６が３つ以下のデバイスチップ領域４を１列に並べて配置した領域であってもよいし、５つ以上のデバイスチップ領域を１列又は２列以上に並べて配置した領域であってもよい。ただし、ブランク領域６の面積が小さいほどデバイスチップ領域４を多く配置できるので、ブランク領域６はデバイスチップ領域４が１列に並んで配置されているのが好ましい。

図２は従来の半導体ウェハの一例を説明するためのアライメントマーク周辺の拡大図である。
アライメントマーク２０として、例えばアルミニウムなどの金属膜が４つのデバイスチップ領域１６に相当する領域にまたがって形成されている。アライメントマーク２０は、レーザートリミングの際の画像による直交合わせで、明暗の画像コントラストに利用するため、図２に示すように、ブランク領域１８内に形成されている。
ところが、従来の半導体ウェハ１４のブランク領域１８を通過するようにＡ−Ａ’間でダイシングを行なった場合、ブランク領域１８内に形成されているアライメントマーク２０を切断しなければならない。アライメントマーク２０を切断することにより、ダイシングカッターに金属膜が付着し、ダイシングカッターの切断性が低下し、シリコン基板の表面に形成された絶縁膜にクラックが発生するといった不具合が生じる。

この実施例の半導体ウェハ２（図１（Ｂ）を参照）では、ブランク領域６内にアライメントマーク１２が存在しないスクライブ領域１０がスクライブライン８に対して平行で、且つスクライブライン８の延長線上に形成されているので、従来と同様にダイシングを行なってもアライメントマーク１２を切断せずにダイシングを行なうことが可能である。したがって、ダイシングカッターに金属膜が付着することがないので、ダイシングカッターの切断性の低下を防止することができ、シリコン基板の表面に形成された絶縁膜にクラックが発生するという問題も解決することができる。

また、ブランク領域６において、１つのデバイスチップ領域４に相当する領域に形成されているアライメントマーク１２は、例えば図３（Ａ）〜（Ｃ）に示されるように、複数の金属膜パターン１１から形成されており、それぞれの金属膜パターン１１が分割されて、又は少なくとも１つの金属膜パターン１１が他の金属膜パターン１１と連続して配置されている。

（Ａ）に示されているアライメントマーク１２は、正方形に形成された複数の金属膜パターン１１がそれぞれ独立して配置されており、それぞれの金属膜パターン１１の１辺は、例えば１０μｍ以下となっている。
（Ｂ）に示されているアライメントマーク１２は、正方形に形成された複数の金属膜パターン１１がそれぞれ他の金属膜パターン１１と角部において接点をもつ、チェッカーフラッグ状に配置されている。それぞれの金属膜パターン１１の１辺は、例えば１０μｍ以下となっている。
（Ｃ）に示されているアライメントマーク１２は、この領域内の周縁部を囲むように４つの長方形の金属膜パターン１１が配置され、それら４つの金属膜パターン１１は互いに連続であり、さらに、その内側で格子状をなすように複数の長方形の金属膜パターン１１が縦横に配置されて、他の金属膜パターン１１に接している。即ち、１辺の長さが例えば１０μｍ程度の正方形をなす開口部１３を複数備えた格子状の金属膜パターン１１が形成されている。

但し、上記したアライメントマーク１２は金属膜パターン１１の配置例を示しただけであって、例えば（Ａ）及び（Ｂ）の金属膜パターン１１の形状や（Ｃ）の開口部１３の形状は、正方形以外にも、長方形やひし形、円形など種々の形状に変更してもよい。さらに、金属膜パターン１１及び開口部１３の寸法は、好ましいと考えられ得る数値の一例であって、これにより本発明を限定するものではない。

上記したように、ブランク領域６に形成されるアライメントマーク１２を、複数の金属膜パターン１１から形成されており、それぞれの金属膜パターン１１が分割されて、又は少なくとも１つの金属膜パターン１１が他の金属膜パターン１１と連続して配置されているようにすることで、例えばブランク領域６内における金属膜の面積比率をデバイスチップ領域４内における金属膜の面積比率に近づけることができ、ＣＭＰなどの表面平坦化プロセスを行なう際に、ブランク領域６近隣に位置するデバイスチップ領域４とその他の領域に位置するデバイスチップ領域４との研磨レートを同程度に設定することができるようになるので、研磨レートの差によって生じるデバイスチップ間の電気的特性の変動を抑制することができる。

この実施例においては、図１（Ａ）において１列に並んだ４つのデバイスチップ領域４に相当する領域を１つのブランク領域６としているが、本発明の半導体ウェハは、３以下（但し、最低１以上）又は５以上のデバイスチップ領域に相当する領域をブランク領域として備えていてもよい。また、ブランク領域６の形状は縦長ではなく横長、若しくは正方形などであってもよい。
ブランク領域６は半導体ウェハ２の中央部の３つの領域に設けられているが、２以上の領域に設けられていれば半導体ウェハ２の位置と角度を調節することができる。

また、ブランク領域６を設けることにより、半導体ウェハ２上に形成できるデバイスチップの個数が減少してしまう。そこで、例えば図４に示すように、ブランク領域６内にデバイスチップ領域４を形成してもよい。ブランク領域６内にデバイスチップ領域４を形成することにより、ウェハ２により多くのデバイスチップ領域４を形成することができるので、低コスト化を図ることができる。但し、ブランク領域６内に形成されるアライメントマーク１２の大きさは、アライメントマーク１２を利用して半導体ウェハ１２の位置と角度を調節する、例えばレーザートリミング装置などで認識することが可能な必要最小限の大きさが必要である。

ここで、この実施例においては、図３（Ａ）〜（Ｃ）のような、アライメントマーク１２における金属膜パターン１１の配置例を示したが、本発明は、アライメントマーク１２が１つの金属膜で形成されているものに対しても同様に適用することができる。
また、アライメントマーク１２を形成する金属膜としては、アルミニウムやアルミニウム合金などの他、例えば銅など、他の金属材料であってもよい。

次に、上記半導体ウェハを形成するために露光装置で用いるレチクルについて説明する。図５はレチクルの一例を示した図である。尚、このレチクルは、図１に示した上記実施例の半導体ウェハを形成するための露光用レチクルである。
レチクル２２は、例えばガラス基板などの透光性基板上に、半導体ウェハ２（図１を参照）のデバイスチップ領域４に対して露光を行なうための第１露光領域２４と、ブランク領域６に対して露光を行なうための第２露光領域２６を備えている。また、レチクル２２には、第１露光領域２４と第２露光領域２６の間に、レチクル２２と遮光用ブラインドとの位置合せずれを解消するための遮光領域２７が設けられている。

第１露光領域２４は、半導体ウェハ２（図１を参照）における縦横方向に４×４個のデバイスチップ領域４に露光を行なうためのデバイスチップ形成用領域２８とスクライブライン８を形成するためのスクライブライン形成用領域３０が形成されている。
第２露光領域２６は、半導体ウェハ２におけるブランク領域６に露光を行なうために、４つのデバイスチップ領域４に相当するアライメントマーク１２を形成するためのアライメントマーク形成用領域３２とスクライブ領域１０に相当するスクライブ領域形成用領域３４が形成されている。
ここで、スクライブ領域形成用領域３４の幅は、ダイシングの際に用いるダイシングカッターの幅よりも大きい幅以上である。

レチクル２２において、遮光領域２７と、第１露光領域２４と第２露光領域２６以外の斜線で示された領域３６は、光を透過させない遮光帯となっている。
レチクル２２では、第１露光領域２４において、少なくともスクライブライン形成用領域３０は光を透過させないように例えばクロムによってマスクされている。また、第２露光領域２６においても、少なくともスクライブ領域形成用領域３４に光を透過させないように例えばクロムでマスクされている。
また、第２露光領域２６のアライメントマーク形成用領域３２において、特定の領域以外の領域は光を透過させないように、例えばクロムなどでマスクされている。
さらに、遮光領域２７も、例えばクロムなどでマスクされている。
但し、この例はレチクルの光を透過させる領域と光を遮断する領域の一例であり、半導体ウェハ上に形成されているレジストによって逆になる場合もあり、レジストはこの例に限定されるものではない。

レチクル２２を用いた露光では、半導体ウェハ２のデバイスチップ領域４（図１を参照。）に対して露光を行なう際は、第２露光領域２６に対して照射される光を遮光用ブラインドで遮断する。ブランク領域６（図１を参照）に対して露光を行なう際は、第１露光領域２４に対して照射される光を遮光用ブラインドで遮断する。レチクル２２は第１露光領域２４と第２露光領域２６との間に遮光領域２７を備えているので、レチクル２２と遮光用ブラインドとの間で位置合せずれが生じても、遮光すべき領域に対して光が照射されることを防止することができる。遮光領域２７は、第１露光領域２４と第２露光領域２６との間に、用いる露光装置で生じる位置合せ精度ずれ幅（例えば０.８ｍｍ）の２倍以上の長さ、例えば１.６ｍｍ以上の幅をもっているのが好ましい。

レチクル２２では、第２露光領域２６にアライメントマーク形成用領域３２が１列に並んで形成されている。これにより、レチクル２２の面内で第２露光領域２６が占める割合は最少となり、第１露光領域２４が占める面積が最大となるので、同一サイズのレチクルで配置できるデバイスチップ形成用領域２８の個数が最大となり、１回の露光で形成できるデバイスチップ領域４の個数が最大となるので、半導体装置の製造工程でのスループットが向上する。ただし、アライメントマーク形成用領域３２が２列以上に並んで形成されていてもよい。

ここで、半導体ウェハ２（図１を参照）のブランク領域６に、図３（Ａ）〜（Ｃ）に示したような、複数の金属膜パターン１１が配置されて形成されたアライメントマーク１２を形成するために、このレチクル２２において、第２露光領域に金属膜パターン形成用のパターンが形成されている（図示は省略）。
但し、レチクル２２では、第２露光領域に金属膜パターン形成用のパターンが形成されているが、レチクルは、第２露光領域に１つの金属膜で形成されるアライメントマーク１２を形成するためのパターンが形成されているものであってもよい。

また、レチクル２２に形成されているデバイスチップ形成用領域２８、アライメントマーク形成用領域３２の個数、大きさは一例であって、レチクルは、レチクル２２よりも多い又は少ないデバイスチップ形成用領域、アライメントマーク形成用領域が形成されていてもよい。
さらに、第２露光領域２６に形成するアライメントマーク１２の大きさをレーザートリミング装置などで認識可能な最小限の大きさとし、残りの領域にデバイスチップ形成用領域２８を形成し、例えば図４に示したブランク領域６を形成するようにしてもよい。ブランク領域６内にデバイスチップ形成領域２８を形成するようにすれば、１枚の半導体ウェハ２でより多くのデバイスチップを形成することができるようになるので、コストを低下させることができる。

レチクル２２のように、１枚のレチクル２２に、デバイスチップ領域に対して露光を行なうための第１露光領域２４と、ブランク領域に対して露光を行なうための第２露光領域２６を備えさせることにより、レチクルを交換することなく、１枚のレチクル２２で半導体ウェハのデバイスチップ領域とブランク領域に対して露光を行なうことができる。

次に、上記の半導体ウェハとレチクルを用いた露光方法を説明する。図６は露光方法を説明するための図であり、（Ａ）は露光装置の構成の一例を示す概略構成図、（Ｂ）は遮光用ブラインドを説明するための拡大図である。
図５に示したように、レチクル２２は、第１露光領域２４と第２露光領域２６が形成されており、第１露光領域２４は半導体ウェハ２のデバイスチップ領域４にパターンを露光する際に用いられ、第２露光領域２６は半導体ウェハ２のブランク領域６に対して露光を行なう際に用いられる。
露光装置としては、例えば図６に示されるように、レチクル２２上面に対して光を照射するように光源３８が配置されており、光源３８とレチクル２２の間にレチクル２２面内の任意の領域に照射される光を遮断するための遮光用ブラインド４０が配置されている。レチクル２２の下方には、縮小投影レンズ４１を介して半導体ウェハ２が配置されている。これにより、光源３８からの光のうちレチクル２２の任意の領域を透過した光は、縮小投影レンズ４１によってレチクル２２のパターンを例えば５分の１に縮小され、さらに平行光となって半導体ウェハ２の所定の領域に露光される。
遮光用ブラインド４０は、例えば（Ｂ）に示すように、２枚のＬ字型遮光板４０ａ，４０ｂから構成されており、２枚のＬ字型遮光板４０ａ，４０ｂをスライドさせることで、任意の領域に照射される光を遮断することができるようになっている。

この例の露光方法は、半導体ウェハ２のデバイスチップ領域４（図１を参照。）に対して露光を行なう際は第２露光領域２６に対して照射される光を遮光用ブラインド４０で遮断し、またブランク領域６（図１を参照）に対して露光を行なう際は第１露光領域２４に対して照射される光を遮光用ブラインド４０で遮断する。これにより、レチクルを交換することなく、１枚のレチクル２２でデバイスチップ領域４とブランク領域６に対して露光を行なうことができるので、半導体ウェハ製造プロセスにおける露光処理の効率を向上させることができる。

この例の露光方法で用いられるレチクル２２には、第１露光領域２４と第２露光領域２６の間に遮光領域が設けられているので、レチクル２２と遮光用ブラインド４０との位置合せずれが発生しても、その影響を受けることなく露光を行なうことができる。
さらに、レチクル２２を用いて露光を行なうことにより、半導体ウェハ２上全面に、アライメントマークや配線パターン等を形成するための金属膜を形成しても、写真製版処理及びエッチング処理を行なうことにより、スクライブ領域１０に金属膜を残さないようにすることができるので、ダイシングカッターが金属膜を切断することなくダイシングを行なうことができるので、ダイシングカッターの切断性の低下や、それに起因した、半導体ウェハ２上の絶縁膜におけるクラックの発生を防止することができる（図１も参照）。

上記で説明した実施例では、ＣＭＰプロセスを用いて平坦化処理を行なうことを想定して説明したが、本発明はこれに限定されるものではなく、平坦化処理を含まない半導体装置の製造プロセスにも適用することができる。

本発明の半導体ウェハの一実施例を説明するための図であり、（Ａ）は平面図、（Ｂ）はブランク領域周辺を詳細に示す拡大図である。 従来の半導体ウェハの一例のブランク領域を説明するためのブランク領域周辺の拡大図である。 本発明の半導体ウェハに形成されるアライメントマークのパターンを説明するために（Ａ）〜（Ｃ）の例を示す図である。 本発明の半導体ウェハの他の実施例を説明するためのブランク領域周辺の拡大図である。 本発明のレチクルの一実施例を示す平面図である。 露光装置を概略的に示す構成図である。

符号の説明

２ 半導体ウェハ
４ デバイスチップ領域
６ ブランク領域
８ スクライブライン
１０ スクライブ領域
１１ 金属膜パターン
１２ アライメントマーク
１３ 開口部
２２ レチクル
２４ 第１露光領域
２６ 第２露光領域
２７ 遮光領域
２８ デバイスチップ形成用領域
３０ スクライブライン形成用領域
３２ アライメントマーク形成用領域
３４ スクライブ領域形成用領域
３６ 遮光領域

Claims (4)

1. 基板と、前記基板上に形成された複数のデバイスチップ領域と、前記基板上に格子状に形成され、前記デバイスチップ領域をそれぞれに分けるために設けられたスクライブラインと、前記デバイスチップ領域とは異なる領域に設けられ、半導体ウェハの位置合せ用の金属膜からなるアライメントマークが少なくとも１つ形成されているブランク領域と、を備えた半導体ウェハにおいて、
   前記ブランク領域は前記デバイスチップ領域の配列の中に設けられており、かつ１つの前記ブランク領域は前記デバイスチップ領域２つ分以上の大きさを備え、
   １つの前記アライメントマークは前記ブランク領域内で２つ以上の前記デバイスチップ領域に対応する部分にまたがって配置されており、
   前記ブランク領域の前記スクライブラインと交差する全ての領域には、前記アライメントマークの存在しないスクライブ領域を備えていることを特徴とする半導体ウェハ。
2. 前記スクライブ領域は前記スクライブラインと同じ幅をもつライン状の領域である請求項１に記載の半導体ウェハ。
3. 前記アライメントマークは複数の金属膜パターンから形成されており、それぞれの前記金属膜パターンが互いに分離して、又は少なくとも１つの前記金属膜パターンが他の金属膜パターンに連続して配置されている請求項１又は２に記載の半導体ウェハ。
4. 前記ブランク領域は、３つ以上の前記デバイスチップ領域が１列に並んで配置された大きさであり、
   前記ブランク領域において、前記ブランク領域の両端の前記デバイスチップ領域に対応する部分には前記アライメントマークが形成されており、それらの部分の間の前記デバイスチップ領域に対応する部分には前記デバイスチップ領域が形成されている請求項１から３のいずれか一項に記載の半導体ウェハ。

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