JP2007214243A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】アライメント精度の向上と半導体装置の製造単価の低減の両立を可能にする。
【解決手段】後でそれぞれ半導体チップとなる半導体ウエハの複数の半導体チップ領域２にそれぞれ半導体集積回路を形成してから、複数の半導体チップ領域２の間のスクライブ領域３で半導体ウエハを切断して、半導体装置を製造する。半導体チップ領域２は、長辺４と短辺５を有する長方形状であり、スクライブ領域３は、短辺５に接する第１スクライブ領域３ａと、長辺４に接する第２スクライブ領域３ｂとを有する。第２スクライブ領域３ｂの幅は第１スクライブ領域３ａの幅よりも小さい。フォトリソグラフィ工程では、Ｘ方向およびＹ方向の２方向のアライメントを行うための第１および第２のアライメントパターン１３ａ，１３ｂが全て第１スクライブ領域３ａに形成され、第２スクライブ領域３ｂには形成されない。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、特に、半導体ウエハにフォトリソグラフィ工程などを用いて半導体集積回路を形成してからスクライブ領域で半導体ウエハを切断する半導体装置の製造技術に適用して有効な技術に関する。

半導体ウエハに格子状に並んだ複数の半導体チップ領域にそれぞれ半導体集積回路を形成し、半導体ウエハの各半導体チップ領域の間のスクライブ領域で半導体ウエハを切断することによって、個片化された半導体チップ領域からなる半導体チップが製造される。

特開昭６３−２５０１１９号公報（特許文献１）には、半導体ウエハ上にマトリクス状に配列された複数の長方形の半導体チップと前記複数の半導体チップをマトリクス状に区分しているスクライブラインとを有する半導体装置において、隣り合う前記半導体チップの長辺間のスクライブライン幅に比べて隣り合う前記半導体チップの短辺間のスクライブライン幅が大きく、かつ前記短辺間のスクライブライン上にアライメント用パターン及びＴＥＧが配置される技術が記載されている。

特開２００１−２５０８００号公報（特許文献２）には、半導体ウエハにおけるスクライブラインに沿って、まず、半導体ウエハ上のテストパターンの幅よりも厚い刃厚を有する切断刃を用いて凹溝を形成し、次に、この凹溝内を、薄い刃厚を有する切断刃によって切り込み、切断する技術が記載されている。
特開昭６３−２５０１１９号公報 特開２００１−２５０８００号公報

本発明者の検討によれば、次のことが分かった。

半導体ウエハの複数の半導体チップ領域に半導体集積回路を形成するには、複数のフォトリソグラフィ工程が行われる。フォトリソグラフィ工程のうちの露光工程では、フォトマスク（レチクル）のパターンを縮小して半導体ウエハの主面に投影することで、フォトマスクのパターンに対応する回路パターンが半導体ウエハ上のフォトレジスト膜に焼き付けられる。ステッパを用いる場合は、１ショットの露光で、フォトマスクのパターンを１つの単位として半導体ウエハに投影・露光し、これを半導体ウエハをステップしながら繰り返し行って、複数ショットで半導体ウエハの主面全体を露光する。

各フォトリソグラフィ工程の露光工程では、すでに半導体ウエハの主面に形成されているパターンに、次に形成すべきパターンを正しく重ね合わせるアライメントの操作を行い、それによって形成されるフォトレジストパターンの合わせずれを防止する必要がある。

このため、各フォトリソグラフィ工程で、半導体チップ領域の間のスクライブ領域にアライメントパターンを形成しておき、このアライメントパターンを、次のフォトリソグラフィ工程の露光工程のアライメントに用いることで、半導体チップ領域内のパターンに、フォトマスクのパターンを正しく重ね合わせることができ、形成されるフォトレジストパターンの合わせずれを防止することができる。

近年、半導体装置の微細化や高集積化が進み、露光工程のアライメント精度を高めることが要求されてきており、露光工程のアライメントに、互いに直交する２方向のアライメントを行うことが望ましく、これにより、アライメント精度を向上し、半導体装置の微細化や高集積化に有利となり、また、半導体装置の製造歩留まりを向上できる。このため、２方向のアライメントのための２種類のアライメントパターンをスクライブ領域に形成することが望ましい。

一方、半導体装置の製造単価を低減するためには、１枚の半導体ウエハから取得できる半導体チップの数を増大させることが望まれる。スクライブ領域は、半導体チップ自体としては不要な領域であるので、スクライブ領域の幅を縮小すれば、１枚の半導体ウエハから取得できる半導体チップの数を増大させることができる。しかしながら、アライメントパターンを形成するためにスクライブ領域の幅を大きくすると、半導体ウエハからの半導体チップの取得数が減少して、半導体装置の製造単価が増大してしまう。

本発明の目的は、アライメント精度の向上と、半導体装置の製造単価の低減の両立が可能になる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、フォトリソグラフィ工程で用いるアライメントパターンに２種類のアライメントパターンを用い、それら２種類のアライメントパターンを全て第１方向に延在する第１スクライブ領域に形成し、第１方向に交差する第２方向に延在する第２スクライブ領域には形成しないものである。

また、本発明は、フォトリソグラフィ工程で２方向のアライメントを行い、２方向のアライメントを行うための２種類のアライメントパターンを全て第１方向に延在する第１スクライブ領域に形成し、第１方向に交差する第２方向に延在する第２スクライブ領域には形成しないものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

アライメント精度の向上と、半導体装置の製造単価の低減の両立が可能になる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の半導体装置の製造方法を図面を参照して説明する。

図１は、本発明の一実施の形態である半導体装置の製造工程（製造方法）を示す製造プロセスフロー図である。図２は、本実施の形態の半導体装置の製造工程中（ウエハ・プロセス中またはウエハ・プロセス後でダイシング前）における半導体ウエハの概念的な平面図（全体平面図）、図３はその要部平面図（部分拡大平面図）である。図４は、図３において、アライメントパターンを形成した領域近傍を更に拡大した半導体ウエハの要部平面図（部分拡大平面図）である。図５は、本実施の形態の半導体装置の製造工程中（ウエハ・プロセス後でダイシング前）における半導体ウエハの要部断面図である。図５は、図３のＡ−Ａ線に対応する領域の断面が示されている。

まず、半導体ウエハ（半導体基板）１を準備する（ステップＳ１）。半導体ウエハ１は、例えば単結晶シリコンなどからなり、例えば平面略円形状の形状を有している。それから、半導体ウエハ１に対してウエハ・プロセスを施す（ステップＳ２）。ここでウエハ・プロセスは、前工程とも呼ばれ、一般的に、半導体ウエハ１の主面上または表層部分に種々の半導体素子または半導体集積回路を形成し、配線層（およびパッド電極）を形成し、表面保護膜を形成した後、半導体ウエハ１に形成された複数の半導体チップ領域２の各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。

図２〜図５に示されるように、半導体ウエハ１の主面は、複数の半導体チップ領域（半導体素子形成領域、単位集積回路領域）２と、各半導体チップ領域２の間のスクライブ領域（スクライブライン）３とを有している。半導体チップ領域２は、後述するダイシング工程で半導体ウエハ１をダイシングしたときに、それぞれ個片の半導体チップ（後述する半導体チップ１２に対応）となる領域に対応し、半導体ウエハ１の主面に２次元的（Ｘ方向およびＹ方向）に規則的に並んで配置（配列）されている。各半導体チップ領域２は、互いに同じ寸法（平面形状）および構造を有しており、それぞれ、長辺４と、長辺４よりも短い短辺５とを有する四辺形状（ここでは長方形状）の平面形状を有している。スクライブ領域３は、隣り合う半導体チップ領域２に挟まれた領域、すなわち半導体チップ領域２の間の領域であり、半導体ウエハ１の主面に対して格子状に存在する。換言すれば、スクライブ領域３に囲まれた領域（半導体素子または半導体集積回路が形成された領域）が半導体チップ領域２に対応する。後述するダイシング工程では、スクライブ領域３に沿って半導体ウエハ１が切断またはダイシングされる。

また、図５の断面図には、ステップＳ２のウエハ・プロセスが完了した状態が示されている。図５に示されるように、半導体ウエハ１上に半導体素子、層間絶縁膜および配線層が形成された領域、すなわち半導体集積回路が形成された領域として、半導体集積回路領域（半導体素子形成領域）６が示されており、この半導体集積回路領域６上に表面保護用の保護膜（絶縁膜、パッシベーション膜）７が形成されている。半導体集積回路領域６および保護膜７は、半導体ウエハ１の各半導体チップ領域２に形成され、スクライブ領域３には形成されない。保護膜７には開口部が設けられ、その開口部からパッド電極（ボンディングパッド、電極パッド）８が露出されている。パッド電極８は、図２〜図４では図示されていないが、半導体チップ領域２の長辺４近傍にその長辺４に沿って複数個並んで配置され、半導体チップ領域２に形成された半導体集積回路（半導体素子）に配線層（内部配線層）などを介して電気的に接続されている。パッド電極８上にバンプ電極を形成することもできる。

ステップＳ２のウエハ・プロセスでは、半導体ウエハ１の主面の各半導体チップ領域２に半導体集積回路が形成される。すなわち、ステップＳ２で、半導体ウエハ１の主面の各半導体チップ領域２に半導体素子（例えばトランジスタ素子など）、層間絶縁膜および配線層（すなわち半導体集積回路領域６）が形成され、更に保護膜７が形成される。従って、ステップＳ２は、後でそれぞれ半導体チップ１２となる半導体ウエハ１の複数の半導体チップ領域２に、それぞれ半導体集積回路を形成する工程とみなすことができる。保護膜７は、半導体チップ領域２には形成するが、スクライブ領域３には形成しないことが好ましく、これにより、後述する半導体ウエハ１のダイシング工程で、半導体ウエハ１の切断を容易にすることができる。

半導体チップ領域２は一般にパッシベーションとして用いられる保護膜７を形成した領域までに対応し、パッシベーション膜（保護膜７）を形成しない場合は、アルミニウムなどからなる表面電極が形成された領域までに対応する。スクライブ領域３は、半導体チップ領域２の間の領域に対応するので、半導体チップ領域２の保護膜７の端部からそれと隣り合う半導体チップ領域２の保護膜７の端部までの領域にほぼ対応する。

次に、必要に応じて半導体ウエハ１の裏面（半導体素子または半導体集積回路形成側の主面とは逆側の主面）を研削するバックグラインド（裏面研削）工程や検査工程などを行った後、半導体ウエハ１をダイシング（切断）し、半導体ウエハ１を個々の半導体チップ１２に分離（分割）する（ステップＳ３）。図６は、図５に続く半導体装置の製造工程中の要部断面図であり、半導体ウエハ１をダイシングした状態が示されている。また、図６は、図５に対応する領域が示されている。

ステップＳ３の半導体ウエハ１のダイシング工程については、詳細は後述するが、高速回転されたダイシングブレードを用いて複数の半導体チップ領域２の間のスクライブ領域３に沿って半導体ウエハ１を切断（ダイシング）する。図６に示されるように、ダイシングにより半導体ウエハ１は個々の半導体チップ領域２に分離（分割）され、個片化された半導体チップ１２となる。すなわち、各半導体チップ領域２が、それぞれ半導体チップ１２となる。半導体チップ領域２は、上記のように長方形状であるので、半導体チップ１２も長辺４と短辺５を有する長方形状の外形を有している。

このようにして、半導体チップ１２としての半導体装置が製造される。半導体ウエハ１の周辺部に形成された、半導体チップとして完全な構造を有さない無効チップ（無効半導体チップ）は、ダイシング工程後に除去される。それ以外の正常な半導体チップ１２は、ステップＳ３のダイシング工程後に、有効チップとして、次の工程、例えば検査工程またはダイボンディング工程などに運ばれる。

上記ステップＳ２のウエハ・プロセスは、複数のフォトリソグラフィ工程を含んでいる。各フォトリソグラフィ工程は、半導体ウエハ１上にフォトレジスト膜を形成（塗布）する工程、このフォトレジスト膜を露光する工程、露光されたフォトレジスト膜を現像してフォトレジストパターン（パターニングされたフォトレジスト膜）を形成する工程からなる。フォトリソグラフィ工程により形成されたフォトレジストパターンは、例えば、半導体ウエハ１上に形成した導電膜や絶縁膜などを加工（パターニング）するためのエッチングマスクとして使用したり、イオン注入を行う際のイオン注入阻止マスクなどとして使用される。

フォトリソグラフィ工程のうちの露光工程では、露光装置（例えばステッパ）が用いられ、フォトマスク（レチクル）のパターンを縮小して半導体ウエハ１の主面に投影（照射、転写）することで、フォトマスク（レチクル）のパターンに対応するパターン（回路パターン）がフォトレジスト膜に焼き付けられる。フォトマスク（レチクル）には、半導体チップ領域２に形成すべきフォトレジストパターンに対応するパターンと、スクライブ領域３に形成すべきアライメントパターンに対応するパターンが形成されている。露光装置としてステッパ（ステップ式投影露光装置）を用いる場合は、１ショット（１回の露光光照射）の露光で、フォトマスク（レチクル）のパターンを１つの単位（ショット単位）として半導体ウエハ１に投影・露光し、これを半導体ウエハ１をステップしながら繰り返し行って、複数ショットで半導体ウエハ１の主面全体を露光する。

上記のように、ステップＳ２のウエハ・プロセスは複数のフォトリソグラフィ工程を含んでいるが、フォトリソグラフィ工程毎に、異なるフォトマスクのパターンで半導体ウエハ１を露光する。各フォトリソグラフィ工程の露光工程では、すでに半導体ウエハ１の主面に形成されているパターン（半導体チップ領域２内のパターン）に、次に形成すべきパターン（フォトマスクのパターン）を正しく重ね合わせる（最適な相対位置関係にする）アライメント（位置合せ）の操作を行い、それによって、半導体ウエハ１の主面に形成されるフォトレジストパターンの合わせずれを防止する必要がある。各フォトリソグラフィ工程で、半導体チップ領域２の間のスクライブ領域３にアライメントパターンを形成しておき、このアライメントパターンを、次のフォトリソグラフィ工程の露光工程のアライメントに用いることで、半導体チップ領域２内のパターンに、フォトマスクのパターンを正しく重ね合わせることができ、半導体ウエハ１の主面に形成されるフォトレジストパターンの合わせずれを防止することができる。また、ステッパ（ステップ式投影露光装置）を用いる場合は、半導体ウエハ１を繰り返しステップして、複数ショットで半導体ウエハ１を露光するので、１ショット毎にアライメントが必要になる。

図７は、フォトリソグラフィ工程の露光工程で１ショットで露光される領域を示す平面図である。半導体ウエハ１の主面において、フォトリソグラフィ工程の露光工程で１ショットで露光される領域であるショット領域１１が、図７に示されている。図７では、８つの半導体チップ領域２が、１ショットで露光される場合について例示しているが、１ショットで露光される半導体チップ領域２の数は、これに限定されず、種々変更可能である。例えば、半導体チップ領域２がＸ方向に数列〜十数列程度、Ｙ方向に２列程度配列した領域を１ショットで露光することもでき、この場合、１０〜３０個程度の半導体チップ領域２が１ショットで露光されることになる。

近年、半導体装置の微細化や高集積化が進み、露光工程のアライメント精度を高めることが要求されてきている。このため、露光工程のアライメントでは、互いに交差（直交）する２方向のアライメントを行うことが望ましい。これにより、アライメント精度を向上し、半導体装置の微細化や高集積化に有利となる。

このため、本実施の形態では、アライメントパターンには、２方向のアライメントを行うための２種類のアライメントパターン、すなわち第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂがある。第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂは、互いに異なる方向のアライメントに用いるためのアライメントパターンであり、第１のアライメントパターン１３ａは、Ｘ方向のアライメントに用いられ、第２のアライメントパターン１３ｂは、Ｙ方向のアライメントに用いられる。

ここで、アライメントパターンとは、フォトリソグラフィ工程（露光工程）などで使用するアライメントパターン（アライメント用パターン、アライメントマーク、アライメントターゲット）である。アライメントパターンは、半導体基板領域、絶縁膜、半導体膜または導電膜（金属膜）などの凹状または凸状のパターンなどにより形成され、半導体チップ領域２に形成される半導体集積回路に影響しないように、スクライブ領域３に形成することができる。

本実施の形態では、第１のアライメントパターン（アライメントパターン形成領域）１３ａは、Ｘ方向のアライメントを行うためのアライメントパターン（またはＸ方向のアライメントを行うためのアライメントパターンが形成された領域）である。第２のアライメントパターン（アライメントパターン形成領域）１３ｂは、Ｘ方向に交差（直交）するＹ方向のアライメントを行うためのアライメントパターン（またはＹ方向のアライメントを行うためのアライメントパターンが形成された領域）である。第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂの一方は、他方を９０°回転させたパターンにほぼ対応するパターン形状を有している。

図２〜図４に示されるように、スクライブ領域３は、Ｘ方向（第１方向）に延在する第１スクライブ領域３ａと、Ｘ方向に交差（直交）するＹ方向（第２方向）に延在する第２スクライブ領域３ｂとを有している。

第１スクライブ領域３ａは、Ｙ方向に隣り合う半導体チップ領域２の短辺５間に位置して、半導体チップ領域２の短辺５に接するスクライブ領域である。第２スクライブ領域３ｂは、Ｘ方向に隣り合う半導体チップ領域２の長辺４間に位置して、半導体チップ領域２の長辺４に接するスクライブ領域である。

第１スクライブ領域３ａの延在方向であるＸ方向は、半導体チップ領域２の短辺５に平行な方向であり、第２スクライブ領域３ｂの延在方向であるＹ方向は、半導体チップ領域２の長辺４に平行な方向である。半導体チップ領域２は長方形状の平面形状を有しているので、Ｘ方向とＹ方向は、互いに直交する方向である。

本実施の形態では、図３、図４および図７などからも分かるように、第２スクライブ領域３ｂの幅（Ｘ方向の寸法）Ｗ２は、第１スクライブ領域３ａの幅（Ｙ方向の寸法）Ｗ１よりも小さい（狭い、すなわちＷ２＜Ｗ１）。そして、ステップＳ２のウエハ・プロセスのフォトリソグラフィ工程で使用される全てのアライメントパターンは、第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂにはアライメントパターンを形成しない。上記のように、フォトリソグラフィ工程で使用されるアライメントパターンには、第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂの２種類のアライメントパターンがあるので、２種類のアライメントパターン（第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂ）の両方を第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂには、どちらのアライメントパターンも形成しない。このため、露光工程で使用するフォトマスク（レチクル）においては、第２スクライブ領域３ｂに対応する領域の幅は、第１スクライブ領域３ａに対応する領域の幅よりも小さく（狭く）、かつ、第１のアライメントパターン１３ａおよび第２のアライメントパターン１３ｂに対応するパターンは、全て第１スクライブ領域３ａに対応する領域に形成されており、第２スクライブ領域３ｂに対応する領域には形成されていない。

図８および図９は、比較例の半導体装置の製造工程中における半導体ウエハの要部平面図であり、本実施の形態の図３および図４にそれぞれ対応するものである。

図８および図９に示される比較例（以下単に比較例と呼ぶ）では、本実施の形態と同様の半導体チップ領域２が半導体ウエハの主面に２次元的に（Ｘ方向およびＹ方向に）規則的に並んで配置（配列）されており、各半導体チップ領域２の間にスクライブ領域１０３が設けられている。スクライブ領域１０３は、本実施の形態のスクライブ領域３に対応するものであり、半導体チップ領域２の短辺５に平行な方向（Ｘ方向）に延在する第１スクライブ領域１０３ａ（本実施の形態の第１スクライブ領域３ａに対応するもの）と、半導体チップ領域２の長辺４に平行な方向（Ｙ方向）に延在する第２スクライブ領域１０３ｂ（本実施の形態の第２スクライブ領域３ｂに対応するもの）とを有している。

比較例では、第１スクライブ領域１０３ａの幅Ｗ３と、第２スクライブ領域１０３ｂの幅Ｗ４は同じである（Ｗ３＝Ｗ４）。そして、フォトリソグラフィ工程で使用されるアライメントパターンのうち、第１のアライメントパターン１１３ａ（本実施の形態の第１のアライメントパターン１３ａに対応するもの）は、第１スクライブ領域１０３ａに形成され、第２のアライメントパターン１１３ｂ（本実施の形態の第２のアライメントパターン１３ｂに対応するもの）は、第２スクライブ領域１０３ｂに形成される。このため、比較例の場合、露光工程で用いるフォトマスク（レチクル）において、第１スクライブ領域１０３ａに対応する領域の幅は、第２スクライブ領域１０３ｂに対応する領域の幅と同じで、かつ、第１のアライメントパターン１１３ａに対応するパターンは、第１スクライブ領域１０３ａに対応する領域に形成され、第２のアライメントパターン１１３ｂに対応するパターンは、第２スクライブ領域１０３ｂに対応する領域に形成されている。

第１のアライメントパターン（アライメントパターン形成領域）１１３ａは、Ｘ方向のアライメントを行うためのアライメントパターン（またはアライメントパターンが形成された領域）であり、第２のアライメントパターン（アライメントパターン形成領域）１１３ｂは、Ｙ方向のアライメントを行うためのアライメントパターン（またはアライメントパターンが形成された領域）である。第１のアライメントパターン１１３ａと第２のアライメントパターン１１３ｂの一方は、他方を９０°回転させたパターンにほぼ対応するパターン形状を有している。従って、第１のアライメントパターン１１３ａと第２のアライメントパターン１１３ｂとは、ほぼ同じ寸法を有し、第１のアライメントパターン１１３ａはＸ方向に長く延在し、第２のアライメントパターン１１３ｂはＹ方向に長く延在している。すなわち、第１のアライメントパターン１１３ａまたはその形成領域は、Ｙ方向よりもＸ方向に長く、第２のアライメントパターン１１３ｂまたはその形成領域は、Ｘ方向よりもＹ方向に長い。このため、図８および図９の比較例のように、Ｘ方向に延在する第１のアライメントパターン１１３ａは、Ｘ方向に延在する第１スクライブ領域１０３ａに設け、Ｙ方向に延在する第２のアライメントパターン１１３ｂは、Ｙ方向に延在する第２スクライブ領域１０３ｂに設けるのが、一般的である。

図８および図９に示される比較例では、２方向（Ｘ方向およびＹ方向）のアライメントを行う２種類のアライメントパターン、すなわち第１のアライメントパターン１１３ａと第２のアライメントパターン１１３ｂをスクライブ領域に形成することで、露光工程のアライメント精度を向上することができる。しかしながら、図８および図９に示される比較例では、第１のアライメントパターン１１３ａを第１スクライブ領域１０３ａに形成し、第２のアライメントパターン１１３ｂを第２スクライブ領域１０３ｂに形成している。このため、第１スクライブ領域１０３ａの幅Ｗ３は、第１のアライメントパターン１１３ａのＹ方向の寸法よりも大きくする必要があり、第２スクライブ領域１０３ｂの幅Ｗ４は、第２のアライメントパターン１１３ｂのＸ方向の寸法よりも大きくする必要がある。従って、第１スクライブ領域１０３ａの幅Ｗ３と第２スクライブ領域１０３ｂの幅Ｗ４を縮小するには限界があるので、半導体ウエハに形成できる半導体チップ領域２の数、すなわち一つの半導体ウエハから取得できる半導体チップ１２の数を増加させるには、限界がある。

それに対して、本実施の形態では、図３、図４および図７に示されるように、ステップＳ２のウエハ・プロセスでは、フォトリソグラフィ工程で使用されるアライメントパターン（すなわち第１のアライメントパターン１３ａおよび第２のアライメントパターン１３ｂ）を、全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂにはアライメントパターンを形成しないようにしている。すなわち、ステップＳ２のウエハ・プロセスでは、フォトリソグラフィ工程で使用される２種類のアライメントパターン（第１のアライメントパターン１３ａおよび第２のアライメントパターン１３ｂ）が第１スクライブ領域３ａに形成され、第２スクライブ領域３ｂにはアライメントパターンが形成されない。

第１のアライメントパターン１３ａは、Ｘ方向のアライメントを行うためのアライメントパターン（またはアライメントパターンが形成された領域）であるため、比較例の第１のアライメントパターン１１３ａと同様に、第１のアライメントパターン１３ａまたはその形成領域は、Ｙ方向よりもＸ方向に長い。第２のアライメントパターン１３ｂは、Ｙ方向のアライメントを行うためのアライメントパターン（またはアライメントパターンが形成された領域）であるため、比較例の第２のアライメントパターン１１３ｂと同様に、第２のアライメントパターン１３ｂまたはその形成領域は、Ｘ方向よりもＹ方向に長い。本実施の形態では、Ｘ方向に長く延在する第１のアライメントパターン１３ａだけでなく、Ｙ方向に長く延在する第２のアライメントパターン１３ｂも、Ｘ方向に延在する第１スクライブ領域３ａに形成するので、第１スクライブ領域３ａの幅Ｗ１は、比較例の第１スクライブ領域１０３ａの幅Ｗ３よりも広くする必要が生じる。

その代わり、本実施の形態では、第２スクライブ領域３ｂには、アライメントパターンを形成しない、すなわち第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂのどちらも形成しないので、第２スクライブ領域３ｂの幅Ｗ２は、比較例の第２スクライブ領域１０３ｂの幅Ｗ４よりも狭くする（Ｗ２＜Ｗ４）ことができる。このため、第２スクライブ領域３ｂの幅Ｗ２は、第１スクライブ領域３ａの幅Ｗ１よりも狭く（Ｗ２＜Ｗ１）なる。例えば、第１スクライブ領域３ａの幅Ｗ１を２００μｍ程度（Ｗ１＝２００μｍ）とし、第２スクライブ領域３ｂの幅Ｗ２を５０μｍ程度（Ｗ２＝５０μｍ）またはそれ以下とすることができる。

第１のアライメントパターン１３ａは、Ｘ方向のアライメントに用いられるので、例えば、第１スクライブ領域３ａにおいてＸ方向に繰り返し並んだパターンにより形成される。また、第２のアライメントパターン１３ｂは、Ｙ方向のアライメントに用いられるので、例えば、第１スクライブ領域３ａにおいてＹ方向に繰り返し並んだパターンにより形成される。例えば、図４に例示されるように、第１スクライブ領域３ａにおいて、第１のアライメントパターン１３ａは、例えば、Ｘ方向の寸法が４μｍ程度でＹ方向の寸法が５０μｍ程度のパターン（凹状パターンまたは凸状パターン）１４ａが１０〜２０μｍ程度の間隔でＸ方向に複数配列したパターン構成を有しており、全体としてＸ方向に１４０μｍ程度でＹ方向に５０μｍ程度の寸法を有している。また、図４に例示されるように、第１スクライブ領域３ａにおいて、第２のアライメントパターン１３ｂは、例えば、Ｙ方向の寸法が４μｍ程度でＸ方向の寸法が５０μｍ程度のパターン（凹状パターンまたは凸状パターン）１４ｂが１０〜２０μｍ程度の間隔でＹ方向に複数配列したパターン構成を有しており、全体としてＸ方向に５０μｍ程度でＹ方向に１４０μｍ程度の寸法を有している。

このように、第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂは、互いに９０°回転した関係で、ほぼ同じ寸法を有している。すなわち、第１のアライメントパターン１３ａまたはその形成領域のＸ方向の寸法Ｄ１は、第２のアライメントパターン１３ｂまたはその形成領域のＹ方向の寸法Ｄ２とほぼ同じ（Ｄ１＝Ｄ２）で、第１のアライメントパターン１３ａまたはその形成領域のＹ方向の寸法は、第２のアライメントパターン１３ｂまたはその形成領域のＸ方向の寸法Ｄ３とほぼ同じである。

本実施の形態では、第１スクライブ領域３ａの幅Ｗ１を広くする必要は生じるが、第２のアライメントパターン１３ｂのＹ方向の寸法Ｄ２を、縮小せずに比較例の第２のアライメントパターン１１３ｂとほぼ同じにしているので、第２のアライメントパターン１３ｂを第１スクライブ領域３ａに形成しても、第２のアライメントパターン１３ｂを利用するＹ方向のアライメントの精度が低下するのを防止できる。すなわち、本実施の形態では、第１スクライブ領域３ａに形成する第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂを、互いに９０°回転した関係で、ほぼ同じ寸法とすることで、Ｘ方向およびＹ方向の２方向のアライメントの精度を高めることができる。

図８および図９の比較例では、第２のアライメントパターン１１３ｂを第２スクライブ領域１０３ｂに形成するので、第２スクライブ領域１０３ｂの幅Ｗ４は、第２のアライメントパターン１１３ｂのＸ方向の寸法よりも大きくする必要があったが、本実施の形態では、第１および第２のアライメントパターン１３ａ，１３ｂの両方を第１スクライブ領域３ａに形成するので、第２スクライブ領域３ｂの幅Ｗ２を狭くすることができる。例えば、第２スクライブ領域３ｂの幅Ｗ２を、第２のアライメントパターン１３ｂのＸ方向の寸法（例えばパターン１４ｂのＸ方向の寸法）Ｄ３以下（Ｗ２≦Ｄ３）とすることも可能である。

半導体チップ領域２（およびそれから形成される半導体チップ１２）は、長辺４と長辺４よりも短い短辺５を有する長方形状の外形寸法を有している。半導体チップ１２がＬＣＤ（液晶ディスプレイ）ドライバ用の半導体チップである場合は、例えば、長辺４が１２ｍｍ程度、短辺が１ｍｍ程度とすることができ、長辺４は短辺５よりも数倍またはそれ以上の寸法を有する。このため、図２からも分かるように、半導体ウエハ１の主面において、Ｘ方向に配列する半導体チップ領域２の数は、Ｙ方向に配列する半導体チップ領域２の数よりも多くなる。すなわち、半導体ウエハ１の主面において、Ｙ方向に延在する第２スクライブ領域３ｂの数は、Ｘ方向に延在する第１スクライブ領域３ａの数よりも多くなる。このため、本実施の形態のように、第１のアライメントパターン１３ａだけでなく第２のアライメントパターン１３ｂも第１スクライブ領域３ａに配置した分、第１スクライブ領域３ａの幅Ｗ１が広くなったとしても、第２スクライブ領域３ｂにはアライメントパターンを配置しない分、第２スクライブ領域３ｂの幅Ｗ２を狭くすることで、半導体ウエハ１の主面に配列される半導体チップ領域２の総数を増加させることができる。従って、一つの半導体ウエハ１から取得できる半導体チップ１２の総数（取得数、チップ取得数）を増加させることができ、半導体チップ１２の製造単価（製造コスト）を低減することができる。

例えば、半導体ウエハ１として直径８インチの半導体ウエハを用いた場合、図８および図９の比較例を適用して半導体チップ（半導体チップ１２に対応するもの）を製造すると、１枚の半導体ウエハから取得できる半導体チップの数は２０００個程度であったものが、本実施の形態を適用して半導体チップ１２を製造すると、１枚の半導体ウエハから取得できる半導体チップ１２の数を２２００個程度（１０％増）とすることができる。

また、半導体ウエハ１の主面において、複数の第１スクライブ領域３ａがＸ方向に延在し、複数の第２スクライブ領域３ｂがＹ方向に延在しているが、これら複数の第１スクライブ領域３ａ同士は同じ寸法の幅Ｗ１を有し、かつこれら複数の第２スクライブ領域３ｂ同士は同じ寸法の幅Ｗ２を有していることが好ましい。また、半導体ウエハ１の主面において、複数の半導体チップ領域２がＸ方向およびＹ方向にマトリクス（行列）状に配列しているが、これら複数の半導体チップ領域２同士も同じ寸法を有していることが好ましい。これにより、半導体ウエハ１の主面において、半導体チップ領域２を、Ｘ方向に等ピッチ（等間隔）で配列させ、かつＹ方向に等ピッチ（等間隔）で配列させることができ、それによって、ステップＳ２のウエハ・プロセスの後でステップＳ３のダイシング工程前に行う検査工程（例えばプローブ試験）などを行い易くすることができる。

また、ステップＳ２のウエハ・プロセスのうち、アライメントの精度が特に要求され易いフォトリソグラフィ工程（露光工程）のアライメントパターン（１３ａ，１３ｂ）について説明したが、フォトリソグラフィ工程（露光工程）以外の工程で使用するアライメントパターンについても、同様である。すなわち、ステップＳ２のウエハ・プロセスのフォトリソグラフィ工程（露光工程）以外の工程で使用するアライメントパターンも、全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂには形成しないようにする。このため、ステップＳ２のウエハ・プロセスのフォトリソグラフィ工程（露光工程）以外の工程で使用するアライメントパターンに、第１および第２のアライメントパターン１３ａ，１３ｂのような２方向のアライメントを行うための２種類のアライメントパターンがある場合は、全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂには形成しないようにする。

また、ステッパ（ステップ式投影露光装置）を用いる場合は、半導体ウエハ１を繰り返しステップして、複数ショットで半導体ウエハ１を露光するので、１ショット毎に２方向（Ｘ方向およびＹ方向）のアライメントを行い、１ショット（１ショット領域）毎に第１のアライメントパターン１３ａおよび第２アライメントパターン１３ｂが必要になる。このため、図７に示されるように、第１のアライメントパターン１３ａおよび第２アライメントパターン１３ｂは、半導体ウエハ１の主面において、ショット領域（フォトリソグラフィ工程の露光工程で１ショットで露光される領域）ごとに形成される。

このように、本実施の形態では、２方向（Ｘ方向およびＹ方向）のアライメントを行うための２種類のアライメントパターン、すなわち第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂをスクライブ領域３に設けたことにより、アライメント精度を向上でき、半導体装置の微細化や高集積化に有利となる。また、第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂを含む全てのアライメントパターンを第１スクライブ領域３ａに配置し、第２スクライブ領域３ｂにはアライメントパターンを全く配置しないようにしたことにより、第２スクライブ領域３ｂの幅Ｗ２を狭くすることができ、一つの半導体ウエハ１から取得できる半導体チップ１２の総数を増加させて半導体チップ１２の製造単価（製造コスト）を低減することができる。従って、アライメント精度の向上と、半導体装置の製造単価の低減の両立が可能になる。

次に、本実施の形態の上記ステップＳ３の半導体ウエハ１のダイシング（切断、切削）工程について、より詳細に説明する。図１０は、ステップＳ３のダイシング工程をより詳細に示す製造プロセスフロー図である。図１１〜図１５は、ステップＳ３の半導体ウエハ１のダイシング工程の説明図であり、ダイシング工程中の要部断面図が示されている。なお、図１１〜図１３は、Ｘ方向に垂直でＹ方向に平行な面の断面（第１スクライブ領域３ａ近傍領域の断面）が示され、図１４および図１５は、Ｙ方向に垂直でＸ方向に平行な面の断面（第２スクライブ領域３ｂ近傍領域の断面）が示されている。

図１１には、ステップＳ２のウエハ・プロセスを行った後の、半導体ウエハ１の第１スクライブ領域３ａ近傍領域の要部断面図が示されている。なお、半導体ウエハ１の裏面（上記半導体素子形成領域６形成側とは反対側の主面）１ｂはダイシングテープ（図示せず）などに貼り付けられている。

上記のように、第１スクライブ領域３ａに第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂが形成されており、これら第１および第２のアライメントパターン１３ａ，１３ｂには、露光工程によって種々の膜のパターン（凹状パターンまたは凸状パターン）が第１および第２のアライメントパターン１３ａ，１３ｂとして使用され、配線層などに用いる金属層からなるパターンも、第１および第２のアライメントパターン１３ａ，１３ｂに使用される。このため、第１スクライブ領域３ａには、金属層パターン（メタルパターン）からなるアライメントパターン２１も、第１および第２のアライメントパターン１３ａ，１３ｂとして形成されている。

また、半導体チップ領域２には、アライメントパターン２１と同層の金属層パターン２２が、配線層などとして形成されている。なお、図１１では、半導体チップ領域２に金属層パターン２２を模式的に示す代わりに半導体素子形成領域６の図示を省略しており、金属層パターン２２は、保護膜７で覆われている。

ステップＳ３のダイシングを行うには、図１２に示されるように、まず、ブレード（ダイシングブレード、ダイシングソー、切断刃）２３を用いて、第１スクライブ領域３ａに沿って半導体ウエハ１に溝（凹溝、凹状の溝）２４を形成する（ステップＳ３ａ）。

ステップＳ３ａでは、半導体ウエハ１を完全には切断せず、第１スクライブ領域３ａにおいて半導体ウエハ１の上部だけを切断（切削）して下部を残すハーフカットを行い、それによって第１スクライブ領域３ａに沿って溝２４を形成するが、第１スクライブ領域３ａからアライメントパターン２１が除去され、第１スクライブ領域３ａにアライメントパターン２１が残らないようにする。このため、ブレード２３は、刃の厚みＴ１が厚く、第１スクライブ領域３ａからアライメントパターン２１を除去できるのに十分な厚みを有している。形成された溝２４の幅（Ｙ方向の幅）は、ブレード２３の刃の厚みＴ１にほぼ対応するものとなる。また、ステップＳ３ａでは、第２スクライブ領域３ｂの切削（ダイシング）は行わない。

次に、図１３に示されるように、ブレード（ダイシングブレード、ダイシングソー、切断刃）２５を用いて、第１スクライブ領域３ａに沿って溝２４の底部で半導体ウエハ１を切断する（ステップＳ３ｂ）。このとき用いるブレード２５の刃の厚み（幅）Ｔ２は、ブレード２３の刃の厚み（幅）Ｔ１よりも薄い（小さい、すなわちＴ２＜Ｔ１）。ステップＳ３ｂでは、第１スクライブ領域３ａにおいて半導体ウエハ１を完全に切断するフルカットを行う。このため、ステップＳ３ｂでは、溝２４の底部において、溝２４の幅よりも小さい幅で、半導体ウエハ１が切断される。

次に、図１４および図１５に示されるように、ブレード２５を用いて、第２スクライブ領域３ｂに沿って半導体ウエハ１を切断する（ステップＳ３ｃ）。図１４は、第２スクライブ領域３ｂを切断する前の状態が示され、図１５は、ステップＳ３ｃで第２スクライブ領域３ｂに沿って半導体ウエハ１を切断した状態が示されている。

ステップＳ３ｃでは、ステップＳ３ｂと同じブレード２５を用いることができる。ステップＳ３ｃでは、第２スクライブ領域３ｂにおいて半導体ウエハ１を完全に切断するフルカットを行う。なお、ステップＳ３ｂの前にステップＳ３ｃを行うこともできる。ステップＳ３ａ，Ｓ３ｂ，Ｓ３ｃにより、ステップＳ３の半導体ウエハ１のダイシングが行われて、半導体ウエハ１は複数の半導体チップ１２に分離されて個片化される。

本実施の形態では、半導体ウエハ１を第１スクライブ領域３ａに沿って切断するのに、まずステップＳ３ａで刃の厚みＴ１が厚いブレード２３を用いてハーフカットを行って溝２４を形成してから、ステップＳ３ｂで、ブレード２３よりも刃の厚みが薄いブレード２５を用いてフルカットを行って溝２４の底部で半導体ウエハ１を切断する。すなわち、半導体ウエハ１を第１スクライブ領域３ａに沿って切断（ダイシング）するのに、ステップＳ３ａおよびステップＳ３ｂの２段階の操作を行う。そして、半導体ウエハ１を第２スクライブ領域３ｂに沿って切断するのに、ステップＳ３ｃで刃の厚みが薄いブレード２５を用いてフルカットを行う。すなわち、半導体ウエハ１を第２スクライブ領域３ｂに沿って切断（ダイシング）するのに、ステップＳ３ｃの１段階の操作を行う。すなわち、半導体ウエハ１は、第１スクライブ領域３ａに沿って、ステップＳ３ａとステップＳ３ｂの２段階の工程で切断され、第２スクライブ領域に沿って、ステップＳ３ｃの１段階の工程で切断される。従って、半導体ウエハ１をダイシングして複数の半導体チップに分離するのに、ステップＳ３ａ〜Ｓ３ｃの３段階の操作（ダイシング操作）を行う。

本実施の形態とは異なり、ステップＳ３ａを省略し、半導体ウエハ１を第１スクライブ領域３ａに沿って切断するのに、刃の厚みが薄いブレード２５を用いたフルカットだけを行った場合、ステップＳ３のダイシング工程後に、半導体チップ１２の端部に金属層パターン（メタルパターン）からなるアライメントパターン２１の一部が残存する可能性がある。特に、上記のように第１スクライブ領域３ａに第１のアライメントパターン１３ａだけでなく第２のアライメントパターン１３ｂも形成した場合、第１スクライブ領域３ａにおける第２のアライメントパターン１３ｂに対応するアライメントパターン２１のＹ方向の寸法が大きくなり、ダイシングを行っても、第２のアライメントパターン１３ｂに対応するアライメントパターン２１が完全には除去されずに、部分的に残存しやすくなる。半導体チップ１２の端部に金属の残存物があると、その後、半導体チップ１２を実装した際に、端子間の短絡などを引き起こす可能性が生じてしまう。

また、本実施の形態とは異なり、ステップＳ３ｂを省略し、かつステップＳ３ａをフルカットにより行った場合、すなわち、半導体ウエハ１を第１スクライブ領域３ａに沿って切断するのに、刃の厚みが厚いブレード２３を用いたフルカットだけを行うことも考えられる。しかしながら、この場合、刃の厚みが厚いブレード２３によりフルカットを行うため、チッピングなどが生じやすくなる。

それに対して、本実施の形態では、ステップＳ３ａで刃の厚みが厚いブレード２３を用いて半導体ウエハ１の第１スクライブ領域３ａをハーフカットして溝２４を形成することで、第１スクライブ領域３ａからアライメントパターン２１を除去する。これにより、ステップＳ３のダイシング工程後に、半導体チップ２の端部に金属層パターン（メタルパターン）からなるアライメントパターン２１が残存するのを防止することができる。特に、第１スクライブ領域３ａでは、第２のアライメントパターン１３ｂに対応するアライメントパターン２１のＹ方向の寸法が大きくなるが、ステップＳ３ａでアライメントパターン２１のＹ方向の寸法よりも刃の厚みが厚いブレード２３を用いることで、第１スクライブ領域３ａにおけるアライメントパターン２１を完全に除去することが可能になる。すなわち、アライメントパターン２１を含む第１および第２のアライメントパターン１３ａ，１３ｂが、ステップＳ３ａで全て除去される。これにより、半導体チップ１２の端部に金属の残存物が生じないようにすることができ、半導体チップ１２を実装した際の端子間の短絡などを防止することができる。

更に、本実施の形態では、ステップＳ３ａの後、ステップＳ３ｂで刃の厚みが薄いブレード２５を用いて、半導体ウエハ１の第１スクライブ領域３ａの溝２４の底部を切断（フルカット）する。これにより、チッピングが生じるのを防止しながら、半導体ウエハ１を切断することができる。また、本実施の形態では、半導体ウエハ１の第２スクライブ領域３ｂには、アライメントパターンを形成しなかったことから、金属層パターン（メタルパターン）からなるアライメントパターン２１は形成されていないので、ステップＳ３ｃで刃の幅が細いブレード２５を用いて半導体ウエハ１の第２スクライブ領域３ｂをフルカットする。これにより、チッピングが生じるのを防止しながら、半導体ウエハ１を切断することができ、半導体装置（半導体チップ１２）の製造歩留まりを向上できる。また、第２スクライブ領域３ｂには溝２４に対応するものを形成しないので、１段階の操作で第２スクライブ領域３ｂに沿って半導体ウエハ１を切断することができ、半導体装置の製造工程数が増加するのを防止できる。また、ステップＳ３ｂとステップＳ３ｃとで同じブレード２５を用いることが好ましく、これにより、ダイシング装置のブレード２５を取り換えることなく、ステップＳ３ｂとステップＳ３ｃとを行うことができ、スループットを向上し、ダイシング工程に要する時間を短縮できる。

次に、本実施の形態で製造された半導体チップ（半導体装置）１２の実装例について説明する。図１６は、半導体チップ１２をＬＣＤ（Liquid crystal display）パネル（液晶パネル）に実装した状態を示す平面図（説明図）であり、図１７は、その要部断面図である。図１６のＢ−Ｂ線の断面が図１７にほぼ対応する。

上記（ステップＳ１〜ステップＳ３）のようにして製造された半導体チップ１２は、図１６および図１７に模式的に示されるように、ＬＣＤパネルなどに実装（搭載）されて使用される。

図１６および図１７に示されるように、ＬＣＤパネル３１では、ガラス基板（ガラス板）３２の主面上にＬＣＤ部３３が設けられている。ＬＣＤ部３３は、液晶材料（油状の透明な液晶組成物）がガラス基板３２と他のガラス基板（ＬＣＤ部３３として図示されたガラス基板）の間に挟まれ、周りがシールされた構造を有しており、各ガラス基板の内面には、液晶に電圧を印加する電極（透明電極）が設けられている。ガラス基板３２の裏面に偏光フィルタを設け、ＬＣＤ部３３を構成するガラス基板の表面にレンズフィルタ（フィルタ）を設けることもできる。

ガラス基板３２の主面の端部には、半導体チップ１２がＡＣＦ（Anisotropic Conductive Film：異方性導電フィルム）３４を介して実装（搭載）されて固定されている。半導体チップ１２の電極３５は、ＡＣＦ３４を介して、ガラス基板３２の主面に形成された端子に電気的に接続されている。なお、半導体チップ１２の電極３５は、上記図５のパッド電極８またはその上に形成されたバンプ電極などに対応するものである。また、ガラス基板３２の主面の更に端部に、ＦＰＣ（フレキシブルプリント配線板、フレキシブル配線基板）３６がＡＣＦ３７を介して接合されて、ＦＰＣ３６の導体パターン３６ｂ（の端子を構成する部分）がガラス基板３２の主面に形成された端子に電気的に接続されている。ＦＰＣ３６は、絶縁性のベースフィルム（絶縁層）３６ａ上に導体パターン３６ｂを形成したものであり、可撓性を有している。このため、半導体チップ１２の電極３５は、ＡＣＦ３４、ガラス基板３２の主面に形成された端子および配線、ＡＣＦ３７を介して、ＦＰＣ３６の端子（導体パターン３６ｂ）に電気的に接続され、更にＦＰＣ３６の導体パターン３６ｂからなる配線を介してＦＰＣ３６の外部端子３８に電気的に接続されている。ＦＰＣ３６には、必要に応じて、チップコンデンサなどのチップ部品３９などが搭載されている。また、図１６で矢印で模式的に示されるようにＦＰＣ３６をＬＣＤパネル３１の裏面側に折り曲げることで、ＬＣＤパネル３１またはＬＣＤモジュールのサイズを縮小することができる。

半導体チップ１２は、ＬＣＤパネル３１のガラス基板３２の主面の端部近傍において、ガラス基板３２の側面に沿うように搭載され、ＬＣＤパネルまたはＬＣＤモジュールのＬＣＤドライバに使用される。ＬＣＤドライバ用の半導体チップ１２は、長辺４をガラス基板３２の側辺に略平行に配置すれば、半導体チップ１２の長辺４はガラス基板３１の側辺よりも小さければよいので、半導体チップ１２の長辺４が長くなっても、ＬＣＤパネル３１自体の寸法を増大させるようには作用しない。しかしながら、ＬＣＤドライバ用の半導体チップ１２の短辺５が長いと、ＬＣＤパネル３１において、表示部分以外の領域の寸法を増加させるように作用するので、同じ表示サイズのＬＣＤパネルの全体の寸法を増大させてしまう。このため、ＬＣＤドライバ用の半導体チップ１２は、短辺５はできるだけ短いことが好ましい。短辺５を短くすると、同じ半導体集積回路を形成するのに必要な面積を確保するために、長辺４を長くする必要がある。このため、ＬＣＤドライバ用の半導体チップ１２は、長辺４が短辺５よりもかなり大きく、すなわち長辺４と短辺５の比がかなり大きく、例えば、長辺４が１２ｍｍ程度、短辺５が１ｍｍ程度とすることができ、長辺４は短辺５よりも数倍またはそれ以上の寸法を有することになる。

本実施の形態は、アライメントパターンを全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂには形成しないことで、第１スクライブ領域３ａの幅Ｗ１が広くなったとしても、第２スクライブ領域３ｂの幅Ｗ２を狭くすることができるため、半導体ウエハ１の主面において、短辺５に平行なＸ方向に配列する半導体チップ領域２の数を多くして、半導体ウエハからの半導体チップ１２の取得数を増加させるものである。ＬＣＤドライバ用の半導体チップのように、長辺４と短辺５の比が大きい半導体チップ１２を製造する場合、半導体ウエハ１の主面における第２スクライブ領域３ｂの本数が特に多くなるため、第２スクライブ領域３ｂの幅Ｗ２を狭くしたことによる半導体ウエハからの半導体チップ１２の取得数の増加効果が大きくなる。このため、本実施の形態は、ＬＣＤドライバ用の半導体チップのように、長辺４と短辺５の比が大きい半導体チップ１２を製造する場合に適用すれば、より効果が大きい。

また、本実施の形態は、半導体チップ領域２の設計は変更せずに、スクライブ領域３の設計を変更するだけで適用可能である。このため、スクライブ領域の設計を変更したフォトマスクを用意するだけで本実施の形態を適用でき、フォトマスクにおいて半導体チップ領域２に対応する領域の回路パターンは変更する必要がなく、新たに準備するフォトマスクの設計や作製が容易である。従って、既に使用している半導体装置の製造工程や製造設備に対する本実施の形態の導入が容易である。

（実施の形態２）
図１８は、本実施の形態の半導体装置の製造工程中における半導体ウエハの要部平面図であり、図１９は、アライメントパターンを形成した領域近傍を更に拡大した半導体ウエハの要部平面図であり、それぞれ上記実施の形態１の図３および図４に対応するものである。

図１８および図１９に示されるように、本実施の形態においても、上記実施の形態１と同様に、フォトリソグラフィ工程で使用されるアライメントパターン（すなわち第１のアライメントパターン１３ａおよび第２のアライメントパターン１３ｂ）を、全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂにはアライメントパターンを形成しないようにしている。

しかしながら、上記実施の形態１では、上記図３および図４に示されるように、比較例の第２のアライメントパターン１１３ｂと同様の寸法の第２のアライメントパターン１３ｂを第１スクライブ領域３ａに形成するようにしていたので、第２のアライメントパターン１３ｂまたはその形成領域の寸法は、Ｙ方向に長く、第１スクライブ領域３ａの幅Ｗ１は、比較例の第１スクライブ領域１０３ａの幅Ｗ３よりも広くする必要があった。

それに対して、本実施の形態では、図１８および図１９に示されるように、第２のアライメントパターン１３ｂは、Ｙ方向のアライメントを行うためのアライメントパターン（またはアライメントパターンが形成された領域）であるが、Ｘ方向に延在する第１スクライブ領域３ａに形成できるようにするため、上記比較例の第２のアライメントパターン１１３ｂと比べて、Ｙ方向の寸法を短く（小さく）する。すなわち、上記実施の形態１では、第１のアライメントパターン１３ａのＸ方向Ｄ１の寸法と第２のアライメントパターン１３ｂのＹ方向の寸法Ｄ２がほぼ同じ（Ｄ１＝Ｄ２）であったが、本実施の形態では、第１のアライメントパターン１３ａのＸ方向の寸法Ｄ１よりも、第２のアライメントパターン１３ｂのＹ方向Ｄ２の寸法を小さくする（Ｄ１＞Ｄ２）。このため、第１スクライブ領域３ａに第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂの両方を形成するとしても、第１スクライブ領域３ａの幅Ｗ１を増大させる必要がなくなる。例えば、本実施の形態では、第１スクライブ領域３ａの幅Ｗ１を、比較例の第１スクライブ領域１０３ａの幅Ｗ３とほぼ同程度とすることができる（Ｗ１＝Ｗ３）。

例えば、本実施の形態でも、上記実施の形態１と同様に、図１９に示されるように、第１スクライブ領域３ａにおいて、第１のアライメントパターン１３ａは、例えば、Ｘ方向の寸法が４μｍ程度でＹ方向の寸法が５０μｍ程度のパターン（凹状パターンまたは凸状パターン）１４ａが１０〜２０μｍ程度の間隔でＸ方向に複数配列したパターン構成を有し、全体としてＸ方向に１４０μｍ程度でＹ方向に５０μｍ程度の寸法を有している。そして、第１スクライブ領域３ａにおいて、第２のアライメントパターン１３ｂは、例えば、Ｙ方向の寸法が４μｍ程度でＸ方向の寸法が５０μｍ程度のパターン（凹状パターンまたは凸状パターン）１４ｂが１０〜２０μｍ程度の間隔でＹ方向に複数配列したパターン構成を有しているが、本実施の形態では、上記実施の形態１よりも配列するパターン１４ｂの数が少ない。このため、第２のアライメントパターン１３ｂは、全体としてのＹ方向の寸法Ｄ２が、上記実施の形態１よりも小さく、例えば、全体としてＸ方向に５０μｍ程度でＹ方向に７０μｍ程度の寸法を有している。

このように、本実施の形態では、第１スクライブ領域３ａに形成する第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂは、互いに９０°回転した関係であるが、異なる寸法を有している。すなわち、第２のアライメントパターン１３ｂまたはその形成領域のＹ方向の寸法Ｄ２は、第１のアライメントパターン１３ａまたはその形成領域のＸ方向の寸法Ｄ１よりも小さい（Ｄ１＞Ｄ２）。一方、第１のアライメントパターン１３ａまたはその形成領域のＹ方向の寸法は、第２のアライメントパターン１３ｂまたはその形成領域のＸ方向とほぼ同じとすることができる。

そして、本実施の形態でも、上記実施の形態１と同様に、第２スクライブ領域３ｂには、アライメントパターンを形成しないので、第２スクライブ領域３ｂの幅Ｗ２は、比較例の第２スクライブ領域１０３ｂの幅Ｗ４よりも狭くする（Ｗ２＜Ｗ４）ことができる。すなわち図８および図９の比較例では、第２のアライメントパターン１１３ｂを第２スクライブ領域１０３ｂに形成するので、第２スクライブ領域１０３ｂの幅Ｗ４は、第２のアライメントパターン１１３ｂのＸ方向の寸法よりも大きくする必要があったが、本実施の形態では、第１および第２のアライメントパターン１３ａ，１３ｂの両方を第１スクライブ領域３ａに形成するので、第２スクライブ領域３ｂの幅Ｗ２を狭くできる。例えば、第２スクライブ領域３ｂの幅Ｗ２を、第２のアライメントパターン１３ｂのＸ方向の寸法（例えばパターン１４ｂのＸ方向の寸法）Ｄ３以下（Ｗ２≦Ｄ３）とすることも可能である。このため、本実施の形態でも、第２スクライブ領域３ｂの幅Ｗ２は、第１スクライブ領域３ａの幅Ｗ１よりも狭く（Ｗ２＜Ｗ１）なる。例えば、第１スクライブ領域３ａの幅Ｗ１を１２０μｍ程度（Ｗ１＝１２０μｍ）とし、第２スクライブ領域３ｂの幅Ｗ２を５０μｍ程度（Ｗ２＝５０μｍ）またはそれ以下とすることができる。

本実施の形態の他の構成および製造工程は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。

本実施の形態でも、上記実施の形態１と同様に、２方向（Ｘ方向およびＹ方向）のアライメントを行う２種類のアライメントパターン（すなわち第１のアライメントパターン１３ａおよび第２のアライメントパターン１３ｂ）をスクライブ領域３に設けたことにより、アライメント精度を向上でき、半導体装置の微細化や高集積化に有利となる。また、フォトリソグラフィ工程で使用されるアライメントパターン（すなわち第１のアライメントパターン１３ａおよび第２のアライメントパターン１３ｂ）を、全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂにはアライメントパターンを形成しないようにし、第２スクライブ領域３ｂの幅Ｗ２を（第１スクライブ領域３ａの幅Ｗ１よりも）狭くする。これにより、上記実施の形態１と同様に、半導体ウエハ１の主面において、Ｘ方向に配列する半導体チップ領域２の数を増加させることができ、一つの半導体ウエハ１から取得できる半導体チップ１２の総数を増加させることができ、半導体チップ１２の製造単価（製造コスト）を低減することができる。従って、アライメント精度の向上と、半導体装置の製造単価の低減の両立が可能になる。

また、本実施の形態では、上記実施の形態１と異なり、第１スクライブ領域３ａに形成する第１のアライメントパターン１３ａと第２のアライメントパターン１３ｂは、互いに９０°回転した関係であるが、異なる寸法を有し、第２のアライメントパターン１３ｂまたはその形成領域のＹ方向の寸法は、第１のアライメントパターン１３ａまたはその形成領域のＸ方向の寸法よりも小さくする。このため、本実施の形態では、上記実施の形態１よりも、更に、第１スクライブ領域３ａの幅Ｗ１を狭くすることができ、半導体ウエハ１の主面において、Ｙ方向に配列する半導体チップ領域２の数を増加させることができ、それによって、一つの半導体ウエハ１から取得できる半導体チップ１２の総数を更に増加させることができる。これにより、半導体チップ１２の製造単価を更に低減することができる。

また、第２のアライメントパターン１３ｂまたはその形成領域のＹ方向の寸法を小さくしすぎると、第２のアライメントパターン１３ｂを利用したＹ方向のアライメントの精度が低下する可能性がある。このため、要求されるアライメントの精度を勘案して、第１のアライメントパターン１３ａまたはその形成領域のＸ方向の寸法と比べた、第２のアライメントパターン１３ｂまたはその形成領域のＹ方向の寸法の縮小量を決め、決められた第２のアライメントパターン１３ｂまたはその形成領域のＹ方向の寸法に応じて、第１スクライブ領域３ａの幅Ｗ１を決めればよい。これにより、要求されるアライメント精度を満足しながら、半導体ウエハから取得できる半導体チップ１２の数を最大限増加させることができる。但し、半導体装置の微細化などのためにフォトリソグラフィ工程のアライメント精度を高めることを最重要視する場合には、上記実施の形態１を適用するのが、より好適である。

（実施の形態３）
図２０および図２１は、本実施の形態の半導体装置の製造工程中における半導体ウエハの要部平面図であり、いずれも上記実施の形態１の図３に対応するものである。

上記実施の形態１，２では、アライメントパターンの形成位置について説明した。本実施の形態では、ＴＥＧパターンの形成位置について説明する。ＴＥＧパターン以外の構成および製造工程については、上記実施の形態１，２と同様であるのでここではその説明は省略する。また、アライメントパターンの配置についても、上記実施の形態１，２と同様であるので、図２０および図２１では、第１および第２のアライメントパターン１３ａ，１３ｂの図示は省略している。

ステップＳ２のウエハ・プロセスにおいて、ＴＥＧ（Test Element Group）パターン５１を形成する場合は、全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂには形成しないようにする。ＴＥＧパターン５１は、ウエハ・プロセスを確認するためのＴＥＧパターン、テストパターンまたはＱＣ（Quality Control）パターンである。ＴＥＧパターン５１により、形成したトランジスタ素子のしきい値電圧（Ｖｔｈ）の測定、合わせずれの確認、あるいは膜厚検査などを行うことができ、ウエハ・プロセスがきちんと行われているか確認することができる。

すなわち、ステップＳ２のウエハ・プロセスにおいて、アライメントパターンやＴＥＧパターンのようなスクライブ領域３に形成すべきパターンは、全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂには全く形成しないようにする。

図２０には、ＴＥＧパターン５１を１本にまとめて、第１スクライブ領域３ａに形成した例が示されている。図２０の場合は、これにより、第１スクライブ領域３ａの幅Ｗ１が広くなるのを防止でき、半導体ウエハから取得できる半導体チップ１２の総数の増加の面で有利である。

また、図２１には、第１スクライブ領域３ａの幅Ｗ１を広くして、複数のＴＥＧパターン５１を、第１スクライブ領域３ａにＹ方向に並列に配置した例が示されている。図２１の場合は、ＴＥＧパターン５１によるウエハ・プロセスの確認を、より的確に行うことができる。また、ＴＥＧパターン５１をＸ方向に並列（一列）に配置する場合は、ＴＥＧパターン５１の寸法が長いと、全てのＴＥＧパターン５１を第１スクライブ領域３ａに配置できない可能性があるが、図２１のように第１スクライブ領域３ａの幅Ｗ１を広くして複数のＴＥＧパターン５１を第１スクライブ領域３ａにＹ方向に並列に配置すれば、全てのＴＥＧパターン５１を第１スクライブ領域３ａに配置することができる。

図２０および図２１は、上記実施の形態１，２のいずれにも適用可能である。但し、図２１の場合は、図２０の場合よりも第１スクライブ領域３ａの幅Ｗ１を広くする必要があるので、上記実施の形態１に適用すればより好適である。

本実施の形態では、上記実施の形態１，２と同様に、ステップＳ２のウエハ・プロセスにおいて、フォトリソグラフィ工程で使用されるアライメントパターン（すなわち第１のアライメントパターン１３ａおよび第２のアライメントパターン１３ｂ）を、全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂにはアライメントパターンを形成しないようにする。更に、本実施の形態では、ステップＳ２のウエハ・プロセスにおいて、ＴＥＧパターン５１を、全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂにはＴＥＧパターン５１を形成しないようにする。すなわち、ステップＳ２のウエハ・プロセスにおいて、アライメントパターンやＴＥＧパターンのようなスクライブ領域３に形成すべきパターンは、全て第１スクライブ領域３ａに形成し、第２スクライブ領域３ｂには全く形成しないようにする。そして、第２スクライブ領域３ｂの幅Ｗ２を（第１スクライブ領域３ａの幅Ｗ１よりも）狭くする。これにより、上記実施の形態１と同様に、半導体ウエハ１の主面において、Ｘ方向に配列する半導体チップ領域２の数を増加させることができ、一つの半導体ウエハ１から取得できる半導体チップ１２の総数を増加させることができ、半導体チップ１２の製造単価を低減することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、半導体装置の製造技術に適用して好適なものである。

本発明の一実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。 本発明の一実施の形態の半導体装置の製造工程中における半導体ウエハの概念的な平面図である。 本発明の一実施の形態の半導体装置の製造工程中における半導体ウエハの要部平面図である。 アライメントパターンを形成した領域近傍を拡大した半導体ウエハの要部平面図である。 本発明の一実施の形態の半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 フォトリソグラフィ工程の露光工程で１ショットで露光される領域を示す平面図である。 比較例の半導体装置の製造工程中における半導体ウエハの要部平面図である。 比較例の半導体装置の製造工程中における半導体ウエハの要部平面図である。 半導体ウエハのダイシング工程を示す製造プロセスフロー図である。 半導体ウエハのダイシング工程の説明図である。 半導体ウエハのダイシング工程の説明図である。 半導体ウエハのダイシング工程の説明図である。 半導体ウエハのダイシング工程の説明図である。 半導体ウエハのダイシング工程の説明図である。 半導体チップをＬＣＤパネルに実装した状態を示す平面図である。 半導体チップをＬＣＤパネルに実装した状態を示す要部断面図である。 本発明の他の実施の形態の半導体装置の製造工程中における半導体ウエハの要部平面図である。 アライメントパターンを形成した領域近傍を拡大した半導体ウエハの要部平面図である。 本発明の他の実施の形態の半導体装置の製造工程中における半導体ウエハの要部平面図である。 本発明の他の実施の形態の半導体装置の製造工程中における半導体ウエハの要部平面図である。

符号の説明

１ 半導体ウエハ
１ｂ 裏面
２ 半導体チップ領域
３ スクライブ領域
３ａ 第１スクライブ領域
３ｂ 第２スクライブ領域
４ 長辺
５ 短辺
６ 半導体素子形成領域
７ 保護膜
８ パッド電極
１２ 半導体チップ
１３ａ 第１のアライメントパターン
１３ｂ 第２のアライメントパターン
１４ａ，１４ｂ パターン
２１ アライメントパターン
２２ 金属層パターン
２３ ブレード
２４ 溝
２５ ブレード
３１ ＬＣＤパネル
３２ ガラス基板
３３ ＬＣＤ部
３４ ＡＣＦ
３５ 電極
３６ ＦＰＣ
３６ａ ベースフィルム
３６ｂ 導体パターン
３８ 外部端子
３９ チップ部品
５１ ＴＥＧパターン
１０３ａ 第１スクライブ領域
１０３ｂ 第２スクライブ領域
１１３ａ 第１のアライメントパターン
１１３ｂ 第２のアライメントパターン
Ｄ１，Ｄ２,Ｄ３ 寸法
Ｔ１，Ｔ２ 厚み
Ｗ１，Ｗ２，Ｗ３，Ｗ４ 幅

Claims (20)

1. （ａ）半導体ウエハを準備する工程、
   （ｂ）後でそれぞれ半導体チップとなる前記半導体ウエハの複数の半導体チップ領域に、それぞれ半導体集積回路を形成する工程、
   （ｃ）前記複数の半導体チップ領域の間のスクライブ領域に沿って前記半導体ウエハを切断する工程、
   を有し、
   前記スクライブ領域は、第１方向に延在する第１スクライブ領域と、前記第１方向に交差する第２方向に延在する第２スクライブ領域とを有し、
   前記第２スクライブ領域の幅は前記第１スクライブ領域の幅よりも小さく、
   前記（ｂ）工程では、フォトリソグラフィ工程で使用される２種類のアライメントパターンが前記第１スクライブ領域に形成され、前記第２スクライブ領域にはアライメントパターンが形成されないことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記２種類のアライメントパターンは、互いに異なる方向のアライメントに用いるためのアライメントパターンであることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記２種類のアライメントパターンは、前記第１方向のアライメントに用いるための第１のアライメントパターンと前記第２方向のアライメントに用いるための第２のアライメントパターンであることを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記第１のアライメントパターンは、前記第１スクライブ領域において、前記第１方向に繰り返し並んだパターンにより形成され、
   前記第２のアライメントパターンは、前記第１スクライブ領域において、前記第２方向に繰り返し並んだパターンにより形成されることを特徴とする半導体装置の製造方法。
5. 請求項３記載の半導体装置の製造方法において、
   前記第１のアライメントパターンと前記第２のアライメントパターンは、一方が他方を９０°回転させたパターンであることを特徴とする半導体装置の製造方法。
6. 請求項３記載の半導体装置の製造方法において、
   前記第１のアライメントパターンの前記第１方向の寸法と、前記第２のアライメントパターンの前記第２方向の寸法が、同じであることを特徴とする半導体装置の製造方法。
7. 請求項３記載の半導体装置の製造方法において、
   前記第１のアライメントパターンの前記第１方向の寸法よりも、前記第２のアライメントパターンの前記第２方向の寸法が、小さいことを特徴とする半導体装置の製造方法。
8. 請求項３記載の半導体装置の製造方法において、
   前記第２スクライブ領域の幅が、前記第２のアライメントパターンの前記第１方向の寸法以下であることを特徴とする半導体装置の製造方法。
9. 請求項１記載の半導体装置の製造方法において、
   前記第１方向と前記第２方向とは互いに直交する方向であることを特徴とする半導体装置の製造方法。
10. 請求項１記載の半導体装置の製造方法において、
    前記半導体チップ領域は、長辺および前記長辺よりも短い短辺を有する長方形状の平面形状を有し、
    前記第１スクライブ領域は、前記半導体チップ領域の前記短辺に接するスクライブ領域であり、
    前記第２スクライブ領域は、前記半導体チップ領域の前記長辺に接するスクライブ領域であることを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記半導体チップは、ＬＣＤドライバ用の半導体チップであることを特徴とする半導体装置の製造方法。
12. 請求項１記載の半導体装置の製造方法において、
    前記半導体チップ領域は、長辺および前記長辺よりも短い短辺を有する長方形状の平面形状を有し、
    前記第１方向は、前記半導体チップ領域の前記短辺に平行な方向であり、
    前記第２方向は、前記半導体チップ領域の前記長辺に平行な方向であることを特徴とする半導体装置の製造方法。
13. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、ＴＥＧパターンが前記第１スクライブ領域に形成され、前記第２スクライブ領域にはＴＥＧパターンが形成されないことを特徴とする半導体装置の製造方法。
14. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記スクライブ領域に形成すべきパターンは、全て前記第１スクライブ領域に形成し、前記第２スクライブ領域には形成しないことを特徴とする半導体装置の製造方法。
15. 請求項１記載の半導体装置の製造方法において、
    前記２種類のアライメントパターンは、フォトリソグラフィ工程の露光工程で１ショットで露光される領域ごとに形成されることを特徴とする半導体装置の製造方法。
16. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）第１のブレードを用いて、前記第１スクライブ領域に沿って前記半導体ウエハに溝を形成する工程、
    （ｃ２）前記（ｃ１）工程後、前記第１のブレードよりも刃の厚みが薄い第２のブレードを用いて、前記第１スクライブ領域に沿って前記溝の底部で前記半導体ウエハを切断する工程、
    （ｃ３）前記第２スクライブ領域に沿って前記半導体ウエハを切断する工程、
    を有することを特徴とする半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、
    前記半導体ウエハは、前記第１スクライブ領域に沿って、前記（ｃ１）工程および前記（ｃ２）工程の２段階の工程で切断され、前記第２スクライブ領域に沿って、前記（ｃ３）工程の１段階の工程で切断されることを特徴とする半導体装置の製造方法。
18. 請求項１６記載の半導体装置の製造方法において、
    前記（ｃ３）工程では、前記第２のブレードを用いて、前記第２スクライブ領域に沿って前記半導体ウエハを切断することを特徴とする半導体装置の製造方法。
19. 請求項１６記載の半導体装置の製造方法において、
    前記（ｃ１）工程では、前記半導体ウエハはハーフカットされ、
    前記（ｃ２）および（ｃ３）工程では、前記半導体ウエハはフルカットされることを特徴とする半導体装置の製造方法。
20. 請求項１６記載の半導体装置の製造方法において、
    前記（ｂ）工程で前記第１スクライブ領域に形成された前記２種類のアライメントパターンは、前記（ｃ１）工程で除去されることを特徴とする半導体装置の製造方法。

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