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KR20060104213A - 리세스채널어레이 트랜지스터 및 그의 제조 방법 - Google Patents

리세스채널어레이 트랜지스터 및 그의 제조 방법 Download PDF

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KR20060104213A
KR20060104213A KR1020050026160A KR20050026160A KR20060104213A KR 20060104213 A KR20060104213 A KR 20060104213A KR 1020050026160 A KR1020050026160 A KR 1020050026160A KR 20050026160 A KR20050026160 A KR 20050026160A KR 20060104213 A KR20060104213 A KR 20060104213A
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주식회사 하이닉스반도체
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Abstract

본 발명은 매우 얇은 두께의 텅스텐실리사이드막을 사용하면서도 충분히 낮은 시트저항을 갖는 게이트전극을 구비한 리세스채널어레이트랜지스터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 리세스채널어레이트랜지스터의 제조 방법은 반도체기판의 소정영역을 소정 깊이로 식각하여 리세스채널홀을 형성하는 단계, 상기 리세스채널홀이 형성된 상기 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 상기 리세스채널홀의 형상을 따라 실리콘계 제1게이트전극막을 형성하는 단계, 상기 제1게이트전극막 상에 상기 리세스채널홀을 채울때까지 메탈계 제2게이트전극막을 형성하는 단계, 및 상기 제2게이트전극막과 상기 제1게이트전극막을 식각하여 상기 리세스채널홀에 매립되면서 상기 반도체 기판 표면 상부로 돌출되는 리세스게이트를 형성하는 단계를 포함한다.
리세스채널어레이트랜지스터, 리세스채널홀, 게이트전극, 돌출, 리세스게이트

Description

리세스채널어레이 트랜지스터 및 그의 제조 방법{RECESS CHANNEL ARRAY TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1c는 종래기술에 따른 리세스채널어레이트랜지스터의 제조 방법을 간략히 도시한 공정 단면도이다.
도 2는 본 발명의 실시예에 따른 리세스채널어레이트랜지스터의 구조를 도시한 구조단면도,
도 3a 내지 도 3e는 본 발명의 실실예에 따른 리세스채널어레이트랜지스터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 패드산화막
23 : 하드마스크 25 : 리세스채널홀
26 : 게이트절연막 27a : 제1게이트전극
28a : 제2게이트전극 29a : 게이트하드마스크
200 : 리세스게이트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스채널어레이트랜지스터(Recess Channel Array Transistor; RCAT)의 제조 방법에 관한 것이다.
DRAM 소자의 집적도가 증가함에 따라 서브100nm 이하의 디자인룰을 갖는 메모리 어레이 트랜지스터 소자가 요구된다. 서브100nm 이하의 어레이 트랜지스터의 경우, 숏채널효과 등의 문제로 인해 매우 낮은 문턱전압 특성을 보이며, 이에 따라 리텐션타임(Retentation time) 또는 리프레시 타임(Refresh time)이 점점 감소한다.
최근에 이러한 문제를 해결할 수 있는 리세스채널어레이트랜지스터(RCAT) 소자가 제안되었는데, 이는 일반적인 플라나(Planar) 형태의 어레이 트랜지스터와는 달리 매우 긴 채널길이(Channel length)를 가지기 때문에 매우 긴 리텐션타임 특성을 보이는 장점이 있는 것으로 알려져 있다.
도 1a 내지 도 1c는 종래기술에 따른 리세스채널어레이트랜지스터의 제조 방법을 간략히 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)을 소정 깊이로 식각하여 리세스채널홀(12)을 형성한다.
도 1b에 도시된 바와 같이, 리세스채널홀(12)을 포함한 반도체 기판(11)의 표면 상에 게이트절연막(13)을 형성한다.
이어서, 게이트절연막(13) 상에 리세스채널홀(12)을 완전히 채울때까지 폴리실리콘막인 제1게이트전극막(14)을 증착하고, 연속해서 제1게이트전극막(14) 상에 메탈물질인 제2게이트전극막(15)과 게이트하드마스크(16)를 순서대로 적층한다. 여기서, 제2게이트전극막(15)은 텅스텐시리사이드로 형성하여 리세스게이트의 시트저항을 낮추고, 게이트하드마스크(16)는 실리콘질화막으로 형성한다.
도 1c에 도시된 바와 같이, 게이트마스크 및 게이트식각 공정을 진행하여 제1게이트전극막(14), 제2게이트전극막(15) 및 게이트하드마스크(16)의 순서로 적층되는 리세스게이트(100)를 형성한다.
전술한 바와 같이, 종래기술은 자신의 하부가 리세스채널홀(12)에 매립되고 나머지는 반도체 기판(11)의 표면 위로 돌출되는 리세스게이트(100)를 형성하고 있다.
그러나, 리세스채널어레이트랜지스터의 리세스게이트(100)는 유효채널길이(도 1c의 'CH')가 매우 크기 때문에 워드라인캐패시턴스를 증가시키는 문제가 있다. 증가된 워드라인캐패시턴스는 총 비트라인 오버랩캐패시턴스(Total bitline overlap capacitance)에도 영향을 끼쳐 리텐션타임 증가를 제한시키는 것은 물론 RC 지연(delay)도 일으키는 문제가 있다.
리세스채널어레이트랜지스터의 높은 워드라인캐패시턴스를 줄이기 위해서는 리세스게이트의 게이트전극의 두께를 현저히 낮추어야 하지만, 폴리실리콘막과 텅스텐실리사이드의 적층으로 구성된 텅스텐폴리사이드(WSi/poly-si) 게이트전극의 경우에는 텅스텐실리사이드막의 두께를 낮추는 것이 현실적으로 매우 어렵다. 즉, 서브 100nm의 게이트길이를 갖는 어레이트랜지스터에서는 1000Å 이상의 텅스텐실리사이드막을 사용하여야 원활한 소자 동작이 가능하기 때문이다.
따라서, 유효채널길이를 길게 함에 따른 높은 워드라인캐패시턴스를 줄이면서도 충분히 얇은 두께의 텅스텐실리사이드막을 사용할 수 있는 리세스채널어레이트랜지스터의 게이트전극이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 매우 얇은 두께의 텅스텐실리사이드막을 사용하면서도 충분히 낮은 시트저항을 갖는 게이트전극을 구비한 리세스채널어레이트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 리세스채널어레이트랜지스터 반도체 기판, 상기 반도체 기판의 소정 부분에 소정 깊이를 갖고 형성된 리세스채널홀, 상기 리세스채널홀의 표면 상에 형성된 게이트절연막, 상기 리세스채널홀의 형상을 따라 상기 게이트절연막의 표면 상에 형성된 실리콘계 제1게이트전극, 상기 제1게이트전극 표면 상에 형성되며 상기 리세스채널홀을 매립하는 메탈계 제2게이트전극, 및 상기 제2게이트전극 상에 형성된 게이트하드마스크를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 리세스채널어레이트랜지스터의 제조 방법은 반도체기판의 소정영역을 소정 깊이로 식각하여 리세스채널홀을 형성하는 단계, 상기 리세스채널홀이 형성된 상기 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 상기 리세스채널홀의 형상을 따라 실리콘계 제1게이트전극막을 형성하는 단계, 상기 제1게이트전극막 상에 상기 리세스채널홀을 채울때까지 메탈계 제2게이트전극막을 형성하는 단계, 및 상기 제2게이트전극막과 상기 제1게이트전극막을 식각하여 상기 리세스채널홀에 매립되면서 상기 반도체 기판 표면 상부로 돌출되는 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 리세스채널어레이트랜지스터의 구조를 도시한 구조단면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 리세스채널어레이트랜지스터는, 반도체 기판(21), 반도체 기판(21)의 소정 부분에 소정 깊이를 갖고 형성된 리세스채널홀(25), 리세스채널홀(25)의 표면 상에 형성된 게이트절연막(26), 리세스채널홀(25)의 형상을 따라 게이트절연막(26)의 표면 상에 형성되며 리세스채널홀(25)의 폭의 절반보다 얇은 두께를 갖는 실리콘계 제1게이트전극(27a), 제1게이트전극(27a) 표면 상에 형성되며 리세스채널홀(25)을 매립하는 바디부(28b)와 바디 부(28b)로부터 리세스채널홀(25) 외측 방향으로 연장된 어깨부(28c)로 이루어진 메탈계 제2게이트전극(28a) 및 제2게이트전극(28a) 상에 형성된 게이트하드마스크(29a)를 포함한다.
여기서, 제1게이트전극(27a), 제2게이트전극(28a) 및 게이트하드마스크(29a)의 적층은 리세스게이트(200)를 구성한다.
도 2에서, 리세스게이트(200)를 구성하는 제1게이트전극(27a)은 게이트절연막(26) 표면 상에서 리세스채널홀(25)의 형상을 따라 얇게 증착한 것이고, 제2게이트전극(28a)은 바디부(28b)와 어깨부(28c)로 구성되어 제1게이트전극(27a)의 표면 상에서 제1게이트전극(27a)과 넓은 접촉면적을 갖고 리세스채널홀(25)을 매립하도록 형성된 'T'자 형태이다.
위와 같이, 제1게이트전극(27a)과 제2게이트전극(28a)을 얇게 형성하므로써 전체적으로 리세스게이트(200)의 높이를 낮춘다. 그리고, 제2게이트전극(28a)이 제1게이트전극(27a)과 넓은 접촉면적을 갖고 접촉하므로 비록 얇게 형성되었다고는 하지만 리세스게이트(200)의 시트저항을 낮출 수 있다.
도 2와 같은 리세스게이트(200)에서, 제1게이트전극(27a)은 리세스채널홀(25)을 채우지 않고 리세스채널홀(25)의 표면 형상을 따라 형성되는데, 리세스채널홀(25)이 제1게이트전극(27a)으로 완전히 채워지지 않도록 하기 위해서 제1게이트전극(27a)의 두께(d22)는 리세스채널홀(25)의 폭의 절반(1/2)보다 작다. 바람직하게 제1게이트전극(27a)은 100Å∼1000Å 두께로 증착하며, 폴리실리콘막 또는 폴리 실리콘저마늄막(Poly-Si1-xGex, x=0.01∼0.99)을 사용할 수도 있다.
그리고, 제2게이트전극(28a)은 리세스채널홀(25) 내부를 충분히 매립하는 두께(d21)인데, 예를 들어, 텅스텐실리사이드(WSix, x=1.0∼3.0), 티타늄실리사이드(TiSix, x=1.0∼3.0), 니켈실리사이드(NiSix, x=1.0∼3.0), 코발트실리사이드(CoSix, x=1.0∼3.0) 또는 크롬실리사이드(CrSix, x=1.0∼3.0) 중에서 선택된다. 또한, 제2게이트전극(28a)은 적층구조의 메탈 즉, W/WNx (x=0.2∼3.0), W/WNx/TiN/TiSiy(x,y=0.2∼3.0), W/TiN/TiSiy(y=0.2∼3.0), W/WN/TiSiy(y=0.2∼3.0) 또는 W/WNx/WSiy(x,y=0.2∼3.0) 중에서 선택될 수도 있다.
그리고, 게이트하드마스크(29a)는 실리콘질화막(Si3N4)으로 형성한다.
도 1에 도시된 종래기술의 리세스게이트(100)과 도 2에 도시된 본 발명의 리세스게이트를 비교하기로 한다.
먼저, 제1게이트전극의 두께를 비교해 보면, 종래기술의 제1게이트전극(14)은 리세스채널홀을 완전히 채우도록 두껍게 형성되어 'd1'의 두께를 갖지만, 본 발명의 제1게이트전극(27a)은 리세스채널홀(25)을 채우지 않는 얇은 두께(d22)로 형성하므로 종래기술의 게이트폴리실리콘막에 비해 두께가 얇다.
그리고, 제2게이트전극의 두께를 비교해 보면, 종래기술의 제2게이트전극(15)은 하부의 제1게이트전극과의 접촉면적이 작기 때문에 리세스게이트의 시트저항을 낮추도록 두께가 매우 두꺼워 'd2'의 두께를 갖지만, 본 발명의 제2게이트전 극(28a)은 리세스채널홀을 채울 정도의 얇은 두께로 증착하여도 리세스게이트의 시트저항을 낮출 수 있으므로 종래 제2게이트전극의 두께에 비해 얇은 'd21'의 두께를 갖는다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 리세스채널어레이트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, STI 공정을 통해 소자분리막(도시 생략)이 형성된 반도체 기판(21) 상에 희생산화막(22)을 형성한 후, 희생산화막(22) 상에 하드마스크(23)를 형성한다.
상기 반도체기판(21)은 실리콘기판, 실리콘저마늄기판, 스트레인드실리콘기판(Strained Si substrate), SOI(Silicon On Insulator) 기판 또는 GOI(Germanium On Insulator) 기판을 사용한다.
그리고, 희생산화막(22)은 STI 공정시 사용한 통상적인 패드산화막이다. 일반적으로 소자분리막은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는데, 이때 패드산화막을 도입하고 있다.
그리고, 하드마스크(23)는 후속 리세스채널홀을 형성하기 위한 식각시 식각배리어 역할을 하는 것으로, 하드마스크폴리실리콘막을 1000Å∼5000Å의 두께로 형성한 것이다.
이어서, 하드마스크(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스마스크(Recess Mask, 24)를 형성한 후, 리세스마스크(24)를 식각배리어로 하드마스크(23)와 패드산화막(22)을 식각한다.
도 3b에 도시된 바와 같이, 하드마스크(23) 식각후 남아 있는 리세스마스크(24)를 스트립한 후, 하드마스크(23)를 식각배리어로 패드산화막(22) 식각후 노출된 반도체기판(21)을 소정 깊이(500Å∼2000Å)로 식각하여 리세스채널어레이트랜지스터의 게이트전극이 일부 매립될 리세스채널홀(25)을 형성한다. 이때, 리세스채널홀(25)을 형성하기 위한 식각공정시에 반도체기판(21)과 동일하게 실리콘 물질인 하드마스크(23)는 모두 소모되어 제거된다.
상기와 같은 리세스채널홀(25)을 형성하기 위한 식각 공정은, ICP, DPS, ECR 또는 MERIE를 플라즈마소스로 하는 식각장비에서 진행하고, 이때 식각가스는 Cl2, O2, HBr 및 Ar의 혼합가스를 사용한다.
전술한 바와 같이 리세스채널홀(25)을 형성한 후에는 리세스채널홀(25)의 모서리 및 바닥부분의 식각프로파일이 각진 형태를 가지므로, 추가로 LET(Light Etch Treatment) 공정을 진행하여, 리세스채널홀(25)의 식각프로파일을 둥근 모양으로 바꾸어 줄 수 있다. 여기서, LET 공정은 CF/O2 플라즈마를 이용하여 진행하고, 이처럼 LET 공정을 진행해주면 리세스채널홀(25)을 형성하기 위한 식각공정시 반도체기판(21)이 받은 플라즈마손상을 완화시키는 부가적인 효과도 얻을 수 있다. 또한, 소자분리막과 리세스채널홀(25)의 경계지역에서 발생되는 것으로 알려진 스트링어 (Stringer) 또는 실리콘 뿔(Silicon Horn)을 감소시키는 효과도 얻는다.
도 3c에 도시된 바와 같이, 패드산화막(22)을 제거한다. 이때, 패드산화막(22)은 불산(HF) 용액 또는 BOE(Buffered Oxide Etchant, NH4F+H2O2+H2O) 용액을 이 용하여 제거한다.
이어서, 리세스채널홀(25)을 포함한 반도체 기판(21)의 표면 상에 게이트절연막(26)을 형성한다. 이때, 게이트절연막(26)은 SiO2, SiOxNy(x,y=0.1∼3.0), HfO2, HfSixOy(x,y=0.1∼3.0), HfSixOyNz(x,y,z=0.1∼3.0)를 사용한다.
계속해서, 게이트절연막(26) 상에 리세스채널홀(25)의 표면 형상을 따라 얇은 두께로 실리콘계 제1게이트전극막(27)을 증착한다. 이때, 제1게이트전극막(27)은 리세스채널홀(25)을 채우지 않고 리세스채널홀(25)의 표면 형상을 따라 증착하는데, 리세스채널홀(25)이 제1게이트전극막(27)으로 완전히 채워지지 않도록 하기 위해서 제1게이트전극막(27)의 두께는 리세스채널홀 폭의 절반(1/2) 보다 작게 조절한다. 바람직하게 제1게이트전극막(27)은 100Å∼1000Å 두께로 증착하며, 폴리실리콘막 또는 폴리실리콘저마늄막(Poly-Si1-xGex, x=0.01∼0.99)을 사용한다.
위와 같이, 제1게이트전극막(27)을 리세스채널홀의 폭의 절반보다 얇은 두께로 형성시키면, 후속 메탈계 제2게이트전극막 증착시 리세스채널홀의 중앙까지 제2게이트전극막이 채워질 수 있다.
도 3d에 도시된 바와 같이, 제1게이트전극막(27) 상에 리세스채널홀(25)을 모두 채울때까지 메탈계 제2게이트전극막(28)을 증착한 후, 제2게이트전극막(28) 상에 게이트하드마스크(29)를 형성한다.
여기서, 제2게이트전극막(28)은 리세스채널홀(25) 내부를 충분히 매립하는 두께로 증착한다. 예를 들어, 제2게이트전극막(28)은 텅스텐실리사이드(WSix, x=1.0 ∼3.0), 티타늄실리사이드(TiSix, x=1.0∼3.0), 니켈실리사이드(NiSix, x=1.0∼3.0), 코발트실리사이드(CoSix, x=1.0∼3.0) 또는 크롬실리사이드(CrSix, x=1.0∼3.0) 중에서 선택된 금속실리사이드로 형성한다. 또한, 제2게이트전극막(28)은 적층구조의 메탈 즉, W/WNx (x=0.2∼3.0), W/WNx/TiN/TiSiy(x,y=0.2∼3.0), W/TiN/TiSiy(y=0.2∼3.0), W/WN/TiSiy(y=0.2∼3.0) 또는 W/WNx/WSiy(x,y=0.2∼3.0) 중에서 선택될 수도 있다.
그리고, 게이트하드마스크(29)는 실리콘질화막(Si3N4)으로 형성하며, 게이트하드마스크(29)는 생략할 수도 있다.
도 3e에 도시된 바와 같이, 게이트마스크 및 게이트식각공정을 진행하여 제1게이트전극(27a), 제2게이트전극(28a) 및 게이트하드마스크(29a)의 순서로 적층된 리세스게이트(200)를 형성한다. 이때, 리세스게이트(200)의 폭은 리세스채널홀(25)의 폭보다 더 크며, 이에 따라 제2게이트전극(28a)은 리세스채널홀(25)에 일부가 매립되고 반도체기판(21) 표면 위로 일부가 연장되는 'T' 자 형태가 된다. 다시 살펴보면, 제2게이트전극(28a)은 리세스채널홀(25)에 매립되는 바디부(28b)와 바디부 양측에서 리세스채널홀(25)의 외측방향으로 연장된 어깨부(28c)로 이루어진 'T'자 형태가 된다.
위와 같은 리세스게이트(200)를 살펴보면, 리세스채널홀(25)의 내부에 자신의 하부가 일부 매립되고 나머지 상부는 반도체기판(21)의 표면 위로 돌출되는 구 조를 갖고, 리세스게이트(200) 아래에 정의되는 채널영역의 채널길이가 증가하고 있음을 알 수 있다.
도 1에 도시된 종래기술의 리세스게이트(100)과 도 3e에 도시된 본 발명의 리세스게이트를 비교하기로 한다.
먼저, 제1게이트전극의 두께를 비교해 보면, 종래기술의 제1게이트전극(14)은 리세스채널홀을 완전히 채우도록 두껍게 형성되어 'd1'의 두께를 갖지만, 본 발명의 제1게이트전극(27a)은 리세스채널홀(25)을 채우지 않는 얇은 두께(d22)로 형성하므로 종래기술의 게이트폴리실리콘막에 비해 두께가 얇다.
그리고, 제2게이트전극의 두께를 비교해 보면, 종래기술의 제2게이트전극(15)은 하부의 제1게이트전극과의 접촉면적이 작기 때문에 리세스게이트의 시트저항을 낮추도록 두께가 매우 두꺼워 'd2'의 두께를 갖지만, 본 발명의 제2게이트전극(28a)은 리세스채널홀을 채울 정도의 얇은 두께로 증착하여도 리세스게이트의 시트저항을 낮출 수 있으므로 종래 제2게이트전극의 두께에 비해 얇은 'd21'의 두께를 갖는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 양산공정에 사용중인 WSi/폴리실리콘 게이트를 사용하여도 W/WN/폴리실리콘과 같은 폴리메탈게이트전극 수준의 매우 낮은 워드라인시트저항을 확보할 수 있는 효과가 있다.
또한, 게이트전극의 총 높이를 현저히 낮출 수 있기 때문에 워드라인캐패시턴스 및 워드라인과 비트라인간 캐패시턴스를 감소시켜 소자의 동작속도 및 리텐션타임을 향상시킬 수 있는 효과가 있다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판의 소정 부분에 소정 깊이를 갖고 형성된 리세스채널홀;
    상기 리세스채널홀의 표면 상에 형성된 게이트절연막;
    상기 리세스채널홀의 형상을 따라 상기 게이트절연막의 표면 상에 형성된 실리콘계 제1게이트전극;
    상기 제1게이트전극 표면 상에 형성되며 상기 리세스채널홀을 매립하는 메탈계 제2게이트전극; 및
    상기 제2게이트전극 상에 형성된 게이트하드마스크
    를 포함하는 리세스채널어레이트랜지스터.
  2. 제1항에 있어서,
    상기 제2게이트전극은,
    상기 리세스채널홀에 매립되는 바디부; 및
    상기 바디부 양측에서 상기 리세스채널홀 외측 방향으로 연장된 어깨부
    를 포함하는 것을 특징으로 하는 리세스채널어레이트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 제2게이트전극은,
    금속실리사이드인 것을 특징으로 하는 리세스채널어레이트랜지스터.
  4. 제3항에 있어서,
    상기 금속실리사이드는,
    텅스텐실리사이드, 티타늄실리사이드, 니켈실리사이드, 코발트실리사이드 또는 크롬실리사이드 중에서 선택되는 것을 특징으로 하는 리세스채널어레이트랜지스터.
  5. 제1항 또는 제2항에 있어서,
    상기 제2게이트전극은,
    W/WNx(x=0.2∼3.0), W/WNx/TiN/TiSiy(x,y=0.2∼3.0), W/TiN/TiSiy(y=0.2∼3.0), W/WN/TiSiy(y=0.2∼3.0) 또는 W/WNx/WSiy(x,y=0.2∼3.0) 중에서 선택되는 것을 특징으로 하는 리세스채널어레이트랜지스터.
  6. 제1항에 있어서,
    상기 제1게이트전극은,
    상기 리세스채널홀의 폭의 절반보다 얇은 두께인 것을 특징으로 하는 리세스채널어레이트랜지스터.
  7. 제1항 또는 제6항에 있어서,
    상기 제1게이트전극은,
    폴리실리콘 또는 폴리실리콘저마늄인 것을 특징으로 하는 리세스채널어레이트랜지스터.
  8. 반도체 기판;
    상기 반도체 기판의 소정 부분에 소정 깊이를 갖고 형성된 리세스채널홀;
    상기 리세스채널홀의 표면 상에 형성된 게이트절연막;
    상기 리세스채널홀의 형상을 따라 상기 게이트절연막의 표면 상에 형성되며 상기 리세스채널홀의 폭의 절반보다 얇은 두께를 갖는 실리콘계 제1게이트전극;
    상기 제1게이트전극 표면 상에 형성되며 상기 리세스채널홀을 매립하는 바디부와 상기 바디부로부터 상기 리세스채널홀 외측 방향으로 연장된 어깨부로 이루어진 메탈계 제2게이트전극; 및
    상기 제2게이트전극 상에 형성된 게이트하드마스크
    를 포함하는 리세스채널어레이트랜지스터.
  9. 제8항에 있어서,
    상기 제2게이트전극은,
    금속실리사이드인 것을 특징으로 하는 리세스채널어레이트랜지스터.
  10. 제9항에 있어서,
    상기 금속실리사이드는,
    텅스텐실리사이드, 티타늄실리사이드, 니켈실리사이드, 코발트실리사이드 또는 크롬실리사이드 중에서 선택되는 것을 특징으로 하는 리세스채널어레이트랜지스터.
  11. 제8항에 있어서,
    상기 제2게이트전극은,
    W/WNx(x=0.2∼3.0), W/WNx/TiN/TiSiy(x,y=0.2∼3.0), W/TiN/TiSiy(y=0.2∼ 3.0), W/WN/TiSiy(y=0.2∼3.0) 또는 W/WNx/WSiy(x,y=0.2∼3.0) 중에서 선택되는 것을 특징으로 하는 리세스채널어레이트랜지스터.
  12. 제8항에 있어서,
    상기 제1게이트전극은,
    폴리실리콘 또는 폴리실리콘저마늄인 것을 특징으로 하는 리세스채널어레이트랜지스터.
  13. 반도체기판의 소정영역을 소정 깊이로 식각하여 리세스채널홀을 형성하는 단계;
    상기 리세스채널홀이 형성된 상기 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 리세스채널홀의 형상을 따라 실리콘계 제1게이트전극막을 형성하는 단계;
    상기 제1게이트전극막 상에 상기 리세스채널홀을 채울때까지 메탈계 제2게이트전극막을 형성하는 단계; 및
    상기 제2게이트전극막과 상기 제1게이트전극막을 식각하여 상기 리세스채널 홀에 매립되면서 상기 반도체 기판 표면 상부로 돌출되는 리세스게이트를 형성하는 단계
    를 포함하는 리세스채널어레이트랜지스터의 제조 방법.
  14. 제13항에 있어서,
    상기 제1게이트전극막은,
    상기 리세스채널홀의 폭의 절반보다 얇은 두께로 형성하는 것을 특징으로 하는 리세스채널어레이트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 제1게이트전극막은,
    폴리실리콘 또는 폴리실리콘저마늄으로 형성하는 것을 특징으로 하는 리세스채널어레이트랜지스터의 제조 방법.
  16. 제14항에 있어서,
    상기 리세스게이트를 형성하는 단계에서,
    상기 제2게이트전극막은 상기 제1게이트전극막 상에서 상기 리세스채널홀을 채우는 바디부와 상기 바디부에서 상기 리세스채널홀 외측방향으로 연장되는 어깨부를 갖고 형성되는 것을 특징으로 하는 리세스채널어레이트랜지스터의 제조 방법.
  17. 제14항에 있어서,
    상기 제2게이트전극막은,
    금속실리사이드로 형성하는 것을 특징으로 하는 리세스채널어레이트랜지스터의 제조 방법.
  18. 제17항에 있어서,
    상기 금속실리사이드는, 텅스텐실리사이드, 티타늄실리사이드, 니켈실리사이드, 코발트실리사이드 또는 크롬실리사이드 중에서 선택되는 것을 특징으로 하는 리세스채널어레이트랜지스터의 제조 방법.
  19. 제14항에 있어서,
    상기 제2게이트전극막은,
    W/WNx(x=0.2∼3.0), W/WNx/TiN/TiSiy(x,y=0.2∼3.0), W/TiN/TiSiy(y=0.2∼ 3.0), W/WN/TiSiy(y=0.2∼3.0) 또는 W/WNx/WSiy(x,y=0.2∼3.0) 중에서 선택되는 것을 특징으로 하는 리세스채널어레이트랜지스터의 제조 방법.
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