[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2000269318A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2000269318A
JP2000269318A JP11067384A JP6738499A JP2000269318A JP 2000269318 A JP2000269318 A JP 2000269318A JP 11067384 A JP11067384 A JP 11067384A JP 6738499 A JP6738499 A JP 6738499A JP 2000269318 A JP2000269318 A JP 2000269318A
Authority
JP
Japan
Prior art keywords
trench
insulating film
film
element region
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11067384A
Other languages
English (en)
Inventor
Noboru Koike
池 昇 小
Toshiyuki Kondo
藤 敏 行 近
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11067384A priority Critical patent/JP2000269318A/ja
Publication of JP2000269318A publication Critical patent/JP2000269318A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 実効的な素子特性を向上させ、または素子領
域の基板表面が露出することを防止することが可能な半
導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１０１の表面上にシリコン酸
化膜１０２を形成し、この表面上に埋め込み酸化膜の平
坦化ストッパー材となるシリコン窒化膜１０３を形成す
る。半導体基板１０１にトレンチ１０５を形成した後、
シリコン酸化膜１０２の側面にエッチングを行って後退
させる。半導体基板１０１の露出している表面に酸化を
行って素子領域の表面に丸みを付ける。これにより、素
子領域の実効寸法を実寸法よりも大きくすることができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特に埋め込み素子分離領域を有する
装置とその製造方法に関するものである。
【０００２】
【従来の技術】ＳＲＡＭ（Static Random Access Memor
y ）等の半導体記憶装置やロジックＩＣ等では、一般に
シャロートレンチアイソレーション（以下、ＳＴＩとい
う）と称されている方法により埋め込み素子分離領域を
形成することが行われている。ＳＴＩとは、半導体基板
の表面部分をエッチングして素子分離用のトレンチを形
成し、トレンチをシリコン酸化膜で埋め込んだ後、化学
的機械研磨（Chemical Mechanical Polish、以下ＣＭＰ
という）等により平坦化することで、所望の領域に素子
分離用の酸化膜を埋め込む素子分離法である。トレンチ
形成後に平坦化するときのストッパーとして、通常シリ
コン窒化膜が用いられる。このような従来の半導体装置
の製造方法及び装置の構造について、図８、図９、図１
０及び図１１を用いて説明する。
【０００３】図８（ａ）に示されているように、半導体
基板３０１上に熱酸化法により約１５０オングストロー
ムの膜厚でシリコン酸化膜３０２を形成する。その表面
上に、ストッパー材としてのシリコン窒化膜（又は多結
晶シリコン膜）３０３をＣＶＤ（Chemical Vapor Depos
ition ）法により約１５００オングストロームの膜厚で
堆積する。さらにその表面上にレジストを塗布し、写真
蝕刻法を用いてパターニングしたレジスト膜３０５を形
成する。
【０００４】図８（ｂ）に示されているように、レジス
ト膜３０５をマスクとして異方性エッチングを行い、シ
リコン窒化膜３０３及びシリコン酸化膜３０２にパター
ニングを行う。さらに、半導体基板３０１の表面部分に
異方性エッチングを行い、約４０００オングストローム
の深さのトレンチ３０９を形成する。その後、レジスト
膜３０５を剥離する。
【０００５】図８（ｃ）に示されているように、トレン
チ３０９の内壁を熱酸化法により酸化し、約３５０オン
グストロームの膜厚のシリコン酸化膜３０６を形成す
る。
【０００６】図８（ｄ）のように、トレンチ３０９の埋
め込み材としてＴＥＯＳ膜３０７を表面全体に堆積す
る。
【０００７】あるいは、図９（ａ）に示されるように、
平坦化のストッパー材としてのシリコン窒化膜３０３上
に、さらに約１０００オングストロームのシリコン酸化
膜３０４をトレンチ形成用マスクとして形成する場合も
ある。この場合は、シリコン酸化膜３０４上にレジスト
膜３０５を形成し、図９（ｂ）に示されるようにシリコ
ン酸化膜３０４に異方性エッチングを行ってパターニン
グする。
【０００８】図９（ｃ）に示されたように、シリコン酸
化膜３０４をマスクとして半導体基板３０１に異方性エ
ッチングを行いトレンチ３０９を形成する。レジスト膜
３０５を除去した後、図９（ｄ）に示されたようにトレ
ンチ３０９の内壁に熱酸化法によりシリコン酸化膜３０
６を形成する。
【０００９】図９（ｅ）のように、ＴＥＯＳ膜３０７を
トレンチ３０９の埋め込み材として表面全体に堆積す
る。
【００１０】図８（ｄ）又は図９（ｄ）に示された工程
の後に、ＴＥＯＳ膜３０７にエッチバックあるいはＣＭ
Ｐを行い、シリコン窒化膜３０３の表面が露出するまで
平坦化処理を行う。平坦化した後、図１０（ａ）のよう
にシリコン窒化膜３０３を剥離し、トレンチ３０９に埋
め込まれたＴＥＯＳ膜３０７から成る素子分離領域３０
７と、素子領域３１１とが形成される。
【００１１】図１０（ａ）に示された縦断面図を斜め上
方から見た斜視図が図１０（ｂ）に相当する。この図１
０（ｂ）に示されたように、表面上に電極材を堆積して
パターニングを行い、ゲート電極３０８等の配線を形成
する。さらにトランジスタ等の素子を形成して半導体装
置を完成する。
【００１２】しかし、このようにして形成された従来の
装置では、素子領域３１１の表面が平坦である。よっ
て、素子領域３１１に素子を形成した場合における実効
的な寸法と素子領域３１１の実寸法とが一致する。この
ため、実寸法以上に素子の能力を高めることができなか
った。より具体的には、素子領域３１１にトランジスタ
を形成した場合、トランジスタのＷ／Ｌは素子領域３１
１の実寸法により決定されてしまい、駆動能力を高める
ことはできなかった。また、従来の半導体装置には図１
１に示されたような工程を経て製造されるものがあっ
た。図１１（ａ）のように、半導体基板４０１の表面上
にシリコン酸化膜４０２、平坦化のストッパー材として
のシリコン窒化膜４０３、トレンチ形成用のレジスト膜
４０４を形成する。
【００１３】図１１（ｂ）に示されているように、レジ
スト膜４０４をマスクとして異方性エッチングを行い、
シリコン窒化膜４０３及びシリコン酸化膜４０２にパタ
ーニングを行う。シリコン窒化膜４０３をマスクとして
半導体基板４０１にトレンチ４０８を形成する。
【００１４】図１１（ｃ）のように、シリコン酸化膜４
０２に対して横方向にウェットエッチングを行い、後退
させる。
【００１５】図１１（ｄ）に示されているように、半導
体基板４０１のトレンチ４０８の内壁を熱酸化法により
酸化し、約３５０オングストロームのシリコン酸化膜４
０５を形成する。これにより、素子領域の角部４０９に
丸みがついた状態になる。
【００１６】図１１（ｅ）に示されたように、ＴＥＯＳ
膜４０６を埋め込み材としてトレンチ４０８を埋め込む
ように堆積する。
【００１７】図１１（ｆ）のように、ＴＥＯＳ膜３０７
にエッチバックあるいはＣＭＰを行い、シリコン窒化膜
４０３の表面が露出するまで平坦化を行う。平坦化後、
図１１（ｇ）のようにシリコン窒化膜４０３を剥離す
る。これにより、素子分離領域４１０と素子領域４１１
とが形成される。
【００１８】ここで、素子領域４１１の角部４０９を丸
める処理を施したのは、角張ったままではその後のゲー
ト酸化膜が角部に十分に形成されず、膜厚が減少するか
らである。ゲート酸化膜の膜厚が薄いと、耐圧が低下し
てオフリーク電流特性が悪化する。また閾値に関し、予
め設定した電圧の外に、より低い電圧で２段階に閾値が
発生するというキンク特性を示すようなトランジスタが
できるおそれもある。そこで、素子領域４１１の角部４
０９を丸めてゲート酸化膜の膜厚を確保している。
【００１９】しかし、図１１（ｈ）に示されたように、
素子領域４１１の表面上のシリコン酸化膜４０２を除去
し、この部分にゲート酸化膜を形成すると、シリコン酸
化膜の除去及び酸化を行うことになる。これにより、素
子分離領域４１０を埋め込むシリコン酸化膜４０６の上
面及び側面がエッチングにより除去される。そして、素
子領域４１１の角部４０９において図示した部分４０７
のように、素子分離領域４１０を埋め込むシリコン酸化
膜４０６が素子領域４１１の角部４０９よりも落ち込ん
で、半導体基板４０１の表面が露出する。これにより、
素子領域４１１の角部４０９が埋め込み用シリコン酸化
膜４０６やシリコン酸化膜４０５よりも膜厚の薄いゲー
ト酸化膜で覆われることとなり、耐圧の低下やオフリー
ク電流の増加を招いていた。
【００２０】
【発明が解決しようとする課題】上述のように、従来の
半導体装置には、素子領域の表面が平坦な形状であり実
寸法以上に実効的な素子特性の向上を図ることができな
いという問題、または素子分離領域を埋め込むシリコン
酸化膜が素子領域の角部よりも落ち込んでこの部分が膜
厚の薄いゲート酸化膜で覆われることで、耐圧の低下や
オフリーク電流の増加を招くという問題があった。
【００２１】本発明は上記事情に鑑み、素子領域の実寸
法よりも実効寸法が大きい素子を形成することが可能で
あり、あるいは耐圧の低下やオフリーク電流の増加を防
止することが可能な半導体装置及びその製造方法を提供
することを目的とする。
【００２２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面上に第１及び第２の絶縁膜を順に形成
し、この第１及び第２の絶縁膜と前記半導体基板の表面
部分とにパターニングを行ってトレンチを形成する工程
と、前記第１の絶縁膜の側面にエッチングを行って所定
量後退させる工程と、前記半導体基板の露出している表
面に酸化を行って素子領域の表面に丸みを付ける工程
と、トレンチ内部を埋めるように第３の絶縁膜を堆積
し、前記第２の絶縁膜をストッパー材として前記第３の
絶縁膜を平坦化する工程と、前記第２の絶縁膜を除去す
る工程と、前記素子領域の表面上の前記第１の絶縁膜を
除去する工程とを備え、素子領域の実効寸法が実寸法よ
りも大きいことを特徴としている。
【００２３】また、本発明の半導体装置の製造方法は、
半導体基板の表面上に第１及び第２の絶縁膜を順に形成
し、この第１及び第２の絶縁膜と前記半導体基板の表面
部分とにパターニングを行ってトレンチを形成する工程
と、前記第１の絶縁膜の側面にエッチングを行って第１
の量だけ後退させる工程と、前記半導体基板の素子領域
の角部にエッチングを行って第２の量だけ除去する工程
と、前記半導体基板の露出している表面に酸化を行って
素子領域の表面に丸みを付ける工程と、トレンチ内部を
埋めるように第３の絶縁膜を堆積し、前記第２の絶縁膜
をストッパー材として前記第３の絶縁膜を平坦化する工
程と、前記第２の絶縁膜を除去する工程と、前記素子領
域の表面上の前記第１の絶縁膜を除去する工程とを備
え、素子領域の実効寸法が実寸法よりも大きいことを特
徴とする。
【００２４】さらに、本発明の半導体装置の製造方法
は、半導体基板の表面上に第１及び第２の絶縁膜を順に
形成し、この第１及び第２の絶縁膜と前記半導体基板の
表面部分とにパターニングを行ってトレンチを形成する
工程と、前記第１及び第２の絶縁膜の側面にエッチング
を行って第１の量だけ後退させる工程と、前記半導体基
板の露出している表面に酸化を行って素子領域の角部に
丸みを付ける工程と、前記第１及び第２の絶縁膜の側面
にエッチングを行ってさらに第２の量だけ後退させる工
程と、トレンチ内部を埋めるように第３の絶縁膜を堆積
し、前記第２の絶縁膜をストッパー材として前記第３の
絶縁膜を平坦化する工程と、前記第２の絶縁膜を除去す
る工程と、前記素子領域の表面上の前記第１の絶縁膜を
除去する工程とを備え、前記素子領域の角部より前記第
１及び第３の絶縁膜が後退しないことを特徴とする。
【００２５】本発明の半導体装置は、素子領域と素子分
離領域とが設けられ、素子分離領域にトレンチが形成さ
れた半導体基板と、前記トレンチの内壁に形成された酸
化膜と、前記トレンチ内部を埋め込むように形成された
絶縁膜とを備え、前記トレンチの内壁に前記酸化膜を形
成するための酸化工程によって前記素子領域の表面に丸
みが付いており、素子領域の実効寸法が実寸法よりも大
きいことを特徴としている。
【００２６】また、本発明の半導体装置は、素子領域と
素子分離領域とが設けられ、素子分離領域にトレンチが
形成された半導体基板と、前記トレンチの内壁に形成さ
れた酸化膜と、前記トレンチ内部を埋め込むように形成
された絶縁膜とを備え、前記トレンチの内壁に前記酸化
膜を形成するための酸化工程によって前記素子領域の角
部に丸みが付いており、さらに前記素子領域の角部より
前記絶縁膜及び前記酸化膜が後退していないことを特徴
とする。
【００２７】
【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。
【００２８】本発明の第１の実施の形態による半導体装
置の構成及びその製造方法について、図１〜図５を参照
して説明する。
【００２９】図１（ａ）に示されるように、半導体基板
１０１上に熱酸化法により約１５０オングストロームの
膜厚でシリコン酸化膜１０２を形成する。その表面上
に、ストッパー材としてシリコン窒化膜（又は多結晶シ
リコン膜）１０３をＣＶＤ法により約１５００オングス
トロームの膜厚で堆積する。その表面上に、トレンチ形
成用マスク材となるレジスト膜１０６を形成する。
【００３０】レジスト膜１０６をマスクとして異方性エ
ッチングを行い、シリコン窒化膜１０３及びシリコン酸
化膜１０２にパターニングを行う。さらに、半導体基板
１０１の表面部分に異方性エッチングを行い、約４００
０オングストロームの深さのトレンチ１０５を形成す
る。その後、レジスト膜１０６を剥離する。
【００３１】図１（ｂ）のように、シリコン酸化膜１０
２に対して横方向にウェットエッチングを行い、後退さ
せる。このエッチング量は、シリコン酸化膜１０２が完
全に除去されない範囲で、素子領域の角のみならず表面
全体に丸みがつくように大きく設定する必要がある。
【００３２】図１（ｃ）に示されているように、半導体
基板１０１のトレンチ１０５の内壁を熱酸化法により酸
化し、約３５０オングストロームのシリコン酸化膜１０
８を形成する。これにより、図示されたように素子領域
１１１の表面全体に丸みがついた状態になる。
【００３３】図１（ｄ）に示されているように、シリコ
ン酸化膜（又はＴＥＯＳ膜）１０７をＣＶＤ法によりト
レンチ１０５を埋め込むように堆積する。
【００３４】あるいは、図２（ａ）に示されたように、
ストッパー材としてのシリコン窒化膜１０３の表面上
に、トレンチ形成用マスク材としてシリコン酸化膜１０
４を形成してもよい。この場合は、図示されていないレ
ジスト膜を用いてシリコン酸化膜１０４にエッチングを
行う。このシリコン酸化膜１０４をマスクとして半導体
基板１０１に異方性エッチングを行い、トレンチ１０５
を形成する。
【００３５】この後の工程は、図１（ｂ）〜図１（ｄ）
に示された工程と同様である。図２（ｂ）のように、シ
リコン酸化膜１０２に対して横方向にウェットエッチン
グを行い、後退させる。
【００３６】図２（ｃ）に示されているように、半導体
基板１０１のトレンチ１０５の内壁を熱酸化法により酸
化し、約３５０オングストロームのシリコン酸化膜１０
８を形成する。これにより、図示されたように素子領域
１１１の表面全体に丸みがついた状態になる。
【００３７】図２（ｄ）に示されているように、シリコ
ン酸化膜（又はＴＥＯＳ膜）１０７をＣＶＤ法によりト
レンチ１０５を埋め込むように堆積する。
【００３８】図１（ｄ）又は図２（ｄ）に示された後の
工程として、シリコン酸化膜１０７にエッチバックある
いはＣＭＰを行い、シリコン窒化膜１０３の表面が露出
するまで平坦化する。平坦化を行った後、図３のように
シリコン窒化膜１０３を剥離する。埋め込み材としてＴ
ＥＯＳ膜を用いた場合のように、耐熱性が低いものに対
しては、アニールにより密度を高めるデンシファイを行
うことが望ましい。
【００３９】さらに、ウェットエッチングにより素子領
域１１１表面上のシリコン酸化膜１０２を除去する。こ
れにより、素子領域１１１がトレンチにより分離された
構造が得られる。この場合のエッチング量は、所望の素
子分離耐圧が確保できる範囲内で必要十分な値に設定す
ることが望ましい。
【００４０】この後、素子領域に不純物注入等を行って
素子を形成し、電極配線を形成する工程等を経て装置を
完成する。
【００４１】本実施の形態によれば、図３に示されたよ
うに素子領域の表面に丸みがついた状態になる。よっ
て、素子領域に素子を形成した場合に実寸法以上に実効
寸法を大きくすることができる。より具体的には、トラ
ンジスタのチャネル領域の断面積が大きくなるのでより
トランジスタ寸法Ｗを大きくすることができる。
【００４２】ここで、素子領域の表面により丸みを付け
ることができるように、次のような工程を追加すること
もできる。図１（ｂ）又は図２（ｂ）に示された段階に
おいて、素子領域の角部１１２における半導体基板１０
１に等方性エッチングを行い、図４又は図５に示された
ように適量だけ除去する。以降の工程は図１（ｃ）又は
図２（ｃ）以降と同様であり、説明を省略する。この工
程を追加することで、素子領域１１１表面により丸みを
付けることができるので、素子の実効寸法をより大きく
することが可能である。
【００４３】次に、本発明の第２の実施の形態による半
導体装置の構成及びその製造方法について、図６を用い
て説明する。
【００４４】図６（ａ）に示されたように、半導体基板
２０１の表面上にシリコン酸化膜２０２、平坦化ストッ
パー材としてのシリコン窒化膜２０３、トレンチ形成用
マスク材としてのレジスト膜２０４を形成する。レジス
ト膜２０４をマスクとして異方性エッチングを行い、シ
リコン窒化膜２０３及びシリコン酸化膜２０２にパター
ニングを行う。さらに、半導体基板２０１に異方性エッ
チングを行ってトレンチ２０９を形成する。
【００４５】図２（ｂ）に示されているように、シリコ
ン窒化膜２０３及びシリコン酸化膜２０４の側面に対し
て、例えばホットリン酸を用いたウェットエッチングを
行い、例えば２００オングストローム後退させる。
【００４６】図２（ｃ）に示されているように、半導体
基板２０１のトレンチ２０９の内壁を熱酸化法により酸
化し、約３５０オングストロームのシリコン酸化膜２０
５を形成する。これにより、素子領域の角部２１０に丸
みがついた状態になる。ここで、酸化量が大きすぎると
後述するように素子領域が狭くなることに注意する必要
がある。酸化量が大きくなりすぎないようにするには、
例えば熱酸化を行う前に素子領域の角における半導体基
板２０１を少量除去することが考えられる。
【００４７】図２（ｄ）に示されるように、再びシリコ
ン窒化膜２０３及びシリコン酸化膜２０４の側面にウェ
ットエッチングを行い、後退させる。このエッチング
は、この後のトレンチ２０９への埋め込みを容易にする
ため、さらにその後の工程において埋め込んだシリコン
酸化膜がエッチング工程で素子領域の角部よりも後退し
ないようにするために行う。そして、ＴＥＯＳ膜２０６
を埋め込み材としてトレンチ２０９を埋め込むように堆
積する。
【００４８】図２（ｅ）に示されたように、ＴＥＯＳ膜
２０６にエッチバックあるいはＣＭＰを行い、ストッパ
ー材としてのシリコン窒化膜２０３の表面が露出するま
で平坦化を行う。平坦化を行った後、シリコン窒化膜２
０３を剥離する。これにより、素子分離領域２１０と素
子領域２１１とが形成される。
【００４９】図２（ｆ）に示されたように、素子領域２
１１の表面上のシリコン酸化膜２０２を除去する。この
処理により、素子分離領域２１０に埋め込まれたシリコ
ン酸化膜２０６が除去されて図示されたように後退す
る。
【００５０】図２（ｇ）に示されたように、熱酸化法を
用いて素子分離領域２０７の表面上にゲート酸化膜２０
７を形成する。さらに、表面全体に電極材を堆積させ、
パターニングを行ってゲート電極配線２０８を形成す
る。
【００５１】従来は、図１１（ｈ）に示されたように、
素子領域４１１上のシリコン酸化膜４０２を除去する工
程で、素子分離領域４１０に埋め込まれたシリコン酸化
膜４０６が素子領域４１１の角部４０９よりも後退し、
角部４０９において半導体基板４１１の表面が露出して
いた。この結果、素子領域４１１の角部４０９が埋め込
み用シリコン酸化膜４０６よりも膜厚が薄いゲート酸化
膜で覆われることとなり、耐圧の低下やオフリーク電流
の増加を招いていた。
【００５２】これに対し、本実施の形態によれば、図６
（ｆ）に示されたように素子領域２１１上のシリコン酸
化膜２０２を除去する工程で、素子分離領域２１０に埋
め込まれたシリコン酸化膜２０６が後退せず、素子領域
２１１の角部の露出が防止される。これは、図６（ｃ）
の熱酸化工程で素子領域２１１の角部に丸みを付けた上
に、さらに図６（ｄ）の工程でシリコン窒化膜２０３及
びシリコン酸化膜２０４の側面を後退させることで、こ
の部分にシリコン酸化膜２０６を埋め込むようにしたた
めである。これにより、素子領域２１１の角部が膜厚の
厚い埋め込み用シリコン酸化膜２０６で覆われるので、
耐圧の低下やオフリーク電流の増加を防止することがで
きる。
【００５３】ここで、上述したように図６（ｂ）の工程
で、シリコン窒化膜２０３及びシリコン酸化膜２０４の
側面を除去するエッチング量が大きすぎると、以下のよ
うな問題が発生する。
【００５４】図７（ａ）に示されたように、半導体基板
２２１の表面部分にトレンチ２２９を形成した後、シリ
コン酸化膜２２２、シリコン窒化膜２２３、及びレジス
ト膜２２４の側面をエッチングにより後退させる。この
後退量が大きすぎると、図７（ｂ）に示されたように、
熱酸化工程でシリコン酸化膜２２５を形成した時点で、
半導体基板２２１の角部２３０に大きな丸みが付く。
【００５５】図７（ｃ）に示されたように、シリコン酸
化膜２２６でトレンチ２２９を埋め込んで、シリコン窒
化膜２２３の表面が露出するまで平坦化する。
【００５６】図７（ｄ）のようにシリコン窒化膜２２３
を除去し、さらに素子領域２３１の表面上のシリコン酸
化膜２２２を除去する。図７（ａ）におけるシリコン窒
化膜２２２の後退量が大きいために、部分２３３に示さ
れたようにシリコン酸化膜２２５及び２２６が素子領域
２３１の周辺部まで残存する。
【００５７】この後、図７（ｅ）のように素子領域２３
１の表面上にゲート酸化膜２２７を形成し、その表面上
にゲート電極配線２２８を形成する。
【００５８】ここで、図７（ｅ）に示されたように、素
子領域２３１の周辺部までシリコン酸化膜２２５及び２
２６が存在する。このため、素子領域２３１の幅４ａが
本来の幅４ｂよりも狭くなっており、有効な素子面積が
減少する。
【００５９】このような事態を回避するためには、上記
第２の実施の形態における図６（ｂ）に示された工程
で、シリコン窒化膜２０３の側面の後退量が大きくなり
過ぎないようにエッチング量を設定する必要がある。
【００６０】上述した実施の形態はー例であり、本発明
を限定するものではない。例えば、第１、第２の実施の
形態においてトレンチ形成用マスク材や平坦化ストッパ
ー材、トレンチ埋め込み材として示したものは一例に過
ぎず、他の材料を用いてもよい。また膜の形成法や膜厚
等も、必要に応じて上記実施の形態と異なるものであっ
てもよい。
【００６１】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、半導体基板の表面上に形
成した第１、第２の絶縁膜のうち、トレンチ形成後に第
１の絶縁膜の側面を後退させ、基板表面の酸化を行って
素子領域の表面に丸みを付けることにより、実寸法より
素子の実効寸法を大きくすることが可能である。
【００６２】また、本発明の半導体装置及びその製造方
法によれば、第１、第２の絶縁膜の側面を後退させて酸
化を行い、素子領域の角部に丸みを付けた後に、さらに
第１、第２の絶縁膜の側面を後退させてトレンチの埋め
込みを行うことにより、素子分離領域を埋め込む絶縁膜
が素子領域の角部よりも落ち込んで素子領域の角部表面
が露出し、埋め込み酸化膜よりも膜厚の薄いゲート酸化
膜で覆われることを防止することができるので、耐圧を
向上させオフリーク電流を減少させることが可能であ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の
構成及びその製造方法を工程別に示した縦断面図。
【図２】同第１の実施の形態による半導体装置の構成及
びその製造方法を工程別に示した縦断面図。
【図３】同第１の実施の形態による半導体装置の構成及
びその製造方法を工程別に示した縦断面図。
【図４】同第１の実施の形態による半導体装置の製造方
法において、素子領域の角部をエッチングにより除去す
る工程を示した縦断面図。
【図５】同第１の実施の形態による半導体装置の製造方
法において、素子領域の角部をエッチングにより除去す
る工程を示した縦断面図。
【図６】本発明の第２の実施の形態による半導体装置の
構成及びその製造方法を工程別に示した縦断面図。
【図７】同実施の形態においてシリコン窒化膜の後退量
が大きすぎる場合の問題を工程別に示した縦断面図。
【図８】従来の半導体装置の構成及びその製造方法を工
程別に示した縦断面図。
【図９】従来の他の半導体装置の構成及びその製造方法
を工程別に示した縦断面図。
【図１０】図８及び図９に示された従来の半導体装置の
製造方法のその後の工程を示した縦断面図。
【図１１】従来のさらに他の半導体装置の構成及びその
製造方法を工程別に示した縦断面図。
【符号の説明】
１０１、２０１、２２１ 半導体基板 １０２、１０４、１０７、１０８、２０２、２０５、２
０６、２２２、２２５、２２７、２３０、２３１ シリ
コン酸化膜 １０３、２０３、２２３ シリコン窒化膜 ２０４、２２４ レジスト膜 １０５、２０９、２２９ トレンチ ２０７ ゲート酸化膜 ２０８、２２８ ゲート電極配線 ２１０ 素子分離領域 １１１、２１１ 素子領域 １１２、２１０、２３０ 角部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA35 AA36 AA45 BA05 DA24 DA27 DA53 5F083 GA06 GA30 NA01 PR05 PR12 PR21

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の表面上に第１及び第２の絶縁
    膜を順に形成し、この第１及び第２の絶縁膜と前記半導
    体基板の表面部分とにパターニングを行ってトレンチを
    形成する工程と、 前記第１の絶縁膜の側面にエッチングを行って所定量後
    退させる工程と、 前記半導体基板の露出している表面に酸化を行って素子
    領域の表面に丸みを付ける工程と、 トレンチ内部を埋めるように第３の絶縁膜を堆積し、前
    記第２の絶縁膜をストッパー材として前記第３の絶縁膜
    を平坦化する工程と、 前記第２の絶縁膜を除去する工程と、 前記素子領域の表面上の前記第１の絶縁膜を除去する工
    程と、 を備え、素子領域の実効寸法が実寸法よりも大きいこと
    を特徴とする半導体装置の製造方法。
  2. 【請求項２】半導体基板の表面上に第１及び第２の絶縁
    膜を順に形成し、この第１及び第２の絶縁膜と前記半導
    体基板の表面部分とにパターニングを行ってトレンチを
    形成する工程と、 前記第１の絶縁膜の側面にエッチングを行って第１の量
    だけ後退させる工程と、 前記半導体基板の素子領域の角部にエッチングを行って
    第２の量だけ除去する工程と、 前記半導体基板の露出している表面に酸化を行って素子
    領域の表面に丸みを付ける工程と、 トレンチ内部を埋めるように第３の絶縁膜を堆積し、前
    記第２の絶縁膜をストッパー材として前記第３の絶縁膜
    を平坦化する工程と、 前記第２の絶縁膜を除去する工程と、 前記素子領域の表面上の前記第１の絶縁膜を除去する工
    程と、 を備え、素子領域の実効寸法が実寸法よりも大きいこと
    を特徴とする半導体装置の製造方法。
  3. 【請求項３】半導体基板の表面上に第１及び第２の絶縁
    膜を順に形成し、この第１及び第２の絶縁膜と前記半導
    体基板の表面部分とにパターニングを行ってトレンチを
    形成する工程と、 前記第１及び第２の絶縁膜の側面にエッチングを行って
    第１の量だけ後退させる工程と、 前記半導体基板の露出している表面に酸化を行って素子
    領域の角部に丸みを付ける工程と、 前記第１及び第２の絶縁膜の側面にエッチングを行って
    さらに第２の量だけ後退させる工程と、 トレンチ内部を埋めるように第３の絶縁膜を堆積し、前
    記第２の絶縁膜をストッパー材として前記第３の絶縁膜
    を平坦化する工程と、 前記第２の絶縁膜を除去する工程と、 前記素子領域の表面上の前記第１の絶縁膜を除去する工
    程と、 を備え、前記素子領域の角部より前記第１及び第３の絶
    縁膜が後退しないことを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】素子領域と素子分離領域とが設けられ、素
    子分離領域にトレンチが形成された半導体基板と、 前記トレンチの内壁に形成された酸化膜と、 前記トレンチ内部を埋め込むように形成された絶縁膜
    と、 を備え、前記トレンチの内壁に前記酸化膜を形成するた
    めの酸化工程によって前記素子領域の表面に丸みが付い
    ており、素子領域の実効寸法が実寸法よりも大きいこと
    を特徴とする半導体装置。
  5. 【請求項５】素子領域と素子分離領域とが設けられ、素
    子分離領域にトレンチが形成された半導体基板と、 前記トレンチの内壁に形成された酸化膜と、 前記トレンチ内部を埋め込むように形成された絶縁膜
    と、 を備え、前記トレンチの内壁に前記酸化膜を形成するた
    めの酸化工程によって前記素子領域の角部に丸みが付い
    ており、さらに前記素子領域の角部より前記絶縁膜及び
    前記酸化膜が後退していないことを特徴とする半導体装
    置。
JP11067384A 1999-03-12 1999-03-12 半導体装置及びその製造方法 Pending JP2000269318A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11067384A JP2000269318A (ja) 1999-03-12 1999-03-12 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11067384A JP2000269318A (ja) 1999-03-12 1999-03-12 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2000269318A true JP2000269318A (ja) 2000-09-29

Family

ID=13343466

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11067384A Pending JP2000269318A (ja) 1999-03-12 1999-03-12 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2000269318A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406977B2 (en) * 1998-09-03 2002-06-18 Micron Technology, Inc. Isolation region forming methods
KR100422950B1 (ko) * 2001-12-31 2004-03-12 주식회사 하이닉스반도체 소자분리막 형성 방법
US6884725B2 (en) 1998-09-03 2005-04-26 Micron Technology, Inc. Methods of forming materials within openings, and methods of forming isolation regions
US7670466B2 (en) 2004-02-20 2010-03-02 Micron Technology, Inc. Methods and apparatuses for electrochemical-mechanical polishing
US7700436B2 (en) 2002-08-29 2010-04-20 Micron Technology, Inc. Method for forming a microelectronic structure having a conductive material and a fill material with a hardness of 0.04 GPA or higher within an aperture
US7972485B2 (en) 2000-08-30 2011-07-05 Round Rock Research, Llc Methods and apparatus for electromechanically and/or electrochemically-mechanically removing conductive material from a microelectronic substrate
US8048287B2 (en) 2000-08-30 2011-11-01 Round Rock Research, Llc Method for selectively removing conductive material from a microelectronic substrate
US8603319B2 (en) 2004-09-01 2013-12-10 Micron Technology, Inc. Methods and systems for removing materials from microfeature workpieces with organic and/or non-aqueous electrolytic media
US9214359B2 (en) 2000-08-30 2015-12-15 Micron Technology, Inc. Method and apparatus for simultaneously removing multiple conductive materials from microelectronic substrates

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358587B2 (en) 1998-09-03 2008-04-15 Micron Technology, Inc. Semiconductor structures
US6593206B2 (en) 1998-09-03 2003-07-15 Micron Technology, Inc. Isolation region forming methods
US6406977B2 (en) * 1998-09-03 2002-06-18 Micron Technology, Inc. Isolation region forming methods
US6710420B2 (en) 1998-09-03 2004-03-23 Micron Technology, Inc. Semiconductor construction of a trench
US6884725B2 (en) 1998-09-03 2005-04-26 Micron Technology, Inc. Methods of forming materials within openings, and methods of forming isolation regions
US6967146B2 (en) 1998-09-03 2005-11-22 Micron Technology, Inc. Isolation region forming methods
US8048287B2 (en) 2000-08-30 2011-11-01 Round Rock Research, Llc Method for selectively removing conductive material from a microelectronic substrate
US7972485B2 (en) 2000-08-30 2011-07-05 Round Rock Research, Llc Methods and apparatus for electromechanically and/or electrochemically-mechanically removing conductive material from a microelectronic substrate
US9214359B2 (en) 2000-08-30 2015-12-15 Micron Technology, Inc. Method and apparatus for simultaneously removing multiple conductive materials from microelectronic substrates
KR100422950B1 (ko) * 2001-12-31 2004-03-12 주식회사 하이닉스반도체 소자분리막 형성 방법
US7700436B2 (en) 2002-08-29 2010-04-20 Micron Technology, Inc. Method for forming a microelectronic structure having a conductive material and a fill material with a hardness of 0.04 GPA or higher within an aperture
US8048756B2 (en) 2002-08-29 2011-11-01 Micron Technology, Inc. Method for removing metal layers formed outside an aperture of a BPSG layer utilizing multiple etching processes including electrochemical-mechanical polishing
US7670466B2 (en) 2004-02-20 2010-03-02 Micron Technology, Inc. Methods and apparatuses for electrochemical-mechanical polishing
US8101060B2 (en) 2004-02-20 2012-01-24 Round Rock Research, Llc Methods and apparatuses for electrochemical-mechanical polishing
US8603319B2 (en) 2004-09-01 2013-12-10 Micron Technology, Inc. Methods and systems for removing materials from microfeature workpieces with organic and/or non-aqueous electrolytic media

Similar Documents

Publication Publication Date Title
US7033909B2 (en) Method of forming trench isolations
US6331469B1 (en) Trench isolation structure, semiconductor device having the same, and trench isolation method
TW560044B (en) Semiconductor memory device having floating gate and manufacturing method of the same
KR100546378B1 (ko) 리세스 채널을 가지는 트랜지스터 제조 방법
JP2000012676A (ja) 半導体装置のトレンチ素子分離方法
JP2000357733A (ja) Ｔ型素子分離膜の形成方法、これを用いたエレベイテッドサリサイドソース／ドレイン領域の形成方法及びｔ型素子分離膜を有する半導体素子
US20060017093A1 (en) Semiconductor devices with overlapping gate electrodes and methods of fabricating the same
JP2002026143A (ja) トレンチ側壁に酸化物層を形成する方法
US20060276001A1 (en) Method for manufacturing a semiconductor device having a STI structure
US20020048897A1 (en) Method of forming a self-aligned shallow trench isolation
JP4160167B2 (ja) 半導体装置の製造方法
TW200849486A (en) Memory structure and method of making the same
US6218265B1 (en) Process for fabricating a semiconductor non-volatile memory device with shallow trench isolation (STI)
KR100632640B1 (ko) 플래쉬 메모리 소자의 제조방법
JP2000269318A (ja) 半導体装置及びその製造方法
KR20040079518A (ko) 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
US7365400B2 (en) Semiconductor device and method for manufacturing the same
US6306741B1 (en) Method of patterning gate electrodes with high K gate dielectrics
US7879726B2 (en) Methods of forming semiconductor devices using selective etching of an active region through a hardmask
KR20060099876A (ko) 반도체 소자의 게이트 형성방법
US20080001215A1 (en) Semiconductor device having recess gate and method of fabricating the same
JP2002237518A (ja) 半導体装置及びその製造方法
KR101003489B1 (ko) 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법
KR101004482B1 (ko) 반도체 소자의 형성 방법
EP4358153A1 (en) Semiconductor transistor

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term