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KR20060052652A - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

적층 세라믹 전자부품 및 그 제조방법 Download PDF

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KR20060052652A
KR20060052652A KR1020057007241A KR20057007241A KR20060052652A KR 20060052652 A KR20060052652 A KR 20060052652A KR 1020057007241 A KR1020057007241 A KR 1020057007241A KR 20057007241 A KR20057007241 A KR 20057007241A KR 20060052652 A KR20060052652 A KR 20060052652A
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

복수의 코일용 도체 패턴층(2, 3, 4)은 각각 겹쳐져서 コ자모양의 코일용 도체(2A, 3A, 4A)가 된다. 코일용 도체(2A, 3A, 4A)는 세라믹 그린시트(10, 11)에 설치한 층간접속 비어홀(15)을 개재해서 전기적으로 직렬로 접속되며, 나선모양 코일(L)을 형성한다. 한편, 복수이 인출도체 패턴층(5, 6)도 각각 겹쳐져서 인출도체(5A, 6A)가 된다. 인출도체 패턴층(5)은 각각 소정 층수의 코일용 도체 패턴층(2)마다에 1층의 비율로 배치되며, 그 가장자리부(51)가 코일용 도체 패턴층(2)에 접촉하고 있다. 즉 인출도체(5A, 6A)의 두께는 코일용 도체(2A~4A)의 두께보다 얇게 되어 있다.
적층 세라믹, 전자부품, 투자율, 머더세라믹, 인출도체, 내부도체

Description

적층 세라믹 전자부품 및 그 제조방법{LAMINATED CERAMIC ELECTRONIC COMPONENT AND METHOD FOR PRODUCING THE SAME}
본 발명은 적층 세라믹 전자부품, 특히 적층 인덕터나 적층 임피던스 소자나 적층 트랜스포머나 고주파 선로 디바이스 등의 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
일반적으로 적층 인덕터 등의 적층 세라믹 전자부품의 제조는 다수의 세라믹 적층체가 집합한 머더(mother) 세라믹 적층체 블록을 형성한 후에, 이 머더 세라믹 적층체 블록을 코일용 도체 등의 내부도체나 인출도체의 배치에 맞춰서 절단하고, 각각의 세라믹 적층체를 잘라 낸다. 그리고, 잘려진 세라믹 적층체는 소성(燒成)된 후, 표면에 외부전극이 형성되어 제품이 된다.
통상의 스크린 인쇄법으로 내부도체나 인출도체를 형성할 경우, 그 두께는 20μm정도이다. 이 정도의 두께이면 머더 세라믹 적층체 블록을 절단할 시에 인출도체에 가해지는 기계적 스트레스가 작고, 균열 등의 불량도 생기지 않는다.
그런데, 특허문헌 1에 나타내는 것과 같이, 인출부와 일체화된 코일용 도체층을 겹치게끔 복수회 전사함으로써 소성 후의 도체 두께가 예를 들면 70∼80μm정도의 코일용 도체를 형성하는 방법이 알려지고 있다.
그러나 이와 같이 도체 두께를 두껍게 하면, 머더 세라믹 적층 블록을 절단할 시에 코일용 도체의 인출부에 과도한 기계적 스트레스에 의해서 균열 등의 불량이 생기기 쉬운 문제점이 있다.
한편, 페라이트(ferrite)의 성질로서 응력에 의해서 투자율(permeability)이 변화하는 것이 알려지고 있다. 적층 세라믹 전자부품에 있어서는 페라이트로 이루어지는 적층된 그린시트와 내부도체와를 소성할 때의 수축거동의 차이에 의해서 페라이트에 응력이 생겨 투자율이 저하하는 문제점을 가지고 있다.
[특허문헌 1]일본국 공개특허 2002-305123호 공보
그래서 본 발명의 목적은 절단 시에 있어서 인출도체에 과도한 기계적 스트레스가 가해지기 어려운 구조의 적층 세라믹 전자부품 및 그 제조방법을 제공하는 것에 있다.
본 발명의 다른 목적은 상기 목적에 더해서, 자왜(磁歪; magnetostrictive) 효과에 의한 투자율의 저하를 방지할 수 있는 적층 세라믹 전자부품의 제조방법을 제공하는 것에 있다.
상기목적을 달성하기 위해서, 본 발명에 관한 적층 세라믹 전자부품은 세라믹 적층체의 내부에 설치된 내부도체와, 세라믹 적층체의 표면에 설치된 외부전극과, 내부도체와 외부전극을 접속하는 인출도체를 구비한 적층 세라믹 전자부품이며, 인출도체의 두께가 내부도체의 두께보다 얇은 것을 특징으로 한다. 내부도체는 예를 들면 코일용 도체나, 스트립 라인 등과 같은 고주파 선로 도체이다.
이상의 구성에 의해, 인출도체에는 절단 시에 있어서의 기계적 스트레스가 직접 가해지지만, 인출도체의 두께를 얇게 한 때문에 절단 시에 인출도체가 받는 기계적 스트레스가 작아지게 된다.
또한, 본 발명에 관한 적층 세라믹 전자부품의 제조방법은 세라믹 그린시트를 준비하는 공정과, 지지체상에 형성된 내부도체 패턴층과 인출도체 패턴층을 세라믹 그린시트상에 전사하고, 세라믹 그린시트상에 내부도체와 인출도체를 형성하는 공정과, 내부도체 및 인출도체를 덮도록 세라믹 그린시트를 적층하는 공정과, 상기 세라믹 적층체를 소성하는 공정를 구비하고, 내부도체와 인출도체를 형성하는 공정에 있어서는 내부도체 패턴층을 세라믹 그린시트상에 겹치게끔 복수회 전사해서 내부도체를 형성하는 동시에, 인출도체 패턴층을 세라믹 그린시트상에 내부도체 패턴층의 전사회수보다 적은 횟수만큼 전사해 인출도체를 형성하고, 인출도체의 두께를 내부도체의 두께보다 얇게 한 것을 특징으로 한다.
양산 시에는 복수의 세라믹 그린시트를 적층해서 구성한 세라믹 적층체를、 다수의 세라믹 적층체가 집합한 머더 세라믹 적층체 블록으로 하고, 머더 세라믹 적층체 블록의 내부에 형성된 내부도체의 배치에 맞춰서 절단하고, 각각의 세라믹 적층체를 잘라내어 소성한다.
이상의 방법에 의해서, 내부도체의 두께는 통상보다 두꺼우면서 인출도체의 두께는 내부도체의 두께보다 얇은 적층 세라믹 전자부품이 용이하게 제조된다.
또한, 인출도체의 두께를 얇게 하면 인출도체의 단면적이 작아져서 직류저항값이 상승한다. 그래서 인출도체의 도체폭을 내부도체의 도체폭보다 넓게 하는 것이 바람직하다. 이것에서 인출도체의 단면적의 감소를 보상하고, 인출도체의 두께를 얇게 한 때문에 발생하는 직류저항값의 상승을 방지한다.
또한, 인출도체 패턴층의 형성에 사용하는 도체 페이스트로서는 내부도체 패턴층의 형성에 사용하는 도전 페이스트보다 금속 함유율이 높은 것을 사용해도 좋다. 절단 시에 인출부에 균열이 생기는 일이 있어도, 소성 시에 도전 페이스트가 용융해서 도전 페이스트에 포함되어 있는 금속이 균열을 메우게 된다.
혹은 내부도체 패턴층 중에서 적어도 세라믹 그린시트에 접하는 내부도체 패턴층을 소성공정에 있어서 소실하는 수지입자를 함유하는 도체 페이스트에 의해서 형성해도 좋다. 소성공정에 있어서 수지입자가 소실(燒失)함으로써 세라믹 그린시트와 내부도체와의 사이에 공극이 형성되며, 세라믹 그린시트(페라이트)에 작용하는 응력이 저감하고, 자왜 효과에 의한 투자율의 저하가 방지된다. 또한, 상기 공극이 형성됨으로써 내부도체에 크랙이 발생하는 것도 방지된다.
[발명의 효과]
상술한 것과 같이 본 발명에 의하면 인출도체의 두께를 내부도체의 두께보다 얇게 한 때문에 절단 시에 인출도체가 받는 기계적 스트레스를 작게 할 수 있다. 이 결과 절단 시에 인출도체에 균열 등의 불량이 발생하는 것을 방지할 수 있다.
또한 내부도체 패턴층 중에서 적어도 세라믹 그린시트에 접하는 내부도체 패턴층을 소성공정에 있어서 소실하는 수지입자를 함유하는 도체 페이스트에 의해서 형성하면 자왜 효과에 의한 투자율의 저하를 방지할 수 있다.
도 1은 본 발명에 의한 적층 세라믹 전자부품의 1실시예를 설명하기 위한 분해사시도이다.
도 2는 도 1에 나타낸 적층 세라믹 전자부품의 외관사시도이다.
도 3은 도 1에 나타낸 적층 세라믹 전자부품의 내부 투시평면도이다.
도 4는 본 발명에 관한 적층 세라믹 전자부품의 제조방법의 1예를 나타내는 모식 단면도이다.
도 5는 도 4에 이은 제조공정을 나타내는 모식 단면도이다.
도 6은 도 5에 이은 제조공정을 나타내는 모식 단면도이다.
도 7은 도 6에 이은 제조공정을 나타내는 모식 단면도이다.
도 8은 도 7에 이은 제조공정을 나타내는 모식 단면도이다.
도 9는 도 8에 이은 제조공정을 나타내는 모식 단면도이다.
도 10은 도 9에 이은 제조공정을 나타내는 모식 단면도이다.
도 11은 도 10에 이은 제조공정을 나타내는 모식 단면도이다.
도 12는 도 11에 이은 제조공정을 나타내는 모식 단면도이다.
도 13은 도 12에 이은 제조공정을 나타내는 모식 단면도이다.
도 14는 도 13에 이은 제조공정을 나타내는 모식 단면도이다.
도 15은 도 14에 이은 제조공정을 나타내는 모식 단면도이다.
도 16은 투자율의 저하를 방지하기 위해서 코일용 도체 패턴층과 인출도체 페턴층과의 바람직한 접속관계의 1예를 나타내는 사시도이다.
도 17은 변형예를 나타내는 평면도이다.
<도면의 주요부분에 대한 간단한 설명>
1: 적층 인덕터 2, 3, 4: 코일용 도체 패턴층
2A, 3A, 4A: 코일용도체 5, 6: 인출도체 패턴층
5A, 6A: 인출도체 10, 11, 12: 세라믹 그린시트
30: 세라믹 적층체 31, 32: 입출력 외부전극
이하에, 본 발명에 관한 적층 세라믹 전자부품 및 그 제조방법의 실시예에 대해서 첨부 도면을 참조해서 설명한다.
도 1에 나타내는 것과 같이, 적층 인덕터(1)는 코일용 도체 패턴층(2, 3, 4)과, 인출도체 패턴층(5, 6)과, 세라믹 그린시트(10, 11, 12) 등으로 구성되어 있다. 또한, 부호(21)는 지지체(캐리어 필름)이며, 후술하는 것과 같이 최종적으로는 제거되는 것이고 적층 인덕터(1)를 구성하는 것은 아니다.
세라믹 그린시트(10∼12)는 예를 들면 Fe-Ni-Cu계의 페라이트 분말 혹은 유리 세라믹 분말을 결합제 등과 함께 혼련(混練)한 것을 닥터 블레이드법 등의 방법으로 시트모양으로 한 것이다. 세라믹 그린시트(12)는 외층용으로서 사용되며, 세라믹 그린시트(10, 11)는 중간층용으로서 사용된다.
중간층용 세라믹 그린시트(10, 11)에는 층간 접속용 비아홀(15)이 설치되어 있다. 층간 접속용 비아홀(15)는, 시트(10, 11)에 레이저빔 등을 사용해 관통구멍을 형성하고, 이 관통구멍에 Ag, Pd, Cu, Au나 이들의 합금 등의 도전페이스트를 인쇄도포 등의 방법으로 충전함으로써 형성된다.
코일용 도체 패턴층(2, 3, 4) 및 인출도체 패턴층(5, 6)은 각각 지지체인 PET필름이나 PP필름상에 도전 페이스트를 스크린 인쇄법이나 포토리소그래피법 등의 방법으로 도포함으로써 형성된다. 이들의 도체 패턴층(2∼6)은 Ag, Pd, Cu, Au나 이들의 합금 등으로 이루어진다. 본실시예의 경우, 코일용 도체 패턴층(2, 3, 4)의 형상은 コ자모양이지만, 직접모양, 원호모양, 소용돌이모양 등이여도 좋다.
또한, 본 실시예의 경우, 인출도체 패턴층(5, 6)의 형성에 사용하는 도전 페이스트는 코일용 도체 패턴층(2∼4)의 형성에 사용하는 도전 페이스트보다 금속 함유율(페이스트에 차지하는 금속 분말의 비율)이 높은 것을 사용하였다. 구체적으로는 예를 들면 코일용도체 페턴층(2∼4)의 형성에 사용하는 도전 페이스트의 금속 함유율을 50%로 한 것에 비해, 인출도체 패턴층(5, 6)의 형성에 사용하는 도전 페이스트의 금속 함유율을 70%로 하였다.
도전 페이스트의 금속 함유율이 높으면, 절단 시에 인출도체 패턴층(5, 6)에 만일 균열이 생겨도, 소성 시에 도전 페이스트가 용융해서 도전 페이스트에 포함되어 있는 금속 분말 등이 균열을 메우므로, 접속불량을 한층 더 방지할 수 있기 때문이다. 한편, 도전 페이스트의 금속 함유율이 낮으면, 소성 시에 도전 페이스트가 용융해도 금속 분말의 양이 지나치게 적어 균열을 충분히 메울 수 없다. 또한, 금속 함유율이 높은 도전 페이스트는 고가여서 균열이 생기기 쉬운 인출도체 패턴층(5, 6)에만 사용한다.
복수의 코일용 도체 패턴층(2, 3, 4)은 각각 겹쳐져서 コ자모양의 코일용 도체(2A, 3A,4A)가 된다. 코일용도체(2A, 3A, 4A)는 세라믹 그린시트(10, 11)에 설치 한 층간 접속용 비아홀(15)을 개재해서 전기적으로 직렬로 접속되며, 나선모양 코일(L)을 형성한다. 코일(L)의 코일 축은 시트(10∼12)의 적층 방향에 대하여 평행이다.
한편, 복수의 인출도체 패턴층(5, 6)도 각각 겹쳐셔서 인출도체(5A, 6A)가 된다. 인출도체(5A)의 일단은 시트(12)의 오른측에 노출하고 있다. 인출도체(5A)의 타단은 코일용 도체(2A)의 가장자리부에 전기적으로 접속하고 있다. 즉 인출도체 패턴층(5)은 각각 소정 층수(본 실시예에서는 2층)의 코일용 도체 패턴층(2)마다에 1층의 비율로 배치되며, 그 가장자리부(51)가 코일용 도체 패턴층(2)에 접촉하고 있다. 이것에 의해, 인출도체(5A)와 코일용 도체(2A)의 접촉면적이 넓어져 인출도체(5A)와 코일용 도체(2A)와의 전기적 접속이 확실하게 된다.
마찬가지로, 인출도체(6A)의 일단은 시트(12)의 좌측에 노출하고 있다. 인출도체(6A)의 타단은 코일용 도체(4A)의 가장자리부에 전기적으로 접속하고 있다. 즉, 인출도체 패턴층(6)은 각각 소정 층수의 코일용 도체 패턴층(4)마다에 1층의 비율로 배치되며, 그 가장자리부(61)가 코일용 도체 패턴층(4)에 접촉하고 있다.
요컨데, 인출도체(5A, 6A)의 두께는 코일용 도체(2A∼4A)의 두께보다 얇게 되어 있다. 구체적으로는 코일용 도체 패턴층(2∼4)이나 인출도체 패턴층(5, 6)의 두께를 10μm정도로 설정하고, 코일용 도체 패턴층(2∼4)의 겹친 층수를 약10층으로 함으로써 코일용 도체(2A∼4A)의 각각의 소성 후의 두께를 70∼80μm정도로 한다. 그리고 인출도체 패턴층(5)의 겹친 층수를 약5층으로 함으로써 인출도체(5A, 6A)의 각각의 소성 후의 두께를 35∼40μm정도로 한다.
이렇게 해서, 인출도체(5A, 6A)의 두께를 얇게 한 때문에 후술에서 상세히 설명하는 것과 같이, 절단 시에 인출도체(5A, 6A)가 받는 기계적 스트레스가 적고 절단 시의 인출도체(5A, 6A)의 균열을 방지할 수 있다.
나아가, 인출도체 패턴층(5, 6)의 도체폭을 코일용 도체 패턴층(2∼4)의 도체
폭보다 넓게 설정하고 있어 인출도체(5A, 6A)의 도체폭은 코일용 도체(2A∼4A)의 도체폭보다 넓게 되어 있다.
또한, 인출도체(5A, 6A)의 두께를 얇게 하면, 인출도체(5A, 6A)의 단면적이 작아져 직류저항값이 상승한다. 그래서 인출도체(5A, 6A)의 도체폭을 코일용 도체(2A∼4A)의 도체폭보다 넓게 하고, 인출도체(5A, 6A)의 단면적의 감소를 보상하고, 인출도체(5A, 6A)의 두께를 얇게 한 때문에 생기는 직류저항값의 상승을 방지하고 있다.
이들 코일용 도체 패턴층(2, 3, 4)으로 인출도체 패턴층(5, 6)과 세라믹 그린시트(10, 11, 12)는 도 1에 나타내는 것과 같이 적층된 후, 일체적으로 소성되어 도 2에 나타내는 것과 같이 직방체형상을 가지는 세라믹 적층체(30)가 된다. 세라믹 적층체(30)의 좌우의 단면에는 입출력 외부전극(31, 32)이 형성되어 있다. 도 3에 나타내는 것과 같이 나선모양 코일(L)의 양가장자리부는 인출도체(5A, 6A)를 개재해서 입출력 외부전극(31, 32)에 전기적으로 접속되어 있다.
다음으로 이상의 구성으로부터 이루어지는 적층 인덕터(1)의 제조방법에 대해서 도 4∼도 15를 참조하면서 설명한다. 한편, 도 4∼도 15에는 1개의 세라믹밖 에 표시하지 않고 있지만、실제로는 다수의 세라믹 적층체가 집합한 머더 세라믹 적층체 블록을 형성한 후에, 이 머더 세라믹 적층체 블록을 코일용 도체(2A∼4A)나 인출도체(5A, 6A)의 배치에 맞춰서 절단하고, 각각의 세라믹 적층체를 잘라 내고 있다.
우선, 세라믹 그린시트(12)를 복수장 적층한 후, 압착해 머더 세라믹 외부층 블록(12A)으로 한다(도 4 참조). 다음으로 도 5에 나타내는 것과 같이, 머더 세라믹 외층 블록(12A)상에 지지체(21)를 위로 해서 인출도체 패턴층(5)을 배치하고 프레스기로 압착함으로써 인출도체 패턴층(5)을 머더 세라믹 외부 블록(12A)에 끼워넣는다. 그 후, 지지체(21)를 박리하고, 인출도체 패턴층(5)을 머더 세라믹 블록(12A)상에 전사한다.
다음으로, 도 6에 나타내는 것과 같이, 머더 세라믹 외층블록(12A)상에 코일용 도체 패턴층(2)의 가장자리부가 인출도체 패턴층(5)의 가장자리부(51)에 접촉하도록 지지체(21)를 위로 해서 코일용 도체 패턴층(2)을 배치한다. 그 후, 압착함으로써 코일용 도체 패턴층(2)을 머더 세라믹 외층블록(12A)에 끼워넣는다. 그 후, 지지체(21)를 박리하고, 코일용 도체 패턴층(2)을 머더 세라믹 외층블록(12A)상에 전사한다.
다음으로, 도 7에 나타내는 것과 같이, 머더 세라믹 외층블록(12A)상에 지지체(21)를 위로 해서 코일용 도체 패턴층(2)을 먼저 전사한 코일용 도체 패턴층(2)에 겹치게끔 배치한다. 그 후, 압착함으로써 코일용 도체 패턴층(2)을 머더 세라믹 외층블록(12A)에 끼워넣는다. 그 후, 지지체(21)를 박리하고, 코일용 도체 패턴층 (2)을 머더 세라믹 외층블록(12A)상에 전사한다.
다음으로, 도 8에 나타내는 것과 같이, 머더 세라믹 외층블록(12A)상에 지지체(21)를 위로 해서 인출도체 패턴층(5)을 먼저 전사한 인출도체 패턴층(5)에 겹치도록 배치한다. 인출도체 패턴층(5)의 가장자리부(51)는 코일용 도체 패턴층(2)의 가장자리부에 접촉하고 있다. 그 후, 압착함으로서 인출도체 패턴층(5)을 머더 세라믹 외층블록(12A)에 끼워넣는다. 그 후, 지지체(21)를 박리하고, 인출도체 패턴층(5)을 머더 세라믹 외층블록(12A)상에 전사한다.
다음으로, 전술한 코일용 도체 패턴층(2)의 전사를 2회 반복함으로써 도 9에 나타내는 것과 같이, 코일용 도체 패턴층(2)이 2층으로 적층된다. 이렇게 해서, 1층의 인출도체 패턴층(5)에 대하여 2층의 코일용 도체 패턴층(2)의 비율로 전사를 반복하고, 10층의 코일용 도체 패턴층(2)로부터 이루어지는 코일용 도체(2A)와, 5층의 인출도체 패턴층(5)으로 이루어지는 인출도체(5A)가 형성된다. 또한 이후의 도면에 있어서는 간략화를 위해 4층의 코일용 도체(2A)와 2층의 인출도체(5A)로 표시하고 있다(기타 코일용 도체(3A, 4A)나 인출도체(6A)도 동일한 표시로 함).
다음으로, 도 10에 나타내는 것과 같이, 층간 접속용 비아홀(15)이 설치된 세라믹 그린시트(10)가 머더 세라믹 외층블록(12A)상에 적층된다. 그 후, 전술한 방법과 동일한 방법에 의해 세라믹 그린시트(10)상에 코일용 도체 패턴층(3)을 겹치도록 전사를 10회 반복한다(도 11 참조). 이것에 의해, 코일용 도체 패턴층(3)이 10층으로 이루어지는 코일용 도체(3A)가 형성된다. 코일용도체(3A)는 층간 접속용 비아홀(15)을 개재해서 코일용 도체(2A)에 전기적으로 접속하고 있다. 이 때도 전 사마다에 압착하고, 코일용 도체 패턴층(3)을 세라믹 그린시트에 끼워넣고 있다.
다음으로 도 12에 나타내는 것과 같이, 층간 접속용 비아홀(15)이 설치된 세라믹 그린시트(11)를 적층한다.
다음으로, 도 13에 나타내는 것과 같이, 코일용 도체 패턴층(4)의 전사를 2회 반복함으로써 세라믹 그린시트(11)상에 코일용 도체 패턴층(4)이 2층으로 적층된다. 나아가 그 위에 인출도체 패턴층(6)의 가장자리부(61)가 코일용 도체 패턴층(4)의 가장자리부에 접촉하게끔 인출도체 패턴층(6)을 전사한다. 이 때도 전사마다에 압착하고, 코일용 도체 패턴층(4)이나 인출도체 패턴층(6)을 세라믹 그린시트에 끼워넣고 있다.
이렇게 해서, 2층의 코일용 도체 패턴층(4)에 대하여, 1층의 인출도체 패턴층(6)의 비율로 전사를 반복하고, 도 14에 나타내는 것과 같이, 10층의 코일용 도체 패턴층(4)으로부터 이루어지는 코일용 도체(4A)와, 5층의 인출도체 패턴층(6)으로부터 이루어지는 인출도체(6A)가 형성된다. 코일용 도체(4A)는 층간 접속용 비아홀(15)을 개재해서 코일용도체(3A)에 전기적으로 접속하고 있다.
나아가, 도 15에 나타내는 것과 같이, 이 위에 세라믹 그린시트(12)를 복수장 적층한 뒤, 압착해서 머더 세라믹 적층체 블록(30A)으로 한다. 다음으로, 이 머더 세라믹 적층체 블록(30A)을 코일용 도체(2A∼4A)나 인출도체(5A, 6A)의 배치에 맞춰서 절단한다. 보통, 인출도체(5A, 6A)는 제조허용 차이의 관계로 절단선에 부풀려서 형성되어 있어 인출도체(5A, 6A)에는 절단 시에 있어서의 기계적 스트레스가 직접 가해지지만, 인출도체(5A, 6A)의 두께를 얇게 하고 있기 때문에 절단 시에 인출도체(5A, 6A)가 받는 기계적 스트레스가 작아진다. 이 결과, 절단 시의 인출도체(5A, 6A)의 균열을 방지할 수 있다.
구체적으로는 소성 후의 코일용 도체(2A∼4A)의 두께를 80μm에 설정하고, 인출도체(5A, 6A)의 두께를 종래 구조의 80μm로 했을 경우에는 인출도체(5A, 6A)의 균열 발생율은 35%가 되었다. 이것에 비해, 소성 후의 코일용 도체(2A∼4A)의 두께를 80μm로 설정하고, 인출도체(5A, 6A)의 두께를 40μm으로 하고, 또한 인출도체(5A, 6A)의 도체폭을 종래 구조의 2배로 한 본 실시예의 적층 인덕터(1)의 경우에는 인출도체(5A,6A)의 균열 발생율은 0%이였다.
머더 세라믹 적층체 블록(30A)로부터 잘려진 각각의 세라믹 적층체(30)는 소성된 후, 좌우의 단면에 입출력 외부전극(31, 32)이 형성된다. 입출력 외부전극(31, 32)은 도포 및 베이킹, 스퍼터링(sputtering) 혹은 증착 등의 방법에 의해 형성된다.
그런데 페라이트로 이루어지는 세라믹 그린시트는 코일용 도체 패턴층와 일체로 소성할 시에 양자의 수축거동의 차이에 기인해서 응력이 생기면, 페라이트 특유의 자왜 효과에 의해 투자율이 저하한다. 그래서 코일용 도체 패턴층(2, 3, 4) 중에서 적어도 세라믹 그린시트(10, 11, 12)에 접하는 것은 소성공정에 있어서 소실하는 수지입자를 함유하는 도체 페이스트에 의해 형성함으로써 자왜 효과에 의한 투자율의 저하를 방지할 수 있다.
즉 세라믹 그린시트과 접하는 코일용 도체 패턴층의 도체 페이스트로서 도전성입자, 수지입자 및 유기 비히클(organic vehicle)로 이루어지는 것을 사용한다. 도전성입자에 대한 수지입자의 체적비율은 0.5∼1, 수지입자와 도전성입자의 함유량 총계는 30∼60vol%인 것이 바람직하다. 수지입자는 도전성입자의 소성 온도이하의 온도에서 소실하는 것이 선택된다.
구체적으로는 도전성입자로서는 Ag, Pd, Pt, Au, Ni, Cu 등을 단체(單體)로 혹은 혼합한 것을, 또는 이들의 합금을 사용할 수 있다. 수지입자로서는 열분해성에 뛰어난 것으로서 아크릴 수지, 메타크릴 수지, 폴리프로필렌 수지, 폴리에틸렌 수지, 폴리스티렌 수지, 폴리에스테르 수지, 폴리올레핀 수지, 폴리이소부틸렌 수지, 폴리에틸렌 글리콜 수지 등을 사용할 수 있다. 또한, 압축 강도가 큰 폴리메틸메타크릴레이트 수지이여도 좋다.
또한, 이와 같은 도전성 페이스트에 함유되는 유기 비히클는 유기 바인더 용제로 이루어진다. 유기 바인더로서는 예를 들면, 에틸렌 셀룰로오스 수지, 아크릴 수지, 부티랄 수지 등을 사용할 수 있다. 용제로서는 예를 들면, α-테르피네올(α-terpineol), 테트라린(tetralin), 부틸 카르비톨(butyl carbitol) 등을 사용할 수 있다. 또한, 유기 바인더와 용제는 배합비율이 예를 들면 1:9가 되도록 조제된다.
이상과 같이, 코일용 도체 패턴층(2, 3, 4) 중에서 적어도 세라믹 그린시트(10, 11, 12)에 접하는 것으로서, 소성공정에 있어서 소실하는 수지입자를 함유하는 도체 페이스트를 사용함으로써 소성공정에 있어서 수지입자가 소실해 세라믹 그린시트와 내부도체와의 사이에 공극이 형성되며, 세라믹 그린시트(페라이트)에 작용하는 응력이 저감하고, 자왜 효과에 의한 투자율의 저하가 방지된다. 또한 이 공극이 형성됨으로써 내부도체에 크랙이 발생하는 것도 방지된다.
또한, 상기 수지입자를 함유하는 도체 페이스트는 도체성분이 상대적으로 적기 때문에 인출도체 패턴층과 코일용 도체 패턴층과의 접속 신뢰성을 보증하기 위해서 인출도체 패턴층은 상기 수지입자를 함유하는 도체 페이스트로 이루어지는 코일용 도체 패턴층과는 접속하지 않는 것이 바람직하다.
그래서 투자율의 저하를 방지하기 위해서, 코일용 도체 패턴층과 인출도체 패턴층과의 바람직한 접속 관계의 1예를 도 16에 나타낸다. 즉, 코일용 도체(4A)를 코일용 도체 패턴층(4a∼4f)으로 구성하고, 인출도체(6A)를 인출도체 패턴층(6A∼6c)으로부터 구성하도록 한다. 이 경우, 세라믹 그린시트(11, 12; 도 1 참조)에 접하는 코일용 도체 패턴층(4a, 4f)은 소성공정에 있어서 소실하는 수지입자를 함유하는 도체 페이스트를 사용해 형성하고, 이러한 수지입자를 함유하지 않는 도체 페이스트를 사용해 형성한 코일용 도체 패턴층(4b∼4e)과 인출도체 패턴층(6A∼6c)을 접속하면 좋다.
또한, 인출도체 패턴층(5, 6)에 상기 수지입자를 함유하는 도체 페이스트를 사용하는 것은 반드시 바람직한 것은 아니다. 인출도체 패턴층(5, 6)과 세라믹 그린시트와의 사이에 공극이 형성되면, 외부로부터 도금액의 침입과 같은 불량을 일으킬 우려가 있는 것에 따른다.
한편, 본 발명은 상기 실시예에 한정되는 것이 아니며, 그 요지의 범위내에서 여러 가지로 변경할 수 있다. 적층 세라믹 전자부품은 적층 인덕터의 이외에 예를 들면, 적층 공통모드 초크코일, 적층 트랜스포머, 적층 임피던스 소자, 적층 LC필터、 혹은 스트립 라인이나 마이크로스트립 라인 등을 가진 고주파 선로 디바이 스 등이 있다.
또한, 상기 실시예에서는 1층의 인출도체 패턴층(5)과 2층의 코일용도체 패턴층(2)과를 교대에 전사하고 있지만, 반드시 교대로 전사할 필요는 없고, 예를 들면 코일용 도체 패턴층(2)을 전부 전사한 후에, 인출도체 패턴층(5)을 전사하도록 해도 좋다.
나아가, 상기 실시예에서는 인출도체 패턴층(5)과 코일용 도체 패턴층(2)을 개개로 형성하고 있지만, 예를 들면 도 17 (A)에 나타내는 것과 같이 인출도체 패턴층(5)과 코일용 도체 패턴층(2)을 캐리어 필름(21)상에 일체로 형성한 것과, 도 17(B)에 나타내는 것과 같이 코일용 도체 패턴층(2)만을 캐리어 필름(21)상에 형성한 것을 교대로 전사함으로써 인출도체 패턴층(5)과 코일용 도체 패턴층(2)을 동시에 형성해도 좋다.
또한, 본 발명에 관한 적층 세라믹 전자부품의 제조방법은 내부도체나 인출도체를 전사해 형성하는 방법에 한정하지 않고, 세라믹 그린시트상에 스크린 인쇄 등에 의해 내부도체나 인출도체를 형성하는 방법이여도 좋다.
이상과 같이, 본 발명은 적층 인덕터, 적층 임피던스 소자, 적층 트랜스포머 및 고주파 선로 디바이스 등에 유용하며, 특히 절단 시에 인출도체에 과도한 기계적 스트레스가 가해지기 어려운 점에서 뛰어나다.

Claims (8)

  1. 세라믹 적층체의 내부에 설치된 내부도체와, 상기 세라믹 적층체의 표면에 설치된 외부전극과, 상기 내부도체와 상기 외부전극을 접속하는 인출도체를 구비한 적층 세라믹 전자부품이며,
    상기 인출도체의 두께가 상기 내부도체의 두께보다 얇은 것을 특징으로 하는 적층 세라믹 전자부품.
  2. 제1항에 있어서, 상기 인출도체의 도체폭이 상기 내부도체의 도체폭보다 넓은 것을 특징으로 하는 적층 세라믹 전자부품.
  3. 제1항 내지 제2항에 있어서, 상기 내부도체가 코일용 도체인 것을 특징으로 하는 적층 세라믹 전자부품.
  4. 복수의 세라믹 그린시트를 적층해 구성한 세라믹 적층체와, 상기 세라믹 적층체의 내부에 형성된 내부도체와, 상기 세라믹 적층체의 표면에 형성된 외부전극과, 상기 내부도체와 상기 외부전극을 접속하는 인출도체를 구비한 적층 세라믹 전자부품의 제조방법이며,
    상기 세라믹 그린시트를 준비하는 공정과,
    지지체상에 형성된 내부도체 패턴층과 인출도체 패턴층을 상기 세라믹 그린 시트상에 전사하고, 상기 세라믹 그린시트상에 상기 내부도체와 상기 인출도체를 형성하는 공정과,
    상기 내부도체 및 상기 인출도체를 덮도록 상기 세라믹 그린시트를 적층하는 공정과,
    상기 세라믹 적층체를 소성하는 공정를 구비하고,
    상기 내부도체와 인출도체를 형성하는 공정에 있어서는 상기 내부도체 패턴층을 상기 세라믹 그린시트상에 겹치도록 복수회 전사해 상기 내부도체를 형성하는 동시에, 상기 인출도체 패턴층을 상기 세라믹 그린시트상에 상기 내부도체 패턴층의 전사횟수보다 적은 횟수만큼 전사해 상기 인출도체를 형성하고, 상기 인출도체의 두께를 상기 내부도체의 두께보다 얇게 한 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  5. 제4항에 있어서, 복수의 세라믹 그린시트를 적층해 구성한 상기 세라믹 적층체가 다수의 세라믹 적층체가 집합한 머더 세라믹 적층체 블록이며, 상기 머더 세라믹 적층체 블록의 내부에 형성된 상기 내부도체의 배치에 맞춰서 절단하고, 개개의 세라믹 적층체를 잘라 내는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  6. 제4항 또는 제5항에 있어서, 상기 인출도체의 도체폭이 상기 내부도체의 도체폭보다 넓은 것을 특징으로 적층 세라믹 전자부품의 제조방법.
  7. 제4항 내지 제6항의 어느 한 항에 있어서, 상기 인출도체 패턴층의 형성에 사용하는 도체 페이스트는 상기 내부도체 패턴층의 형성에 사용하는 도전 페이스트보다 금속 함유율이 높은 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  8. 제4항 내지 제7항의 어느 한 항에 있어서, 상기 내부도체 패턴층 중에서 적어도 세라믹 그린시트에 접하는 내부도체 패턴층은 소성공정에 있어서 소실(燒失)하는 수지입자를 함유하는 도체 페이스트에 의해서 형성되는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
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