KR20050098213A

KR20050098213A - Light emitting diode with vertical electrode and manufacturing method of the same

Info

Publication number: KR20050098213A
Application number: KR1020040023558A
Authority: KR
Inventors: 김성진; 유순재
Original assignee: 주식회사 이츠웰; 선문대학교 산학협력단
Priority date: 2004-04-06
Filing date: 2004-04-06
Publication date: 2005-10-11
Also published as: KR100629210B1

Abstract

상하로 관통되도록 형성되는 제1 비아홀을 포함하는 사파이어 기초기판, 상기 기초기판 상에 형성되는 복수개의 질화물계 반도체층, 상기 사파이어 기초기판의 제1 비아홀을 통해 드러나는 상기 질화물계 반도체층 노출면에 형성되는 제1 전극, 상기 질화물계 반도체층 상에 형성되는 오믹전극층, 상기 오믹전극층 상에 형성되고, 상기 오믹전극층의 일부가 노출되도록 형성되는 제2 비아홀을 포함하는 제1 산화막층, 상기 제2 비아홀을 통해 상기 오믹전극층과 연결되도록 상기 제1 산화막층 상에 형성되는 제1 유테틱 금속층 및 일면에 제2 전극이 형성되며, 타면에 상기 제1 유테틱 금속층과 접착되는 제2 유테틱 금속층이 형성되는 리셉터 기판을 포함하는 수직형 발광 다이오드를 마련한다.Sapphire base substrate including a first via hole formed to penetrate up and down, a plurality of nitride-based semiconductor layer formed on the base substrate, the nitride-based semiconductor layer exposed through the first via hole of the sapphire base substrate is formed on the exposed surface A first oxide layer comprising a first electrode to be formed, an ohmic electrode layer formed on the nitride-based semiconductor layer, and a second via hole formed on the ohmic electrode layer to expose a portion of the ohmic electrode layer, and the second via hole A first electrode metal layer formed on the first oxide layer and a second electrode formed on one surface thereof to be connected to the ohmic electrode layer through the second electrode layer, and a second eutectic metal layer formed on the other surface thereof to be bonded to the first eutectic metal layer A vertical light emitting diode comprising a receptor substrate is provided.

Description

Light emitting diode with vertical electrode and manufacturing method of the same

본 발명은 수직형 전극구조를 갖는 발광 다이오드 및 그 제조 방법에 관한 것이다.The present invention relates to a light emitting diode having a vertical electrode structure and a method of manufacturing the same.

발광 다이오드는 일정한 크기의 정 방향 전류가 흐르면 빛을 발생하는 광 다이오드의 일종이다. 발광 다이오드는 인듐인(InP), 갈륨비소(GaAs), 갈륨인(GaP) 등의 화합물 반도체를 p-i-n 접합한 구조를 이용하여 적색 또는 녹색을 내는 발광 다이오드가 있으며, 또한 청색 및 자외선 광을 발생하는 발광 다이오드가 개발되어 표시장치, 광원용 장치, 환경 응용 장치에 널리 이용되고 있다. 근래 들어서는 적, 녹, 청색의 3칩을 이용하거나 형광체를 이용하여 백색을 내는 색변환 발광 다이오드가 개발되어 조명장치로도 그 응용 범위가 넓어지고 있다.A light emitting diode is a type of photodiode that generates light when a constant current of a constant magnitude flows. The light emitting diode is a light emitting diode that emits red or green light by using a pin bonded structure of compound semiconductors such as indium phosphorus (InP), gallium arsenide (GaAs), and gallium phosphorus (GaP), and also emits blue and ultraviolet light. Light emitting diodes have been developed and widely used in display devices, light source devices, and environmental application devices. Recently, color conversion light emitting diodes using white, red, green, and blue chips or white phosphors have been developed, and the application range of the lighting devices has been expanded.

이러한 발광 다이오드에서 박막구조로서 질화물 계열을 발광 물질로 사용하는 경우에는 에피택셜 성장시 결정 결함이 발생을 줄이기 위하여 격자정수 및 결정 구조가 유사한 사파이어를 기초기판으로 사용한다. In the case of using a nitride-based light emitting material as a thin film structure in such a light emitting diode, sapphire similar in lattice constant and crystal structure is used as a base substrate to reduce crystal defects during epitaxial growth.

그런데 사파이어는 절연체이기 때문에 제 1전극과 제 2전극을 모두 에피층의 성장면 위에 형성할 수밖에 없었다. 이와 같이 두 전극을 모두 같은 면에 형성하게 되면 와이어 본딩에 필요한 전극의 면적을 확보하여야 하므로 발광 다이오드의 칩 면적도 일정 크기 이상이 되어 웨이퍼 당 칩 생산량의 향상에 장애가 되고, 절연체를 기판으로 사용하기 때문에 외부로부터 유입되는 정전기를 방출하기가 어려워 정전기로 인한 소자 불량을 유발한다. 이는 소자의 신뢰성을 저하시키고 제너다이오드를 결합해야하는 등의 패키지 공정에 있어서 여러 가지 제약을 가져온다. However, since sapphire is an insulator, both the first electrode and the second electrode had to be formed on the growth surface of the epi layer. Thus, if both electrodes are formed on the same surface, the area of electrodes required for wire bonding must be secured. Therefore, the chip area of the light emitting diode is also over a certain size, which hinders the improvement of chip production per wafer, and uses an insulator as a substrate. Therefore, it is difficult to discharge static electricity flowing from the outside, which causes device defects due to static electricity. This leads to several limitations in the packaging process, such as lowering device reliability and incorporating zener diodes.

또, 사파이어는 열전도도가 낮아 발광 다이오드 구동 중에 발생하는 열을 외부로 방출하는데 어려움이 있어서 고출력을 위한 대 전류를 인가하는데도 한계가 있다. In addition, since sapphire has low thermal conductivity, it is difficult to dissipate heat generated while driving a light emitting diode to the outside, and thus there is a limit to applying a large current for high power.

특히, 발광다이오드는 사파이어 기판을 습식 또는 건식식각하여 제조하므로 사파이어 식각 중에 질화물 반도체 층 및 전극이 손상되지 말아야 하며 칩 성능에 영향을 미치지 말아야 한다. In particular, since the light emitting diodes are manufactured by wet or dry etching the sapphire substrate, the nitride semiconductor layer and the electrode should not be damaged during sapphire etching and the chip performance should not be affected.

도 1는 ICP/RIE 건식 식각에 의한 사파이어와 GaN의 식각 속도를 나타내는 그래프이다. 도 1에서와 같이, 100sccm의 BCl3, 1800W의 인덕트 파워 (Inductive Power), 10mTorr의 챔버압력에서 실험한 결과, 사파이어 및 질화물계 반도체는 ICP 및 RIE 파워를 증가시킴에 따라 식각 속도가 증가하고 있지만, 사파이어와 질화물계 반도체 사이의 식각비(Al₂O₃ 식각속도 vs. GaN 식각속도)는 감소하고 있다는 것을 알 수 있다. 이러한 결과는 건식 식각 기술인 ICP/RIE 기술로 사파이어 기판(11)을 식각할 경우, 질화물계 반도체로 이루어진 버퍼층(12)에서 식각을 정지하기 어렵다는 것을 나타내며, 버퍼층(12)에서 식각을 멈추기 위해서는 광학적 분석 방법 또는 잔류 가스 분석 방법 같은 기술을 활용해야만 한다. 설사 이러한 분석 기술을 사용한다 할지라도 성공 할 확률은 낮다고 하겠다.1 is a graph showing the etching rates of sapphire and GaN by ICP / RIE dry etching. As shown in FIG. 1, as a result of experimenting at 100 sccm of BCl 3, 1800 W of inductive power, and 10 mTorr of chamber pressure, sapphire and nitride semiconductors have increased etching speeds as ICP and RIE powers are increased. It can be seen that the etching ratio between the sapphire and the nitride semiconductor (Al ₂ O ₃ etching rate vs. GaN etching rate) is decreasing. These results indicate that when the sapphire substrate 11 is etched by the ICP / RIE technique, which is a dry etching technique, it is difficult to stop the etching in the buffer layer 12 made of nitride-based semiconductor. In order to stop the etching in the buffer layer 12, an optical analysis is performed. Techniques such as methods or residual gas analysis methods should be used. Even with these analytical techniques, the probability of success is low.

또한 반도체 소자를 분리하는데 일반적으로 사용하는 다이싱 장비는 다이아몬드 블레이드(blade)를 사용하고 있는데 사파이어 기판을 절단하는 것은 다소 무리가 있고 생산성도 저하된다.Dicing equipment commonly used to separate semiconductor devices uses diamond blades. Cutting a sapphire substrate is rather cumbersome and reduces productivity.

따라서, 수직형 전극구조를 갖는 발광다이오드 구조를 개발하기 위한 연구가 당 기술분야에서 계속되고 있다. Therefore, research for developing a light emitting diode structure having a vertical electrode structure is continuing in the art.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 사파이어 기판 식각기술을 이용한 수직형 전극 구조를 가지는 발광 다이오드 및 그 제조 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a light emitting diode having a vertical electrode structure using a sapphire substrate etching technique and a method of manufacturing the same.

본 발명은, 특히 여러 단계의 공정을 수행하는데 유리하도록 리셉터기판을 사용하는 경우의 발광다이오드에 있어서, 새로운 사파이어 기초기판 및 내부 연결구조를 갖는 수직형 전극구조의 발광다이오드를 제공하는 것을 목적으로 한다. It is an object of the present invention to provide a light emitting diode having a vertical electrode structure having a new sapphire base substrate and an internal connection structure, particularly in a light emitting diode using a receptor substrate to advantageously perform a multi-step process. .

상기 목적을 달성하기 위하여 본 발명에서는 다음과 같은 발광 다이오드를 제안한다.In order to achieve the above object, the present invention proposes the following light emitting diode.

먼저 본 발명은 a.사파이어 기초기판 상에 복수개의 질화물계 반도체층을 형성하는 단계; b.상기 질화물계 반도체층 상에 오믹전극층을 형성하는 단계; c.상기 오믹전극층 상에 제1 산화막층을 형성하고, 상기 제1 산화막층에 상기 오믹전극층이 노출되도록 비아홀을 형성하는 단계; d.상기 제1 산화막층의 비아홀을 통해 상기 오믹전극층과 전기적으로 연결되도록, 상기 제1 산화막층 상에 제1 유테틱 금속층을 형성하는 단계; e.리셉터 기판의 일측면에 제2 유테틱 금속층을 형성하는 단계; f.상기 제1 유테틱 금속층과 제2 유테틱 금속층을 접착시키는 단계; g.상기 사파이어 기초기판을 소정 두께로 가공한 후, 상기 질화물계 반도체층의 적어도 일부가 노출되도록 식각하는 단계; h.상기 노출된 질화물계 반도체층 상에 제1 전극을 형성하는 단계; 및 i.상기 리셉터 기판의 제2 유테틱 금속이 형성된 일측면과 대응하는 타측면에 제2 전극을 형성하는 단계;를 포함하는 수직형 발광다이오드 제조방법을 제공한다. First, the present invention provides a method for forming a semiconductor device, comprising: a. Forming a plurality of nitride based semiconductor layers on a sapphire base substrate; b. forming an ohmic electrode layer on the nitride based semiconductor layer; c. forming a first oxide layer on the ohmic electrode layer, and forming a via hole to expose the ohmic electrode layer on the first oxide layer; d. forming a first eutectic metal layer on the first oxide layer to be electrically connected to the ohmic electrode layer through a via hole of the first oxide layer; e. forming a second eutectic metal layer on one side of the receptor substrate; f. adhering the first and second eutectic metal layers; g. after processing the sapphire base substrate to a predetermined thickness, etching to expose at least a portion of the nitride based semiconductor layer; h. forming a first electrode on the exposed nitride based semiconductor layer; And i. Forming a second electrode on the other side surface corresponding to the one side surface on which the second eutectic metal is formed on the receptor substrate.

바람직하게는, 상기 a 단계는 상기 사파이어 기초기판 상에 버퍼층을 형성하고 상기 버퍼층 상에 복수개의 질화물계 반도체층을 형성하는 단계가 되며, 상기 g 단계는 상기 기초기판과 상기 버퍼층을 함께 식각하도록 하는 것을 특징으로 한다. Preferably, the step a is to form a buffer layer on the sapphire base substrate and a plurality of nitride-based semiconductor layers on the buffer layer, the step g is to etch the base substrate and the buffer layer together It is characterized by.

또한, 바람직하게는 a1. 상기 질화물계 반도체층 상에 제2 산화막층을 형성하고, 상기 제2 산화막층을 식각하여 일부만 남기도록 하는 단계를 추가적으로 포함하며, 이때 상기 b 단계에서 상기 오믹전극층은 상기 질화물계 반도체층 및 상기 제2 산화막층 상에 형성될 수 있다. In addition, preferably a1. The method may further include forming a second oxide layer on the nitride based semiconductor layer and etching the second oxide layer to leave only a part thereof, wherein in step b, the ohmic electrode layer is formed of the nitride based semiconductor layer and the first oxide layer. 2 may be formed on the oxide layer.

이때 상기 a1 단계에서 식각되어 남겨진 제2 산화막층은 상기 질화물계 반도체층의 사파이어 기초기판을 통해 노출되는 부분과 동일한 수직선 상에 형성되는 것이 바람직하며, 더욱 바람직하게는 상기 비아홀은 상기 제2 산화막층 및 상기 질화물계 반도체층의 노출부분과 동일한 수직선상에 형성되는 것이 더욱 바람직하다. In this case, the second oxide layer etched and left in step a1 may be formed on the same vertical line as the portion exposed through the sapphire base substrate of the nitride-based semiconductor layer. More preferably, the via hole is formed in the second oxide layer. And it is more preferably formed on the same vertical line as the exposed portion of the nitride-based semiconductor layer.

또한 바람직하게는, g1. 상기 사파이어 기초기판 상에 투명전극층을 형성하는 단계를 추가적으로 포함하며, 이때 상기 h 단계에서 상기 제 1전극은 상기 투명전극층 상에 형성되는 것을 특징으로 한다. 이때 상기 투명전극층은 ITO(Indium Tin Oxide), ZnB, ZnO, InO, SnO 중 어느 하나로 형성될 수 있다. Also preferably, g1. The method may further include forming a transparent electrode layer on the sapphire base substrate, wherein in step h, the first electrode is formed on the transparent electrode layer. In this case, the transparent electrode layer may be formed of any one of indium tin oxide (ITO), ZnB, ZnO, InO, and SnO.

또한 바람직하게는, 상기 g 단계에서 상기 사파이어 기초기판을 식각하여 완전히 제거하는 것을 특징으로 한다. Also preferably, in the g step, the sapphire base substrate is etched and completely removed.

바람직하게는, 상기 오믹전극층은 Pd, Rh, Ta, Ni, Cr, Au, Ti 중의 적어도 하나를 증착하는 것에 의해 형성되는 것을 특징으로 하며, 상기 제1 및 제2 유테틱 금속층은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 증착하는 것에 의해 형성된다. Preferably, the ohmic electrode layer is formed by depositing at least one of Pd, Rh, Ta, Ni, Cr, Au, Ti, wherein the first and second eutectic metal layers are Ti, Al, It is formed by depositing at least one of Rd, Pt, Ta, Ni, Cr, Au, Ag.

또한 바람직하게는 상기 제1 유테틱 금속층 및 제2 유테틱 금속층은 200 내지 500 도씨의 온도에서 1 내지 6 MP 의 압력으로 1분 내지 40분간 접착하며, 상기 접착단계(f)는 Ar, He, Kr, Xe, Rn 중 어느 하나의 가스 분위기하에서 진행되는 것이 바람직하다. Also preferably, the first and second eutectic metal layers are bonded for 1 minute to 40 minutes at a pressure of 1 to 6 MP at a temperature of 200 to 500 degrees Celsius, and the bonding step (f) is performed by Ar, He It is preferable to proceed in the gas atmosphere of any one of Kr, Xe, and Rn.

또한 바람직하게는, 상기 g 단계에서 사파이어 기초기판의 식각은 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 적어도 하나를 포함하는 식각용액을 사용하여 습식식각 방식으로 수행될 수 있다. 또한 바람직하게는, 상기 g 단계에서 상기 질화물계 반도체층의 적어도 일부가 노출되도록 식각함과 동시에 식각을 통하여 상기 기초기판을 개별 칩별로 분리하기 위한 벽개라인을 동시에 형성하는 것을 특징으로 한다.Also preferably, the etching of the sapphire base substrate in step g is sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ) and aloe etch (4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O It may be performed by a wet etching method using an etching solution containing at least one of. Also preferably, in step g, at least part of the nitride based semiconductor layer may be etched and simultaneously formed cleavage lines for separating the base substrate into individual chips through etching.

또한 본 발명은, 상하로 관통되도록 형성되는 제1 비아홀을 포함하는 사파이어 기초기판; 상기 기초기판 상에 형성되는 복수개의 질화물계 반도체층; 상기 사파이어 기초기판의 제1 비아홀을 통해 드러나는 상기 질화물계 반도체층 노출면에 형성되는 제1 전극; 상기 질화물계 반도체층 상에 형성되는 오믹전극층; 상기 오믹전극층 상에 형성되고, 상기 오믹전극층의 일부가 노출되도록 형성되는 제2 비아홀을 포함하는 제1 산화막층; 상기 제2 비아홀을 통해 상기 오믹전극층과 연결되도록 상기 제1 산화막층 상에 형성되는 제1 유테틱 금속층; 및 일면에 제2 전극이 형성되며, 타면에 상기 제1 유테틱 금속층과 접착되는 제2 유테틱 금속층이 형성되는 리셉터 기판;을 포함하는 수직형 발광 다이오드를 제공한다. In another aspect, the present invention, the sapphire base substrate including a first via hole formed to penetrate up and down; A plurality of nitride based semiconductor layers formed on the base substrate; A first electrode formed on the exposed surface of the nitride based semiconductor layer exposed through the first via hole of the sapphire base substrate; An ohmic electrode layer formed on the nitride based semiconductor layer; A first oxide layer formed on the ohmic electrode layer and including a second via hole formed to expose a portion of the ohmic electrode layer; A first eutectic metal layer formed on the first oxide layer to be connected to the ohmic electrode layer through the second via hole; And a receptacle substrate having a second electrode formed on one surface thereof, and a second eutectic metal layer formed on the other surface thereof to be bonded to the first eutectic metal layer.

바람직하게는, 상기 질화물계 반도체층 중 상기 사파이어 기초기판 접촉면의 반대면 일부에는 제2 산화막층이 형성되고, 상기 오믹전극층은 상기 질화물계 반도체층 및 상기 제2 산화막층 상에 형성된다. 이때 상기 제2 산화막층은 상기 사파이어 기초기판 상에 형성되는 제 1 비아홀과 동일한 수직선상에 형성되는 것이 바람직하며, 또한 상기 제2 비아홀은 상기 제2 산화막층 및 상기 제1 비아홀과 동일한 수직선상에 형성되는 것이 더욱 바람직하다. Preferably, a second oxide layer is formed on a portion of the nitride semiconductor layer opposite to the contact surface of the sapphire base substrate, and the ohmic electrode layer is formed on the nitride semiconductor layer and the second oxide layer. In this case, the second oxide layer may be formed on the same vertical line as the first via hole formed on the sapphire base substrate, and the second via hole may be formed on the same vertical line as the second oxide layer and the first via hole. More preferably.

또한 바람직하게는, 상기 사파이어 기초기판과 질화물계 반도체층 사이에는 버퍼층이 형성되고, 상기 제1 비아홀은 상기 사파이어 기초기판 및 버퍼층에 걸쳐서 형성된다. 또한, 상기 사파이어 기초기판과 제 1 비아홀에 걸쳐서 투명전극층이 형성되고, 상기 제 1전극은 상기 투명전극층 상에 형성되는 것이 바람직하다. 이때 투명전극은 ITO, ZnB, ZnO, InO, SnO 중의 적어도 하나로 형성되는 것이 더욱 바람직하다. Also preferably, a buffer layer is formed between the sapphire base substrate and the nitride semiconductor layer, and the first via hole is formed over the sapphire base substrate and the buffer layer. The transparent electrode layer may be formed over the sapphire base substrate and the first via hole, and the first electrode may be formed on the transparent electrode layer. At this time, the transparent electrode is more preferably formed of at least one of ITO, ZnB, ZnO, InO, SnO.

또한, 상기 질화물계 반도체층은 In_x(Al_yGa_1-y)N 질화물계 반도체로 이루어져 있고, x와 y는 1≥x≥0, 1≥y≥0, x+y>0값을 가지는 것이 바람직하다. 이때, 상기 오믹 전극은 Pd, Rh, Ta, Ni, Cr, Au, Ti 중의 적어도 하나를 포함하며, 상기 제1 및 제2 유테틱 금속은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag중의 적어도 하나를 포함하는 것이 바람직하다.In addition, the nitride-based semiconductor layer is composed of In _x (Al _y Ga _1-y ) N nitride-based semiconductor, x and y has a value of 1≥x≥0, 1≥y≥0, x + y> 0 It is preferable. In this case, the ohmic electrode includes at least one of Pd, Rh, Ta, Ni, Cr, Au, Ti, and the first and second eutectic metals include Ti, Al, Rd, Pt, Ta, Ni, Cr, It is preferable to contain at least one of Au and Ag.

바람직하게는, 상기 리셉터 기판은 Si, GaAs, InP, InAs 등의 도전형 반도체 기판, ITO, ZrB, ZnO 등의 전도성 도전막, CuW, Mo, Au, Al, Cu등의 금속 중의 적어도 하나를 포함하며, 상기 리셉터 기판은 p형 실리콘 기판을 사용하는 것을 특징으로 한다. 이때, 상기 제 2 유테틱 금속은 Ti, Au, Ni, Pt중 적어도 하나가 될 수 있다. 또한 바람직하게는, 제 1 전극은 Al, Pt, Ta, Ni, Cr, Au, Ti 중의 적어도 하나를 포함한다. 또한 바람직하게는, 상기 사파이어 기초기판에는 식각을 통하여 상기 기초기판을 개별 칩별로 분리하기 위한 벽개라인이 추가적으로 형성될 수 있다. Preferably, the receptor substrate includes at least one of conductive semiconductor substrates such as Si, GaAs, InP, InAs, conductive conductive films such as ITO, ZrB, ZnO, CuW, Mo, Au, Al, Cu, and the like. And, the receptor substrate is characterized in that using a p-type silicon substrate. In this case, the second eutectic metal may be at least one of Ti, Au, Ni, and Pt. Also preferably, the first electrode includes at least one of Al, Pt, Ta, Ni, Cr, Au, Ti. Also preferably, a cleavage line may be additionally formed on the sapphire base substrate to separate the base substrate by individual chips through etching.

이하 본 발명에 의한 수직형 발광 다이오드 및 그 제조방법에 대하여 상세하게 설명한다. Hereinafter, a vertical light emitting diode according to the present invention and a manufacturing method thereof will be described in detail.

질화물 반도체층의 형성Formation of Nitride Semiconductor Layer

430um 정도의 두께의 사파이어 기초기판 (Sapphire, Al₂O₃)위에 금속유기화학증착법(metal organic chemical vapor deposition; MOCVD)을 이용하여 In_x(Ga_yAl_1-y)N 질화물 반도체 층을 성장한다. 질화물계 반도체의 조성비는 1≥x≥0, 1≥y≥0, x+y>0 이다. 여기서 질화물계 반도체층은 금속유기화학증착법(metal organic chemical vapor deposition), 액상에피텍셜법(liquid phase epitaxy), 수소액상성장(hidride vapor phase epitaxy), 분자빔에피텍셜법(Molecular beam epitaxy), MOVPE(metal organic vapor phase epitaxy)로 성장하는 것도 가능하다.In _x (Ga _y Al _1-y ) N nitride semiconductor layer is grown on metal sapphire base substrate (Sapphire, Al ₂ O ₃ ) of about 430um thickness using metal organic chemical vapor deposition (MOCVD). . The composition ratio of the nitride semiconductor is 1≥x≥0, 1≥y≥0, and x + y> 0. The nitride-based semiconductor layer may include metal organic chemical vapor deposition, liquid phase epitaxy, hydrogen vapor phase epitaxy, molecular beam epitaxy, and MOVPE. It is also possible to grow with (metal organic vapor phase epitaxy).

성장하는 질화물 반도체 층은 제작하고자 하는 소자의 종류에 따라 단일층 또는 복수층으로 성장 할 수 있고, 도전성질을 갖도록 Si, Mg군 중 어느 하나 또는 복수의 원소를 불순물로 첨가 할 수 있다. n-형 질화물계 반도체층을 만들기 위해서는 Si를 첨가하고 p-형 질화물계 반도체 층을 만들기 위해서 Mg를 첨가하면 된다. 도핑농도는 제작하고자 하는 소자의 종류에 따라 다르며 10¹⁵/cm³내지 10²¹/cm³ 정도로 도핑 할 수 있다.The growing nitride semiconductor layer may be grown in a single layer or in multiple layers according to the type of device to be manufactured, and any one or a plurality of elements of Si and Mg groups may be added as impurities to have a conductive property. Si may be added to form an n-type nitride semiconductor layer, and Mg may be added to form a p-type nitride semiconductor layer. The doping concentration depends on the type of device to be manufactured and may be doped at about 10 ¹⁵ / cm ³ to 10 ²¹ / cm ³ .

따라서 도핑농도에 따라 질화물 반도체를 고저항체 또는 도전성으로 구분하며 고저항체인 경우 접촉저항은 10³Ωcm²이상, 도전성인 경우는 10^-1Ωcm ²이하가 되는 것이 바람직하다.Therefore, depending on the doping concentration, the nitride semiconductor is classified into a high resistor or a conductive material, and in the case of a high resistor, the contact resistance is preferably 10 ³ Ωcm ² or more, and in the case of conductive, 10 ^-1 Ωcm ² or less.

수직 전극형 발광다이오드를 제작하기 위하여 사파이어 기판(11)위에 버퍼층 (Buffer layer + undoped In_x(Al_yGa_1-y)N)(12), n형 도전형 접촉층(13), n형 클래드층(14), 발광층(15), p형 클래드층(16), p형 도전형 접촉층(17)의 In_x(Al_yGa_1-y)N 질화물계 반도체층을 성장했다. 즉, 각층(12, 13, 14, 15, 16, 17) 마다 AlGaN, INGaN, AlGaInN 등으로 형성할 수 있다. 특히 발광층(15)의 경우 In_x(Al_yGa_1-y)N의 장벽층과 In_x(Al_yGa_1-y)N의 우물층으로 이루어진 단일 양자 우물 구조 또는 다중 양자 우물 구조를 가질 수 있고, In, Ga, Al의 조성비를 조절함으로써 InN(~2.2eV) 밴드갭을 갖는 장파장에서부터 AlN(~6.4eV) 밴드갭을 갖는 단파장의 발광다이오드까지 자유롭게 제작할 수 있다.Buffer layer + undoped In _x (Al _y Ga _1-y ) N (12), n-type conductive contact layer (13), n-type cladding on sapphire substrate (11) to fabricate vertical electrode type light emitting diode In _x (Al _y Ga _1-y ) N nitride semiconductor layers of the layer 14, the light emitting layer 15, the p-type cladding layer 16, and the p-type conductive contact layer 17 were grown. That is, each layer 12, 13, 14, 15, 16, 17 can be formed of AlGaN, INGaN, AlGaInN or the like. In particular, the light-emitting layer _{_{(15) In x (Al y}} Ga 1-y) N in the barrier layer and the _{_{_{In x (Al y Ga 1-}}} y) may have a single quantum well structure or a multiple quantum well structure comprising a well layer of N By controlling the composition ratio of In, Ga, and Al, it is possible to freely fabricate from a long wavelength having an InN (˜2.2 eV) band gap to a short wavelength light emitting diode having an AlN (˜6.4 eV) band gap.

도면에서 예시하지는 않았지만, 사파이어 기초 기판위에 10Å 두께정도의 SiO₂, SiN군 중 어느 하나 또는 이들 조합으로 미세구조(fine cluster)를 형성한 후 버퍼층을 포함하는 발광 다이오드를 성장할 수 있다. 이러한 SiN, 또는 SiO₂ 미세 구조는 사파이어 기초기판과 질화물 반도체층간의 응력을 최소화시켜, 질화물 반도체 막질을 개선시키며 습식식각을 이용한 사파이어 기판을 제거 할 때 습식식각의 정지층으로 활용되어 질 수 있다. 사파이어 기초기판을 덮는 SiN, 또는 SiO₂ 미세 구조의 면적 비(wafer coverage)는 90% 이하 이여야 한다. 그 이유는 SiN, 또는 SiO₂ 미세 구조가 사파이어 기판 전체를 덮었을 경우에는 질화물이 성장될 사파이어가 노출되지 않아 질화물계 반도체가 성장되지 않기 때문이며, 질화물계 반도체는 SiN 또는 SiO₂위에는 성장되지 않기 때문이다.Although not illustrated in the drawings, a light emitting diode including a buffer layer may be grown after forming a fine cluster of any one of SiO ₂ and SiN groups having a thickness of about 10 μs or a combination thereof on a sapphire base substrate. The SiN or SiO ₂ microstructure minimizes the stress between the sapphire base substrate and the nitride semiconductor layer, thereby improving the nitride semiconductor film quality and may be used as a stop layer for wet etching when removing the sapphire substrate using wet etching. The wafer coverage of the SiN or SiO ₂ microstructure covering the sapphire base substrate should be 90% or less. This is because when the SiN or SiO ₂ microstructure covers the entire sapphire substrate, the nitride semiconductor is not exposed because the sapphire on which the nitride is to be grown is not exposed, and the nitride semiconductor is not grown on the SiN or SiO _2. to be.

이하 첨부된 도면을 참조하여 본 발명에 따른 수직형 전극 구조를 가지는 발광 다이오드의 바람직한 실시예를 상세하게 설명하면 다음과 같다. Hereinafter, exemplary embodiments of a light emitting diode having a vertical electrode structure according to the present invention will be described in detail with reference to the accompanying drawings.

실시예 1Example 1

도 2은 본 발명의 제 1실시예에 따른 수직형 전극 구조를 갖는 발광 다이오드의 단면 및 평면을 도시한 도면이다. 도 2 에서 보는 바와 같이 제1 실시예에서 제조된 발광다이오드의 특징을 요약하면 다음과 같다. 2 is a cross-sectional view and a plan view of a light emitting diode having a vertical electrode structure according to a first embodiment of the present invention. As shown in FIG. 2, characteristics of the light emitting diode manufactured in the first embodiment are as follows.

제1 실시예에서, 수직 전극형 다이오드는 제 2전극(26)이 형성되어 있는 리셉터 기판(23), 상기 리셉터 기판(23)위에 형성 되어 있는 제2 유테틱 금속(22), 제 1산화막층(20)위에 형성되어 있는 제1 유테틱 금속(21), 제 1유테틱 금속(21)과 제2 유테틱 금속(22)이 열 압착으로 접착되어 있으며, 제 1 유테틱 금속(21)은 제 1 산화막(20)의 제 2 비아홀(27)을 통하여 오믹전극(19)과 연결되며, 상기 오믹전극(19)위에 제 2오믹 접촉층(17), 제2 클레딩층(16), 발광층(15), 제1 클레딩층 (14), 제 1오믹 접촉층(13), 버퍼층(12) 및 제 1 전극(25)이 존재하며, 상기 제1 전극(25)은 사파이어 기판(11) 및 버퍼층(12)이 식각되어 형성된 제 1 비아홀을 통하여 제1 오믹 접촉층(13)과 전기적으로 연결(inter-connection)되어 있다. In the first embodiment, the vertical electrode diode comprises a receptor substrate 23 on which the second electrode 26 is formed, a second eutectic metal 22 formed on the receptor substrate 23, and a first oxide film layer. The first and second eutectic metals 21, 21 and 22 are formed by thermocompression bonding. The ohmic electrode 19 is connected to the ohmic electrode 19 through the second via hole 27 of the first oxide film 20, and the second ohmic contact layer 17, the second cladding layer 16, and the emission layer are disposed on the ohmic electrode 19. 15, a first cladding layer 14, a first ohmic contact layer 13, a buffer layer 12, and a first electrode 25 are present, and the first electrode 25 is a sapphire substrate 11. And the buffer layer 12 is electrically connected to the first ohmic contact layer 13 through the first via hole formed by etching.

여기서, 제 1 전극(25)은 사파이어 기초기판의 제 1 비아홀(via hole) 내부면의 일부를 덮고 있으며, 제 1비아홀을 관통하여 제1 오믹 접촉층(13)과 접촉하고 있고, 제 1비아홀(via hole)(24)을 일정 깊이까지 채우는 형태로 형성되어 있다. Here, the first electrode 25 covers a part of the inner surface of the first via hole of the sapphire base substrate, is in contact with the first ohmic contact layer 13 through the first via hole, and the first via hole. (via hole) 24 is formed to fill a certain depth.

여기서 제1 오믹 접촉층은 n형, 제2 오믹 접촉층은 p형이 될 수 있다. 제1 오믹전극은 보호막(20)으로 덮여 있고 오믹전극(19)과 제 1유테틱 금속(21)을 전기적으로 연결하기 위한 제 2비아홀(27)은 보호막(18)위에 존재하며, 사파이어가 식각되어 형성된 제 1비아홀(24)은 제 2비아 홀(27)과 엇갈린 선상에 존재하는 것이 바람직하다. The first ohmic contact layer may be n-type, and the second ohmic contact layer may be p-type. The first ohmic electrode is covered with the passivation layer 20, and the second via hole 27 for electrically connecting the ohmic electrode 19 and the first eutectic metal 21 exists on the passivation layer 18, and sapphire is etched. The first via hole 24 thus formed is preferably present on the cross line with the second via hole 27.

사파이어 기판(11) 위에 버퍼층(12) 및 n형 및 p형 도전형 접촉층(13, 17), n형, p형 클래딩 층(14, 16), 발광층(15)은 In_x(Al_yGa_1-y)N 질화물계 반도체로 이루어져 있고, x와 y는 1≥x≥0, 1≥y≥0, x+y>0 값을 가진다. n형 도전형 접촉층(13)은 Si 불순물이 10¹⁸ 이상의 농도로 도핑되어 1x10^-2Ωcm² 이하의 접촉저항을 가지며, p형 접촉층(17)은 Mg 불순물이 10¹⁹ 이상의 농도로 도핑되어 1x10^-2Ωcm²이하의 접촉저항을 갖도록 했다.On the sapphire substrate 11, the buffer layer 12 and the n-type and p-type conductive contact layers 13 and 17, the n-type and p-type cladding layers 14 and 16, and the light emitting layer 15 are In _x (Al _y Ga). _1-y ) N nitride semiconductor, and x and y have values of 1 ≧ x ≧ 0, 1 ≧ y ≧ 0, and x + y> 0. The n-type conductive contact layer 13 is doped with a Si impurity of 10 ¹⁸ or more to have a contact resistance of 1x10 ^-2 Ωcm ² or less, and the p-type contact layer 17 is doped with a Mg impurity of 10 ¹⁹ or more. It was made to have a contact resistance of 1x10 <^{-2> (} ohm) cm <^2> or less.

질화물계 반도체 박막의 전체 두께는 사파이어 기판 제거시 응력에 의한 질화물 반도체의 깨짐을 최소화하기 위하여 1μm내지 20μm두께를 갖는 것이 바람직하고, 전류확산 및 식각 선택비를 개선시키기 위하여 n형 도전형 접촉층(13)은 2μm 이상 및 p형 접촉층(17)의 두께는 0.2μm이상 두껍게 하는 것이 바람직하다. The total thickness of the nitride-based semiconductor thin film preferably has a thickness of 1 μm to 20 μm in order to minimize the cracking of the nitride semiconductor due to stress when removing the sapphire substrate, and to improve the current diffusion and etching selectivity, 13), the thickness of 2 μm or more and the p-type contact layer 17 is preferably 0.2 μm or more.

이후에 오믹 금속(19)을 증착하여 열처리하게 된다. 낮은 접촉저항과 광 반사성이 우수한 도전 물질을 얻기 위하여 오믹금속(19)은 Pd, Rh, Pt, Ta, Ni, Cr, Au, Ti 중의 어느 하나 또는 이들 금속의 합금을 증착하여 외부 양자효율을 증가 시킬 수 있다. 열처라는 산소 또는 질소분위기 하에서 450℃ 내지 700℃의 온도에서 2분간 수행하였다. After that, the ohmic metal 19 is deposited and heat treated. In order to obtain a conductive material having excellent low contact resistance and light reflectivity, the ohmic metal 19 increases the external quantum efficiency by depositing any one of Pd, Rh, Pt, Ta, Ni, Cr, Au, Ti, or an alloy of these metals. You can. Heat treatment was performed for 2 minutes at a temperature of 450 ° C to 700 ° C under an oxygen or nitrogen atmosphere.

열처리가 끝나면 PECVD(plasma enhanced chemical vapour deposition)으로 제 1산화막(20)을 증착하고 사진식각하여 제 2비아홀(27)을 형성한다 . 제 2비아홀은 제 1 유테틱 금속과 오믹전극을 전기적으로 연결해주는 역할을 하고 제 1산화막(20)은 사파이어 기판을 식각할 때 질화물 반도체층(12, 13, 14, 15, 16, 17)의 보호막으로 활용된다.After the heat treatment, the first oxide film 20 is deposited by plasma enhanced chemical vapor deposition (PECVD) and photo-etched to form a second via hole 27. The second via hole serves to electrically connect the first eutectic metal and the ohmic electrode, and the first oxide film 20 is formed of the nitride semiconductor layers 12, 13, 14, 15, 16, and 17 when etching the sapphire substrate. Used as a shield.

이어서 제 1 유테틱 금속(21)을 반도체 기판에 증착하고 제 2 유테틱 금속(22)을 리셉터 기판(23)에 증착한다. 제 1 및 제 2 유테틱 금속(21, 22)은 산화막과 리셉터기판 사이에 우수한 접착력을 얻기 위하여 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 어느 하나 또는 이들 금속의 합금 등을 증착함으로서 얻었고, 질소를 포함하는 분위기의 퍼니스(furnace)에서 300℃ 내지 700℃ 사이의 온도로 열처리하였다. 바람직하게는 400℃ 내지 600℃ 의 온도에서 열처리 한다.Subsequently, the first eutectic metal 21 is deposited on the semiconductor substrate and the second eutectic metal 22 is deposited on the receptor substrate 23. The first and second eutectic metals 21 and 22 may be any one of Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag, or an alloy of these metals in order to obtain excellent adhesion between the oxide film and the receptor substrate. And the like, by vapor deposition and heat treatment at a temperature between 300 ° C. and 700 ° C. in a furnace containing nitrogen. Preferably the heat treatment at a temperature of 400 ℃ to 600 ℃.

발광 다이오드의 동작전압은 금속과 반도체층과 접촉저항에 큰 영향을 받으므로 제2 유테틱 금속(22)은 리셉터 기판(23)과 낮은 접촉 저항을 얻도록 오믹 접촉을 하도록 하였다. Since the operating voltage of the light emitting diode is greatly influenced by the contact resistance between the metal and the semiconductor layer, the second eutectic metal 22 is in ohmic contact with the receptor substrate 23 so as to obtain a low contact resistance.

제 2 유테틱 금속(22)은 리셉터 기판의 종류에 따라 다르며, p형 실리콘 기판(23)을 리셉터 기판으로 쓰는 경우에는 Ti, Au, Ni, Pt 중 어느 하나 이상의 조합으로 하고 열처리하여 실리콘 기판과의 밀착성을 향상시켰다. The second eutectic metal 22 varies according to the type of receptor substrate. When the p-type silicon substrate 23 is used as a receptor substrate, the second eutectic metal 22 is a combination of any one or more of Ti, Au, Ni, and Pt, The adhesiveness of the was improved.

이후에 제 1 유테틱 금속과 제 2 유테틱 금속을 열압착하여 접착시켰다.Thereafter, the first and second eutectic metals were thermocompression-bonded to each other.

리셉터 기판은 지지체 및 전류 흐름의 통로가 되므로 전기를 통할 수 있도록 Si, GaAs, InP, InAs 등의 도전형 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 도전막, CuW, Mo, Au, Al, Cu등의 금속 중의 어느 하나 이상을 포함하여 형성하고, 기판 접착시 In, Pd, Sn, Au, Pt, Ti, Ge 중 어느 하나 이상의 조합으로 200℃ 내지 500℃ 의 온도에서 약 1MP 내지 6MP (Mega pascal)의 압력으로 1분 내지 40분간 접착하는 것이 바람직하다. The receptor substrate serves as a passage for the support and the current flow, so that the conductive semiconductor substrates such as Si, GaAs, InP, and InAs, conductive conductive films such as indium tin oxide (ITO), ZrB, and ZnO, CuW, Mo, It is formed by including any one or more of metals such as Au, Al, Cu, and about 1MP at a temperature of 200 ℃ to 500 ℃ in a combination of any one or more of In, Pd, Sn, Au, Pt, Ti, Ge It is preferable to bond for 1 to 40 minutes at a pressure of 6 MP (Mega pascal).

이러한 열 압착 공정에서 제 1,제 2 유테틱 금속(21, 22)이 산화되는 것을 방지하기 위하여 Ar, He, Kr, Xe, Rn 등의 가스 분위기에서 진행하여 반도체 박막과 금속과의 접촉저항을 낮출 수 있도록 하였다.In order to prevent the first and second eutectic metals 21 and 22 from being oxidized in the thermocompression bonding process, the contact resistance between the semiconductor thin film and the metal is increased in a gas atmosphere such as Ar, He, Kr, Xe, and Rn. To lower it.

이어서 사파이어 기판(11)을 랩핑(lapping and polishing)하였다. 이 때, 사파이어 기판(11)의 두께는 식각공정 시간을 최소화시키기 위하여 가능한 한 얇게 하는 것이 좋으나 너무 얇으면 사파이어 기판(11)이 휠 염려가 있거나 취급하기가 어려우므로 바람직하게는 10μm~200μm 정도이다. 또, 사파이어 기판(11) 표면의 거칠기가 질화물반도체 층(12, 13, 14, 15, 16, 17)에 그대로 전달되어 질화물 반도체 구조가 손상될 수 있기 때문에 경면 연마된 사파이어 기판(11) 표면의 거칠기는 20μm 이하가 되도록 하였다. Subsequently, the sapphire substrate 11 was wrapped and polished. At this time, the thickness of the sapphire substrate 11 is preferably as thin as possible in order to minimize the etching process time, but if too thin, the sapphire substrate 11 is wheel-worn or difficult to handle, preferably 10 μm to 200 μm. . In addition, since the roughness of the surface of the sapphire substrate 11 is transferred to the nitride semiconductor layers 12, 13, 14, 15, 16, and 17 as it is, the nitride semiconductor structure may be damaged. Roughness was made to be 20 micrometers or less.

여기서 사파이어 기판(11)의 랩핑은 CMP(chemical mechanical polishing), ICP/RIE 건식 식각, 알루미나(Al₂O₃) 가루를 이용한 기계적 연마 또는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H ₃PO₄), 산화크롬(CrO₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 적어도 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 하는 습식식각에 의하여 진행한다. 이 때, ICP/RIE 또는 RIE 의 식각 가스로는 BCL₃, Cl₂, HBr, Ar 중의 어느 하나 또는 이들의 혼합 가스 사용한다.The lapping of the sapphire substrate 11 is performed by chemical mechanical polishing (CMP), ICP / RIE dry etching, mechanical polishing using alumina (Al ₂ O ₃ ) powder or hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH). ), Sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), chromium oxide (CrO ₃ ), potassium hydroxide (KOH), potassium hydrogen sulphate (KHSO ₄ ) and aloe etch (4H ₃ PO ₄ + 4CH ₃ COH + HNO ₃ + H ₂ O) proceeds by wet etching using a mixed solution of at least one or a combination thereof as an etchant. At this time, any one of BCL ₃ , Cl ₂ , HBr, Ar, or a mixed gas thereof is used as an etching gas of ICP / RIE or RIE.

이후 사파이어 기판을 식각하여 버퍼층(12)을 노출시켜 제1 오믹접촉층의 접촉면적을 확보했다. 버퍼층(12)을 노출시키기 위한 사파이어 기판(11)의 습식식각은 다음과 같은 방법으로 진행한다. 200℃ 내지 400℃ 온도의 황산(H₂SO₄)과 인산(H₃PO₄)으로 혼합된 식각 용액에 의한 사파이어 기판(11)의 식각 속도를 측정하여 사파이어 기판(11) 두께보다 5μm정도 더한 두께를 식각할 만큼의 시간동안 식각 용액에 담가둔다.Thereafter, the sapphire substrate was etched to expose the buffer layer 12 to secure a contact area of the first ohmic contact layer. The wet etching of the sapphire substrate 11 for exposing the buffer layer 12 is performed in the following manner. The etching rate of the sapphire substrate 11 by the etching solution mixed with sulfuric acid (H ₂ SO ₄ ) and phosphoric acid (H ₃ PO ₄ ) at a temperature of 200 ° C. to 400 ° C. was measured to add 5 μm to the thickness of the sapphire substrate 11. Immerse in the etching solution for enough time to etch the thickness.

여기서 사용되는 식각 용액을 사용하면 GaN 질화물 반도체의 식각속도는 사파이어 기판(11)에 비하여 1/10 이하의 식각 속도를 보였다. 즉, 사파이어 기초기판(11)에 대한 질화물계 반도체 층(12, 13, 14, 15, 16, 17)의 식각 선택비가 10 이상이다. 따라서 사파이어 기초기판(11)을 완전히 식각하고도 남을 시간동안 식각을 진행하더라도 질화물 반도체 층(12, 13, 14, 15, 16, 17)의 식각 속도가 느리기 때문에 질화물 반도체 층(12, 13, 14, 15, 16, 17)이 손상될 염려는 적다. When the etching solution used herein, the etching rate of the GaN nitride semiconductor was 1/10 or less than that of the sapphire substrate 11. That is, the etching selectivity of the nitride based semiconductor layers 12, 13, 14, 15, 16, and 17 with respect to the sapphire base substrate 11 is 10 or more. Therefore, even though the etching process is performed for a time remaining after the sapphire base substrate 11 is completely etched, the etching rate of the nitride semiconductor layers 12, 13, 14, 15, 16, and 17 is slow, so that the nitride semiconductor layers 12, 13, and 14 , 15, 16, 17) are less likely to be damaged.

한편, 식각 용액의 온도는 100℃ 이상으로 유지하는 것이 식각 시간 단축을 위하여 바람직하다. 식각 용액의 온도를 100℃ 이상으로 유지하기 위한 가열은 히터 위에 용액을 올려놓거나 히터를 직접 용액에 접촉하도록 하는 직접 가열 방식과 광흡수를 이용한 간접 가열 방식으로 할 수 있다. On the other hand, it is preferable to maintain the temperature of the etching solution at 100 ℃ or more in order to shorten the etching time. The heating for maintaining the temperature of the etching solution above 100 ℃ may be a direct heating method to put the solution on the heater or directly contact the heater and the indirect heating method using light absorption.

제1 전극(25)을 형성하기 위한 사파이어 기초기판(11)의 식각에는 ICP/RIE 기술을 사용할 수도 있다. 사파이어 기판(11)을 빠르게 식각하기 위하여 ICP와 RIE 파워를 가능한 한 높이는 것이 좋지만 에피층을 손상시킬 수 있기 때문에 주의가 필요하다. An ICP / RIE technique may be used for etching the sapphire base substrate 11 for forming the first electrode 25. In order to quickly etch the sapphire substrate 11, it is desirable to increase the ICP and RIE power as much as possible, but care must be taken because it may damage the epi layer.

도 3은 황산(H₂SO₄)과 인산(H₃PO₄)을 혼합 용액으로 사파이어와 GaN을 습식 식각할 경우의 식각 속도를 나타내는 그래프이다.도 3에서 볼 수 있는 바와 같이, 황산과 인산을 혼합한 용액의 질화물계 반도체에 대한 사파이어 식각속도는 황산과 인산의 혼합비에 의존하며 황산이 증가할수록 빠르게 식각된다. GaN질화물 반도체의 식각속도도 황산의 혼합비에 의존하고 있으며 사파이어와의 식각 선택 비는 특정 온도에서 20 이상이 됨을 알 수 있다.3 is a graph showing the etching rate when wet etching sapphire and GaN with a mixture solution of sulfuric acid (H ₂ SO ₄ ) and phosphoric acid (H ₃ PO ₄ ). As shown in FIG. 3, sulfuric acid and phosphoric acid The sapphire etching rate for the nitride-based semiconductor of the mixed solution depends on the mixing ratio of sulfuric acid and phosphoric acid, and is rapidly etched as sulfuric acid increases. The etching rate of GaN nitride semiconductor also depends on the mixing ratio of sulfuric acid, and it can be seen that the etching selectivity with sapphire becomes more than 20 at a specific temperature.

이러한 결과는 사파이어 기판(11)의 식각 정지층으로 질화물 반도체 층(12, 13)을 효과적으로 활용 할 수 있음을 의미하며, 도 4에서 보는 바와 같이 100℃의 고온에서 20 이상의 식각 선택 비를 얻을 수 있었다. These results indicate that the nitride semiconductor layers 12 and 13 can be effectively used as an etch stop layer of the sapphire substrate 11, and as shown in FIG. 4, an etching selectivity of 20 or more can be obtained at a high temperature of 100 ° C. there was.

도 5는 습식 식각 방법으로 사파이어 기판에 특정한 패턴을 형성하고, 습식 식각 방법으로 사파이어 기판을 식각한 후의 사파이어 기판 표면 사진이다.도 5를 보면, 식각된 경사면과 바닥이 아주 깨끗한 것을 알 수 있다. 사파이어 기판(11)은 325℃, 20분 동안에 22.4um 식각 되어 1.1um/min의 식각 속도를 나타냈다. 이러한 식각 속도는 괄목할 만한 것이고 양산을 고려해 보더라도 전혀 문제가 없을 것으로 판단되며, 습식 식각은 장비의 생산성에 제약을 받지 않으므로 대량 생산 측면에서 그 어떤 방법보다 많은 장점이 있다고 할 수 있다. 5 is a photograph of the surface of the sapphire substrate after forming a specific pattern on the sapphire substrate by the wet etching method and etching the sapphire substrate by the wet etching method. Referring to FIG. 5, it can be seen that the etched slope and the bottom are very clean. The sapphire substrate 11 was etched at 2325 um for 20 minutes at 325 ° C., showing an etching rate of 1.1 um / min. This etching rate is remarkable, and considering the mass production is not a problem at all, wet etching is not limited by the productivity of the equipment can be said to have many advantages over any method in terms of mass production.

사파이어 기판(11) 식각기술을 활용하여 비아 홀 형성과 동시에 소자의 다이싱 라인(dicing line) 또는 벽개(cleve, brake) 라인을 형성시킬 수 있다. 황산 (H₂SO₄)과 인산(H₃PO₄)이 혼합된 용액으로 다양한 선폭을 갖는 패턴에 대한 사파이어 기판을 식각한 경우 식각된 깊이는 오픈된 패턴폭에 따라 달랐으며, 오픈된 선폭이 넓을수록 깊었고 선폭이 좁은 패턴인 경우에는 식각깊이가 자동으로 정지되는 것을 알 수 있었다.The sapphire substrate 11 etching technology may be used to form a dicing line or cleve, brake line of the device at the same time as the via hole is formed. When the sapphire substrate was etched with a mixture of sulfuric acid (H ₂ SO ₄ ) and phosphoric acid (H ₃ PO ₄ ) for a pattern having various line widths, the etched depth was different according to the open pattern width. The wider the pattern, the deeper the pattern and the narrower the line width.

다시 말하면, 습식식각에서 사파이어 기판은 습식식각에서 방향성을 갖고 있으며 식각깊이는 패턴된 선폭에 의존한다. 주로 사용되는 사파이어의 기초기판(11)은 (0001)의 C면이며 습식식각을 하면 방향에 따라 식각면의 각도는 M면, R면, A면에 따라 54° 또는 25° 정도의 경사면을 이룬다. 이러한 현상은 (0001)의 C면과 식각된 (10-10)의 M면, (-1012)의 R면, (11-20)의 A면-식각파셋(etched facet)면이 식각 속도가 다르기 때문이다. 즉 사파이어 식각속도의 면방위 의존성을 살펴본 결과, C면>R면>M면>A면 순서이고, 이와 같은 결과로 미루어 볼 때 식각깊이는 오픈된 선폭에 의해 결정되며 오픈된 선폭을 조절하면 자유자제로 식각깊이를 조절할 수 있다는 것을 의미한다.In other words, in wet etching, the sapphire substrate is oriented in wet etching and the etching depth depends on the patterned line width. The base substrate 11 of sapphire mainly used is the C plane of (0001), and when the wet etching is performed, the angle of the etching surface forms an inclined surface of 54 ° or 25 ° depending on the M plane, the R plane, and the A plane. . This phenomenon is due to the difference in etching speed between C surface of (0001), M surface of (10-10), R surface of (-1012) and A-etched facet surface of (11-20). Because. In other words, the surface orientation dependence of sapphire etching speed was found to be C plane> R plane> M plane> A plane, and as a result, the etch depth is determined by the open line width. This means that you can control the depth of etching by yourself.

도 6에서 보는 바와 같이 식각된 표면을 현미경으로 관찰한 결과, 표면 모폴로지(morphology)는 매우 깨끗했고 큰 두께편차도 관측 할 수 없었다. (0001)면의 사파이어 기판을 일정한 깊이까지 식각하면 식각된 단면은 뾰족한 삼각형 형태 (V-grooved shaped)를 갖게 되어 그 어떤 다이아몬드 펜으로 벽개 라인을 형성했을 때보다 깨끗하게 만들 수 있었다. 다이싱 라인은 20μm 선폭이면 충분하고 비아 홀 식각하는 동안에 일정 깊이에서 식각이 정지되어 자동으로 스크라이빙 라인이 형성되므로 비아를 형성한 후 추가 공정없이 개별 칩으로 분리하기 위한 다이싱 라인을 형성할 수 있다. As shown in FIG. 6, when the surface was etched under a microscope, the surface morphology was very clean and no large thickness deviation could be observed. Etching the (0001) side of the sapphire substrate to a certain depth gave the etched cross section a V-grooved shape, making it cleaner than any diamond pen made a cleavage line. The dicing line should be 20μm wide enough and the etch stops at a certain depth during the via hole etching to automatically form a scribing line, so it is possible to form a dicing line to separate into individual chips after forming vias. Can be.

습식 또는 건식 방법을 하나 이상 조합한 방법으로 소자를 분리할 장소에 다이싱 라인을 형성시켜 줌으로서 용이하게 소자를 분리 할 수 있을 뿐만 아니라, 절단된 면을 깨끗한 경면을 만들 수 있다. By combining a wet or dry method with one or more methods, dicing lines can be formed at the place where the device is to be separated, and the device can be easily separated, and a clean mirror surface can be made.

사파이어 습식식각 기술을 양산에 적용했을 경우에 다른 중요한 요소는 사파이어 기판(11)과 질화물 반도체 층(12, 13)과의 식각 선택 비를 높일 수 있는 공정 조건을 확보하는 것이며, 특히 질화물 반도체 층(12, 13)을 사파이어 식각 정지층 (etch stop layer)으로 활용하는 것이 효과적이다. 질화물 반도체 층(12, 13)으로는 In_x(Ga_yAl_1-y)N (1≥x≥0, 1≥y≥0, x+y>0) 계열을 사용할 수 있으며, 바람직하게는 Al의 조성비를 증가시키거나 Mg을 도핑한 p형 GaN를 사용하는 것이 효과적이고, 필요에 따라서는 사파이어 기판(11)에 질화물 반도체 층(12)을 형성하기 전에 국지적으로 SiO₂나 SiNx 등의 보호막을 형성하여 식각 정지층을 별도로 형성할 수도 있다. 특히 SiO₂는 사파이어에 높은 습식식각 선택 비를 갖고 있다.When the sapphire wet etching technology is applied to mass production, another important factor is to secure process conditions for increasing the etching selectivity between the sapphire substrate 11 and the nitride semiconductor layers 12 and 13, and in particular, the nitride semiconductor layer ( 12, 13) is effective as a sapphire etch stop layer. As the nitride semiconductor layers 12 and 13, an In _x (Ga _y Al _1-y ) N (1≥x≥0, 1≥y≥0, x + y> 0) series may be used, and preferably Al It is effective to increase the composition ratio of or to use p-type GaN doped with Mg, and if necessary, before forming the nitride semiconductor layer 12 on the sapphire substrate 11, a protective film such as SiO ₂ or SiNx is locally applied. It may be formed separately to form an etch stop layer. In particular, SiO ₂ has a high wet etching selectivity to sapphire.

도 6은 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물 반도체 층(12)의 표면 사진이다. 도 6에서 볼 수 있는 바와 같이, 사파이어 기판(11)이 제거된 후에도 응력에 의한 박막의 깨짐이나 손상을 거의 발견 할 수 없었고 질화물 반도체 층(12)의 표면도 아주 깨끗하다는 것을 알 수 있었다.6 is a photograph of the surface of the nitride semiconductor layer 12 after the sapphire substrate is removed by a wet etching method. As can be seen in FIG. 6, even after the sapphire substrate 11 was removed, almost no crack or damage of the thin film due to stress was found, and the surface of the nitride semiconductor layer 12 was also very clean.

이후, RIE를 이용하여 버퍼층(12)을 건식식각하여 제1 오믹 접촉층(13)을 노출시키고 제 1 전극(25)을 형성시켜 열처리 한다. 낮은 접촉저항을 얻기 위하여 제1 전극(25)은 Al, Pt, Ta, Ni, Cr, Au, Ti 중의 어느 하나 또는 이들 금속의 합금을 증착하여 열처리한다. 열처리는 질소분위기 300℃내지 600℃ 온도에서 2분간 수행하였다. Thereafter, the buffer layer 12 is dry etched using RIE to expose the first ohmic contact layer 13, and the first electrode 25 is formed to be heat-treated. In order to obtain low contact resistance, the first electrode 25 is heat-treated by depositing any one of Al, Pt, Ta, Ni, Cr, Au, Ti, or an alloy of these metals. The heat treatment was performed for 2 minutes at a nitrogen atmosphere of 300 ℃ to 600 ℃ temperature.

이후 리셉터 기판(23)을 CMP 또는 이면 연마 및 경면화했다. 리셉터 기판은 다이싱(기판절단 또는 벽개)을 위하여 50μm 내지 100μm으로 얇게 하는 것이 바람직하다. 기판을 다이싱하기 위하여 비아 홀을 형성 할때 다이싱할 부분의 사파이어도 제거되도록 SiO₂를 패턴닝하였다. 이는 일반적으로 사용하는 다이싱 장비는 다이아몬드 블레이드(blade)를 사용하고 있는데 사파이어 기판을 절단하는 것은 다소 무리가 있고 생산성도 저하된다. 이러한 문제를 해결하기 위하여 비아홀을 형성할 때 다이싱 라인(31)을 동시에 형성했으며 공정시간과 공정비용을 절감할 수 있는 장점뿐만 아니라 다이싱 장비를 사용하지 않고 벽개공정을 통해서도 소자를 분리할 수 있으므로 제조원가가 절감된다.Thereafter, the receptor substrate 23 was polished and mirror-polished on CMP or back. The receptor substrate is preferably thinned to 50 μm to 100 μm for dicing (substrate cutting or cleavage). When forming the via holes for dicing the substrate, SiO ₂ was patterned to remove sapphire in the portion to be diced. This is a common dicing equipment that uses a diamond blade (blade), cutting the sapphire substrate is rather cumbersome and productivity is reduced. In order to solve this problem, the dicing line 31 was formed at the same time when the via hole was formed, and the device can be separated through the cleavage process without using the dicing equipment as well as the advantage of reducing the process time and the process cost. Therefore, manufacturing cost is reduced.

실시예 2Example 2

도 7은 본 발명의 제 2실시예에 따른 수직형 전극구조를 가지는 발광 다이오드 및 그 제조과정을 도시한 도면이다.본 실시예에 의한 방법으로 제조된 수직형 발광 다이오드는 다음과 같은 구조를 갖는다.7 is a view showing a light emitting diode having a vertical electrode structure and a manufacturing process thereof according to a second embodiment of the present invention. A vertical light emitting diode manufactured by the method according to the present embodiment has the following structure. .

수직 전극형 다이오드는 제 2전극(26)이 형성되어 있는 리셉터 기판(23), 상기 리셉터 기판(23)의 제 2전극 반대편 위에 형성 되어 있는 제 2 유테틱 금속(22), 제1유테틱 금속과 제 2 유테틱 금속이 열 압착으로 접착되어 있으며, 제1 유테틱 금속은 제 1산화막(20)의 제 2비아홀(27)을 통하여 오믹전극(19)과 연결되며, 상기 오믹전극(19)위에 제 2산화막(18), 제 2 오믹 접촉층(17), 제 2 클레딩층(16), 발광층(15), 제1 클레딩층(14), 제1 오믹 접촉층(13), 버퍼층(12) 및 제 1 전극(25)이 존재하며, 상기 제 1 전극(25)은 사파이어 기판(11) 및 버퍼층(12)이 식각되어 형성된 제 1비아 홀을 통하여 제1 오믹 접촉층(13)과 전기적으로 연결(inter-connection)되어 있다. The vertical electrode type diode includes a receptor substrate 23 having a second electrode 26 formed thereon, a second eutectic metal 22 formed on the opposite side of the second electrode 22 of the receptor substrate 23, and a first eutectic metal. And the second eutectic metal are bonded to each other by thermal compression, and the first eutectic metal is connected to the ohmic electrode 19 through the second via hole 27 of the first oxide film 20, and the ohmic electrode 19. On the second oxide film 18, the second ohmic contact layer 17, the second cladding layer 16, the light emitting layer 15, the first cladding layer 14, the first ohmic contact layer 13, the buffer layer 12 and a first electrode 25 are present, and the first electrode 25 has a first ohmic contact layer 13 through a first via hole formed by etching the sapphire substrate 11 and the buffer layer 12. It is inter-connected with.

여기서, 제 1전극(25)은 제 1비아 홀(via hole) 내부면의 일부를 덮고 있으며 제 1비아홀을 관통하여 제 1 오믹 접촉층(13)과 접촉하고 있고, 비아 홀(via hole)을 일정 깊이까지 채우는 형태로 형성되어 있다. 이 때, 비아 홀(via hole)은 아래로 갈수록 폭이 약간 좁아지는 형태를 가지는 것이 바람직하다. 또한 비아 홀(via hole)의 수평 단면 모양은 원, 사각형 등 다양하게 변형될 수 있고, 비아 홀(via hole)의 수는 하나는 물론 복수개로 형성할 수 있다. 이러한 구조에서 빛은 발광층(15)에서 발생하여 사파이어 기판(11)을 통하여 외부로 방출된다. Here, the first electrode 25 covers a part of the inner surface of the first via hole, penetrates the first via hole, and contacts the first ohmic contact layer 13, and controls the via hole. It is formed to fill up to a certain depth. At this time, it is preferable that the via hole has a form in which the width becomes narrower toward the bottom. In addition, the horizontal cross-sectional shape of the via hole may be variously modified, such as a circle or a square, and the number of via holes may be formed as well as a plurality. In this structure, light is generated in the light emitting layer 15 and emitted to the outside through the sapphire substrate 11.

여기서 제1 오믹 접촉층은 n형, 제2 오믹 접촉층은 p형이 될 수 있다. 그리고 제 2산화막(18)위에 형성된 오믹전극은 제 1산화막(20)으로 덮여 있고 오믹전극 (19)과 제 1유테틱 금속(21)을 전기적으로 연결하기 위한 제 2 비아홀(27)은 제 2 산화막(18)과 엇갈려 존재하고 사파이어가 식각되어 형성된 제 1 비아홀(24)은 제 2 산화막(18)과 같은 선상에 존재 한다.The first ohmic contact layer may be n-type, and the second ohmic contact layer may be p-type. The ohmic electrode formed on the second oxide film 18 is covered with the first oxide film 20, and the second via hole 27 for electrically connecting the ohmic electrode 19 and the first eutectic metal 21 is formed as a second electrode. The first via hole 24, which is alternate with the oxide film 18 and formed by sapphire etching, is present on the same line as the second oxide film 18.

도 7은 본 발명의 제 2실시예에 따른 수직형 전극 구조를 갖는 발광 다이오드의 중간 제조과정을 도시한 도면이다. 도 7(a)에서와 같이, 사파이어 기판(11)위에 질화물 계 반도체 층(12, 13, 14, 15, 16, 17)의 성장이 끝나면, 제 2 오믹 접촉층(17)위에 SiO₂산화막(18)을 1μm 정도 증착한 후, 사진 식각기술로 패턴닝하여 사파이어 기판의 일부를 노출시키고, BOE(buffer oxide etchant)로 제 2산화막(18)을 식각하여 제 2산화막(18)의 일부만 남긴다.7 is a diagram illustrating an intermediate manufacturing process of a light emitting diode having a vertical electrode structure according to a second embodiment of the present invention. As shown in FIG. 7A, after the growth of the nitride based semiconductor layers 12, 13, 14, 15, 16, and 17 on the sapphire substrate 11 is completed, an SiO ₂ oxide layer on the second ohmic contact layer 17 ( 18) is deposited by about 1 μm, and then patterned by photolithography to expose a portion of the sapphire substrate, and the second oxide layer 18 is etched with a buffer oxide etchant (BOE) to leave only a portion of the second oxide layer 18.

제 2산화막(18)은 사파이어 기판(11)을 식각할 때 질화물 반도체(12, 13, 14, 15, 16, 17)의 보호막으로 활용된다. 제 2 산화막(18)을 일부만 남기는 것은 습식시각중에 반도체 박막을 보호하기 위한 것이다. 즉 SOG(spin on glass), SiO₂의 산화막(18)은 사파이어 기판(11)을 습식식각할 때 질화물 반도체(12, 13, 14, 15, 16, 17)의 보호막으로 활용된다. 즉 제 2산화막(18)이 없이 유테틱 금속만으로 질화물 반도체를 보호하면 금속증착시에 형성되는 금속 클러스트 때문에 마이크로 파이프(micro pipe)가 형성되어 식각용액이 흐를 수 있는 통로를 제공하게 되고 식각용액이 p형 도전형 반도체 접촉층속으로 침투하여 반도체 박막을 식각시키게 됨으로서 습식식각으로 질화물계 반도체 발광소자를 안정하게 제작할 수 없게 된다.The second oxide film 18 is used as a protective film of the nitride semiconductors 12, 13, 14, 15, 16, and 17 when etching the sapphire substrate 11. Only part of the second oxide film 18 is left to protect the semiconductor thin film during the wet process. That is, the oxide film 18 of SOG (spin on glass) or SiO ₂ is used as a protective film of the nitride semiconductors 12, 13, 14, 15, 16, and 17 when wet etching the sapphire substrate 11. That is, if the nitride semiconductor is protected only with the eutectic metal without the second oxide film 18, a micro pipe is formed due to the metal crust formed during the metal deposition, thereby providing a passage through which the etching solution flows. Since the semiconductor thin film is etched by penetrating into the p-type conductive semiconductor contact layer, the nitride-based semiconductor light emitting device cannot be stably manufactured by wet etching.

이러한 문제점을 해결하기 위하여 비아홀이 형성될 부분의 맞은 편에 SiO₂의 산화막을 형성하면, 유테틱 금속의 마이크로 파이프를 통하여 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H ₃PO₄), 산화크롬(CrO₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 적어도 어느 하나 또는 이들의 조합에 의한 혼합된 식각용액이 유테틱 금속 속으로 침투해 들어오더라도 식각용액에 강한 SiO₂의 산화막이 반도체 박막을 덮고 있으므로 식각중에도 반도체 박막의 손상을 피할 수 있다.In order to solve this problem, when an oxide film of SiO ₂ is formed opposite the portion where the via hole is to be formed, hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), and sodium hydroxide are formed through a micro pipe of eutectic metal. (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), chromium oxide (CrO ₃ ), potassium hydroxide (KOH), potassium hydrogen sulphate (KHSO ₄ ) and aluene (4H ₃ PO ₄ + Since the mixed etching solution of at least one of 4CH ₃ COOH + HNO ₃ + H ₂ O) or a combination thereof penetrates into the eutectic metal, an oxide film of SiO ₂ resistant to the etching solution covers the semiconductor thin film. During etching, damage to the semiconductor thin film can be avoided.

즉 SiO₂의 산화막은 본 발명에서 사용하는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄), 산화크롬(CrO ₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치(4H₃PO₄+4CH₃COOH+HNO ₃+H₂O)중 적어도 어느 하나 또는 이들의 조합에 의한 혼합용액에 거의 식각되지 않을 뿐아니라 질화물 반도체와의 접착력도 대단히 강하다. SiO₂의 산화막은 PECVD, LPCVD(low pressure chemical vapor deposition), thermal CVD에 의해 반도체 박막위에 증착하는 것이 바람직하고 핀홀(pin hole)이 거의 존재하지 않는 양질의 산화막을 얻는 것이 더욱 바람직 하다. 핀홀이 없는 양질의 SiO₂의 산화막은 식각용액에서 거의 식각되지 않을 뿐아니라 유테틱 금속의 핀홀을 통하여 들어온 식각용액이 반도체 박막과 접촉할 우려가 없으므로 반도체 박막을 보호할 수 있다.That is, the oxide film of SiO ₂ is hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), To at least one or a combination of chromium oxide (CrO ₃ ), potassium hydroxide (KOH), potassium hydrogen sulfate (KHSO ₄ ) and aloe etch (4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O) Is hardly etched into the mixed solution, and has a very strong adhesion to the nitride semiconductor. The oxide film of SiO ₂ is preferably deposited on the semiconductor thin film by PECVD, low pressure chemical vapor deposition (LPCVD), thermal CVD, and more preferably, a high quality oxide film having almost no pin holes is obtained. Oxide film of high quality SiO ₂ without pinhole is hardly etched in the etching solution and protects the semiconductor thin film because the etching solution coming in through the pinhole of the eutectic metal does not come into contact with the semiconductor thin film.

특히 사파이어가 식각되어 질화물계 반도체 박막이 식각액에 노출되면 반도체 결정 성장시에 형성된 결정결함 특히, 관통 결정결함은 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄), 산화크롬(CrO₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치(4H₃PO₄+4CH₃COOH+HNO₃+H₂O)중 적어도 하나를 포함하는 혼합용액에 약하여 반도체 박막 전면을 손상시킬 수 있는데 비아홀 맞은 편에 산화막을 형성시켜 식각용액의 접촉을 차단함으로서 보다 안정하게 공정을 달성 할 수 있다는 잇점이 있다.In particular, when sapphire is etched and the nitride semiconductor thin film is exposed to an etchant, crystal defects formed during semiconductor crystal growth, in particular, penetrating crystal defects are hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH), and sodium hydroxide (NaOH). , Sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), chromium oxide (CrO ₃ ), potassium hydroxide (KOH), potassium hydrogen sulfate (KHSO ₄ ) and aloe etch (4H ₃ PO ₄ + 4CH ₃ COOH It is weak to the mixed solution containing at least one of + HNO ₃ + H ₂ O) and can damage the entire surface of the semiconductor thin film. By forming an oxide film on the opposite side of the via hole, the process can be more stably achieved by blocking the contact of the etching solution. There is an advantage.

이때 비아 홀은 맞은편의 산화막위에 형성하고 산화막보다 작은 크기의 반도체 박막을 노출 시키는 것이 바람직하다. 그리고 인터 컨낵션 부분(27)은 오믹전극 및 유테틱 금속만으로 형성되기 때문에 전기적 도통에 문제가 없는 한 좁게 형성시켜주고, 오믹 금속 및 유테틱 금속자체를 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄), 산화크롬(CrO ₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치(4H₃PO₄+4CH₃COOH+HNO₃+H₂O)중 적어도 하나를 포함하는 식각용액에 손상받지 않는 Pt, Au 중 어느 하나를 포함하는 구조로 하는 것이 바람직하다.In this case, the via hole is preferably formed on the opposite oxide film and exposes a semiconductor thin film of a smaller size than the oxide film. In addition, since the interconnection portion 27 is formed of only the ohmic electrode and the eutectic metal, the interconducting portion 27 is formed to be narrow as long as there is no problem in electrical conduction. The ohmic metal and the eutectic metal themselves are hydrochloric acid (HCl), nitric acid (HNO ₃ ), Potassium hydroxide (KOH), sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), chromium oxide (CrO ₃ ), potassium hydroxide (KOH), potassium hydrogen sulfate (KHSO ₄ ) and alu It is preferable to have a structure including any one of Pt and Au which are not damaged by an etching solution containing at least one of etch (4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O).

즉, 제 2 산화막(18)이 없이 유테틱 금속만으로 질화물 반도체를 보호하면 금속증착시에 형성되는 금속 클러스트 때문에 마이크로 파이프(micro pipe)가 형성되고 마이크로 파이프는 식각용액이 흐를 수 있는 통로를 제공하여 식각용액이 질화물 반도체층 속으로 침투하게 됨으로서 오믹 금속(19) 및 제 2 오믹 접촉층(17)을 손상시키게 되는 것이다.That is, when the nitride semiconductor is protected by only the eutectic metal without the second oxide film 18, a micro pipe is formed due to the metal crust formed during the metal deposition, and the micro pipe provides a passage through which the etching solution can flow. The etching solution penetrates into the nitride semiconductor layer, thereby damaging the ohmic metal 19 and the second ohmic contact layer 17.

사파이어 기판(11)위에 버퍼층(12) 및 n형 및 p형 도전형 접촉층(13, 17), n형, p형 클래딩 층(14, 16), 발광층(15)은 In_x(Al_yGa_1-y)N 질화물계 반도체로 이루어져 있고 x와 y는 1≥x≥0, 1≥y≥0, x+y>0 값을 가진다. n형 도전형 접촉층(13)은 Si 불순물이 10¹⁸ 이상의 농도로 도핑되어 1x10^-2Ωcm² 이하의 접촉저항을 가지며, p형 도전형 접촉층(17)은 Mg 불순물이 10¹⁹ 이상의 농도로 도핑되어 1x10^-2Ωcm²이하의 접촉저항을 갖도록 했다.On the sapphire substrate 11, the buffer layer 12 and the n-type and p-type conductive contact layers 13 and 17, the n-type and p-type cladding layers 14 and 16, and the light emitting layer 15 are In _x (Al _y Ga). _1-y ) N nitride semiconductor and x and y have values of 1≥x≥0, 1≥y≥0, and x + y> 0. The n-type conductive contact layer 13 is doped with a Si impurity of 10 ¹⁸ or more to have a contact resistance of 1x10 ^-2 Ωcm ² or less, and the p-type conductive contact layer 17 has a concentration of Mg impurity of 10 ¹⁹ or more. Doped so as to have a contact resistance of 1x10 ^-2 Ωcm ² or less.

질화물계 반도체 박막의 전체 두께는 사파이어 기판 제거시 응력에 의한 질화물 반도체의 깨짐을 최소화하기 위하여 1μm 내지 20μm 두께를 갖는 것이 바람직하고 전류확산 및 식각 선택비를 개선시키기 위하여 n형 오믹 접촉층(13)은 2μm 이상, p형 접촉층(17)의 두께는 0.2μm 이상 두껍게 하는 것이 바람직하다. The total thickness of the nitride-based semiconductor thin film preferably has a thickness of 1 μm to 20 μm in order to minimize the cracking of the nitride semiconductor due to stress upon removal of the sapphire substrate, and the n-type ohmic contact layer 13 to improve current diffusion and etching selectivity. It is preferable that the thickness of the p-type contact layer 17 be 2 micrometers or more and 0.2 micrometers or more thick.

이후에 도 7(b)에서 보는 바와 같이 오믹전극(19)을 증착하여 열처리하게 된다. 낮은 접촉저항과 광 반사성이 우수한 도전 물질을 얻기 위하여 오믹전극(19)은 Pd, Rh, Pt, Ta, Ni, Cr, Au, Ti 중의 어느 하나 또는 이들 금속의 합금을 증착하여 외부 양자효율을 증가 시킬 수 있다. 열처리는 산소 또는 질소분위기 하에서 450℃내지 700℃의 온도에서 2분간 수행하였다. Thereafter, as shown in FIG. 7B, the ohmic electrode 19 is deposited and heat treated. In order to obtain a conductive material having excellent low contact resistance and light reflectivity, the ohmic electrode 19 increases the external quantum efficiency by depositing any one of Pd, Rh, Pt, Ta, Ni, Cr, Au, Ti, or an alloy of these metals. You can. The heat treatment was carried out for 2 minutes at a temperature of 450 ℃ to 700 ℃ under oxygen or nitrogen atmosphere.

열처리가 끝나면 PECVD(plasma enhanced chemical vapour deposition)으로 제 1산화막(20)을 증착하고 사진식각하여 제 2비아홀을 형성한다 (도7(c)). 이 비아홀은 제 1 유테틱 금속과 오믹전극을 전기적으로 연결해주는 역할을 하고, 제 1 산화막(20)은 사파이어 기판을 식각할 때 질화물 반도체층(12, 13, 14, 15, 16, 17)의 보호막으로 활용된다.After the heat treatment, the first oxide film 20 is deposited by plasma enhanced chemical vapor deposition (PECVD) and photo-etched to form a second via hole (FIG. 7C). The via hole serves to electrically connect the first eutectic metal and the ohmic electrode, and the first oxide film 20 is formed of the nitride semiconductor layers 12, 13, 14, 15, 16, and 17 when etching the sapphire substrate. Used as a shield.

이어서 제 1 유테틱 금속(21)을 상기 제 1 산화막층(20)위에 증착하고, 제 2 유테틱 금속(22)을 리셉터 기판(23)에 증착한다 (도7(d)). 제1, 제2 유테틱 금속(21, 22)은 산화막과 리셉터기판 사이에 우수한 접착력을 얻기 위하여 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 증착함으로서 얻었고, 질소를 포함하는 분위기의 퍼니스(furnace)에서 300℃ 내지 700℃ 사이의 온도로 열처리하였다. 바람직하게는 400℃ 내지 600℃의 온도로 열처리한다.Subsequently, a first eutectic metal 21 is deposited on the first oxide film layer 20, and a second eutectic metal 22 is deposited on the receptor substrate 23 (Fig. 7 (d)). The first and second eutectic metals 21 and 22 were obtained by depositing at least one of Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag in order to obtain excellent adhesion between the oxide film and the receptor substrate. The furnace was heat-treated at a temperature between 300 ° C. and 700 ° C. in a furnace containing nitrogen. Preferably the heat treatment at a temperature of 400 ℃ to 600 ℃.

발광 다이오드의 동작전압은 금속과 반도체층과 접촉저항에 큰 영향을 받으므로 제 2유테틱 금속(22)은 리셉터 기판(23)과 낮은 접촉 저항을 얻도록 오믹 접촉을 하도록 하였다. 제 2 유테틱 금속(22)은 리셉터 기판의 종류에 따라 다르며, p형 실리콘 기판(23)을 리셉터 기판으로 쓰는 경우에는 Ti, Au, Ni, Pt 중 적어도 하나 이상으로 하고 열처리하여 실리콘 기판과의 밀착성을 향상시켰다. 이후에 도 7(e)에서 보는 바와 같이 제 1 유테틱 금속과 제 2 유테틱 금속을 열압착하여 접착시켰다. Since the operating voltage of the light emitting diode is greatly influenced by the contact resistance between the metal and the semiconductor layer, the second eutectic metal 22 is in ohmic contact with the receptor substrate 23 so as to obtain a low contact resistance. The second eutectic metal 22 depends on the type of the receptor substrate. When the p-type silicon substrate 23 is used as the receptor substrate, at least one of Ti, Au, Ni, and Pt is heat-treated to form a silicon substrate. Adhesion was improved. Thereafter, as shown in FIG. 7 (e), the first and second eutectic metals were thermocompression-bonded to each other.

리셉터 기판은 지지체 및 전류 흐름의 통로가 되므로 전기를 통할 수 있도록 Si, GaAs, InP, InAs 등의 도전형 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 도전막, CuW, Mo, Au, Al, Cu 등의 금속 중의 적어도 하나를 포함하여 형성하고, 기판 접착시 In, Pd, Sn, Au, Pt, Ti, Ge 중 적어도 하나의 조합으로 약 200℃ 내지 500℃ 부근의 온도에서 약 1MP 내지 6MP (Mega pascal)의 압력으로 1분 내지 40분간 접착하는 것이 바람직하다. The receptor substrate serves as a passage for the support and the current flow, so that the conductive semiconductor substrates such as Si, GaAs, InP, and InAs, conductive conductive films such as indium tin oxide (ITO), ZrB, and ZnO, CuW, Mo, At least one of metals such as Au, Al, Cu, and the like, and at a temperature of about 200 ° C. to 500 ° C. with at least one combination of In, Pd, Sn, Au, Pt, Ti, and Ge when the substrate is bonded. It is preferable to bond for 1 to 40 minutes at a pressure of 1MP to 6MP (Mega pascal).

이러한 열 압착 공정에서 제 1, 제2 유테틱 금속(21, 22)이 산화되는 것을 방지하기 위하여 Ar, He, Kr, Xe, Rn 등의 가스 분위기에서 진행하여 반도체 박막과 금속과의 접촉저항을 낮출 수 있도록 하였다.In order to prevent the first and second eutectic metals 21 and 22 from being oxidized in the thermocompression bonding process, the contact resistance between the semiconductor thin film and the metal may be formed in a gas atmosphere such as Ar, He, Kr, Xe, and Rn. To lower it.

이어서 도 7(e)에서 보는 바와 같이 사파이어 기판(11)을 랩핑(lapping and polishing)하고 SiO₂ 식각 마스크를 1μm정도 증착하였다. 이 때, 사파이어 기판(11)의 두께는 식각공정 시간을 최소화시키기 위하여 가능한 한 얇게 하는 것이 좋으나 너무 얇으면 사파이어 기판(11)이 휠 염려가 있거나 취급하기가 어려우므로 바람직하게는 10μm~200μm 정도이다.Subsequently, as shown in FIG. 7E, the sapphire substrate 11 was wrapped and polished, and a SiO ₂ etching mask was deposited about 1 μm. At this time, the thickness of the sapphire substrate 11 is preferably as thin as possible in order to minimize the etching process time, but if too thin, the sapphire substrate 11 is wheel-worn or difficult to handle, preferably 10 μm to 200 μm. .

또, 사파이어 기판(11) 표면의 거칠기가 질화물반도체 층(12, 13, 14, 15, 16, 17)에 그대로 전달되어 질화물 반도체 구조가 손상될 수 있기 때문에 경면 연마된 사파이어 기판(11) 표면의 거칠기는 20μm 이하가 되도록 하였다. 여기서 사파이어 기판(11)의 랩핑은 CMP(chemical mechanical polishing), ICP/RIE 건식 식각, 알루미나(Al₂O₃) 가루를 이용한 기계적 연마 또는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄), 산화크롬(CrO₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치(4H₃PO₄+4CH₃COOH+HNO ₃+H₂O)중 적어도 하나를 포함하는 식각액으로 하는 습식식각에 의하여 진행한다. 이때, ICP/RIE 또는 RIE 의 식각 가스로는 BCL₃, Cl₂, HBr, Ar 중 적어도 하나를 사용한다.In addition, since the roughness of the surface of the sapphire substrate 11 is transferred to the nitride semiconductor layers 12, 13, 14, 15, 16, and 17 as it is, the nitride semiconductor structure may be damaged. Roughness was made to be 20 micrometers or less. The lapping of the sapphire substrate 11 is performed by chemical mechanical polishing (CMP), ICP / RIE dry etching, mechanical polishing using alumina (Al ₂ O ₃ ) powder or hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH). ), Sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), chromium oxide (CrO ₃ ), potassium hydroxide (KOH), potassium hydrogen sulfate (KHSO ₄ ) and aloe etch (4H _It proceeds by wet etching with an etchant containing at least one of ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ O). In this case, at least one of BCL ₃ , Cl ₂ , HBr, and Ar may be used as an etching gas of ICP / RIE or RIE.

이후 사파이어 기판을 식각하여 버퍼층(12)을 노출시켜 제 1전극 접촉면적을 확보했다(도7(h)). 버퍼층(12)을 노출시키기 위한 사파이어 기판(11)의 습식식각은 다음과 같은 방법으로 진행한다. 200℃ 내지 400℃ 온도의 황산(H₂SO₄)과 인산(H₃PO₄)으로 혼합된 식각 용액에 의한 사파이어 기판(11)의 식각 속도를 측정하여 사파이어 기판(11) 두께보다 5μm 정도의 두께를 더한만큼의 두께를 식각할 시간동안 식각 용액에 담가둔다. 여기서 사용되는 식각 용액을 사용하면 GaN 질화물 반도체의 식각속도는 사파이어 기판(11)에 비하여 1/10 이하의 식각 속도를 보였다. 즉, 사파이어 기초기판(11)에 대한 질화물계 반도체 층(12, 13, 14, 15, 16, 17)의 식각 선택비가 10 이상이다. 따라서 사파이어 기초기판(11)을 완전히 식각하고도 남을 시간동안 식각을 진행하더라도 질화물 반도체 층(12, 13, 14, 15, 16, 17)의 식각 속도가 느리기 때문에 질화물 반도체 층(12, 13, 14, 15, 16, 17)이 손상될 염려는 적다.Thereafter, the sapphire substrate was etched to expose the buffer layer 12 to secure the first electrode contact area (Fig. 7 (h)). The wet etching of the sapphire substrate 11 for exposing the buffer layer 12 is performed in the following manner. The etching rate of the sapphire substrate 11 by the etching solution mixed with sulfuric acid (H ₂ SO ₄ ) and phosphoric acid (H ₃ PO ₄ ) at a temperature of 200 ° C. to 400 ° C. was measured, and the thickness of the sapphire substrate 11 was about 5 μm. Immerse the etch solution for the time to etch the thickness plus thickness. When the etching solution used herein, the etching rate of the GaN nitride semiconductor was 1/10 or less than that of the sapphire substrate 11. That is, the etching selectivity of the nitride based semiconductor layers 12, 13, 14, 15, 16, and 17 with respect to the sapphire base substrate 11 is 10 or more. Therefore, even though the etching process is performed for a time remaining after the sapphire base substrate 11 is completely etched, the etching rate of the nitride semiconductor layers 12, 13, 14, 15, 16, and 17 is slow, so that the nitride semiconductor layers 12, 13, and 14 , 15, 16, 17) are less likely to be damaged.

제 1전극(25)을 형성하기 위한 사파이어 기초기판(11)의 식각에는 ICP/RIE 기술을 사용할 수도 있다. 사파이어 기판(11)을 빠르게 식각하기 위하여 ICP와 RIE 파워를 가능한 한 높이는 것이 좋지만 에피층을 손상시킬 수 있기 때문에 주의가 필요하다. ICP / RIE technology may be used for etching the sapphire base substrate 11 for forming the first electrode 25. In order to quickly etch the sapphire substrate 11, it is desirable to increase the ICP and RIE power as much as possible, but care must be taken because it may damage the epi layer.

사파이어 기판(11) 식각기술을 활용하여 비아 홀 형성과 동시에 소자의 다이싱 라인(dicing line) 또는 벽개(cleve, brake) 라인을 형성시킬 수 있다. 황산(H₂SO₄)과 인산(H₃PO₄)이 혼합된 용액으로 다양한 선폭을 갖는 패턴에 대한 사파이어 기판을 식각한 경우 식각된 깊이는 오픈된 패턴폭에 따라 달랐으며, 오픈된 선폭이 넓을수록 깊었고 선폭이 좁은 패턴인 경우에는 식각깊이가 자동으로 정지되는 것을 알 수 있었다. 다시 말하면, 습식식각에서 사파이어 기판은 습식식각에서 방향성을 갖고 있으며 식각깊이는 패턴된 선폭에 의존 한다. 주로 사용되는 사파이어의 기초기판(11)은 (0001)의 C면이며 습식식각을 하면 방향에 따라 식각면의 각도는 M면, R면, A면에 따라 54° 또는 25° 정도의 경사면을 이룬다. 이러한 현상은 (0001)의 C면과 식각된 (10-10)의 M면, (-1012)의 R면, (11-20)의 A면-식각파셋(etched facet)면이 식각 속도가 다르기 때문이다. 즉 사파이어 식각속도의 면방위 의존성을 살펴본 결과, C면>R면>M면>A면 순서이고, 이와 같은 결과로 미루어 볼 때 식각깊이는 오픈된 선폭에 의해 결정되며 오픈된 선폭을 조절하면 자유자제로 식각깊이를 조절할 수 있다는 것을 의미한다.The sapphire substrate 11 etching technology may be used to form a dicing line or cleve, brake line of the device at the same time as the via hole is formed. When the sapphire substrate was etched with a mixture of sulfuric acid (H ₂ SO ₄ ) and phosphoric acid (H ₃ PO ₄ ) for a pattern having various line widths, the etched depth was different depending on the open pattern width. The wider the pattern, the deeper the pattern and the narrower the line width. In other words, in wet etching, the sapphire substrate is oriented in wet etching and the etching depth depends on the patterned line width. The base substrate 11 of sapphire mainly used is the C plane of (0001), and when the wet etching is performed, the angle of the etching surface forms an inclined surface of 54 ° or 25 ° depending on the M plane, the R plane, and the A plane. . This phenomenon is due to the difference in etching speed between C surface of (0001), M surface of (10-10), R surface of (-1012) and A-etched facet surface of (11-20). Because. In other words, the surface orientation dependence of sapphire etching speed was found to be C plane> R plane> M plane> A plane, and as a result, the etch depth is determined by the open line width. This means that you can control the depth of etching by yourself.

도7(h)에서 도시한 바와 같이, 습식 또는 건식 방법을 하나 이상 조합한 방법으로 소자를 분리할 장소에 다이싱 라인을 형성시켜 줌으로서 용이하게 소자를 분리 할 수 있을 뿐만 아니라, 절단된 면을 깨끗한 경면을 만들 수 있다. 사파이어 습식식각 기술을 양산에 적용했을 경우에 다른 중요한 요소는 사파이어 기판(11)과 질화물 반도체 층(12, 13)과의 식각 선택 비를 높일 수 있는 공정 조건을 확보하는 것이며, 특히 질화물 반도체 층(12, 13)을 사파이어 식각 정지층 (etch stop layer)으로 활용하는 것이 효과적이다. 질화물 반도체 층(12, 13)으로는 In_x(Ga_yAl_1-y)N (1≥x≥0, 1≥y≥0, x+y>0) 계열을 사용할 수 있으며, 바람직하게는 Al의 조성비를 증가시키거나 Mg을 도핑한 p형 GaN를 사용하는 것이 효과적이고, 필요에 따라서는 사파이어 기판(11)에 질화물 반도체 층(12)을 형성하기 전에 국지적으로 SiO₂나 SiNx 등의 보호막을 형성하여 식각 정지층을 별도로 형성할 수도 있다. 특히 SiO₂는 사파이어와 높은 습식식각 선택 비를 갖고 있다.As shown in Fig. 7 (h), by dividing the element into a place where the element is to be separated by a method combining one or more of a wet or dry method, the element can be easily separated, and the cut surface You can make a clean mirror. When the sapphire wet etching technology is applied to mass production, another important factor is to secure process conditions for increasing the etching selectivity between the sapphire substrate 11 and the nitride semiconductor layers 12 and 13, and in particular, the nitride semiconductor layer ( 12, 13) is effective as a sapphire etch stop layer. As the nitride semiconductor layers 12 and 13, an In _x (Ga _y Al _1-y ) N (1≥x≥0, 1≥y≥0, x + y> 0) series may be used, and preferably Al It is effective to increase the composition ratio of or to use p-type GaN doped with Mg, and if necessary, before forming the nitride semiconductor layer 12 on the sapphire substrate 11, a protective film such as SiO ₂ or SiNx is locally applied. It may be formed separately to form an etch stop layer. In particular, SiO ₂ has a sapphire and a high wet etching selectivity.

이후 도7(j)어서 보는 바와 같이, RIE를 이용하여 버퍼층(12)을 건식식각하여 제 1 오믹 접촉층(13)을 노출시키고 제 1 전극(25)을 형성시켜 열처리 한다. 낮은 접촉저항을 얻기 위하여 제 1전극(25)은 Al, Pt, Ta, Ni, Cr, Au, Ti 중의 어느 하나 또는 이들 금속의 합금을 증착하여 열처리한다. 열처리는 질소분위기 하에서 300℃내지 600℃ 온도에서 2분간 수행하였다. Subsequently, as shown in FIG. 7 (j), the buffer layer 12 is dry etched using RIE to expose the first ohmic contact layer 13, and the first electrode 25 is formed to be heat treated. In order to obtain low contact resistance, the first electrode 25 is heat-treated by depositing any one of Al, Pt, Ta, Ni, Cr, Au, Ti, or an alloy of these metals. The heat treatment was performed at 300 ° C. to 600 ° C. for 2 minutes under nitrogen atmosphere.

이후 리셉터 기판(23)을 CMP, 또는 이면 연마 및 경면화했다. 다이싱(기판절단 또는 벽개)을 위하여 50μm 내지 100μm으로 얇게 하는 것이 바람직하다. Thereafter, the receptor substrate 23 was polished and mirror-polished on CMP or back. For dicing (substrate cutting or cleavage) it is desirable to thin as 50 μm to 100 μm.

도 7(h) 내지 도7(i)에서 보는 바와 같이 기판을 다이싱하기 위하여 비아 홀을 형성 할때 다이싱할 부분의 사파이어도 제거되도록 SiO₂를 패턴닝하였다. 이는 일반적으로 사용하는 다이싱 장비는 다이아몬드 블레이드(blade)를 사용하고 있는데, 사파이어 기판을 절단하는 것은 다소 무리가 있고 생산성도 저하된다. 이러한 문제를 해결하기 위하여 비아홀을 형성할 때 다이싱 라인(31)을 동시에 형성했다.이렇게 하면 공정시간과 공정비용을 절감할 수 있는 장점뿐만 아니라 다이싱 장비를 사용하지 않고 벽개공정을 통해서도 소자를 분리되므로 제조원가가 절감된다.As shown in FIGS. 7 (h) to 7 (i), when forming a via hole for dicing a substrate, SiO ₂ was patterned to remove sapphire of a portion to be diced. The dicing equipment is generally used diamond blades, cutting the sapphire substrate is rather cumbersome and productivity is reduced. In order to solve this problem, the dicing line 31 was formed at the same time when the via hole was formed. This not only reduces the processing time and the processing cost but also the cleavage process without dicing equipment. This reduces the manufacturing cost.

실시예 3Example 3

도 8은 본 발명의 제 3실시예에 따른 수직형 전극구조를 갖는 발광 다이오드의 단면과 평면을 도시한 도면이다. 도 8에서 보는 바와 같이, 수직형 발광다이오드의 제작방법은 제 2 실시예와 유사하지만, 오믹전극과 제 1 유테틱금속과의 전기적 연결을 위한 제 2 비아홀(27)위치가 다르다. 8 is a cross-sectional view and a plan view of a light emitting diode having a vertical electrode structure according to a third embodiment of the present invention. As shown in FIG. 8, the manufacturing method of the vertical light emitting diode is similar to that of the second embodiment, but the position of the second via hole 27 for electrical connection between the ohmic electrode and the first eutectic metal is different.

즉, 사파이어 식각을 식각할 때 반도체 기판을 보호하는 제 2 산화막(18)과 제 2 오믹 전극을 덮고 있는 제 1 산화막(20)의 비아를 통하여 전기적으로 연결하는 제 2 비아홀(27)은 수직하게 존재하며, 보호막(18)과 제 1 비아홀(24)도 수직한 선상에 존재한다. 이러한 것은 오믹전극(19)이 사파이어 식각용액에서 질화물 반도체 층을 효과적으로 보호하지 못하기 때문에 사파이어 비아홀 형성위치에만 국부적으로 SiO₂산화막을 증착한 것이다. SiO₂는 본 발명에서 사용되는 식각용액에 20이상의 대단히 높은 식각 선택비를 갖고 있다.That is, when the sapphire etching is etched, the second via hole 27 electrically connecting through the vias of the second oxide film 18 protecting the semiconductor substrate and the first oxide film 20 covering the second ohmic electrode is perpendicular to each other. The protective film 18 and the first via hole 24 also exist on a perpendicular line. This is because the ohmic electrode 19 does not effectively protect the nitride semiconductor layer in the sapphire etching solution, and the SiO ₂ oxide film is locally deposited only at the sapphire via hole formation position. SiO ₂ has an extremely high etching selectivity of 20 or more in the etching solution used in the present invention.

제 3 실시예에서 제조된 발광다이오드의 특징을 요약하면 다음과 같다. 수직 전극형 다이오드는 제 2전극(26)이 형성되어 있는 리셉터 기판(23), 상기 리셉터 기판(23)위에 형성 되어 있는 제 2 유테틱 금속(22), 제 1유테틱 금속과 제 2 유테틱 금속이 열 압착으로 접착되어 있으며, 제 1 유테틱 금속은 산화막(20)의 비아(27)를 통하여 오믹전극(19)과 연결되며, 상기 제2 오믹전극(19)위에 산화막(18), 제 2 오믹 접촉층(17), 제2 클레딩층(16), 발광층(15), 제1 클레딩층(14), 제1 오믹 접촉층(13), 버퍼층(12) 및 제1 전극(25)이 존재하며, 상기 제1 전극(25)은 사파이어 기판(11) 및 버퍼층(12)이 식각되어 형성된 비아 홀을 통하여 제1 오믹 접촉층(13)과 전기적으로 연결(inter-connection)되어 있다. 여기서, 제 1전극(25)은 비아 홀(via hole) 내부면의 일부를 덮고 있으며 비아홀을 관통하여 제1 오믹 접촉층(13)과 접촉하고 있고, 비아 홀(via hole)을 일정 깊이까지 채우는 형태로 형성되어 있다. The characteristics of the light emitting diodes manufactured in the third embodiment are summarized as follows. The vertical electrode type diode includes a receptor substrate 23 on which a second electrode 26 is formed, a second eutectic metal 22 formed on the receptor substrate 23, a first eutectic metal and a second eutectic. The metal is bonded by thermocompression bonding, and the first eutectic metal is connected to the ohmic electrode 19 through the via 27 of the oxide film 20, and the oxide film 18 and the second ohmic electrode 19 are formed on the second ohmic electrode 19. 2 ohmic contact layer 17, second cladding layer 16, light emitting layer 15, first cladding layer 14, first ohmic contact layer 13, buffer layer 12 and first electrode 25 ) And the first electrode 25 is electrically connected to the first ohmic contact layer 13 through a via hole formed by etching the sapphire substrate 11 and the buffer layer 12. . Here, the first electrode 25 covers a part of the inner surface of the via hole, contacts the first ohmic contact layer 13 through the via hole, and fills the via hole to a predetermined depth. It is formed in the form.

이 때, 비아 홀(via hole)은 아래로 갈수록 폭이 약간 좁아지는 형태를 가지는 것이 바람직하다. 여기서 제1 오믹 접촉층은 n형, 제2 오믹 접촉층은 p형이 될 수 있다. 제 2산화막(18)위에 형성된 오믹전극은 보호막(20)으로 덮여 있고 오믹전극(19)과 제 1 유테틱 금속(21)을 전기적으로 연결하기 위한 비아 홀(27)은 제 2산화막(18)위에 존재 하며 사파이어가 식각되어 형성된 비아홀(24)은 제 2산화막(18)과 같은 선상에 존재 한다.At this time, it is preferable that the via hole has a form in which the width becomes narrower toward the bottom. The first ohmic contact layer may be n-type, and the second ohmic contact layer may be p-type. The ohmic electrode formed on the second oxide film 18 is covered with the protective film 20, and the via hole 27 for electrically connecting the ohmic electrode 19 and the first eutectic metal 21 is the second oxide film 18. The via hole 24 formed above and formed by etching sapphire is present on the same line as the second oxide film 18.

실시예 4Example 4

도 9는 본 발명의 제4 실시예에 따른 수직형 전극 구조를 갖는 발광 다이오드의 단면과 평면을 도시한 도면이다. 9 is a cross-sectional view and a plan view of a light emitting diode having a vertical electrode structure according to a fourth embodiment of the present invention.

본 실시예의 발명은 도 9에서 보는 바와 같이, 수직 전극형 다이오드는 제 2전극(26)이 형성되어 있는 리셉터 기판(23), 상기 리셉터 기판(23) 위에 형성 되어 있는 제 2 유테틱 금속(22), 제 1 유테틱 금속과 제 2 유테틱 금속이 열 압착으로 접착되어 있으며, 제 1 유테틱 금속은 제 1산화막(20)의 비아(27)를 통하여 오믹전극(19)과 연결되며, 상기 오믹전극(19)위에 제 2 오믹 접촉층(17), 제 2 클레딩층(16), 발광층(15), 제1 클레딩층(14), 제1 오믹 접촉층(13), 버퍼층(12), 투명전극(28) 및 제1 전극(25)이 존재하며, 상기 투명전극(28)은 사파이어 기판(11) 및 버퍼층(12)이 식각되어 형성된 제 1 비아 홀을 통하여 제 1 오믹 접촉층(13)과 전기적으로 연결(inter-connection)되어 있다. 여기서, 투명전극(28)은 제 1비아 홀(via hole) 내부면을 덮고 있으며 제 1 비아홀을 관통하여 제1 오믹 접촉층(13)과 접촉하고 있고, 제1 전극(25)은 투명전극(28)위에 형성되어 있다. As shown in FIG. 9, the vertical electrode type diode includes a receptor substrate 23 having a second electrode 26 formed thereon, and a second eutectic metal 22 formed on the receptor substrate 23 formed thereon. ), The first eutectic metal and the second eutectic metal are bonded by thermal compression, and the first eutectic metal is connected to the ohmic electrode 19 through the vias 27 of the first oxide film 20. The second ohmic contact layer 17, the second cladding layer 16, the light emitting layer 15, the first cladding layer 14, the first ohmic contact layer 13, and the buffer layer 12 are disposed on the ohmic electrode 19. ), A transparent electrode 28 and a first electrode 25 are present, and the transparent electrode 28 has a first ohmic contact layer through a first via hole formed by etching the sapphire substrate 11 and the buffer layer 12. It is electrically connected to (13). Here, the transparent electrode 28 covers the inner surface of the first via hole and contacts the first ohmic contact layer 13 through the first via hole, and the first electrode 25 is a transparent electrode ( 28) is formed on.

이 때, 제 1 비아 홀(via hole)은 아래로 갈수록 폭이 약간 좁아지는 형태를 가지는 것이 바람직하다. 이러한 구조에서 빛은 발광층(15)에서 발생하여 사파이어 기판(11)을 통하여 외부로 방출된다. 여기서 제1 오믹 접촉층은 n형, 제2 오믹 접촉층은 p형이 될 수 있다. 오믹전극은 제 1 산화막(20)으로 덮여 있고 오믹전극(19)과 제1 유테틱 금속(21)을 전기적으로 연결하기 위한 제 2 비아홀(27)은 제 2산화막(18)위에 존재 하며 사파이어가 식각되어 형성된 제 1 비아홀(24)은 제 2 비아홀(27)과 엇갈린 선상에 존재 하는 것이 바람직하다. In this case, it is preferable that the first via hole has a form in which the width thereof is narrowed slightly downward. In this structure, light is generated in the light emitting layer 15 and emitted to the outside through the sapphire substrate 11. The first ohmic contact layer may be n-type, and the second ohmic contact layer may be p-type. The ohmic electrode is covered with the first oxide film 20, and the second via hole 27 for electrically connecting the ohmic electrode 19 and the first eutectic metal 21 exists on the second oxide film 18, and sapphire The first via hole 24 formed by etching is preferably present on a line intersected with the second via hole 27.

제4 실시예의 상세한 제조방법은 다음과 같다. 사파이어 기판(11)위에 질화물 계 반도체 층(12, 13, 14, 15, 16, 17) 성장했다. 사파이어 기판(11)위의 버퍼층(12) 및 n형 및 p형 도전형 접촉층(13, 17), n형, p형 클래딩 층(14, 16) 및 발광층(15)은 In_x(Al_yGa_1-y)N 질화물계 반도체로 이루어져 있고 x와 y는 1≥x≥0, 1≥y≥0 값을 가진다. n형 도전형 접촉층(13)은 Si 불순물이 10¹⁸ 이상의 농도로 도핑되어 1E-2Ωcm-2 이하의 접촉저항이며, p형 접촉층(17)은 Mg 불순물이 10¹⁹ 이상의 농도로 도핑되어 1E-2Ωcm-2 이하의 접촉저항을 갖도록 했다.The detailed manufacturing method of the fourth embodiment is as follows. The nitride semiconductor layers 12, 13, 14, 15, 16 and 17 were grown on the sapphire substrate 11. The buffer layer 12 on the sapphire substrate 11 and the n-type and p-type conductive contact layers 13 and 17, the n-type and p-type cladding layers 14 and 16, and the light emitting layer 15 are In _x (Al _y). Ga _1-y ) N nitride semiconductor, and x and y have values of 1≥x≥0 and 1≥y≥0. The n-type conductive contact layer 13 is doped with a Si impurity of 10 ¹⁸ or more to have a contact resistance of 1E-2Ωcm-2 or less, and the p-type contact layer 17 is doped with a Mg impurity of 10 ¹⁹ or more to 1E. The contact resistance was less than -2Ωcm-2.

질화물계 반도체 박막의 전체 두께는 사파이어 기판 제거시 응력에 의한 질화물 반도체의 깨짐을 최소화하기 위하여 1μm내지 20μm 두께를 갖는 것이 바람직하고 전류확산 및 식각 선택비를 개선시키기 위하여 n형 오믹 접촉층(13)의 두께는 2μm이상 및 p형 접촉층(17)의 두께는 0.2μm이상 두껍게 하는 것이 바람직하다. The total thickness of the nitride-based semiconductor thin film preferably has a thickness of 1 μm to 20 μm in order to minimize cracking of the nitride semiconductor due to stress when removing the sapphire substrate, and the n-type ohmic contact layer 13 to improve the current diffusion and etching selectivity. It is preferable to make the thickness of 2 mu m or more and the thickness of the p-type contact layer 17 thicken 0.2 mu m or more.

이후에 사진 식각하여 일정한 크기의 모양으로 오믹전극(19)을 증착하여 열처리하게 된다. 낮은 접촉저항과 광 반사성이 우수한 도전 물질을 얻기 위하여 오믹전극(19)은 Pd, Rh, Pt, Ta, Ni, Cr, Au, Ti 중의 적어도 하나 이상을 증착하여 외부 양자효율을 증가 시킬 수 있다. 열처리는 산소 또는 질소분위기 하에서 450℃내지 700℃ 의 온도로 2분간 수행하였다. After that, the ohmic electrode 19 is deposited and heat-treated to have a predetermined size by photo etching. In order to obtain a conductive material having low contact resistance and excellent light reflectivity, the ohmic electrode 19 may increase external quantum efficiency by depositing at least one of Pd, Rh, Pt, Ta, Ni, Cr, Au, and Ti. The heat treatment was carried out for 2 minutes at a temperature of 450 ℃ to 700 ℃ under oxygen or nitrogen atmosphere.

열처리가 끝나면 PECVD(plasma enhanced chemical vapour deposition)으로 제 1 산화막(20)을 증착하고 사진식각하여 제 2 비아홀(27)을 형성한다. 제 2 비아홀(27)은 제1 유테틱 금속과 오믹전극을 전기적으로 연결해주는 역할을 하고 제 1 산화막(20)은 사파이어 기판을 식각할 때 질화물 반도체층(12, 13, 14, 15, 16, 17)의 보호막으로 활용된다. After the heat treatment, the first oxide film 20 is deposited by plasma enhanced chemical vapor deposition (PECVD) and photo-etched to form a second via hole 27. The second via hole 27 serves to electrically connect the first eutectic metal and the ohmic electrode, and the first oxide layer 20 may form the nitride semiconductor layer 12, 13, 14, 15, 16, when etching the sapphire substrate. 17) is used as a shield.

이어서 제 1 유테틱 금속(21)을 반도체 기판에 증착하고, 제2 유테틱 금속(22)을 리셉터 기판(23)에 증착한다. 제1, 제2 뉴테틱 금속(21, 22)은 산화막과 리셉터기판 사이에 우수한 접착력을 얻기 위하여 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag, Sn 중의 어느 하나 또는 이들 금속의 합금 등을 증착함으로서 얻었고, 질소를 포함하는 분위기의 퍼니스(furnace)에서 300℃ 내지 700℃ 사이의 온도로 열처리하였다. Subsequently, the first eutectic metal 21 is deposited on the semiconductor substrate, and the second eutectic metal 22 is deposited on the receptor substrate 23. The first and second pneumatic metals 21 and 22 may be any one of Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag, Sn or these metals in order to obtain excellent adhesion between the oxide film and the receptor substrate. It was obtained by depositing an alloy of and the like, and heat-treated at a temperature between 300 ℃ to 700 ℃ in a furnace (furnace) containing an atmosphere containing nitrogen.

바람직하게는 400℃ 내지 600℃ 정도의 온도에서 열처리 한다. 제 2 유테틱 금속(22)은 리셉터 기판의 종류에 따라 다르며 p형 실리콘 기판(23)을 리셉터 기판으로 쓰는 경우에는 Ti, Au, Ni, Pt 중 어느 하나 이상의 조합으로 하고 열처리하여 실리콘 기판과의 밀착성을 향상시켰다. Preferably the heat treatment at a temperature of about 400 ℃ to 600 ℃. The second eutectic metal 22 depends on the type of receptor substrate. When the p-type silicon substrate 23 is used as a receptor substrate, the second eutectic metal 22 is formed by a combination of any one or more of Ti, Au, Ni, and Pt, Adhesion was improved.

이후에 제1 유테틱 금속과 제 2 유테틱 금속을 열압착하여 접착시켰다. 리셉터 기판은 지지체 및 전류 흐름의 통로가 되므로 전기를 통할 수 있도록, Si, GaAs, InP, InAs 등의 도전형 반도체 기판, ITO, ZrB, ZnO 등의 전도성 도전막, CuW, Mo, Au, Al, Cu등의 금속 중의 적어도 하나를 포함하여 형성하고, 기판 접착시 In, Pd, Sn, Au, Pt, Ti, Ge 중 적어도 하나 이상의 조합으로 200℃ 내지 500℃ 의 온도에서 약 1MP 내지 6MP (Mega pascal)의 압력으로 1분 내지 40분간 접착하는 것이 바람직하다. Thereafter, the first and second eutectic metals were thermocompression-bonded to each other. Since the receptor substrate serves as a passage for the support and the current flow, conductive semiconductor substrates such as Si, GaAs, InP, InAs, conductive conductive films such as ITO, ZrB, ZnO, CuW, Mo, Au, Al, At least one of metals such as Cu, and at least one combination of at least one of In, Pd, Sn, Au, Pt, Ti, and Ge at a temperature of 200 ° C. to 500 ° C. (Mega pascal) It is preferable to adhere | attach for 1 to 40 minutes at the pressure of).

이러한 열 압착 공정은 제1,제2 유테틱 금속(21, 22)이 산화되는 것을 방지하기 위하여 Ar, He, Kr, Xe, Rn 등의 가스 분위기에서 진행하여 반도체 박막과 금속과의 접촉저항을 낮출 수 있도록 하였다. This thermocompression process is performed in a gas atmosphere such as Ar, He, Kr, Xe, and Rn in order to prevent the first and second eutectic metals 21 and 22 from being oxidized, thereby improving the contact resistance between the semiconductor thin film and the metal. To lower it.

이어서 사파이어 기판(11)을 랩핑(lapping and polishing)하였다. 이 때, 사파이어 기판(11)의 두께는 식각공정 시간을 최소화시키기 위하여 가능한 얇게 하는 것이 좋으나 너무 얇으면 사파이어 기판(11)이 휠 염려가 있거나 취급하기가 어려우므로 바람직하게는 10μm~200μm 정도이다. 또, 사파이어 기판(11) 표면의 거칠기가 질화물반도체 층(12, 13, 14, 15, 16, 17)에 그대로 전달되어 질화물 반도체 구조가 손상될 수 있기 때문에 경면 연마된 사파이어 기판(11) 표면의 거칠기는 20μm 이하가 되도록 하였다. Subsequently, the sapphire substrate 11 was wrapped and polished. At this time, the thickness of the sapphire substrate 11 is preferably as thin as possible in order to minimize the etching process time, but if too thin, the sapphire substrate 11 is wheel-worn or difficult to handle, preferably about 10 μm to 200 μm. In addition, since the roughness of the surface of the sapphire substrate 11 is transferred to the nitride semiconductor layers 12, 13, 14, 15, 16, and 17 as it is, the nitride semiconductor structure may be damaged. Roughness was made to be 20 micrometers or less.

여기서 사파이어 기판(11)의 랩핑은 CMP(chemical mechanical polishing), ICP/RIE 건식 식각, 알루미나(Al₂O₃) 가루를 이용한 기계적 연마 또는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H ₃PO₄), 산화크롬(CrO₃), 수산화칼륨(KOH), 황산수소칼륨(KHSO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 적어도 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각액으로 하는 습식식각에 의하여 진행한다. 이 때, ICP/RIE 또는 RIE 의 식각 가스로는 BCL₃, Cl₂, HBr, Ar 중의 어느 하나 또는 이들의 혼합 가스를 사용한다.The lapping of the sapphire substrate 11 is performed by chemical mechanical polishing (CMP), ICP / RIE dry etching, mechanical polishing using alumina (Al ₂ O ₃ ) powder or hydrochloric acid (HCl), nitric acid (HNO ₃ ), potassium hydroxide (KOH). ), Sodium hydroxide (NaOH), sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ), chromium oxide (CrO ₃ ), potassium hydroxide (KOH), potassium hydrogen sulphate (KHSO ₄ ) and aloe etch (4H ₃ PO ₄ + 4CH ₃ COH + HNO ₃ + H ₂ O) proceeds by wet etching using a mixed solution of at least one or a combination thereof as an etchant. At this time, any one of BCL ₃ , Cl ₂ , HBr, Ar, or a mixed gas thereof is used as an etching gas of ICP / RIE or RIE.

이후 사파이어 기판을 식각하여 버퍼층(12)을 노출시켜 제 1 전극 접촉면적을 확보했다. 버퍼층(12)을 노출시키기 위한 사파이어 기판(11)의 습식식각은 다음과 같은 방법으로 진행한다. 200℃ 내지 400℃ 온도의 황산(H₂SO₄)과 인산(H₃PO₄)으로 혼합된 식각 용액에 의한 사파이어 기판(11)의 식각 속도를 측정하여 사파이어 기판(11) 두께보다 5μm 정도를 더 식각할 만큼의 시간을 더한 시간동안 식각 용액에 담가두었다.Thereafter, the sapphire substrate was etched to expose the buffer layer 12 to secure the first electrode contact area. The wet etching of the sapphire substrate 11 for exposing the buffer layer 12 is performed in the following manner. The etching rate of the sapphire substrate 11 by the etching solution mixed with sulfuric acid (H ₂ SO ₄ ) and phosphoric acid (H ₃ PO ₄ ) at a temperature of 200 ° C. to 400 ° C. was measured to measure about 5 μm from the thickness of the sapphire substrate 11. Immerse in the etching solution for an additional amount of time to etch.

제 1 전극(25)을 형성하기 위한 사파이어 기초기판(11)의 식각에는 ICP/RIE 기술을 사용할 수도 있다. 사파이어 기판(11)을 빠르게 식각하기 위하여 ICP와 RIE 파워를 가능한 한 높이는 것이 좋지만 에피층을 손상시킬 수 있기 때문에 주의가 필요하다. An ICP / RIE technique may be used for etching the sapphire base substrate 11 for forming the first electrode 25. In order to quickly etch the sapphire substrate 11, it is desirable to increase the ICP and RIE power as much as possible, but care must be taken because it may damage the epi layer.

이후 RIE를 이용하여 버퍼층(12)을 건식식각하여 제 1 오믹 접촉층(13)을 노출시키고 투명전극(28)을 증착하여 열처리 한다. 낮은 접촉저항과 투과성전극을 얻기 위하여 Ti, Pt, Ni, Cr, Au, Al 중의 어느 하나 또는 이들 금속의 합금을 증착하여 열처리한다. 열처리는 질소분위기 300℃내지 700℃ 온도에서 2분간 수행하였다. Thereafter, the buffer layer 12 is dry etched using RIE to expose the first ohmic contact layer 13, and the transparent electrode 28 is deposited to be heat-treated. In order to obtain a low contact resistance and a transparent electrode, any one of Ti, Pt, Ni, Cr, Au, and Al or an alloy of these metals is deposited and heat-treated. The heat treatment was performed for 2 minutes at a nitrogen atmosphere of 300 ℃ to 700 ℃ temperature.

투명전극(28)을 형성하는 경우에는 ITO, ZrB, ZnO, InO, SnO 등의 투명 도전체를 오믹층으로 형성하여 산소 또는 질소를 포함하는 분위기에서 300℃ 내지 700℃의 온도로 열처리하였다. In the case of forming the transparent electrode 28, transparent conductors such as ITO, ZrB, ZnO, InO, and SnO were formed as ohmic layers and heat-treated at a temperature of 300 ° C to 700 ° C in an atmosphere containing oxygen or nitrogen.

이후 리셉터 기판(23)을 CMP 또는 이면 연마 및 경면화했다. 랩핑은 다이싱(기판절단 또는 벽개)을 위하여 50μm 내지 100μm두께로 하였다. 기판을 다이싱하기 위하여 비아 홀을 형성 할때 다이싱할 부분의 사파이어도 제거되도록 SiO₂를 패턴닝하여 비아홀을 형성할 때 다이싱 라인(31)을 동시에 형성했다.Thereafter, the receptor substrate 23 was polished and mirror-polished on CMP or back. Lapping was 50 μm to 100 μm thick for dicing (substrate cutting or cleavage). When forming the via hole for dicing the substrate, the dicing line 31 was simultaneously formed when the via hole was formed by patterning SiO ₂ to remove sapphire of the portion to be diced.

실시예 5Example 5

도 10은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 갖는 발광 다이오드의 단면과 평면을 도시한 도면이다. 도10에서 보는 바와 같이, 발광 다이오드의 특징을 요약하면 다음과 같다. 10 is a cross-sectional view and a plan view of a light emitting diode having a vertical electrode structure according to a fifth embodiment of the present invention. As shown in FIG. 10, the characteristics of the light emitting diode are summarized as follows.

수직형 다이오드는 제 2전극(26)이 형성되어 있는 리셉터 기판(23), 상기 리셉터 기판(23)위에 형성 되어 있는 제 2 유테틱 금속(22), 제 1유테틱 금속과 제 2 유테틱 금속이 열압착으로 접착되어 있으며, 제 1 유테틱 금속은 제 1 산화막(20)의 비아홀(27)을 통하여 오믹전극(19)과 연결되며, 상기 오믹전극(19) 위에 제 2 오믹 접촉층(17), 제2 클레딩층(16), 발광층(15), 제 1 클레딩층(14), 제1 오믹 접촉층(13) 및 제1 전극(25)이 존재하며, 상기 제1 전극은 사파이어 기초기판이 전부 제거되어 제1 오믹 접촉층위에 형성되었다. 여기서 제1 오믹 접촉층은 n형, 제2 오믹 접촉층은 p형이 될 수 있다. The vertical diode includes a receptor substrate 23 having a second electrode 26 formed thereon, a second eutectic metal 22 formed on the receptor substrate 23, a first eutectic metal and a second eutectic metal. The first eutectic metal is connected to the ohmic electrode 19 through the via hole 27 of the first oxide film 20, and is bonded on the ohmic electrode 19 by the second ohmic contact layer 17. ), A second cladding layer 16, a light emitting layer 15, a first cladding layer 14, a first ohmic contact layer 13, and a first electrode 25 are present, and the first electrode is sapphire. The base substrate was completely removed and formed on the first ohmic contact layer. The first ohmic contact layer may be n-type, and the second ohmic contact layer may be p-type.

오믹전극은 제 1산화막(20)으로 덮여 있고 오믹전극(19)과 제 1 유테틱 금속(21)과 전기적으로 연결하기 위한 제 2 비아홀(27)은 제 1산화막(20) 위에 존재하며 사파이어가 식각되어 형성된 제 1 비아홀(24)은 산화막의 제 2 비아홀(27)과 엇갈린 선상에 존재 하는 것이 바람직하다.The ohmic electrode is covered with the first oxide film 20, and the second via hole 27 for electrically connecting the ohmic electrode 19 and the first eutectic metal 21 exists on the first oxide film 20, and sapphire The etched first via hole 24 is preferably present on the line crossed with the second via hole 27 of the oxide film.

제5 실시예의 상세한 제조방법은 상기 제 1실시예와 같으나 사파이어 기판의 식각정도가 다르다. 제 5 실시예에서는 사파이어 기판을 전부 식각하여 버퍼층(12)을 노출시켜 제1 전극 접촉면적을 확보했다. 이후 RIE를 이용하여 버퍼층(12)을 건식 식각하여 제 1 오믹 접촉층(13)을 노출시키고 제 1 전극(25)을 증착하여 열처리 한다. The detailed manufacturing method of the fifth embodiment is the same as the first embodiment, but the etching degree of the sapphire substrate is different. In the fifth embodiment, all of the sapphire substrates are etched to expose the buffer layer 12 to secure the first electrode contact area. Thereafter, the buffer layer 12 is dry-etched using RIE to expose the first ohmic contact layer 13 and to deposit and heat the first electrode 25.

이상과 같이 본 발명과 같은 구조의 수직형 발광다이오드에서는 제1 전극(25)과 제2 전극(26)이 칩의 상하 양면에 별도로 형성되므로 수직형 전극구조를 갖는 발광다이오드를 제조할 수 있으며, 칩의 면적을 줄일 수 있어 웨이퍼 당 칩 생산량을 크게 향상시킬 수 있다. As described above, in the vertical light emitting diode having the structure of the present invention, since the first electrode 25 and the second electrode 26 are formed on both upper and lower sides of the chip, the light emitting diode having the vertical electrode structure can be manufactured. The chip area can be reduced, which greatly improves chip yield per wafer.

또한 사파이어 기판(11)에 비아 홀(via hole)을 형성하고 금속으로 제 1 전극(25)을 형성하므로 제1 전극 및 제2 전극을 통하여 열 방출과 정전기 방출이 효율적으로 이루어져 소자의 신뢰성 향상에 크게 기여한다. 아울러, 전류가 칩의 면적 전체를 통하여 균일하게 흐르므로 대 전류에서도 구동이 가능하게 되어 단일 소자에서도 높은 광 출력을 얻을 수 있다. In addition, since a via hole is formed in the sapphire substrate 11 and the first electrode 25 is formed of metal, heat and static electricity are efficiently discharged through the first electrode and the second electrode, thereby improving reliability of the device. Contributes greatly. In addition, since the current flows uniformly through the entire area of the chip, driving is possible even at a large current, and high light output can be obtained even in a single device.

이러한 소자의 특성은 특히 조명 및 액정 표시 장치의 백라이트 유닛(back light unit)에 응용하기 위한 필수요건인 고 휘도 특성을 만족시키기 때문에 앞으로 활용 가능성은 무궁무진하다고 하겠다.The characteristics of such devices satisfy the high luminance characteristic, which is an essential requirement for the back light unit of lighting and liquid crystal display devices.

본 발명에서는 이면 연마와 건식 또는 습식 식각을 이용하여 사파이어 기판을 제거하기 때문에 생산성이 크게 향상되며, 레이저 리프트 오프 방식의 경우에 에피층이 받을 수 있는 열 손상을 방지할 수 있다. 또한 사파이어 기판과 질화물반도체 간에 식각 선택 비를 활용함으로서 공정의 재현성을 용이하게 향상시킬 수 있으며, 표준화된 공정이 가능하여 대량생산이 용이해진다.In the present invention, since the sapphire substrate is removed using back grinding and dry or wet etching, productivity is greatly improved, and thermal damage that an epitaxial layer can receive in the case of a laser lift-off method can be prevented. In addition, by utilizing the etching selectivity between the sapphire substrate and the nitride semiconductor can be easily improved the reproducibility of the process, and the standardized process is possible to facilitate mass production.

본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다. While the invention has been shown and described with respect to particular embodiments, it will be understood that various changes and modifications can be made in the art without departing from the spirit or scope of the invention as set forth in the claims below. It will be appreciated that those skilled in the art can easily know.

도 1은 ICP/RIE 건식식각에 의한 사파이어와 GaN의 식각속도를 나타내는 그래프이다.1 is a graph showing the etching rates of sapphire and GaN by ICP / RIE dry etching.

도2는 본 발명의 제 1 실시예에 따른 수직형 발광 다이오드의 단면과 평면을 도시한 도면이다.2 is a cross-sectional view and a plan view of a vertical light emitting diode according to a first embodiment of the present invention.

도3은 황산과 인산의 혼합 용액으로 사파이어와 GaN을 습식식각할 경우의 식각속도를 나타내는 그래프이다.3 is a graph showing an etching rate when wet etching sapphire and GaN with a mixed solution of sulfuric acid and phosphoric acid.

도4는 황산과 인산의 혼합 용액의 온도에 따른 사파이어와 GaN의 식각속도를 나타내는 그래프이다.4 is a graph showing the etch rate of sapphire and GaN according to the temperature of the mixed solution of sulfuric acid and phosphoric acid.

도5는 습식 식각 방법으로 사파이어 기판에 특정한 패턴을 형성한 후 습식 식각 방법으로 사파이어 기판을 식각한 후의 사파이어 기판 표면 사진이다.FIG. 5 is a photograph of the surface of the sapphire substrate after forming a specific pattern on the sapphire substrate by the wet etching method and then etching the sapphire substrate by the wet etching method.

도6은 사파이어 기판을 습식식각 방법으로 제거한 후의 버퍼층의 표면 사진이다.6 is a photograph of the surface of the buffer layer after removing the sapphire substrate by a wet etching method.

도7a 내지 도 7j는 본 발명의 제 2 실시예에 따른 수직형 발광다이오드의 중간 제조과정을 도시한 도면이다.7A to 7J illustrate an intermediate process of manufacturing a vertical light emitting diode according to a second exemplary embodiment of the present invention.

도8은 본 발명의 제 3실시예에 따른 수직형 발광다이오드의 단면과 평면을 도시한 도면이다.8 is a cross-sectional view and a plan view of a vertical light emitting diode according to a third embodiment of the present invention.

도9는 본 발명의 제 4실시예에 따른 수직형 발광다이오드의 단면과 평면을 도시한 도면이다.9 is a view showing a cross section and a plane of a vertical light emitting diode according to a fourth embodiment of the present invention.

도10은 본 발명의 제 5실시예에 따른 수직형 발광다이오드의 단면과 평면을 도시한 도면이다.10 is a cross-sectional view and a plan view of a vertical light emitting diode according to a fifth embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing

11 사파이어 기초기판11 Sapphire Base Board

12 버퍼층12 buffer layer

13 제 1 오믹 접촉층13 first ohmic contact layer

14 제 1 클래딩층14 First Cladding Layer

15 발광층15 light emitting layer

16 제 2 클래딩층16 Second cladding layer

17 제 2 오믹 접촉층17 second ohmic contact layer

18 제 2 산화막18 second oxide film

19 오믹전극19 Ohmic Electrode

20 제 1 산화막20 first oxide film

21 제 1 유테틱 금속21st Eutectic Metal

22 제 2 유테틱 금속22 second eutectic metal

23 리셉터 기판23 receptor board

24 제 1 비아홀24 First Via Hole

25 제 1전극25 first electrode

26 제 2전극26 Second electrode

27 제 2 비아홀27 Second Via Hole

28 투명전극28 Transparent Electrode

31 다이싱 또는 벽개선31 Dicing or Wall Improvement

Claims

a. forming a plurality of nitride based semiconductor layers on the sapphire base substrate;

b. forming an ohmic electrode layer on the nitride based semiconductor layer;

c. forming a first oxide layer on the ohmic electrode layer, and forming a via hole to expose the ohmic electrode layer on the first oxide layer;

d. forming a first eutectic metal layer on the first oxide layer to be electrically connected to the ohmic electrode layer through a via hole of the first oxide layer;

e. forming a second eutectic metal layer on one side of the receptor substrate;

f. adhering the first and second eutectic metal layers;

g. after processing the sapphire base substrate to a predetermined thickness, etching to expose at least a portion of the nitride based semiconductor layer;

h. forming a first electrode on the exposed nitride based semiconductor layer; And

i. forming a second electrode on the other side surface corresponding to one side on which the second eutectic metal is formed on the receptor substrate.

The method of claim 1, wherein the step a includes forming a buffer layer on the sapphire base substrate and forming a plurality of nitride based semiconductor layers on the buffer layer, and the step g includes the base substrate and the buffer layer together. Vertical light emitting diode manufacturing method, characterized in that for etching.

The method of claim 2,

a1. Forming a second oxide layer on the nitride based semiconductor layer, and etching the second oxide layer to leave only a part thereof;

In this case, in step b, the ohmic electrode layer is formed on the nitride based semiconductor layer and the second oxide film layer, characterized in that the vertical light emitting diode manufacturing method.

4. The method of claim 3, wherein the second oxide layer etched away in the step a1 is formed on the same vertical line as the portion exposed through the sapphire base substrate of the nitride semiconductor layer.

The method of claim 4, wherein the via hole is formed on the same vertical line as an exposed portion of the second oxide layer and the nitride based semiconductor layer.

The method of claim 2,

g1. The method may further include forming a transparent electrode layer on the sapphire base substrate.

In this case, in the h step, the first electrode is formed on the transparent electrode layer, characterized in that the vertical light emitting diode manufacturing method.

The method of claim 6, wherein the transparent electrode layer is formed of any one of indium tin oxide (ITO), ZnB, ZnO, InO, and SnO.

The method of claim 2, wherein in the g step, the sapphire base substrate is etched and completely removed.

The method of claim 2, wherein the ohmic electrode layer is formed by depositing at least one of Pd, Rh, Ta, Ni, Cr, Au, and Ti.

The vertical type light emitting diode according to claim 2, wherein the first and second eutectic metal layers are formed by depositing at least one of Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag. Diode manufacturing method.

The vertical light emitting diode of claim 2, wherein the first and second eutectic metal layers are bonded for 1 minute to 40 minutes at a pressure of 1 to 6 MP at a temperature of 200 to 500 degrees Celsius. Way.

The method of claim 11, wherein the bonding step (f) is performed in a gas atmosphere of any one of Ar, He, Kr, Xe, and Rn.

The method of claim 2, wherein the etching of the sapphire base substrate in step g is sulfuric acid (H ₂ SO ₄ ), phosphoric acid (H ₃ PO ₄ ) and aloe etch (4H ₃ PO ₄ + 4CH ₃ COOH + HNO ₃ + H ₂ Method for manufacturing a vertical light emitting diode, characterized in that the wet etching method using an etching solution containing at least one of O).

The method of claim 2, wherein in step g, at least a portion of the nitride-based semiconductor layer is etched and at the same time, a cleavage line for separating the base substrate by individual chips is formed simultaneously. Light emitting diode manufacturing method.

A sapphire base substrate including a first via hole formed to penetrate up and down;

A plurality of nitride based semiconductor layers formed on the base substrate;

A first electrode formed on the exposed surface of the nitride based semiconductor layer exposed through the first via hole of the sapphire base substrate;

An ohmic electrode layer formed on the nitride based semiconductor layer;

A first oxide layer formed on the ohmic electrode layer and including a second via hole formed to expose a portion of the ohmic electrode layer;

A first eutectic metal layer formed on the first oxide layer to be connected to the ohmic electrode layer through the second via hole; And

And a receptacle substrate having a second electrode formed on one surface thereof, and a second eutectic metal layer formed on the other surface thereof to be bonded to the first eutectic metal layer.

The method of claim 15, wherein a second oxide layer is formed on a part of the nitride semiconductor layer opposite the contact surface of the sapphire base substrate, and the ohmic electrode layer is formed on the nitride semiconductor layer and the second oxide layer. A vertical light emitting diode characterized in that.

17. The vertical light emitting diode of claim 16, wherein the second oxide layer is formed on the same vertical line as the first via hole formed on the sapphire base substrate.

18. The vertical light emitting diode of claim 17, wherein the second via hole is formed on the same vertical line as the second oxide layer and the first via hole.

16. The vertical light emitting diode of claim 15, wherein a buffer layer is formed between the sapphire base substrate and the nitride semiconductor layer, and the first via hole is formed over the sapphire base substrate and the buffer layer.

16. The vertical light emitting diode of claim 15, wherein a transparent electrode layer is formed over the sapphire base substrate and the first via hole, and the first electrode is formed on the transparent electrode layer.

The light emitting diode of claim 20, wherein the transparent electrode is formed of at least one of ITO, ZnB, ZnO, InO, and SnO.

The nitride-based semiconductor layer according to any one of claims 15 to 20, wherein the nitride-based semiconductor layer is formed of an In _x (Al _y Ga _1-y ) N nitride-based semiconductor, wherein x and y are 1≥x≥0, 1≥y A vertical light emitting diode having a value of ≧ 0, x + y> 0.

23. The vertical light emitting diode of claim 22, wherein the ohmic electrode includes at least one of Pd, Rh, Ta, Ni, Cr, Au, and Ti.

23. The vertical light emitting diode of claim 22, wherein the first and second eutectic metals comprise at least one of Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag.

The method of claim 22, wherein the receptor substrate is at least one of a conductive semiconductor film such as Si, GaAs, InP, InAs, conductive conductive film such as ITO, ZrB, ZnO, CuW, Mo, Au, Al, Cu, etc. Vertical light emitting diode comprising a.

23. The vertical light emitting diode of claim 22, wherein the receptor substrate is a p-type silicon substrate.

27. The vertical light emitting diode of claim 26, wherein the second eutectic metal is at least one of Ti, Au, Ni, and Pt.

23. The vertical light emitting diode of claim 22, wherein the first electrode comprises at least one of Al, Pt, Ta, Ni, Cr, Au, and Ti.

20. The vertical light emitting diode of claim 19, wherein the sapphire base substrate is further formed with a cleavage line for separating the base substrate by individual chips through etching.