KR20050085608A - 종형 절연 게이트 트랜지스터의 제조 방법 및 반도체 장치 - Google Patents
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Abstract
종형 절연 게이트 트랜지스터(vertical insulated gate transistor)는 소스층(source layer)(8) 및 채널층(channel layer)(6)을 통해 드레인층(drain layer)(2)으로 연장되는 트렌치(26)를 제공하는 것에 의해 제조된다. 스페이서 에칭(spacer etch)은 트렌치 측벽을 따라서 게이트 부분(gate portions)(20)을 형성하기 위해 사용되고, 유전 재료(30)는 트렌치 내의 측벽 게이트 부분(20) 사이에 충진되며, 게이트 전기 접속층(30)은 트렌치 상부에서 트렌치 양단의 게이트 부분(20)을 전기적으로 접속시키도록 형성된다.
Description
본 발명은 종형 절연 게이트 트랜지스터(vertical insulated gate transistor) 및 그 제조 방법에 관한 것이다.
종래 기술의 트렌치 반도체 구조물의 일례는 도 1에 도시되어 있다. n-형 드레인층(4)은 n+형 기판(2) 위에 제공되고, p-형 본체층(body layer)(6)은 드레인층(4) 위에 제공된다. 트렌치(26)는 본체층(6)을 통과하여 드레인층(4)의 깊이만큼 연장되고, 게이트 절연체(18)에 의해 본체층으로부터 절연되는 도전 게이트(20)를 포함한다. n+형 소스 확산부(source diffusions)(8)는 트렌치에 인접하게 제공된다.
사용 중에, 게이트 전극에 전압을 인가하여 소스(8)와 드레인(4) 사이의 트렌치(26)에 인접하게 본체층(6) 내에서 연장되는 채널(16)을 제어한다.
이러한 구조물과 관련된 문제점은, 트렌치의 밑면이 드레인과 접촉하는 것에 기인하여 유발된 게이트와 드레인 사이의 캐패시턴스이다. 이러한 캐패시턴스는 문제를 유발할 수 있는데, 특히 밀러 효과(Miller effect)를 유발할 수 있다. 그러므로, 캐패시턴스는 최소화되어야 한다.
캐패시턴스를 감소시키기 위한 알려진 방법은 머피(Murphy)에 의한 US-A-6,444,528에 개시되어 있는데, 이는 트렌치의 밑면에 더 두꺼운 절연체를 제공하는 방법에 관해 개시하였다. US-A-6,444,528에는 트렌치의 밑면에 제 2 트렌치를 형성하고, 제 2 트렌치 내에 선택적 산화물(selective oxide)을 성장시켜서 이러한 두꺼운 절연체를 형성하는 것으로 개시되어 있다.
그러나, 이러한 방법은 제조하기가 복잡하기 때문에, 이러한 구조물을 제조하기 위한 더 간단한 방법이 필요하다.
도 1은 종래 기술의 트렌치 MOSFET를 도시하는 도면.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 트렌치 MOSFET의 제조에 이용되는 제조 단계를 도시하는 도면.
도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 트렌치 MOSFET의 제조에 이용되는 제조 단계를 도시하는 도면.
도 4는 본 발명의 제 3 실시예에 따른 트렌치 MOSFET를 도시하는 도면.
본 발명에 따르면, 종형 절연 게이트 트랜지스터를 제조하는 방법이 제시되어 있는데, 이러한 방법은 대향하는 제 1 주 표면 및 제 2 주 표면을 갖는 반도체 본체를 제공하는 단계와, 제 1 주 표면으로부터 제 2 주 표면을 향해 수직 방향으로 연장되는 트렌치를 형성하는 단계와, 트렌치의 측벽 및 밑면(base)에 게이트 유전층(gate dielectric layer)을 형성하는 단계와, 트렌치의 측벽 및 밑면에 있는 게이트 유전층 상에 도전성 게이트 재료층을 증착하는 단계와, 스페이서 에칭(spacer etch)을 실행하여 트렌치의 밑면에서 게이트 재료층을 제거하고, 측벽에서 게이트 재료를 잔류시켜서 게이트 소자를 형성하는 단계와, 트렌치 내의 측벽 사이에 유전체를 충진하는 단계와, 트렌치 양단의 게이트 재료층을 전기적으로 접속하는 게이트 전기 접속층을 트렌치의 상부에 형성하는 단계를 포함한다.
트렌치의 상부에 전기 접속층을 형성함으로써, 전기 접속층은 게이트의 저항을 감소시킨다. 좁은 게이트 전극을 이용할 때, 높은 게이트 저항이 중대한 문제로서 발견되었다.
바람직하게는, 제 1 주 표면 상에 하드 마스크(hard mask)를 형성하고 패터닝하여 개구(opening)를 정의하고, 이러한 개구를 통해 반도체 본체를 에칭하여 트렌치를 형성한다. 하드 마스크는 본래 위치에 유지되어 후속 단계에서 마스크로서 이용될 수 있다. 완성된 제품(finished product)에서, 게이트 전기 접속층이 트렌치로부터 하드 마스크에 걸쳐 옆으로 연장되는 경우에 하드 마스크는 게이트 전기 접속층으로부터 반도체 본체를 절연시키는 기능을 할 수 있고, 이와 다르게 하드 마스크를 제거할 수도 있다.
전기 접속층을 형성하는 단계는 반도체 본체를 도전층으로 피복하는 단계와, 제 1 주 표면 및 유전체 위에서 트렌치를 연결(span)하도록 게이트 전기 접속층을 패터닝하는 단계를 포함할 수 있다.
트렌치 내부를 유전체로 충진하는 단계는 유전체를 증착하는 단계 및 유전층을 에칭백(etching back)하는 단계를 포함할 수 있다.
유전체를 에칭백하는 단계는 트렌치의 상부에 갭(gap)을 정의하고, 전기 접속층을 형성하는 단계는 도전층을 증착하여 갭을 충진하고, 트렌치의 상부에서 플러그(plug)를 정의하는 단계를 포함할 수 있다. 전기 접속층은 평탄화(planarising)되어 제 1 주 표면에서 전기 접속층을 제거하고, 트렌치 내의 플러그가 본래 위치에 잔류되게 할 수 있다.
이러한 방법은 트렌치 상에 게이트-소스 절연층을 증착하여 플러그를 격리하는 단계와, 게이트-소스 절연층 및 제 1 주 표면 위에 소스 도전층을 증착하여 소스 도전층이 반도체 본체와 전기적 컨택트를 형성하지만 게이트로부터 절연되게 하는 단계를 더 포함할 수 있다.
다른 측면에서, 반도체 장치가 제공되는데, 이러한 장치는 대향하는 제 1 및 제 2 주 표면을 갖는 반도체 본체-반도체 본체는 제 1 도전 타입의 고도로 도핑된 드레인층(highly doped drain layer)과, 고도로 도핑된 층 위에서 제 1 주 표면을 마주보는 약하게 도핑된 본체층(lower doped body layer)을 구비함-와, 제 1 주 표면으로부터 반도체 본체 내부로 연장되어 대향하는 측벽 및 밑면을 정의하는 트렌치와, 제 1 주 표면에서 트렌치에 횡방향으로 인접한 제 1 도전 타입의 소스 영역과, 트렌치의 측벽 및 밑면 상의 게이트 유전체와, 트렌치의 밑면에는 존재하지 않지만 트렌치의 측벽 위에 존재하는 게이트 도전층과, 측벽 위의 게이트 도전층 사이에서 트렌치의 베이스로부터 위쪽으로 연장되는 절연 유전 필러(insulating dielectric filler)와, 절연 필러 위의 트렌치의 상부에서, 트렌치 양단의 게이트 도전층을 접속시키는 전기 접속층을 포함한다.
전기 접속층은 게이트 저항을 감소시킨다.
유전 필러의 상부는 절연 필러의 상부는 트렌치의 상부와 수평으로 레벨링(level)될 수 있고, 전기 접속층은 필러 위의 트렌치의 상부에서 연장될 수 있다.
이와 다르게, 전기 접속층은 트렌치 내에서 절연 필러 위에 있는 플러그일 수 있다. 플러그의 상부는 평탄화되어 트렌치의 상부와 수평으로 레벨링될 수 있다.
게이트-소스 유전 격리층은 전기 접속층 위에 제공될 수 있고, 소스 도전층은 게이트-소스 유전 격리층에 의해 전기 접속층으로부터 격리되고, 소스 영역과 컨택트를 형성할 수 있다.
반도체 장치는 고도로 도핑된 드레인 층의 상부 및 본체층의 하부에 있는 약하게 도핑된 드레인층을 구비할 수 있고, 트렌치는 본체층을 통해 약하게 도핑된 드레인층 내로 연장될 수 있다. 실시예에서, 유전성 플러그(dielectric plug)는 트렌치의 베이스 내에서 약하게 도핑된 드레인층에 인접하게 제공될 수 있다. 바람직하게는, 플러그의 상부는 약하게 도핑된 드레인층과 본체층 사이의 경계에 따라 정렬될 수 있다. 게이트를 이격(spaced)되도록 유지하는 플러그는 또한 드레인을 형성하고, 그에 따라 추가적으로 게이트-드레인 캐패시턴스를 감소시킨다.
본 발명의 더 나은 이해를 위하여, 첨부된 도면을 참조하여 본 발명의 실시예를 오로지 예로서 이하에 설명할 것이다.
도 2를 참조하면, n+형으로 도핑된 반도체 기판(2)의 상부에는 n-로 도핑된 드리프트 영역(4)이 존재한다. 약하게 p로 도핑된 채널층(6)은 드리프트 영역(4)의 상부에 형성되고, n+ 소스 영역(8)은 채널 영역(6)의 상부에 형성되며, 이러한 층들은 함께 반도체 본체(1)를 형성한다. 소스 영역의 상부는 제 1 주 표면(10)을 형성하고, 드리프트 영역(2)의 밑면은 반도체 본체(1)의 제 2 주 표면(12)을 형성한다. 당업자라면 이해할 수 있듯이, 이러한 여러 영역들은 에피택셜 성장(epitaxial growth) 또는 제 1 주 표면(10)을 통한 이온 주입(ion implantation)에 의해 형성될 수 있다. 이는 반도체 본체를 형성한다.
이러한 반도체 본체를 트렌치 MOSFET로 제조하기 위해서는, 산화물로 이루어진 리소그래피 하드 마스크(lithographic hard mask)(14)를 제 1 주 표면(10) 상에 증착하고 패터닝하여 개구(16)를 갖게 한다. 다음에, 개구(16)를 통해 트렌치(26)를 에칭하는데, n+ 소스 층(8) 및 p- 채널 층(6)을 지나서 n- 드리프트 영역(4)에 도달할 때까지 에칭하여, 도 2a에 도시된 구조물을 획득한다.
다음에, 예를 들면 열 산화(thermal oxidation)를 이용하여 게이트 유전체(18)를 형성한다.
게이트 재료층(20)은 전체 장치 상에 증착되므로, 트렌치 외부에 존재하는 하드 마스크(14)의 상부, 트렌치의 측벽(22) 및 트렌치의 밑면(24) 상에 증착된다. 그러면 도 2b에 도시된 구조물이 된다. 게이트 재료층은, 예를 들면 고도로 도핑된 폴리실리콘으로 이루어지고, 특히 바람직한 실시예에서 게이트 재료층은 폴리실리콘(게르마늄)으로 이루어질 수 있다.
다음으로, 스페이서 에칭을 실행하여 게이트 재료층(20) 중에서 원치 않는 부분을 제거하고, 특히 트렌치의 밑면(24)에 있는 부분을 제거한다. 이는 트렌치(26)의 측벽(22)에만 게이트 재료층(20)이 잔류되게 하여, 도 2c에 도시된 바와 같이 평면 게이트 소자(21)의 대향 쌍(opposed pair)을 형성한다. 게이트 소자(21)는 최종 장치의 게이트를 형성한다.
다음에, 트렌치를 유전체(30), 예를 들면 실리콘 이산화물로 충진한다. 일반적으로, 실리콘 이산화물은 또한 트렌치 외에도 제 1 주 표면(10)을 산화물로 코팅하기 때문에, 에칭백을 실행하여 트렌치를 제외한 부분에서 실리콘 이산화물을 제거한다. 약간의 오버 에칭(over-etch)을 수행하면, 도 2d에 도시된 바와 같이 게이트층(20)이 제 1 주 표면(10)의 면 위로 연장된 채로 유지된다는 것을 유의해야 한다.
다음으로, 도전 게이트층(32), 예를 들면 고도로 도핑된 폴리실리콘 층을 트렌치의 구멍(hole)을 따라 형성하여, 게이트층(20)의 노출된 단부(ends)(34)에 접속시킨다. 다음에 도전층(32)이 트렌치를 덮지만, 반도체 장치의 나머지 부분으로는 아주 약간만 연장되도록 도전층(32)을 패터닝한다. 이는 도 2e에 도시된 구조물이 되게 할 것이다.
마지막으로, 소스 컨택트(37)를 형성하여 소스층(8)과, p- 본체층(6)에 접속시킨다. 드레인 컨택트(36)를 형성하여 드레인층을 접속하고, 게이트 컨택트(38)는 게이트층(32)을 접속한다. 이는 도 2f에 도시된 구조물이 되게 하고, 이는 당업자에게 잘 알려진 바와 같이 패키징(packaged)될 수 있다.
사용 중에, 하드 마스크층(14)은 소스층(8)으로부터 게이트 소자(21)를 격리한다.
이러한 방법은 종래 기술의 버전에 비해서 게이트와 드레인 사이의 캐패시턴스가 매우 낮은 구조물을 제공한다. 그러나, 이는 게이트 저항을 무시하고 이루어질 수는 없다. 게이트층(32)은 게이트를 따라서 낮은 저항 경로(low resistance path)를 제공한다. 대향 게이트 소자(opposed gate elements)(21)가 트렌치의 길이를 따라서 접속되는 경우에도, 게이트 전기 접속층에 의해 제공된 낮은 저항 경로는 이러한 장치의 특성을 향상시킬 것이다.
다른 방법은 도 3에 도시되어 있다. 이러한 구성에서, 제 1 단계는 도 2c까지는 상술된 제 1 실시예에서와 동일하다.
다음에, 유전체(30)를 트렌치에 충진하지만, 이 경우에는 상당한 오버 에칭을 실행하여 트렌치(26) 내부의 유전체 위에 구멍(40)을 생성한다. 이는 도 3a에 도시되어 있다.
다음에, 폴리실리콘 도전층(42)을 증착하고 평탄화하여 도 3b에 도시된 바와 같이 오로지 트렌치 내부에만 남아있게 한다. 또한 하드 마스크(14)도 제거한다.
게이트-소스 유전 격리부(44)를 트렌치 위에 증착하고 패터닝한 다음, 도 3c에 도시된 바와 같이 소스층(8)과 접촉하고, 게이트-소스 유전 격리부(44)에 의해 게이트(20)(도전층(42)과 암(arms)(21)으로 이루어짐)로부터 격리된 소스 도전층(46)을 증착 및 패터닝한다.
제 1 실시예에서와 같이, 컨택트를 형성하고 공지된 바와 같이 장치를 패키징한다.
이러한 제 2 실시예는 작은 피치 크기(pitch sizes)와, 낮은 게이트-드레인 캐패시턴스와 결합하여 게이트의 길이 방향을 따라 최소 게이트 저항이 획득된다는 점에서 특히 우수하다.
제 3 실시예는 도 4에 도시되어 있다. 트렌치(26)를 형성한 후에, 트렌치의 밑면에서 산화물 플러그(50)를 형성한다. 이는 다수의 방법 중 어느 것에 의해서도 형성될 수 있다. 이들 중 일부는 당업자들에게 잘 알려져 있는데, 예를 들면, 산화물을 증착 및 에칭백할 수 있다. 플러그의 형성에 대한 특정한 대체 방안으로는 트렌치의 측벽을 질화물층으로 보호하고, 트렌치 상부에 도핑된 폴리실리콘을 증착하며, 폴리실리콘을 에칭백하여 트렌치의 밑면에서 폴리실리콘 플러그를 잔류시키고, 그 다음에 도핑된 폴리실리콘을 산화하여 산화물 플러그를 형성하는 방법이 있다. 도핑된 폴리실리콘은 비교적 산화 처리하기가 용이하다. 추가적인 대체 방안으로는 폴리실리콘 플러그 대신에 다공성 실리콘(porous silicon)을 산화하는 방법이 있는데, 다공성 실리콘은 마찬가지로 산화 처리하기가 용이하다.
도시된 실시예에서, 산화물 플러그(50)의 상부는 약하게 도핑된 n-층(4)과 본체층(6) 사이의 경계와 수평으로 정렬된다.
다음에 나머지 공정은 제 2 실시예에서와 동일하게 진행하여 본체층(6)에 인접한 트렌치의 측벽에는 게이트 소자(21)가 제공되지만 약하게 도핑된 n-층(4)에 인접한 트렌치의 측벽에는 제공되지 않는다. 완성된 장치는 도 4에 도시되어 있다.
게이트 소자(21)와 드레인(24) 사이의 향상된 간격(spacing)은 또한 추가적으로 게이트-드레인 캐패시턴스를 감소시킨다.
당업자라면, 산화물 플러그가 제 1 실시예의 장치에서 이용될 수 있다는 것을 인식할 것이다. 이와 다르게, 산화물 플러그는 임의의 두꺼운 유전층으로 대체되어 게이트-드레인 캐패시턴스를 유사하게 감소시킬 수 있다.
당업자라면 본 명세서로부터 자명한 다른 변형 및 수정을 도출할 수 있을 것이다. 이러한 변형 및 수정은 트렌치 MOSFET의 설계, 제조 및 사용에서 이미 알려져 있고, 상술된 피처에 추가하거나 대체하여 이용될 수 있는 등가물 또는 다른 피처를 포함할 수 있다. 본 발명에서 청구항은 특정한 피처의 조합으로 형성되었으나, 본 발명의 범주는 본 발명에서와 동일한 기술적 문제의 일부 또는 전부를 해결하는지 여부에 무관하게, 임의의 새로운 피처, 본 명세서에 명시적 또는 함축적으로 개시된 피처에 대한 임의의 새로운 조합 또는 그 임의의 일반화를 포함한다는 것을 이해하여야 한다. 본 출원인은 본 출원의 진행 또는 그로부터 도출된 임의의 다른 출원의 진행 중에 이러한 피처 및/또는 이러한 피처의 조합으로부터 새로운 청구항이 형성될 수 있다는 것을 언급하였다.
예를 들면, 게이트 유전체는 실리콘 이산화물로 한정되지 않고, 높은 유전 상수를 갖는 유전체이거나 유전층의 스택(stack)일 수 있다. 게이트층(32)은 고도로 도핑된 폴리실리콘, 도핑된 실리사이드화(silicided) 폴리실리콘, 텅스텐 폴리사이드(tungsten polycide) 또는 적합한 금속이나 금속 질화물(티타늄 질화물 등)이 될 수 있다. 필요한 조건은 이러한 재료가 양호한 도전체여야 한다는 것이다. 게이트층(20)용으로 다른 재료도 사용할 수 있다.
개시된 실시예는 소스층, 드레인층, 드리프트 영역 및 채널층을 구비하지만, 다른 구조물도 또한 공지되어 있고, 사용될 수 있다. 예를 들면, 소스 영역은 하나의 층(8)으로 구성되는 것이 아니라 트렌치에 인접하게 주입된 소스 임플란트(source implants)로 구성될 수 있다. 드리프트 영역(4) 및 채널 영역 내의 도핑은 필요한 경우에 매립형(buried)이 될 수 있다.
Claims (12)
- 종형 절연 게이트 트랜지스터(vertical insulated gate transistor)를 제조하는 방법으로서,대향하는 제 1 주 표면(10) 및 제 2 주 표면(12)을 갖는 반도체 본체(1)를 제공하는 단계와,상기 제 1 주 표면(10)으로부터 상기 제 2 주 표면(12)을 향해 수직 방향으로 연장되는 트렌치(26)를 형성하는 단계와,상기 트렌치의 측벽 및 밑면(base)에 게이트 유전층(gate dielectric layer)(18)을 형성하는 단계와,상기 트렌치의 상기 측벽 및 밑면에 있는 상기 게이트 유전층 상에 도전성 게이트 재료층(20)을 증착하는 단계와,스페이서 에칭(spacer etch)을 실행하여 상기 트렌치의 상기 밑면에서 상기 게이트 재료층을 제거하고, 상기 측벽에서 상기 게이트 재료를 잔류시켜서 게이트 소자(21)를 형성하는 단계와,상기 트렌치 내의 상기 측벽 사이에 유전체(30)를 충진하는 단계와,상기 트렌치 양단의 상기 게이트 재료층을 전기적으로 접속하는 게이트 전기 접속층(32)을 상기 트렌치의 상부에 형성하는 단계를 포함하는 종형 절연 게이트 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 반도체 본체의 상기 제 1 주 표면 상에 개구(opening)(16)를 정의하는 하드 마스크(hard mask)(14)를 형성하는 단계와,상기 하드 마스크 내의 상기 개구(16)를 통해 상기 반도체 본체(1)를 에칭하여 상기 트렌치(26)를 패터닝하는 단계를 더 포함하는 종형 절연 게이트 트랜지스터의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 게이트 전기 접속층(32)을 형성하는 상기 단계는, 상기 반도체 본체(1)를 도전층으로 피복하는 단계와, 상기 제 1 주 표면 및 상기 유전체 위에서 상기 트렌치를 연결(span)하도록 상기 게이트 전기 접속층을 패터닝하는 단계를 포함하는 종형 절연 게이트 트랜지스터의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 트렌치 내부를 상기 유전체로 충진하는 상기 단계는, 상기 유전체(30)를 증착하는 단계 및 상기 유전층을 에칭백(etching back)하는 단계를 포함하는 종형 절연 게이트 트랜지스터의 제조 방법.
- 제 4 항에 있어서,상기 유전체를 에칭백하는 상기 단계는 상기 트렌치의 상부에 갭(gap)(40)을 정의하고,상기 게이트 전기 접속층(32)을 형성하는 상기 단계는,상기 제 1 주 표면(10) 상에 도전 재료(32)를 증착하여 상기 갭을 충진하고, 상기 트렌치의 상부에서 플러그(plug)(42)를 정의하는 단계와,상기 게이트 전기 접속층(32)을 평탄화(planarising)하여 상기 제 1 주 표면에서 상기 전기 접속층(32)을 제거하면서, 상기 트렌치 내의 상기 플러그(42)가 본래 위치에 잔류하게 하는 단계를 포함하는 종형 절연 게이트 트랜지스터의 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 트렌치(26) 상에 게이트-소스 절연층(44)을 증착하여 상기 게이트 전기 접속층(32)을 격리하는 단계와,상기 게이트-소스 절연층(44) 및 상기 제 1 주 표면(10) 위에 소스 도전층(46)을 증착하여 상기 소스 도전층(46)이 상기 반도체 본체(1)와 전기적 컨택트를 형성하지만 상기 게이트 전기 접속층(32)으로부터 절연되게 하는 단계를 더 포함하는 종형 절연 게이트 트랜지스터의 제조 방법.
- 반도체 장치로서,대향하는 제 1 및 제 2 주 표면(10, 12)을 갖는 반도체 본체(1)-상기 반도체 본체(1)는 제 1 도전 타입의 고도로 도핑된 드레인층(highly doped drain layer)(2)과, 상기 고도로 도핑된 층 위에서 상기 제 1 주 표면(10)을 마주보는 약하게 도핑된 본체층(lower doped body layer)(6)을 구비함-와,상기 제 1 주 표면(10)으로부터 상기 반도체 본체(1) 내부로 연장되어 대향하는 측벽(22) 및 밑면(24)을 정의하는 트렌치(26)와,상기 제 1 주 표면에서 상기 트렌치(26)에 횡방향으로 인접한 제 1 도전 타입의 소스 영역(8)과,상기 트렌치의 상기 측벽 및 밑면 상의 게이트 유전체(18)와,상기 트렌치(24)의 상기 밑면에는 존재하지 않지만 상기 트렌치의 상기 측벽(22) 위에 존재하는 대향 게이트 소자(opposed gate elements)(21)와,상기 게이트 소자(21) 사이에서 상기 트렌치의 상기 베이스(24)로부터 위쪽으로 연장되는 절연 필러(insulating filler)(30)와,상기 절연 필러(30) 위의 상기 트렌치(26)의 상부에서, 상기 트렌치(26) 양단의 상기 게이트 소자(21)를 접속시키는 게이트 전기 접속층(32)을 포함하는 반도체 장치.
- 제 7 항에 있어서,상기 절연 필러(30)의 상부는 상기 트렌치(26)의 상부와 수평으로 레벨링(level)되고,상기 게이트 전기 접속층(32)은 상기 필러(30) 위의 상기 트렌치(26)의 상부에서 연장되는반도체 장치.
- 제 8 항에 있어서,상기 게이트 전기 접속층은 상기 트렌치 내에서 상기 절연 필러(30) 위에 있는 플러그(40)인 반도체 장치.
- 제 9 항에 있어서,상기 플러그(40)의 상부는 평탄화되어 상기 트렌치(26)의 상부와 수평으로 레벨링되는 반도체 장치.
- 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,상기 게이트 전기 접속층 위의 게이트-소스 유전 격리층(44)과,상기 게이트-소스 유전 격리층에 의해 상기 게이트 전기 접속층으로부터 격리되고, 상기 소스 영역과 컨택트를 형성하는 소스 도전층(46)을 더 포함하는 반도체 장치.
- 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,상기 고도로 도핑된 드레인 층(2)의 상부 및 상기 본체층(6)의 하부에 있는 약하게 도핑된 드레인층(4)-상기 트렌치는 상기 본체층(6)을 통해 상기 약하게 도핑된 드레인층(4) 내로 연장됨-과,상기 트렌치(26)의 상기 베이스에 있는 유전성 플러그(dielectric plug)(50)를 더 포함하는 반도체 장치.
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