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JP2007311574A - 半導体装置及びその製造方法 - Google Patents

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JP2007311574A JP2006139588A JP2006139588A JP2007311574A JP 2007311574 A JP2007311574 A JP 2007311574A JP 2006139588 A JP2006139588 A JP 2006139588A JP 2006139588 A JP2006139588 A JP 2006139588A JP 2007311574 A JP2007311574 A JP 2007311574A
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Abstract

【課題】トレンチ型ＭＯＳＦＥＴにおいて、速いスイッチング速度と低いオン抵抗を維持しつつ、製造工程が簡略でコスト高とならないトレンチ型ＭＯＳＦＥＴの構造及び製造方法を提供する。
【解決手段】半導体ウエハ１６の一主面にトレンチ７が形成され、前記トレンチ７にゲート酸化膜８を介して埋め込まれたゲート電極を有する半導体装置において、前記トレンチ７の側壁にゲート酸化膜８を介して第１のゲート電極９ａが形成され、前記第１のゲート電極９ａに被覆されていない前記トレンチ７の底部にゲート酸化膜８を介して酸化シリコン以外の絶縁膜１が形成され、前記第１のゲート電極９ａと前記絶縁膜に接する第２のゲート電極９ｂが形成されている。
【選択図】図１

Description

本発明は、トレンチゲートを有する半導体装置に関し、特に、その製造工程の簡略化に適した構造と製造方法に関するものである。
半導体ウエハに溝を形成し、溝の中にゲート酸化膜を介してゲート電極を埋め込む、いわゆるトレンチ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、高集積化、低オン抵抗化が可能であることから広く実用化されている。
一般的なトレンチ型ＭＯＳＦＥＴは、図４に示すように、Ｎ＋基板ウエハ２の一主面にＮ−エピタキシャル層１５を成長し、Ｎ−エピタキシャル層１５の表面からＰベース領域４、Ｎ＋ソース領域５を順次形成し、不純物が導入されないＮ−エピタキシャル層１５はＮ−ドレイン領域３となる。次に、Ｎ−エピタキシャル層１５の表面からＰベース領域４を貫通しＮ−ドレイン領域３に至るトレンチ７を形成し、トレンチ７の内面にゲート酸化膜８を形成する。その後、トレンチ７の内部をゲート電極９で埋め込み、ゲート電極９の上部に層間膜１０を形成した後ソース電極１１、ドレイン電極１２を形成して製造される。トレンチ７の形成とＰベース領域４及びＮ＋ソース領域５の形成との順序は、逆の場合もある。この構造及び製造方法は高集積化、低オン抵抗化が可能であることから、耐圧２０〜６０Ｖのいわゆる低耐圧品に広く用いられており、トレンチ幅は、０．５μｍ程度である。
一方、耐圧１５０〜２５０Ｖのいわゆる中耐圧品では、Ｐベース層を深く設計したときにトレンチの両側のＰベース層間の距離が小さいとオン抵抗が上昇する。このオン抵抗の上昇を防止するため１．５〜３．０μｍのトレンチ幅が必要となる。このため、中耐圧品に図４を用いて説明した低耐圧品の構造及び製造方法を適用した場合、ゲート電極９であるポリシリコンの成長の際、図５（ａ）に示すように厚く成長する必要があり、エッチバックした際、図５（ｂ）に示すように、ゲート電極９の表面位置が低くなり過ぎるという問題があった。このため、図６に示すように、第１のゲート電極９ａの形成後酸化膜１３を介して第２のゲート電極９ｂを形成することにより、第１のゲート電極９ａにできた凹みを第２のゲート電極９ｂで埋めた構造及び製造方法が開示されている。図中６は必要に応じて形成されるＰ＋バックゲート領域を示している。（特許文献１参照）
しかし、前述の図４を用いて説明した低耐圧品及び図６を用いて説明した中耐圧品には、次のような共通の問題点があった。すなわち、オン抵抗低減のための集積化や駆動能力向上のためのゲート酸化膜薄膜化によって、ゲート−ドレイン間の静電容量（Ｃｇｄ）が増加しスイッチング速度が低下するという問題である。この問題に対し、図７に示すように、チャンネル形成に寄与しないトレンチ底部の酸化膜を厚いゲート酸化膜８ａとすることで、ゲート−ドレイン間の静電容量を下げスイッチング速度を向上させる構造及び製造方法が開示されている。（特許文献２参照）
また、前記図７を用いて説明した構造及び製造方法は、トレンチ底部の側壁も厚い酸化膜であるため、ゲート電圧が印加された場合トレンチ底部の側壁と接するＮ−ドレイン領域３にゲート電位と反対極性の電荷が集まる、いわゆる、電荷蓄積層が生じにくくオン抵抗が増加してしまう。この問題を解決するため、図８に示すように、トレンチ側壁の底部まで第１のゲート電極９ａを形成し、第１のゲート電極９ａに被覆されていないトレンチ底部のみに厚いゲート酸化膜８ａを形成する構造及び製造方法が開示されている。（特許文献３参照）
特開２００２−１５８３５５号公報（第４〜７頁、第１図） 特許第２６４７８８４号公報（第３〜６頁、第１１図） 特許第３０５２９１８号公報（第２〜４頁、第８図）
しかしながら、前述の図８を用いて説明したトレンチ型ＭＯＳＦＥＴには、製造工程が煩雑でコスト高になるという問題があった。すなわち、前述の図８を用いて説明したトレンチ型ＭＯＳＦＥＴの製造方法は、そのゲート電極の製造工程を示す図９〜図１３のように、先ず、トレンチ形成後トレンチ７の内面及びＮ−エピタキシャル層１５の表面にゲート酸化膜８を形成した後、さらにその上に第１のゲート電極９ａであるポリシリコンを形成する（図９（ａ））。その後、Ｎ−エピタキシャル層１５の表面がでるまでエッチバックする（図９（ｂ））。次に、フォトレジスト１４を用いてＮ＋ソース領域５を形成した後（図１０（ｃ））、Ｎ−エピタキシャル層１５上に形成された酸化膜１３の前記第１のゲート電極９ａの中央に相当する部分をリソグラフィ技術によって窓開けする（図１０（ｄ））。次に、前記第１のゲート電極９ａをトレンチ底部のゲート酸化膜８が露出するまでエッチングした後（図１１（ｅ））、酸化膜１３を除去する（図１１（ｆ））。次に、第１のゲート電極９ａの開口部内を埋めるように酸化膜１３を形成し（図１２（ｇ））、酸化膜１３をエッチバックしてトレンチ底部にのみ厚い酸化膜８ａを残し（図１２（ｈ））、第２のゲート電極９ｂであるタングステンを堆積する（図１３（ｉ））。その後、第２のゲート電極９ｂをＮ−エピタキシャル層１５の表面までエッチバックする（図１３（ｊ））。このように、トレンチ形成後のゲート電極の形成方法としては、図１０（ｃ）のソース領域の形成を除いて考えても、多くの煩雑な工程が必要であった。
本発明の課題は、トレンチ型ＭＯＳＦＥＴにおいて、速いスイッチング速度と低いオン抵抗を維持しつつ、製造工程が簡略でコスト高とならないトレンチ型ＭＯＳＦＥＴの構造及び製造方法を提供することである。
本発明の請求項１に記載の半導体装置は、半導体ウエハの一主面にトレンチが形成され、前記トレンチにゲート酸化膜を介して埋め込まれたゲート電極を有する半導体装置において、前記トレンチの側壁にゲート酸化膜を介して第１のゲート電極が形成され、前記第１のゲート電極に被覆されていない前記トレンチの底部にゲート酸化膜を介して酸化シリコン以外の絶縁膜が形成され、前記第１のゲート電極と前記絶縁膜に接する第２のゲート電極が形成されている。
本発明の請求項４に記載の半導体装置の製造方法は、半導体ウエハの一主面にトレンチを形成し、前記トレンチの側壁及び底部を含む半導体ウエハの前記一主面にゲート酸化膜を形成し、前記ゲート酸化膜上に第１のゲート電極を成長した後エッチバックして前記トレンチの側壁上のみに第１のゲート電極を残し、前記トレンチの底部及び前記トレンチの側壁上の前記第１のゲート電極を含む半導体ウエハの前記一主面に酸化シリコン以外の絶縁膜を成長した後エッチバックして前記第１のゲート電極に被覆されていない前記トレンチの底部に前記絶縁膜を残し、前記絶縁膜及び前記トレンチの側壁上の前記第１のゲート電極を含む半導体ウエハの前記一主面に第２のゲート電極を成長した後エッチバックする。
本発明の半導体装置及びその製造方法によれば、エッチバックによって第１のゲート電極をトレンチ側壁のみに残すためリソグラフィ工程が省略できる。また、トレンチ底部に形成する絶縁層として酸化シリコン以外の材料を選択したため、第２のゲート電極をエッチバックする際のストッパとしてゲート酸化膜を利用でき、製造工程が簡略でコスト高とならないという優れた産業上の効果が得られる。
以下、本発明の実施の形態を添付図面を参照し、従来例と同一物には同一の符号を用いて説明する。
本発明の実施形態である半導体装置は、図１に示すように、半導体ウエハ１６の一主面にトレンチ７が形成され、前記トレンチ７にゲート酸化膜８を介して埋め込まれたゲート電極を有する半導体装置において、前記トレンチ７の側壁にゲート酸化膜８を介して第１のゲート電極９ａが形成され、前記第１のゲート電極９ａに被覆されていない前記トレンチ７の底部にゲート酸化膜８を介して酸化シリコン以外の絶縁膜１が形成され、前記第１のゲート電極９ａと前記絶縁膜１に接する第２のゲート電極９ｂが形成されている。
前記トレンチ７の側壁にゲート酸化膜８を介して第１のゲート電極９ａが形成され、前記第１のゲート電極９ａに被覆されていない前記トレンチ７の底部にゲート酸化膜８を介して酸化シリコン以外の絶縁膜１が形成され、前記第１のゲート電極９ａと前記絶縁膜１に接する第２のゲート電極９ｂが形成されている点が、本発明の実施形態である半導体装置の特徴である。ここで、前記トレンチ７の側壁にゲート酸化膜８を介して第１のゲート電極９ａが形成される点と、前記第１のゲート電極９ａと前記絶縁膜１に接する第２のゲート電極９ｂが形成されている点は、先に図８を用いて説明した従来技術と同一であるが、本発明はこれに加えて、前記第１のゲート電極９ａに被覆されていない前記トレンチ７の底部にゲート酸化膜８を介して酸化シリコン以外の絶縁膜１が形成されている点が従来技術との差異部分である。
絶縁膜１は、窒化シリコン又は酸窒化シリコンが好ましい。前者は約７．５、後者は約６．５の比誘電率を有し、図８を用いて説明した従来技術でトレンチ底部に用いられている酸化シリコンの３．８〜４．０に比べ高い。このため本発明の構造は、同じ絶縁膜厚であれば図８を用いて説明した従来技術に比べゲート−ドレイン間の静電容量（Ｃｇｄ）が大きくなりスイッチング速度は僅かに低下する。しかし、トレンチ底部に厚い窒化シリコン又は酸窒化シリコンを設けたことにより、図４及び図６を用いて説明した従来技術よりもゲート−ドレイン間の静電容量（Ｃｇｄ）が大幅に低下し、図８を用いて説明した従来技術とほぼ同等の速いスイッチング速度が維持できる。また、トレンチ側壁の底部まで第１のゲート電極９ａが形成されているため、ゲート電圧が印加された場合トレンチ底部の側壁と接するＮ−ドレイン領域にゲート電位と反対極性の電荷が集まる、いわゆる、電荷蓄積層が生じ易く低いオン抵抗が維持できる。
本実施形態の半導体装置によれば、トレンチ底部に酸化シリコン以外の絶縁膜を有するため、ゲート−ドレイン間の静電容量（Ｃｇｄ）が低下し速いスイッチング速度が維持できる。また、トレンチ側壁の底部まで第１のゲート電極９ａが形成されているため、トレンチ底部の側壁と接するＮ−ドレイン領域に電荷蓄積層が生じ易く低いオン抵抗が維持できる。さらに、トレンチ底部の厚い絶縁膜に酸化シリコン以外の絶縁膜を用いることにより、製造工程の簡略化を実現できる。この点については、以下に詳述する。
本発明の実施形態である半導体装置の製造方法は、ゲート電極形成工程に特徴がありその他の工程は先に説明した従来技術と同一であるので説明を省略し、図２及び図３を用いてゲート電極形成工程のみを説明する。先ず、Ｎ−エピタキシャル層１５の表面にトレンチ７を形成し、前記トレンチ７の側壁及び底部を含むＮ−エピタキシャル層１５の表面にゲート酸化膜８を形成し、前記ゲート酸化膜８上に第１のゲート電極９ａであるポリシリコンを成長する（図２（ａ））。次に、第１のゲート電極９ａをエッチバックして前記トレンチの側壁上のみに残し（図２（ｂ））、前記トレンチ７の底部及び前記トレンチ７の側壁上の前記第１のゲート電極９ａを含むＮ−エピタキシャル層１５の表面に窒化シリコン又は酸窒化シリコン等の酸化シリコン以外の絶縁膜１を成長する（図２（ｃ））。次に、ゲート酸化膜８をストッパとして前記絶縁膜１をエッチバックして前記第１のゲート電極９ａに被覆されていない前記トレンチ７の底部のみに残し（図３（ｄ））、前記絶縁膜１及び前記トレンチ７の側壁上の前記第１のゲート電極９ａを含むＮ−エピタキシャル層１５の表面に第２のゲート電極９ｂを成長し（図３（ｅ））、その後、ゲート酸化膜８をストッパとして第２のゲート電極９ｂをエッチバックし、Ｎ−エピタキシャル層１５の表面上のゲート酸化膜８を除去する（図３（ｆ））。
第１のゲート電極９ａをエッチバックして前記トレンチの側壁上のみに残し（図２（ｂ））、前記トレンチ７の底部及び前記トレンチ７の側壁上の前記第１のゲート電極９ａを含むＮ−エピタキシャル層１５の表面に窒化シリコン又は酸窒化シリコン等の酸化シリコン以外の絶縁膜１を成長し（図２（ｃ））、ゲート酸化膜８をストッパとして前記絶縁膜１をエッチバックして前記第１のゲート電極９ａに被覆されていない前記トレンチ７の底部のみに残す（図３（ｄ））点が、本発明の実施形態である半導体装置の製造方法の特徴である。
本実施形態の半導体装置の製造方法では、第１のゲート電極をトレンチ側壁のみに形成する際にエッチバックを用いている。このため、図１０（ｄ）及び図１１（ｅ）を用いて説明した従来技術のリソグラフィ工程が省略でき工程が簡略化できる。
また、トレンチ底部に形成する絶縁層として窒化シリコン又は酸窒化シリコン等の酸化シリコン以外の材料を選択したため、第２のゲート電極をエッチバックする際のストッパとしてゲート酸化膜が利用でき、ゲート電極の形成工程が簡略化できる。トレンチ底部に形成する絶縁層として酸化シリコンを用いる場合、そのエッチバック時にウエハ表面の酸化膜も同時にエッチングされ、無くなってしまう。図８を用いて説明した従来技術では、第２のゲート電極としてタングステンを用いているため、タングステンのエッチング時にウエハ表面がエッチングされることが無く、ウエハ表面にストッパが無くともエッチバックが可能である。しかし、この方法を本発明のように第２のゲート電極がポリシリコンの場合に適用しようとすると、ウエハ表面にストッパを形成し、かつ、第１のゲート電極の表面にはストッパを形成しないという煩雑な製造工程を追加する必要がある。本発明では、トレンチ底部の厚い絶縁膜が、酸化シリコン以外の材料を選択したため、絶縁膜のエッチバックを行ってもゲート酸化膜がウエハ表面のみに残り、新たにウエハ表面のみにストッパを形成する必要がない。
本実施形態の半導体装置の製造方法によれば、エッチバックによって第１のゲート電極をトレンチ側壁のみに残すためリソグラフィ工程が省略でき、また、トレンチ底部に形成する絶縁層として窒化シリコン又は酸窒化シリコン等の酸化シリコン以外の材料を選択したため、第２のゲート電極をエッチバックする際のストッパとしてゲート酸化膜が利用でき、ゲート電極の形成工程が簡略化できる。
第２のゲート電極は、第１のゲート電極と同様にポリシリコンを用いると製造設備の共用化が図れるため好ましいが、より低いゲート抵抗が必要な場合にはタングステン等の高融点金属であっても良い。また、トレンチ底部の絶縁膜の厚さは、下記を考慮して最適化される。すなわち、前記絶縁膜の厚さが薄すぎるとＣｇｄを下げる効果が小さく、第２のゲート電極形成時に表面に凹部ができ易く、厚すぎると第１のゲート電極と第２のゲート電極の接触面積が減りゲート抵抗が増加する。
以上のように、本発明の半導体装置及びその製造方法によれば、従来のトレンチ底部の厚い酸化膜に代えて酸化シリコン以外の絶縁膜を用いることにより、速いスイッチング速度と低いオン抵抗を維持できる。また、エッチバックによって第１のゲート電極をトレンチ側壁のみに残すためリソグラフィ工程が省略できる。また、トレンチ底部に形成する絶縁層として酸化シリコン以外の材料を選択したため、ゲート酸化膜を絶縁膜をエッチバックする際のストッパとして利用でき、製造工程が簡略でコスト高とならないという優れた産業上の効果が得られる。
尚、本発明の半導体装置及びその製造方法は、上記の実施例に限定されるものではなく、例えば、上記実施例とは逆の導電型の不純物拡散層の使用、エピタキシャルウエハに代えて三重拡散ウエハの使用、ＩＧＢＴへの適用等、本発明の要旨を逸脱しない範囲内において種々変更を加え得る。
本発明の実施形態の半導体装置を示す断面図。 本発明の実施形態の半導体装置の製造方法を説明する断面図。 本発明の実施形態の半導体装置の製造方法を説明する断面図。 従来のトレンチ型ＭＯＳＦＥＴ（低耐圧品）を示す断面図。 従来のトレンチ型ＭＯＳＦＥＴの製造方法の問題点を説明する断面図。 従来のトレンチ型ＭＯＳＦＥＴ（中耐圧品）を示す断面図。 従来の別のトレンチ型ＭＯＳＦＥＴを示す断面図。 従来のさらに別のトレンチ型ＭＯＳＦＥＴを示す断面図。 従来のさらに別のトレンチ型ＭＯＳＦＥＴの製造方法を説明する断面図。 従来のさらに別のトレンチ型ＭＯＳＦＥＴの製造方法を説明する断面図。 従来のさらに別のトレンチ型ＭＯＳＦＥＴの製造方法を説明する断面図。 従来のさらに別のトレンチ型ＭＯＳＦＥＴの製造方法を説明する断面図。 従来のさらに別のトレンチ型ＭＯＳＦＥＴの製造方法を説明する断面図。
符号の説明
１ 絶縁膜
２ Ｎ＋基板ウエハ
３ Ｎ−ドレイン領域
４ Ｐベース領域
５ Ｎ＋ソース領域
６ Ｐ＋バックゲート領域
７ トレンチ
８ ゲート酸化膜
８ａ 厚いゲート酸化膜
９ ゲート電極
９ａ 第１のゲート電極
９ｂ 第２のゲート電極
１０ 層間膜
１１ ソース電極
１２ ドレイン電極
１３ 酸化膜
１４ フォトレジスト
１５ Ｎ−エピタキシャル層
１６ 半導体ウエハ

Claims (6)

  1. 半導体ウエハの一主面にトレンチが形成され、前記トレンチにゲート酸化膜を介して埋め込まれたゲート電極を有する半導体装置において、前記トレンチの側壁にゲート酸化膜を介して第１のゲート電極が形成され、前記第１のゲート電極に被覆されていない前記トレンチの底部にゲート酸化膜を介して酸化シリコン以外の絶縁膜が形成され、前記第１のゲート電極と前記絶縁膜に接する第２のゲート電極が形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、前記絶縁膜が窒化シリコン又は酸窒化シリコンからなることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、第２のゲート電極がポリシリコンからなることを特徴とする半導体装置。
  4. 半導体ウエハの一主面にトレンチを形成し、前記トレンチの側壁及び底部を含む半導体ウエハの前記一主面にゲート酸化膜を形成し、前記ゲート酸化膜上に第１のゲート電極を成長した後エッチバックして前記トレンチの側壁上のみに第１のゲート電極を残し、前記トレンチの底部及び前記トレンチの側壁上の前記第１のゲート電極を含む半導体ウエハの前記一主面に酸化シリコン以外の絶縁膜を成長した後エッチバックして前記第１のゲート電極に被覆されていない前記トレンチの底部に前記絶縁膜を残し、前記絶縁膜及び前記トレンチの側壁上の前記第１のゲート電極を含む半導体ウエハの前記一主面に第２のゲート電極を成長することを特徴とする半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、前記絶縁膜が窒化シリコン又は酸窒化シリコンからなることを特徴とする半導体装置の製造方法。
  6. 請求項４又は５に記載の半導体装置の製造方法において、第２のゲート電極がポリシリコンからなることを特徴とする半導体装置の製造方法。
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