KR20030035987A

KR20030035987A - 반도체 장치

Info

Publication number: KR20030035987A
Application number: KR1020020066024A
Authority: KR
Inventors: 오카모토다케오; 야마우치다다아키; 진보신이치; 스와마코토; 마츠모토쥰코
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-10-29
Filing date: 2002-10-29
Publication date: 2003-05-09
Also published as: CN1416138A; US20030080795A1; DE10236194A1; US6784718B2; JP2003133942A; JP3853195B2

Abstract

입력 신호의 논리 레벨을 결정하는 전압이 출력 전원 전압에 따라 결정되는 경우, 출력 전원 전압 변동시에 있어서도 정확하게 입력 신호의 논리 레벨을 판정하여 내부 신호를 생성한다.

입력 회로를 입력 신호의 논리 레벨을 결정하는 출력 전원 전압(VDD)을 받는 게이트 회로(24) 또는 출력 회로용의 전원 패드와는 다른 패드로부터의 출력 전원 전압에 의존하는 기준 전압(Vrefl)과 입력 신호를 받는 비교 회로(10)로 구성한다. 이것에 의해, 출력 전원 전압 변동시에 있어서 입력 신호가 변동하더라도, 정확하게 입력 신호의 하이 레벨/로우 레벨을 식별하여 내부 신호를 생성할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로서, 특히 복수 종류의 인터페이스에 대응할 수 있는 입력 회로의 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 클럭 신호와 동기하여 동작하는 동기형 반도체 장치의 입력 회로의 구성에 관한 것이다.

도 18은 종래의 입력 회로의 구성의 1예를 개략적으로 도시한 도면이다. 도 18에 있어서, 입력 회로(902)는 외부로부터의 신호 EXSI와 기준 전압 VREF를 비교하고, 그 비교 결과에 따른 신호를 생성하는 비교 회로(902a)와, 비교 회로(902a)의 출력 신호를 버퍼 처리(증폭)하여 내부 신호 INSI를 생성하는 인버터(902b)를 포함한다. 이 비교 회로(902a) 및 인버터(902b)는 내부 전원 전압 VDDP를 동작 전원 전압으로서 받는다.

기준 전압 VREF는 기준 전압 발생 회로(900)에 의해 생성된다. 이 기준 전압 발생 회로(900)는 외부 전원 전압 EXVDD를 받는 외부 전원 노드에 결합되고, 일정 크기의 정전류를 생성하는 정전류원(900a)과, 정전류원(900a)으로부터 공급되는 정전류를 전압으로 변환하여 기준 전압 VREF를 노드(900c)에서 생성하는 전류/전압 변환 소자(Z)(900b)를 포함한다. 이 전류/전압 변환 소자(900b)는 예를 들면 저항 소자 또는 게이트와 드레인이 상호 접속되는 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)로 구성된다.

도 19는 도 18에 도시하는 입력 회로의 동작을 도시한 신호 파형도이다. 이하, 도 19를 참조하여 도 18에 도시하는 입력 회로의 동작에 대해서 간단하게 설명한다.

비교 회로(902a)는 부(負)입력에서 외부 신호 EXSI를 받고, 정(正)입력에서 기준 전압 VREF를 받고 있으며, 차동 증폭 회로로서 동작한다.

외부 신호 EXSI가 기준 전압 VREF보다 높은 경우에는 그 차에 따라서 비교 회로(902a)의 출력 신호가 로우 레벨로 된다. 인버터(902b)가 비교 회로(902a)의 로우 레벨의 신호를 증폭하고 또한 반전하여 출력하기 때문에, 내부 신호 INSI는 내부 전원 전압 VDDP 레벨의 H레벨로 된다.

한편, 외부 신호 EXSI가 기준 전압 VREF보다 낮아지면, 비교 회로(902a)는 그 차에 따른 하이 레벨의 신호를 출력한다. 인버터(902b)는 비교 회로(902a)의 출력 신호를 반전하고 또한 증폭하기 때문에, 내부 신호 INSI는 접지 전압 레벨의L레벨로 된다.

따라서, 내부 신호 INSI는 외부 신호 EXSI가 기준 전압 VREF를 교차할 때마다 그의 논리 레벨을 급속히 변화시킬 수 있고, 급준한 상승/하강 파형을 갖는 내부 신호를 생성할 수 있다. 즉, 이 차동 증폭 회로(902a)를 이용하여 외부 신호 EXSI와 기준 전압 VREF를 비교하고, 이 비교 결과에 따라서 내부 신호 INSI를 생성하는 것에 의해, 외부 신호 EXSI에 파형 왜곡이 발생하더라도 급준하게 상승/하강하는 내부 신호를 생성할 수 있다.

기준 전압 VREF는 외부 신호 EXSI의 진폭에 따라서 그 진폭의 중앙값으로 설정된다. 예를 들면, 외부 신호 EXSI가 1.8V(=VDDQ)일 때에는 0.9V로 설정된다.

도 20은 외부 신호 EXSI의 논리 하이 레벨(H레벨) 및 논리 로우 레벨(L레벨)과 기준 전압의 관계를 개략적으로 도시한 도면이다. 도 20에 있어서 외부 신호 EXSI는 H레벨의 하한값은 전압 VIH레벨이며, L레벨의 상한값은 전압 VIL이다. 통상, LVTTL 인터페이스에 있어서는 하이 레벨 하한 전압 VIH가 2.0V로 설정되고, 또 로우 레벨 상한 전압 VIL이 0.8V로 설정된다. 따라서, 이 LVTTL 인터페이스에 있어서, 기준 전압 VREF는 중앙값인 1.4V로 설정된다.

그러나, 최근 인터페이스로서 저전원 전압의 출력 회로에 의해 신호/데이터를 전송하기 위해서, 1.8V계 인터페이스에 있어서는 이 하이 레벨 하한 전압 VIH가 0.8·VDDQ의 전압 레벨로 설정되고, 또 L레벨의 상한값 VIL은 0.2·VDDQ로 설정된다. 여기서, 전압 VDDQ는 외부 신호 EXSI를 구동하는 회로의 동작 전원 전압을 나타낸다. 이 경우, 기준 전압 VREF는 그의 전압 레벨이 중앙값인 0.9V로 설정된다.

기준 전압 VREF는 도 18에 도시하는 바와 같이, 정전류원(900a)으로부터의 정전류를 전류/전압 변환 소자(900b)에 의해 전압으로 변환하여 생성된다. 따라서, 기준 전압 VREF는 전압 VDDQ에 의존하지 않는 일정한 전압 레벨이다. 이 전원 전압 VDDQ는 1.65V∼1.95V의 범위에서 변동하는 것이 그 사양값 상에서 허용된다.

지금, 도 21a에 도시하는 바와 같이, 전원 전압 VDDQ가 1.95V로 상승한 경우, 외부 신호 EXSI의 하이 레벨 하한 전압 VIH는 1.56V로 되고, 반면에 로우 레벨 상한 전압 VIL은 0.36V로 된다. 기준 전압 VREF는 0.9V로서 일정하며, 따라서 기준 전압 VREF와 하이 레벨 전압 VIH의 차는 0.66V, 반면에 기준 전압 VREF와 로우 레벨 전압 VIL의 차는 0.54V로 된다. 따라서, 외부 신호 EXSI가 H레벨로부터 L레벨로 변화하는 경우에, 외부 신호 EXSI가 기준 전압 VREF를 횡단할 때까지 소요되는 시간과, L레벨의 신호가 H레벨로 상승할 때에 기준 전압 VREF를 횡단할 때까지 소요되는 시간이 달라, 내부 신호의 외부 신호의 하강에 대한 응답이 지연된다.

또, 도 21b에 도시하는 바와 같이, 전원 전압 VDDQ가 1.65V로 저하한 경우에는 하이 레벨 전압 VIH가 1.32V로 되고, 로우 레벨 전압 VIL이 0.32V로 된다. 이 경우에 있어서도, 기준 전압 VREF는 0.9V이며, 하이 레벨 하한 전압 VIH와 기준 전압 VREF의 차는 0.42V로 되고, 반면에 기준 전압 VREF와 로우 레벨 상한 전압 VIL의 차가 0.58V로 된다. 따라서, 이 상태에 있어서는 내부 신호는 외부 신호의 상승에 대한 응답이 지연된 신호로 된다.

즉, 도 22a에 과장해서 도시하는 바와 같이, 전원 전압 VDDQ가 상승한 경우에는 내부 신호 INSI가 외부 신호 EXSI의 하강에 대한 응답이 지연되기 때문에, 또 마찬가지로 외부 신호 EXSI의 상승에 대한 응답이 빨라지기 때문에, 도 22a에 있어서 일점쇄선으로 나타내는 이상 응답 파형보다 내부 신호 INSI의 H레벨 기간이 짧아진다.

또, 도 22b에 도시하는 바와 같이, 전원 전압 VDDQ의 전압 레벨이 저하한 경우에는 기준 전압 VREF의 전압 레벨은 상대적으로 상승하기 때문에, 내부 신호 INSI는 외부 신호 EXSI의 하강에 대한 응답이 빨라지고, 반면에 외부 신호 ETXSI의 상승에 대한 응답이 지연되기 때문에, 도 22b에 일점쇄선으로 나타내는 이상 응답 파형보다 그의 H레벨 기간이 길어진다.

즉, 이 외부 신호 EXSI의 H레벨을 규정하는 전원 전압 VDDQ의 전압 레벨이 변동하면, 내부 신호 INSI의 상승 또는 하강의 응답의 지연이 발생하여, 외부 신호의 변화에 정확하게 응답하는 내부 신호를 생성할 수 없게 된다고 하는 문제가 발생한다.

또, 외부 신호 EXSI가 신호로의 전파 손실에 의해, 하이 레벨 하한 전압 VIH와 로우 레벨 상한 전압 VIL 사이에서 변화하는 경우, 외부 전원 전압 VDDQ의 변동에 따라서 하이 레벨 하한 전압 VIH 및 로우 레벨 상한 전압 VIL 각각과 기준 전압의 차가 서로 다르기 때문에, 입력 회로의 동작 마진이 하이 레벨 전압 및 로우 레벨 전압에 대해서 다르고, 그의 동작 마진을 보증할 수 없어 정확하게 외부 신호에 따른 내부 신호를 생성할 수 없게 된다고 하는 문제가 발생한다.

특히, 전원 전압 VDDQ는 신호/데이터 출력 회로의 동작 전원 전압으로서 이용되기 때문에, 송신측의 출력 회로의 동작 전원 전압이 그의 신호/데이터 출력 동작시에 있어서 변동하면, 수신측의 반도체 기억 장치에 있어서 입력 신호의 전압 레벨의 변동이 커져, 정확하게 입력 신호의 논리 레벨을 판정하여 입력 신호에 대응하는 내부 신호를 생성할 수 없게 된다고 하는 문제가 발생한다.

또, 처리 시스템에 있어서는 이용되는 인터페이스가 다른 경우가 있다. 상술한 바와 같이 LVTTL 인터페이스에 의해 신호/데이터를 전송하는 시스템과, 1.8V 계 인터페이스에 의해 신호/데이터를 전송하는 시스템이 존재한다. 이러한 복수의 인터페이스에 대해서 따로따로 칩을 설계하면, 설계 효율이 저하한다. 따라서, 복수의 인터페이스에 대해서 공통의 칩 설계를 실행하고, 최종적으로 사용되는 인터페이스에 따라서 기준 전압의 전압 레벨을 설정하는 것이 일반적으로 실행된다.

이러한 복수의 인터페이스에 있어서 상술한 바와 같이 입력 신호가 전원 전압 레벨에 의존하는 하이 레벨 하한 전압 및 로우 레벨 상한 전압을 갖는 인터페이스를 포함하는 경우에 있어서도, 내부 신호의 처리 속도에 영향을 미치는 일없이 정확하게 입력 신호의 논리 레벨 판정을 전원 전압의 변동에 관계없이 실행하는 것이 요구된다.

그 때문에, 본 발명의 목적은 외부 신호의 진폭을 규정하는 전원 전압이 변동해도, 정확하고 또한 안정하게 내부 신호를 생성할 수 있는 입력 회로를 제공하는 것이다.

본 발명의 다른 목적은 복수의 인터페이스에 대해서도 용이하게 적응하여,신호 처리 속도를 저하시키는 일없이 정확하게 입력 신호의 논리 레벨을 판정할 수 있는 입력 회로를 제공하는 것이다.

도 1은 본 발명에 따른 반도체 장치의 전체의 구성을 개략적으로 도시한 도면,

도 2는 본 발명의 실시예 1에 따른 입력 회로의 구성을 도시한 도면,

도 3은 본 발명의 실시예 1에 따른 기준 전압을 발생하는 회로의 구성의 1예를 도시한 도면,

도 4는 본 발명의 실시예 2에 따른 입력 회로의 구성을 도시한 도면,

도 5는 본 발명의 실시예 3에 따른 입력 회로의 구성을 개략적으로 도시한 도면,

도 6은 도 5에 도시하는 전원 투입 검출 회로의 동작을 도시한 신호 파형도,

도 7은 본 발명의 실시예 4에 따른 입력 회로의 구성을 도시한 도면,

도 8은 도 7에 도시하는 입력 회로의 동작을 도시한 신호 파형도,

도 9는 본 발명의 실시예 5에 따른 입력 회로의 구성을 개략적으로 도시한 도면,

도 10은 본 발명의 실시예 6에 따른 입력 회로의 구성을 도시한 도면,

도 11은 도 10에 도시하는 클럭 제어 회로의 동작을 도시한 신호 파형도,

도 12는 본 발명의 실시예 6의 변경예의 구성을 개략적으로 도시한 도면,

도 13은 본 발명의 실시예 6에 따른 클럭 입력 회로의 배치를 개략적으로 도시한 도면,

도 14는 본 발명의 실시예 6에 따른 클럭 입력 회로의 배치의 변경예를 도시한 도면,

도 15a는 본 발명의 실시예 7에 따른 전원 배치를 개략적으로 도시한 도면이고, 도 15b는 도 15a에 도시하는 전원 배치에 있어서의 데이터 출력시의 전압 변화를 도시한 도면,

도 16은 도 15a에 도시하는 기준 전압 발생 회로의 구성을 개략적으로 도시한 도면,

도 17은 패드와 핀 단자의 접속을 개략적으로 도시한 도면,

도 18은 종래의 입력 회로의 구성을 개략적으로 도시한 도면,

도 19는 도 18에 도시하는 입력 회로의 동작을 도시한 신호 파형도,

도 20은 도 18에 도시하는 입력 회로의 입력 신호와 기준 전압의 관계를 도시한 도면,

도 21a는 외부 전원 전압 상승시의 기준 전압과 입력 신호의 논리 레벨의 관계를 개략적으로 도시한 도면이고, 도 21b는 출력 전원 전압 저하시에 있어서의 기준 전압과 입력 신호의 논리 레벨의 관계를 도시한 도면,

도 22a는 출력 전원 전압 상승시의 내부 신호 파형을 개략적으로 도시한 도면이고, 도 22b는 출력 전원 전압 저하시의 내부 신호 파형을 개략적으로 도시한도면.

도면의 주요 부분에 대한 부호의 설명

1 : 반도체 장치2 : 내부 전원 회로

3 : 메모리 회로4 : 클럭 입력 회로

5 : 신호 입력 버퍼 회로6 : 데이터 입력 버퍼 회로

7 : 데이터 출력 버퍼 회로

본 발명의 제 1 관점에 따른 반도체 장치는 제 1 전원 패드로부터 인가되는 제 1 전원 전압에서 이 제 1 전원 전압에 의존하는 기준 전압을 생성하는 기준 전압 발생 회로와, 제 1 입력 신호를 받고, 이 제 1 입력 신호와 기준 전압의 전압 레벨의 관계에 따라서 제 1 입력 신호의 논리 레벨을 판정하고, 해당 판정 결과에 따라서 제 1 전원 전압과는 다른 제 2 전원 전압 레벨의 제 1 내부 신호를 생성하는 제 1 입력 회로와, 제 1 전원 패드와는 별도로 배치된 제 2 전원 패드를 거쳐서 인가되는 제 1 전원 전압을 동작 전원 전압으로서 받고, 인가된 신호를 버퍼 처리하여 외부로 출력하는 출력 회로를 구비한다.

본 발명의 제 2 관점에 따른 반도체 장치는 제 1 전원 전압을 동작 전원 전압으로서 받아 동작하고, 입력 신호를 버퍼 처리하여 제 1 전원 전압 레벨의 진폭의 신호를 생성하는 게이트 회로와, 이 게이트 회로의 출력 신호를 제 2 전원 전압 레벨의 진폭의 신호로 변환하여 내부 신호를 생성하는 레벨 변환 회로를 구비한다. 입력 신호는 그의 논리 레벨을 결정하는 전압이 제 2 전원 전압에 의존한다.

본 발명의 제 3 관점에 따른 반도체 장치는 제 1 전원 전압을 동작 전원 전압으로서 받고, 활성화시에 외부로부터의 클럭 신호와 제 1 기준 전압을 비교하고, 해당 비교 결과에 따라서 외부 클럭 신호에 대응하는 내부 클럭 신호를 생성하는제 1 클럭 입력 회로와, 제 2 전원 전압을 동작 전원 전압으로서 받고, 외부 클럭 신호와 제 2 기준 전압을 비교하고, 해당 비교 결과에 따라서 외부 클럭 신호에 대응하는 제 2 내부 클럭 신호를 생성하는 제 2 클럭 입력 회로와, 클럭 신호와 클럭 신호의 유효/무효를 지정하는 클럭 인에이블 신호에 따라서 제 1 클럭 입력 회로를 활성화하기 위한 제 1 클럭 제어 신호를 생성하는 제 1 클럭 제어 회로와, 클럭 신호와 클럭 인에이블 신호에 따라서 제 2 클럭 입력 회로를 활성화하기 위한 제 2 클럭 제어 신호를 생성하는 제 2 클럭 제어 회로를 구비한다.

제 1 전원 전압에 의존하는 기준 전압과 제 1 입력 신호의 전압 레벨의 관계에 따라서 제 1 입력 신호의 논리 레벨을 판정하는 것에 의해, 이 제 1 전원 전압 레벨이 변동하더라도, 기준으로 되는 제 1 전원 전압을 이용하여 입력 신호의 논리 레벨을 판정하고 있고, 제 1 전원 전압 레벨의 변동에 관계없이 정확하게 내부 신호를 생성할 수 있다.

또, 클럭 신호에 대해서는 전원 전압이 이용 가능한 전압 레벨에 따라 복수 계통을 마련하고, 전원 전압 레벨에 따라 대응하는 클럭 신호 생성 경로를 활성화하는 것에 의해, 외부 전원 전압이 변경되고 클럭 신호의 진폭이 변경되는 경우에 있어서도, 정확하게 또한 용이하게 외부 클럭 신호에 따른 내부 클럭 신호를 생성할 수 있다.

(전체의 구성)

도 1은 본 발명에 따른 반도체 장치의 전체의 구성을 개략적으로 도시한 도면이다. 도 1에 있어서, 반도체 장치(1)는 외부 전원 전압 EXVDD에서 각종 내부 전원 전압을 생성하는 내부 전원 회로(2)와, 내부 전원 회로(2)로부터의 내부 전원 전압을 동작 전원 전압으로서 받는 메모리 회로(3)를 포함한다. 도 1에 있어서는 내부 전원 회로(2)가 생성하는 내부 전원 전압으로서 주변 전원 전압 VDDP와 어레이 전원 전압 VDDS를 대표적으로 나타낸다. 메모리 회로(3)는 메모리 셀이 행렬 형상으로 배치되는 메모리 셀 어레이와, 이 메모리 셀 어레이로부터 메모리 셀을 선택하는 메모리 선택 회로를 포함한다. 메모리 어레이에 대해서는 어레이 전원 전압 VDDS가 인가되고, 메모리 셀을 선택하는 회로 부분에는 주변 전원 전압 VDDP가 인가된다.

반도체 장치(1)는 또, 외부 신호 EXCLK와 이 클럭 신호의 유효/무효를 나타내는 외부 클럭 인에이블 신호 XCLKE를 받아, 내부 클럭 신호 CLKIN을 생성하는 클럭 입력 회로(4)와, 외부 신호 EXSG에 따라서 내부 신호를 생성하는 신호 입력 버퍼 회로(5)와, 외부로부터의 입력 데이터를 받아 내부 데이터를 생성하는 데이터 입력 버퍼 회로(6)와, 메모리 회로(3)에 있어서 선택된 메모리 셀로부터 리드된 데이터를 외부로 출력하기 위한 데이터 출력 버퍼 회로(7)를 포함한다.

도 1에 있어서, 데이터 입력 버퍼 회로(6) 및 데이터 출력 버퍼 회로(7)는 공통의 단자(패드)를 거쳐서 데이터의 입출력을 실행하도록 도시한다. 그러나, 이 데이터 입력 버퍼 회로(6) 및 데이터 출력 버퍼 회로(7)는 각각 따로따로(별도)의 단자(패드)를 거쳐서 데이터의 입력 및 출력을 실행하더라도 좋다.

클럭 입력 회로(4), 신호 입력 버퍼 회로(5), 데이터 입력 버퍼 회로(6) 및데이터 출력 버퍼 회로(7)에는 외부로부터의 출력 전원 전압 VDDQ와 내부 전원 회로(2)로부터의 주변 전원 전압 VDDP가 인가된다.

이 출력 전원 전압 VDDQ에 따라서, 데이터 DQ 및 외부 신호 EXSG, 외부 클럭 신호 EXCLK 및 외부 클럭 인에이블 신호 XCLKE의 진폭이 결정된다. 즉, 이 반도체 장치(1)가 적용되는 인터페이스에 따라 출력 전원 전압 VDDQ의 전압 레벨도 설정된다. 클럭 입력 회로(4), 신호 입력 버퍼 회로(5), 데이터 입력 버퍼 회로(6) 및 데이터 출력 버퍼 회로(7)에 대해서 출력 전원 전압 VDDQ를 인가하고, 이 출력 전원 전압 VDDQ와 외부로부터의 신호(데이터를 포함한다)의 전압 관계에 따라서 내부 신호를 생성한다. 이것에 의해, 출력 전원 전압 VDDQ가 변동하더라도, 또 그 이용되는 인터페이스에 따라 전원 전압 레벨이 변경되는 경우에 있어서도, 정확하게 외부 신호의 논리 레벨을 반전하여 내부 신호를 생성할 수 있다.

(실시예 1)

도 2는 본 발명의 실시예 1에 따른 입력 버퍼 회로의 구성을 도시한 도면이다. 도 2에 있어서는 도 1에 도시하는 클럭 입력 회로(4), 신호 입력 버퍼 회로(5) 및 데이터 입력 버퍼 회로(6)의 초단의 입력 버퍼 회로의 구성을 공통으로 도시한다. 이 초단의 입력 버퍼 회로가 외부로부터 패드를 이용하여(거쳐) 인가되는 신호/데이터를 버퍼 처리하여 내부 신호를 생성한다.

도 2에 있어서, 입력 버퍼 회로는 기준 전압 Vref1과 외부 신호 EXS의 전압 레벨을 비교하고, 그 비교 결과를 나타내는 신호 OUT를 생성하는 비교 회로(10)와,비교 회로(10)의 출력 신호 OUT를 버퍼 처리하여 내부 신호 BUFIN을 생성하는 인버터 버퍼(12)를 포함한다. 이들 비교 회로(10) 및 인버터 버퍼(12)는 주변 전원 전압 VDDP를 동작 전원 전압으로서 받는다. 기준 전압 Vref1은 출력 전원 전압 VDDQ의 1/2의 전압 레벨을 갖고, 출력 전원 전압 VDDQ에 의존하는 전압이다.

비교 회로(10)는 전원 노드와 내부 노드 NA 사이에 접속되고 또한 그의 게이트가 내부 노드 NA에 접속되는 P채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)(10a)와, 전원 노드와 내부 노드 NB 사이에 접속되고 또한 그의 게이트가 내부 노드 NA에 접속되는 P채널 MOS 트랜지스터(10b)와, 내부 노드 NA와 내부 노드 NC 사이에 접속되고 또한 그의 게이트에서 기준 전압 Vref1을 받는 N채널 MOS 트랜지스터(10c)와, 내부 노드 NB와 내부 노드 NC 사이에 접속되고 또한 그의 게이트에서 외부 신호 EXS를 받는 N채널 MOS 트랜지스터(10d)와, 내부 노드 NC와 접지 노드 사이에 접속되는 정전류원(10e)을 포함한다. 이 정전류원(10e)에 의해 비교 회로(10)의 동작 전류가 결정된다.

비교 회로(10)에 있어서는 MOS 트랜지스터(10a) 및 (10b)가 커런트미러 단을 구성하고, MOS 트랜지스터(10a)를 흐르는 전류의 미러 전류가 MOS 트랜지스터(10b)를 거쳐서 흐른다. 즉, 이들 MOS 트랜지스터(10a) 및 (10b)의 사이즈가 동일한 경우에는 MOS 트랜지스터(10a) 및 (10b)에는 동일한 크기의 전류가 흐른다.

MOS 트랜지스터(10c) 및(10d)는 차동단을 구성하고 있고, 기준 전압 Vref1과 외부 신호 EXS의 전압 레벨의 차에 따른 신호를 내부 노드 NB에서 생성한다. 예를들면, 외부 신호 EXS가 기준 전압 Vref1보다 높은 경우에는 MOS 트랜지스터(10d)의콘덕턴스가 커지고, MOS 트랜지스터(10d)를 거쳐서 흐르는 전류가 MOS 트랜지스터(10c)를 거쳐서 흐르는 전류보다 많아진다. MOS 트랜지스터(10c)에는 MOS 트랜지스터(10a)로부터 전류가 공급되고 있으며, 따라서 이 MOS 트랜지스터(10d)는 MOS 트랜지스터(10b)로부터 공급되는 전류를 방전하여, 노드 NB로부터의 출력 신호 OUT는 로우 레벨로 된다.

반대로, 외부 신호 EXS가 기준 전압 Vref1보다도 낮은 경우에는 MOS 트랜지스터(10c)의 콘덕턴스가 MOS 트랜지스터(10d)의 콘덕턴스보다 커지고, MOS 트랜지스터(10c)를 흐르는 전류가 MOS 트랜지스터(10d)를 거쳐서 흐르는 전류보다 커진다. MOS 트랜지스터(10c)를 거쳐서 흐르는 전류의 미러 전류가 MOS 트랜지스터(10a) 및 (10b)의 커런트 미러단을 거쳐서 MOS 트랜지스터(10d)에 인가되기 때문에, MOS 트랜지스터(10d)는 인가된 전류를 전부 방전할 수 없어, 노드 NB로부터의 출력 신호 OUT는 하이 레벨로 된다.

인버터 버퍼(12)는 전원 노드와 노드(12c) 사이에 접속되고 또한 그의 게이트에서 비교 회로(10)의 출력 신호 OUT를 받는 P채널 MOS 트랜지스터(12a)와, 노드(12c)와 접지 노드 사이에 접속되고 또한 그의 게이트에서 비교 회로(10)의 출력 신호 OUT를 받는 N채널 MOS 트랜지스터(12b)를 포함한다.

이 인버터 버퍼(12)는 출력 신호 OUT를 증폭하고 또한 반전하여 내부 신호 BUFIN을 생성한다. 따라서, 비교 회로(10)의 출력 신호 OUT의 전압 레벨이 중간 전압 레벨이더라도, 비교 회로(12)의 입력 논리 임계값을 넘으면, 고속으로 내부 신호 BUFIN이 비교 회로(10)의 출력 신호 OUT의 논리 레벨에 따른 전압 레벨로 구동된다. 이 내부 신호 BUFIN은 진폭이 내부 전원 전압 VDDP인 신호이다. 따라서, 이 도 2에 도시하는 회로에 의해, 진폭이 VDDQ인 외부 신호 EXS가 진폭이 VDDP인 신호로 레벨 변환된다.

기준 전압 Vref1은 출력 전원 전압 VDDQ의 1/2배의 전압 레벨을 갖는다. 따라서, 출력 전원 전압 VDDQ가 변동한 경우에는 외부 신호 EXS를 생성하는 회로에 있어서도 동일한 출력 전원 전압 VDDQ를 이용하여 외부 신호를 생성하고 있고, 그의 전압 레벨이 변동한다. 따라서, 항상 기준 전압 Vref1은 출력 전원 전압 VDDQ의 변화에 추종하여 변동하고 있으며, 출력 전원 전압 VDDQ의 전압 레벨이 변동하더라도 기준 전압 Vref1은 외부 신호 EXS의 하이 레벨 하한 전압(이하, 하이 레벨 전압이라고 칭한다) VIH 및 로우 레벨 상한 전압(이하, 로우 레벨 전압이라고 칭한다) VIL의 중간값을 유지하게 되고, 출력 전원 전압 VDDQ의 변동에 관계없이 정확하게 외부로부터의 신호 EXS의 논리 레벨을 판정할 수 있고, 또 동작 마진도 항상 하이 레벨 전압 VIH, 로우 레벨 전압 VIL에 대해서 동일하게 할 수 있다.

또한, 이 외부 신호 EXS는 도 1에 도시하는 신호중의 어느것이더라도 좋다.

도 3은 도 1에 도시하는 기준 전압 Vref1을 발생하는 회로(14)의 구성의 1예를 도시한 도면이다. 도 3에 있어서, 기준 전압 발생 회로(14)는 출력 전원 노드와 노드 ND 사이에 접속되는 저항 소자(14a)와, 노드 ND와 노드 NE 사이에 접속되고 또한 그의 게이트가 노드 ND에 접속되는 N채널 MOS 트랜지스터(14b)와, 노드 NE와 노드 NF 사이에 접속되고 또한 그의 게이트가 노드 NF에 접속되는 P채널 MOS 트랜지스터(14c)와, 노드 NF와 접지 노드 사이에 접속되는 저항 소자(14d)와, 출력전원 노드와 노드 NG 사이에 접속되고 또한 그의 게이트가 노드 ND에 접속되는 N채널 MOS 트랜지스터(14e)와, 노드 NG와 접지 노드 사이에 접속되고 또한 그의 게이트가 노드 NF에 접속되는 P채널 MOS 트랜지스터(14f)를 포함한다. 출력 전원 노드에는 출력 회로 등에 대해서 동작 전원 전압을 공급하는 패드와는 별도의 패드로부터의 출력 전원 전압 VDDQ가 인가된다. 출력 회로 동작시에 있어서 출력 전원 전압 VDDQ가 변동하더라도, 그의 영향을 받는 일없이 안정하게 기준 전압을 생성하기 위해서이다.

저항 소자(14a) 및 (14d)의 저항값은 각각 R1 및 R2이며, MOS 트랜지스터(14b) 및 (14c)의 채널 저항(온 저항)보다 충분히 크다. 이 상태에 있어서는 MOS 트랜지스터(14b) 및 (14c)가 다이오드 모드에서 동작하고, 순방향으로 그의 임계값 전압의 절대값의 전압 강하를 일으킨다. 저항 소자(14a) 및 (14d)의 저항값 R1 및 R2가 동일한 경우에는 노드 ND 및 NF의 전압 V(ND) 및 V(NF)는 각각 다음식으로 표시된다.

V(ND)=(VDDQ/2)+ Vthn,

V(NF)=(VDDQ/2)-｜Vthp｜.

여기서, Vthn 및 Vthp는 각각 MOS 트랜지스터(14b) 및 (14c)의 임계값 전압을 나타낸다.

MOS 트랜지스터(14e)는 그의 게이트 전압이 드레인 노드의 전압, 즉 출력 전원 전압 VDDQ보다 낮기 때문에 소스 폴로워 모드에서 동작하고, 노드 NG에 노드 ND의 전압 V(ND)보다 임계값 전압 Vthn 낮은 전압을 전달한다. 따라서, 이 MOS 트랜지스터(14e)에 의해 노드 NG로는 (VDDQ/2)의 전압이 전달된다.

한편, MOS 트랜지스터(14f)는 그의 드레인 노드의 전압이 그의 게이트의 전압, 즉 노드 NF의 전압보다 낮기 때문에 마찬가지로 소스 폴로워 모드에서 동작하고, MOS 트랜지스터(14f)는 노드 NG에 노드 NF의 전압 V(NF)보다 그의 임계값 전압의 절대값 ｜Vthp｜ 높은 전압, 즉 (VDDQ/2)의 전압을 전달한다. 여기서, MOS 트랜지스터(14c) 및 (14f)의 임계값 전압은 동일하고, 또 MOS 트랜지스터(14b) 및 (14e)의 임계값 전압은 동일한 것으로 하고 있다.

기준 전압 Vref1이 전압(VDDQ/2)보다 낮아진 경우에는 MOS 트랜지스터(14e)의 게이트-소스간 전압이 임계값 전압 Vthn보다 커지고, MOS 트랜지스터(14e)가 온 상태로 되어, 노드 NG로 전류를 공급하고, 기준 전압 Vref1의 전압 레벨을 상승시킨다. 한편, 기준 전압 Vref1의 전압 레벨이 (VDDQ/2)의 전압 레벨보다 상승한 경우에는 MOS 트랜지스터(14f)의 소스-게이트간 전압이 그의 임계값 전압의 절대값보다 커져 MOS 트랜지스터(14)가 도통하고, 기준 전압 Vref1의 전압 레벨을 저하시킨다. 따라서, 이들 MOS 트랜지스터(14e) 및 (14f)의 소스 폴로워 모드 동작보다 기준 전압 Vref1의 전압 레벨을 (VDDQ/2)의 전압 레벨로 유지할 수 있다.

또, 기준 전압 발생 회로(14)에 있어서는 저항 소자(14a) 및 (14d)의 저항값을 충분히 크게 하는 것에 의해, 미소 전류로 중간 전압 VDDQ/2를 생성할 수 있다. 이 경우, 기준 전압 발생 회로(14)는 단지 입력 버퍼 회로의 비교 회로를 구성하는 차동 증폭 회로의 차동단의 게이트 용량을 충전하는 것이 요구될 뿐이며, 이 기준 전압 발생 회로(14)의 MOS 트랜지스터(14e) 및 (14f)의 사이즈는 충분하게 할 수있고, 또 그의 소비 전력도 충분히 작게 할 수 있다.

이상과 같이 본 발명의 실시예 1에 따르면, 외부 신호의 논리 레벨을 결정하는 전원 전압에 근거하여 기준 전압을 생성하고, 이 기준 전압과 외부 신호의 비교를 실행하고 있고, 출력 전원 전압 변동시 즉 외부 신호의 진폭 변동시(전압 레벨의 변동시)에 있어서도 충분히 정확하게 기준 전압을 이 변동한 외부 신호의 하이 레벨 전압과 로우 레벨 전압의 중간 전압 레벨로 유지할 수 있어, 정확하게 외부 신호의 논리 레벨의 판단을 실행할 수 있다.

또, 외부 신호의 하이 레벨 전압 VIH 및 로우 레벨 전압 VIL에 대한 기준 전압 Vref1의 마진을 서로 출력 전원 전압 변동시에 있어서도 동일하게 할 수 있고, 항상 하이 레벨 전압 VIH 및 로우 레벨 전압 VIL에 대한 기준 전압의 마진을 동일하게 할 수 있어, 안정하게 외부 신호의 논리 레벨의 판정을 실행할 수 있다.

(실시예 2)

도 4는 본 발명의 실시예 2에 따른 입력 회로의 구성을 도시한 도면이다. 도 4에 있어서도 1개의 외부 신호 EXS를 받고, 내부 신호 BUFIN을 생성하는 입력 버퍼 회로의 구성을 도시한다. 도 4에 있어서 입력 버퍼 회로는 외부 신호 EXS를 받고, 출력 전원 전압 VDDQ 레벨의 진폭을 갖는 신호를 생성하는 인버터 버퍼(16)와, 인버터 버퍼(16)의 출력 신호를 내부 전원 전압 VDDP 레벨의 진폭의 신호로 변환하는 레벨 변환 회로(18)와, 레벨 변환 회로(18)의 출력 신호를 버퍼 처리(증폭)하여 내부 신호 BUFIN을 생성하는 인버터 버퍼(20)를 포함한다.

인버터 버퍼(16)는 출력 전원 전압 VDDQ를 동작 전원 전압으로서 받고, 또는 레벨 변환 회로(18) 및 인버터 버퍼(20)는 내부 전원 전압 VDDP를 동작 전원 전압으로서 받는다. 따라서, 외부 신호 EXS를 출력 전원 전압 VDDQ를 동작 전원 전압으로서 받는 인버터 버퍼(16)에서 받는 것에 의해, 이 인버터 버퍼(16)의 입력 논리임계값을 VDDQ/2의 전압 레벨로 설정하는 것에 의해, 외부 신호 EXS의 진폭이 출력 전원 전압 VDDQ의 변동에 의해 변동하더라도, 입력 논리 임계값을 항상 VDDQ/2의 전압 레벨로 유지할 수 있고, 전원 전압 VDDQ가 변동하더라도 정확하게 외부 신호 EXS의 논리 레벨의 판정을 실행할 수 있다.

이 인버터 버퍼(16)의 출력 신호를 레벨 변환 회로(18)에 의해 내부 전원 전압 VDDP 레벨의 신호로 변환하여, 인버터 버퍼(20)에 의해 내부 전원 전압 VDDP 레벨의 내부 신호 BUFIN을 생성하는 것에 의해, 내부 회로의 동작 전원 전압에 따른 내부 신호를 생성할 수 있다.

인버터 버퍼(16)는 출력 전원 노드와 내부 노드 NG 사이에 접속되고 또한 그의 게이트에서 외부 신호 EXS를 받는 P채널 MOS 트랜지스터(16a)와, 출력 전원 노드와 노드 NG 사이에 접속되고 또한 그의 게이트에서 인에이블 신호 EN을 받는 P채널 MOS 트랜지스터(16b)와, 노드 NG와 접지 노드 사이에 직렬로 접속되는 N채널 MOS 트랜지스터(16c) 및 (16d)를 포함한다.

MOS 트랜지스터(16c)는 그의 게이트에서 외부 신호 EXS를 받고, MOS 트랜지스터(16d)는 그의 게이트에서 인에이블 신호 EN을 받는다. 이 인에이블 신호 EN은 파워다운 모드시에 있어서 비활성화되고, 인에이블 신호 EN의 비활성화시에 MOS 트랜지스터(16b)가 온상태, MOS 트랜지스터(16d)가 오프 상태로 된다. 따라서, 노드 NG는 출력 전원 전압 VDDQ 레벨로 유지된다. 이 인에이블 신호 EN의 비활성시에 노드 NG를 출력 전원 전압 VDDQ 레벨로 유지하는 것에 의해, 외부 신호 EXS의 변화에 관계 없이 이 인버터 버퍼(16)의 동작을 정지시킬 수 있어 소비 전류를 저감할 수 있다.

레벨 변환 회로(18)는 내부 전원 노드와 내부 노드 NH 사이에 접속되고 또한 그의 게이트가 내부 노드 NI에 접속되는 P채널 MOS 트랜지스터(18a)와, 내부 전원 노드와 내부 노드 NI 사이에 접속되고 또한 그의 게이트가 내부 노드 NH에 접속되는 P채널 MOS 트랜지스터(18b)와, 내부 노드 NH와 접지 노드 사이에 접속되고 또한 그의 게이트에서 인버터 버퍼(16)의 출력 신호를 받는 N채널 MOS 트랜지스터(18c)와, 내부 노드 NI와 접지 노드 사이에 접속되고 또한 그의 게이트에서 인버터 버퍼(16)의 출력 신호를 인버터(18e)를 거쳐서 받는 N채널 MOS 트랜지스터(18d)를 포함한다. 인버터(18e)는 출력 전원 전압 VDDQ를 동작 전원 전압으로서 받는다.

이 레벨 변환 회로(18)에 있어서는 인버터 버퍼(16)의 출력 신호가 H레벨일 때에는 인버터(18e)의 출력 신호가 L레벨로 되고, MOS 트랜지스터(18c)가 온 상태, MOS 트랜지스터(18d)가 오프 상태로 된다. 따라서, 노드 NH의 전압 저하에 따라서 MOS 트랜지스터(18b)가 온 상태로 이행하고, 노드 NI를 내부 전원 전압 VDDP 레벨로 충전한다. 이 내부 노드 NI의 전압 레벨의 상승에 따라서, MOS 트랜지스터(18a)가 비도통으로 되고, 최종적으로 내부 노드 NI가 내부 전원 전압 VDDP 레벨, 내부 노드 NH가 접지 전압 레벨로 된다. 이 상태에 있어서는 MOS 트랜지스터(18a)는 오프 상태이며, 노드 NI의 H레벨의 신호가 MOS 트랜지스터(18a) 및 (18b)에 의해 래치되어 소비 전류는 발생하지 않는다.

한편, 인버터 버퍼(16)의 출력 신호가 L레벨일 때에는 인버터(18e)의 출력 신호가 H레벨로 되고, MOS 트랜지스터(18c)가 오프상태, MOS 트랜지스터(18d)가 온 상태로 되고, 내부 노드 NI가 접지 전압 레벨로 구동된다. 이 내부 노드 NI의 전압 저하에 수반해서 MOS 트랜지스터(18a)가 온 상태로 이행하고, 내부 노드 NH의 전압 레벨을 상승시킨다. 최종적으로, 내부 노드 NH가 내부 전원 전압 VDDP 레벨로 되고, 내부 노드 NI가 접지 전압 레벨로 된다.

따라서, 인버터 버퍼(16)의 출력 신호가 L레벨일 때에 레벨 변환 회로(18)로부터 L레벨의 신호가 출력되고, 인버터(16)의 출력 신호가 출력 전원 전압 VDDQ 레벨일 때에는 레벨 변환 회로(18)로부터 내부 전원 전압 VDDP 레벨의 신호가 출력된다.

레벨 변환 회로(18)를 이용하여 내부 전원 전압 VDDP 레벨의 신호를 생성하는 것에 의해, 인버터 버퍼(20)에 있어서의 입력 논리 임계값에 대한 레벨 변환 회로(18)의 출력 신호의 하이 레벨 및 로우 레벨의 마진을 확보하여, 고속으로 내부 신호 BUFIN을 생성한다.

이상과 같이, 본 발명의 실시예 2에 따르면 외부로부터의 신호를 출력 전원 전압을 동작 전원 전압으로서 받는 인버터 버퍼에서 받고, 그의 출력 신호를 레벨 변환하여 내부 전원 전압 레벨의 신호를 생성하고 있고, 출력 전원 전압 VDDQ의 변동시에 있어서도 정확하게 외부 신호 EXS의 하이 레벨 전압 및 로우 레벨 전압의마진을 동일하게 할 수 있고, 확실하게 외부 신호 EXS의 논리 레벨을 판정하여 내부 신호를 생성할 수 있다.

(실시예 3)

도 5는 본 발명의 실시예 3에 따른 입력 버퍼 회로의 구성을 개략적으로 도시한 도면이다. 도 5에 있어서는 입력 버퍼 회로는 외부 신호 EXS와 전원 투입 검출 회로(22)로부터의 전원 투입 검출 신호 ZPORQ를 받는 게이트 회로(24)와, 게이트 회로(24)의 출력 신호를 레벨 변환하는 레벨 변환 회로(18)와, 레벨 변환 회로(18)의 출력 신호를 버퍼 처리(증폭)하여 내부 신호 BUFIN을 생성하는 인버터 버퍼(20)를 포함한다.

전원 투입 검출 회로(22)는 출력 전원 전압 VDDQ가 투입되어 안정화되었을 때에, 그의 전원 투입 검출 신호 ZPORQ를 H레벨로 상승시킨다. 이 전원 투입 검출 회로(22)의 구성으로서는 예를 들면 용량 소자의 용량 결합에 의한 내부 노드의 전압 레벨을 전원 전압의 전압 레벨의 상승에 따라 상승시켜, 전원 전압의 투입을 검출하는 통상의 구성이 이용되면 좋다.

게이트 회로(24)는 NAND 회로이며, 출력 전원 전압 VDDQ를 동작 전원 전압으로서 받는다. 레벨 변환 회로(18)는 게이트 회로(24)의 출력 신호를 반전하는 인버터(18e)와, 게이트 회로(24)의 출력 신호와 인버터(18e)의 출력 신호에 따라서 레벨 변환 동작을 실행하는 레벨 변환기(19)를 포함한다. 이 레벨 변환기(19)는 도 4에 도시하는 MOS 트랜지스터(18a)∼(18d)를 포함하는 구성에 대응한다.

내부 전원 전압 VDDP는 출력 전원 전압 VDDQ와 다른 외부 전원 전압 EXVDD에서 생성된다. 한편, 이 출력 전원 전압 VDDQ는 외부로부터 인가된다. 이들 전원 전압 VDDQ 및 EXVDD는 동시에 인가된다고는 할 수 없다. 그들의 투입 시퀀스(순차)도 또 특히 사양에서는 정해져 있지 않다. 따라서, 예를 들면 외부 전원 전압 EXVDD가 출력 전원 전압 VDDQ보다 먼저 투입되고, 내부 전원 전압 VDDP가 먼저 상승하여 안정화했을 때, 아직 이 출력 전원 전압 VDDQ가 인가되지 않는 경우가 있다. 이 때, 출력 전원 전압 VDDQ의 논리에 의해 입력 초단을 작성한 경우, 오동작이 발생하고 또 이 초단 회로에 있어서 누설이 발생할 가능성이 있다.

이 때, 도 5에 도시하는 바와 같이 출력 전원 전압 VDDQ의 투입을 검출하는 전원 투입 검출 회로(22)가 출력하는 전원 투입 검출 신호 ZPORQ와 입력 신호 EXS를 조합해 두는 것에 의해, 전원 투입 검출 회로(22)로부터의 전원 투입 검출 신호 ZPORQ를 L레벨로 설정할 수 있고, 이 게이트 회로(24)의 출력 신호를 출력 전원 전압 VDDQ 레벨로 고정시킨다. 이것에 의해, 외부 전원 전압 EXVDD가 먼저 투입되고 또한 아직 출력 전원 전압 VDDQ가 인가되지 않은 경우에 있어서도, 입력 신호 EXS의 전압 레벨에 관계없이 입력 초단에서의 누설 및 오동작을 방지할 수 있다.

즉, 도 6에 도시하는 바와 같이 외부 전원 전압 EXVDD만이 인가되고 출력 전원 전압 VDDQ가 인가되지 않은 경우에 있어서도, 확실하게 입력 초단의 누설 및 회로 오동작을 방지할 수 있다. 또, 계속해서 출력 전원 전압 VDDQ가 인가되는 경우에 있어서도, 이 출력 전원 전압 VDDQ의 상승 특성도 문제는 없고, 통상 동작을 실행시킬 수 있다.

(실시예 4)

도 7은 본 발명의 실시예 4에 따른 입력 버퍼 회로의 구성을 개략적으로 도시한 도면이다. 이 도 7에 도시하는 입력 버퍼 회로에 있어서, 도 4에 도시하는 입력 버퍼 회로와 이하의 점이 다르다. 즉, 인버터 버퍼(20)와 반병행해서 구동력이 작은 인버터(26)가 마련된다. 이 인버터(26)는 내부 전원 전압 VDDP를 동작 전원 전압으로서 받는다. 이들 인버터 버퍼(20) 및 인버터(26)에 의해 래치력이 작은 래치 회로를 구성한다. 이 도 7에 도시하는 입력 버퍼 회로의 다른 구성은 도 5에 도시하는 입력 버퍼 회로의 구성과 동일하고, 대응하는 부분에는 동일 참조 번호를 붙이고, 그들의 상세 설명은 생략한다.

도 8은 도 7에 도시하는 입력 버퍼 회로의 동작을 도시한 신호 파형도이다. 이하, 도 8을 참조하여 도 7에 도시하는 입력 버퍼 회로의 동작에 대해서 설명한다.

외부 전원 전압 EXVDD가 투입되고, 이 외부 전원 전압 EXVDD에 따라서 생성되는 내부 전원 전압 VDDP가 소정의 전압 레벨로 안정화한다. 이 때, 아직 출력 전원 전압 VDDQ는 투입되고 있지 않다. 이 상태에 있어서, 전원 투입 검출 신호 ZPORQ는 접지 전압 레벨인 L레벨이다.

내부 전원 전압 VDDP가 투입되고, 출력 전원 전압 VDDQ가 투입되고 있지 않은 경우에는 게이트 회로(24) 및 인버터(18e)의 출력 신호가 모두 접지 전압 레벨인 L레벨이며, 레벨 변환 회로(18)에 있어서 MOS 트랜지스터(18c) 및(18d)가 모두 오프 상태에 있다. 따라서, 이 상태에 있어서는 내부 전원 전압 VDDP의 전압 레벨이 상승한 경우, 레벨 변환 회로(18)에 있어서 내부 노드 NI의 전압 레벨이 중간 전압 레벨로 부상하는 것이 고려된다. 이 내부 노드 NI의 전압 레벨이 부상한 상태에서는 인버터 버퍼(20)에 있어서 관통 전류가 흐르고, 또 내부 신호 BUFIN의 전압 레벨도 중간 전압 레벨로 되면, 내부 회로에 있어서 오동작이 발생한다.

그러나, 인버터 버퍼(20)와 인버터(26)에 의한 래치 회로에 의해, 내부 노드 NI의 전압 레벨을 H레벨 또는 L레벨로 초기 설정한다. 이것에 의해, 내부 노드 NI의 전압 레벨이 이 전원 전압 VDDP의 투입시에 있어서 상승하고 중간 전압 레벨로 되어, 인버터 버퍼(20)에 있어서 관통 전류가 흐르는 것을 억제하고, 또 그의 내부 신호 BUFIN이 중간 전압 레벨의 불안정한 상태로 되어 다음단 회로가 오동작하는 것을 방지한다.

출력 전원 전압 VDDQ가 투입되어 그의 전압 레벨이 상승하여 안정화하면, 전원 투입 검출 신호 ZPORQ가 H레벨로 된다. 이 때에는 외부 신호 EXS의 전압 레벨에 따라서 게이트 회로(24)의 출력 신호와 인버터(18e)의 출력 신호의 논리 레벨이 결정된다. 따라서, 이 레벨 변환 회로(18)의 출력 신호도 이들 게이트 회로(24) 및 인버터(18e)의 출력 신호에 따라서 설정된다.

이것에 의해, 게이트 회로(24)에 대해서 전원 투입 검출 신호 ZPORQ를 인가하고, 출력 전원 전압 VDDQ의 투입전에는 그의 출력 신호를 확실하게 L레벨로 설정하여, 그의 출력 노드의 전압 레벨이 상승하고, 레벨 변환 회로(18)에 있어서 MOS 트랜지스터(18c)가 온 상태로 되고, 이 레벨 변환 회로(18)에 있어서 관통 전류가 흐르는 것을 억제한다. 또, 내부 노드 NI의 전압 레벨을 인버터 버퍼(20) 및 인버터(26)에 의해 구성되는 래치 회로에 의해 H레벨 또는 L레벨로 초기 설정하는 것에 의해, 인버터 버퍼(20)에 있어서의 관통 전류의 방지 및 내부 신호 BUFIN의 불안정한 전압 레벨에 따른 다음단 회로의 오동작을 억제할 수 있다.

또한, 도 7에 있어서 도시하는 바와 같이, 내부 노드 NI와 게이트 회로(24)의 출력 사이에, 그의 게이트에서 주변 전원 전압 VDDP를 받는 전송 게이트(N채널 MOS 트랜지스터)(18f)를 배치하더라도 좋다. 주변 전원 전압 VDDP의 전압 레벨이 상승할 때에 도통해서 내부 노드 NI와 게이트 회로(24)의 출력 노드를 결합한다. 출력 전원 전압 VDDQ가 투입되고 있지 않은 경우에는 게이트 회로(24)의 출력 신호는 L레벨이다. 따라서, 내부 노드 NI를 접지 전압 레벨로 초기 설정할 수 있고, 확실하게 레벨 변환 회로(18)의 초기 상태를 내부 노드 NI가 L레벨인 상태로 설정할 수 있다.

통상 동작시에 있어서는 이 전송 게이트(18f)는 게이트에서 주변 전원 전압 VDDP를 받고 있고, 주변 전원 전압 VDDP가 출력 전원 전압 VDDQ보다 낮은 경우에는 게이트 회로(24)의 출력 신호가 H레벨일 때에는 감결합 트랜지스터로서 기능하여, 출력 전원 전압 VDDQ가 내부 노드 NI로 전달되는 것은 방지할 수 있다. 또 반대로, 주변 전원 전압 VDDP가 가령 출력 전원 전압 VDDQ보다 높은 경우에 있어서는 통상 이러한 상태의 경우에는 이 출력 전원 전압 VDDQ가 1.8V, 주변 전원 전압 VDDP가 외부 전원 전압 EXVDD와 동일한 2.5V의 전압 레벨로 설정되고, 게이트 회로(24)의 출력 신호가 H레벨일 때에는 이 전송 게이트(18f)의 게이트-소스간 전압이 그의 임계값 전압 정도이며, 전송 게이트(18f)는 거의 오프 상태로 되어, 레벨 변환 회로(18)의 레벨 변환에 대해 악영향은 미치지 않는다.

또, 게이트 회로(24)의 출력 신호가 L레벨일 때에는 내부 노드 NI의 전압 레벨도 접지 전압 레벨로서, 조금도 문제는 발생하지 않는다.

이상과 같이, 본 발명의 실시예 4에 따르면, 레벨 변환 회로의 출력 노드를 약한 래치 능력을 갖는 래치 회로에 의해 초기 설정하도록 구성하고 있어, 레벨 변환 회로(18)에 있어서 관통 전류가 발생하는 것을 방지하고, 또 이 레벨 변환 회로의 출력 신호의 전압 레벨을 H레벨 또는 L레벨로 설정하는 것에 의해, 인버터 버퍼(20)에 있어서의 관통 전류를 방지할 수 있고, 또 내부 신호 BUFIN이 불안정한 전압 레벨로 유지되는 것을 방지할 수 있으며, 다음단 회로의 오동작을 억제할 수 있다.

또한, 인버터(26)의 전류 구동 능력은 충분히 작아지고, 이들 인버터 버퍼(20) 및 인버터(26)에 의한 래치 회로의 래치 능력은 충분히 작아지며, 게이트 회로(24) 및 인버터(18e)의 출력 신호에 따라서 레벨 변환 회로(18)의 출력 신호는 확실하게 고속으로 변화하도록 설정된다.

(실시예 5)

도 9는 본 발명의 실시예 5에 따른 입력 회로의 구성을 개략적으로 도시한 도면이다. 도 9에 도시하는 구성에 있어서는 외부로부터의 클럭 신호 EXCLK에 따라서 내부 클럭 신호 CLKIN을 생성하는 클럭 입력 회로(4), 신호 입력 버퍼 회로(5) 및 데이터 입력 버퍼 회로(6)(도 1 참조)의 구성을 그들의 입력 신호의 특성에 맞게 달리한다.

클럭 입력 회로(4)는 패드 PDB를 거쳐서 인가되는 외부 클럭 신호 EXCLK와 기준 전압 Vref1을 받는 비교 회로(10)와, 비교 회로(10)의 출력 신호를 버퍼 처리하는(증폭하는) 인버터 버퍼(12)와, 인버터 버퍼(12)의 출력 신호에 따라서 소정의 시간폭을 갖는 펄스 신호의 형태로 내부 클럭 신호 CLKIN을 생성하는 내부 클럭 발생 회로(30)를 포함한다. 이들 비교 회로(10), 인버터 버퍼(12) 및 내부 클럭 발생 회로(30)는 내부 전원 전압 VDDP를 동작 전원 전압으로서 받는다. 내부 클럭 신호 CLKIN은 내부 회로 동작의 타이밍 및 외부로부터의 신호의 페치 타이밍을 결정한다. 따라서, 내부 클럭 신호 CLKIN은 가능한 한 빠른(이른) 타이밍에서 확정 상태로 구동하는 것이 요구되기 때문에, 비교적 지연 시간이 큰 레벨 변환 회로를 이용하지 않고 비교 회로(10)를 이용하여 빠른 타이밍에서 내부 클럭 신호 CLKIN을 생성한다.

한편, 외부 어드레스 신호, 커맨드 및 입력 데이터는 이 내부 클럭 신호 CLKIN에 대해서 셋업 시간 및 홀드 시간을 확보하기 위해서, 통상 지연 회로가 이용된다. 따라서, 특히 내부 클럭 신호 CLKIN에 대해서 요구될수록 고속이며, 이들 신호에 대응하는 내부 신호를 발생하는 것은 요구되지 않는다. 따라서, 이들 어드레스 신호, 커맨드 및 입력 데이터 비트에 대해서는 레벨 변환 회로(18)를 이용한다. 도 9에 있어서, 이들 어드레스 신호, 커맨드 및 입력 데이터 비트를 부호 EXSD로 나타낸다.

이들 신호 입력 버퍼 회로의 각각은 패드 PDA를 거쳐서 인가되는 외부 신호EXSD와 전원 투입 검출 신호 ZPORQ를 받는 게이트 회로(24)와, 게이트 회로(24)의 출력 신호의 레벨을 변환하는 레벨 변환 회로(18)와, 레벨 변환 회로(18)의 출력 신호를 버퍼 처리하여 출력하는 인버터 버퍼(20)와, 인버터 버퍼(20)의 출력 신호를 소정 시간 지연시키는 지연 회로(32)와, 지연 회로(32)의 출력 신호를 버퍼 처리하는 인버터 버퍼(34)와, 내부 클럭 신호 CLKIN의 상승에 응답하여 인버터 버퍼(34)의 출력 신호를 페치하여 래치하는 래치 회로(36)를 포함한다. 이 지연 회로(32)는 구동 능력이 작은 인버터로 구성되어 있고, 이 지연 회로(32)의 구동 능력은 작고, 인버터 버퍼(34)에 의해 고속으로 래치 회로(36)로 내부 신호를 전달한다. 이 지연 회로(32)에 의해 외부 신호 EXSD의 내부 클럭 신호 CLKIN에 대한 셋업 시간 및 홀드 시간이 조정된다. 따라서, 레벨 변환 회로(18)를 이용하여 외부 신호 EXSD를 내부 전원 전압 레벨의 VDDP 레벨이 변환하는 경우에 있어서도, 그의 레벨 변환에 있어서의 지연 시간의 영향은 발생하지 않는다.

차동 증폭 회로로 구성되는 비교기 회로(10)는 그의 차동 증폭 동작 때문에, 게이트 회로(24)에 비해 소비 전류는 크다(통상 동작 모드시에 있어서 상시 전류를 흘려보낸다). 따라서, 특히 고속 응답이 요구되는 외부 클럭 신호 EXCLK에 대해서 이 차동 증폭 회로를 갖는 비교 회로를 이용하여 입력 버퍼 회로를 구성하고, 또한 다른 고속 응답성이 요구되지 않는 어드레스 신호, 입력 데이터 및 커맨드에 대해서는 게이트 회로(24)를 이용하여 입력 회로 전체의 소비 전류를 저감한다. 이것에 의해, 반도체 장치 전체로서의 신호 입력 회로에 있어서의 소비 전류를 저감할 수 있다.

또한, 도 9에 있어서는 전원 투입 검출 신호와 외부로부터의 신호 EXSD를 받는 게이트 회로(24)가 이용되고 있다. 그러나, 이 게이트 회로(24) 대신에, 외부로부터의 신호 EXSD만을 받는 CMOS 인버터 버퍼의 회로가 마련되더라도 좋다. 또, 인버터 버퍼(20)에 대해서 또, 구동 능력이 작은 인버터를 도 7에 도시하는 바와 같이 래치 회로를 구성하도록 배치하더라도 좋다.

이상과 같이, 본 발명의 실시예 5에 따르면, 고속 응답성이 요구되는 외부 클럭 신호에 대해서 차동 증폭형 비교 회로로 구성되는 입력 버퍼 회로를 이용하고, 고속 응답성이 요구되지 않는 외부 신호에 대해서는 게이트 회로를 이용하고 있어, 반도체 장치의 동작 속도를 저하시키는 일없이 입력 회로 전체의 소비 전류를 저감할 수 있다.

(실시예 6)

도 10은 본 발명의 실시예 6에 따른 입력 회로의 구성을 개략적으로 도시한 도면이다. 도 10에 도시하는 구성에 있어서는 내부 클럭 신호를 발생하기 위해서, 클럭 입력 회로(4)에 있어서 (LV)TTL 인터페이스용의 클럭 버퍼 회로(46)와, 1.8V 인터페이스용의 클럭 버퍼 회로(48)가 마련된다. 클럭 버퍼 회로(46)는 기준 전압 Vref2와 외부 클럭 신호 EXCLK를 받는 차동 증폭기로 구성되는 비교 회로(46a)와, 클럭 인에이블 신호 ENCK1과 모드 선택 신호 MLVT를 받는 AND 회로(46b)와, AND 회로(46b)의 출력 신호가 H레벨일 때 도통하여 비교 회로(46a)를 활성화하는 N채널 MOS 트랜지스터(46c)와, AND 회로(46b)의 출력 신호가 L레벨일 때 도통하여 비교회로(46a)의 출력 노드를 내부 전원 전압 VDDP 레벨로 프리차지하는 P채널 MOS 트랜지스터(46d)를 포함한다.

기준 전압 Vref2는 TTL 인터페이스에 맞게 예를 들면 1.4V의 전압 레벨로 설정된다. 여기서, TTL 인터페이스에 있어서는 입력 하이 레벨 전압 VIH가 2.5V이며, 입력 로우 레벨 전압 VIL이 0.8V이다.

클럭 버퍼 회로(48)는 외부 클럭 신호 EXCLK와 기준 전압 Vref3을 받는 비교 회로(48a)와, 클럭 제어 신호 ENCK2와 모드 선택 신호 MLVT를 받는 게이트 회로(48b)와, 게이트 회로(48b)의 출력 신호가 H레벨일 때 도통하여 비교 회로(48a)를 활성화하는 N채널 MOS 트랜지스터(48c)와, 게이트 회로(48b)의 출력 신호가 L레벨일 때 도통하여 비교 회로(48a)의 출력 노드를 내부 전원 전압 VDDP 레벨로 충전하는 P채널 MOS 트랜지스터(48e)를 포함한다.

게이트 회로(48b)는 모드 선택 신호 MLVT가 L레벨이며 또한 클럭 제어 신호 ENCK2가 H레벨일 때에 H레벨의 신호를 출력한다. 기준 전압 Vref3은 이 1.8V 인터페이스에 맞게 출력 전원 전압 VDDQ의 1/2의 전압 레벨로 설정된다. 즉, 기준 전압 Vref3은 출력 전원 전압 VDDQ에 의존하는 전압 레벨을 갖는다. 그러나, 본 실시예에 있어서는 이 기준 전압 Vref3은 출력 전원 전압 VDDQ와 독립적으로 일정 전압 레벨(예를 들면 0.9V)로 설정되더라도 좋다. 여기서, 1.8V 인터페이스의 경우에는 상술한 바와 같이 입력 하이 레벨 전압 VIH가 0.8·VDDQ이며, 입력 로우 레벨 전압 VIL이 0.2·VDDQ이다.

클럭 입력 회로(4)는 또, 이들 클럭 버퍼 회로(46) 및 (48)의 출력 신호를받는 AND 회로(50)와, AND 회로(50)의 출력 신호에 따라서 내부 클럭 신호 CLKIN을 생성하는 내부 클럭 발생 회로(52)를 포함한다. 이들 AND 회로(50) 및 내부 클럭 발생 회로(52)는 주변 전원 전압 VDDP를 동작 전원 전압으로서 받는다.

모드 선택 신호 MLVT는 인터페이스가 1.8V 인터페이스인지 (LV)TTL 인터페이스인지에 따라서, H레벨 또는 L레벨로 설정된다. TTL(LVTTL) 모드시에 있어서는 모드 선택 신호 MLVT가 H레벨로 고정적으로 설정되어 클럭 버퍼 회로(46)가 인에이블되고, 반면에 클럭 버퍼 회로(48)는 게이트 회로(48b)의 출력 신호가 L레벨이고, MOS 트랜지스터(48c)가 오프 상태로 되어, 그의 내부 클럭 발생 동작이 정지된다.

한편, 1.8V 인터페이스의 경우에는 모드 선택 신호 MLVT가 L레벨로 설정되고, 클럭 버퍼 회로(46)는 AND 회로(46b)의 출력 신호가 L레벨이며, MOS 트랜지스터(46c)가 오프 상태로 되기 때문에, 클럭 발생 동작이 정지된다. 한편, 클럭 버퍼 회로(48)는 게이트 회로(48b)의 출력 신호가 L레벨로 되기 때문에, 클럭 제어 신호 ENCK2에 따라서 MOS 트랜지스터(48c)가 온 상태로 선택적으로 설정되고, 비교 회로(48a)가 클럭 발생 동작을 실행한다.

클럭 버퍼(46) 및 (48)는 각각 비활성 상태시에 있어서는 그의 출력 노드는 MOS 트랜지스터(46d) 또는 (48e)에 의해 내부 전원 전압 VDDP 레벨로 설정된다. 따라서, AND 회로(50)는 활성화된 클럭 버퍼 회로(46) 또는 (48)의 출력 신호에 따라서 버퍼 클럭 신호 BUFCLK를 생성한다. 내부 클럭 발생 회로(52)는 이 버퍼 클럭 신호 BUFCLK에 따라서 소정의 펄스폭을 갖는 내부 클럭 신호 CLKIN을 생성한다.

이 도 10에 도시하는 바와 같이 TTL(LVTTL) 인터페이스용 및 1.8V 인터페이스용 각각에 클럭 버퍼 회로(46) 및 (48)를 마련하고, 이들을 사용되는 인터페이스에 따라 선택적으로 활성화하는 것에 의해, 인터페이스가 1.8V 인터페이스 및 TTL(LVTTL) 인터페이스 중의 어느 것이더라도 용이하게 회로 구성을 변경하는 일 없이 내부 클럭 신호를 생성할 수 있다.

이들 클럭 버퍼 회로(46) 및(48)의 동작을 제어하기 위해서, 클럭 제어 회로(42) 및 (44)가 마련된다. 클럭 제어 회로(42) 및 (44)는 동일 구성을 갖기 때문에, 도 10에 있어서는 클럭 제어 회로(42)의 구성을 도시한다.

도 10에 있어서, 클럭 제어 회로(42)는 파워다운 지시 신호 PWDWN을 받는 인버터(42a)와, 인버터(42a)의 출력 신호와 외부 클럭 신호 EXCLK와 모드 선택 신호 MLVT를 받는 NAND 회로(42b)와, 플립플롭을 구성하는 OR 게이트(42c) 및 복합 게이트(42d)와, 복합 게이트(42d)의 출력 신호를 버퍼 처리하여 클럭 제어 신호 ENCK1을 생성하는 인버터(42e)를 포함한다.

OR 게이트(42c)는 래치 회로(41)로부터의 내부 클럭 인에이블 신호 CKE와 복합 게이트(42d)의 출력 신호를 받는다. 복합 게이트(42d)는 등가적으로 NAND 회로(42b)의 출력 신호와 외부 클럭 인에이블 신호 XCKE를 받는 AND 게이트와, 이 AND 게이트와 NOR 게이트(42c)의 출력 신호를 받는 NOR 게이트를 포함한다.

래치 회로(41)는 버퍼(40)로부터 인가되는 버퍼 클럭 인에이블 신호를 내부 클럭 신호 CLKIN의 상승시에 페치하고 래치해서 내부 클럭 인에이블 신호 CKE를 생성한다.

버퍼(40)는 도 9에 도시하는 게이트 회로(24), 레벨 변환 회로(18) 및 인버터 버퍼(20)와 인버터 버퍼(34)를 포함한다. 즉, 외부 클럭 인에이블 신호 XCKE를 출력 전원 전압을 동작 전원 전압으로서 받는 게이트 회로에서 받는다. 이 버퍼(40)는 따라서, 인터페이스에 따라 배치되는 회로를 포함하고, 2계통 배치되는 회로중 사용되는 인터페이스에 따라 모드 선택 신호 MLVT에 따라서 1계통의 버퍼 회로가 활성화된다.

래치 회로(41)로부터의 내부 클럭 인에이블 신호 CKE가 클럭 제어 회로(42) 및 (44)로 공통으로 인가된다. 이것에 의해, 그의 인터페이스가 1.8V 인터페이스 및 TTL(LVTTL) 인터페이스 중의 어느것이더라도, 외부 클럭 인에이블 신호 XCKE에서 내부 클럭 인에이블 신호 CKE를 정확하게 생성할 수 있다. 또, 래치 회로(41)를 1.8V 인터페이스 및 TTL(LVTTL) 인터페이스에 공통으로 배치하는 것에 의해, 회로 점유 면적을 저감한다.

클럭 제어 회로(44)로는 모드 선택 신호 MLVT의 반전 신호 ZMLVT가 인가된다. 이들 클럭 제어 회로(42) 및 (44)에 있어서는 이 NAND 회로(42b)의 사양은 그 의 인터페이스에 맞게 최적화된다. 즉, 클럭 제어 회로(42)에 있어서는 NAND 회로(42b)의 외부 클럭 신호 EXCLK에 대한 하이 레벨/로우 레벨의 기준은 1.4V로 되도록 설정되고, 반면에 클럭 제어 회로(44)에 있어서는 이 외부 클럭 신호 EXCLK에 대한 하이 레벨/로우 레벨의 중간값이 0.9V로 되도록 설정된다. 이것은 트랜지스터의 사이즈 조정(비율(ratio) 조정)에 의해 실현된다.

따라서, 클럭 제어 신호 ENCK1 및 ENCK2를 생성하는 클럭 제어 회로(42) 및 (44)를 각각 이용되는 인터페이스에 맞게 따로따로 배치하는 것에 의해, 각각의 인터페이스에 따라서 회로 구성 요소를 최적화할 수 있다. 또, 사용되는 인터페이스에 따라 이들 클럭 제어 회로(42) 및 (44) 중의 한쪽을 선택적으로 활성화하는 것에 의해, 1.8V 인터페이스 및 TTL(LVTTL) 인터페이스 중의 어느것에 대해서도 적응할 수 있다.

도 11은 도 10에 도시하는 클럭 제어 회로(42) 및 (44)의 동작을 도시한 신호 파형도이다. 이하, 도 11을 참조하여 클럭 제어 회로(42) 및 (44)의 동작에 대해서 설명한다.

버퍼(40)에 있어서는 2계통의 버퍼 회로가 마련되어 있다. 즉, TTL 인터페이스용과 1.8V 인터페이스용의 2개의 입력 버퍼 회로가 마련되어 있고, 모드 선택 신호 MLVT에 따라서 1개가 활성화된다. 이 입력 버퍼 회로에 있어서는 출력 전원 전압 VDDQ 각각의 인터페이스에 대해서, 입력 초단 게이트 회로가 최적화되어 있고, 내부 전원 전압 VDDP를 동작 전원 전압으로서 받는다.

래치 회로(41)는 내부 클럭 신호 CLKIN의 상승에 응답하여 버퍼(40)의 출력 신호를 페치하고, 내부 클럭 인에이블 신호 CKE를 생성한다. 지금, 파워다운 지시 신호 PWDWN은 L레벨로 설정되어 있는 상태를 고려한다. 이 상태에 있어서는 인버터(42a)의 출력 신호는 H레벨이다. 모드 선택 신호 MLVT가 H레벨일 때에는 클럭 제어 회로(42)에 있어서 NAND 회로(42b)가 인에이블되고, 외부 클럭 신호 EXCLK를 반전하여 출력한다.

지금, 클럭 제어 신호 ENCK1이 외부 클럭 인에이블 신호 XCKE에 따라서 L레벨로 설정되고, 내부 클럭 발생 동작은 정지되어 있는 상태를 고려한다. 이 상태에 있어서는 외부 클럭 인에이블 신호 XCKE가 H레벨로 상승하고, 외부 클럭 신호 EXCLK가 L레벨이면, 복합 게이트(42d)의 출력 신호가 L레벨로 되고, 클럭 제어 신호 ENCK1이 H레벨로 상승한다.

이 클럭 제어 신호 ENCK1이 H레벨로 상승하면, 클럭 버퍼 회로(46)에 있어서 MOS 트랜지스터(46c)가 온 상태로 되고, 반면에 MOS 트랜지스터(46d)가 오프 상태로 되고, 비교 회로(46a)가 활성화되고, 외부 클럭 신호 EXCLK가 상승에 응답하여 내부 클럭 신호를 생성하며, 따라서 AND 회로(50)로부터의 버퍼 클럭 신호 BUFCLK가 변화한다. 여기서, 클럭 버퍼 회로(48)의 출력 신호는 모드 선택 신호가 H레벨일 때에는 H레벨로 유지되어 있고, AND 회로(50)가 버퍼 회로로서 동작한다.

이 버퍼 클럭 신호 BUFCLK의 상승에 응답하여 내부 클럭 발생 회로(52)가 내부 클럭 신호 CLKIN을 생성한다. 이 내부 클럭 신호 CLKIN이 H레벨로 상승하면, 래치 회로(41)가 래치 동작을 실행하고, 버퍼(40)로부터의 외부 클럭 인에이블 신호 XCKE를 페치하여, 내부 클럭 인에이블 신호 CKE를 H레벨로 설정한다. 이 내부 클럭 신호 CKE가 H레벨로 상승되면, 클럭 버퍼 회로(42)의 OR 게이트(42c)의 출력 신호는 H레벨로 되고, 복합 게이트(42d)의 출력 신호는 L레벨로 유지되고, 클럭 제어 신호 ENCK1이 H레벨을 유지한다.

다음의 클럭 사이클에 있어서, 외부 클럭 인에이블 신호 XCKE가 L레벨로 하강되더라도, OR 게이트(42c)의 출력 신호는 H레벨이며, 클럭 제어 신호 ENCK1은 H레벨을 유지한다. 클럭 제어 신호 ENCK1이 H레벨이며, 내부 클럭 신호 CLKIN이 생성되어 내부 클럭 인에이블 신호 CKE가 L레벨로 되면, NOR 게이트(42c)의 출력 신호가 L레벨로 되고, 복합 게이트(42d)의 출력 신호가 H레벨로 되며, 클럭 제어 신호 ENCK1이 L레벨로 된다.

이 클럭 제어 신호 ENCK1이 L레벨로 되면, 클럭 버퍼 회로(46)의 내부 클럭 발생 동작이 정지된다. 내부 클럭 발생 회로(52)는 이 AND 게이트(50)로부터의 버퍼 클럭 신호 BUFCLK의 상승에 응답하여 소정의 펄스폭을 갖는 내부 클럭 신호를 생성하고 있고, 따라서 이 클럭 인에이블 신호 CKE가 L레벨로 하강하고나서, 다음의 클럭 사이클에 있어서의 내부 클럭 신호 CLKIN의 생성을 정지시킨다.

이 외부 클럭 신호 EXCLK가 상승 이전의 외부 클럭 인에이블 신호 XCKE를 H레벨로 하여, 클럭 제어 신호 ENCK1을 활성화하고, 클럭 버퍼 회로(46)를 활성화하는 것에 의해, 외부 클럭 인에이블 신호 XCKE가 L레벨일 때에 클럭 버퍼 회로의 동작을 정지시켜 소비 전류를 저감할 수 있다. 또, 외부 클럭 인에이블 신호 XCKE에 따라서 내부 클럭 신호를 그의 클럭 사이클에서 확실하게 발생할 수 있다.

또한, 도 10에 도시하는 클럭 버퍼 회로(46) 및 (48)에 있어서, 모드 선택 신호 MLVT는 특정 본딩 패드를 소정의 전압 레벨로 설정하는 것에 의해 고정적으로 생성된다. 그러나, AND 게이트(46b) 및 게이트 회로(48b) 대신에 금속(메탈) 스위치를 이용하고, 마스크 배선에 의해 MOS 트랜지스터(46c) 및 (48c)의 게이트를 접지 전압 및 대응하는 클럭 제어 신호 중의 어느 하나를 받는 상태로 고정적으로 설정하더라도 좋다.

클럭 제어 회로(44) 및 클럭 버퍼 회로(48)는 모드 선택 신호 MLVT가 L레벨로 설정되었을 때에 동작 가능 상태로 설정되고, 상술한 클럭 제어 회로(42) 및 클럭 버퍼 회로(46)와 마찬가지의 동작을 실행한다.

또한, 각 클럭 제어 회로(42) 및 (44)와 클럭 버퍼 회로(46) 및(48)에 대해서 외부 클럭 신호 EXCLK를 전달하는 클럭 전달선은 예를 들면 제 1층 알루미늄 배선으로 형성하고, 사용되는 클럭 제어 회로 및 클럭 버퍼 회로에 대해서만 외부 클럭 신호 EXCLK를 전달한다. 이것에 의해, 외부 클럭 신호 EXCLK를 전달하는 클럭 신호선의 부하를 경감하여, 고속으로 외부 클럭 신호 EXCLK를 전달한다.

파워다운 지시 신호 PWDWN이 H레벨일 때에는 인버터(42a)의 출력 신호가 L레벨로 되고, NAND 회로(42b)의 출력 신호가 H레벨로 고정된다. 이 때, 외부 클럭 인에이블 신호 XCKE를 L레벨로 고정시키는 것에 의해, 클럭 제어 신호 ENCK1을 L레벨로 설정하여, 대응하는 클럭 버퍼 회로의 동작을 정지시킬 수 있다. 이것에 의해, 파워다운 모드시의 소비 전류를 저감할 수 있다.

또한, 1.8V 인터페이스용의 클럭 제어 회로(44)에 있어서는 상술한 실시예 9에 있어서 설명한 바와 같이, 출력 전원 전압 VDDQ를 동작 전원 전압으로서 받는 게이트를 초단 회로에 이용할 수 있다.

도 12는 이 1.8V 인터페이스용의 클럭 제어 회로(44)의 구성을 개략적으로 도시한 도면이다. 도 12에 있어서, 클럭 제어 회로(44)는 출력 전원 전압 VDDQ를 받는 출력 전원 회로부(44Q)와, 내부 전원 전압 VDDP를 동작 전원 전압으로서 받는 주변 전원 회로부(44P)를 포함한다.

출력 전원부(44Q)는 파워다운 지시 신호 PWDWN을 받는 인버터(44a)와, 인버터(44a)의 출력 신호와 외부 클럭 신호 EXCLK와 모드 선택 신호 MLVT를 받는 NAND게이트(44b)와, NAND 게이트(44b)의 출력 신호와 외부 클럭 인에이블 신호 XCKE를 받는 AND 게이트(44c)를 포함한다. 이들 인버터(44a), NAND 게이트(44b) 및 AND 게이트(44c)는 출력 전원 전압 VDDQ를 동작 전원 전압으로서 받는다.

주변 전원부(44P)는 AND 회로(44c)의 출력 신호를 내부 전원 전압 VDDP의 진폭의 신호로 변환하는 레벨 변환 회로(44d)와, 플립플롭을 구성하는 OR 게이트(44e) 및 NOR 게이트(44f)와, NOR 게이트(44f)의 출력 신호를 반전하여 클럭 제어 신호 ENCK2를 생성하는 인버터(44g)를 포함한다. 이들 레벨 변환 회로(44d), OR 회로(44e), NOR 게이트(44f) 및 인버터(44g)는 내부 전원 전압 VDDP를 동작 전원 전압으로서 받는다.

여기서, 레벨 변환 회로(44d)가 이용되고 있는 것은 1.8V 인터페이스에 있어서는 주변 전원 전압 VDDP로서는 출력 전원 전압 VDDQ보다 전압 레벨이 높은 외부 전원 전압 EXVDD가 이용되기 때문이다.

이 1.8V 인터페이스계의 클럭 제어 회로(44)에 있어서는 외부의 신호를 받는 게이트 회로에 동작 전원 전압으로서 출력 전원 전압 VDDQ를 인가하는 것에 의해, 이 출력 전원 전압 VDDQ의 변동시에 있어서도 정확하게 내부 신호를 생성할 수 있다.

도 13은 클럭 입력 회로의 배치를 개략적으로 도시한 도면이다. 도 13에 있어서, 패드(50a)∼(50d) 및 클럭 입력 패드(51)가 배치된다. 패드(50a) 및 (50b) 사이의 피치, 패드(50b) 및 (50c) 사이의 피치 및 패드(50c) 및 (50d) 사이의 피치는 소정의 피치 PTA로 설정된다. 클럭 신호를 입력하는 패드(51)와 인접하는패드(50c) 사이의 피치는 피치 PTA보다도 크고, PTB로 설정된다.

이 클럭 입력 패드(51)와 다른 신호/데이터를 입력하는 패드(50c) 사이에, 클럭 제어 회로 및 클럭 버퍼 회로의 초단 회로를 포함하는 2계통의 초단 회로(55)를 배치한다. 여기서, 2계통은 1.8V 인터페이스계의 회로 및 TTL(LVTTL) 인터페이스계의 회로이다. 이 2계통 초단 회로(55)에 인접하여, 이들 클럭 제어 회로(42) 및 (44)와 클럭 입력 버퍼(46) 및 (48)의 주회로(다음단 이후의 회로)가 배치된다. 이 2계통 주회로에서 내부 클럭 신호 CLKIN이 생성된다.

이 2계통 초단 회로(55)는 그의 외부 클럭 신호 EXCLK를 받는 회로, 즉 도 10에 있어서의 NAND 게이트(42b), (44b)(도시하지 않음) 및 비교 회로(46a) 및 (48a)를 포함한다. 2계통 주회로(56)는 이들 클럭 제어 회로(42) 및 (44)와 클럭 입력 버퍼(46) 및 (48)의 나머지 회로 부분을 나타낸다.

이 클럭 입력 패드(5l)의 피치를 다른 패드에 비해 넓게 하는 것에 의해, 2계통 초단 회로(55)를 클럭 입력 패드(51)에 근접하여 배치할 수 있다. 이것에 의해, 외부 클럭 신호 EXCLK를 전달하는 신호 경로를 짧게 할 수 있어, 고속으로 복수의 게이트 회로에 대해서 클럭 신호 EXCLK를 전달할 수 있다.

또한, 도 13에 있어서는 2계통 초단 회로(55)는 클럭 입력 패드(51)와 (50c) 사이의 영역에 배치되어 있다. 그러나, 이 2계통 초단 회로(55)는 클럭 입력 패드(51) 근방에 배치되어 있으면 좋고, 이 외부 클럭 인에이블 신호 CKE를 받는 클럭 인에이블 입력 패드(50b) 및 클럭 입력 패드(51)에 근접하고 또한 대향하여 배치되더라도 좋다.

즉, 클럭 인에이블 신호 CKE를 받는 클럭 제어 회로를 클럭 인에이블 신호 입력 패드(50b)에 근접하여 배치하고, 또 외부 클럭 신호 CLK와 클럭 제어 신호에 따라서 내부 클럭 신호를 생성하는 클럭 입력 버퍼를 클럭 입력 패드(51)의 근방에 배치한다. 이 경우, 클럭 입력 패드(51)에 대해서 대칭적으로 클럭 입력 버퍼 및 클럭 제어 회로를 배치하는 것에 의해, 이 외부 클럭 신호 EXCLK의 클럭 입력 버퍼 및 클럭 제어 회로에 대한 전파 시간을 동일하게 할 수 있어, 고속으로 클럭 신호를 초단 게이트로 전달할 수 있다.

구체적으로, 도 14에 도시하는 바와 같이 클럭 입력 패드(51) 및 클럭 인에이블 입력 패드(50b) 사이의 거리를 L0으로 하고, 또 클럭 입력 패드(51)와 다른 신호를 받는 입력 패드(50c) 사이의 거리도 L0으로 한다. 통상의 패드의 거리는 L1이다. 클럭 입력 패드(50b) 및 클럭 입력 패드(51)에 인접하여, 1.8V 인터페이스 및 TTL 인터페이스용의 2계통의 제어초단(55a)을 배치한다. 이 제어 초단(55a)은 클럭 제어 회로의 외부 신호를 받는 게이트이다. 이 2계통 제어 초단(55a)에 인접하여, 이들 1.8V 인터페이스 및 TTL 인터페이스의 각 제어 신호 ENCK1 및 ENCK2를 생성하는 2계통 제어 주회로(56a)를 배치한다.

한편, 클럭 입력 패드(51)와 다른 패드(50c) 사이의 영역에, 2계통 입력 버퍼초단(55b)을 배치한다. 이 2계통 입력 버퍼 초단(55b)에 있어서는 기준 전압과 외부 클럭 신호 EXCLK를 받는 비교기가 배치된다. 이 2계통 입력 버퍼 초단(55b)에 인접하여, 내부 클럭 신호 CLKIN을 클럭 제어 신호 ENCK1 및 ENCK2에 따라서 생성하는 2계통 입력 버퍼 주회로(56b)를 배치한다.

이 도 14에 도시하는 배치의 경우, 2계통 제어 초단(55a) 및 2계통 입력 버퍼 초단(55b)과 클럭 입력 패드(51)의 거리를 거의 동일하게 할 수 있고, 이들 회로에 대한 클럭 신호의 전파 지연을 동일하게 할 수 있어, 정확한 타이밍에서 내부 클럭 신호 CLKIN 및 클럭 제어 신호 ENCK1 및 ENCK2를 생성할 수 있다.

이상과 같이, 본 발명의 실시예 6에 따르면, 1.8V 인터페이스 및 TTL 인터페이스 각각에 대해서 클럭 신호를 발생하기 위한 회로 구성을 따로따로 배치하고 있고, 인터페이스가 다른 경우에 있어서도 회로 배치를 변경하는 일없이 용이하게 정확한 파형을 갖는 내부 클럭 신호를 생성할 수 있다.

(실시예 7)

도 15a는 본 발명의 실시예 7에 따른 전원 배치를 개략적으로 도시한 도면이다. 도 15a에 있어서 버퍼 회로(60a)∼(60n)가 배치된다. 이들 버퍼 회로(60a)∼(60n)는 도 1에 도시하는 출력 전원 전압 VDDQ를 동작 전원 전압으로서 받는 회로(4)∼(7)를 포함하지만, 도 15a에 있어서는 도 1에 도시하는 데이터 입력 버퍼 회로(6) 및 데이터 출력 회로(7)의 구성을 대표적으로 도시한다.

버퍼 회로(60a)∼(60n)의 각각은 입력 버퍼 회로 및 출력 버퍼 회로를 포함한다. 입력 버퍼 회로는 상기 실시예 1∼실시예 6에 있어서 설명한 회로구성을 갖는다.

이들 버퍼 회로(60a)∼(60n)는 각각 데이터 단자(패드)(61a)∼(61n)에 결합되고, 외부와 데이터의 수수를 실행한다.

이들 버퍼 회로(60a)∼(60n)는 공통으로 출력 전원선(62)의 전원 전압 VDDQ 및 출력 접지선(63)의 접지 전압 VSSQ를 한쪽 및 다른쪽 동작 전원 전압으로서 받는다. 출력 전원선(62)은 패드(64a) 및 (64b)에 결합되고, 외부로부터의 출력 전원 전압 VDDQ를 전달한다. 출력 접지선(63)은 패드(65a) 및 (65b)를 거쳐서 외부로부터 인가되는 출력 접지 전압 VSSQ를 전달한다.

출력 전원선(62)과 출력 접지선(63) 사이에, 전압 안정화를 위한 감결합 용량(66a) 및 (66b)가 접속된다.

출력 전원 전압 VDDQ의 1/2의 전압 레벨의 기준 전압 Vref를 생성하는 기준 전압 발생 회로(70)는 이들 출력 전원선(62) 및 출력 접지선(63)과는 별도로 배치된 전원선(72) 및 접지선(74)으로부터 동작 전원 전압을 받는다. 전원선(72)은 패드(71)에 결합되어, 외부로부터의 출력 전원 전압 VDDQ를 전달하고, 접지선(74)은 패드(73)에 결합되어 외부로부터의 접지 전압 VSS를 전달한다.

전원선(72)과 접지선(74) 사이에 감결합 용량(75)이 접속된다. 접지선(74)은 내부 회로에 대해서 공통으로 접지 전압 VSS를 전달한다.

전원선(72)과 출력 전원선(62)은 따로따로(별도)의 패드(64a), (64b) 및 (71)로부터 외부 출력 전원 전압 VDDQ를 받는다. 출력 접지선(63)과 접지선(74)은 각각, 따로따로의 패드(65a), (65b) 및 (73)로부터 접지 전압 VSSQ 및 VSS를 받는다. 따라서, 출력 전원선(62)과 전원선(72)은 교류적으로 분리되어 있고, 또 출력 접지선(63)과 접지선(74)은 교류적으로 분리되어 있다. 특히, 접지선(74)과 출력 접지선(63)은 서로 다른 핀 단자를 거쳐서 접지 전압을 받고 있고, 서로 전기적으로 분리된다.

도 15b는 도 15a에 도시하는 버퍼 회로(60a)∼(60n)의 동작시에 있어서의 출력 전원 전압선 및 출력 접지선의 전압 레벨의 변화를 도시한 도면이다. 도 15b에 있어서, 곡선 A는 출력 전원선(62)의 전압 변화를 나타내고, 곡선 C는 출력 접지선(63)의 전압 변화를 나타낸다. 곡선 B는 출력 단자(패드)의 전압 변화를 나타낸다. 이하, 도 15b를 참조하여 도 15a에 도시하는 버퍼 회로의 데이터 출력 동작시에 있어서의 출력 전원 전압선(62) 및 출력 접지선(63)의 전압 변화에 대해서 설명한다.

지금, 데이터 출력 동작이 실행되고, 버퍼 회로(60a)∼(60n)가 동시에 동작한 상태를 고려한다. 이 상태에 있어서는 데이터 단자(61a)∼(61n)가 출력 데이터에 따라 구동되기 때문에, 출력 전원선(62)의 출력 전원 전압 VDDQ가 소비된다.

출력 데이터가 H데이터이며, 대응하는 데이터 단자의 전압 레벨이 상승할 때에는 출력 전원선(62)으로부터 대응하는 데이터 출력 단자로 전류가 흐르고, 출력 전원선(62)의 출력 전원 전압 VDDQ가 소비되어, 출력 전원선(62)의 출력 전원 전압 VDDQ가 저하한다. 이 출력 전원선(62)의 전압의 전압 레벨의 저하가 감결합 용량(66a) 및 (66b)에 의해 출력 접지선(63)으로 전달되어, 출력 접지선(63)의 전압 레벨이 저하한다.

한편, 출력 데이터가 L데이터이며, 대응하는 데이터 출력 단자가 L레벨로 구동되는 경우에는 출력 접지선(63)으로 출력 노드로부터 전류가 유입하여, 출력 접지선(63)의 전압 레벨이 상승한다. 이 출력 접지선(63)의 전압 레벨의 상승이 감결합 용량(66a) 및 (66b)를 거쳐서 출력 전원선(62)으로 전달되어, 출력 전원선(62)의 전압 레벨이 상승한다.

데이터 출력 동작시에 있어서는 버퍼 회로(60a)∼(60n)가 동시에 동작하기 때문에, 출력 데이터의 패턴에 따라서 크게 출력 전원선(62) 및 출력 접지선(63)의 전압 레벨이 크게 변화된다.

이러한 데이터 출력시의 전원 노이즈는 다비트 데이터가 고속으로 출력되기 때문에, 크고 또한 급준하며, 또한 여러가지의 주파수 성분을 갖고 있고, 감결합 용량 또는 로우패스 필터를 이용하더라도 제거할 수는 없다.

이 데이터 출력시에 있어서, 예를 들면 데이터 출력과 데이터 라이트를 교대로 실행하는 경우가 있다. 이러한 경우, 크게 변화된 출력 전원 전압 VDDQ 및 출력 접지 전압 VSSQ를 이용하여 기준 전압 Vref1을 생성한 경우, 외부로부터의 출력 전원 전압의 레벨이 일정하더라도, 기준 전압의 전압 레벨이 내부에서의 데이터 출력 동작에 따라 변화하여, 정확하게 입력 신호의 논리 레벨의 판정을 실행할 수 없게 된다. 입력 신호를 생성하는 회로에 있어서는 이 반도체 기억 장치에 있어서의 출력 전원 전압의 변동은 전달되고 있지 않기 때문에, 입력 신호의 전압 레벨은 반도체 기억 장치의 출력 동작과 독립적으로 일정한 전압 레벨이다. 이것은 반도체 기억 장치의 전원 단자에는 큰 기생 용량이 부수하고 있고, 이 기생 용량에 의해 반도체 기억 장치에 있어서의 전원 노이즈는 입력 신호를 생성하는 외부 장치로는 전달되지 않기 때문이다.

그러나, 도 15a에 도시하는 바와 같이 기준 전압 발생 회로(70)의전원선(72)을 출력 전원선(62)과 교류적으로 분리하는 것에 의해, 버퍼 회로(60a)∼(60n)가 동작하여 출력 전원선(62)의 출력 전원 전압 VDDQ가 변동하더라도, 기준 전압 발생 회로(70)의 전원 전압 VDDQ는 이 출력 전원선(62)의 전압 변동의 영향을 받는 일없이 일정한 전압 레벨을 유지할 수 있다. 또, 출력 접지선(63)과 접지선(74)은 분리되어 있고, 출력 접지선(63)의 전압 변동은 접지선(74)으로는 전달되지 않는다. 따라서, 도 15b에 있어서 도시하는 바와 같이, 기준 전압 발생 회로(70)는 안정하게 일정 전압 레벨의 기준 전압 Vref를 생성할 수 있다.

또, 전원선(72)과 접지선(74) 사이에는 감결합 용량(75)이 접속되어 있고, 전원선(72)의 전압 변동이 흡수되어, 안정하게 전원선(72)의 전원 전압 VDDQ를 일정한 전압 레벨로 유지할 수 있다. 또, 가령 감결합 용량(75)에 의해 전원선(72)과 접지선(74) 사이에서 용량 결합에 의해 전압 레벨이 변동하더라도, 전원선(72)의 전원 전압 VDDQ와 접지선(74)의 접지 전압 VSS의 차는 일정하기 때문에, 기준 전압 Vref가 (VDDQ-VSS)/2로 인가되기 때문에, 이들 전압 변동의 영향을 받는 일없이 일정한 전압 레벨의 기준 전압 Vref를 생성할 수 있고, 내부 동작에 의해 출력 전원 전압 및/또는 출력 접지 전압이 변동하더라도, 그 변동의 영향을 받는 일없이 안정하게 일정 레벨의 기준 전압 Vref를 생성할 수 있어, 정확하게 입력 신호의 논리 레벨을 판정할 수 있다.

도 16은 도 15a에 도시하는 기준 전압 발생 회로(70)의 구성을 개략적으로 도시한 도면이다. 도 16에 있어서, 기준 전압 발생 회로(70)는 전원 패드(71)에 전원선(72)을 거쳐서 결합되는 저역(로우패스) 필터(70a)와, 저역 필터(70a)를 거쳐서 전원선(72)에 결합되는 내부 전원선(77)과, 내부 전원선(77)상의 전원 전압 VDDQ와 접지 전압 VSS에 따라서 기준 전압 Vref를 생성하는 기준 전압 발생부(70b)를 구비한다.

저역 필터(70a)는 전원선(72)의 노이즈 성분을 제거하여, 안정한 전원 전압을 내부 전원선(77)으로 전달한다. 따라서, 내부 전원선(77)의 전원 전압은 외부로부터의 전원 전압 VDDQ가 변동하더라도, 그 변동 성분을 제거하여 안정한 일한 전원 전압을 내부 전원선(77)으로 전달한다. 특히, 전원선(72)이 출력 전원선(62)과 교류적으로 분리되어 있고, 출력 전원선(62)의 출력 전원 전압 VDDQ가 변동하더라도, 저역 필터(70a)는 단지 외부로부터의 전원 전압의 노이즈 성분을 제거할 뿐이며, 출력 전원선(62)의 큰 노이즈 성분을 제거하는 것은 요구되지 않기 때문에, 전원선(72)의 전원 전압 VDDQ를 노이즈가 없는 안정한 전압 레벨로 유지할 수 있다. 또, 출력 접지선(63)과 접지선(74)은 분리되어 있기 때문에, 출력 접지선(63)의 노이즈 성분이 접지선(74)으로 전달되는 것은 없어, 정확하게 (VDDQ-VSS) /2의 전압 레벨의 기준 전압을 정확하고 또한 안정하게 생성할 수 있다.

도 17은 전원 전압 VDDQ를 공급하는 부분의 구성을 개략적으로 도시한 도면이다. 도 17에 있어서, 출력 전원 패드(64)가 본딩 와이어(81)를 거쳐서 출력 전원 단자(80)에 접속된다. 전원 패드(71)가 본딩 와이어(82)를 거쳐서 출력 전원 단자(80)에 접속된다.

출력 전원 패드(64)가 출력 전원선(62)을 거쳐서 버퍼 회로(60)에 접속된다. 여기서, 버퍼 회로(60)는 도 15a에 도시하는 버퍼 회로(60a)∼(60n)를 대표적으로나타내고, 또 패드(64)는 도 15a에 도시하는 패드(64a) 및 (64b)를 대표적으로 나타낸다.

전원 패드(71)가 전원선(72)을 거쳐서 기준 전압 발생 회로(70)에 결합된다. 이들 전원 패드(64) 및 (71)가 동일한 전원 단자(80)에 접속되어 있더라도, 본딩 와이어(81) 및 (82)의 기생 용량은 크고, 또 패드(81) 및 (71)의 기생 용량도 크고, 전원선(81) 및 (82)은 교류적으로 분리되어 있고, 출력 전원선(62)에 있어서 큰 노이즈 성분이 발생하더라도, 이들 기생 용량에 의해 출력 전원선(62)의 노이즈는 흡수되고, 전원선(72)으로 출력 전원선(62)의 노이즈가 전달되는 것을 확실하게 방지할 수 있다.

또, 접지 패드(5)가 출력 접지 단자(86)에 본딩 와이어(87)를 거쳐서 접속되고, 접지 패드(73)가 접지 단자(85)에 본딩 와이어(88)를 거쳐서 접속된다. 출력 접지 패드(65)는 도 15a의 출력 접지 패드(65a) 및 (65b)를 대표적으로 나타낸다.

출력 접지 단자(86)와 접지 단자(85)는 따로따로의 단자이며, 출력 접지 단자(86)는 출력 회로 전용의 접지 전압 VSSQ를 공급하고, 접지 단자(85)는 내부 회로에 대해 공통으로 접지 전압 VSS를 공급한다. 접지선(74)과 출력 접지선(63)은 서로 다른 외부 접지 단자에 결합되어 있고, 이들은 서로 분리되어 있다. 따라서, 출력 접지선(63)에 노이즈가 발생하더라도, 이 노이즈가 접지선(74)으로 전달되는 일은 없다.

따라서, 출력 버퍼 회로가 동작하고, 출력 전원선(62) 및/또는 출력 접지선(63)에 노이즈가 발생하더라도, 기준 전압 발생 회로(70)는 안정하게 출력전원 전압 VDDQ의 1/2의 전압 레벨의 기준 전압 Vref를 생성할 수 있다.

이상과 같이, 본 발명의 실시예 7에 따르면, 출력 회로로 동작 전원 전압을 공급하는 출력 전원선 및 출력 접지선과 교류적으로 분리된 전원선 및 접지선의 전압을 이용하여 기준 전압을 생성하고 있고, 정확하게 전원 전압의 1/2의 전압 레벨의 기준 전압을 생성할 수 있으며, 입력 신호의 논리 레벨을 정확하게 내부 회로의 동작에 의한 전원 노이즈의 영향을 받는 일없이 판정할 수 있다.

또한, 상술한 실시예 1∼실시예 7에 있어서는 1.8V 인터페이스와 TTL 인터페이스를 설명하고 있다. 그러나, 이 외부 신호의 진폭이 출력 전원 전압 레벨에 의존하는 인터페이스이면, 본 발명은 적용 가능하다.

따라서, 이 1.8V 인터페이스에 한정되지 않는다. 또, 1.8V 인터페이스와는 다른 인터페이스로서 TTL 인터페이스가 이용되고 있지만, 다른 인터페이스이더라도 좋다.

이상과 같이, 본 발명에 따르면 외부 신호의 진폭을 결정하는 출력 전원 전압이 변동하더라도, 그의 출력 전원 전압과 외부 신호의 전압 레벨에 따라 내부 신호를 생성하고 있어 정확하게 내부 신호를 생성할 수 있다.

본 발명에 따르면, 출력 전원 전압 변동시에 있어서 입력 신호가 변동하더라도, 정확하게 입력 신호의 하이 레벨/로우 레벨을 식별하여 내부 신호를 생성할 수 있다.

Claims

제 1 전원 패드로부터 인가되는 제 1 전원 전압에서 상기 제 1 전원 전압에 의존하는 기준 전압을 생성하는 기준 전압 발생 회로와,

제 1 입력 신호를 받고, 상기 기준 전압과 상기 제 1 입력 신호의 전압 레벨의 관계에 따라서 상기 제 1 입력 신호의 논리 레벨을 판정하고, 해당 판정 결과에 따라서 상기 제 1 전원 전압의 레벨과는 다른 제 2 전원 전압의 레벨의 제 1 내부 신호를 생성하는 제 1 입력 회로와,

상기 제 1 전원 패드와는 별도로 배치된 제 2 전원 패드로부터 상기 제 1 전원 전압을 동작 전원 전압으로서 받고, 인가된 신호를 버퍼 처리하여 외부로 출력하는 출력 회로를 구비하는 반도체 장치.
제 1 전원 전압을 동작 전원 전압으로서 받아 동작하고, 입력 신호를 버퍼 처리하여 상기 제 1 전원 전압 레벨의 진폭의 신호를 생성하는 게이트 회로를 구비하고,

상기 입력 신호는 그의 논리 레벨을 결정하는 전압 레벨이 상기 제 1 전원 전압에 의존해서 결정되고,

상기 게이트 회로의 출력 신호를 상기 제 1 전원 전압과는 전압 레벨이 다른 제 2 전원 전압 레벨의 진폭의 신호로 변환해서 내부 신호를 생성하는 레벨 변환회로를 더 구비하는 반도체 장치.
활성화시에 외부로부터의 클럭 신호와 제 1 기준 전압을 비교하고, 해당 비교 결과에 따라서 상기 외부 클럭 신호에 대응하는 제 1 내부 클럭 신호를 생성하는 제 1 클럭 입력 회로와,

상기 외부 클럭 신호와 제 2 기준 전압을 비교하고, 해당 비교 결과에 따라서 외부 클럭 신호에 대응하는 제 2 내부 클럭 신호를 생성하는 제 2 클럭 입력 회로와,

상기 외부 클럭 신호와 상기 외부 클럭 신호의 유효/무효를 지정하는 클럭 인에이블 신호에 따라서, 상기 제 1 클럭 입력 회로를 활성화하기 위한 제 1 클럭 제어 신호를 생성하는 제 1 클럭 제어 회로와,

상기 외부 클럭 신호와 상기 클럭 인에이블 신호에 따라서 상기 제 2 클럭 입력 회로를 활성화하기 위한 제 2 클럭 제어 신호를 생성하는 제 2 클럭 제어 회로를 구비하는 반도체 장치.