KR20030035853A

KR20030035853A - 출력 회로

Info

Publication number: KR20030035853A
Application number: KR1020020054806A
Authority: KR
Inventors: 오카모토다케오; 야마우치다다아키; 마츠모토쥰코; 이시다고조; 요네타니히데키; 나가사와츠토무
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-10-26
Filing date: 2002-09-11
Publication date: 2003-05-09
Also published as: TW565855B; US20030080780A1; JP2003133938A; DE10235425A1; CN1414561A

Abstract

본 발명은 출력 전원 전압의 전압이 변경되는 경우에도, 알맞은 구동 능력으로 출력 노드를 구동하는 것으로, 출력 회로(4)는 출력 전원 전압 VDDQ에 따라서, 부전압을 이용하거나 또는 트랜지스터 크기를 변경하고, 이 출력 트랜지스터의 구동 능력을 조정한다. 특히, P 채널 MOS 트랜지스터의 구동력을 확대함으로써, 출력 전원 전압이 낮게 되는 경우에도, 이 구동력 저하를 억제하여 고속으로 출력 신호를 생성할 수 있다.

Description

출력 회로{OUTPUT CIRCUIT}

본 발명은 출력 회로에 관한 것으로, 특히, 저전원 전압 하에서도 고속으로 신호를 출력하기 위한 출력 회로의 구성에 관한 것이다.

도 24는 종래의 출력 회로의 최종 출력단 구성의 일례를 도시하는 도면이다. 도 24에 있어서, 출력 회로는 전원 노드와 출력 노드 ON 사이에 접속되고, 또한 그 게이트에 내부 신호 INP를 수신하는 P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터) PQ와, 출력 노드 ON과 접지 노드 사이에 접속되며, 또한 그 게이트에 내부 신호 INN을 수신하는 N 채널형 MOS 트랜지스터 NQ를 포함한다. 출력 노드 ON에 출력 신호 DQ가 출력된다.

내부 신호 INP, INN은 도시하지 않는 출력 구동 제어 회로에 의해 생성되는같은 논리 레벨의 신호이다.

내부 신호 INP, INN이 모두 H 레벨일 때에는, MOS 트랜지스터 NQ가 온 상태, MOS 트랜지스터 PQ가 오프 상태로 되고, 출력 노드 ON은 접지 전압 레벨로 방전된다.

한편, 내부 신호 INP, INN이 모두 L 레벨일 때에는, MOS 트랜지스터 PQ가 온 상태, MOS 트랜지스터 NQ가 오프 상태로 된다. 이 상태에 있어서, 출력 노드 ON이, MOS 트랜지스터 PQ에 의해 출력 전원 전압 VDDQ 레벨까지 충전되고, 출력 신호 DQ는 H 레벨로 된다.

내부 신호 INP가 H 레벨이며, 또한 내부 신호 INP가 L 레벨일 때에는, MOS 트랜지스터 PQ, NQ가 모두 오프 상태로 되고, 출력 노드는 하이 임피던스 상태가 된다.

출력 회로에 있어서, 각각 비교적 큰 구동력을 갖는 P 채널 MOS 트랜지스터 PQ와 N 채널 MOS 트랜지스터 NQ로, 출력 노드 ON을 구동하는 출력 드라이브 단을 구성한다. 이들의 MOS 트랜지스터 PQ, NQ에 의해, 외부 장치 등이 접속되는 출력 노드 ON의 큰 부하를 고속으로 구동하여, 고속으로 출력 신호 DQ를 전달한다.

내부 신호 INP는, H 레벨이 출력 전원 전압 VDDQ와 같은 전압 레벨이며, 그 L 레벨이 접지 전압 레벨이다. P 채널 MOS 트랜지스터 PQ의 전류 구동 능력은 그 게이트-소스간 전압 Vgs에 의해 결정된다. 따라서, 출력 전원 전압 VDDQ가, 예컨대, 2.5V로 비교적 높은 경우에는, P 채널 MOS 트랜지스터 PQ는 그 게이트-소스간 전압 Vgs가 약 2.5V로 되어, 고속으로 출력 노드 ON을 충전할 수 있다.

그러나, 시스템 전체의 소비 전력의 저감 및 고속에서의 신호 전송을 위해 출력 전원 전압 VDDQ를, 예컨대, 1.8V로 낮게 한 경우, 이 P 채널 MOS 트랜지스터 PQ의 도통 시의 게이트-소스간 전압 Vgs는 1.8V가 되고, 전원 전압 VDDQ가 2.5V일 때에 비하여 그 전류 구동 능력이 저하한다. 특히, 사양값에 있어서는, 이러한 출력 전원 전압 VDDQ에 대해서는, 허용값이 정해져 있고, 이 출력 전원 전압 VDDQ의 허용 범위는, 예컨대, 1.95V 내지 1.65V이다. 따라서, 이 하한 허용값의 1.65V로 출력 전원 전압 VDDQ가 저하된 경우, P 채널 MOS 트랜지스터 PQ의 전류 구동 능력도 또한 저하하여, 고속으로 출력 노드 ON을 구동할 수가 없게 되고, 고속으로 출력 신호 DQ를 전달할 수가 없게 된다고 하는 문제가 발생한다.

출력 전원 전압 VDDQ가 저전압화되는 경우에도, P 채널 MOS 트랜지스터 PQ의 전류 구동 능력을 크게 하기 위해서, 그 크기(채널 폭 W와 채널 길이 L의 비)를 크게 하는 것이 생각된다. 그러나, 이전 세대와의 호환성 및 인터페이스의 상위 등에 의해, 반도체 기억 장치가 이용되는 시스템의 전원 전압으로서는, 전원 전압이 비교적 높은 경우가 있다. 이러한 시스템에, 출력 트랜지스터의 크기가 크게 된 반도체 기억 장치를 적용한 경우, 출력 노드의 구동력이 너무 커져, 링잉(ringing) 등이 발생하여, 고속으로 데이터를 출력할 수가 없게 된다.

또한, 이 P 채널 MOS 트랜지스터의 임계값 전압의 절대값을 작게 하는 것도 생각되지만, 이러한 임계값 전압의 절대값을 작게 한 경우, 오프 상태 시의 리크전류(서브스레숄드 전류)가 커져, 스탠바이 상태 시에 있어서의 소비 전류가 증대한다.

N 채널형 MOS 트랜지스터 NQ에서도, 그 도통 시의 게이트-소스간 전압 Vgs는 마찬가지로 낮게 된다. 따라서, 이 N 채널 MOS 트랜지스터 NQ의 게이트에 인가되는 내부 신호 INN의 H 레벨이 출력 전원 전압 VDDQ 레벨이면, 마찬가지로, 이 N 채널 MOS 트랜지스터 NQ의 전류 구동력도 저하하여, 출력 노드를 고속으로 방전할 수 없게 된다.

이러한 출력 전원 전압의 저전압화는 반도체 기억 장치에 있어서 현저하며, 저전원 전압 하에서 출력 회로의 동작 속도가 저하된 경우, 반도체 기억 장치의 동작 속도가, 출력 회로의 동작 속도에 의해 율속(律速)되고, 이 반도체 기억 장치를 고속 동작시킬 수 없게 되어, 저전원 전압 하에서 고속으로 처리를 실행하는 처리 시스템을 구축할 수가 없게 된다고 하는 문제가 발생한다.

그러므로, 본 발명의 목적은 저전원 전압 하에서도 고속으로 신호를 출력할 수 있는 출력 회로를 제공하는 것이다.

본 발명의 다른 목적은 저전원 전압 하에서도 고속으로 동작하는 반도체 기억 장치에 적합한 데이터 출력 회로를 제공하는 것이다.

도 1은 본 발명에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면,

도 2는 본 발명의 실시예 1에 따른 출력 회로의 구성을 개략적으로 도시하는 도면,

도 3은 도 2에 나타내는 풀업용 레벨 변환 회로의 구성을 개략적으로 도시하는 도면,

도 4는 도 2에 나타낸 풀다운용 레벨 변환 회로의 구성의 일례를 도시하는 도면,

도 5는 본 발명의 실시예 2에 따른 출력 회로의 구성을 개략적으로 도시하는 도면,

도 6은 도 5에 나타내는 출력 회로의 동작을 나타내는 신호 파형도,

도 7은 본 발명의 실시예 3에 따른 출력 회로의 구성을 개략적으로 도시하는 도면,

도 8은 도 7에 나타내는 출력 회로의 동작을 나타내는 신호 파형도,

도 9는 본 발명의 실시예 3의 변경예를 개략적으로 도시하는 도면,

도 10은 본 발명의 실시예 4에 따른 출력 회로의 구성을 개략적으로 도시하는 도면,

도 11(a)는 본 발명의 실시예 5에 따른 출력 회로의 구성을 나타내고, 도 11(b)는 11(a)에 나타내는 출력 회로의 동작을 나타내는 신호 파형도,

도 12는 본 발명의 실시예 6에 따른 출력 제어 회로의 구성을 개략적으로 도시하는 도면,

도 13은 본 발명의 실시예 7에 따른 출력 회로의 구성을 개략적으로 도시하는 도면,

도 14는 본 발명의 실시예 7의 변경예를 나타내는 도면,

도 15는 본 발명의 실시예 8에 따른 출력 회로의 구성을 도시하는 도면,

도 16은 도 15에 나타내는 풀업용 N 채널 MOS 트랜지스터의 단면 구조를 개략적으로 도시하는 도면,

도 17은 본 발명의 실시예 9에 따른 출력 회로의 구성을 도시하는 도면,

도 18은 본 발명의 실시예 10에 따른 출력 회로의 주요부 구성을 도시하는 도면,

도 19는 본 발명의 실시예 11에 따른 출력 회로의 구성을 도시하는 도면,

도 20은 본 발명의 실시예 12에 따른 출력 회로의 구성을 도시하는 도면,

도 21은 본 발명의 실시예 13에 따른 반도체 기억 장치의 전원 및 출력 버퍼 회로의 배치를 개략적으로 도시하는 도면,

도 22는 본 발명의 실시예 13의 출력 회로의 전원 구성을 구체적으로 도시하는 도면,

도 23은 본 발명의 실시예 14에 따른 출력 회로의 주요부 구성을 개략적으로 도시하는 도면,

도 24는 종래의 출력 버퍼 회로의 구성의 일례를 도시하는 도면이다.

도면의 주요 부분에 대한 부호의 설명

1 : 반도체 기억 장치2 : 내부 전원 회로

3 : 레벨 회로4 : 출력 회로

10 : NAND 회로11 : 게이트 회로

12, 13 : 레벨 변환 회로15 : 출력 버퍼 회로

PQ, NQ : MOS 트랜지스터32 : MOS 트랜지스터

33 : 지연 회로35 : 게이트 회로

34 : 용량 소자36 : MOS 트랜지스터

40 : 레벨 변환 회로42 : 인버터

43, PT : MOS 트랜지스터41 : 용량 소자

52 : 출력 유지 구동 회로52a : NAND 회로

52b : 발진 회로52c : 용량 소자

52b : 레벨 변환 회로52e : 인버터

52f, 52g : MOS 트랜지스터55 : 레벨 변환 회로

56 : 지연 회로57 : NAND 회로

58, 59, 60, 63 : MOS 트랜지스터61 : 레벨 변환 회로

62 : 인버터70 : 패드

71 : 링크 소자72, 74 : 인버터

73, 76, 79 : MOS 트랜지스터77 : 부전압 전달선

78 : 부전압 발생 회로80 : OR 회로

8l : 게이트 회로82 : MOS 트랜지스터

83 : OR 회로84 : AND 회로

86 : MOS 트랜지스터92 : 레벨 변환 회로

94 : 인버터90 : MOS 트랜지스터

100 : P 기판10l : N웰

102 : P웰103, 104, 106 : 불순물 영역

105 : 게이트 전극120 : 출력 구동 회로

120a, 120b, 120c : MOS 트랜지스터130 : 풀업용 드라이브 회로

132 : 풀다운용 드라이브 회로130a : 제 1 드라이브 회로

130b : 제 2 드라이브 회로132a : 제 1 풀다운 드라이버

132b : 제 2 풀다운 드라이버

PTl-PT6 : P 채널 MOS 트랜지스터

NTl-NT8 : N 채널 MOS 트랜지스터

140 : 출력 구동 회로142 : OR 회로

PQ3, PQ4, NQP, NQ3, NQ4 : MOS 트랜지스터

144 : 인버터146 : 게이트 회로

148 : AND 회로150, 152, 154 : 금속 스위치

161, 163 : 출력 전원 패드162, 164 : 출력 접지 패드

165 : 외부 전원 패드166 : 외부 접지 패드

182, 184 : 출력 전원선183, 185 : 출력 접지선

180 : 외부 전원선181 : 접지선

194, 196 : 금속 스위치200, 202 : MOS 트랜지스터

본 발명의 제 1 관점에 따른 출력 회로는 출력 노드와 출력 전원 전압을 공급하는 전원 노드 사이에 접속되어, 내부 신호에 따라서 선택적으로 도통하는 제 1도전형 제 1 출력 트랜지스터와, 이 전원 노드와 출력 노드 사이에 접속되어, 내부 신호에 따라서 제 1 트랜지스터와 동상으로 도통하는 제 2 도전형 제 2 트랜지스터를 구비한다.

본 발명의 제 2 관점에 따른 출력 회로는 출력 전원 노드와 출력 노드 사이에 접속되는 제 1 도전형 제 1 트랜지스터와, 출력 전원 노드와 출력 노드 사이에 접속되는 제 1 도전형 제 2 트랜지스터와, 내부 신호에 따라서 제 1 트랜지스터를 선택적으로 도통 상태로 구동하는 제 1 구동 회로와, 동작 모드 지시 신호에 따라서 선택적으로 활성화되고, 활성화 시 내부 신호에 따라서 제 2 트랜지스터를 선택적으로 도통 상태로 구동하는 제 2 구동 회로를 구비한다. 이 제 2 구동 회로는 동작 모드 지시 신호에 따라서 출력 전원 노드의 전압 레벨의 제 1 제어 신호를 생성하는 제 1 게이트 회로와, 동작 모드 지시 신호에 따라서 외부 전원 전압 레벨의 제 2 제어 신호를 생성하는 제 2 게이트 회로와, 내부 신호에 따라서 제 2 트랜지스터의 게이트 전극을 출력 전원 노드의 전압 레벨로 구동하는 제 3 트랜지스터와, 제 1 제어 신호에 따라서 선택적으로 도통하고, 도통 시, 제 2 트랜지스터의 게이트 전극을 출력 전원 노드의 출력 전원 전압 레벨로 구동하는 제 4 트랜지스터와, 제 2 트랜지스터의 게이트 전극과 출력 전원 전압과 극성이 다른 참조 전압을 공급하는 참조 노드 사이에 상호 직렬로 접속되는 제 5 및 제 6 트랜지스터를 포함한다. 이 제 5 트랜지스터는 제 2 제어 신호를 그 게이트로 수신하고, 제 6 트랜지스터는 제 5 트랜지스터와 참조 노드 사이에 접속되며, 또한 내부 신호를 그 게이트 전극으로 수신한다.

본 발명의 제 3 관점에 따른 출력 회로는 전원 전압 레벨을 특정하는 동작 모드에 따라서 그 구동 능력을 고정적으로 변경할 수 있고, 내부 신호에 따라서 출력 노드를, 설정된 구동 능력에서, 출력 전원 노드의 전압 레벨로 구동하는 제 1 출력단을 구비한다.

본 발명의 제 4 관점에 따른 출력 회로는 내부 신호에 따라 부전압과 출력 전원 전압 사이에서 변하는 신호를 생성하는 출력 구동 회로와, 이 출력 구동 회로의 출력 신호에 따라서 출력 노드를 출력 전원 전압 레벨로 구동하는 제 1 트랜지스터를 구비한다.

본 발명의 제 5 관점에 따른 출력 회로는, 데이터 비트 폭을 변경할 수 있는 구성에 있어서, 미사용으로 되는 데이터 출력 회로의 전원 노드가 이 출력 전원선과 다른 전압을 전달하는 전원선에 결합된다.

출력 노드를 구동하는 부분에, 서로 도전형이 다른 트랜지스터를 병렬로 배치한다. 이에 따라, 동일 도전형 트랜지스터를 병렬로 배치하는 경우에 비하여, 한쪽의 구동 능력을 다른쪽의 구동 능력보다도 동일 점유 면적에서 크게 할 수 있어, 면적 증가를 억제하고, 출력 노드의 구동 능력을 크게 할 수 있다.

특히, 이 출력 트랜지스터를 웰 영역에 형성함으로써, 도전형이 다른 트랜지스터를 병렬로 배치할 수 있다. 또한, 이 트랜지스터의 기판 영역을 출력 전원 전압 레벨로 바이어스함으로써, 기생 바이폴라 트랜지스터를 출력 노드 구동 시에 이용할 수 있어, 보다 고속으로 출력 노드를 구동할 수 있다.

또한, 출력 트랜지스터를 병렬로 배치하고, 선택적으로 동작 모드 지시 신호에 따라서 한쪽의 트랜지스터를 활성화함으로써, 동작 모드에 따라 출력 노드의 구동 능력을 조정할 수 있다. 이 경우에 있어서, 출력 트랜지스터를 구동하는 직렬로 접속되는 트랜지스터 중 하나에, 동작 모드 지시 신호의 전압 레벨을 외부 전원 전압 레벨로 변경하여 부여함으로써, 고속으로, 이 출력용 트랜지스터를 구동할 수 있다. 또한, 이 직렬 트랜지스터에 의해, 출력 트랜지스터 구동용의 트랜지스터의 드레인 전계를 완화할 수 있어, 핫 캐리어가 발생하는 것을 방지할 수 있다.

또한, 전원 전압의 레벨에 따라서 출력 노드의 전원 전압 레벨로 구동하는 제 1 출력단의 구동 능력을 조정함으로써, 전원 전압 레벨에 따라 출력 노드 구동속도를 조정할 수 있고, 저전원 전압 하에서도 고속으로 출력 노드를 구동할 수 있다.

또한, 이 출력 트랜지스터를 구동하는 신호 진폭을 확대함으로써, 저전원 전압 하에서도, 도통 시의 게이트-소스간 전압을 크게 할 수 있기 때문에, 구동 능력을 크게 할 수 있어, 고속으로 출력 노드를 구동할 수 있다.

또한, 출력 데이터의 비트 폭을 변경할 수 있는 구성에 있어서, 미사용으로 되는 데이터 출력 회로의 전원 노드의 전위를 데이터 출력 전원 전압과 다른 전압으로 고정함으로써, 미사용으로 되는 데이터 출력 회로의 전원 노드의 전압을 안정화시킬 수 있어, 미사용으로 되는 데이터 출력 회로의 전원 노이즈가 다른 회로의 동작에 악영향을 미치는 것을 방지할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(전체의 구성)

도 1은 본 발명에 따른 출력 회로를 구비하는 반도체 기억 장치의 전체 구성을 개략적으로 도시하는 도면이다. 도 1에 있어서, 반도체 기억 장치(1)는 외부 전원 전압 EXVDD, VSS에 따라서 내부 전원 전압을 포함하는 각종 내부 전압을 생성하는 내부 전원 회로(2)와, 내부 전원 회로(2)로부터의 각종 전압(내부 전원 전압 및 내부 전압)을 받아, 메모리셀의 선택 및 데이터의 기입/판독을 실행하는 메모리 회로(3)와, 메모리 회로(3)로부터 판독되는 데이터를 외부로 출력하는 출력 회로(4)를 포함한다.

메모리 회로(3)는 정보를 기억하기 위한 복수의 메모리셀과, 메모리셀을 선택하는 메모리 선택 회로와, 선택 메모리셀에 대한 데이터의 기입/판독을 행하는 내부 기입/판독 회로 및 이들의 동작을 제어하기 위한 주변 제어 회로를 포함한다.

출력 회로(4)는, 활성화 시, 데이터 비트 DQ<n:0>을 출력한다. 출력 회로(4)로는, 외부 전원 전압 VDD, VSS와는 별도로, 출력 전원 전압 VDDQ, VSSQ가 인가된다. 이 출력 회로(4)에 있어서는, 메모리 회로(3)로부터 판독되는 데이터를 처리하기 위해서, 내부 전원 회로(2)로부터의 내부 전압을 사용하는 회로가 포함된다. 출력 회로(4)에 있어서, 전용의 출력 전원 전압 VDDQ, VSSQ를 사용함으로써, 데이터 출력 시에 있어서, 안정하게 출력 회로(4)에 대하여 전원 전압을 공급하고 또한, 데이터 출력 시의 전원 전압의 변동이 내부 회로의 동작에 악영향을 미치는것을 방지한다.

본 발명에 있어서는, 부전압의 이용 및/또는 트랜지스터 크기의 변경 등의 이하에 상세히 설명하는 구성을 이용해서, 출력 회로(4)의 구동력을 크게 하고, 출력 전원 전압 VDDQ의 전압 레벨이 낮게 된 경우에도, 고속으로 출력 데이터 DQ<n:0>을 생성한다.

(실시예 1)

도 2는 본 발명의 실시예 1에 따른 출력 회로(4)의 구성을 개략적으로 도시하는 도면이다. 도 2에 있어서, 출력 회로(4)는 메모리 회로(3)로부터 판독된 내부 판독 데이터 RD와 메모리 회로(3)에 포함되는 출력 제어 회로로부터의 출력 허가 신호 OEM을 수신하는 NAND 회로(10)와, 내부 판독 데이터 RD와 출력 허가 신호 OEM을 수신하는 게이트 회로(11)와, NAND 회로(10)의 출력 신호를 출력 전원 전압 VDDQ와 부전압 VBB0 사이에서 변화되는 신호로 변환하는 레벨 변환 회로(12)와, 게이트 회로(11)의 출력 신호를, 외부 전원 전압 EXVDD와 접지 전압 VSS 사이에서 변화되는 신호로 변환하는 레벨 변환 회로(13)와, 레벨 변환 회로(13)의 출력 신호를 수신하는 인버터(14)와, 레벨 변환 회로(12) 및 인버터(14)의 출력 신호에 따라서 출력 데이터 DQ를 생성하는 출력 버퍼 회로(15)를 포함한다.

이 도 2에 있어서는, 출력 회로(4)에 있어서, 1비트의 데이터 DQ를 출력하는 부분의 구성을 나타낸다. 출력 데이터 비트 각각에 대응하여, 이 도 2에 나타내는 구성이 배치된다.

NAND 회로(10)는 도 1에 나타내는 내부 전원 회로(2)로부터의 주변 전원 전압 VDDP를 한쪽 동작 전원 전압으로서 받아, 내부 판독 데이터 RD와 출력 허가 신호 OEM이 모두 H 레벨일 때에, L 레벨의 신호를 출력한다. 이 NAND 회로(10)는 내부 판독 데이터 RD 및 출력 허가 신호 OEM 중 한쪽이 L 레벨일 때에, 주변 전원 전압 VDDP 레벨의 H 레벨의 신호를 출력한다.

게이트 회로(11)는 주변 전원 전압 VDDP을 한쪽 동작 전원 전압으로서 받아, 내부 판독 데이터 RD가 L 레벨이며, 또한 출력 허가 신호 OEM이 H 레벨일 때에, L 레벨의 신호를 출력한다. 이 게이트 회로(11)는, 출력 허가 신호 OEM이 L 레벨일 때 또는 내부 판독 데이터 RD가 H 레벨일 때, 주변 전원 전압 VDDP 레벨의 H 레벨의 신호를 출력한다.

레벨 변환 회로(12)는 주변 전원 전압 VDDP 및 접지 전압 VSS와 출력 전원 전압 VDDQ와 부전압 VBB0을 동작 전원 전압으로서 받아, NAND 회로(10)로부터의 진폭 VDDP의 신호를 진폭 VDDQ-｜VBB0｜의 신호로 변환한다.

레벨 변환 회로(13)는 외부 전원 전압 EXVDD와 접지 전압 VSS를 받아, 게이트 회로(11)로부터의 진폭 VDDP 레벨의 신호를 진폭 EXVDD의 신호로 변환한다.

인버터(14)는 외부 전원 전압 EXVDD 및 접지 전압 VSS를 동작 전원 전압으로서 받아, 레벨 변환 회로(13)의 출력 신호를 반전한다.

출력 버퍼 회로(15)는 레벨 변환 회로(12)의 출력 신호가 L 레벨일 때에 도통하고, 출력 전원 노드(15a) 상의 출력 전원 전압 VDDQ를 출력 노드(15b)에 전달하는 P 채널 MOS 트랜지스터 PQ와, 인버터(14)의 출력 신호가 H 레벨일 때에 도통하고, 출력 노드(15b)를 출력 접지 전압 VSSQ 레벨로 구동하는 N 채널형 MOS 트랜지스터 NQ를 포함한다. 레벨 변환 회로(12)에 의해 부전압 VBB0 레벨의 L 레벨 신호를 생성하여, 출력 버퍼 회로(15)에 포함되는 P 채널 MOS 트랜지스터 PQ의 게이트로 부여함으로써, P 채널 MOS 트랜지스터 PQ의 도통 시의 게이트-소스간 전압 Vgs를 VBB0-VDDQ로 할 수 있어, 부전압 VBB0만, 종래의 접지 전압의 L 레벨의 신호를 부여하는 경우에 비하여 크게 할 수 있다. 이에 따라, P 채널 MOS 트랜지스터 PQ의 전류 구동 능력을 크게 할 수 있다. 따라서, 출력 전원 전압 VDDQ의 사양값이, 예컨대, 1.8V이고, 출력 전원 전압 VDDQ가, 예컨대, 하한 허용값의 1.65V로 저하한 경우에도, 충분히 큰 구동 능력을 가져, 출력 노드(15b)로 전류를 공급할 수 있다.

이 부전압 VBB0의 전압 레벨로는, 예컨대, 이 P 채널 MOS 트랜지스터 PQ가 출력 전원 전압 VDDQ가 2.5V일 때에, 충분한 전류 구동 능력이 인가되고 있는 경우에는, 이 출력 전원 전압 VDDQ가 1.8V로 저하한 경우의 이 저하분 0.7V를 보상하는 정도의 전압 레벨로 설정되면 좋다. 이 전압 레벨은 MOS 트랜지스터의 드레인 전류의 포화 영역에서의 제곱 특성에 근거해서 구할 수 있다.

한편, N 채널형 MOS 트랜지스터 NQ는 외부 전원 전압 EXVDD를, 도통 시, 그 게이트로 받는다. 이 외부 전원 전압 EXVDD는, 예컨대, 출력 전원 전압 VDDQ가 1.8V일 경우에는, 이것보다 높은 전원 전압 레벨이므로, N 채널형 MOS 트랜지스터 NQ의 도통 시의 게이트-소스간 전압을 크게 할 수 있어, 고속으로 출력 노드(15b)를 방전할 수 있다.

따라서, 도 2에 도시하는 바와 같이, 레벨 변환 회로(12)에 있어서, L 레벨의 신호로서, 부전압 VBB0 레벨의 신호를 생성함으로써, 출력 버퍼 회로(15)에 있어서, 출력 노드(15b)를 풀업하기 위한 P 채널 MOS 트랜지스터 PQ의 전류 구동 능력을 크게 할 수 있어, 출력 전원 전압 VDDQ가 저하되는 경우에도, 고속으로 출력 노드(15b)를 구동할 수 있다.

도 3은 도 2에 나타내는 레벨 변환 회로(12) 구성의 일례를 도시하는 도면이다. 도 3에 있어서, 레벨 변환 회로(12)는 도 2에 나타내는 NAND 회로(10)의 출력 신호 SINA를 출력 전원 전압 VDDQ 레벨의 진폭의 신호로 변환하는 제 1 레벨 변환기(20)와, 제 1 레벨 변환기(20)의 출력 신호를 진폭 VDDQ-VBB0의 신호로 변환하는 제 2 레벨 변환기(21)를 포함한다.

제 1 레벨 변환기(20)는 교차 결합되는 P 채널 MOS 트랜지스터(20a, 20b)와, 내부 노드(20f)와 접지 노드 사이에 접속되고, 또한 그 게이트에 출력 신호 SINA를 수신하는 N 채널 MOS 트랜지스터(20c)와, 내부 노드(20g)와 접지 노드 사이에 접속되고, 또한 그 게이트에 신호 SINA를 인버터(20e)를 거쳐서 수신하는 NAND 회로(20d)를 포함한다. 인버터(20e)의 동작 전원 전압은 주변 전원 전압 VDDP이다.

P 채널 MOS 트랜지스터(20a)는 출력 전원 노드와 내부 노드(20f) 사이에 접속되고, 또한 그 게이트가 내부 노드(20g)에 접속된다. P 채널 MOS 트랜지스터(20b)는 출력 전원 노드와 내부 노드(20e) 사이에 접속되고, 또한 그 게이트가 내부 노드(20f)에 접속된다.

이 제 1 레벨 변환기(20)에 있어서, 신호 SINA가 H 레벨일 때에는, MOS 트랜지스터(20c)가 온 상태, MOS 트랜지스터(20b)가 오프 상태로 된다. 이 상태에 있어서, 내부 노드(20f)가 MOS 트랜지스터(20c)를 거쳐서 접지 전압 레벨로 구동되어 MOS 트랜지스터(20b)가 온 상태로 되고, 내부 노드(20g)의 전압 레벨이 출력 전원 전압 VDDQ 레벨로 된다. 한편, 이 내부 노드(20g)가 H 레벨로 되면, MOS 트랜지스터(20a)가 오프 상태로 되고, 최종적으로 내부 노드(20f)가 접지 전압 VSS 레벨, 내부 노드(20g)가 출력 전원 전압 VDDQ 레벨로 된다.

한편, 신호 SINA가 L 레벨일 때에는, MOS 트랜지스터(20c)가 오프 상태, MOS 트랜지스터(20b)가 온 상태로 된다. 이 상태에 있어서는, 내부 노드(20g)가 MOS 트랜지스터(20d)를 거쳐서 접지 전압 VSS 레벨로 구동되고, 내부 노드(20f)가 MOS 트랜지스터(20a)에 의해 충전되어, 출력 전원 전압 VDDQ 레벨로 된다. 내부 노드(20f)가 출력 전원 전압 VDDQ 레벨로 되면, MOS 트랜지스터(20b)는 오프 상태가 된다.

따라서, 이 제 1 레벨 변환기(20)에 의해, 주변 전원 전압 VDDP 레벨의 신호 SINA가 출력 전원 전압 VDDQ 레벨의 신호로 변환된다. 이 레벨 변환 회로(20)는 신호 진폭을 변환할 뿐이며, 입력 신호의 논리 레벨의 반전은 실행하지 않는다.

제 2 레벨 변환기(21)는 교차 결합되는 N 채널형 MOS 트랜지스터(21a, 21b)와, 출력 전원 노드와 내부 노드(21f) 사이에 접속되고, 또한 그 게이트가 제 1 레벨 변환기(20)의 내부 노드(20g)에 결합되는 P 채널 MOS 트랜지스터(21c)와, 출력 전원 노드와 내부 노드(21g) 사이에 접속되고, 또한 그 게이트가 제 1 레벨변환기(20)의 내부 노드(20f)에 접속되는 P 채널 MOS 트랜지스터(21d)를 포함한다.

MOS 트랜지스터(21a)는 내부 노드(21f)와 부전압 노드(21h) 사이에 접속되고, 또한 그 게이트가 내부 노드(21g)에 접속된다. MOS 트랜지스터(21b)는 내부 노드(21g)와 부전압 노드(21h) 사이에 접속되고, 또한 그 게이트가 내부 노드(21f)에 접속된다. 부전압 노드(21h)에는 부전압 VBB0이 인가된다.

제 1 레벨 변환기(20)의 내부 노드(20f, 20g)가 각각 출력 전원 전압 VDDQ 및 접지 전압 VSS 레벨의 상태를 고려한다. 이 상태에 있어서는, 제 2 레벨 변환기(21)에 있어서, MOS 트랜지스터(21c)가 온 상태, MOS 트랜지스터(21d)가 오프 상태로 되고, 내부 노드(21f)가 MOS 트랜지스터(21c)에 의해 출력 전원 전압 VDDQ 레벨로 충전된다. 이 내부 노드(21f)의 전압 상승에 따라서 MOS 트랜지스터(21b)가 온 상태로 되어, 내부 노드(21g)가 부전압 VBB0 레벨로 구동된다. 내부 노드(21g)가 부전압 VBB0 레벨까지 구동되면, MOS 트랜지스터(21a)는 오프 상태로 된다. 따라서, 이 상태에 있어서는, 내부 노드(21g)에서, 부전압 VBB0 레벨의 신호가 출력되고, 출력 버퍼 회로(15)의 P 채널 MOS 트랜지스터 PQ의 게이트에 인가된다.

다음에, 제 1 레벨 변환기(20)에 있어서, 내부 노드(20f)가 접지 전압 VSS 레벨, 내부 노드(20e)가 출력 전원 전압 VDDQ 레벨인 상태를 생각한다. 이 상태에 있어서는, MOS 트랜지스터(21c)가 오프 상태, MOS 트랜지스터(21d)가 온 상태로 되고, 내부 노드(21g)가 MOS 트랜지스터(21d)를 거쳐서 출력 전원 전압 VDDQ 레벨로 충전된다. 내부 노드(21g)의 전압 상승에 따라서 MOS 트랜지스터(21a)가 온 상태로 되고, 내부 노드(21f)가 부전압 VBB0 레벨까지 구동된다. 내부 노드(21f)가 부전압 VBB0 레벨에 도달하면, MOS 트랜지스터(21b)가 오프 상태로 된다. 따라서, 이 제 2 레벨 변환기(12)로부터의 내부 노드(21g)로부터는, 출력 전원 전압 VDDQ 레벨의 신호가 출력된다. 이 레벨 변환 회로(21)에 있어서는, 제 1 레벨 변환 회로(20)의 출력 신호 진폭을 변환할 뿐이며, 그 입력 신호와 출력 신호의 논리 레벨은 같다.

따라서, 이 도 3에 나타내는 레벨 변환 회로(12)의 구성에 있어서는, 도 2에 나타내는 NAND 회로(10)의 출력 신호 SINA가 접지 전압 VSS 레벨일 때에는, 부전압 VBB0 레벨의 신호가 생성되어 출력 버퍼 회로(5)의 MOS 트랜지스터 PQ의 게이트로 인가된다. 한편, NAND 회로(10)의 출력 신호 SINA가 주변 전원 전압 VDDP 레벨일 때에는, 내부 노드(20g)가 출력 전원 전압 VDDQ 레벨로 되고, 따라서 제 2 레벨 변환기(21)의 내부 노드(21g)의 전압 레벨이 출력 전원 전압 VDDQ 레벨로 된다. 따라서, 이 레벨 변환 회로(12)는 도 2에 나타내는 NAND 회로(10)의 출력 신호 SINA의 논리 레벨을 유지하고, 그 L 레벨을 접지 전압으로부터 부전압 레벨로 또한 그 H 레벨을 출력 전원 전압 VDDQ 레벨로 변환한다.

도 4는 도 2에 나타내는 레벨 변환 회로(13)의 구성의 일례를 도시하는 도면이다. 도 4에 있어서, 레벨 변환 회로(13)는 교차 결합되는 P 채널 MOS 트랜지스터(13a, 13b)와, 내부 노드(13f)와 접지 노드 사이에 접속되고, 또한 그 게이트에 도 2에 나타내는 게이트 회로(11)의 출력 신호 SINB를 수신하는 N 채널형 MOS 트랜지스터(13c)와, 내부 노드(13g)와 접지 노드 사이에 접속되고, 또한 그 게이트에 신호 SINB를 인버터(13e)를 거쳐서 수신하는 N 채널형 MOS 트랜지스터(13d)를 포함한다. 인버터(13e)는 주변 전원 전압 VDDP을 한쪽 동작 전원 전압으로서 받는다.

MOS 트랜지스터(13a)는 외부 전원 노드와 내부 노드(13f) 사이에 접속되고, 또한 그 게이트가 내부 노드(13g)에 접속된다. MOS 트랜지스터(13b)는 외부 전원 노드와 내부 노드(13g) 사이에 접속되고, 또한 그 게이트가 내부 노드(13f)에 접속된다. 내부 노드(13g)의 출력 신호가 인버터(14)를 거쳐서 출력 버퍼 회로의 N 채널형 MOS 트랜지스터 NQ의 게이트로 인가된다.

이 레벨 변환 회로(13)의 레벨 변환 동작은, 도 3에 나타내는 제 1 레벨 변환기(20)의 그것과 같다. 즉, 도 2에 나타내는 게이트 회로(11)의 출력 신호 SINB가 주변 전원 전압 VDDP 레벨일 때에는, MOS 트랜지스터(13c)가 온 상태, MOS 트랜지스터(13d)가 오프 상태로 되고, 내부 노드(13g)는 MOS 트랜지스터(13b)에 의해 충전되어 외부 전원 전압 EXVDD 레벨로 된다. 한편, 신호 SINB가 접지 전압 VSS 레벨일 때에는, MOS 트랜지스터(13c)가 오프 상태, MOS 트랜지스터(13d)가 온 상태로 되고, 내부 노드(13g)는 MOS 트랜지스터(13d)에 의해 방전되어, 접지 전압 VSS 레벨로 된다. 이 내부 노드(13g)의 신호가 인버터(14)에 의해 반전되어, 출력 버퍼 회로(5)에 포함되는 N 채널형 MOS 트랜지스터 NQ의 게이트로 전송된다.

이 도 4에 나타내는 레벨 변환 회로는 주변 전원 전압 VDDP 레벨의 진폭 신호 SINB를, 논리 레벨을 유지하여, 외부 전원 전압 EXVDD 레벨의 진폭 신호로 변환하고 있다. N 채널 MOS 트랜지스터 NQ를, 외부 전원 전압 EXVDD에 의해 구동함으로써, 외부 전원 전압 EXVDD가 출력 전원 전압 VDDQ보다도 높은, 예컨대, 2.5V일 경우에, 고속으로, 출력 노드를 접지 전압 레벨로 구동할 수 있다. 이 외부 전원전압 EXVDD는 출력 전원 전압 VDDQ와 동일 전압 레벨이라도 좋다. 이 출력 전원 전압 VDDQ를 출력 노드 풀업용으로 사용하고, 외부 전원 전압 EXVDD를 출력 노드를 풀다운용으로 이용함으로써, 이 출력 회로(4)가 다(多)비트이며, 수많은 출력 노드가 충방전되는 경우에도, 이 출력 전원 전압 VDDQ의 변동을 억제하고, H 레벨로 구동해야 할 출력 신호 비트를, H 레벨로 안정하게, 고속으로, 또한 확실하게 구동할 수 있다.

또, 부전압 VBB0은, 도 1에 나타내는 내부 전원 회로(2)에 포함되는 부전압 발생 회로로부터 생성된다. 이 부전압 발생 회로로서는, 예컨대, 외부 전원 전압 EXVDD에서, 캐패시터의 차지 펌프 동작을 이용하여, 부전압을 생성하는 펌프 회로를 이용할 수 있다. 이 부전압 VBB0의 전압 레벨은 출력 노드 풀업용 P 채널 MOS 트랜지스터 PQ에 요구되는 구동 능력에 따라 적당한 전압 레벨로 정해진다.

이상과 같이, 본 발명의 실시예 1에 따르면, 출력 회로의 출력 노드 풀업용 MOS 트랜지스터의 게이트로, 접지 전압 레벨의 신호 대신 부전압 레벨의 신호를 부여하고 있고, 출력 전원 전압 VDDQ가 저전압화되는 경우에도, 이 출력 버퍼 회로의 출력 풀업용 P 채널 MOS 트랜지스터의 도통 시의 게이트-소스간 전압을 충분히 크게 할 수 있고, 저전원 전압 하에서도, 고속으로 출력 노드를 구동할 수 있다. 특히, 반도체 기억 장치에 있어서, 저전원 전압 하에서도, 고속으로 데이터를 출력하는 출력 회로를 실현할 수 있다.

(실시예 2)

도 5는 본 발명의 실시예 2에 따른 출력 회로의 구성을 개략적으로 도시하는 도면이다. 도 5에 있어서는, 출력 버퍼 회로(15)의 풀다운용 N 채널형 MOS 트랜지스터 NQ를 구동하는 회로 부분은 도 2에 나타내는 구성과 같고, 대응하는 부분에는 동일 참조 부호를 부여하여, 그 상세한 설명은 생략한다.

이 도 5에 나타내는 출력 회로(4)에 있어서는, 출력 버퍼 회로(15)에 포함되는 풀업용 P 채널 MOS 트랜지스터 PQ의 게이트를 부전압 레벨로 구동하기 위해서, 캐패시터의 차지 펌프 동작(용량 결합)을 이용한다.

즉, 도 5에 있어서, 출력 회로(4)는 NAND 회로(10)의 출력 신호의 진폭을, 출력 전원 전압 VDDQ 레벨로 변환하는 레벨 변환 회로(30)와, 이 레벨 변환 회로(30)의 출력 신호를 반전하는 인버터(31)와, 인버터(31)의 출력 신호가 L 레벨일 때에 도통하고, 도통 시, 내부 노드 NA를 출력 전원 전압 VDDQ 레벨로 구동하는 P 채널 MOS 트랜지스터(32)를 포함한다.

레벨 변환 회로(30)는 도 3에 나타내는 제 1 레벨 변환기(20)와 같은 구성을 갖는다.

출력 회로(4)는 NAND 회로(10)의 출력 신호를 소정 시간 지연하는 지연 회로(33)와, 지연 회로(33)의 출력 신호의 하강에 응답하여 내부 노드 NA의 전하를 인출하는 용량 소자(34)와, 지연 회로(34)의 출력 신호와 NAND 회로(10)의 출력 신호를 수신하는 게이트 회로(35)와, 게이트 회로(35)의 출력 신호가 L 레벨일 때 도통하고, 도통 시, 내부 노드 NA를 접지 전압 레벨로 방전하는 P 채널 MOS 트랜지스터(36)를 더 포함한다. 이들 지연 회로(33) 및 게이트 회로(35)는, 그 동작 전원 전압은 주변 전원 전압 레벨이라도 좋고, 또한 외부 전원 전압 EXVDD라도 좋고, 또한 출력 전원 전압 VDDQ라도 좋다.

게이트 회로(35)는 지연 회로(33)의 출력 신호가 L 레벨일 때나 또는 NAND 회로(10)의 출력 신호가 H 레벨일 때에 H 레벨의 신호를 출력한다.

도 6은 도 5에 나타내는 출력 회로(4)의 출력 데이터 DQ의 풀업 시의 동작을 나타내는 신호 파형도이다. 이하, 도 6을 참조하여, 이 도 5에 나타내는 출력 회로(4)의 출력 노드 풀업 시의 동작에 대하여 설명한다.

스탠바이 상태 시에 있어서는, 출력 허가 신호 OEM은 L 레벨이며, NAND 회로(10)의 출력 신호는 주변 전원 전압 VDDP 레벨의 H 레벨이며, 게이트 회로(35)는 동작 전원 전압 레벨의 H 레벨의 신호를 출력한다. 따라서, MOS 트랜지스터(36)는 오프 상태를 유지한다.

한편, 레벨 변환 회로(30)가 출력 전원 전압 VDDQ 레벨의 H 레벨 신호를 출력함에 따라서 인버터(31)가 L 레벨의 신호를 출력하기 때문에, P 채널 MOS 트랜지스터(32)가 온 상태로 되고, 노드 NA가 출력 전원 노드에 결합되고, 노드 NA는 출력 전원 전압 VDDQ 레벨로 프리차지된다.

데이터 판독을 위해, 출력 허가 신호 OEM이 H 레벨로 되고, 또한, 메모리 회로(3)로부터 판독된 내부 판독 데이터 RD가 H 레벨로 상승하면, NAND 회로(10)의 출력 신호가 L 레벨로 된다. 지연 회로(33)의 출력 신호는, 이 때 H 레벨이기 때문에, 게이트 회로(35)의 출력 신호가 L 레벨이 되고, MOS 트랜지스터(36)가 온 상태로 되어, 노드 NA가 접지 전압 방향으로 방전된다. 이 노드 NA의 전압 레벨은 최저 ｜Vhtp｜의 전압 레벨까지 저하한다. 여기서, Vthp는 MOS 트랜지스터(36)의 임계값 전압을 나타낸다.

한편, 레벨 변환 회로(30)의 출력 신호가, L 레벨이며, 인버터(31)의 출력 신호가 출력 전원 전압 VDDQ 레벨의 H 레벨이 되어, MOS 트랜지스터(32)가 오프 상태로 된다. 따라서, 이 노드 NA의 전압 저하에 따라서, 출력 버퍼 회로(5)의 풀업용 P 채널 MOS 트랜지스터 PQ가 온 상태로 되고, 출력 노드의 전압 레벨을 상승시킨다. 그러나, 이 상태에 있어서는, 노드 NA의 전압 레벨은 ｜Vhtp｜의 레벨이며, MOS 트랜지스터 PQ의 게이트-소스간 전압은 ｜Vhtp｜-VDDQ의 전압 레벨이며, MOS 트랜지스터 PQ는, 비교적 약한 온 상태에 있고, 비교적 작은 전류 구동력으로 출력 노드(15b)를 충전한다.

이 지연 회로(33)가 갖는 지연 시간이 경과하면, 지연 회로(33)의 출력 신호가 L 레벨이 되고, 게이트 회로(35)의 출력 신호가 H 레벨이 되어, MOS 트랜지스터(36)가 오프 상태로 된다. 이 때, 노드 NA는, MOS 트랜지스터(32, 36)가 모두 오프 상태로 되기 때문에, 플로팅 상태에 있고, 용량 소자(34)는 이 지연 회로(33)의 출력 신호의 전압 레벨의 저하에 따라서, 노드 NA로부터 전하를 인출하여, 그 전압 레벨을 부전압 VBB 레벨까지 저하시킨다. 이 노드 NA가 부전압 VBB 레벨까지 구동되면, 출력 버퍼 회로(5)의 풀업용 P 채널 MOS 트랜지스터 PQ의 전력 구동 능력이 크게 되어, 출력 노드(15b)를 더 고속으로 구동하고, 출력 데이터 DQ가 고속으로 H 레벨로 상승한다. 노드 NA가 부전압 VBB 레벨로 저하하여도, MOS트랜지스터(36)는 그 게이트 전압이 H 레벨이며, 노드 NA의 전압 레벨보다도 충분히 높아, 확실하게 오프 상태를 유지한다.

데이터 판독 동작이 완료하면, 출력 허가 신호 OEM이 L 레벨로 하강하고, NAND 회로(10)의 출력 신호가 H 레벨이 되어, 인버터(31)의 출력 신호가 L 레벨로 된다. 따라서, MOS 트랜지스터(32)가 온 상태로 되어, 노드 NA를 출력 전원 전압 레벨로 구동한다. 이 때, NAND 회로(10)의 출력 신호가 H 레벨로 상승하면, 지연 회로(33)의 출력 신호의 논리 레벨에 관계없이, 게이트 회로(35)의 출력 신호는 H 레벨이 되고, MOS 트랜지스터(36)를 오프 상태로 유지한다.

지연 회로(33)의 출력 신호가 H 레벨로 상승할 때에는, 이미 MOS 트랜지스터(32)에 의해 내부 노드 NA는 출력 전원 전압 VDDQ 레벨로 프리차지되어 있고, 이 용량 소자(34)의 차지 펌프 동작이 행해져도, 내부 노드 NA는 출력 전원 전압 VDDQ 레벨을 유지한다.

따라서, 도 5에 도시하는 바와 같이, 용량 소자(34)의 차지 펌프 동작(용량 결합)을 이용해서, 내부 노드 NA가 접지 전압 레벨(정확하게는, MOS 트랜지스터(36)의 임계값 전압의 절대값의 전압 레벨)로 구동된 후에, 지연 회로(33)의 출력 신호에 따라서 내부 노드 NA의 전하를 용량 소자(34)에 의해 인출함으로써, 고속으로, 내부 노드 NA를 부전압 레벨까지 구동할 수 있다.

이 부전압 VBB의 전압 레벨은 용량 소자(34)의 용량값과, 내부 노드 NA의 기생 용량의 용량값의 비와, 지연 회로(33)의 출력 신호의 진폭에 의해 정해진다.

이 도 5에 나타내는 출력 회로의 구성의 경우, 풀업용 P 채널 MOS 트랜지스터 PQ는 그 게이트 전압이 2단계로 구동되기 때문에, 급격히 큰 충전 전류가 출력 노드에 구동되어 링잉 등이 발생하지 않고, 고속으로 또한 안정하게, 출력 데이터 DQ를 출력 전원 전압 VDDQ 레벨까지 구동할 수 있다.

또한, 부전압 발생 회로를 이용하지 않고, 용량 소자(34)의 차지 펌프 동작을 이용하고 있을 뿐이며, 부전압 발생 회로가 불필요하게 되어, 회로 점유 면적 및 소비 전류를 감소시킬 수 수 있다.

또, 이 출력 회로의 출력 노드가 L 레벨로 구동될 때에는, NAND 회로(10)의 출력 신호는 H 레벨이며, 스탠바이 상태 시와 같고, 내부 노드 NA는 출력 전원 전압 VDDQ 레벨로 유지된다.

이상과 같이, 본 발명의 실시예 2에 따르면, 용량 소자의 차지 펌프 동작을 이용해서, 출력 노드 풀업용 P 채널 MOS 트랜지스터의 게이트를 부전압 레벨까지 구동하고 있고, 부전압 발생 회로가 불필요하게 되어, 이 부전압 발생 회로의 소비 전류 및 회로 점유 면적을 감소시킬 수 수 있다.

또, 도 5에 나타내는 출력 회로의 구성에 있어서, 용량 소자(34)는 MOS 트랜지스터(36)가 오프 상태로 된 후에, 전하 인출 동작을 실행하는 것이 요구될 뿐이며, 게이트 회로(35)의 출력 신호의 반전 신호에 따라서, 이 용량 소자(34)가 전하 인출 동작을 실행하도록 구성되어도 좋다.

(실시예 3)

도 7은 본 발명의 실시예 3에 따른 출력 회로의 구성을 개략적으로 도시하는도면이다. 도 7에 나타내는 출력 회로(4)에 있어서, 출력 버퍼 회로(5)에 포함되는 N 채널 MOS 트랜지스터 NQ를 구동하는 부분의 구성은 도 2에 나타내는 출력 회로의 구성과 같고, 대응하는 부분에는 동일 참조 부호를 부여하여, 그 상세한 설명은 생략한다.

이 도 7에 나타내는 출력 회로(4)에 있어서는, 출력 버퍼 회로(5)의 풀업용 P 채널 MOS 트랜지스터 PQ의 게이트와 NAND 회로(10)의 출력 사이에, 용량 소자(41)가 마련된다. 이 용량 소자(41)의 차지 펌프 동작을 실현하기 위해서, 출력 회로(4)는 NAND 회로(10)의 출력 신호 진폭을 출력 전원 전압 VDDQ 레벨의 진폭으로 변환하는 레벨 변환 회로(40)와, 레벨 변환 회로(40)의 출력 신호를 수신하는 인버터(42)와, 인버터(42)의 출력 신호가 L 레벨일 때에 도통하고, 도통 시, 노드 NB를 출력 전원 전압 VDDQ 레벨로 충전하는 P 채널 MOS 트랜지스터(43)를 포함한다.

출력 버퍼 회로(5)에 있어서는, 풀업용 P 채널 MOS 트랜지스터 PQ와 병렬로, 전압 유지용 P 채널 MOS 트랜지스터 PT가 마련된다. 이 P 채널 MOS 트랜지스터 PT의 게이트에는, 레벨 변환 회로(40)의 출력 신호가 인가된다.

레벨 변환 회로(40)는 도 3에 나타내는 제 1 레벨 변환기(20)와 마찬가지의 구성을 갖고, NAND 회로(10)의 출력 신호의 논리 레벨을 유지하여, 그 H 레벨을, 주변 전원 전압 VDDP 레벨로부터 출력 전원 전압 VDDQ 레벨로 구동한다.

도 8은 도 7에 나타내는 출력 회로(4)의 출력 노드 풀업 시의 동작을 나타내는 신호 파형도이다. 이하, 도 8을 참조하여 이 도 7에 나타내는 출력 회로의 동작에 대하여 설명한다.

스탠바이 상태 시에 있어서는, 출력 허가 신호 OEM이 L 레벨이고, NAND 회로(10)의 출력 신호는 H 레벨이므로 인버터(42)의 출력 신호는 L 레벨이다. 따라서, 내부 노드 NB는 MOS 트랜지스터(43)에 의해, 출력 전원 전압 VDDQ 레벨로 프리차지되어 유지된다. 따라서, MOS 트랜지스터 PQ가 오프 상태를 유지한다. 또한, 레벨 변환 회로(40)의 출력 신호는 출력 전원 전압 VDDQ 레벨이며, 출력 버퍼 회로(5)에 있어서, P 채널 MOS 트랜지스터 PT도 오프 상태를 유지한다.

NAND 회로(11)의 출력 신호가 H 레벨이고, 인버터(14)의 출력 신호가 L 레벨이며, MOS 트랜지스터 NQ도 오프 상태를 유지한다. 이하의 설명에 있어서는, 데이터 출력 노드가 풀업되는 동작에 대하여 설명하기 때문에, 이 풀다운용 MOS 트랜지스터 NQ의 동작에 대해서는, 설명을 생략한다.

데이터 출력 시에 있어서는, 출력 허가 신호 OEM이 H 레벨이 되고, 계속해서, 메모리 회로(3)로부터의 내부 판독 데이터 RD가 주변 전원 전압 VDDP 레벨의 H 레벨로 된다. 이 내부 판독 데이터 RD가 H 레벨(주변 전원 전압 VDDP 레벨)로 상승하면, NAND 회로(10)의 출력 신호가 L 레벨로 되므로, 레벨 변환 회로(40)의 출력 신호도 접지 전압 레벨로 된다. 인버터(42)의 출력 신호가 출력 전원 전압 VDDQ 레벨로 상승하고, P 채널 MOS 트랜지스터(43)가 오프 상태로 되어, 내부 노드 NB로의 프리차지 동작을 정지한다. 또한, 이 때에, 내부 노드 NB가 플로팅 상태라고 하면, 레벨 변환 회로(40)의 출력 신호의 하강에 따라서, 용량 소자(41)의 전하 인출 동작에 의해, 내부 노드 NB의 전압 레벨은 부전압 VBB 레벨까지 저하한다.이 내부 노드 NB의 전압 레벨의 저하량은 용량 소자(41)의 용량값과 내부 노드 NB의 기생 용량의 용량값과 출력 전원 전압 VDDQ의 전압 레벨로부터 결정된다. 이 용량 소자(41)의 용량값은, 내부 노드 NB의 기생 용량의 용량값이 충분히 큰 경우에, 내부 노드 NB가 출력 전원 전압 VDDQ 레벨로 프리차지되어 있어도, 확실하게, 내부 노드 NB를 부전압 VBB 레벨까지 구동할 수 있다. 또한, MOS 트랜지스터(43)는 게이트와 소스 전압이 동일 전압 레벨이며, 노드 NB가 부전압 레벨로 구동되어도 확실하게 오프 상태를 유지한다.

이 내부 노드 NB가 부전압 VBB 레벨까지 구동되면, 출력 버퍼 회로(5)에 있어서, P 채널 MOS 트랜지스터 PQ가 큰 구동력을 가져, 출력 노드(15b)를 고속으로 구동한다. 한편, P 채널 MOS 트랜지스터 PT는 그 게이트에 접지 전압의 신호를 레벨 변환 회로(40)로부터 수신하고 있고, 출력 전원 전압 VDDQ가 비교적 낮기 때문에, 비교적 약한 구동력으로, 출력 노드(15b)에 전류를 공급한다.

따라서, 이 MOS 트랜지스터 PT는, 그 구동력은, 비교적 약하지만, 이하의 이유를 때문에 마련된다. 즉, 내부 노드 NB는 MOS 트랜지스터(43)가 오프 상태이기 때문에, 플로팅 상태로 된다. 따라서 용량 소자(41)의 전하 인출 동작에 의해, 이 전압 레벨이 저하되어도, 노이즈 또는 리크 전류 등에 의해, 그 전압 레벨이 상승하고, P 채널 MOS 트랜지스터 PQ의 구동력이 저하하여, 출력 노드(15b)로부터의 출력 데이터 비트 DQ를 출력 전원 전압 VDDQ 레벨로 확실하게 유지할 수가 없게 될 가능성이 생각된다. 따라서, 이 상태에 있어서, MOS 트랜지스터 PT를 온 상태로 유지하고, 출력 노드(15b)를 출력 전원 전압 VDDQ 레벨로 유지한다. 따라서, 이MOS 트랜지스터 PT는 출력 노드 ON의 전압 레벨 유지를 위해 마련되어 있고, 큰 구동 능력은 요구되지 않기 때문에, 그 게이트에 접지 전압 레벨의 신호를 부여한다.

데이터 판독 동작이 완료되면, 출력 허가 신호 OEM이 L 레벨로 하강하고, NAND 회로(10)의 출력 신호가 H 레벨로 되어, 레벨 변환 회로(40)의 출력 신호도 출력 전원 전압 VDDQ 레벨로 된다. 따라서, MOS 트랜지스터(43)가 인버터(42)로부터의 L 레벨 신호에 응답하여 온 상태가 되고, 내부 노드 NB가 출력 전원 전압 VDDQ 레벨로 다시 프리차지된다. 이 레벨 변환 회로(40)의 출력 신호의 상승 시에 있어서, 용량 소자(41)에 의한 차지 펌프 동작이 행해져도, 노드 NB는 MOS 트랜지스터(43)에 의해 출력 전원 노드에 결합되어 있고, 그 전압 레벨은 출력 전원 전압 VDDQ 레벨이다.

또, 도 7에 나타내는 출력 회로의 구성에 있어서, MOS 트랜지스터(43)가 오프 상태로 된 후에, 확실하게 용량 소자(41)에 의해 전하 인출 동작을 개시하기 때문에, 이 용량 소자(41)의 전단에, 지연 회로가 배치되어 있어도 좋다.

또한, 도 7에 나타내는 출력 회로의 구성에 있어서는, 레벨 변환 회로(40)의 출력 신호를 용량 소자(41)에 부여하여 전하 인출 동작을 실행하고 있다. 그러나, 용량 소자(41)의 용량값을, 예컨대, MOS 캐패시터를 이용해서 소점유 면적으로 충분히 내부 노드 NB의 기생 용량의 용량값보다도 크게 할 수 있는 경우에는, NAND 회로(10)의 출력 신호를 용량 소자(41)에 부여하고, 이 NAND 회로(10)의 출력 신호에 따라서, 내부 노드 NB로부터의 전하 인출 동작을 실행하도록 구성하여도 좋다.

(변경예)

도 9는 본 발명의 실시예 3의 변경예의 구성을 도시하는 도면이다. 이 도 9에 나타내는 출력 회로의 구성은 도 5에 나타내는 출력 회로의 구성과 이하의 점이 다르다. 즉, 출력 버퍼 회로(15)에 있어서, P 채널 MOS 트랜지스터 PQ와 병렬로, 레벨 변환 회로(30)의 출력 신호를 게이트로 수신하는 P 채널 MOS 트랜지스터 PT가 마련된다.

이 P 채널 MOS 트랜지스터 PT의 게이트로 전송되는 신호의 진폭은 출력 전원 전압 VDDQ 레벨이며, MOS 트랜지스터 PT의 도통 시에는, 그 게이트에 접지 전압 레벨의 신호가 인가된다. 따라서, 이전의 도 7에 나타내는 출력 회로와 마찬가지로 내부 노드 NA가 부전압 레벨로 플로팅 상태에 있고, 그 전압 레벨이 불안정해지는 경우에도, 확실하게, 출력 노드(15b)를 출력 전원 전압 VDDQ 레벨로 유지할 수 있다.

이에 따라, 출력 전원 전압 VDDQ가 저전압인 경우에도, MOS 트랜지스터 PQ에 의해, 이 게이트 전압을 부전압으로 해서, 고속으로 출력 노드(15b)를 풀업하고, 또한, 이 풀업된 출력 데이터 비트 DQ를 확실하게 MOS 트랜지스터 PT에 의해 출력 전원 전압 VDDQ 레벨로 유지할 수 있다.

이상과 같이, 본 발명의 실시예 3에 따르면, 출력 버퍼 회로의 풀업용 트랜지스터로서, 그 게이트 전압이 부전압 레벨로 구동되는 제 1 풀업용 트랜지스터와, 그 게이트 전압이 접지 전압 레벨로 구동되는 제 2 풀업용 트랜지스터를 마련하고 있기 때문에, 제 1 풀업용 트랜지스터에 의해 고속으로 출력 노드를 풀업하고, 별도로 마련된 제 2 트랜지스터에 의해, 이 풀업된 출력 노드를 확실하게 출력 전원 전압 레벨로 유지할 수 있어, 고속으로 또한 확실하게 출력 데이터 비트를 생성할 수 있다.

(실시예 4)

도 10은 본 발명의 실시예 4에 따른 출력 회로의 구성을 개략적으로 도시하는 도면이다. 도 10에 있어서, 출력 버퍼 회로(15)에 있어서는, 출력 노드를 풀업하기 위한 P 채널 MOS 트랜지스터 PQ, PT가 출력 전원 노드와 출력 노드(15b) 사이에 병렬로 접속된다.

이 출력 버퍼 회로(15)에 포함되는 MOS 트랜지스터 PQ, NQ는 출력 구동 회로(50)에 의해 구동된다. 이 출력 구동 회로(50)는 내부 판독 데이터 RD와 출력 허가 신호 OEM에 따라서 이들의 MOS 트랜지스터 PQ, NQ를 구동한다. 출력 구동 회로(50)의 구성은 앞선 실시예 1 내지 3에 나타내는 출력 회로의 구동부의 구성과 같고, MOS 트랜지스터 PQ의 게이트로 인가되는 신호는, L 레벨이 부전압 레벨로 구동되고, H 레벨이 출력 전원 전압 VDDQ 레벨로 구동된다. N 채널 MOS 트랜지스터 NQ의 게이트에 전송되는 신호는 그 H 레벨이 외부 전원 전압 EXVDD 레벨로 구동되고, L 레벨이 접지 전압 레벨로 구동된다.

전압 유지용 MOS 트랜지스터 PT에 대하여, 유지 트랜지스터 구동 회로(52)가 마련된다. 유지 트랜지스터 구동 회로(52)는 출력 허가 신호 OEM과 내부 판독 데이터 RD를 수신하는 NAND 회로(52a)와, NAND 회로(52a)의 출력 신호가 L 레벨일 때에 활성화되고, 활성화 시 소정 주기에서 발진 동작을 실행하는 발진 회로(52b)와, NAND 회로(52a)의 출력 신호의 진폭을, 출력 전원 전압 VDDQ 레벨로 변환하는 레벨 변환 회로(52d)와, 레벨 변환 회로(52d)의 출력 신호를 반전하는 인버터(52e)와, 인버터(52e)의 출력 신호가 L 레벨일 때 도통하고, MOS 트랜지스터 PT의 게이트를 출력 전원 전압 VDDQ 레벨로 충전하는 P 채널 MOS 트랜지스터(52f)와, 발진 회로(52b)의 출력 신호에 따라서 차지 펌프 동작을 행하여, MOS 트랜지스터 PT의 게이트 전위를 부전압 레벨로 구동하는 용량 소자(52c)와, 레벨 변환 회로(52d)의 출력 신호가 L 레벨일 때 도통하고, 도통 시, MOS 트랜지스터 PT의 게이트를 방전하는 클램프용 P 채널 MOS 트랜지스터(52g)를 포함한다.

NAND 회로(52a)는 주변 전원 전압 VDDP을 한쪽 동작 전원 전압으로서 받는다. 레벨 변환 회로(52d)는 이 NAND 회로(52a)의 H 레벨 신호를 출력 전원 전압 VDDQ 레벨의 신호로 변환한다. 인버터(52e)는 출력 전원 전압 VDDQ를 한쪽 동작 전원 전압으로서 받는다.

발진 회로(52b)의 동작 전원 전압은 주변 전원 전압 VDDP, 외부 전원 전압 EXVDD 및 출력 전원 전압 VDDQ 중 어느 것이라도 좋다. 다음에, 이 도 10에 나타내는 출력 회로의 동작에 대하여 설명한다.

출력 구동 회로(50)의 동작은 앞선 실시예 1 내지 3에 나타낸 출력 회로의 동작과 같고, MOS 트랜지스터 PQ는, 도통 시, 그 게이트가 부전압 레벨로 구동된다.

스탠바이 상태에 있어서는, NAND 회로(52a)의 출력 신호는 H 레벨이며, 발진회로(52b)는 발진 동작을 정지한다. 이 NAND 회로(52a)의 출력 신호가 H 레벨일 때에 발진 동작을 정지하는 발진 회로(52b)의 구성으로는, 이하의 구성이 생각된다. 즉, 이 NAND 회로(52a)의 출력 신호를 제 1 입력으로 수신하는 NOR 회로와 우수단(偶數段)의 인버터를 링 형상으로 접속한다.

따라서, 레벨 변환 회로(52d)는, 스탠바이 상태 시에 있어서는, H 레벨의 신호를 출력하여, MOS 트랜지스터(52g)가 오프 상태, MOS 트랜지스터(52f)가 온 상태로 되고, MOS 트랜지스터 PT는 그 게이트가 출력 전원 전압 VDDQ 레벨로 유지되어, 오프 상태를 유지한다.

데이터 판독 동작이 시작되고, NAND 회로(52a)의 출력 신호가 L 레벨로 되면, 레벨 변환 회로(52d)의 출력 신호가 L 레벨로 되고, MOS 트랜지스터(52g)의 게이트가 접지 전압 레벨로 구동된다. 또한, 인버터(52e)의 출력 신호가 출력 전원 전압 VDDQ 레벨로 되어, MOS 트랜지스터(52f)가 오프 상태로 된다. 따라서, 이 MOS 트랜지스터 PT의 게이트가 MOS 트랜지스터(52g)에 의해 전압 Vthp 레벨까지 방전된다. 여기서, 전압 Vthp는 MOS 트랜지스터(52g)의 임계값 전압의 절대값을 나타낸다. 계속해서, 발진 회로(52b)가 발진 동작을 행하여, 용량 소자(52c)에 의해, MOS 트랜지스터 PT의 게이트 전압 레벨이 저하한다. 이 MOS 트랜지스터 PT의 게이트 전압이 부전압 레벨까지 저하하면, MOS 트랜지스터(52g)는 게이트 및 소스가 모두 접지 전압 레벨로 되어, 오프 상태를 유지한다.

한편, 발진 회로(52b)의 출력 신호가 H 레벨로 상승하면, 용량 소자(52c)의 전하 주입 동작에 의해, MOS 트랜지스터 PT의 게이트의 전압 레벨이 상승한다. 이MOS 트랜지스터 PT의 게이트 전압의 상승 시에 있어서는, MOS 트랜지스터(52g)가 도통하고, 그 MOS 트랜지스터 PT의 게이트 전압 레벨을, 전압 Vthp로 클램핑한다. 따라서, 이 MOS 트랜지스터 PT의 게이트 전압은, 예컨대, 발진 회로(52b)의 동작 전원 전압을 VDD로 하고, 그 출력 신호의 진폭이 VDD일 때에는, 전압 Vthp와 전압 Vthp-VDD 사이에서 변화된다.

따라서, 이 출력 구동 회로(50)에 있어서, MOS 트랜지스터 PQ의 게이트에 부전압을 공급하는 노드가 플로팅 상태이며, 그 전압 레벨이 불안정한 경우에도, MOS 트랜지스터 PT의 게이트 전위를, 부전압 레벨로 소정 주기에서 구동하여 확실하게 온 상태로 하여, 출력 노드(15b)를 출력 전원 전압 VDDQ 레벨로 유지할 수 있다.

또한, 이 전압 유지용 MOS 트랜지스터 PT의 게이트 전압이 간헐적으로 발진 회로(52b)의 발진 주기에서 부전압 레벨로 구동되기 때문에, 출력 노드(15b)의 풀업 시에도, MOS 트랜지스터 PQ의 풀업 동작을 보조하여, 고속으로 출력 노드(15b)를 풀업할 수 있다. 또한, 간헐적으로 풀업 동작을 보조하고 있을 뿐이며, 불필요하게 고속으로 출력 노드(15b)가 구동되는 것을 방지할 수 있어, 출력 노드(15b)에 있어서 링잉이 발생하는 것을 방지할 수 있다.

이 발진 회로(52b)는, 단지, MOS 트랜지스터 PT의 게이트 전압을 부전압 레벨로 구동하는 것이 요구될 뿐이고, 용량 소자(52c) 및 발진 회로(52b)의 점유 면적을 충분히 작게 하고, 소비 전류를 감소시킬 수 있다.

또한, MOS 트랜지스터(52f)도, 단지, 도통 시에 MOS 트랜지스터 PT의 게이트를 출력 전원 전압 VDDQ 레벨로 유지하는 것이 요구될 뿐이며, 그 크기는 충분히작게 할 수 있다.

또, 발진 회로(52b)에서는, 전압 유지용 MOS 트랜지스터 PT의 게이트가 플로팅 상태로 된 후에 발진 동작을 실행하도록, NAND 회로(52a)의 출력 신호를 지연 회로를 통해서 발진 동작 활성화 신호를 생성하여 발진 회로(52b)의 발진 동작을 실행하도록 구성하여도 좋다.

이상과 같이, 본 발명의 실시예 4에 따르면, 출력 노드의 전압 유지용 트랜지스터의 게이트를 차지 펌프 회로에서 부전압 레벨로 유지하고 있어, 간헐적으로, 출력 노드의 전압 유지 동작을 실행할 수 있어, MOS 트랜지스터의 게이트 노드가 플로팅 상태로 되는 경우에도, 확실하게, 출력 노드를 출력 전원 전압 레벨로 풀업하여 유지할 수 있다. 또한, 이 출력 구동 회로가 출력 풀업용 MOS 트랜지스터 PQ의 게이트를 부전압 레벨로 구동하는 경우에도, 이 유지용 MOS 트랜지스터 PT를 간헐적으로 온 상태로 구동함으로써, 보다 고속으로, 출력 노드에 링잉을 생기게 하는 일없이, 출력 전원 전압 레벨까지 출력 노드를 풀업할 수 있다.

(실시예 5)

도 11(a)는 본 발명의 실시예 5에 따른 출력 회로의 주요부 구성을 도시하는 도면이다. 도 11(a)에 있어서는, 출력 버퍼 회로(15)에 포함되는 풀업용 P 채널 MOS 트랜지스터 PQ를 구동하는 부분의 구성을 나타낸다. 이 출력 버퍼 회로(15)에 포함되는 풀다운용 N 채널 MOS 트랜지스터를 구동하는 부분은, 앞선 실시예 1 내지 4 중 어느 하나와 마찬가지로, 게이트 회로(11), 레벨 변환 회로(13) 및인버터(14)로 구성된다.

도 11(a)에 있어서, 출력 회로는 내부 판독 데이터 신호 RD와 출력 허가 신호 OEM을 수신하는 AND 회로(54)와, AND 회로(54)로부터의 진폭 VDDP의 신호를 진폭 VDDQ의 신호로 변환하는 레벨 변환 회로(55)와, 레벨 변환 회로(55)의 출력 신호를 소정 시간 T만큼 지연하는 지연 회로(56)와, 지연 회로(56)의 출력 신호와 레벨 변환 회로(55)의 출력 신호를 수신하는 NAND 회로(57)와, 레벨 변환 회로(55)의 출력 신호가 L 레벨일 때 도통하고, 도통 시, 내부 노드 NC를 출력 전원 전압 VDDQ 레벨로 충전하는 P 채널 MOS 트랜지스터(58)와, 내부 노드 NC와 접지 노드 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터(59, 60)를 포함한다.

MOS 트랜지스터(59)의 게이트로는 NAND 회로(57)의 출력 신호가 인가되고, MOS 트랜지스터(60)의 게이트로는 레벨 변환 회로(55)의 출력 신호가 인가된다. 이 MOS 트랜지스터(59)는 내부 노드 NC에 출력 전원 전압 VDDQ가 인가되었을 때에, MOS 트랜지스터(60)가 단독으로 마련되어 있는 경우와 비교하여, MOS 트랜지스터(60)의 드레인 전계를 완화하고, 핫 캐리어가 생성되어 소자 특성이 열화하는 것을 방지하기 위해서 마련된다. 그러나, 이 출력 전원 전압 VDDQ의 전압 레벨이 낮게 되어, MOS 트랜지스터(60)에 있어서, 드레인 고전계가 발생할 가능성이 없는 경우에는, MOS 트랜지스터(59)는 생략하여도 좋다.

출력 회로는, NAND 회로(57)의 출력 신호의 L 레벨을 부전압 VBB0 레벨로 변환하는 레벨 변환 회로(61)와, 레벨 변환 회로(61)의 출력 신호를 수신하는 인버터(62)와, 인버터(62)의 출력 신호가 H 레벨일 때 도통하고, 내부 노드 NC를부전압 VBB0 레벨로 구동하는 N 채널 MOS 트랜지스터(63)를 포함한다. 이 내부 노드 NC가 출력 버퍼 회로(5)에 포함되는 풀업용 P 채널 MOS 트랜지스터 PQ의 게이트에 접속된다. 레벨 변환 회로(61) 및 인버터(62)는 출력 전원 전압 VDDQ를 한쪽의 동작 전원 전압으로서 받는다. 레벨 변환 회로(61)의 구성은 도 3에 나타내는 제 2 레벨 변환 회로(21)의 구성과 마찬가지이다.

도 11(b)는, 도 11(a)에 나타내는 출력 회로의 H 레벨 데이터 출력 시의 동작을 나타내는 신호 파형도이다. 이하, 도 11(b)를 참조하여, 이 도 11(a)에 나타내는 출력 회로의 H 데이터 출력 시의 동작에 대하여 설명한다.

스탠바이 상태 시에 있어서는, AND 회로(54)의 출력 신호는, 출력 허가 신호 OEM이 L 레벨이기 때문에, L 레벨이며, 따라서, 레벨 변환 회로(55)의 출력 신호도 L 레벨이다. 이 상태에 있어서는, MOS 트랜지스터(60)가 오프 상태, MOS 트랜지스터(58)가 온 상태로 되고, 내부 노드 NC는 출력 전원 전압 VDDQ 레벨로 충전되고, 출력 버퍼 회로(15)의 풀업용 P 채널 MOS 트랜지스터 PQ는 오프 상태를 유지한다.

또한 NAND 회로(57)의 출력 신호가 H 레벨이며, 인버터(62)의 출력 신호가 부전압 VBB0 레벨의 L 레벨이며, MOS 트랜지스터(63)가 오프 상태를 유지한다.

출력 허가 신호 OEM 및 내부 판독 데이터 RD가 모두 H 레벨로 되면, AND 회로(54)의 출력 신호가 주변 전원 전압 VDDP 레벨인 H 레벨로 되며, 따라서 레벨 변환 회로(55)의 출력 신호가 출력 전원 전압 VDDQ 레벨로 된다. 따라서, P 채널 MOS 트랜지스터(58)가 오프 상태로 되는 한편, N 채널 MOS 트랜지스터(60)가 온 상태로 된다. 스탠바이 상태 시에 있어서는, 레벨 변환 회로(55)의 출력 신호는 L레벨이기 때문에, 이 레벨 변환 회로(55)의 출력 신호가 출력 전원 전압 VDDQ 레벨로 상승하여도, 지연 회로(56)의 출력 신호는 시간 T 경과 후에, 출력 전원 전압 VDDQ 레벨로 상승한다. 따라서, 이 지연 회로(56)가 갖는 지연 시간 T 동안, NAND 회로(57)의 출력 신호는 H 레벨이며, 따라서 MOS 트랜지스터(59)가 온 상태이다.

지연 회로(56)가 갖는 지연 시간 T가 경과한 후, NAND 회로(57)의 출력 신호는 L 레벨로 되어, MOS 트랜지스터(59)가 오프 상태로 된다. 따라서, 이 지연 회로(56)가 갖는 지연 시간 T 동안, 내부 노드 NC는 MOS 트랜지스터(59, 60)에 의해 접지 전압 레벨 VSS(VSSQ) 레벨로 구동된다. 이 노드 NC의 전압 레벨이 저하하면, 출력 버퍼 회로(15)에 있어서, MOS 트랜지스터 PQ가 온 상태로 되어, 출력 노드(15b)가 풀업된다.

NAND 회로(57)의 출력 신호가 H 레벨인 동안, 레벨 변환 회로(61)의 출력 신호도 H 레벨이며, 인버터(62)에 의해, MOS 트랜지스터(63)는 오프 상태를 유지한다.

이 NAND 회로(57)의 출력 신호가 L 레벨로 됨에 따라 레벨 변환 회로(61)의 출력 신호가 L 레벨로 되고, 인버터(62)에 의해, MOS 트랜지스터(63)가 온 상태로 되어, 내부 노드 NC가 부전압 VBB0 레벨로 구동된다. 이에 따라, 출력 버퍼 회로(15)에 포함되는 풀업용 P 채널 MOS 트랜지스터 PQ를 깊은 온 상태로서, 고속으로 출력 노드(15b)에 전류를 공급시켜, 고속으로 출력 노드(15b)를 출력 전원 전압 VDDQ 레벨로 풀업한다.

출력 허가 신호 OEM이 L 레벨로 되면, AND 회로(54)의 출력 신호가 L 레벨로되고, 다시 레벨 변환 회로(55)의 출력 신호가 L 레벨로 된다. MOS 트랜지스터(59)가 온 상태라도, MOS 트랜지스터(60)가 레벨 변환 회로(55)의 출력 신호에 따라서 오프 상태이며, 또한, 인버터(62)의 출력 신호가 L 레벨이며 MOS 트랜지스터(63)가 오프 상태로 되기 때문에, 내부 노드 NC는 다시, MOS 트랜지스터(58)에 의해 출력 전원 전압 VDDQ 레벨로 충전된다.

이 도 11(a)에 나타내는 출력 회로와 같이, 내부 노드 NC를 일단 접지 전압 레벨로 구동하고, 그 후에, 내부 노드 NC를 부전압 레벨로 구동함으로써, 이 내부 노드 NC를, 출력 전원 전압 VDDQ 레벨로부터 부전압 VBB0으로 1단계로 구동하는 경우와 비교하여, 부전압 발생 회로가 흡수하는 전하량을 감소시킬 수 있고, 따라서 부전압 발생 회로의 소비 전류를 감소시킬 수 있다.

또한, 풀업용 P 채널 MOS 트랜지스터 PQ는 2단계로 구동되어, 그 도통 시, 우선, 게이트-소스간 전압이 출력 전원 전압 VDDQ 레벨일 때에 출력 노드(15b)를 충전하고, 이어서, 게이트-소스간 전압 Vgs가 VDDQ-VBB0으로 설정되어, 큰 전류 구동력으로, 출력 노드(15b)를 고속으로 충전한다. 이에 따라, 출력 노드(15b)에 링잉을 생기게 하는 일없이, 고속으로, 출력 전원 전압 VDDQ 레벨 출력 노드(15b)를 구동할 수 있다.

이상과 같이, 본 발명의 실시예 5에 따르면, 부전압 발생 회로로부터의 부전압을 이용해서, 출력 버퍼 회로의 풀업용 트랜지스터의 게이트 전위를, 도통 시, 일단 접지 전압 레벨로 구동한 후에, 부전압 레벨로 구동하고 있고, 부전압 발생 회로는 접지 전압 레벨의 노드를, 부전압 레벨로 구동하는 것이 요구되는 것만으로, 그 소비 전류를 감소시킬 수 있다.

(실시예 6)

반도체 기억 장치에 있어서는, 그 인터페이스가 다른 경우가 있다. 예컨대, 출력 전원 전압 VDDQ로서, 1.8V계 인터페이스를 이용하는 경우와 LVTTL 인터페이스가 이용되는 경우가 있다. 이 LVTTL 인터페이스가 이용되는 경우에는, 출력 전원 전압 VDDQ는 2.5V 이상(2.5 내지 3.3V)이며, 1.8V 인터페이스계보다도, 그 출력 전원 전압 VDDQ의 전압 레벨은 높다. 이 경우에는, 특히, 출력 버퍼 회로에 있어서 풀업용 P 채널 MOS 트랜지스터의 게이트를 부전압 레벨로 구동할 필요는 없다. 따라서, 이 출력 전원 전압 VDDQ의 전압 레벨에 따라서, 출력 버퍼 회로의 풀업 트랜지스터의 게이트 전압의 L 레벨을, 부전압 또는 접지 전압 레벨 중 어느 하나로 설정한다.

도 12는 본 발명의 실시예 6에 따른 부전압 발생부의 구성을 개략적으로 도시하는 도면이다. 도 12에 있어서, 부전압 발생부는 이용되는 출력 전원 전압 VDDQ의 전압 레벨에 따라 선택적으로 전압 레벨이 설정되는 패드(70)와, 패드(70)와 접지 노드 사이에 접속되는 링크 소자(71)와, 패드(70)의 전압을 입력 신호로서 수신하는 인버터(72)와, 인버터(72)의 출력 신호가 L 레벨일 때 도통하고, 인버터(72)의 입력을 외부 전원 전압 EXVDD 레벨로 유지하는 P 채널 MOS 트랜지스터(73)와, 인버터(72)의 출력 신호를 수신하는 인버터(74)와, 인버터(74)의 출력 신호를 레벨 변환하는 레벨 변환 회로(75)와, 레벨 변환 회로(75)의 출력 신호 MLV에 따라 부전압 전달선(77)을 선택적으로 접지 노드에 접속하는 N 채널 MOS 트랜지스터(76)와, 레벨 변환 회로(75)의 출력 신호에 따라서 선택적으로 활성화되고, 활성화 시, 부전압 전달선(77)에 부전압 VBB0을 생성하는 부전압 발생 회로(78)와, 리셋 신호 ZRST에 따라서 선택적으로 도통하고, 도통 시 인버터(72)의 입력을 외부 전원 전압 EXVDD 레벨로 충전하는 P 채널 MOS 트랜지스터(79)를 포함한다. 이 부전압 전달선(77) 상의 부전압 VBB0이 앞선 실시예 1 및 5에서 나타낸 출력 회로의 부전압 노드로 결합된다.

레벨 변환 회로(75)는 그 로우 레벨 동작 전원 전압으로서 부전압 발생 회로의 출력 노드의 전압을 받는다.

링크 소자(71)는, 예컨대, 퓨즈 소자이며, 레이저 등의 에너지 선을 이용해서 용단(溶斷) 가능하고, 이 반도체 기억 장치의 인터페이스가 1.8V계 인터페이스인지, 또는 출력 전원 전압 VDDQ가 2?5V 이상의 LVTTL 인터페이스인지에 따라서 선택적으로 용단된다.

전원 투입 시 또는 시스템 리셋 시에 있어서, 리셋 신호 ZRST가 소정 기간 L 레벨로 되고, 이 패드(70)는 MOS 트랜지스터(79)에 의해 외부 전원 전압 EXVDD 레벨로 프리차지된다. 링크 소자(71)가 비용단(非溶斷) 상태일 경우에는, MOS 트랜지스터(79)의 충전 전압이 링크 소자(71)를 거쳐서 방전되고, 인버터(72)의 입력 신호가 L 레벨로 되어, 인버터(72)가 H 레벨의 신호를 출력하며, P 채널 MOS 트랜지스터(73)가 오프 상태로 되어, 패드(70)의 전압이 링크 소자(71)에 의해 접지 전압 레벨로 유지된다. 이 상태에 있어서는, 인버터(74)의 출력 신호가 L 레벨로 되고, 레벨 변환 회로(75)의 출력 신호 MLV도 L 레벨로 되어, MOS 트랜지스터(76)는 오프 상태로 된다. 따라서, 부전압 전달선(77)이 접지 노드로부터 절단된다.

레벨 변환 회로(75)의 출력 신호 MLV가 L 레벨일 때에는, 부전압 발생 회로(78)가 활성화되어, 예컨대, 차지 펌프 동작에 의해 소정 전압 레벨의 부전압 VBB0을 생성하여 부전압 전달선(77)으로 전달한다. 이 부전압 발생 회로(78)가 생성하는 부전압 VBB0은 레벨 변환 회로(75)의 로우 레벨 동작 전원 전압으로서 이용되고 있고, 레벨 변환 회로(75)가 출력하는 L 레벨의 신호는 부전압 VBB0 레벨의 신호이며, MOS 트랜지스터(76)는 확실하게 오프 상태로 유지되어, 부전압 발생 회로(78)가 생성하는 부전압 VBB0이 확실하게 출력 회로(4)로 전달된다.

한편, 링크 소자(71)의 용단 시에 있어서는, 리셋 신호 ZRST에 따라서, 패드(70)가 소정 기간 전원 전압 EXVDD 레벨로 프리차지되면, 인버터(72)의 출력 신호가 L 레벨로 되어, MOS 트랜지스터(73)가 온 상태로 되고, 인버터(72)의 입력 신호는 L 레벨로 되어, 인버터(72)의 출력 신호는 H 레벨로 되며, MOS 트랜지스터(73)는 오프 상태를 유지한다. 인버터(74)의 출력 신호가 H 레벨로 되고, 레벨 변환 회로(75)의 출력 신호 MLV도 또한 외부 전원 전압 EXVDD 레벨의 H 레벨로 되며, MOS 트랜지스터(76)가 온 상태로 되어, 부전압 전달선(77)을 접지 노드에 결합한다.

이 레벨 변환 회로(75)의 출력 신호가 H 레벨일 때에는, 부전압 발생 회로(78)의 부전압의 발생 동작은 정지된다. 레벨 변환 회로(75)에 있어서, 그 L 레벨 측의 동작 전원 전압은 부전압 전달선(77) 상의 전압 레벨이고, 접지 전압 레벨이며, 가령 부전압 발생 회로(78)의 부전압 발생 동작이 정지되어도, 레벨 변환 회로(75)의 L 레벨 측 전원 전압이 확실하게 접지 전압 레벨로 유지되어, 안정하게 레벨 변환 동작을 실행한다.

또, 레벨 변환 회로(75)의 출력 신호 MLV가 H 레벨일 때에 부전압 발생 동작을 정지하는 구성으로는, 차지 펌프 동작을 하기 위한 발진 회로로서, 레벨 변환 회로(75)의 출력 신호 MLV를 제 1 입력으로 수신하는 NOR 회로와 우수단의 인버터를 링 형상으로 접속하는 구성을 이용할 수 있다. NOR 회로의 제 2 입력에 최종단의 인버터의 출력 신호를 부여한다.

또한, 부전압 발생 회로(78)는, 부전압 발생 동작이 정지되는 경우에는, 그 출력 노드가 부전압 전달선(77)의 접지 전압에 따라서 접지 전압으로 설정된다. 이 경우, 부전압 발생 회로(78)는 부전압 발생 동작 정지 시에 있어서는, 출력 하이 임피던스 상태로 설정된다. 즉, 출력단의 전송 게이트가 오프 상태로 고정적으로 설정되어도 좋다.

따라서, 링크 소자(71)가 용단 상태일 경우에는, 부전압 발생 회로(78)의 부전압 발생 동작은 정지되고, LVTTL 인터페이스에 적합한 구동력으로, 출력 데이터의 풀업이 행해진다. 한편, 링크 소자(71)의 비용단 시에 있어서는, 레벨 변환 회로(75)의 출력 신호 MLV는 L 레벨이며, 부전압 발생 회로(78)가 동작해서, 부전압 전달선(77)의 전압은 부전압 VBB0 레벨이 되고, 1.8V계 인터페이스에 있어서, 출력 전원 전압 VDDQ가 낮은 경우에도, 고속으로, 출력 데이터를 생성할 수 있다.

또, 링크 소자의 용단/비용단과 인터페이스의 대응 관계는 상술한 관계와 역이라도 좋다. 또한, 패드에 대한 결합의 유무에 따라서, 부전압 발생 회로의 부전압 발생 동작이 선택적으로 활성화되어도 좋다.

또한, 부전압 발생 회로(78)가 비활성화 시에는 접지 전압을 부전압 전달선(77)으로 전달하는 구성이 이용되어도 좋다.

이상과 같이, 본 발명의 실시예 6에 따르면, 적용되는 인터페이스의 출력 전원 전압 레벨에 따라서, 출력 버퍼 회로의 풀업 트랜지스터의 게이트 전압 레벨을 조정하고 있고, 사용 동작 환경에 따른 알맞은 구동력으로, 출력 노드를 구동하여, 고속으로 또한 안정하게 출력 데이터를 생성할 수 있다.

(실시예 7)

도 13은 본 발명의 실시예 7에 따른 출력 회로의 구성을 개략적으로 도시하는 도면이다. 이 도 13에 나타내는 출력 회로는 도 5에 나타내는 출력 회로와 이하의 점에서 다르다. 즉, 지연 회로(33)의 전단(前段)에, 도 12에 나타내는 레벨 변환 회로(75)로부터의 모드 선택 신호 MLV와 NAND 회로(10)의 출력 신호를 수신하는 게이트 회로(80)가 마련된다. 또한, 지연 회로(33)의 출력 신호와 NAND 회로(10)의 출력 신호를 수신하는 게이트 회로(81) 및 이 게이트 회로(81)의 출력 신호에 따라서 노드 NA를 접지 전압 레벨로 구동하는 N 채널 MOS 트랜지스터(82)가 도 5에 나타내는 게이트 회로(35) 및 P 채널 MOS 트랜지스터(36) 대신 배치된다. 게이트 회로(81)는 지연 회로(33)의 출력 신호가 L 레벨일 때 또는 NAND 회로(10)의 출력 신호가 H 레벨일 때 L 레벨의 신호를 출력한다.

MOS 트랜지스터(82)는 소스 및 드레인 불순물 영역이 비대칭적으로 형성되어, 소스가 접지 노드에 접속되고, 또한 드레인이 노드 NA에 접속된다.

도 13에 나타내는 출력 회로의 다른 구성은 도 5에 나타내는 출력 회로의 구성과 같고, 대응하는 부분에는 동일 참조 부호를 부여하여 그 상세한 설명은 생략한다.

게이트 회로(80)는 OR 회로이며, 모드 선택 신호 MLV가 H 레벨일 때에는, 그 출력 신호는 H 레벨로 고정되고, 그에 따라 지연 회로(33)의 출력 신호도 H 레벨로 고정된다. 용량 소자(34)가 MOS 캐패시터로 구성되는 경우, 그 게이트-소스가 모두 H 레벨로 되어, 채널 영역은 형성되지 않아, MOS 캐패시터는 형성되지 않는다. 또한, 지연 회로(33)의 출력 신호가 H 레벨로 고정되기 때문에, 노드 NA에 대한 전하의 인출 동작은 실행되지 않는다.

한편, 게이트 회로(81)가 인버터로서 동작하고, NAND 회로(10)의 출력 신호가 L 레벨일 때에는, H 레벨의 신호를 출력하여, MOS 트랜지스터(82)를 온 상태에 유지해서, 내부 노드 NA를 접지 전압 레벨로 구동한다. 이 때에는, 레벨 변환 회로(30)의 출력 신호가 L 레벨이며, 인버터(31)의 출력 신호가 H 레벨이 되기 때문에, MOS 트랜지스터(32)는 오프 상태이다. 노드 NA의 전압 레벨의 저하에 따라서, 풀업용 P 채널 MOS 트랜지스터 PQ가 온 상태로 된다. 이 모드 선택 신호 MLV가 H 레벨일 때에는, LVTTL 모드가 설정될 때이고, 출력 전원 전압 VDDQ는 2.5V 이상의 전압 레벨이며, 이 MOS 트랜지스터 PQ의 게이트 전압이 접지 전압 레벨이어도, 충분히 큰 구동력을 가져 출력 노드를 구동할 수 있다.

한편, 모드 선택 신호 MLV가 L 레벨일 때에는, 게이트 회로(80)는 버퍼 회로로서 동작하고, 앞선 도 5에 나타낸 바와 같이, NAND 회로(10)의 출력 신호가 L 레벨일 때에는, 지연 회로(33)의 출력 신호의 하강에 응답하여 용량 소자(34)의 용량 결합(차지 펌프 동작)에 의해 내부 노드 NA가 부전압 레벨로 구동된다.

노드 NA가 부전압 레벨로 구동되기까지의 기간동안 MOS 트랜지스터(82)가 온 상태로 되어, 노드 NA를 접지 전압 레벨로 구동한다. 노드 NA가 부전압으로 구동되고, 또한, 게이트 회로(81)의 출력 신호가 접지 전압 레벨의 L 레벨이어도, MOS 트랜지스터(82)의 소스는 접지 노드에 접속되어 있고, 그 게이트 및 소스 전압은 같고, MOS 트랜지스터(82)는 오프 상태를 유지한다.

이에 따라 접지 노드로부터 노드 NA에 전류가 유입되어, 부전압 레벨을 상승시키는 것을 방지한다.

따라서, 이 인터페이스의 전원 전압 레벨에 따라서, 선택적으로 부전압 발생 동작을 정지시킴으로써, 이 인터페이스에 따른 전압 발생을, 용량 소자의 전하 주입 동작(차지 펌프 동작)을 이용하는 경우에도, 확실하게, 선택적으로 활성화할 수 있고, 출력 전원 전압의 전압 레벨에 따른 구동력을 출력 버퍼 회로의 풀업 트랜지스터에 부여할 수 있다.

또, 부전압 VBB0의 전압 레벨이, MOS 트랜지스터(82)의 임계값 전압보다도 절대값이 작은 경우에는, 부전압을 노드 NA에 생성하여도 MOS 트랜지스터(82)의 게이트-소스간 전압이 그 임계값 전압보다도 작게 되고, MOS 트랜지스터(82)는 오프 상태가 되기 때문에, 이 경우에는, 특히, 소스 및 드레인 영역을 고정적으로 형성할 필요가 없다.

(변경예)

도 14는 본 발명의 실시예 7의 변경예의 구성을 개략적으로 도시하는 도면이다. 도 14에 나타내는 출력 회로(4)는 도 7에 나타내는 출력 회로와 이하의 점에서 그 구성이 다르다. 즉, 용량 소자(41)로는, 모드 선택 신호 MLV와 레벨 변환 회로(40)의 출력 신호를 수신하는 OR 회로(83)의 출력 신호가 전송되고, 또한 전압 유지용 MOS 트랜지스터 PT의 게이트로도, 이 OR 회로(83)의 출력 신호가 전송된다. 또한, 모드 선택 신호 MLV와 인버터(42)의 출력 신호를 수신하는 AND 회로(84)와, 이 AND 회로(84)의 출력 신호에 따라서 내부 노드 NB를 접지 노드로 결합하는 N 채널 MOS 트랜지스터(86)가 마련된다. 이 MOS 트랜지스터(86)는 노드 NB의 전압 레벨에 관계없이 소스 및 드레인이 고정적으로 형성되어, 소스가 접지 노드에 접속되고, 또한 드레인이 노드 NB에 접속된다.

이 도 14에 나타내는 출력 회로의 다른 구성은 도 7에 나타내는 출력 회로의 구성과 같고, 대응하는 부분에는 동일 참조 부호를 부여하여, 그 상세한 설명은 생략한다.

이 도 14에 나타내는 출력 회로의 구성에 있어서, 모드 선택 신호 MLV가 H 레벨일 때에는, OR 회로(83)의 출력 신호는 H 레벨로 고정되고, 용량 소자(41)는 MOS 캐패시터로 구성되는 경우, 채널 영역에 형성되지 않기 때문에, 용량으로서 기능하지 않는다. 또한, MOS 트랜지스터 PT는 오프 상태를 유지한다. 한편, AND 회로(84)의 출력 신호는 인버터(42)의 출력 신호에 따라서 변화하고, MOS 트랜지스터(86)가 MOS 트랜지스터(43)와 상보적으로 온 상태로 된다. 이 경우에는, 노드 NB는 접지 전압 레벨과 출력 전원 전압 VDDQ 사이에서 변화된다.

한편, 모드 선택 신호 MLV가 L 레벨일 때에는, OR 회로(83)가 버퍼 회로로서 동작하고, 도 7에 나타내는 출력 회로와 마찬가지의 전하 인출 동작 및 출력 노드의 전압 유지 동작이 행해진다. AND 회로(84)의 출력 신호는 L 레벨로 고정되며, MOS 트랜지스터(86)는 그 소스가 접지 노드에 접속되어 있어, 오프 상태를 유지한다. 이 MOS 트랜지스터(86)의 드레인 영역 D 및 소스 영역 S를 고정함으로써, 내부 노드 NB가 부전압 레벨로 구동되는 경우에도, 이 MOS 트랜지스터(86)를 확실하게 오프 상태로 유지할 수 있다.

용량 소자(41)는 노드 NB를 출력 전원 전압 VDDQ로부터 부전압 레벨까지 구동하는 것이 요구되기 때문에, 그 용량값은 충분히 크게된다. MOS 캐패시터를 이용함으로써, 소점유 면적으로 큰 용량값을 갖는 용량 소자를 실현할 수 있다.

또, MOS 트랜지스터(86)의 구성으로는, 예컨대, 기판 영역(백게이트)을 내부 노드 NB에 접속하고, 그 웰 영역을, 예컨대, 출력 전원 전압 VDDQ에 바이어스되는 N 웰로 둘러싸, 이 MOS 트랜지스터(86)의 형성 영역을 다른 소자와 분리한다. 내부 노드 NB가 부전압 레벨로 저하한 경우, 이 기판 영역도 부전압 레벨로 되고, 소스-기판 영역 사이에는 역바이어스 상태로 되어, 리크 전류가 발생되는 것이 방지된다. 이 때, MOS 트랜지스터(86)의 게이트 전위는 접지 전압 레벨이어도 기판 영역이 부전압 레벨로 저하하고, 백게이트 바이어스 효과에 의해 임계값 전압이 커져, 보다 깊은 오프 상태가 실현된다. 또한, 이 소스 영역을 고정하는 구성으로는, 소스 및 드레인 영역을 비대칭적으로 형성하고, 소스 영역의, 예컨대, 불순물 농도를 낮게 하여, 공지층이 드레인 영역보다도 넓어지도록 구성한다.

또, 도 13 및 도 14에 나타내는 출력 회로에 있어서, 모드 선택 신호 MLV 대신, 금속 마스크 배선에 의해, 그 인터페이스에 따라서, 모드 선택 신호 MLV를 수신하는 노드의 전압 레벨이 H 레벨 또는 L 레벨로 고정되어도 좋다.

이상과 같이, 본 발명의 실시예 7에 따르면, 적용되는 인터페이스의 전원 전압의 레벨에 따라서, 선택적으로, 부전압 발생 동작을 정지시키고 있고, 용량 소자의 전하 주입을 이용해서 부전압의 생성을 실행하는 경우에도, 확실하게, 부전압 발생을 실행하는 구성에 악영향을 미치는 일없이, 부전압 발생 동작을 정지시킬 수 있다. 이에 따라, 인터페이스의 전원 전압 레벨에 따른 알맞은 구동력으로 출력 데이터를 생성할 수 있다.

(실시예 8)

도 15는 본 발명의 실시예 8에 따른 출력 회로의 구성을 개략적으로 도시하는 도면이다. 도 15에 있어서, 출력 버퍼 회로(15)에 있어서, 출력 노드(15b)를 풀업하기 위한 P 채널 MOS 트랜지스터 PQ와 병렬로, N 채널 MOS 트랜지스터(90)가 배치된다. 이 N 채널 MOS 트랜지스터(90)는 그 백게이트(기판 영역)와 게이트가 같은 전압 레벨로 설정된다. 이 N 채널 MOS 트랜지스터(90)의 게이트 및 백게이트(기판 영역)의 전압 레벨을 같다고 함으로써, 기판 바이어스 효과의 영향을 없게 하여, 이 MOS 트랜지스터(90)를 고속으로 온 상태로 구동할 수 있고, 또한, MOS 트랜지스터(90)의 전류 구동 능력을 크게 할 수 있다. 이 MOS 트랜지스터(90)를 구동하기 위해서, NAND 회로(10)의 출력 신호의 진폭을, 출력 전원 전압 VDDQ 레벨의 진폭 신호로 변환하는 레벨 변환 회로(92)와, 이 레벨 변환 회로(92)의 출력 신호를 반전하는 인버터(94)가 마련된다. 레벨 변환 회로(92)의 출력 신호가 풀업용 P 채널 MOS 트랜지스터 PQ의 게이트로 전송되고, 인버터(94)의 출력 신호가 N 채널 MOS 트랜지스터(90)의 백게이트 및 게이트로 전송된다. 인버터(94)는 출력 전원 전압 VDDQ를 한쪽 동작 전원 전압으로서 받는다.

출력 버퍼 회로(15)의 풀다운용 N 채널 MOS 트랜지스터 NQ를 구동하는 회로 부분은, 도 2에 나타내는 구성과 같고, 대응하는 부분에는 동일 참조 부호를 부여하여, 그 상세한 설명은 생략한다.

출력 버퍼 회로(15)의 풀업 동작 시에 있어서는, NAND 회로(10)의 출력 신호가 L 레벨이며, 한편, 게이트 회로(11)의 출력 신호가 H 레벨이다. 따라서, 레벨 변환 회로(92)의 출력 신호가 L 레벨, 레벨 변환 회로(13)의 출력 신호가 H 레벨로 되어, MOS 트랜지스터 PQ가 온 상태, MOS 트랜지스터 NQ가 인버터(14)에 의해 오프 상태로 된다. 이 때, 또한, 인버터(94)의 출력 신호가 출력 전원 전압 VDDQ 레벨의 H 레벨로 되어, MOS 트랜지스터(90)가 온 상태로 된다. 따라서, 출력 노드(15b)가 MOS 트랜지스터 PQ 및 MOS 트랜지스터(90)에 의해 구동되고, 출력 전원 전압 VDDQ가, 예컨대, 1.8V의 전압 레벨인 경우에도, MOS 트랜지스터(90)에 의해, 전류 구동력이 보상되어, 고속으로 출력 노드(15b)를 출력 전원 전압 VDDQ 레벨로 구동할 수 있다.

또, 이 MOS 트랜지스터(90)의 백게이트와 게이트를 동일 전압 레벨로 설정함으로써, 이하에 설명하는 바와 같이, 이 MOS 트랜지스터(90)의 전류 구동 능력을, 그 백게이트를 접지 전압 레벨로 고정하는 경우에 비하여 보다 크게 할 수 있다.

도 16은 도 15에 나타내는 N 채널 MOS 트랜지스터(90)의 단면 구조를 개략적으로 도시하는 도면이다. 도 16에 있어서, MOS 트랜지스터(90)는 출력 전원 전압 VDDQ에 바이어스되는 N 웰(101) 상부에 형성되는 P 웰(102) 내에 형성된다. 이 N 웰(101)은 접지 전압 VSS에 바이어스되는 P 기판(반도체 기판)(100) 상에 형성된다.

MOS 트랜지스터(90)는 P 웰(102) 표면에 간격을 두고 형성되는 N형 불순물 영역(103, 104)과, 이들의 불순물 영역(103, 104) 사이의 P 웰(102) 영역 상에 도시하지 않는 게이트 절연막을 거쳐서 형성되는 게이트 전극(105)을 포함한다. P 웰(102)은 P형 불순물 영역(106)을 거쳐서 노드(15e)에 결합되고, 또한 게이트 전극(105)도 노드(15e)에 접속된다. 이 노드(15e)에는, 인버터(94)로부터의 출력 신호가 전달된다. 불순물 영역(103)은 전원 노드(15d)를 거쳐서 출력 전원 전압 VDDQ를 받는다. 불순물 영역(104)은 출력 노드(15b)에 접속된다.

노드(15e)의 전압이 접지 전압 레벨일 때에는, P 웰은 불순물 영역(106)을 거쳐서 접지 전압 레벨로 바이어스된다. 이 때에는, 출력 노드(15b)가 풀다운용 N 채널 MOS 트랜지스터 NQ에 의해 접지 전압 레벨로 방전된다. P 웰(102)과 불순물 영역(104)이 동일 전압 레벨로 되지만, 이 PN 접합의 빌트인 전압(built-involtage)에 의해, P 웰(102)과 불순물 영역(104) 사이의 PN 접합은 비도통 상태를 유지한다.

또한 스탠바이 상태 시에 있어서, 출력 노드(15b)가 하이 임피던스 상태로 되는 경우에도, 출력 노드(15b)가 접속되는 외부 버스의 종단 저항에 의해, 버스 종단 전압 레벨로 설정되고, 이 종단 전압은 접지 전압보다도 높은 전압 레벨이며, 스탠바이 상태 시에도, 이 불순물 영역(104)과 P 웰(102) 사이의 PN 접합은 비도통 상태를 유지한다.

인버터(94)의 출력 신호가 출력 전원 전압 VDDQ 레벨로 상승하면, P 웰(102)은 불순물 영역(106)을 거쳐서, 출력 전원 전압 VDDQ 레벨까지 충전된다. 이 때 게이트 전극(105)의 전압은 출력 전원 전압 레벨로 상승하고, 불순물 영역(103, 104) 사이에 채널이 형성되며, 이 채널 영역을 거쳐서 전원 노드(15d)에서 출력 노드(15b)로 전류가 공급된다. 이 때, 또한, P 웰(102)은 출력 전원 전압 VDDQ 레벨로 바이어스되기 때문에, N 웰(101), P 웰(102) 및 불순물 영역(104)에 의해 형성되는 기생 NPN 바이폴라 트랜지스터(110)가 온 상태로 되고, N 웰(101)로부터 전류 I를 불순물 영역(104)을 거쳐서 출력 노드(15b)로 공급한다. 따라서, 이 N 채널 MOS 트랜지스터(90)의 채널 영역을 거친 전류 공급과 함께, 기생 바이폴라 트랜지스터에 의한 전류 주입에 의해, 고속으로, 출력 노드(15b)의 전압 레벨을 상승시킬 수 있다.

또, 이 때, P 웰(102)이 출력 전원 전압 VDDQ 레벨로 바이어스되기 때문에, 최종적으로 불순물 영역(104)과 동일 전압 레벨로 되고, 이 MOS 트랜지스터(90)의백게이트와 소스의 전압 레벨이 같게 되어, 기판 효과가 없이 임계값 전압을 작게 할 수 있고, 이 N 채널 MOS 트랜지스터(90)의 전류 구동력을 크게 할 수 있어, 고속으로 출력 노드(15b)의 전압 레벨을 상승시킬 수 있다.

또, 이 N 웰(101)은 MOS 트랜지스터(90)에 대하여 전용으로 형성되어도 좋다. 또한, 도 15에 나타내는 인버터(94) 및 레벨 변환 회로(92)에 포함되는 N 채널 MOS 트랜지스터에 공통으로 마련되어도 좋다. 단, 각 N 채널 MOS 트랜지스터에 대하여 P 웰(102)을 마련할 필요가 있다.

이상과 같이, 본 발명의 실시예 8에 따르면, 출력 버퍼 회로에 있어서 풀업용 P 채널 MOS 트랜지스터와 병렬로 N 채널 MOS 트랜지스터를 마련하고, 이 게이트 및 백게이트를 동일 전압 레벨로 고정하고 있기 때문에, 그 임계값 전압을 작게 할 수 있고, 출력 전원 전압 VDDQ가 낮은 경우에도, 큰 전류 구동력으로 출력 노드(15b)를 고속으로 충전할 수 있다.

또한, 이 N 채널 MOS 트랜지스터의 백게이트를 형성하는 P 웰 영역을 출력 전원 전압 레벨로 바이어스되는 N 웰 내에 형성함으로써, 풀업용 N 채널 MOS 트랜지스터 도통 시, 래터럴 기생 바이폴라 트랜지스터가 도통해서 N 웰로부터 출력 노드에 전류를 공급하여, 고속으로, 출력 신호를 상승시킬 수 있다.

(실시예 9)

도 17은 본 발명의 실시예 9에 따른 출력 회로의 구성을 개략적으로 도시하는 도면이다. 이 도 17에 나타내는 출력 회로에 있어서는, 내부 판독 데이터 RD와출력 허가 신호 OEM을 수신하는 AND 회로(115)와, AND 회로(115)의 출력 신호 레벨을 변환하는 레벨 변환 회로(92)와, 이 레벨 변환 회로(92)의 출력 신호에 따라서 출력 버퍼 회로(15) 내의 풀업용 P 채널 MOS 트랜지스터 PQ를 구동하는 풀업용 드라이브 회로(120)가 마련된다.

AND 회로(115)는 주변 전원 전압 VDDP을 동작 전원 전압으로서 받는다. 레벨 변환 회로(92)는 이 AND 회로(115)의 진폭 VDDP의 신호를, 논리 레벨을 유지하여, 진폭 VDDQ의 신호로 변환한다.

풀업용 드라이브 회로(120)는 출력 전원 노드와 내부 노드 G 사이에 접속되고, 그 게이트로 레벨 변환 회로(92)의 출력 신호를 수신하는 P 채널 MOS 트랜지스터(120a)와, 내부 노드 G와 접지 노드 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터(120b, 120c)를 포함한다. 내부 노드 G가 출력 버퍼 회로(15)의 풀업용 P 채널 MOS 트랜지스터 PQ의 게이트에 접속된다.

N 채널 MOS 트랜지스터(120b)는 그 게이트로 외부 전원 전압 EXVDD를 받고, N 채널 MOS 트랜지스터(120c)는 그 게이트로 레벨 변환 회로(92)의 출력 신호를 수신한다.

출력 전원 전압 VDDQ는 그 입출력 인터페이스에 의해, 1.8V 또는 2.5V 이상인 경우가 존재한다. 한편, 외부 전원 전압 EXVDD는 2.5V이며, 인터페이스에 관계없이 일정하다. 이 N 채널 MOS 트랜지스터(120b)는 내부 노드 G가 출력 전원 전압 VDDQ 레벨로 충전된 경우에, N 채널 MOS 트랜지스터(120c)의 드레인 전계가 높아지고, 핫 캐리어가 발생하는 것을 방지하기 위해서 마련된다. 즉, MOS트랜지스터(120b, 120c)에 의해, 각각의 드레인-소스간 전압을 채널 저항에 따라 분할하여, 드레인 전계를 완화한다.

이 MOS 트랜지스터(120b)의 게이트에, 출력 전원 전압 VDDQ를 부여한 경우, 1.8V계 인터페이스의 경우에는, N 채널 MOS 트랜지스터(120b)의 게이트 전압이 낮고, 전류 구동 능력이 작게 되어, 고속으로, 내부 노드 G를 접지 전압 VSSQ 레벨로 구동할 수 없게 된다. 그래서, 외부 전원 전압 EXVDD를 MOS 트랜지스터(120b)의 게이트에 인가하여, 그 전류 구동력을 크게 하고, 내부 노드 G를 고속으로 접지 전압 VSSQ 레벨로 방전하여, 풀업용 MOS 트랜지스터 PQ를 고속으로 온 상태로 구동한다.

출력 전원 전압 VDDQ가 낮은 경우에도, 풀업용 P 채널 MOS 트랜지스터 PQ의 게이트를 고속으로 접지 전압 레벨로 방전하고, 고속으로 P 채널 MOS 트랜지스터 PQ를 온 상태로 구동함에 따라서 출력 노드(15b)를 고속으로 풀업한다.

또, 이 MOS 트랜지스터(120b)의 게이트 전압은, 인터페이스에 따라서, 외부 전원 전압 EXVDD 및 출력 전원 전압 VDDQ 중 어느 하나로 선택적으로 설정되어도 좋다. 즉, 모드 선택 신호 MLV(실시예 6 참조)를 이용해서, 이 MOS 트랜지스터(120b)의 게이트 전압이 설정되어도 좋고, 또한 금속 마스크 배선으로, 이 MOS 트랜지스터(120b)의 게이트 전압이 설정되어도 좋다.

이 풀업용 드라이브 회로(120)를 이용함으로써, 레벨 변환 회로(92)의 출력 구동력이 작은 경우에도, 고속으로 풀업용 P 채널 MOS 트랜지스터 PQ 게이트를 접지 전압 레벨로 구동할 수 있어, 풀업 트랜지스터를 온 상태에서 고속으로 구동할수 있다.

이상과 같이, 본 발명의 실시예 9에 따르면, 풀업 트랜지스터 드라이브용 회로 내의 전계 완화용 MOS 트랜지스터의 게이트 전압을 외부 전원 전압으로 설정하고 있어, 저전원 전압 하에서도, 고속으로 풀업용 P 채널 MOS 트랜지스터 PQ를 온 상태로 구동할 수 있어, 고속으로 출력 신호를 상승시킬 수 있다.

또, 실시예 9에 있어서, 풀다운용 MOS 트랜지스터 NQ를 구동하는 회로 부분의 구성은 도 2에 나타내는 실시예 1의 구성과 같지만, 다른 실시예의 구성이 이용되어도 좋다.

(실시예 10)

도 18은 본 실시예 10에 따른 출력 회로의 주요부 구성을 도시하는 도면이다. 이 도 18에 있어서는, 출력 버퍼 회로(15)에 있어서는, 두 개의 풀업용 P 채널 MOS 트랜지스터 PQ1, PQ2와, 두 개의 풀다운용 N 채널 MOS 트랜지스터 NQ1, NQ2가 마련된다. 이 출력 버퍼 회로(15)의 출력 노드 구동 능력은 동작 모드 지시 신호 SLOW에 따라서 설정된다. 즉, 예컨대, 동작 주파수가 높은 경우 또는 출력 부하가 큰 경우에는, MOS 트랜지스터 PQ1, PQ2, NQ1, NQ2를 모두 동작시킨다. 한편, 동작 주파수가 낮은 경우 또는 출력 부하가 작고, 출력 노드(15b)를 고속으로 구동하는 것이 요구되지 않는 경우에는, MOS 트랜지스터 PQ1, NQ1을 이용한다.

이 출력 버퍼 회로(15)의 구동 능력을 설정하기 위해서, 도시하지 않은 모드 레지스트 회로에 저장되는 동작 모드 지시 신호 SLOW를 수신하는 인버터(134, 136)가 마련된다. 인버터(134)는 출력 전원 전압 VDDQ를 한쪽 동작 전원 전압으로서 받고, 인버터(136)는 외부 전원 전압 EXVDD를 한쪽 동작 전원 전압으로서 받는다.

풀업용 P 채널 MOS 트랜지스터 PQ1, PQ2를 구동하기 위해서, 풀업용 드라이브 회로(130)가 마련되고, 또한, 풀다운용 N 채널 MOS 트랜지스터 NQ1, NQ2를 구동하기 위해서, 풀다운용 드라이브 회로(132)가 마련된다. 풀업용 드라이브 회로(130)는 도 17에 나타내는 레벨 변환 회로(92)의 출력 신호에 따라서 풀업용 MOS 트랜지스터 PQ1을 구동하는 제 1 드라이브 회로(130a)와, 동작 모드 지시 신호 SLOW에 따라서 선택적으로 활성화되고, 활성화 시 레벨 변환 회로(92)가 출력 신호에 따라서 풀업용 MOS 트랜지스터 PQ2를 구동하는 제 2 드라이브 회로(130b)를 포함한다.

제 1 드라이브 회로(130a)는 출력 전원 노드와 내부 노드 GP1 사이에 접속되고, 또한 그 게이트에 레벨 변환 회로(92)의 출력 신호를 수신하는 P 채널 MOS 트랜지스터 PT1과, 내부 노드 GP1과 접지 노드(VSSQ 노드) 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터 NT1, NT2를 포함한다. N 채널 MOS 트랜지스터 NT1의 게이트로는, 앞선 실시예 9의 MOS 트랜지스터(120b)와 마찬가지로 외부 전원 전압 EXVDD가 인가된다. MOS 트랜지스터 NT2의 게이트로는, 도 17에 나타내는 레벨 변환 회로(92)의 출력 신호가 인가된다. MOS 트랜지스터 NT1은 드레인 전계 완화를 위해 마련된다.

제 2 드라이브 회로(130b)는 출력 전원 노드와 내부 노드 GP2 사이에 접속되고, 또한 그 게이트에 레벨 변환 회로(92)의 출력 신호를 수신하는 P 채널 MOS 트랜지스터 PT2와, 출력 전원 노드와 내부 노드 GP2 사이에 접속되고, 또한 그 게이트에 인버터(134)의 출력 신호를 수신하는 P 채널 MOS 트랜지스터 PT3과, 내부 노드 GP2와 접지 노드(VSSQ 노드) 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터 NT3, NT4를 포함한다. MOS 트랜지스터 NT3의 게이트로는 인버터(136)의 출력 신호가 전송되고, MOS 트랜지스터 NT4의 게이트로는 레벨 변환 회로(92)의 출력 신호가 전송된다.

풀다운용 드라이브 회로(132)는 도 17에 나타내는 레벨 변환 회로(13)의 출력 신호에 따라서 풀다운용 MOS 트랜지스터 NQ1을 구동하는 제 1 풀다운 드라이버(132a)와, 동작 모드 지시 신호 SLOW에 따라서 선택적으로 활성화되고, 활성화 시, 레벨 변환 회로(13)의 출력 신호에 따라서 풀다운용 MOS 트랜지스터 NQ2를 구동하는 제 2 풀다운 드라이버(132b)를 포함한다.

제 1 풀다운 드라이버(132a)는 외부 전원 노드와 내부 노드 GN1 사이에 접속되고, 또한 그 게이트로 레벨 변환 회로(13)의 출력 신호를 수신하는 P 채널 MOS 트랜지스터 PT4와, 내부 노드 GN1과 접지 노드(VSSQ 노드) 사이에 직렬로 접속되는 N 채널 MOS 트랜지스터 NT5, NT6을 포함한다. MOS 트랜지스터 NT5의 게이트로는 외부 전원 전압 EXVDD가 인가되고, N 채널 MOS 트랜지스터 NT6의 게이트로는 레벨 변환 회로(13)의 출력 신호가 인가된다.

제 2 풀다운 드라이버(132b)는 외부 전원 노드와 내부 노드 GN2 사이에 직렬로 접속되는 P 채널 MOS 트랜지스터 PT5, PT6과, 내부 노드 GN2와 접지 노드 사이에 접속되고, 또한 그 게이트로 레벨 변환 회로(13)의 출력 신호를 수신하는 N 채널 MOS 트랜지스터 NT7과, 내부 노드 GN2와 접지 노드 사이에 접속되고, 또한 그 게이트로 동작 모드 지시 신호 SLOW를 수신하는 N 채널 MOS 트랜지스터 NT8을 포함한다.

MOS 트랜지스터 PT5는 그 게이트로 레벨 변환 회로(13)의 출력 신호를 수신하고, MOS 트랜지스터 PT6은 그 게이트로 동작 모드 지시 신호 SLOW를 수신한다.

동작 모드 지시 신호 SLOW가 L 레벨일 때에는, 인버터(134, 136)의 출력 신호가 모두 H 레벨로 된다. 이 상태에 있어서, 제 2 드라이브 회로(130b)에서, MOS 트랜지스터 PT3은 그 게이트로 출력 전원 전압 VDDQ 레벨의 신호를 수신하여, 오프 상태가 된다. 한편, MOS 트랜지스터 NT3은 그 게이트로 외부 전원 전압 EXVDD 레벨의 신호를 수신하여 온 상태로 된다. 따라서, 제 1 및 제 2 드라이브 회로(130a, 130b)는 모두 레벨 변환 회로(92)의 출력 신호에 따라서 MOS 트랜지스터 PQ1, PQ2를 구동한다. MOS 트랜지스터 NT3은 그 게이트로 외부 전원 전압 EXVDD를 받고 있고, 앞선 실시예 9와 마찬가지로, 그 온 저항이 충분히 작게 되고, 고속으로, MOS 트랜지스터 PQ2의 게이트를 접지 전압 레벨로 구동할 수 있다.

또한, 풀다운용 드라이브 회로(132)에 있어서는, MOS 트랜지스터 PT6이 온 상태로 되고, 한편, MOS 트랜지스터 NT8이 오프 상태로 된다. 따라서, 예컨대 도 13에 나타내는 레벨 변환 회로(13)의 출력 신호에 따라서 제 1 및 제 2 풀다운 드라이버(132a, 132b)가 동작하여, MOS 트랜지스터 NQ1, NQ2를 구동할 수 있다. 이 동작 모드 지시 신호 SLOW가 L 레벨일 때에는, 내부 판독 데이터에 따라서, 출력 노드(15b)는 두 개의 MOS 트랜지스터 PQ1, PQ2에 의해 풀업되든지 또는 두 개의 N채널 MOS 트랜지스터 NQ1, NQ2에 따라서 풀다운된다.

한편, 동작 모드 지시 신호 SLOW가 H 레벨로 설정된 경우에는, 인버터(134, 136)의 출력 신호가 L 레벨로 된다. 제 2 드라이브 회로(130b)에서, P 채널 MOS 트랜지스터 PT3이 온 상태, MOS 트랜지스터 NT3이 오프 상태로 된다. 따라서, 내부 노드 GP2가 출력 전원 전압 VDDQ 레벨로 고정되고, 출력 버퍼 회로(15)의 MOS 트랜지스터 PQ2가 오프 상태로 고정된다. 따라서, 제 1 드라이브 회로(130a)의 출력 신호에 따라서 MOS 트랜지스터 PQ1이 구동되어, 출력 노드(15b)가 하나의 MOS 트랜지스터 PQ1에 의해 풀업된다.

풀다운용 드라이브 회로(132)에 있어서는, MOS 트랜지스터 PT6이 오프 상태, MOS 트랜지스터 NT8이 온 상태로 되고, 내부 노드 GN2가 접지 전압 레벨로 고정된다. 따라서, MOS 트랜지스터 NQ2는 항상 오프 상태가 되고, 출력 노드(15b)는 MOS 트랜지스터 NQ1에 의해 풀다운된다.

이 동작 모드 지시 신호 SLOW에 따라서, 출력 버퍼 회로(15)의 구동 능력을 변경하는 구성에 있어서도, 출력 전원 전압 VDDQ를 동작 전원 전압으로서 받는 인버터(134)와 외부 전원 전압 EXVDD를 동작 전원 전압으로서 받는 인버터(136)를 따로 마련하여, 제 2 드라이브 회로(130b)의 MOS 트랜지스터 NT4의 드레인 고전계를 완화하기 위한 MOS 트랜지스터 NT3에 외부 전원 전압 EXVDD 레벨의 동작 모드 지시 신호 SLOW를 부여함으로써, 출력 전원 전압 VDDQ가 낮게 되는 경우에도, 이 전계 완화용 MOS 트랜지스터 NT3의 컨덕턴스는 충분히 크게 할 수 있고, 고속으로, 내부 노드 GP2를 접지 전압 레벨로 구동할 수 있다.

또, 인버터(134, 136)에 인가되는 동작 모드 지시 신호 SLOW의 전압 레벨은, 주변 전원 전압 레벨인 경우, 이 인버터(134, 136)의 입력 논리 임계값은 이 주변 전원 전압 VDD 레벨에 따라 조정하면 좋다. 이 입력 논리 임계값의 조정은 구성 요소의 MOS 트랜지스터의 크기 조정(비율의 조정)에 의해 실현할 수 있다.

또한, 이 동작 모드 지시 신호 SLOW는 풀다운용 드라이브 회로(132)에 인가되는 동작 모드 지시 신호와 공용하는 경우에는, 이 동작 모드 지시 신호 SLOW는 외부 전원 전압 EXVDD 레벨의 신호가 된다.

또한, 인버터(134, 136)가 각각 레벨 변환 기능을 구비하고 있어도 좋다. 이들의 인버터(134, 136)에 있어서, 주변 전원 전압 레벨의 진폭을 갖는 동작 모드 지시 신호 SLOW의 레벨 변환을 개별적으로 실행할 수 있다.

또, 풀다운용 드라이브 회로(132)에 있어서, P 채널 MOS 트랜지스터 PT6의 게이트로 인가되는 동작 모드 지시 신호 SLOW는 그 H 레벨이 외부 전원 전압 EXVDD 레벨로 설정된다. N 채널 MOS 트랜지스터 NT8로 인가되는 동작 모드 지시 신호 SLOW는 주변 전원 전압 레벨이나, 출력 전원 전압 레벨이나, 또는 외부 전원 전압 레벨이라도 좋다.

이 동작 모드 지시 신호 SLOW는, 전술한 바와 같이, 모드 레지스트 셋 커맨드에 따라서, 도시하지 않은 레지스터 회로 내에 저장된다.

이상과 같이, 동작 모드에 따라 출력 노드 구동 능력을 변경하는 경우에도, 이 동작 모드 지시 신호의 H 레벨을, 각각 출력 전원 전압 및 외부 전원 전압의 신호를 설정하는 회로를 따로 마련하여, 외부 전원 전압을, 풀업용 MOS 트랜지스터를드라이브하는 전계 완화용 MOS 트랜지스터의 게이트로 부여함으로써, 출력 전원 전압이 변경되는 경우에도, 고속으로, 이 고속 스루 레이트 시, 고속으로, 풀업 트랜지스터를 온 상태로 구동하고, 고속으로 출력 신호를 풀업할 수 있다.

(실시예 11)

도 19는 본 발명의 실시예 11에 따른 출력 회로의 구성을 개략적으로 도시하는 도면이다. 도 19에 있어서는, 출력 버퍼 회로(15)에 있어서, 출력 노드(15b)를 풀업하기 위해서, 두 개의 P 채널 MOS 트랜지스터 PQ3, PQ4와, 하나의 N 채널 MOS 트랜지스터 NQP가 마련된다. 또한, 출력 노드(15b)를 풀다운하기 위해서, 두 개의 N 채널 MOS 트랜지스터 NQ3, NQ4가 마련된다. 풀업 측에서, MOS 트랜지스터 PQ3, PQ4, NQP를 마련하고 있다. 출력 전원 전압 VDDQ가 1.8V로 설정된 경우, 그 풀업 능력이 저하하기 때문에, 이 능력 저하를 보상하기 위해서, 실시예 8에 있어서 설명한 바와 같이, N 채널 MOS 트랜지스터 NQP를 이용해서 구동 능력을 크게 한다. 풀다운 측에서는 두 개의 N 채널 MOS 트랜지스터 NQ3, NQ4가 마련된다. 출력 전원 전압 VDDQ가, 예컨대, LVTTL 인터페이스가 적용되고, 2.5V로 설정된 경우, 이 출력 노드(15b)의 전압을 고속으로 방전하기 위해서, 두 개의 MOS 트랜지스터 NQ3, NQ4가 마련된다.

그러나, 이 출력 전원 전압 VDDQ가 LVTTL 레벨일 때에는, 이들의 MOS 트랜지스터 PQ3, PQ4, NQP를 이용해서 출력 노드(15b)를 풀업한 경우, 그 구동 능력이 지나치게 커져, 링잉이 발생할 가능성이 있고, 또한 출력 노드(15b)의 충전 속도와방전 속도가 다를 가능성이 있다. 그래서, 이 인터페이스에 따라 출력 버퍼 회로(15)에서, 이용되는 MOS 트랜지스터의 수를 조정한다.

P 채널 MOS 트랜지스터 PQ3은 출력 구동 회로(140)의 출력 신호에 따라 항상 구동된다. 이 출력 구동 회로(140)는 내부 판독 데이터 RD와 출력 허가 신호 OEM에 따라서, 출력 제어 신호를 생성한다. 이 출력 제어 신호는 풀업 제어를 위해서는, 출력 전원 전압 VDDQ 레벨의 진폭 신호를 생성하고, 한편, 풀다운 제어를 위해, 외부 전원 전압 EXVDD 레벨의 신호를 생성한다(부전압을 발생하는 회로 구성이이 출력 구동 회로(140)에서 이용되어도 좋다). 따라서, 이 출력 구동 회로(140)는 풀업 구동을 위해 출력 전원 전압 VDDQ를 사용하고, 풀다운 구동을 위해 외부 전원 전압 EXVDD를 사용한다. 출력 구동 회로(140)의 구성은 앞선 실시예 1 내지 10 중 어느 하나라도 좋다.

P 채널 MOS 트랜지스터 PQ4를 제어하기 위해서, 출력 구동 회로(140)의 출력 제어 신호와 모드 선택 신호 MLV를 수신하는 OR 회로(142)가 마련된다. 이 OR 회로(142)는 출력 전원 전압 VDDQ를 동작 전원 전압으로서 받는다. 모드 선택 신호 MLV는, 앞선 도 12에 나타내는 바와 같이, 1.8V 인터페이스 및 LVTTL 인터페이스에 따라서, 이 전압 레벨이 고정적으로 설정된다. 이 모드 선택 신호 MLV는 외부 전원 전압 EXVDD 레벨 이상의 진폭을 갖는다. 외부 전원 전압 EXVDD는 출력 전원 전압 VDDQ 이상이며, 특히, 이 모드 선택 신호 MLV의 레벨 변환을 실행할 필요는 없다.

N 채널 MOS 트랜지스터 NQP를 제어하기 위해서, 출력 구동 회로(140)의 출력제어 신호를 수신하는 인버터(144)와, 인버터(144)의 출력 신호와 모드 선택 신호 MLV가 수신하는 게이트 회로(146)가 마련된다. 이 게이트 회로(146)의 출력 신호가 MOS 트랜지스터 NQP에 전송된다. 이 N 채널 MOS 트랜지스터 NQP는, 앞선 실시예 8에 있어서, 도 15를 참조하여 설명한 바와 같이, 그 게이트 및 백게이트에 게이트 회로(146)의 출력 신호를 수신하여도 좋다. 게이트 회로(146)는 모드 선택 신호 MLV가 L 레벨일 때에 버퍼 회로로서 동작하고, 한편, 모드 선택 신호 MLV가 H 레벨일 때에는 L 레벨의 신호를 출력한다.

따라서, 모드 선택 신호 MLV가 H 레벨로 설정되고, LVTTL 인터페이스가 지정되었을 때에는, 풀업 측에서, OR 회로(142)의 출력 신호가 H 레벨, 게이트 회로(146)의 출력 신호가 L 레벨로 되고, MOS 트랜지스터 PQ4, NQP는 모두 오프 상태로 된다. 따라서, 출력 노드(15b)는 P 채널 MOS 트랜지스터 PQ3에 의해 구동된다. 이 경우에는, 출력 전원 전압 VDDQ는, 예컨대, 2.5V이며, MOS 트랜지스터 PQ3은 충분히 큰 구동력을 가지므로, 출력 노드(15b)를 구동할 수 있다.

한편, 모드 선택 신호 MLV가 L 레벨로 설정된 경우에는, OR 회로(142)는 버퍼 회로로서 동작하고, 또한 게이트 회로(146)도 버퍼 회로로서 동작한다. 따라서 이 경우에는, 출력 구동 회로(140)의 출력 신호에 따라서 MOS 트랜지스터 PQ3, PQ4, NQP가 동작한다. 출력 전원 전압 VDDQ는 이 모드 선택 신호 MLV가 L 레벨일 때에는, 예컨대, 1.8V이며, 이들의 MOS 트랜지스터 PQ3, PQ4, NQP를 병행하여 동작시킴으로써, 그 출력 전원 전압 저하 시에 있어서의 구동 능력의 저하를 보상하여 고속으로, 출력 노드(15b)를 풀업한다.

한편, 풀다운 측에서는, N 채널 MOS 트랜지스터 NQ3은 출력 구동 회로(140)의 출력 제어 신호에 따라서 동작한다. 한편, MOS 트랜지스터 NQ4는 이 출력 구동 회로(140)의 출력 제어 신호와 모드 선택 신호 MLV를 수신하는 AND 회로(148)의 출력 신호에 따라서 동작한다. 이 AND 회로(148)는 외부 전원 전압 EXVDD를 동작 전원 전압으로서 받는다. 따라서, 이 모드 선택 신호 MLV가 H 레벨일 때에는, AND 회로(148)는 버퍼 회로로서 동작하여, MOS 트랜지스터 NQ3, NQ4가 병렬 동작한다. 따라서, 이 출력 노드(15b)가, LVTTL 모드 시에 있어서, 예컨대, 2.5V 레벨의 진폭으로 구동될 때, 고속으로, 출력 노드의 H 레벨 전압을 방전한다.

한편, 모드 선택 신호 MLV가 L 레벨일 때에는, AND 회로(148)의 출력 신호는 L 레벨이며, MOS 트랜지스터 NQ4는 항상 오프 상태로 된다. 이 상태에서, 출력 노드(15b)는 N 채널 MOS 트랜지스터 NQ3에 의해 구동된다. MOS 트랜지스터 NQ3은 H 레벨의 신호가 게이트로 전송되었을 때에, 그 게이트 전압은 외부 전원 전압 EXVDD 레벨로 되고, 하나의 MOS 트랜지스터 NQ3에서, 1.8V의 H 레벨 신호를, 고속으로, 접지 전압 레벨로 구동할 수 있다.

따라서, 모드 선택 신호 MLV가 H 레벨이며, LVTTL 모드가 지정되고, 출력 전원 전압 VDDQ가, 예컨대, 2.5V로 설정되는 경우에는, 풀업 시에 있어서는, P 채널 MOS 트랜지스터 PQ3을 이용해서 출력 노드(15b)를 풀업하고, 한편, 풀다운 측에서는 N 채널 MOS 트랜지스터 NQ3, NQ4를 이용해서, 이 출력 노드(15b)를 풀다운한다.

한편, 모드 선택 신호 MLV가 L 레벨로 설정된 경우, 풀업 측에서는 MOS 트랜지스터 PQ3, PQ4, NQP를 이용해서 출력 노드(15b)를 풀업하고, 한편 풀다운 측에서는, MOS 트랜지스터 NQ3을 이용해서 출력 노드(15b)를 풀다운한다.

따라서, 출력 전원 전압 VDDQ의 인터페이스의 사양 전압 레벨에 따라서, 출력 노드(15b)의 풀업 및 풀다운 능력을 조정함으로써, 이 출력 인터페이스에 따라 알맞은 구동 능력으로, 출력 노드의 풀업/풀다운을 동일 특성으로 실행할 수 있다.

또, 여기서, MOS 트랜지스터 PQ3, PQ4, NQP는, 출력 전원 전압 VDDQ가 1.8V일 때에, 고속으로 출력 노드를 구동할 수 있도록, 그 게이트 전압 및 크기가 조정되어 있고, 한편, MOS 트랜지스터 NQ3은 외부 전원 전압 EXVDD가 게이트 전압으로서 인가되었을 때에, 출력 노드의 1.8V 전압을 고속으로 구동할 수 있도록 크기가 조정되어 있다. 따라서, LVTTL 인터페이스에 있어서는, 풀다운 측에서는, 진폭이 큰 신호를 고속으로 구동할 수 없고, 한편 풀업 측에서는, 구동 능력이 과도하게 커진다. 이것은, 저전원 전압화에 있어서는, 풀업 측이 저전원 전압의 소스-게이트간 전압에 대한 영향이 커지므로, 주로 풀업 측에서 저전원 전압 대책이 취해지기 때문이다.

또한, 도 19에 나타내는 출력 회로에 있어서, 다음 도 18에 나타내는 동작 모드 지시 신호 SLOW에 따라서 출력 노드의 구동 능력을 조정하는 구성이 또한 이용되어도 좋다. 이 경우, 단지, 모드 선택 신호 MLV를 동작 모드 지시 신호 SLOW로서 이용함으로써, 마찬가지로, 스루율 조정을 실행할 수 있다.

이상과 같이, 본 발명의 실시예 11에 따르면, 인터페이스에 따라서, 출력 노드의 구동 능력을 조정할 수 있고, 정확하게 또한 고속으로, 출력 노드의 풀업/풀다운을 실행할 수 있다.

(실시예 12)

도 20은 본 발명의 실시예 12에 따른 출력 회로의 구성을 개략적으로 도시하는 도면이다. 이 도 20에 나타내는 구성에 있어서는, MOS 트랜지스터 PQ4, NQP, NQ4의 상태가, 금속 스위치(150, 152, 154)에 의해 설정된다. MOS 트랜지스터 PQ4의 게이트는, 금속 스위치(150)에 의해, 출력 전원 노드 및 출력 구동 회로(140)의 출력 노드(140p)의 한쪽에 전기적으로 결합된다. MOS 트랜지스터 NQP의 게이트는, 금속 스위치(152)에 의해, 인버터(144)의 출력 및 접지 노드의 한쪽에 전기적으로 접속된다. MOS 트랜지스터 NQ4의 게이트는, 금속 스위치(154)에 의해, 출력 구동 회로(140)의 출력 노드(140n) 및 접지 노드의 한쪽에 전기적으로 접속된다.

이들의 금속 스위치(150, 152, 154)는, 슬라이스 공정 등에 있어서, 금속 마스크 배선에 의해 그 접속 경로가 설정된다. 이들의 금속 스위치(150, 152, 154)는 도 19에 나타내는 OR 회로(142), 게이트 회로(146) 및 AND 회로(148) 대신 이용된다.

반도체 기억 장치에 있어서는 출력 데이터 DQ의 비트 폭은, 예컨대, ×16비트 및 ×32비트이며, 이 출력 데이터 비트 폭은 슬라이스 공정으로 설정된다. 통상, 이러한 마스터 슬라이스 구성으로 출력 비트 폭을 설정하는 경우, 출력 데이터 비트가 ×32비트인 경우에는, 출력 전원 전압 VDDQ가 3.3V이며, 16비트의 출력 데이터 비트 폭인 경우에는, 출력 전원 전압 VDDQ는 1.8V가 주류이다. 따라서, 이 출력 데이터 비트 폭에 따라서, 적용되는 출력 인터페이스가 1.8V계 인터페이스든지, LVTTL 인터페이스(VDDQ는 2.5 내지 3.3V)든지가 일의적으로 정해진다. 이 출력 데이터 비트 폭의 전환은 최종의 슬라이스 공정에서 마스크 배선에 의해, 사용할 출력 버퍼 회로를 설정함으로써 행해진다. 이 슬라이스 공정에 있어서, 도 20에 나타내는 금속 스위치(150, 152, 154)의 접속 경로도, 금속 마스크 배선에 의해 설정한다. 도 20에 있어서, 1.8V 인터페이스인 경우의 금속 스위치(150, 152, 154)의 접속 경로를 나타낸다.

이 도 20에 나타내는 구성의 경우, 모드 선택 신호를 사용할 필요가 없어, 모드 선택 신호를 발생하는 부분의 회로의 점유 면적 및 소비 전류를 감소시킬 수 있다.

금속 스위치의 접속 경로 설정에 대해서도, 출력 데이터 비트 폭 설정의 슬라이스 공정 시에 금속 스위치의 접속 경로를 설정하고 있고, 이 경로 설정을 위한 전용의 프로세스는 전혀 필요로 하지 않으므로, 제조 공정을 증가시키는 일없이, 출력 전원 전압 레벨에 따른 구동 능력을 출력 버퍼 회로에 부여할 수 있다.

(실시예 13)

도 21은 본 발명의 실시예 13에 따른 반도체 기억 장치의 전원 및 출력 회로 배치의 일례를 도시하는 도면이다. 도 21에 있어서는, 출력 회로의 각 출력 데이터 비트를 출력하는 출력 버퍼 회로가, 네 개의 출력 버퍼 회로대(170, 172, 174, 176)로 분할하여 배치된다. 출력 버퍼 회로대(170)는 데이터 비트 DQ<7:0>을 출력하는 출력 버퍼 회로를 포함하고, 출력 버퍼 회로대(172)는 데이터 비트 DQ<15:8>을 출력하는 출력 버퍼 회로대를 포함한다. 출력 버퍼 회로대(174)는 데이터 비트DQ<23:16>을 출력하는 출력 버퍼 회로를 포함하고, 출력 버퍼 회로대(176)는 데이터 비트 DQ<31:24>를 출력하는 출력 버퍼를 포함한다. 출력 버퍼 회로대(170, 172)는 반도체칩의 한쪽에 배치되고, 또한 출력 버퍼 회로대(174, 176)는 반도체 칩(160)의 다른 쪽에 배치된다. 이 반도체 기억 장치의 출력 데이터 비트 폭에 대해 32비트 구성 및 16비트 구성을 마스터/슬라이스 공정으로 전환하는 경우, 출력 버퍼 회로대(170, 172)에 포함되는 출력 버퍼 회로는 그 출력 데이터 비트 폭에 관계없이 이용된다. 한편, 출력 버퍼 회로대(174, 176)에 포함되는 출력 버퍼 회로는 이 출력 데이터 비트가 ×32비트 폭일 때에 이용되고, 출력 데이터 비트 폭이 16비트일 경우에는 이용되지 않는다.

출력 버퍼 회로대(170, 172)에 대응하여, 출력 전원 패드(161) 및 출력 접지 패드(162)가 배치된다. 이 출력 전원 패드(161)에 인가되는 출력 전원 전압 VDDQ는 출력 전원선(182)을 거쳐서 출력 버퍼 회로대(170, 172)에 전달된다. 출력 접지 패드(162)에 인가되는 출력 접지 전압 VSSQ는 출력 접지선(183)을 거쳐서 출력 버퍼 회로대(170, 172)로 전달된다. 출력 전원선(182) 및 출력 접지선(183)은 출력 버퍼 회로대(170, 172)에 대하여 배치된다.

한편, 출력 버퍼 회로대(174, 176)에 대하여, 출력 전원 패드(163) 및 출력 접지 패드(164)가 마련된다. 출력 전원 패드(163) 상의 출력 전원 전압 VDDQ는 출력 전원선(184)을 거쳐서 출력 버퍼 회로대(176, 174)에 전달된다. 출력 접지 패드(164)로는, 출력 접지 패드 VSSQ는, 출력 접지선(185)을 거쳐서 출력 버퍼 회로대(174, 176)에 전달된다. 이 출력 전원선(184) 및 출력 접지선(185)은 출력 버퍼회로대(174, 176)에 대하여 마련되어 있다. 즉, 이들의 출력 전원선(182, 184)이 서로 분리하여 배치되고, 또한 출력 접지선(183, 185)도 서로 분리하여 배치된다.

한편, 이 반도체 칩(160) 상에는 전원 패드(165) 및 접지 패드(166)가 배치된다. 이 전원 패드(165) 상의 전원 전압 EXVDD는 외부 전원선(180)을 거쳐서 이 반도체 칩(160) 상에 전달된다. 또한 접지 패드(166) 상의 접지 전압 VSS도 접지선(181)을 거쳐서 이 반도체 칩(160) 상에 전달된다. 이들의 전원선(180) 및 접지선(181)은 이 반도체 칩(160) 상을 전체에 걸쳐, 외부 전원 전압 EXVDD 및 접지 전압 VSS를 전달하기 위해서 반도체 칩(160) 주변을 따라, 전체에 걸쳐 배치된다. 이들의 전원선(180) 및 접지선(181)은 또한, 그 전원 강화를 위해, 분기 배선에 의해 대향하여 배치된 전원선/접지선이 상호 접속되어도 좋다. 즉, 이 전원선(180) 및 접지선(181)은 반도체 칩(160) 전체에 걸쳐 배치된다.

이 반도체 기억 장치에 있어서, ×16비트 구성이 이용되는 경우, ×32비트 구성에 대하여 배치된 패드(163, 164)로는, 결합이 실행되지 않아, 플로팅 상태로 된다. 따라서 이 상태에 있어서는, 출력 전원선(184) 및 출력 접지선(185)이 플로팅 상태로 되고, 출력 버퍼 회로대(174, 176)가 출력 전원선(184) 및 출력 접지선(185) 상의 노이즈에 의해 오동작하고, 내부 회로 동작에 악영향을 미치게 하는 것이 생각된다. 이 경우, 출력 전원선(182) 및 출력 접지선(183)은 출력 전원선(184) 및 출력 접지선(185)과 분리되어 있어, 양자를 접속하는 것은 곤란하다. 따라서, 이 출력 버퍼 회로대(174, 176) 미사용 시에 있어서의 그 전원/접지 노드를 안정화하기 위해서, 이하의 구성을 이용한다.

도 22는 출력 버퍼 회로대(174, 176)에 대한 전원 배치를 보다 구체적으로 도시하는 도면이다. 도 22에 있어서는, 도면을 간략화하기 위해서, 데이터 비트 DQ<15:0>에 대하여 마련되는 출력 버퍼 회로대(170, 172)는 하나의 출력 버퍼 회로대(190)로 나타내고, 데이터 비트 DQ<31:16>에 대한 출력 버퍼 회로대(174, 176)를 하나의 출력 버퍼 회로대(192)로 나타낸다.

출력 버퍼 회로대(190)는 출력 전원선(182)을 거쳐서 출력 전원 패드(161)에 결합되고, 또한 출력 접지선(183)을 거쳐서 출력 접지 패드(162)에 결합된다. 이 출력 버퍼 회로대(190)는 출력 데이터 비트 폭이 ×16비트 및 ×32비트 구성의 어느 것으로도 사용되기 때문에, 이 출력 버퍼 회로대(190)는 항상 패드(161, 162)에 결합된다. 따라서, 이들의 패드(161, 162)에 대해서도, 데이터 비트 폭이 ×16비트 구성 및 ×32비트 구성 중 어느 것에 있어서도 본딩이 행하여져, 외부의 핀 단자에 접속된다.

출력 버퍼 회로대(192)에 대해서는, 금속 스위치(194, 196)가 마련된다. 이 금속 스위치(194)는, 그 접속 경로가 마스크 배선에 의해 결정되어, 출력 버퍼 회로대(192)의 전원 노드를, 출력 전원 패드(163) 및 전원선(180) 중 어느 하나에 접속한다. 또한 금속 스위치(196)도, 마찬가지로, 출력 데이터 비트 폭에 따라서, 출력 버퍼 회로대(192)의 접지 노드를 출력 접지 패드(164) 및 접지선(181) 중 어느 하나로 설정한다. 도 22에 있어서, ×16비트 구성인 경우의 금속 스위치(194, 196)의 접속 경로를 나타낸다. 데이터 비트가 ×16비트 구성인 경우에 있어서는, 패드(163, 164)에는 본딩을 실행하지 않아, 이 패드(163, 164)는 플로팅 상태로 유지된다. 이 상태에 있어서는, 금속 스위치(193, 196)에 의해, 전원선(180) 및 접지선(181)을 출력 버퍼 회로대(192)의 전원 노드 및 접지 노드에 각각 접속한다. 출력 버퍼 회로대(190)에 대한 출력 전원선(182) 및 출력 접지선(183)이 출력 버퍼 회로대(192)의 출력 전원선(184) 및 출력 접지선(185)과 분리되어 있고, 상호 접속하는 것이 곤란한 경우에도, 이 외부 전원 전압 EXVDD 및 외부 접지 전압 VSS를 전달하는 전원선(180) 및 접지선(181)에 출력 버퍼 회로대(192)의 전원 노드 및 접지 노드를 접속함으로써, 출력 버퍼 회로대(192)의 전원 노드 전압을 안정화할 수 있다. 이 ×16비트 구성에 있어서는, 출력 버퍼 회로대(192)의 동작은 도시하지 않는 경로에 의해 금지되기 때문에, 이 외부 전원 전압 EXVDD 및 접지 전압 VSS는 출력 버퍼 회로대(192)에 의해 소비되지 않아, 다른 회로에 대한 영향은 전혀 발생하지 않는다.

또, 도 21에 나타내는 전원 패드 및 접지 패드의 배치는 예시적인 것이고, 다른 전원 패드 및 접지 패드의 배치가 이용되어도 좋고, 또한 출력 버퍼 회로대의 배치도 예시적인 것으로, 다른 배치가 이용되어도 좋다.

이상과 같이, 본 발명의 실시예 13에 따르면, 미사용으로 되는 출력 버퍼 회로대의 전원 노드 및 접지 노드 각각을 외부 전원선 및 외부 접지선에 접속하도록 구성하고 있어, 미사용 상태의 출력 버퍼 회로대의 전원 노드 및 접지 노드가 플로팅 상태로 되는 것을 방지할 수 있고, 미사용의 출력 버퍼 회로대가 노이즈 등의 영향에 의해 오동작하여, 다른 회로에 대하여 악영향을 미치게 하는 것을 방지할 수 있다.

(실시예 14)

도 23은 본 발명의 실시예 14에 따른 출력 회로의 주요부 구성을 개략적으로 도시하는 도면이다. 도 23에 있어서는, 데이터 비트 DQ<31:16>을 출력하는 출력 버퍼 회로대(192)의 전원 배치를 나타낸다. 도 23에 있어서, 출력 전원선(184)은 모드 지시 신호 MX32가 L 레벨일 때 도통하는 P 채널 MOS 트랜지스터(200)를 거쳐서 외부 전원선(180)에 전기적으로 결합된다. 출력 접지선(185)은 모드 지시 신호 MX32를 수신하는 인버터(201)의 출력 신호가 H 레벨일 때 도통하는 MOS 트랜지스터(202)를 거쳐서 접지선(181)에 접속된다.

이 모드 지시 신호 MX32는 데이터 비트 폭이 32비트인 경우에 H 레벨로 설정되고, 데이터 비트 폭이 16비트일 때에 L 레벨로 설정된다. 따라서, 출력 데이터 비트 폭이 16비트인 경우에는, MOS 트랜지스터(200)가 온 상태로 되고, 출력 전원선(184)은 전원선(180)을 거쳐서 전원 패드에 결합된다. 또한, 출력 접지선(185)도 MOS 트랜지스터(202)가 온 상태로 되어, 출력 접지선(185)이 접지선(181)을 거쳐서 접지 패드에 결합된다. 따라서 출력 전원선(184) 및 출력 접지선(185)의 플로팅 상태를 방지할 수 있다.

데이터의 ×32비트 구성의 경우에는, MOS 트랜지스터(200, 202)는 모두 오프 상태가 되고, 출력 전원선(184)은 전원선(180)으로부터 분리되며, 또한 출력 접지선(185)도 접지선(181)으로부터 분리된다. 이들 상태에 있어서는, 패드(163, 164)를 거쳐서 각각 출력 전원 전압 VDDQ 및 출력 접지 전압 VSSQ가 인가된다. 이 모드 지시 신호 MX32는, 예컨대, 도 12에 나타내는 것과 같은 특정한 패드 전압을 고정적으로 설정함으로써 생성된다. 인버터(201)는 외부 전원 전압 EXVDD를 동작 전원 전압으로서 동작한다. 따라서, 이 외부 전원선(180) 및 접지선(181)은, 도 21에 도시하는 바와 같이, 반도체 칩 상에 연장하여 배치되기 때문에, 그들 MOS 트랜지스터(200, 202)를 외부 전원선(180) 및 접지선(181)에 각각 결합할 수 있다. 또한, 이 도 23에 나타내는 구성에 있어서는, ×16비트와 ×32비트 사이에서 데이터의 출력 비트 폭이 변경되어 있다. 그러나, 데이터의 비트 폭은 16비트와 32비트가 아니라, 다른 비트 폭 사이에서 전환을 행할 수 있는 구성이라도 좋다.

이상과 같이, 본 발명의 실시예 14에 따르면, 미사용의 출력 버퍼 회로의 전원 노드 및 접지 노드를, 각각, 외부 전원 노드 및 접지 노드에 스위칭 트랜지스터를 거쳐서 접속하고 있고, 간단한 회로 구성으로, 미사용의 출력 버퍼 회로의 전원 및 접지 전압을 안정화시킬 수 있다.

또한, 상술한 실시예 1 내지 14에 있어서, 반도체 기억 장치의 출력 회로에 대하여 설명하고 있다. 그러나, 출력 인터페이스에 따라서 전원 전압 레벨이 변경되는 출력 회로이면 본 발명은 적용 가능하다.

이상과 같이, 본 발명에 따르면, 출력 전원 전압의 전압 레벨에 따라 출력 회로의 구동 능력을 조정하도록 구성하고 있고, 출력 전원 전압 레벨에 따라 알맞은 구동 능력으로 출력 노드를 구동할 수 있어, 안정하고 또한 확실하게 고속으로 출력 신호를 생성할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

출력 노드와 출력 전원 전압을 공급하는 전원 노드 사이에 접속되어, 내부 신호에 따라서 선택적으로 도통하는 제 1 도전형 제 1 출력 트랜지스터, 및

상기 전원 노드와 상기 출력 노드 사이에 접속되어, 상기 내부 신호에 따라서 상기 제 1 트랜지스터와 동상(同相)으로 도통하는 제 2 도전형 제 2 트랜지스터를 구비하는

출력 회로.
출력 전원 노드와 출력 노드 사이에 접속되는 제 1 도전형 제 1 트랜지스터,

상기 출력 전원 노드와 상기 출력 노드 사이에 접속되는 제 1 도전형 제 2 트랜지스터,

내부 신호에 따라서 상기 제 1 트랜지스터를 선택적으로 도통 상태로 구동하는 제 1 구동 회로, 및

동작 모드 지시 신호에 따라서 선택적으로 활성화되고, 활성화 시, 상기 내부 신호에 따라서 상기 제 2 트랜지스터를 선택적으로 도통 상태로 구동하는 제 2 구동 회로를 구비하되,

상기 제 2 구동 회로는 상기 동작 모드 지시 신호에 따라서 상기 출력 전원 노드의 전압 레벨의 제 1 제어 신호를 생성하는 제 1 게이트 회로와, 상기 동작 모드 지시 신호에 따라서 외부 전원 전압 레벨의 제 2 제어 신호를 생성하는 제 2 게이트 회로와, 상기 내부 신호에 따라서 상기 제 2 트랜지스터의 게이트 전극을 상기 출력 전원 노드의 전압 레벨로 구동하는 제 3 트랜지스터와, 상기 제 1 제어 신호에 따라서 선택적으로 도통하고, 도통 시, 상기 제 2 트랜지스터의 게이트 전극을 상기 출력 전원 노드의 출력 전원 전압 레벨로 구동하는 제 4 트랜지스터와, 상기 제 2 트랜지스터의 게이트 전극과 상기 출력 전원 전압과 극성이 다른 참조 전압을 공급하는 참조 노드와의 사이에 상호 직렬로 접속되는 제 5 및 제 6 트랜지스터를 포함하고,

상기 제 5 트랜지스터는 그의 게이트에서 상기 제 2 제어 신호를 수신하며, 상기 제 6 트랜지스터는 그의 게이트 전극에서 상기 내부 신호를 수신하는

출력 회로.
전원 전압 레벨을 특정하는 동작 모드에 따라서, 그 구동 능력을 고정적으로 또한 선택적으로 설정할 수 있으며, 해당 고정적으로 설정된 구동 능력으로, 내부 신호에 따라서 출력 노드를 출력 전원 노드의 전압 레벨로 구동하는 제 1 출력단을 구비하는

출력 회로.
내부 신호에 따라 부전압과 출력 전원 전압 사이에서 변화되는 신호를 생성하는 출력 구동 회로, 및

상기 출력 구동 회로의 출력 신호에 따라서, 출력 노드를 상기 출력 전원 전압 레벨로 구동하는 제 1 트랜지스터를 구비하는

출력 회로.
출력 데이터의 비트 폭을 변경할 수 있는 출력 회로로서,

최대 이용 가능한 데이터 출력 패드에 대응하여 배치되고, 동작 시, 대응하는 출력 전원 노드에 출력 전원선을 거쳐서 인가되는 출력 전원 전압을 동작 전원 전압으로서 받아, 내부 신호에 따라서 대응하는 패드를 구동하는 복수의 데이터 출력 회로, 및

상기 데이터의 비트 폭에 따라서, 미사용으로 되는 데이터 출력 회로의 출력 전원 노드를 상기 출력 전원선과 다른 전원선에 결합하는 전환 회로를 구비하는 출력 회로.