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KR20030017428A - 반도체 기판의 제조 방법, 반도체 기판, 전기 광학 장치및 전자 기기 - Google Patents

반도체 기판의 제조 방법, 반도체 기판, 전기 광학 장치및 전자 기기 Download PDF

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KR20030017428A
KR20030017428A KR1020020050163A KR20020050163A KR20030017428A KR 20030017428 A KR20030017428 A KR 20030017428A KR 1020020050163 A KR1020020050163 A KR 1020020050163A KR 20020050163 A KR20020050163 A KR 20020050163A KR 20030017428 A KR20030017428 A KR 20030017428A
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semiconductor substrate
layer
thermal expansion
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야마자키야스시
Original Assignee
세이코 엡슨 가부시키가이샤
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Publication date
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Abstract

본 발명은 SOI 구조를 갖고, 또한, 지지 기판과 SOI 층의 열팽창 계수가 다른 반도체 기판을 형성 가능한 반도체 기판의 제조 방법, 반도체 기판, 전기 광학 장치 및 전자 기기를 제공하는 것이다.
SOI 구조의 기판(600)을 제조하는 데 있어서, 단결정 실리콘층에 홈(260)을 형성하여, 섬형상의 단결정 실리콘층(230)을 형성한다. 그 후에, 열 처리를 한다. 그 결과, 지지 기판(500)과 단결정 실리콘층(230)의 열팽창 계수의 차이에 연유되는 열응력이 홈(260)으로 완화되기 때문에, 접합 강도 향상을 위한 열처리나 산화 공정 등을 하더라도, 전위나 크랙이 없는 고품질의 단결정 실리콘 층을 얻을 수 있다.

Description

반도체 기판의 제조 방법, 반도체 기판, 전기 광학 장치 및 전자 기기{A MANUFACTURING METHOD OF SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR SUBSTRATE, ELECTROOPTIC APPARATUS AND ELECTRONIC EQIPMENT}
본 발명은, SOI 구조를 구비한 반도체 기판의 제조 방법, 이 방법으로 제조한 반도체 기판, 이 반도체 기판을 이용한 전기 광학 장치 및 전자 기기에 관한 것이며, 또한 상세하게는, 반도체 기판으로의 SOI 구조의 형성 기술에 관한 것이다.
절연체층 상에 마련된 실리콘층을 반도체 장치의 형성에 이용하는 SOI(Silicon On Insulator) 기술은, α선 내성, 래치 업 내성, 또는 단락 채널의 억제 효과 등, 통상의 단결정 실리콘 기판으로서는 달성할 수 없는 우수한 특성을 나타내기 때문에, 반도체 장치의 고집적화를 목적으로 하여 개발이 진행되고 있다.
최근에는, 100nm 이하의 두께까지 박막화된 SOI 층에 디바이스를 형성함으로써, 우수한 단락 채널 억제 효과가 발견되고 있다. 또한, 이렇게 하여 형성된 SOI 디바이스는, 방사선 내성에 우수한 것에 의한 고신뢰성을 갖춤과 동시에, 기생 용량의 저감에 의한 소자의 고속화나 저소비 전력화를 도모할 수 있는 것, 또는 완전공핍형 전계 효과 트랜지스터를 제작할 수 있는 것에 의한 프로세스 룰(rule)의 미세화를 도모할 수 있다는 것 등의 우수한 점을 갖추고 있다.
이러한 SOI 구조를 형성하는 방법으로서는, 단결정 실리콘 기판이 접합되는 것에 의한 SOI 기판의 제조 방법이 있다. 일반적으로 접합법이라고 불리는 이 방법은, 단결정 실리콘 기판과 지지 기판을 산화막을 거쳐서 중첩시켜, 기판 표면의 OH기를 이용하여 실온 정도에서 접합한 후, 단결정 실리콘 기판을 연삭이나 연마, 또는 에칭에 의해서 박막화하고, 계속해서 700℃∼1200℃ 정도의 열처리에 의해서 실록산 결합(Si-O-Si)하여, 접합 강도를 올리고, 단결정 실리콘층을 지지 기판상에 형성하는 것이다. 이 방법에서는, 단결정 실리콘 기판을 직접, 박막화하기 때문에, 실리콘 박막의 결정성에 우수한 고성능의 장치를 작성할 수 있다. (아베다카오(阿部孝夫) 저「 실리콘」바이후관(培風館) p.330).
또한, 이 접합법을 응용한 것으로, 단결정 실리콘 기판에 수소 이온을 주입하고, 이것을 지지 기판과 접합한 후에, 400∼600℃ 정도의 열처리에 의해서 박막 실리콘층을 단결정 실리콘 기판의 수소 주입 영역으로부터 분리하고, 다음에 1100℃ 정도까지의 열처리로 접합 강도를 올리는 방법(M. Bruel et al., Electrochem. Soc. Proc. Vol. 97-27, p.3)이나, 표면을 다공질화한 실리콘 기판상에 단결정 실리콘층을 에피텍셜 성장시켜, 이것을 지지 기판과 접합한 후에 실리콘 기판을 제거하고, 다공질 실리콘층을 에칭함으로써 지지 기판상에 에피텍셜 단결정 실리콘 박막을 형성하는 방법(일본국 특허 공개 평성 제4-346418호 공보) 등이 알려져 있다.
접합법에 의한 SOI 기판은 통상의 벌크 반도체 기판과 마찬가지로, 여러가지 디바이스(반도체 집적 회로)의 제작에 이용할 수 있지만, 종래의 벌크 기판과 다른 점으로서, 지지 기판에 여러가지 재료를 사용하는 것이 가능한 점을 들 수 있다. 즉, 지지 기판으로서는, 통상의 실리콘 기판은 물론, 투광성을 구비한 석영 기판, 또는 유리 기판 등을 이용할 수 있다. 따라서, 투광성 기판 상에 단결정 실리콘 박막을 형성함으로써, 광투과성을 필요로 하는 디바이스, 예컨대, 투과형의 액정 장치 등의 전기 광학 장치에 있어서도, 액티브 매트릭스 기판상에, 결정성에 우수한 단결정 실리콘층을 이용하여 고성능의 트랜지스터 소자를 형성할 수 있다. 즉, 화소 전극을 구동하는 화소 스위칭용 MIS형 트랜지스터나, 화상 표시 영역의 주변 영역에서 구동 회로를 구성하는 구동 회로용 MIS형 트랜지스터를 단결정 실리콘층인 SOI층에 형성함으로써 표시의 미세화, 고속화를 도모할 수 있다.
여기서, 투과형의 액정 장치 등의 전기 광학 장치에 SOI 기판을 이용한 경우, 지지 기판인 석영 기판 등의 투광성 기판과 SOI 층의 열팽창 계수가 다르기 때문에, 전술한 접합 강도를 올리기 위한 열처리나, 900℃∼1100℃ 정도로 행해지는 산화 공정 등의 반도체 프로세스에 있어서, 열팽창 계수의 차이에 의한 열응력이 발생하고, 그 결과 SOI 층에 오접합(miss fit) 전위나 크랙이 도입되고, 디바이스특성에 지장을 초래할 우려가 있다. 이것은 특히 SOI 층의 막두께가 두꺼운 경우(예컨대, 지지 기판이 525 ㎛인 석영 기판의 경우, SOI 층 0.5㎛ 이상)에 문제가 된다. (T. Abe et al., Jpn. J. Appl. Phys. 32(1993) p.334)
그런데, 액정 장치에 있어서 사용되는 SOI 기판에 있어서는, 화상 표시 영역에서 화소 스위칭용 MIS형 트랜지스터를 구성하는 단결정 실리콘층은, 광누설 전류를 억제하기 위해서 매우 얇게 하는 것이 바람직하고, 구체적으로는 100nm 이하가 바람직하다. 이에 반해, 구동 회로용 MIS형 트랜지스터에는 고속 동작이 요구되기 때문에, 구동 회로용 MIS형 트랜지스터를 구성하는 단결정 실리콘층에 관해서는 시트(sheet) 저항을 작게 해 두는 것이 바람직하다. 따라서, 화상 표시 영역 주변의 단결정 실리콘층은 두텁게 형성해 두는 것이 바람직하고, 200∼400nm 정도가 바람직하다.
이와 같이 단결정 실리콘층의 두께를 부분적으로 다르게 하기 위해서는, 단결정 실리콘 기판의 표면을 선택적으로 산화시킨 후, 이 표면 산화에 의해서 형성된 희생 산화막을 습식 에칭에 의해 제거하는 방법이 고려된다. 이 방법에 의하면, 희생 산화막을 제거한 후의 상태에 있어서, 희생 산화막이 형성되어 있던 영역에서는, 단결정 실리콘층이 얇게 남는 데 비해, 희생 산화막이 형성되어 있지 않았던 영역에는, 단결정 실리콘층이 두텁게 남게 된다.
그러나, 액정 장치 등에 바람직한 SOI 기판으로서는, 지지 기판과 SOI 층의 열팽창 계수가 다르기 때문에, 희생 산화에 의해 부분적으로 단결정 실리콘층의 두께를 다르게 하는 방법은, 전술한 이유에 의해 어렵다.
또한, 접합 SOI 기판에 있어서는 접합 강도를 올리기 위해서는 고온 어닐링이 유효하지만, 이것도 전술한 이유에 의해, 충분히 접합 강도를 올리는 데 필요한 700∼1200℃ 정도의 열 처리를 할 수 없다.
이러한 문제점에 감안하여, 본 발명의 과제는, 지지 기판과 SOI 층의 열팽창 계수가 다른 SOI 기판에 있어서, 고온 프로세스를 행하더라도 결함이 없는 SOI 층을 구비한 반도체 기판을 형성 가능한 반도체 기판의 제조 방법, 이 방법으로 제조한 반도체 기판,이 반도체 기판을 이용한 전기 광학 장치 및 전자 기기를 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 본 발명에 따른 반도체 기판의 제조 방법에서는, 제 1 열팽창 계수를 갖는 지지 기판과, 상기 지지 기판상에 형성된 절연체층과, 해당 절연층 상에 형성된 제 2 열팽창 계수를 갖는 단결정 반도체층을 갖는 반도체 기판의 제조 방법에 있어서, 상기 단결정 반도체층을 형성하고, 상기 단결정 반도체층의 소정의 영역의 주변에 홈을 형성하고, 그런 후에 열처리를 하는 것을 특징으로 한다.
본 발명에 따른 구성에 의하면, 상기 단결정 반도체층의 소정 영역의 주변에 홈이 형성되어 있기 때문에, 열처리시에 열팽창 계수가 다른 것에 기인하는 열응력이 발생하더라도 홈 영역에서 완화된다.
따라서, 지지 기판과 반도체층의 열팽창 계수가 다른 SOI 기판에 있어서, 산화 공정 등의 열처리를 하더라도 결함이 없는 단결정 반도체층을 구비한 반도체 기판을 제조할 수 있다.
그 결과, 반도체 기판에 형성되는 개개의 반도체 장치에 대하여 적절한 두께의 단결정 반도체층을 제공할 수 있기 때문에, 반도체 기판에 형성되는 반도체 디바이스 중, 대전류, 고주파로 구동되는 반도체 디바이스는, 두꺼운 제 2 단결정 반도체층에 형성하고, 저전압으로 구동되는 반도체 디바이스는, 얇은 제 1 단결정 반도체층에 형성하는 것과 같은 설계를 할 수 있고, 단결정 반도체층에 형성되는 반도체 디바이스의 특성을 최대한으로 이용할 수 있다.
또한, 접합 SOI 기판에 있어서는 접합 강도를 올리기 위해서 필요한 고온 어니링을 할 수 있다.
상기 반도체 기판의 제조 방법에 있어서, 상기 열처리는, 700℃∼1200℃의 범위로 실행하는 것을 특징으로 한다.
본 발명에 따른 구성에 의하면, 열처리로 접합 SOI 기판에 있어서 충분히 접합 강도가 올라간다. 또한, 홈이 형성되어 있기 때문에 열응력이 완화되어, 결함이 도입되지 않는다.
상기 반도체 기판의 제조 방법에 있어서, 상기 소정 영역의 주변은, 상기 반도체 기판의 외주인 것이 바람직하다. 여기서 반도체 기판이란 반도체 기판 모재로부터 절단되는 개개의 IC 칩을 가리킨다.
본 발명에 따른 구성에 의하면, 상기 단결정 반도체층에 홈이 형성되는 영역은 반도체 기판을 다이싱하는 영역이기 때문에, 반도체 기판의 레이아웃에 영향을 주지 않아, 임의의 회로 설계를 할 수 있다.
상기 반도체 기판의 제조 방법에 있어서, 상기 소정 영역의 주변은, 소자 분리 영역인 것이 바람직하다.
본 발명에 따른 구성에 의하면, 상기 단결정 반도체층에 다수 홈이 생기기 때문에 보다 확실히 열응력을 완화할 수 있다. 또한, 소자 분리의 공정과 겸할 수 있기 때문에 공정수를 늘리지 않는 장점이 있다.
상기 반도체 기판의 제조 방법에 있어서, 상기 홈의 폭은, 상기 반도체 기판의 제 1 열 처리시에 상기 소정 영역내에서 발생하는 상기 제 1 열팽창 계수를 갖는 지지 기판과 상기 제 2 열팽창 계수를 갖는 단결정 반도체층과의 열팽창 차이보다도 큰 것이 바람직하다.
본 발명에 따른 구성에 의하면, 상기 제 1 열처리시에 발생하는 열팽창 차이보다도 상기 홈의 폭이 크기 때문에, 상기 홈 내에서 열팽창 차이는 흡수되어, 열팽창 계수가 다른 것에 기인하는 열응력이 완화된다.
상기 반도체 기판의 제조 방법에 있어서, 상기 열처리는 산화 분위기로 실행하는 것이 바람직하다.
본 발명에 따른 구성에 의하면, 열처리로 접합 SOI 기판에 있어서 접합 강도를 올리는 공정과 여러 목적의 산화 공정과 겸할 수 있다.
상기 반도체 기판의 제조 방법에 있어서, 상기 산화 분위기 중의 고온 어닐링 공정에서 상기 단결정 반도체 층의 막두께 조정을 행하는 것이 바람직하다.
본 발명에 따른 구성에 의하면, 상기 단결정 반도체층의 막두께 조정을 위한 산화 공정과, 접합 강도를 올리는 어닐링 공정을 겸할 수 있기 때문에 공정수를 늘리지 않는 장점이 있다.
본 발명에 따른 반도체 기판의 제조 방법에서는, 제 1 열팽창 계수를 갖는 지지 기판과, 상기 지지 기판상에 형성된 절연체층과, 당해 절연체층 상에 형성된 제 2 열팽창 계수를 갖는 단결정 반도체층을 갖는 반도체 기판에 있어서, 상기 반도체 기판의 제조 방법에 있어서, 상기 반도체 기판 중의 온도가, 상기 제 1 열팽창 계수를 갖는 지지 기판과 상기 제 2 열팽창 계수를 갖는 단결정 반도체층 중, 열팽창 계수가 작은 쪽으로 향하여 커지는 상태로 열처리하는 것을 특징으로 한다.
본 발명에 따른 구성에 의하면, 상기 지지 기판과 상기 반도체층의 열팽창이 같은 정도로 되기 때문에, 고온 시의 열응력이 작게 된다. 또한, 상기 단결정 반도체층의 소정 영역의 주변에 홈을 형성해 두면, 보다 열응력이 완화되는 것은 말할 필요도 없다.
본 발명에 따른 반도체 기판은, 제 1 열팽창 계수를 갖는 지지 기판과, 상기지지 기판상에 형성된 절연체층과, 해당 절연체층 상에 형성된 제 2 열팽창 계수를 갖는 단결정 반도체층을 갖는 반도체 기판이며, 상기 절연체층의 적어도 일부가, 적어도 1200℃ 이하의 열처리 시에 유동성이거나 또는 탄성인 물질로 구성되는 것을 특징으로 한다.
본 발명에 따른 구성에 의하면, 열처리 시에 열팽창 차이가 발생하더라도, 상기 절연체층의 적어도 일부는, 유동성이 있거나 또는 탄성이기 때문에, 열응력을 완화할 수 있다. 또한, 본 발명의 다른 구성에 의한 홈을 형성하지 않더라도 열응력을 완화할 수 있다. 또, 필요에 따라서 상기 홈을 형성해 두더라도 상관없다.
상기 반도체 기판의 제조 방법으로 제조되는 반도체 기판, 또는 상기 반도체기판에 있어서, 상기 단결정 반도체층은, 단결정 실리콘인 것이 바람직하다. 또한, 단결정 반도체층은 단결정 실리콘 이외에도, 단결정 게르마늄 등을 이용하더라도 좋다.
상기 반도체 기판의 제조 방법으로 제조되는 반도체 기판, 또는 상기 반도체 기판에 있어서, 상기 지지 기판에 여러가지 재료를 사용하는 것이 가능하다. 즉, 지지 기판으로서는, 투광성을 구비한 석영 기판, 또는 유리 기판 등의 투광성 기판을 이용할 수 있다. 따라서, 투광성 기판 상에 단결정 반도체층을 형성함으로써, 광투과성을 필요로 하는 디바이스, 예컨대, 투과형의 액정 장치 등의 전기 광학 장치에 있어서도, 액티브 매트릭스 기판 상에, 결정성에 우수한 단결정 반도체층을 이용하여 고성능의 트랜지스터 소자를 형성할 수 있다. 즉, 화소 전극을 구동하는 화소 스위칭용 MIS형 트랜지스터나, 화상 표시 영역의 주변 영역에서 구동 회로를 구성하는 구동 회로용 MIS형 트랜지스터를 단결정 실리콘층인 SOI 층에 형성함으로써 표시의 미세화, 고속화를 도모할 수 있다.
여기서, 지지 기판으로서 유리 기판을 이용하면, 예컨대, 액정 장치와 같이 비교적 저렴하고 범용적인 디바이스에도 본 발명을 적용하는 것이 가능해진다.
또한, 지지 기판으로서 석영 기판을 이용한 경우에는, 지지 기판의 내열성이 높기 때문에, 단결정 반도체층으로의 디바이스 프로세스에 있어서, 고온에서의 열처리 등이 가능하게 된다. 예컨대, MIS형 트랜지스터 등의 반도체 디바이스의 특성을 향상시키기 위한 열처리나, 열 산화막의 형성, 고온 어닐링 등의 프로세스를 적용함으로써, 고성능의 반도체 디바이스를 반도체 기판상에 형성할 수 있다.
상기 반도체 기판에 있어서, 상기 반도체 기판의 외주에 형성되는 홈의 폭은 120 ㎛ 이상인 것이 바람직하다.
본 발명에 따른 구성에 의하면, 상기 지지 기판이 석영이고, 상기 단결정 반도체층이 실리콘일 때, 한 변이 40mm인 반도체 기판을 만드는 경우에 있어서도, 1200℃의 열처리로 발생하는 열팽창 차이를 상기 홈으로 완화할 수 있다.
상기 반도체 기판에 있어서, 상기 소자 분리 영역에 형성되는 홈의 폭은 0.1㎛ 이상인 것이 바람직하다.
본 발명에 따른 구성에 의하면, 상기 지지 기판이 석영이고, 상기 단결정 반도체층이 실리콘일 때, 한 변이 25㎛인 반도체 소자를 만드는 경우에 있어서도, 1200℃의 열처리로 발생하는 열팽창 차이를 상기 홈으로 완화할 수 있다.
본 발명에 따른 반도체 기판에 대해서는 각종 반도체 장치의 제조에 이용할 수 있어, 예컨대, 액정 장치 등과 같은 전기 광학 장치를 제조할 수 있다.
이 경우, 반도체 기판과 대향 기판 사이에 전기 광학 물질을 협지하여 이루어지고, 상기 지지 기판의 단결정 반도체층의 화상 표시 영역에 화소 배열에 대응하여 매트릭스 형상으로 배치된 복수의 제 1 스위칭 소자와, 상기 화상 표시 영역의 주변에 위치하는 주변 영역에 배치되어 있고, 주변 회로를 적어도 부분적으로 구성하는 복수의 제 2 스위칭 소자를 구비하며, 상기 제 1 스위칭 소자를 구성하는 화상 표시 영역의 단결정 반도체층의 두께가, 상기 제 2 스위칭 소자를 구성하는 주변 영역의 단결정 반도체층보다도 얇게 하는 것이 바람직하다. 이와 같이 구성하면, 화소 스위칭용 MIS형 트랜지스터에 대해서는, 그것이 형성되는 단결정 반도체층이 얇기 때문에, 광의 입사에 의한 광전 효과로 발생하는 누설 전류를 억제할 수 있다. 또한, 구동 회로에서는 단결정 반도체층의 시트 저항을 낮게 억제할 수 있기 때문에, 대전류 구동이나 고주파 구동시키는 상황하에 있어서도 특성이 열화하기 어렵다.
그 때문에, 구동 회로용 MIS형 트랜지스터에 대해서는 신뢰성을 높일 수 있다.
본 발명의 전자 기기는, 광원과, 상기 광원으로부터 출사되는 광이 입사되어 화상 정보에 대응한 변조를 실시하는 상기 전기 광학 장치와, 상기 전기 광학 장치에 의해 변조된 광을 투사하는 투사 수단을 구비하는 것을 특징으로 한다.
도 1a ~ 1d은 각각, 본 발명의 실시예 1에 따른 반도체 기판의 제조 방법을 나타내는 공정 단면도,
도 2a ~ 2c는 각각, 본 발명의 실시예 1 및 그 변형에 따른 반도체 기판의 제조 방법을 나타내는 공정 단면도,
도 3은 본 발명의 실시예 3에 따른 액정 장치를 그 위에 형성된 각 구성요소와 함께 대향 기판 측에서 본 평면도,
도 4는 도 3의 H-H' 단면도,
도 5는 액정 장치의 화상 표시 영역에 있어서, 매트릭스 형상으로 배치된 복수의 화소에 형성된 각종 소자, 배선 등의 등가 회로도,
도 6은 액정 장치에 있어서, 액티브 매트릭스 기판에 형성된 각 화소의 구성을 나타내는 평면도,
도 7은 도 3 및 도 4에 도시한 액정 장치의 화상 표시 영역의 일부를 도 6의 A-A' 선에 상당하는 위치로 절단했을 때의 단면도,
도 8은 도 3 및 도 4에 도시한 액정 장치의 화상 표시 영역의 주변 영역에 형성한 회로의 평면도,
도 9는 도 8에 도시한 구동 회로용의 MIS형 트랜지스터의 단면도,
도 10a ~ 10d는, 도 3 및 도 4에 도시한 액정 장치에 이용한 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,
도 11a ~ 11c는, 도 3 및 도 4에 도시한 액정 장치에 이용한 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,
도 12a ~ 12c는, 도 3 및 도 4에 도시한 액정 장치에 이용한 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,
도 13a ~ 13c는, 도 3 및 도 4에 도시한 액정 장치에 이용한 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,
도 14a, 14b는, 도 3 및 도 4에 도시한 액정 장치에 이용한 액티브 매트릭스 기판의 제조 방법을 나타내는 공정 단면도,
도 15는 본 발명에 따른 액정 장치를 표시부로서 이용한 전자 기기의 회로 구성을 나타내는 블럭도, 및
도 16은 본 발명에 따른 액정 장치를 이용한 전자 기기의 일예로서의 투사형 전기 광학 장치의 광학계의 구성을 나타내는 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 액티브 매트릭스 기판
30 : 화소 스위칭용의 MIS형 트랜지스터
81, 91 : 구동 회로용의 MIS형 트랜지스터
100 : 액정 장치
200 : 단결정 실리콘 기판(단결정 반도체 기판)
240 : 제 1 단결정 반도체층245 : 제 2 단결정 반도체층
210, 510, 550 : 절연막275 : 내산화 마스크층
280 : 희생 산화막500 : 지지 기판
600 : 접합 기판(반도체 기판)
(발명의 실시예)
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
(실시예 1)
도 1a~1e, 및 도 2a~2b는 각각, 본 발명의 실시예 1에 따른 SOI 구조의 반도체 기판(접합 기판)의 제조 방법을 나타내는 공정 단면도이다.
본 형태에서는, 우선, 도 1a에 도시하는 바와 같이, 두께가 예컨대, 750㎛인 단결정 실리콘 기판(200)(단결정 반도체 기판)을 준비한 후, 그의 제 1 면(201) 및 제 2 면(202)중, 적어도 제 1 면(201)의 전면에 실리콘 산화막(210)을 형성한다.이 실리콘 산화막(210)은 접합 공정에 있어서, 제 1 면(201)이 친수성으로 되는 두께 이상이면 좋지만, 예컨대 디바이스 특성에 맞춰 200nm ~ 400nm 정도 형성한다.
다음에, 도 1b에 도시하는 바와 같이 제 1 면(201)측에서 수소 이온(4)을 실리콘 산화막(210)이 형성된 단결정 실리콘 기판(200)에 주입한다. 이 결과, 도 1b의 평균 진입 깊이 분포를 가진 이온 주입층이 단결정 실리콘 기판(200)의 내부에 형성된다. 이 때의 이온 주입 조건은 예컨대, 가속 에너지 60~150keV, 도우즈량 5×1016cm-2~ 10 ×1016cm-2이다.
다음에, 도 1c에 도시하는 바와 같이, 지지 기판(500)을 준비한 후, 지지 기판(500)의 표면 전체에, 스퍼터링법, CVD 법 등에 의해, 실리콘 산화막, NSG(Non doped Silicate Glass) 등의 산화막(510)을 형성한 후, 이 산화막(510)의 표면을 CMP 법 등의 방법을 이용하여 연마하여, 표면을 평탄화하는 것이 바람직하다. 여기서, 산화막(510)의 막두께는, 예컨대, 약 400 ~ 1000nm, 보다 바람직하게는 800nm 정도로 한다. 또, 지지 기판이 석영 등의 SiO2를 주 성분으로 하는 기판의 경우에는 산화막 형성의 공정을 생략할 수 있다.
이러한 산화막(210, 510)은, 단결정 실리콘 기판(200)과 지지 기판(500)의 밀착성을 확보하기 위해서 마련되는 것이다. 지지 기판(500)에는, 유리, 석영 유리 등의 투광성을 갖는 기판이더라도 상관없다. 지지 기판(500)으로서, 유리나 석영 유리 등의 투광성 재료로 이루어지는 기판을 이용하면, 본 발명을 투과형의 전기 광학 장치 등에 응용할 수 있게 된다.
다음에, 도 1d에 도시하는 바와 같이, 단결정 실리콘 기판(200)의 제 1 면(201)과, 지지 기판(500)의 표면을 절연막(210, 510)이 접합면으로 되도록 거듭 실온 ~ 200℃ 정도에서 접합한다. 이 결과, 기판 표면의 OH 기를 이용하여, 도 1e에 도시하는 바와 같이, 단결정 실리콘층(220)과 지지 기판(500)이 절연막(550)( 산화막(210, 510)을 거쳐서 접합된 접합 기판(600)(반도체 기판)이 형성된다. 여기서 단결정 실리콘층(220)은, 예컨대, 400℃ ~ 600℃의 저온에서 열처리함으로써, 상기 이온 주입층의 위치로 단결정 실리콘 기판(200)이 분리 절단된 것이다. 이 현상은 단결정 실리콘 기판(200)내에 도입된 이온에 의해 반도체 결정의 결합이 분단되기 때문에 발생하는 것이고, 이온 주입층에 있어서의 이온 농도의 피크 위치에서 보다 현저한 것으로 된다. 따라서 열처리에 의해 분리 절단되는 위치는, 상기 이온농도의 피크 위치와 동일하게 된다. 또한, 상기 분리 절단에 의해 노출된 단결정 실리콘층(220)의 표면은 수 nm 정도의 요철을 갖기 때문에, CMP 법에 의해 평활화를 하거나, 또는 수소 분위기 중에서 열처리를 하는 수소 어닐링법에 의해서 표면을 평활화해 두는 것이 바람직하다.
또, 지지 기판(500)의 표면에 있어서, 산화막(510)의 하부층 측에, 몰리브덴, 텅스텐 등의 막을 형성해 두더라도 좋다. 이러한 막은, 예컨대, 열전도성 막으로서 기능하기 때문에, 지지 기판(500)의 온도 분포를 개선할 수 있다. 따라서, 예컨대, 지지 기판(500)과 단결정 실리콘 기판(200)을 접합하는 공정에 있어서는,이 열전도성 막에 의해서 접합 계면의 온도 분포가 균일화되기 때문에, 이 계면에서의 접합이 균일하게 되어, 접합 강도를 향상시킬 수 있다. 또한, 투과형의 액정장치 등에 이용하는 경우에는, 몰리브덴, 텅스텐 등의 막이, 차광층으로서 기능한다. 또, 이러한 막에 이용할 수 있는 재료는 상기에 든 것 이외에도, 탄탈, 코발트, 티타늄 등의 고융점 금속 또는 그것들을 포함하는 합금, 혹은 다결정 실리콘 또는 텅스텐실리사이드 및 몰리브덴실리사이드 등으로 대표되는 실리사이드 막 등을 이용하더라도 좋다.
계속해서, 도 2a에 도시하는 바와 같이, 단결정 실리콘층(220)을 포토리소그래피 기술을 이용하여 패터닝하고, 단결정 실리콘 층에 홈을 형성하고, 섬형상의 단결정 실리콘층(230)을 형성한다. 여기서, 단결정 실리콘층(230)의 홈(260)은, 반도체 기판이 복수 형성되어서 이루어지는 반도체 기판 모재에 있어서 개개의 반도체 기판의 주변 영역(다이싱 영역)또는, 단결정 실리콘층(230)에 형성되는 반도체 소자의 소자 분리 영역에 형성하는 것이 바람직하다. 또한, 홈의 폭은, 반도체 기판(600)을 어닐링했을 때의 단결정 실리콘층(230)과 지지 기판(500)의 열팽창 차이보다도 큰 것이 바람직하다. 여기서, 열팽창 차이란, 지지 기판의 열팽창 계수와 단결정 실리콘 층의 열팽창 계수의 차이의 절대값에, 단결정 실리콘 층의 크기와 온도 변화량을 각각 승산한 값이며,
｜지지 기판의 열팽창 계수 - 단결정 실리콘층의 열팽창계수｜×단결정 실리콘 층의 크기 ×온도 변화량
에 의해서 산출된다. 여기서, 단결정 실리콘층의 크기란, 단결정 실리콘층의, 홈의 폭 방향에서의 길이인 것이다. 또, 일반적으로는 열팽창 차이는 단결정실리콘 층의 두께에도 의존하지만, 통상, 지지 기판의 두께에 비해, 단결정 실리콘층의 두께는 그 1000분의 1정도로 대단히 얇기 때문에, 그 기여는 대단히 작게 된다. 따라서, 열팽창 차이의 산출에 있어서, 단결정 실리콘 층의 두께는 무시하더라도 상관없다.
또한, 이렇게 하여 산출된 열팽창 차이에 비해, 어느 정도의 여유를 갖게 하기 위해서 조금 크게 한 값을, 실제 홈의 폭으로 하는 것이 바람직하다.
또한, 예컨대 인접하는 단결정 실리콘 층의 크기가 다른 등의 경우, 인접하는 단결정 실리콘 층끼리의 열팽창 차이도 고려하여 실제 홈의 폭을 결정해야 한다. 이러한 경우, 한 쪽의 단결정 실리콘 층에 착목하여 지지 기판과의 열팽창 차이를 산출한다(이 값을 열팽창 차이 1로 한다). 이어서 다른 쪽의 단결정 실리콘 층에 착목하여 지지 기판과의 열팽창 차이를 산출한다(이 값을 열팽창 차이 2로 한다). 그리고,
(열팽창 차이 1 + 열팽창 차이 2)/2
에 의해서 산출되는 값에 의해서 홈의 폭을 결정하면 좋다.
구체적으로는 반도체 기판 모재를 구성하는 지지 기판(500)이 석영이며, 한변 40mm의 반도체 기판을 복수개 만드는 경우, 반도체 기판의 주변에 폭 120㎛의 홈을 형성하면 1200℃까지의 열처리를 실행할 수 있다. 또한, 1000℃까지의 열처리를 하는 경우이면, 반도체 기판의 주변에 폭 100㎛의 홈을 형성하면 좋다.
또한, 반도체 소자의 주변에 홈을 형성하는 경우는, 1200℃의 열처리를 하기위해서는 한변 25㎛의 반도체 소자이면 주변에 0.1㎛의 폭을 가지는 홈을 형성하면 좋다. 물론, 여유를 갖게 하여 1㎛ ~ 수 ㎛ 정도의 폭을 가지는 홈을 형성하더라도 상관없다. 여기서, 홈의 깊이는 절연층 막(550)에 닿은 깊이로 하여 두면 확실히 열처리를 하더라도 단결정 실리콘층(230)에는 결함은 도입되지 않는다. 또, 적어도 최고 열처리 온도에서의 열응력이라도 오접합 전위가 도입되지 않을 정도로 깊게 해 두면 좋고, 이것은 열팽창 계수 차이, 및 단결정 실리콘층(230)의 두께, 면적 등에 의해 결정된다.
다음에, 도 2b에 도시하는 바와 같이, 700 ~ 1200℃ 정도의 열처리를 실행한다. 이것은 접합 강도를 올리기 위해서 실행하는 공정이다. 이것은 반도체 기판(600)의 산화막(210, 510)의 접합 계면의 밀착성을 올리기 위해서, 접합 계면에 존재하는 H를 열처리로 제거하여, Si-O-Si 결합시킨다.
또, 보다 바람직하게는, 반도체 기판(600) 중의 온도가 열팽창 계수가 작은 쪽으로 향하여 커지는 상태로 열처리를 하면 좋다. 이 결과, 각각의 열팽창이 같은 정도가 되어 열응력이 작게 된다. 예컨대, 램프 어닐링이나, 레이저 어닐링, 마이크로웨이브에 의한 어닐링 등으로 불균일하게 열처리를 하면 좋다.
또한, 단결정 실리콘층(230)은 홈(260)에 의해 분단되어 있기 때문에, 고온 어닐링을 행하더라도, 지지 기판(500)과 단결정 실리콘층(230)의 열팽창 계수의 차이에 의해 발생하는 열응력을 완화할 수 있다. 이것에 의해, 단결정 실리콘 층(230)에는 열응력에 의해서, 전위나 크랙 등의 결함이 도입되지 않는 고품질의 결정성을 유지한다. 또한, 접합 강도를 올리기 위한 충분한 어닐링을 실행할 수있다.
이렇게 하여 형성한 접합 기판(600)에 있어서, 목적에 따라 단결정 실리콘층의 두께를 부분적으로 다르게 할 수 있다. 예컨대, 단결정 실리콘 기판의 표면을 선택적으로 산화한 후, 이 표면 산화에 의해서 형성된 희생 산화막을 습식 에칭에 의해 제거하는 방법이 고려된다. 이 방법에 의하면, 희생 산화막을 제거한 후의 상태에 있어서, 희생 산화막이 형성되어 있던 영역에서는, 단결정 실리콘 층이 얇게 남는 데 비해, 희생 산화막이 형성되어 있지 않던 영역에는, 단결정 실리콘 층이 두텁게 남게 된다. 이러한 구성의 반도체 기판은 특히 전기 광학 장치에 적합한 기판이다. 여기서 접합 기판(600)에는 열응력을 완화하는 홈(260)이 형성되어 있기 때문에, 상기 희생 산화 공정을 실행할 수 있다. 또, 전술한 접합 강도를 올리는 열처리는 희생 산화 공정과 겸할 수 있다.
이와 같이 본 형태에서는, SOI 구조의 접합 기판(600)(반도체 기판)을 제조하는 데 있어서, 단결정 실리콘 층(220)의 소정 영역의 주변에 홈(260)을 형성하여 단결정 실리콘층(230)을 형성한 후(홈 형성 공정), 반도체 기판(600)을 고온 어닐링하여 접합 강도를 높인다(접합 강도 향상 공정). 그 결과, 열팽창 계수의 차이에 유래하는 고온 어닐링 시의 열응력은, 홈(260)으로 완화되어, 단결정 실리콘 층(230)에 결함이 도입되는 일 없이, 접합 강도가 높고, 또한, 결정성이 우수한 단결정 실리콘층(230)을 갖는 반도체 기판(600)을 제조할 수 있다.
따라서, 단결정 실리콘층(220)에 대하여 희생 산화 공정을 실행하는 수 있고, 그 때문에, 부분적으로 다른 두께의 단결정 반도체층(220, 230)을 가진 접합기판(600)을 제조할 수 있어, 접합 기판(600)에 형성되는 반도체 디바이스 중, 대전류, 고주파로 구동되는 반도체 디바이스는, 두꺼운 제 2 단결정 반도체층(230)에 형성하고, 저전압으로 구동되는 반도체 디바이스는, 얇은 제 1 단결정 반도체층(220)에 형성하는 등과 같이 설계를 할 수 있다. 따라서, 접합 기판(600)에 형성되는 개개의 반도체 디바이스에 대하여 최적의 두께의 단결정 반도체층을 제공할 수 있기 때문에, 반도체 디바이스의 특성을 최대한으로 이용할 수 있다.
(실시예 1의 변형)
상기 실시예 1에 있어서, 도 2c에 도시하는 바와 같이, 절연막(550)의 적어도 일부에, PSG(인 규산염 유리), BSG(붕소 규산염 유리), BPSG(붕소 인 규산염 유리) 등의 적어도 1200℃ 이하의 열처리 시에 유동성 또는 탄성을 갖는 층(520)을 형성해 두면 좋다. 반도체 프로세스에서 일반적으로 사용되는 BPSG 이면 850℃ 이상에서 유동성을 가진다. B, P의 농도에 의해서는 700℃부터 유동성을 갖게 할 수 있다. 이 유동성의 층(520)에 의해 열응력이 보다 완화되기 때문에, 열팽창 계수가 다른 SOI 기판에 바람직하다. 또한,이 경우는 홈을 형성하지 않더라도 충분히 열응력이 완화되기 때문에, 홈을 형성하지 않더라도 상관없다. 또, PSG, BSG, BPSG를 유동성의 층(520)에 적용하는 경우에는, 단결정 실리콘층(230)에 형성되는 반도체 소자에 악영향을 미치게 하지 않도록, 질화 실리콘막 등의 보호층(530)을 상부에 마련하면 좋다.
(실시예 2)
상기 실시예 1에서 설명한 방법을 각종 반도체 장치의 제조에 적용할 수 있다. 그래서, 본 형태에서는, 실시예 1에서 설명한 접합 기판(600)을 이용하여, 액정 장치의 액티브 매트릭스 기판(반도체 장치)을 구성한 예를 설명한다.
(액정 장치의 전체 구성)
도 3은, 액정 장치를 그 위에 형성된 각 구성 요소와 함께 대향 기판의 측에서 본 평면도이며, 도 4는, 대향 기판을 포함해서 나타내는 도 5의 H-H′단면도이다.
도 3에 있어서, 액정 장치(100)의 액티브 매트릭스 기판(10)의 위에는, 밀봉재(52)가 그 둘레를 따라 마련되어 있고, 그 내측 영역에는, 차광성 재료로 이루어지는 액자(53)가 형성되어 있다. 밀봉재(52)의 외측 영역에는, 데이터선 구동 회로(101) 및 외부 입력 단자(102)가 액티브 매트릭스 기판(10)의 한 변을 따라 마련되어 있고, 주사선 구동 회로(104)가, 이 한 변에 인접하는 2변을 따라서 형성되어 있다.
주사선에 공급되는 주사 신호의 지연이 문제가 되지 않는 것이라면, 주사선 구동 회로(104)는 한 쪽만이라도 좋은 것은 말할 필요도 없다. 또한, 데이터선 구동 회로(101)를 화상 표시 영역(10a)의 변을 따라 양측에 배열하더라도 좋다. 예컨대, 기수열의 데이터선은 화상 표시 영역(10a)의 한쪽의 변을 따라 배치된 데이터선 구동 회로로부터 화상 신호를 공급하고, 우수열의 데이터선은 화상 표시영역(10a)의 반대측의 변을 따라 배치된 데이터선 구동 회로로부터 화상 신호를 공급하도록 하더라도 좋다. 이렇게 데이터선을 즐치(櫛齒) 형상으로 구동하도록 하면, 데이터선 구동 회로(101)의 형성 면적을 확장할 수 있기 때문에, 복잡한 회로를 구성하는 것이 가능해진다. 또한 액티브 매트릭스 기판(10)의 남는 한 변에는, 화상 표시 영역(10a)의 양측에 마련된 주사선 구동 회로(104)간을 연결하기 위한 복수의 배선(105)이 마련되어 있고, 또한, 액자(53)의 밑 등을 이용하여, 프리 차지 회로나 검사 회로가 마련될 수도 있다. 또한, 대향 기판(20)의 코너부의 적어도 1개소에서는, 액티브 매트릭스 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 하기 위한 상하 도통재(106)가 형성되어 있다.
그리고, 도 4에 도시하는 바와 같이, 도 3에 나타낸 밀봉재(52)와 거의 같은 윤곽을 갖는 대향 기판(20)이 이 밀봉재(52)에 의해 액티브 매트릭스 기판(10)에 고착되어 있다. 또, 밀봉재(52)는, 액티브 매트릭스 기판(10)과 대향 기판(20)을 그들의 주변에서 접합하기 위한 광경화 수지나 열경화성 수지 등으로 이루어지는 접착제이며, 양 기판간의 거리를 소정값으로 하기 위한 유리 섬유, 또는 유리 구술(glass beading) 등의 갭재가 배합되어 있다.
상세하게는 후술하지만, 액티브 매트릭스 기판(10)에는, 화소 전극(9a)이 매트릭스 형상으로 형성되어 있다. 이것에 대하여, 대향 기판(20)에는, 액티브 매트릭스 기판(10)에 형성되어 있는 화소 전극(후술한다)의 종횡의 경계 영역과 대향하는 영역에 블랙 매트릭스, 또는 블랙 스트라이프 등으로 칭해진 차광막(23)이 형성되고, 그 상부층 측에는, ITO 막으로 이루어지는 대향 전극(21)이 형성되어 있다.
이와 같이 형성된 액정 장치는, 예를 들면, 후술하는 투사형 액정 표시 장치(액정 프로젝터)에 있어서 사용된다. 이 경우, 3장의 액정 장치(100)가 RGB 용의 라이트(light) 밸브로서 각각 사용되고, 각 액정 장치(100)의 각각에는, RGB색 분해용의 다이클로익 미러를 거쳐서 분해된 각 빛깔의 광이 투사광으로서 각각입사된다. 따라서, 상기 각 형태의 액정 장치(100)에는 컬러 필터가 형성되어 있지 않다.
단지, 대향 기판(20)에 있어서 각 화소 전극(9a)에 대향하는 영역에 RGB의 컬러 필터를 그 보호막과 함께 형성함으로써, 투사형 액정 표시 장치 이외에도, 후술하는 모바일 컴퓨터, 휴대 전화기, 액정 텔레비젼 등과 같은 전자 기기의 컬러 액정 표시 장치로서 이용할 수 있다.
또한, 대향 기판(20)에 대하여, 각 화소에 대응하도록 마이크로 렌즈를 형성함으로써, 입사광의 화소 전극(9a)에 대한 집광 효율을 높일 수 있기 때문에, 밝은 표시를 행할 수 있다. 또한, 대향 기판(20)에 몇층이나 되는 굴절율이 다른 간섭층을 적층함으로써, 광의 간섭 작용을 이용하여, RGB 색을 만드는 다이클로익필터를 형성하더라도 좋다. 이 다이클로익 필터 부착의 대향 기판에 의하면, 보다 밝은 컬러 표시를 행할 수 있다.
(액정 장치(100)의 구성 및 동작)
다음에, 액티브 매트릭스 형의 액정 장치(전기 광학 장치)의 전기적 구성 및 동작에 대하여, 도 5 내지 도 7을 참조하여 설명한다.
도 5는, 액정 장치(100)의 화상 표시 영역(10a)을 구성하기 위해서 매트릭스 형상으로 형성된 복수의 화소에 있어서의 각종 소자, 및 배선 등의 등가 회로도이다. 도 6은, 데이터선, 주사선, 화소 전극 등이 형성된 액티브 매트릭스 기판에 있어서 서로 인접하는 화소의 평면도이다. 도 7은, 도 6의 A-A′선에 상당하는 위치에서의 단면, 및 액티브 매트릭스 기판과 대향 기판 사이에 전기 광학 물질로서의 액정을 봉입한 상태의 단면을 나타내는 설명도이다. 또, 이들의 도면에 있어 서는, 각 층이나 각 부재를 도면 상에서 인식 가능할 정도의 크기로 하기 위해서, 각 층이나 각 부재 마다 축척을 다르게 한다.
도 5에 있어서, 액정 장치(100)의 화상 표시 영역(10a)에 있어서, 매트릭스 형상으로 형성된 복수의 화소 각각에는, 화소 전극(9a), 및 화소 전극(9a)을 제어하기 위한 화소 스위칭용의 MIS형 트랜지스터(30)가 형성되어 있고, 화소 신호를 공급하는 데이터선(6a)이 당해 MIS형 트랜지스터(30)의 소스에 전기적으로 접속되어 있다. 데이터선(6a)에 기입하는 화소 신호(S1, S2,...Sn)은, 이 순서대로 선순차적으로 공급한다. 또한, MIS형 트랜지스터(30)의 게이트에는 주사선(3a)이 전기적으로 접속되어 있고, 소정의 타이밍으로, 주사선(3a)에 펄스적으로 주사 신호(G1, G2,...Gm)를, 이 순서대로 선순차적으로 인가하도록 구성되어 있다. 화소 전극(9a)은, MIS형 트랜지스터(30)의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 MIS형 트랜지스터(30)를 일정 기간만 그 온 상태로 함으로써, 데이터선(6a)으로부터 공급되는 화소 신호(S1, S2,...Sn)를 각 화소에 소정의 타이밍으로 기입한다. 이렇게 하여 화소 전극(9a)을 거쳐서 액정에 기입된 소정 레벨의 화소 신호(S1, S2,...Sn)는, 후술하는 대향 기판에 형성된 대향 전극과의 사이에서 일정 기간 유지된다.
여기서, 유지된 화소 신호가 누설되는 것을 방지하는 것을 목적으로, 화소 전극(9a)과 대향 전극 사이에 형성되는 액정 용량과 병렬로 축적 용량(70)(캐패시터)을 부가하는 경우가 있다. 이 축적 용량(70)에 의해서, 화소 전극(9a)의 전압은, 예컨대, 소스 전압이 인가된 시간보다도 3자리수 긴 시간만큼 유지된다. 이것에 의해, 전하의 유지 특성은 개선되고, 계조비가 높은 표시를 할 수 있는 액정 장치가 실현될 수 있다. 또, 축적 용량(70)을 형성하는 방법으로서는, 용량을 형성하기 위한 배선인 용량선(3b)과의 사이에 형성하는 경우, 또는 전단의 주사선(3a)과의 사이에 형성하는 경우의 어느 한쪽이라도 좋다.
도 6에 있어서, 액정 장치(100)의 액티브 매트릭스 기판(10)상에는, 매트릭스 형상으로 복수의 투명한 화소 전극(9a)(점선으로 둘러싸인 영역)이 각 화소마다 형성되고, 화소 전극(9a)의 종횡의 경계 영역을 따라서 데이터선(6a)(일점쇄선으로 표시), 주사선(3a)(실선으로 표시), 및 용량선(3b)(실선으로 표시)이 형성되어 있다.
도 7에 도시하는 바와 같이, 액정 장치(100)는, 액티브 매트릭스 기판(10)과, 이것에 대향 배치되는 대향 기판(20)을 구비하고 있다.
본 형태에 있어서, 액티브 매트릭스 기판(10)의 기체(基體)는, 후술하는 접합 기판(600)으로 이루어지고, 대향 기판(20)의 기체는, 석영 기판이나 내열성 유리판 등의 투명 기판(20b)으로 이루어진다. 액티브 매트릭스 기판(10)에는 화소전극(9a)이 형성되어 있고, 그 상부측에는, 연마 처리 등의 소정의 배향 처리가 실시된 배향막(16)이 형성되어 있다. 화소 전극(9a)은, 예를 들면 ITO(Indium Tin Oxide)막 등의 투명한 도전성 박막으로 이루어진다. 또한, 배향막(16)은, 예를 들면 폴리이미드 박막 등의 유기 박막에 대하여 연마 처리를 함으로써 형성된다. 또, 대향 기판(20)에 있어서, 대향 전극(21)의 상부층 측에도, 폴리이미드 막으로 이루어진 배향막(22)이 형성되고, 이 배향막(22)도, 폴리이미드 막에 대하여 연마 처리가 실시된 막이다.
액티브 매트릭스 기판(10)의 화상 표시 영역(10a)에 있어서, 각 화소 전극(9a)에 인접하는 위치에는, 각 화소 전극(9a)을 스위칭 제어하는 화소 스위칭용의 MIS형 트랜지스터(30)가 형성되어 있다. 또한, 접합 기판(600)의 내부에는, MIS형 트랜지스터(30)와 평면적으로 겹치는 영역에, 크롬막 등으로 이루어지는 차광막(11a)이 형성되어 있다. 이 차광막(11a)의 표면측에는 층간 절연막(12)이 형성되고, 이 층간 절연막(12)의 표면측에 MIS형 트랜지스터(30)가 형성되어 있다. 즉, 층간 절연막(12)은, MIS형 트랜지스터(30)를 구성하는 반도체 층(1a)을 차광막(11a)으로부터 전기적으로 절연하기 위해서 마련되는 것이다.
도 6 및 도 7에 도시하는 바와 같이, 화소 스위칭용의 MIS형 트랜지스터(30)는, LDD(Lightly Doped Drain) 구조를 갖고 있고, 반도체층(1a)에는, 주사선(3a)에서의 전계에 의해 채널이 형성되는 채널 영역(1a'), 저농도 소스 영역(1b), 저농도 드레인 영역(1c), 고농도 소스 영역(1d), 및 고농도 드레인 영역(1e)이 형성되어 있다. 또한, 반도체층(1a)의 상부층 측에는, 이 반도체층(1a)과 주사선(3a)을 절연하는 게이트 절연막(2)이 형성되어 있다.
여기서, 반도체층(1a)은, 후술하는 방법으로 형성된 단결정 실리콘층이다.
이와 같이 구성한 MIS형 트랜지스터(30)의 표면측에는, 실리콘 산화막으로 이루어지는 층간 절연막(4, 7)이 형성되어 있다. 층간 절연막(4)의 표면에는, 데이터선(6a)이 형성되고, 이 데이터선(6a)은, 층간 절연막(4)에 형성된 콘택트 홀을 거쳐서 고농도 소스 영역(1d)에 전기적으로 접속하고 있다. 층간 절연막(7)의 표면에는 ITO 막으로 이루어지는 화소 전극(9a)이 형성되어 있다. 화소 전극(9a)은, 층간 절연막(4, 7) 및 게이트 절연막(2)에 형성된 콘택트 홀을 거쳐서 고농도 드레인 영역(1e)에 전기적으로 접속하고 있다. 이 화소 전극(9a)의 표면측에는 폴리이미드 막으로 이루어진 배향막(16)이 형성되어 있다. 이 배향막(16)은, 폴리이미드막에 대하여 연마 처리가 실시된 막이다.
또한, 고농도 드레인 영역(1e)으로부터의 연장 부분(1f)(하부 전극)에 대해서는, 게이트 절연막(2a)과 동시 형성된 절연막(유전체막)을 거쳐서, 주사선(3a)과 동일 층의 용량선(3b)이 상부 전극으로서 대향하는 것에 의해, 축적 용량(70)이 구성되어 있다.
또, MIS형 트랜지스터(30)는, 바람직하게는 상술한 바와 같이 LDD 구조를 갖지만, 저농도 소스 영역(1b), 및 저농도 드레인 영역(1c)에 상당하는 영역에 불순물 이온의 주입을 실행하지 않는 오프셋 구조를 갖고 있더라도 좋다. 또한, MIS형 트랜지스터(30)는, 게이트 전극(주사선(3a)의 일부)를 마스크로서 고농도로 불순물 이온을 주입하여, 자기 정합적으로 고농도의 소스 및 드레인 영역을 형성한 자기정합형의 TFT 이더라도 좋다. 또한, 본 형태에서는, MIS형 트랜지스터(30)의 게이트 전극(주사선(3a))을 소스-드레인 영역 사이에 1개만 배치한 싱글 게이트 구조로 했지만, 이들 사이에 2개 이상의 게이트 전극을 배치하더라도 좋다. 이 때, 각각의 게이트 전극에는 동일 신호가 인가되도록 한다. 이와 같이 듀얼 게이트(더블 게이트), 또는 트리플 게이트 이상으로 MIS형 트랜지스터(30)를 구성하면, 채널과 소스-드레인 영역의 접합부에서의 누설 전류를 방지할 수 있어, 오프시의 전류를 저감할 수 있다. 이들 게이트 전극 중 적어도 1개를 LDD 구조 또는 오프셋 구조로 하면, 또한 오프 전류를 저감할 수 있어, 안정한 스위칭 소자를 얻을 수 있다.
이와 같이 구성한 액티브 매트릭스 기판(10)과 대향 기판(20)은, 화소 전극(9a)과 대향 전극(21)이 대면하도록 배치되어, 또한, 이들 기판사이에는, 상기 밀봉재(53)(도 5 및 도 6을 참조)에 의해 둘러싸인 공간내에 전기 광학 물질로서의 액정(50)이 봉입되어, 협지된다. 액정(50)은, 화소 전극(9a)으로부터의 전계가 인가되어 있지 않은 상태로 배향막에 의해 소정의 배향 상태를 취한다. 액정(50)은, 예컨대 1 종류 또는 여러 종류의 네마틱 액정을 혼합한 것 등으로 이루어진다.
또, 대향 기판(20) 및 액티브 매트릭스 기판(10)의 광입사측의 면 또는 광출사측에는, 사용하는 액정(50)의 종류, 즉, TN(Twisted Nematic) 모드, STN(super TN) 모드 등의 동작 모드나, 노멀리(normally) 화이트 모드/노멀리 블랙 모드 별에 따라서, 편광 필름, 위상차 필름, 편광판 등이 소정의 방향으로 배치된다.
(구동 회로의 구성)
다시 도 3에 있어서, 본 형태의 액정 장치(100)에서는, 액티브 매트릭스 기판(10)의 표면측 중, 화상 표시 영역(10a)의 주변 영역을 이용하여 데이터선 구동 회로(101) 및 주사선 구동 회로(104)(주변 회로)가 형성되어 있다. 이러한 데이터선 구동 회로(101) 및 주사선 구동 회로(104)는, 기본적으로는, 도 8 및 도 9에 나타내는 N 채널형의 MIS형 트랜지스터와 P 채널형의 MIS형 트랜지스터에 의해서 구성되어 있다.
도 8은, 주사선 구동 회로(104) 및 데이터선 구동 회로(101) 등의 주변 회로를 구성하는 MIS형 트랜지스터의 구성을 나타내는 평면도이다. 도 9는, 이 주변 회로를 구성하는 MIS형 트랜지스터를 도 8의 B-B' 선으로 절단했을 때의 단면도이다. 또, 도 9에는 액티브 매트릭스 기판(10)의 화상 표시 영역(10a)에 형성한 화 소 스위칭용 MIS형 트랜지스터(30)도 도시되어 있다.
도 8 및 도 9에 있어서, 주변 회로를 구성하는 MIS형 트랜지스터는, P 채널형의 MIS형 트랜지스터(80)와 N 채널형의 MIS형 트랜지스터(90)로 이루어지는 상보형 MIS형 트랜지스터로서 구성되어 있다. 이들 구동 회로용의 MIS형 트랜지스터(80, 90)를 구성하는 반도체층(60)(윤곽을 점선으로 표시)은, 접합 기판(600) 상에 형성된 층간 절연막(12)을 거쳐서 섬형상으로 형성되어 있다.
MIS형 트랜지스터(80, 90)에는, 고 전위선(71)과 저 전위선(72)이 콘택트 홀(63, 64)을 거쳐서, 반도체층(60)의 소스 영역에 전기적으로 각각 접속되어 있다. 또한, 입력 배선(66)은, 공통의 게이트 전극(65)에 접속되어 있으며, 출력 배선(67)은, 콘택트 홀(68, 69)을 거쳐서, 반도체층(60)의 드레인 영역에 전기적으로 각각 접속되어 있다.
이러한 주변 회로 영역도, 화상 표시 영역(10a)과 마찬가지의 프로세스를 거쳐서 형성되기 때문에, 주변 회로 영역에도, 층간 절연막(4, 7) 및 게이트 절연막(2)이 형성되어 있다. 또한, 구동 회로용의 MIS형 트랜지스터(80, 90)도, 화소 스위칭용의 MIS형 트랜지스터(30)와 마찬가지로 LDD 구조를 갖고 있고, 채널 형성 영역(81, 91)의 양측에는, 고농도 소스 영역(82, 92) 및 저농도 소스 영역(83,93)으로 이루어지는 소스 영역과, 고농도 드레인 영역(84, 94) 및 저농도 드레인 영역(85, 95)으로 이루어지는 드레인 영역을 구비하고 있다.
또한, 반도체층(60)은, 반도체층(1a)와 마찬가지로, 후술하는 방법으로 형성된 단결정 실리콘층이다.
(화상 표시 영역과 주변 회로 영역과의 상위)
이와 같이 구성한 화상 표시 영역(10a) 및 주변 회로 영역에 있어서는, 도 9로부터 알수 있는 바와 같이, 화소 스위칭용의 MIS형 트랜지스터(30)를 구성하는 반도체 층(1a)은, 구동 회로용의 MIS형 트랜지스터(80, 90)를 구성하는 반도체 층(60)과 비교하여 얇게 형성되어 있다. 예컨대, 화소 스위칭용의 MIS형 트랜지스터(30)를 구성하는 반도체층(1a)은, 두께가 100nm 이하인 단결정 실리콘층이며, 구동 회로용의 MIS형 트랜지스터(80, 90)를 구성하는 반도체층(60)은, 두께가 200 ~ 500nm 정도인 단결정 실리콘층이다.
이 때문에, 화소 스위칭용의 MIS형 트랜지스터(30)에서는, 그것을 구성하는 반도체층(1a)이 얇기 때문에, 광 누설 전류를 억제할 수 있다. 이에 반해, 구동 회로용의 MIS형 트랜지스터(80, 90)에서는, 그것을 구성하는 반도체층(60)이 두껍기 때문에, 시트 저항이 낮은 만큼, 대전류를 흘릴 수 있는 등, 고속 동작이 가능하다.
(액티브 매트릭스 기판의 제조 방법)
이러한 구성의 액티브 매트릭스 기판(10)을 제조하기 위해서는, 실시예 1에서 설명한 방법을 이용하여 접합 기판(600)을 제조한다. 단지, 본 형태에서는, 이하에 설명하는 바와 같이, 접합 기판(600)의 내부에 차광막(11a)(도 7을 참조)을 형성해 둔다.
도 10 ~ 도 14는 모두, 본 형태의 액티브 매트릭스 기판(10)의 제조 방법을 나타내는 공정 단면도이다.
본 형태에서는, 우선, 도 10a에 도시하는 바와 같이 단결정 실리콘 기판(200)(단결정 반도체 기판)의 제 1 면(201) 및 제 2 면(202) 중, 적어도 제 1 면(201)의 전면에 실리콘 산화막(210)을 형성한다.
다음에, 도 10b에 도시하는 바와 같이, 석영 기판 또는 내열성 유리 기판 등과 같은 투광성을 갖는 지지 기판(500)의 표면 전체에, 텅스텐 규산염 막 등으로 된 차광막을 형성한 후, 이 차광막을 포토리소그래피 기술을 이용하여 패터닝하여, 차광막(11a)을 형성한다. 다음에, 지지 기판(500)의 표면 전체에, 스퍼터링법,CVD 법 등에 의해, 실리콘 산화막, NSG(질소 규산염 유리), PSG(인 규산염 유리), BSG(붕소 규산염 유리), BPSG(붕소 인 규산염 유리) 등의 산화막(510)을 형성한 후, 이 산화막(510)의 표면을 CMP 법 등의 방법을 이용하여 연마하여, 표면을 평탄화해 둔다. 여기서, 산화막(510)의 막두께는, 예컨대, 약 400 ~ 1000nm, 보다 바람직하게는 800nm 정도로 한다.
또, 산화막(510)을 형성하기 전에, 차광막(11a)에 대하여 질화막 등의 보호층을 형성하여, 차광막의 산화 등의 화학 변화를 억제하는 구조로 하여도 좋다.
지지 기판(500)에 대해서는, 바람직하게는 질소 가스 등의 불활성 가스 분위기 하에서, 약 850 ~ 1300℃, 보다 바람직하게는 1000℃의 고온으로 어닐링 처리하여, 그 다음 실시되는 고온 프로세스에 있어서 왜곡이 발생하지 않도록 전처리해 두는 것이 바람직하다. 즉, 제조 공정에 있어서 처리되는 최고 온도에 맞춰, 지지 기판(500)을 동일 온도, 또는 그 이상인 온도로 열처리해 두는 것이 바람직하다.
이러한 산화막(210, 510)은, 단결정 실리콘 기판(200)과 지지 기판(500)의 밀착성을 확보하기 위해서 마련되는 것이다.
다음에, 도 11c에 도시하는 바와 같이 단결정 실리콘 기판(200)의 제 1 면(201)과, 지지 기판(500)의 표면을 절연막(210, 510)이 접합면이 되도록 포갠 상태로, 예컨대, 300℃로 2 시간 열처리함으로써, 도 11d에 도시하는 바와 같이, 단결정 실리콘 기판(200)과 지지 기판(500)을 접합하여, 필요에 따라 단결정 실리콘층(220)의 막두께를 조정하고, 단결정 실리콘층(220)과 지지 기판(500)이 층간 절연막(12)(산화막(210, 510))을 거쳐서 접합된 접합 기판(600)(반도체 기판)을 형성한다(접합 공정).
다음에, 도 11a에 도시하는 바와 같이, 포토리소그래피 기술을 이용하여, 단결정 실리콘층(220)을 패터닝하여, 단결정 실리콘층(230)을 섬형상으로 형성한다. 여기서, 홈(260)은 화상 표시 영역(10a)과 주변 회로 영역의 경계부 및, 도시되지 않는 액티브 매트릭스 기판(10)의 주변 영역(다이싱 영역)에 형성된다.
다음에, 도 11b에 도시하는 바와 같이, 실리콘 질화막(270)을 적층한 후, 실리콘 산화막 및 실리콘 질화막을 포토리소그래피 기술을 이용하여 패터닝하고, 실리콘 질화막으로 이루어지는 내산화 마스크층(275)을 형성한다. 이 내산화성 마스크층(275)에는, 액정 장치의 화상 표시 영역(10a)에 상당하는 영역이 개구(276)로 되어 있고, 내산화 마스크층(275)은, 화상 표시 영역(10a)의 주변에 형성되는 주변 회로 영역을 덮고 있다. 또, 내산화 마스크층(275)과 단결정 실리콘층(230) 사이에는, 응력 등을 완화하는 얇은 실리콘 산화막(250)이 개재되어 있다.
여기서, 실리콘 산화막(250)은, 생략하는 것도 가능하다.
다음에, 도 11c에 도시하는 바와 같이, 수증기를 포함하는 분위기에서의 열처리에 의해서, 단결정 실리콘층(230)의 내산화 마스크층(275)의 개구(276)로부터 노출되어 있는 부분을 산화하고, 실리콘 산화막으로 이루어지는 희생 산화막(280)을 형성한다(희생 산화 공정). 또한, 동시에 접합 강도가 향상된다.
다음에, 실리콘 질화막으로 이루어지는 내산화 마스크층(275), 및 희생 산화막을 제거한다.
이렇게 하여 형성한 접합 기판(600)에 있어서, 희생 산화막(280)은 단결정실리콘층(230)을 부분적으로 산화하여 이루어진 것이기 때문에, 화상 표시 영역(10a)에서는 희생 산화막(280)의 하부층에, 얇은 제 1 단결정 반도체층(240)이 남게 된다. 이에 반해, 단결정 실리콘층(230)에 있어서 희생 산화막(280)이 형성되지 않았던 주변 회로 영역에는, 단결정 실리콘층(230)의 두께 상당의 두꺼운 제 2 단결정 반도체층(245)이 형성되고, 그 두께는, 제 1 단결정 반도체층(240)과 비교하여 매우 두껍다.
다음에, 도 12a에 도시하는 바와 같이, 포토리소그래피 기술을 이용하여, 제 1 단결정 반도체층(240) 및 제 2 단결정 반도체층(245)을 패터닝하고, 화소 스위칭용의 MIS형 트랜지스터(30)를 구성하는 반도체층(1a)과, 구동 회로용의 MIS형 트랜지스터(80, 90)를 구성하는 반도체층(60)을 섬형상으로 형성한다. 여기서, 화소 스위칭용의 MIS형 트랜지스터(30)를 구성하는 반도체층(1a)은, 두께가 100nm 이하인 단결정 실리콘층이며, 구동 회로용의 MIS형 트랜지스터(80, 90)를 구성하는 반도체층(60)은, 두께가 200 ~ 500nm 정도인 단결정 실리콘층이다.
다음에, 도 12b에 도시하는 바와 같이, 열산화법 등을 이용하여, 반도체막(1a, 60)의 표면에 실리콘 산화막으로 이루어지는 게이트 절연막(2)을 형성한다. 또, 도시를 생략하지만, 소정의 레지스트 마스크를 거쳐서 반도체층(1a)의 연장 부분(1f)에 불순물 이온을 주입하여, 용량선(3b)과의 사이에 축적 용량(70)을 구성하기 위한 하부 전극을 형성한다.
다음에, CVD 법 등에 의해, 기판 표면 전체에, 주사선(3a), 용량선(3b), 및 게이트 전극(65)을 형성하기 위한 다결정 실리콘막, 및 몰리브덴 막, 텅스텐 막,티타늄 막, 코발트 막, 또는 이들의 금속의 규산염 막으로 이루어지는 도전막을 350 nm 정도의 두께로 형성한 후, 도 12c에 도시하는 바와 같이, 포토리소그래피 기술을 이용하여 패터닝하여, 주사선(3a), 용량선(3b), 및 게이트 전극(65)을 형성한다.
다음에, 도 13a에 도시하는 바와 같이, P 채널형의 구동 회로용의 MIS형 트랜지스터(80)를 형성하기 위한 반도체층(60)을 레지스트 마스크(301)로 덮은 상태로, 화소 스위칭용의 MIS형 트랜지스터(30)를 구성하는 반도체층(1a)과, N 채널형의 구동 회로용의 MIS형 트랜지스터(90)를 구성하는 반도체층(60)에 대하여, 주사선(3a)이나 게이트 전극(65)을 마스크로서, 약 0.1 ×1013/cm2~ 약 10 ×1013/cm2의 도우즈량으로 저농도의 불순물 이온(인이온)을 주입하여, 주사선(3a)에 대하여 자기정합적으로 저농도 소스 영역(1b, 93), 및 저농도 드레인 영역(1c, 95)을 형성한다. 여기서, 주사선(3a)와 게이트 전극(65)의 바로 아래에 위치하고 있기 때문에, 불순물 이온이 도입되지 않은 부분은 반도체층(1a) 그대로의 채널 영역(1a', 91)이 된다.
다음에, 도 13b에 도시하는 바와 같이, 주사선(3a) 및 게이트 전극(65)보다 폭이 넓고, 또한, P 채널형의 구동 회로용의 MIS형 트랜지스터(80)를 형성하기 위한 반도체층(60)을 피복하는 레지스트 마스크(302)를 형성하고, 이 상태로, 고농도의 불순물 이온(인이온)을 약 0.1 ×1015/cm2~ 약 10 ×1015/cm2의 도우즈량으로 주입하여, 고농도 소스 영역(1b, 92), 및 드레인 영역(1d, 94)을 형성한다.
또, 도시를 생략하지만, N 채널형의 MIS형 트랜지스터(30, 90) 측을 덮은 상태에서 게이트 전극(65)을 마스크로서, P 채널형의 구동 회로용의 MIS형 트랜지스터(80)를 형성하기 위한 반도체층(60)에 대하여, 약 0.1 ×1015/cm2~ 약 10 ×1015/cm2의 도우즈량으로 붕소 이온을 주입한 후, 게이트 전극(65)보다 폭이 넓은 마스크를 형성한 상태에서, P 채널형의 구동 회로용의 MIS형 트랜지스터(80)를 형성하기 위한 반도체층(60)에 대하여 고농도의 불순물(붕소 이온)을 약 0.1 ×1015/cm2~ 약 10 ×1015/cm2의 도우즈량으로 주입하고, 도 13c에 도시하는 바와 같이, 저농도 소스 영역(83), 저농도 드레인 영역(85), 및 채널 영역(81)을 형성함과 동시에, 고농도 소스 영역(82), 및 드레인 영역(84)을 형성한다.
다음에, 주사선(3a)의 표면측에 CVD 법 등에 의해, 실리콘 산화막 등으로 이루어지는 층간 절연막(4)을 형성한 후, 포토리소그래피 기술을 이용하여, 콘택트 홀을 각각 형성한다.
다음에, 도 14a에 도시하는 바와 같이, 층간 절연막(4)의 표면측에, 데이터선(6a)(소스 전극) 등을 구성하기 위한 알루미늄 막, 티타늄 질화막, 티타늄 막, 또는 이들 금속 중 어느 하나를 주성분으로 하는 합금막으로 이루어지는 도전막을 스퍼터법 등으로 350nm 정도의 두께로 형성한 후, 포토리소그래피 기술을 이용하여 패터닝하여, 데이터선(6a), 고전위선(71), 저전위선(72), 입력 배선(66), 출력 배선(67)을 형성한다. 그 결과, 주변 회로 영역에서는, P 채널형 및 N 채널형의 MIS형 트랜지스터(80, 90)가 완성된다.
다음에, 도 14b에 도시하는 바와 같이, 데이터선(6a) 등의 표면측에 플라즈마 CVD 법 등에 의해, 실리콘 질화막 또는 실리콘 산화막 등으로 이루어지는 층간 절연막(5)을 형성한 후, 포토리소그래피 기술을 이용하여, 층간 절연막(5)에 콘택트 홀을 형성한다.
그 후, 도 7 및 도 9에 도시하는 바와 같이, 화소 전극(9a)을 소정 패턴으로 형성한 후, 배향막(16)을 형성한다. 그 결과, 액티브 매트릭스 기판(10)이 완성된다.
(전자 기기로의 적용)
다음에, 전기 광학 장치를 구비한 전자 기기의 일예로서 투사형 액정 표시 장치를, 도 15, 도 16을 참조하여 설명한다.
우선, 도 15에는, 상기의 각 형태에 따른 전기 광학 장치와 같이 구성된 액정 장치(100)를 구비한 전자 기기의 구성을 블럭도로 나타내고 있다.
도 15에 있어서, 전자 기기가, 표시 정보 출력원(1000), 표시 정보 처리 회로(1002), 구동 회로(1004), 액정 장치(100), 클럭 발생 회로(1008), 및 전원 회로(1010)를 포함하여 구성되어 있다. 표시 정보 출력원(1000)은, ROM(Read Only Memory), RAM(Randam Access Memory), 광디스크 등의 메모리, 텔레비젼 신호의 화상 신호를 동조하여 출력하는 동조 회로 등을 포함하여 구성되고, 클럭 발생 회로(1008)로부터의 클럭에 근거하여, 소정 포맷의 화상 신호를 처리하여 표시 정보 처리 회로(1002)에 출력한다. 이 표시 정보 처리 회로(1002)는, 예를 들면 증폭·극성 반전 회로, 상전개(相展開) 회로, 로테이션 회로, 감마 보정 회로, 또는 클램프 회로 등의 주지의 각종 처리 회로를 포함하여 구성되고, 클럭 신호에 근거하여 입력된 표시 정보로부터 디지털 신호를 순차적으로 생성하고, 클럭 신호(CLK)와 함께 구동 회로(1004)에 출력한다. 구동 회로(1004)는, 액정 장치(100)를 구동한다. 전원 회로(1010)는, 상술한 각 회로에 소정의 전원을 공급한다. 또, 액정 장치(100)를 구성하는 액티브 매트릭스 기판 위에 구동 회로(1004)를 형성하더라도 좋고, 그것에 추가하여, 표시 정보 처리 회로(1002)도 액티브 매트릭스 기판 위에 형성하더라도 좋다.
이러한 구성의 전자 기기로서는, 도 16을 참조하여 후술하는 투사형 액정 표시 장치(액정 프로젝터)를 들 수 있다.
도 16에 나타내는 투사형 액정 표시 장치(1100)는, 상기 구동 회로(1004)가 액티브 매트릭스 기판 상에 탑재된 액정 장치(100)를 포함하는 액정 모듈을 3개 준비하고, 각각 RGB 용의 라이트 밸브(100R, 100G, 100B)로서 이용한 프로젝터로서 구성되어 있다. 이 액정 프로젝터(1100)에서는, 금속 할로겐 램프 등의 백색 광원의 램프 유닛(1102)으로부터 광이 출사되면, 3개의 미러(1106) 및 2개의 다이클로익 미러(1108)에 의해서, R, G, B의 3원색에 대응하는 광성분(R, G, B)으로 분리되어(광 분리 수단), 대응하는 라이트 밸브(100R, 100G, 100B)(액정 장치(100)/ 액정 라이트 밸브)에 각각 유입된다. 이 때에, 광성분(B)은, 광로(光路)가 길기 때문에, 광 손실을 방지하기 위해서 입사 렌즈(1122), 릴레이 렌즈(1123), 및 출사 렌즈(1124)로 이루어지는 릴레이 렌즈계(1121)를 거쳐서 유입된다. 그리고, 라이트밸브(100R, 100G, 100B)에 의해서 각각 변조된 3원색에 대응하는 광성분(R, G, B)은, 다이클로익 프리즘(1112)(광합성 수단)에 3 방향으로부터 입사되고, 다시 합성된 후, 투사 렌즈(1114)를 거쳐서 스크린(1120) 등에 컬러 화상으로서 투사된다.
또, 본 발명의 기술 범위는 상기 실시예로 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 여러가지 변경을 가하는 것이 가능하다. 예컨대 실시예로서 설명한 액정 장치의 구체적인 구성은, 단지 일예에 지나지 않고, 기타, 여러 가지의 구성을 갖는 액정 장치에 본 발명을 적용할 수 있다. 또한, 예컨대, 본 발명은, 전자 발광(EL), 디지털 마이크로 미러 장치(DMD), 또는, 플라즈마 발광이나 전자 방출에 의한 형광 등을 이용한 여러가지 전기 광학 소자를 이용한 전기 광학 장치 및 해당 전기 광학 장치를 구비한 전자 기기에 대하여도 적용 가능하다는 것은 말할 필요도 없다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 기판의 제조 방법에서는, 제 1 열팽창 계수를 갖는 지지 기판과, 상기 지지 기판상에 형성된 절연체층과, 해당 절연체층 상에 형성된 제 2 열팽창 계수를 갖는 단결정 반도체층을 갖는 반도체 기판에 있어서, 상기 단결정 반도체층을 형성하고, 상기 단결정 반도체층의 소정 영역의 주변에 홈을 형성하고, 그 후에 열처리를 한다.
이 결과, 상기 단결정 반도체층은 소정 영역의 주변의 홈에서 분단되어 있기 때문에, 열팽창 계수가 다른 것에 기인하는 열응력이 발생하더라도 홈 영역에서 완화된다.
따라서, 지지 기판과 반도체층의 열팽창 계수가 다른 SOI 기판에 있어서, 열처리를 하더라도 결함이 없는 단결정 반도체층을 구비한 반도체 기판을 제조할 수 있다.
그 결과, 반도체 기판에 형성되는 개개의 반도체 디바이스에 대하여 최적의 두께의 단결정 반도체층을 제공할 수 있기 때문에, 반도체 기판에 형성되는 반도체 디바이스 중, 대전류, 고주파로 구동되는 반도체 디바이스는, 두꺼운 제 2 단결정 반도체층에 형성하고, 저전압으로 구동되는 반도체 디바이스는, 얇은 제 1 단결정 반도체층에 형성하는 것과 같은 설계를 할 수 있고, 단결정 반도체층에 형성되는 반도체 디바이스의 특성을 최대한으로 이용할 수 있다.

Claims (18)

  1. 제 1 열팽창 계수를 갖는 지지 기판과, 상기 지지 기판상에 형성된 절연체층과, 해당 절연체층 상에 형성된 제 2 열팽창 계수를 갖는 단결정 반도체층을 갖는 반도체 기판의 제조 방법에 있어서,
    상기 지지 기판에 상기 단결정 반도체층을 형성하고, 상기 단결정 반도체층의 소정의 영역의 주변에 홈을 형성하고, 그 후에 열처리를 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 열처리는, 700℃∼1200℃의 범위에서 실행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 소정의 영역의 주변은, 상기 반도체 기판의 외주인 것을 특징으로 하는 반도체 기판의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 소정의 영역의 주변은, 소자 분리 영역인 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 홈의 폭은, 상기 반도체 기판의 열처리시에 상기 소정의 영역내에서 발생하는, 상기 제 1 열팽창 계수를 갖는 지지 기판과 상기 제 2 열팽창 계수를 갖는 단결정 반도체층과의 열팽창 차이보다도 큰 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 열처리는 산화 분위기에서 실행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 산화 분위기중의 열처리의 공정으로 상기 단결정 반도체층의 막두께 조정을 하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 제 1 열팽창 계수를 갖는 지지 기판과, 상기 지지 기판상에 형성된 절연체층과, 해당 절연체층 상에 형성된 제 2 열팽창 계수를 갖는 단결정 반도체층을 갖는 반도체 기판의 제조 방법에 있어서,
    상기 반도체 기판중의 온도가, 상기 제 1 열팽창 계수를 갖는 지지 기판과 상기 제 2 열팽창 계수를 갖는 단결정 반도체층 중, 열팽창 계수가 작은 쪽으로 향하여 높아지는 상태로 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. 제 1 항 또는 제 8 항에서 규정하는 제조 방법으로 제조한 것을 특징으로 하는 반도체 기판.
  10. 제 1 열팽창 계수를 갖는 지지 기판과, 상기 지지 기판상에 형성된 절연체층과, 해당 절연체층 상에 형성된 제 2 열팽창 계수를 갖는 단결정 반도체층을 갖는 반도체 기판에 있어서,
    상기 절연체층의 적어도 일부가, 적어도 1200℃ 이하의 열처리시에 유동성이있는 또는 탄성인 물질로 구성되는 것을 특징으로 하는 반도체 기판.
  11. 제 9 항에 있어서,
    상기 단결정 반도체층은, 단결정 실리콘인 것을 특징으로 하는 반도체 기판.
  12. 제 9 항에 있어서,
    상기 지지 기판은, 투광성 기판인 것을 특징으로 하는 반도체 기판.
  13. 제 9 항에 있어서,
    상기 지지 기판은, 유리 기판인 것을 특징으로 하는 반도체 기판.
  14. 제 9 항에 있어서,
    상기 지지 기판은, 석영 기판인 것을 특징으로 하는 반도체 기판.
  15. 제 14 항에 있어서,
    상기 반도체 기판의 외주에 형성되는 홈의 폭은 120 ㎛ 이상인 것을 특징으로 하는 반도체 기판.
  16. 제 14 항에 있어서,
    상기 소자 분리 영역에 형성되는 홈의 폭은 0.1 ㎛ 이상인 것을 특징으로 하는 반도체 기판.
  17. 제 11 항에 기재된 반도체 기판과, 대향 기판과의 사이에 전기 광학 물질을 협지하여 이루어지며, 상기 지지 기판의 단결정 반도체층의 화상 표시 영역에 화소 배열에 대응하여 매트릭스 형상으로 배치된 복수의 제 1 스위칭 소자와,
    상기 화상 표시 영역의 주변에 위치하는 주변 영역에 배치되어 있고, 주변 회로를 적어도 부분적으로 구성하는 복수의 제 2 스위칭 소자를 구비하고,
    상기 제 1 스위칭 소자를 구성하는 화상 표시 영역의 단결정 반도체층의 두께가, 상기 제 2 스위칭 소자를 구성하는 주변 영역의 단결정 반도체층보다도 얇은 것을 특징으로 하는 전기 광학 장치.
  18. 광원과, 상기 광원으로부터 출사되는 광이 입사되어 화상 정보에 대응한 변조를 실시하는 청구항 15에 기재된 전기 광학 장치와, 상기 전기 광학 장치에 의해 변조된 광을 투사하는 투사 수단을 구비하는 것을 특징으로 하는 전자 기기.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026594B2 (en) 2005-11-25 2011-09-27 Panasonic Electric Works Co., Ltd. Sensor device and production method therefor
US8067769B2 (en) 2005-11-25 2011-11-29 Panasonic Electric Works Co., Ltd. Wafer level package structure, and sensor device obtained from the same package structure
US8080869B2 (en) 2005-11-25 2011-12-20 Panasonic Electric Works Co., Ltd. Wafer level package structure and production method therefor

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026472A (ja) * 2003-07-02 2005-01-27 Sharp Corp 半導体装置の製造方法
JP5358159B2 (ja) * 2004-02-03 2013-12-04 株式会社半導体エネルギー研究所 半導体薄膜層を有する基板の製造方法
KR100544144B1 (ko) 2004-05-22 2006-01-23 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 구비한 평판표시장치
US7418022B2 (en) * 2004-07-09 2008-08-26 Coherent, Inc. Bandwidth-limited and long pulse master oscillator power oscillator laser systems
US20090321849A1 (en) * 2006-05-23 2009-12-31 Nec Corporation Semiconductor device, integrated circuit, and semiconductor manufacturing method
US20070278574A1 (en) * 2006-05-30 2007-12-06 Sharp Laboratories Of America, Inc. Compound semiconductor-on-silicon wafer with a thermally soft insulator
US8034724B2 (en) * 2006-07-21 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5252877B2 (ja) 2006-11-07 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7767542B2 (en) * 2007-04-20 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of SOI substrate
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법
US8513678B2 (en) 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
EP1998372A1 (en) * 2007-05-30 2008-12-03 NEC Electronics Corporation SOI semiconductor device
JP5538673B2 (ja) * 2007-11-02 2014-07-02 シチズンファインテックミヨタ株式会社 Ｓｏｑ基板を用いた半導体基板の製造方法
JP5548356B2 (ja) * 2007-11-05 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100996188B1 (ko) 2008-12-31 2010-11-24 주식회사 하이닉스반도체 반도체 장치 제조방법
KR102093458B1 (ko) 2013-07-05 2020-03-26 삼성디스플레이 주식회사 커패시터
KR20230152092A (ko) * 2015-11-09 2023-11-02 어플라이드 머티어리얼스, 인코포레이티드 저부 처리
US10593748B2 (en) * 2016-03-07 2020-03-17 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof
KR102669729B1 (ko) * 2016-11-17 2024-05-28 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN107154346B (zh) * 2017-05-19 2021-03-16 京东方科技集团股份有限公司 一种膜层的掺杂方法、薄膜晶体管及其制作方法
KR102200547B1 (ko) * 2020-03-19 2021-01-08 삼성디스플레이 주식회사 커패시터
KR102342867B1 (ko) * 2020-03-19 2021-12-23 삼성디스플레이 주식회사 커패시터
CN111799215B (zh) * 2020-06-29 2021-05-11 中国科学院上海微系统与信息技术研究所 一种降低异质结构薄膜退火热应力的方法
CN113345918B (zh) * 2021-05-25 2022-07-29 武汉华星光电半导体显示技术有限公司 光学透明的柔性背板、显示装置及显示装置的制作方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385937A (en) * 1980-05-20 1983-05-31 Tokyo Shibaura Denki Kabushiki Kaisha Regrowing selectively formed ion amorphosized regions by thermal gradient
JPS57210635A (en) * 1981-06-19 1982-12-24 Tokyo Daigaku Manufacture of semiconductor device
JPS5889840A (ja) * 1981-11-24 1983-05-28 Nec Corp 誘導体分離基板の製造方法
US5272105A (en) * 1988-02-11 1993-12-21 Gte Laboratories Incorporated Method of manufacturing an heteroepitaxial semiconductor structure
US5079616A (en) * 1988-02-11 1992-01-07 Gte Laboratories Incorporated Semiconductor structure
JPH0212854A (ja) * 1988-06-30 1990-01-17 Toshiba Corp 誘電体分離型半導体集積回路基板の製造方法
US5108843A (en) * 1988-11-30 1992-04-28 Ricoh Company, Ltd. Thin film semiconductor and process for producing the same
JP2831745B2 (ja) * 1989-10-31 1998-12-02 富士通株式会社 半導体装置及びその製造方法
US5281834A (en) * 1990-08-31 1994-01-25 Motorola, Inc. Non-silicon and silicon bonded structure and method of manufacture
JP2923700B2 (ja) * 1991-03-27 1999-07-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR930008861B1 (ko) * 1991-05-16 1993-09-16 재단법인 한국전자통신연구소 단결정 실리콘 기판상에 화합물 반도체층이 형성된 기판의 제조방법
EP0530972B1 (en) * 1991-08-02 1997-11-05 Canon Kabushiki Kaisha Liquid crystal image display unit
KR940005692B1 (ko) * 1991-10-31 1994-06-22 삼성전자 주식회사 반도체 메모리장치의 데이타 출력 드라이버
KR940007886B1 (ko) * 1991-12-17 1994-08-27 박윤규 명태의 동결건조방법
TW214603B (en) * 1992-05-13 1993-10-11 Seiko Electron Co Ltd Semiconductor device
US5258323A (en) * 1992-12-29 1993-11-02 Honeywell Inc. Single crystal silicon on quartz
US5346848A (en) * 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
JP3542376B2 (ja) * 1994-04-08 2004-07-14 キヤノン株式会社 半導体基板の製造方法
US5888858A (en) * 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP3767154B2 (ja) * 1997-06-17 2006-04-19 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、電子機器及び投写型表示装置
US6120597A (en) * 1998-02-17 2000-09-19 The Trustees Of Columbia University In The City Of New York Crystal ion-slicing of single-crystal films
US7084016B1 (en) * 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US6559036B1 (en) * 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
CN1319252A (zh) * 1998-09-25 2001-10-24 旭化成株式会社 半导体衬底及其制造方法、和使用它的半导体器件及其制造方法
US6190952B1 (en) * 1999-03-03 2001-02-20 Advanced Micro Devices, Inc. Multiple semiconductor-on-insulator threshold voltage circuit
JP2000261009A (ja) * 1999-03-10 2000-09-22 Sanyo Electric Co Ltd 集積型光起電力装置
KR100465444B1 (ko) * 1999-03-31 2005-01-13 세이코 엡슨 가부시키가이샤 협 피치용 커넥터, 정전 액추에이터, 압전 액추에이터,잉크 제트 헤드, 잉크 제트 프린터, 마이크로머신, 액정패널, 전자기기
US6358759B1 (en) * 1999-07-16 2002-03-19 Seiko Epson Corporation Method for manufacturing electro-optical device, electro-optical device, and electronic equipment
US6570223B1 (en) * 1999-11-22 2003-05-27 Sony Corporation Functional device and method of manufacturing the same
KR100339425B1 (ko) * 2000-07-21 2002-06-03 박종섭 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법
JP2002110688A (ja) * 2000-09-29 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026594B2 (en) 2005-11-25 2011-09-27 Panasonic Electric Works Co., Ltd. Sensor device and production method therefor
US8067769B2 (en) 2005-11-25 2011-11-29 Panasonic Electric Works Co., Ltd. Wafer level package structure, and sensor device obtained from the same package structure
US8080869B2 (en) 2005-11-25 2011-12-20 Panasonic Electric Works Co., Ltd. Wafer level package structure and production method therefor

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Publication number Publication date
EP1286392A2 (en) 2003-02-26
JP2003142664A (ja) 2003-05-16
EP1286392A3 (en) 2004-05-06
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