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KR100544144B1 - 박막 트랜지스터 및 이를 구비한 평판표시장치 - Google Patents

박막 트랜지스터 및 이를 구비한 평판표시장치 Download PDF

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KR100544144B1
KR100544144B1 KR1020040036635A KR20040036635A KR100544144B1 KR 100544144 B1 KR100544144 B1 KR 100544144B1 KR 1020040036635 A KR1020040036635 A KR 1020040036635A KR 20040036635 A KR20040036635 A KR 20040036635A KR 100544144 B1 KR100544144 B1 KR 100544144B1
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South Korea
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semiconductor layer
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groove
thin film
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양남철
구재본
강태민
김혜동
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삼성에스디아이 주식회사
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Abstract

본 발명은 반도체층에 간단하게 패터닝 효과를 얻기 위한 것으로, 기판, 상기 기판 상에 소정 패턴으로 형성된 게이트 전극, 상기 기판을 덮도록 형성되고, 소스 및 드레인 영역과, 상기 소스 및 드레인 영역을 연결하는 채널 영역을 갖는 것으로, 적어도 상기 채널 영역을 인접한 박막 트랜지스터와 구별시키는 그루브를 갖는 반도체층, 상기 반도체층의 소스 및 드레인 영역에 각각 접하는 소스 및 드레인 전극, 및 상기 반도체층, 소스 전극, 및 드레인 전극과 상기 게이트 전극의 사이에 개재되고, 상기 기판을 덮도록 형성된 절연층을 포함하는 것을 특징으로 하는 박막 트랜지스터 및 이를 구비한 평판 표시장치에 관한 것이다.

Description

박막 트랜지스터 및 이를 구비한 평판표시장치{TFT and Flat panel display therewith}
도 1은 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도,
도 2 및 도 3은 도 1과 그루브의 깊이가 다른 예들을 도시한 부분 확대 단면도,
도 3 내지 도 11은 그루브의 다양한 예들을 도시한 평면도,
도 12는 본 발명의 바람직한 또 다른 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도,
본 발명은 박막 트랜지스터 및 이를 구비한 평판표시장치에 관한 것으로서, 보다 상세하게는, 간단하게 반도체층의 패터닝 효과를 얻을 수 있는 박막 트랜지스터 및 이를 구비한 평판 표시장치에 관한 것이다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시장치에 사용되는 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 TFT는 반도체층은 고농도의 불순물로 도핑된 소스/드레인 영역과, 이 소스/드래인 영역의 사이에 형성된 채널 영역을 갖는 반도체층을 가지며, 이 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
그런데, 상기 소스/드레인 전극은 통상 전하의 흐름이 원활하게 이뤄지도록 일함수가 낮은 금속으로 이뤄지는 데, 이러한 금속은 반도체층과 접촉할 때에 접촉저항이 발생하여 소자의 특성을 저하시키고, 나아가 소비전력의 증가를 야기시킨다.
금속과 반도체 간의 접촉 저항을 낮추기 위해 다양한 방법들이 사용되고 있다. 비정질 실리콘을 반도체층으로 사용하는 경우에는 비정질 실리콘과 금속재 소스/드레인 전극과의 사이에 n+ 실리콘층을 두어 전자 또는 홀의 이동을 원활히 하며, 폴리 실리콘을 반도체층으로 사용하는 경우에는 이 폴리 실리콘에 금속과의 접촉저항 개선을 위해 도핑을 한다.
그런데, 상기와 같은 방법은 300℃ 이상의 고온에서 사용해야 하기 때문에 만일 기판을 열에 취약한 플라스틱 기판으로 할 경우에는 사용할 수 없는 문제가 있다.
한편, 최근의 평판 디스플레이 장치는 박형화와 아울러 플렉서블(flexible)한 특성이 요구되고 있다.
이러한 플렉서블한 특성을 위해 디스플레이 장치의 기판을 종래의 글라스재 기판과 달리 플라스틱 기판을 사용하려는 시도가 많이 이뤄지고 있는 데, 이렇게 플라스틱 기판을 사용할 경우에는 전술한 바와 같이, 고온 공정을 사용하지 않고, 저온 공정을 사용해야 한다. 따라서, 종래의 폴리 실리콘계 박막 트랜지스터를 사용하기가 어려운 문제가 있었다.
이를 해결하기 위해, 최근에 유기 반도체가 대두되고 있다. 유기 반도체는 저온 공정에서 형성할 수 있어 저가격형 박막 트랜지스터를 실현할 수 있는 장점을 갖는다.
그런데, 상기 유기 반도체는 종래의 패터닝 방법인 포토 리소그래피 방법에 의해 패터닝을 할 수 없는 한계를 갖는다. 즉, 액티브 채널을 위해 패터닝이 필요한 데, 이를 위해 종래와 같은 습식 또는 건식 에칭 공정이 혼입된 방법을 사용하게 되면, 유기 반도체에 손상을 가하게 되어 사용할 수 없는 것이다.
따라서, 반도체층에 대한 새로운 패터닝 방법이 요구되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 반도체층에 간단하게 패터닝 효과를 얻을 수 있는 박막 트랜지스터 및 이를 구비한 평판 표시장치를 제공하는 데, 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은
기판;
상기 기판 상에 소정 패턴으로 형성된 게이트 전극;
상기 기판을 덮도록 형성되고, 소스 및 드레인 영역과, 상기 소스 및 드레인 영역을 연결하는 채널 영역을 갖는 것으로, 적어도 상기 채널 영역을 인접한 박막 트랜지스터와 구별시키는 그루브를 갖는 반도체층;
상기 반도체층의 소스 및 드레인 영역에 각각 접하는 소스 및 드레인 전극; 및
상기 반도체층, 소스 전극, 및 드레인 전극과 상기 게이트 전극의 사이에 개재되고, 상기 기판을 덮도록 형성된 절연층;을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명의 다른 특징에 의하면, 상기 그루브는 폐곡선상일 수 있다.
이 때, 상기 폐곡선상의 그루브 내에 상기 채널영역이 위치할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 그루브는 적어도 한 쌍의 평행선상일 수 있다.
이 때, 상기 그루브의 평행선 사이에 상기 채널영역이 위치할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 그루브는 적어도 상기 소스 영역, 채널 영역, 및 드레인 영역을 연결하는 선에 대략 평행할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 그루브는 그 깊이가 상기 반도체층의 두께 이하인 채널 형상일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 그루브의 깊이는 상기 반도체층의 두께 이상이고, 상기 반도체층의 하부에 위치한 적어도 하나의 층의 두께 이하일 수 있다.
본 발명의 또 다른 특징에 의하면, 반도체층은 반도체성 유기물질로 구비될 수 있다.
상기 반도체성 유기물질은 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체로 이루어진 군, 및 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체로 이루어진 군으로부터 선택된 적어도 어느 하나로 구비될 수 있다.
본 발명은 또한 전술한 목적을 달성하기 위하여, 상기와 같은 박막 트랜지스터를 구비한 것을 특징으로 하는 평판 표시장치를 제공한다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 TFT를 도시한 단면도이다.
도 1을 참조하여 볼 때, 상기 TFT(10)는 기판(11) 상에 구비된다. 상기 기판(11)은 글라스재의 기판 또는 플라스틱재의 기판이 사용될 수 있다.
상기 기판(11) 상에는 소정 패턴의 게이트 전극(12)이 형성되고, 이 게이트 전극(12)을 덮도록 게이트 절연막(13)이 형성된다. 그리고, 게이트 절연막(13)의 상부에는 소스/드레인 전극(14)이 각각 형성된다. 이 소스/드레인 전극(14)은 도 1에서 볼 수 있듯이, 일정부분 게이트 전극(12)과 중첩되도록 할 수 있으나, 반드시 이에 한정되는 것은 아니다. 상기 소스/드레인 전극(14)의 상부로는 반도체층(15)이 형성된다.
상기 반도체층(15)은 소스/드레인 영역(15b)과, 이 소스/드레인 영역(15b)을 연결하는 채널 영역(15a)을 구비한다. 상기 소스/드레인 영역(15b)에는 n형 또는 p형 불순물이 도핑될 수 있으나, 반드시 이에 한정되는 것은 아니며, 반도체층(15)을 n형 또는 p형 반도체 물질로 사용하거나, n형 또는 p형 불순물을 도핑할 수 있다.
상기 반도체층(15)은 무기반도체 또는 유기반도체로부터 선택되어 형성될 수 있는 데, 바람직하게는 유기반도체로 형성될 수 있다.
상기 무기반도체는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다.
그리고, 상기 유기반도체는 반도체성 유기물질로 구비될 수 있는 데, 고분자로서, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체를 포함할 수 있고, 저분자로서, 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않 은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체를 포함할 수 있다.
이러한 반도체층(15)에는 소정 패턴의 그루브(16)가 형성되는 데, 이 그루브(16)는 적어도 상기 채널 영역(15a)을 인접한 박막 트랜지스터와 구별시키도록 형성되어 있다. 따라서, 상기 반도체층(15)은 별도의 패터닝 공정없이 그루브(16)에 의해 인접한 박막 트랜지스터와 구별되는 패터닝 효과를 얻을 수 있게 된다. 이는 상기 반도체층(15)으로 특히 유기반도체를 사용할 때에 더욱 효과적이다. 전술한 바와 같이, 유기반도체의 경우, 이를 형성한 후에는 유기물 손상의 우려 때문에 패터닝 공정을 하기가 어려웠다. 그러나, 상기 그루브(16)에 의해 채널 영역(15a)이 인접한 박막 트랜지스터와 구별되어 패터닝 효과를 얻게 되므로, 굳이 별도의 패터닝 공정을 할 필요가 없게 되는 것이다. 또한, 상기와 같은 그루브(16)만으로 패터닝 효과를 얻게 되므로, 액티브 채널(Active channel)을 제외한 부위의 반도체층 전체를 식각할 필요가 없게 되어, 공정시간 단축과 효율성을 향상시킬 수 있다. 그리고, 패터닝 공정에 수반하는 습식 또는 건식 에칭공정이 배제되므로, 공정 단순화, 및 특성 향상을 기할 수 있다.
이러한 그루브(16)는 레이저 식각법(Laser ablation method)을 이용해 간단하게 형성 가능하다. 즉, 도 1에서 볼 때, 반도체층(15)을 형성한 후에, 이 반도체층(15)의 소정 부위에 소정 강도의 레이저를 조사해 해당 부위의 반도체 물질만을 식각하는 것이다. 상기 그루브(16)의 형성방법은 반드시 전술한 레이저 식각법에 한정되는 것은 아니며, 그 외에도 간단한 공정으로 채널 형상의 그루브(16) 형성이 가능한 어떠한 방법도 적용 가능하다.
이 때, 그루브(16)를 형성하는 깊이는 도 1에서 볼 수 있듯이, 반도체층(15)의 두께와 동일하게 되도록 할 수도 있으나, 반드시 이에 한정되는 것은 아니고, 도 2에서 볼 수 있듯이, 반도체층(15) 하부의 층인 소스/드레인 전극(14)까지 닿지 않도록 하는 깊이로 형성되거나, 도 3에서 볼 수 있듯이, 소스/드레인 전극(14)에까지 어느 정도 과식각되도록 형성될 수 있다.
이 때, 도 2에서 덜 식각되는 정도는 반도체층(15)과 그 하부층과의 계면으로부터 10nm 정도이면 되나, 반드시 이에 한정되는 것은 아니며, 캐리어의 소통이 방해될 수 있는 정도이면 조금의 식각만으로도 그루브(16)의 효과를 얻을 수 있다. 따라서, 도 2에서 상기 그루브(16)는 그 깊이가 상기 반도체층의 두께 이하인 채널 형상이 될 수 있다.
도 3에서 과식각되는 정도는 반도체층(15)과 그 하부층과의 계면으로부터 10nm 정도이면 되나, 반드시 이에 한정되는 것은 아니며, 그루브(16)가 게이트 절연막(13)에까지 형성되는 정도여도 무방하다.
상기 그루브(16)는 각 박막 트랜지스터의 채널 영역(15a)이 내측에 포함되도록 형성될 수 있는 데, 도 4 내지 도 11에서 볼 수 있듯이, 다양한 형상으로 형성될 수 있다. 도 4 내지 도 11에서 도면부호 12a는 게이트 전극(12)에 게이트 신호를 부여하는 게이트 배선이고, 14a는 소스/드레인 전극(14) 중 어느 하나에 연결된 배선이다.
도 4 및 도 5는 상기 그루브(16)가 폐곡선상으로 형성된 형태를 도시한 것으로, 이 때, 상기 폐곡선상의 그루브(16) 내에 채널 영역(15a)이 위치한다.
상기 폐곡선상의 그루브(16)는 도 4에서 볼 수 있듯이, 게이트 전극(12)에 일정부분 중첩되도록 형성될 수도 있고, 도 5에서 볼 수 있듯이, 게이트 전극(12)의 외측으로 형성될 수도 있다. 이 때, 도 4에 따른 실시예에 의하면, 그루브(16)가 게이트 배선(12a)의 내측에 위치하도록 하고, 도 5에 따른 실시예에 의하면, 그루브(16)가 게이트 배선(12a)의 외측을 넘어서도록 할 수도 있다.
한편, 상기 그루브(16)는 도 6 내지 도 9에서 볼 수 있듯이, 한 쌍의 평행선상으로 형성될 수 있다. 이 때, 상기 평행선상의 그루브(16) 사이에 채널 영역(15a)이 위치한다. 이들 한 쌍의 평행선은 도 6 및 도 7과 같이, 게이트 배선(12a)에 평행할 수도 있고, 도 8 및 도 9와 같이, 소스/드레인 전극(14) 중 어느 하나에 연결된 배선(14a)에 평행할 수도 있다.
또한, 상기 그루브(16)는 도 6에서 볼 수 있듯이, 게이트 전극(12)을 가로질러 게이트 배선(12a)의 내측에 위치하도록 형성될 수도 있고, 도 7에서 볼 수 있듯이, 게이트 전극(12)의 외측으로 게이트 배선(12a)의 외측을 넘어서도록 형성될 수도 있다.
그리고, 상기 그루브(16)는 도 8에서 볼 수 있듯이, 소스/드레인 전극(14)을 가로질러 형성될 수도 있고, 도 9에서 볼 수 있듯이, 소스/드레인 전극(14)의 외측으로 형성될 수도 있다.
뿐만 아니라, 상기 그루브(16)는 도 10 및 도 11에서 볼 수 있듯이, 두 쌍의 평행선상으로 형성될 수 있다. 이 때, 상기 두 쌍의 평행선상 그루브들(16) 사이에 채널 영역(15a)이 위치한다. 이들 두 쌍의 평행선들 중 한 쌍은 게이트 배선(12a)에 평행할 수도 있고, 다른 한 쌍은 소스/드레인 전극(14) 중 어느 하나에 연결된 배선(14a)에 평행할 수 있다. 그리고, 그 범위도, 도 10에서 볼 수 있듯이, 게이트 전극(12) 및 소스/드레인 전극(14)을 가로지르도록 형성될 수 있고, 도 11에서 볼 수 있듯이, 게이트 전극(12) 및 소스/드레인 전극(14) 외측에 형성될 수도 있다.
이처럼, 도 4 내지 도 11에서 볼 수 있듯이, 상기 그루브(16)는 적어도 상기 소스/드레인 영역들(15b)과 채널 영역(15a)을 연결하는 선에 대략 평행한 선을 더 포함할 수 있다. 이에 따라, 게이트 전극(12)에 신호가 입력되었을 때에 형성되는 채널 영역(15a)의 폭을 설정해주는 효과를 얻을 수 있고, 결과적으로, 반도체층(15)의 패터닝 효과를 더욱 높일 수 있게 된다.
본 발명의 박막 트랜지스터는 이처럼 도 1과 같은 적층 구조를 갖는 형태 뿐 아니라, 다양한 적층 구조를 갖도록 형성될 수 있다.
도 12는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(20)를 도시한 것이다.
도 12를 참조하여 볼 때, 기판(21) 상에 소스/드레인 전극(24)이 형성되어 있고, 이를 덮도록 반도체층(25)이 형성된다.
그리고, 상기 반도체층(25)에 전술한 바와 같은 그루브(26)가 형성된다. 그루브(26)에 대한 깊이, 형상, 패턴 구조 등은 전술한 실시예들과 동일하므로, 상세한 설명은 생략한다.
상기 반도체층(25)에 그루브(26)를 형성한 후에는 이를 덮도록 게이트 절연막(23)이 형성된다. 그리고, 반도체층(25)의 채널 영역(25a)에 대응되도록 게이트 전극(22)이 형성된다.
본 발명의 박막 트랜지스터는 이 외에도 다양한 적층 구조의 박막 트랜지스터에 적용될 수 있음은 물론이다.
상기와 같은 구조의 박막 트랜지스터는 LCD 또는 유기 전계 발광 표시장치와 같은 평판 표시장치에 구비될 수 있다.
즉, 상기 박막 트랜지스터는 평판 표시장치의 스위칭 TFT 및/또는 구동 TFT로 사용될 수 있고, 각종 드라이버의 TFT로도 사용될 수 있다.
구동 TFT로 사용될 경우, 소스/드레인 전극 중 어느 한 전극에 평판 표시장치의 화소전극이 연결될 수 있다.
본 발명의 TFT는 특히, 유기 전계 발광 표시장치에 유용하게 사용될 수 있다.
유기 전계 발광 표시장치는 EL소자(OLED)의 발광 색상에 따라 다양한 화소패턴을 갖는 데, 바람직하게는 적, 녹, 청색의 화소를 구비한다.
이러한 적(R), 녹(G), 청(B)색의 각 부화소는 자발광 소자인 EL소자를 갖는다. 그리고, 박막 트랜지스터를 구비하는 데, 이 박막 트랜지스터는 전술한 실시예들에 따른 박막 트랜지스터가 될 수 있다.
상기 EL 소자는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 전술한 박막 트랜지스터의 소스/드레인 전극 중 어 느 한 전극에 연결된 화소 전극과, 전체 화소를 덮도록 구비된 대향 전극, 및 이들 화소 전극과 대향 전극의 사이에 배치되어 발광하는 유기 발광막으로 구성된다. 본 발명은 반드시 상기와 같은 구조로 한정되는 것은 아니며, 다양한 유기 전계 발광 표시장치의 구조가 그대로 적용될 수 있음은 물론이다.
상기 유기 발광막은 저분자 또는 고분자 유기막이 사용될 수 있는 데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.
고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기와 같은 유기막은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
상기 화소 전극은 애노우드 전극의 기능을 하고, 상기 대향 전극은 캐소오드 전극의 기능을 하는 데, 물론, 이들 화소 전극과 대향 전극의 극성은 반대로 되어도 무방하다.
상기 화소 전극은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO, 또는 In2O3로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3를 형성할 수 있다.한편, 상기 대향 전극도 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 이 대향 전극(43)이 캐소오드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물이 유기 발광막의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물을 전면 증착하여 형성한다. 그러나, 반드시 이에 한정되는 것은 아니며, 화소 전극 및 대향 전극으로 전도성 폴러머 등 유기물을 사용할 수도 있다.
액정표시장치의 경우, 이와는 달리, 상기 화소전극을 덮는 하부배향막(미도시)을 형성함으로써, 액정표시장치의 하부기판의 제조를 완성한다.
이렇게 본 발명에 따른 박막 트랜지스터는 각 부화소에 탑재될 수도 있고, 화상이 구현되지 않는 드라이버 회로(미도시)에도 탑재 가능하다.
그리고, 평판 표시장치는, 기판으로서 플렉서블한 플라스틱 기판을 사용하기 에 적합하다.
상기한 바와 같은 본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 반도체층에 별도의 패터닝 공정 없이, 그루브에 의해 인접한 박막 트랜지스터와 구별되는 패터닝 효과를 얻을 수 있게 되어, 복잡한 패터닝 공정을 생략할 수 있다.
둘째, 건식 또는 습식 에칭 공정이 배제되어, 액티브 채널의 특성 저하를 최소화할 수 있다.
셋째, 그루브만으로 패터닝 효과를 얻게 되므로, 액티브 채널(Active channel)을 제외한 부위의 반도체층 전체를 식각할 필요가 없게 되어, 공정시간 단축과 효율성을 향상시킬 수 있다. 그리고, 패터닝 공정에 수반하는 습식공정이 배제되므로, 공정 단순화 및 효율성을 향상시킬 수 있다.
넷째, 그루브에 의해 채널 영역을 인접한 박막 트랜지스터와 구별시킴으로써, 누설 전류를 낮출 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 기판;
    상기 기판 상에 소정 패턴으로 형성된 게이트 전극;
    상기 기판을 덮도록 형성되고, 소스 및 드레인 영역과, 상기 소스 및 드레인 영역을 연결하는 채널 영역을 갖는 것으로, 적어도 상기 채널 영역을 인접한 박막 트랜지스터와 구별시키는 그루브를 갖는 반도체층;
    상기 반도체층의 소스 및 드레인 영역에 각각 접하는 소스 및 드레인 전극; 및
    상기 반도체층, 소스 전극, 및 드레인 전극과 상기 게이트 전극의 사이에 개재되고, 상기 기판을 덮도록 형성된 절연층;을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 그루브는 폐곡선상인 것을 특징으로 하는 박막 트랜시스터.
  3. 제2항에 있어서,
    상기 폐곡선상의 그루브 내에 상기 채널영역이 위치한 것을 특징으로 하는 박막 트랜시스터.
  4. 제1항에 있어서,
    상기 그루브는 적어도 한 쌍의 평행선상인 것을 특징으로 하는 박막 트랜시 스터.
  5. 제4항에 있어서,
    상기 그루브의 평행선 사이에 상기 채널영역이 위치한 것을 특징으로 하는 박막 트랜시스터.
  6. 제1항에 있어서,
    상기 그루브는 적어도 상기 소스 영역, 채널 영역, 및 드레인 영역을 연결하는 선에 대략 평행한 것을 특징으로 하는 박막 트랜시스터.
  7. 제1항에 있어서,
    상기 그루브는, 그 깊이가 상기 반도체층의 두께 이하인 채널 형상인 것을 특징으로 하는 박막 트랜시스터.
  8. 제1항에 있어서,
    상기 그루브의 깊이는 상기 반도체층의 두께 이상이고, 상기 반도체층의 하부에 위치한 적어도 하나의 층의 두께 이하인 것을 특징으로 하는 박막 트랜시스터.
  9. 제1항에 있어서,
    반도체층은 반도체성 유기물질로 구비된 것을 특징으로 하는 박막 트랜지스터.
  10. 제9항에 있어서,
    상기 반도체성 유기물질은 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체로 이루어진 군, 및 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체로 이루어진 군으로부터 선택된 적어도 어느 하나로 구비된 것을 특징으로 하는 박막 트랜지스터.
  11. 제1항 내지 제10항 중 어느 한 항의 박막 트랜지스터를 구비한 것을 특징으로 하는 평판 표시장치.
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